WO2021010024A1 - 半導体装置及び撮像装置 - Google Patents

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    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor

Definitions

  • This disclosure relates to a semiconductor device and an imaging device.
  • CMOS Complementary Metal Oxide Semiconductor
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a semiconductor device capable of reducing the substrate bias effect and an imaging device using this semiconductor device.
  • the semiconductor device includes a semiconductor substrate and an electric field effect transistor provided on the first main surface side of the semiconductor substrate, and the electric field effect transistor includes a semiconductor region in which a channel is formed. , A gate electrode covering the semiconductor region, a gate insulating film arranged between the semiconductor region and the gate electrode, and a first insulating film arranged between the semiconductor region and the semiconductor substrate.
  • the semiconductor region has an upper surface, a first side surface located on one side of the upper surface in a first direction parallel to the upper surface, and a second side surface located on the other side of the upper surface in the first direction.
  • the gate electrode has a side surface, and the gate electrode has a first portion facing the upper surface via the gate insulating film, a second portion facing the first side surface via the gate insulating film, and the second side surface. And a third portion facing each other via the gate insulating film.
  • the semiconductor region and the semiconductor substrate are insulated by the first insulating film.
  • the semiconductor device can reduce the substrate bias effect.
  • the imaging device includes a light receiving element and a semiconductor device for transmitting an electric signal photoelectrically converted by the light receiving element, and the semiconductor device is formed on a semiconductor substrate and the semiconductor substrate.
  • the electric field effect transistor includes a provided electric field effect transistor, and the electric field effect transistor includes a semiconductor region in which a channel is formed, a gate electrode covering the semiconductor region, and a gate arranged between the semiconductor region and the gate electrode. It has an insulating film and a first insulating film arranged between the semiconductor region and the semiconductor substrate, and the semiconductor region is one of the upper surface and the upper surface in a first direction parallel to the upper surface.
  • a first side surface located on the side and a second side surface located on the other side of the upper surface in the first direction, and the gate electrode faces the upper surface via the gate insulating film. It has a portion, a second portion facing the first side surface via the gate insulating film, and a third portion facing the second side surface via the gate insulating film.
  • a semiconductor device having a reduced substrate bias effect can be used as a semiconductor device for transmitting an electric signal photoelectrically converted by a light receiving element.
  • the performance of the image pickup apparatus can be improved.
  • FIG. 1 is a plan view showing a configuration example of a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view showing a configuration example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view showing a configuration example of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 5 is a plan view showing the semiconductor device according to the first embodiment of the present disclosure, excluding the gate electrode.
  • FIG. 6A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 7A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 7B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 8A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 8B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 11A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 11B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 12A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 12B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 13A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 13B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 14A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 14B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 15A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 15B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16A is a cross-sectional view showing a method of manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a configuration example of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 18 is a cross-sectional view showing a configuration example of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 19A is a cross-sectional view showing a method of manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 19B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 20A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 20B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 21A is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 21B is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22 is a schematic view showing a configuration example of the image pickup apparatus according to the third embodiment of the present disclosure.
  • FIG. 23 is a circuit diagram showing a configuration example of the pixel unit according to the third embodiment of the present disclosure.
  • the direction may be explained using the words in the X-axis direction, the Y-axis direction, and the Z-axis direction.
  • the X-axis direction and the Y-axis direction are directions parallel to the upper surface 10a of the semiconductor region 10.
  • the X-axis direction and the Y-axis direction are also referred to as horizontal directions.
  • the Z-axis direction is a direction that intersects the upper surface 10a of the semiconductor region 10 perpendicularly.
  • the Z-axis direction is also called the depth direction.
  • the X-axis direction, the Y-axis direction, and the Z-axis direction are orthogonal to each other.
  • the X-axis direction is an example of the "second direction” of the present disclosure
  • the Y-axis direction is an example of the "first direction” of the present disclosure
  • the Z-axis direction is an example of the "third direction” of the present disclosure. Is.
  • the first conductive type is the N type and the second conductive type is the P type will be exemplified.
  • the conductive type may be selected in the opposite relationship, the first conductive type may be P type, and the second conductive type may be N type.
  • FIG. 1 is a plan view showing a configuration example of the semiconductor device 1 according to the first embodiment of the present disclosure.
  • 2 to 4 are cross-sectional views showing a configuration example of the semiconductor device 1 according to the first embodiment of the present disclosure.
  • FIG. 2 shows a cross section of the plan view shown in FIG. 1 cut along the line A1-A'1.
  • FIG. 3 shows a cross section of the plan view shown in FIG. 1 cut along the B1-B'1 line.
  • FIG. 4 shows a cross section of the plan view shown in FIG. 1 cut along the line C1-C'1.
  • FIG. 5 is a plan view showing the semiconductor device 1 according to the first embodiment of the present disclosure, excluding the gate electrode 30.
  • the semiconductor device 1 includes a semiconductor substrate 2 and a first conductive type MOS (Metal Oxide Semiconductor) transistor 3 provided on the semiconductor substrate 2 (“Metal Oxide Semiconductor) Transistor 3 (““ An example of an electric field effect transistor) and an element separation layer 4 provided on the semiconductor substrate 2 are provided.
  • MOS Metal Oxide Semiconductor
  • the semiconductor substrate 2 is made of, for example, single crystal silicon.
  • the semiconductor substrate 2 has a front surface 2a (an example of the "first main surface” of the present disclosure) and a back surface 2b located on the opposite side of the front surface 2a.
  • a MOS transistor 3 is provided on the front surface 2a side of the semiconductor substrate 2.
  • the element separation layer 4 is an insulating film for electrically separating adjacent elements in the horizontal direction, and is composed of, for example, a silicon oxide film (SiO 2 film).
  • the MOS transistor 3 includes a second conductive type (for example, P type) semiconductor region 10 in which a channel is formed, a gate insulating film 20, a gate electrode 30, a source region 41 and a drain region provided on the semiconductor substrate 2.
  • a 42, a first insulating film 51, a second insulating film 52, and a third insulating film 53 are provided.
  • the semiconductor region 10 is, for example, a part of the semiconductor substrate 2 and is composed of single crystal silicon.
  • the semiconductor region 10 is a portion formed by etching a part of the front surface 2a side of the semiconductor substrate 2.
  • the shape of the semiconductor region 10 is, for example, a fin shape.
  • the semiconductor region 10 has a shape that is long in the X-axis direction and short in the Y-axis direction.
  • the length L1 of the semiconductor region 10 in the X-axis direction is 150 nm or more and 700 nm or less.
  • the length (width) L2 of the semiconductor region 10 in the Y-axis direction is 15 nm or more and 1000 nm or less.
  • the length (depth) L3 of the semiconductor region 10 in the Z-axis direction is 100 nm or more and 1000 nm or less.
  • a trench H1 having a second insulating film 52 as a bottom surface is provided on one side of the semiconductor region 10, and a trench H2 having a third insulating film 53 as a bottom surface is provided on the other side of the semiconductor region 10. It is provided.
  • the second portion 32 of the gate electrode 30 is arranged in the trench H1.
  • a third portion 33 of the gate electrode 30 is arranged in the trench H2. The second part 32 and the third part 33 will be described later.
  • the semiconductor region 10 is sandwiched from the Y-axis direction by the second portion 32 arranged in the trench H1 and the third portion 33 arranged in the trench H2.
  • the gate insulating film 20 is provided so as to cover the upper surface 10a, the first side surface 10b, and the second side surface 10c of the semiconductor region 10.
  • the first side surface 10b is located on one side of the upper surface 10a in the Y-axis direction.
  • the second side surface 10c is located on the other side of the upper surface 10a in the Y-axis direction.
  • the gate insulating film 20 is made of, for example, a SiO 2 film.
  • the gate electrode 30 covers the semiconductor region 10 via the gate insulating film 20.
  • the gate electrode 30 has a first portion 31 facing the upper surface 10a of the semiconductor region 10 via the gate insulating film 20, and a second portion 32 facing the first side surface 10b of the semiconductor region 10 via the gate insulating film 20.
  • the semiconductor region 10 has a second side surface 10c and a third portion 33 facing the semiconductor region 10 via the gate insulating film 20.
  • the second part 32 and the third part 33 are connected to the lower surface of the first part 31, respectively.
  • the gate electrode 30 can simultaneously apply a gate voltage to the upper surface 10a, the first side surface 10b, and the second side surface 10c of the semiconductor region 10. That is, the gate electrode 30 can simultaneously apply the gate voltage to the semiconductor region 10 from a total of three directions, the upper side and the left and right sides. As a result, the gate electrode 30 can completely deplete the semiconductor region 10.
  • the length L11 of the first portion 31 in the X-axis direction is, for example, 300 nm or more and 500 nm or less.
  • the length L12 of the second portion 32 and the third portion 33 in the Z-axis direction is, for example, 120 nm or more and 1200 nm or less.
  • the gate electrode 30 is made of, for example, a polysilicon (Poly-Si) film.
  • the source region 41 is provided on the front surface 2a of the semiconductor substrate 2 and in the vicinity thereof. In the X-axis direction, the source region 41 is connected to one side of the semiconductor region 10.
  • the drain region 42 is provided on the front surface 2a of the semiconductor substrate 2 and in the vicinity thereof. In the X-axis direction, the drain region 42 is connected to the other side of the semiconductor region 10.
  • the source region 41 and the drain region 42 are first conductive type (for example, N type).
  • the first insulating film 51 is arranged between the lower surface 10d of the semiconductor region 10 and the semiconductor substrate 2.
  • the second insulating film 52 is arranged between the lower surface 32d of the second portion 32 of the gate electrode 30 and the semiconductor substrate 2.
  • the third insulating film 53 is arranged between the lower surface 33d of the third portion 33 of the gate electrode 30 and the semiconductor substrate 2.
  • the second insulating film 52 and the third insulating film 53 are thinner than the first insulating film 51.
  • the thickness d1 of the first insulating film 51 is 10 nm or more and 800 nm or less.
  • Each thickness d2 of the second insulating film 52 and the third insulating film 53 is 1 nm or more and 20 nm or less.
  • the first insulating film 51, the second insulating film 52, and the third insulating film 53 are made of, for example, a SiO 2 film.
  • the MOS transistor 3 may be referred to as a MOS transistor having a digging gate structure because the second portion 32 and the third portion 33 of the gate electrode 30 are arranged in the trenches H1 and H2. ..
  • the MOS transistor 3 may be called a FinFET (FinFET: FinField Effect Transistor) because the semiconductor region 10 has a fin shape.
  • the MOS transistor may be called a digging FinFET because of the above two shapes.
  • the semiconductor device 1 uses various devices such as a film forming device (including a CVD (Chemical Vapor Deposition) device and a sputtering device), an ion implantation device, a heat treatment device, an etching device, and a CMP (Chemical Mechanical Polishing) device. Manufactured. Hereinafter, these devices are collectively referred to as manufacturing devices.
  • a film forming device including a CVD (Chemical Vapor Deposition) device and a sputtering device
  • an ion implantation device including a heat treatment device, an etching device, and a CMP (Chemical Mechanical Polishing) device.
  • a CMP Chemical Mechanical Polishing
  • 6A to 16B are cross-sectional views showing the manufacturing method of the semiconductor device 1 according to the first embodiment of the present disclosure in the order of processes.
  • a in each figure shows a formation region of a MOS transistor 3 having a digging gate structure (hereinafter referred to as a digging region), and B in each figure is a formation region of a MOS transistor having a planar gate structure (hereinafter referred to as a digging region). , It is called a planar area.)
  • the manufacturing apparatus uses a CVD method to form a silicon nitride film (SiN film) 71 on the front surface 2a of the semiconductor substrate 2.
  • the manufacturing apparatus uses the CVD method to form the SiO 2 film 72 on the SiN film 71.
  • the manufacturing apparatus partially removes the SiO 2 film 72, the SiN film 71, and the semiconductor substrate 2 in the dug region by using photolithography and etching techniques. As a result, the manufacturing apparatus forms trenches H11 and H12 in the digging region.
  • the manufacturing apparatus uses a CVD method to form a SiN film 73 on the semiconductor substrate 2.
  • the manufacturing apparatus partially removes the SiN film 73 using photolithography and anisotropic etching techniques. In the digging region, the SiN film 73 is removed from the bottom surfaces of the trenches H11 and H12 and the SiO 2 film 72. As a result, the semiconductor substrate 2 is exposed on the bottom surfaces of the trenches H11 and H12. Further, a SiN film 73 is left on the inner surface of the trenches H11 and H12. Further, in the planar region, the SiN film 73 is removed from the SiO 2 film 72.
  • the manufacturing apparatus etches the bottom surfaces of the trenches H11 and H12 to dig down the trenches H11 and H12.
  • the semiconductor substrate 2 is exposed not only on the bottom surfaces of the trenches H11 and H12, but also on the inner side surfaces of the lower portions of the trenches H11 and H12. Since Si remains in the lower part of Fin, this etching is performed by anisotropic etching.
  • the manufacturing apparatus digs the trenches H11 and H12 perpendicularly to the horizontal direction (that is, in the depth direction) by anisotropic etching.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 2.
  • the SiO 2 film 74 is formed in the lower part of the trenches H11 and H12.
  • the manufacturing apparatus forms the resist pattern RP1 in the digging region and the planar region.
  • the resist pattern RP1 has a shape that opens a part of the planar region and covers the other region.
  • the manufacturing apparatus uses the resist pattern RP1 as a mask to etch and remove the SiO 2 film 72 and the SiN film 71 in the planar region.
  • the semiconductor substrate 2 is exposed from below the resist pattern RP1 in the planar region. Since the SiO 2 film 72 and the SiN film 71 in the dug region are covered with the resist pattern RP1, they remain without being etched. After that, the manufacturing apparatus removes the resist pattern RP1.
  • the manufacturing apparatus etches the semiconductor substrate 2 exposed from under the SiO 2 film 72 in the planar region to form the trench H13 for element separation. After that, the manufacturing apparatus removes the resist pattern RP1. Next, the manufacturing apparatus uses a CVD method to form a SiO 2 film 75 (see FIGS. 13A and 13B described later) above the semiconductor substrate 2 and embed trenches H11, H12, and H13. Next, the manufacturing apparatus applies CMP treatment to the SiO 2 films 75 and 72 to expose the SiN film 71.
  • the SiO 2 film 75 is left in the trenches H11, H12, and H13, and the SiO 2 film 75 is removed from the regions other than the trenches H11, H12, and H13.
  • the SiO 2 film 75 left in the trench H13 functions as an element separation layer in the planar region.
  • the manufacturing apparatus forms a resist pattern RP2 in the digging region and the planar region.
  • the resist pattern RP2 has a shape in which the trenches H11 and H12 and the region in the vicinity thereof are partially opened and the other regions are covered.
  • the manufacturing apparatus uses the resist pattern RP2 as a mask to etch and remove the SiO 2 films 75 and 74 in the dug region.
  • trenches H1 and H2 are formed in the dug region.
  • the trench H1 is formed inside the trench H11 (see FIG. 13A), and the trench H2 is formed inside the trench H12 (see FIG. 13A).
  • the manufacturing apparatus removes the resist pattern RP2.
  • the SiO 2 film 75 left in the trenches H1 and H2 functions as an element separation layer 4 (see FIG. 1) in the digging region.
  • the manufacturing apparatus wet-etches and removes the SiN films 71 and 73.
  • the fin-shaped semiconductor region 10 is exposed in the dug region.
  • the front surface 2a of the semiconductor substrate 2 is exposed in both the digging region and the planar region.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 2 including the semiconductor region 10.
  • the manufacturing apparatus forms the gate insulating film 20 on the upper surface 10a, the first side surface 10b, and the second side surface 10c of the semiconductor region 10 in the digging region, and in the planar region.
  • the gate insulating film 20 is formed on the front surface 2a of the semiconductor substrate 2.
  • the manufacturing apparatus uses the CVD method to form a polysilicon film on the semiconductor substrate 2 and embed the trenches H1 and H2.
  • the manufacturing apparatus forms the resist pattern RP3 on the polysilicon film.
  • the resist pattern RP3 has a shape that covers the region where the gate electrode is formed and opens the other region.
  • the manufacturing apparatus etches and removes the polysilicon film using the resist pattern RP3 as a mask.
  • the manufacturing apparatus forms the gate electrode 30 in the digging region and the gate electrode 80 in the planar region.
  • the manufacturing apparatus removes the resist pattern RP3.
  • the manufacturing apparatus forms a source region and a drain region on the front surface 2a side of the semiconductor substrate 2 in both the digging region and the planar region.
  • a semiconductor device 1 having a MOS transistor 3 having a digging gate structure and a MOS transistor having a planar gate structure on the same semiconductor substrate 2 is completed.
  • the semiconductor device 1 includes a semiconductor substrate 2 and a MOS transistor 3 having a digging gate structure provided on the semiconductor substrate 2.
  • the MOS transistor 3 includes a semiconductor region 10 in which a channel is formed, a gate electrode 30 covering the semiconductor region 10, a gate insulating film 20 arranged between the semiconductor region 10 and the gate electrode 30, the semiconductor region 10 and a semiconductor. It has a first insulating film 51 arranged between the substrate 2 and the substrate 2.
  • the semiconductor region 10 has an upper surface 10a, a first side surface 10b, and a second side surface 10c.
  • the first side surface 10b is located on one side of the upper surface 10a in the Y-axis direction parallel to the upper surface 10a.
  • the second side surface 10c is located on the other side of the upper surface 10a in the Y-axis direction.
  • the gate electrode 30 includes a first portion 31 facing the upper surface 10a of the semiconductor region 10 via the gate insulating film 20, a second portion 32 facing the first side surface 10b of the semiconductor region 10 via the gate insulating film 20, and a semiconductor. It has a second side surface 10c of the region 10 and a third portion 33 facing each other via the gate insulating film 20.
  • the substrate bias effect can be reduced. Further, since the first insulating film 51 is arranged below the semiconductor region 10, it is possible to suppress the wraparound of the electric field from the drain region 42 to the source region 41 through the lower part of the semiconductor region 10. As a result, even when the source region 41 and the drain region 42 are formed deep in the depth direction (Z-axis direction) of the semiconductor substrate 2, it is possible to suppress the occurrence of the short-channel effect due to the wraparound of the electric field.
  • the source region 41 and the drain region 42 can be formed deeply in the Z-axis direction and the substrate bias effect can be reduced, the mutual conductance (gm) of the MOS transistor 3 can be increased and the gain (gain) can be increased. It can be increased.
  • As a method of reducing the substrate bias effect there is a method of using an SOI (Silicon on Insulator) substrate, but since the SOI substrate is expensive, the manufacturing cost of the semiconductor device increases. According to the first embodiment of the present disclosure, since it is not necessary to use the SOI substrate, it is possible to suppress the manufacturing cost and reduce the substrate bias effect at the same time.
  • the gate electrode 30 can simultaneously apply a gate voltage to the semiconductor region 10 from a total of three directions on the upper side and both the left and right sides. As a result, the gate electrode 30 can easily completely deplete the semiconductor region 10, and the S value indicating the sub-threshold characteristic of the MOS transistor 3 can be reduced. High-speed switching operation of the MOS transistor 3 becomes possible.
  • the second insulating film 52 and the third insulating film 53 are thinner than the first insulating film 51. That is, the lower surface 32d of the second portion 32 and the lower surface 33d of the third portion 33 are located closer to the semiconductor substrate 2 than the lower surface 10d of the semiconductor region 10.
  • the length of the region in which the second portion 32 and the first side surface 10b of the semiconductor region 10 face each other and the length of the region in the Z-axis direction and the third portion 33 and the semiconductor region 33 It is possible to prevent variation in the length of the region facing the second side surface 10c of 10 in the Z-axis direction. As a result, it is possible to prevent variations in the gate width of the gate electrode 30.
  • the gate electrode 30 faces the upper surface 10a of the semiconductor region 10 and the first side surface 10b and the second side surface 10c via the gate insulating film 20.
  • the positional relationship between the semiconductor region 10 and the gate electrode 30 is not limited to this.
  • the lower surface of the semiconductor region 10 that is, the surface closer to the semiconductor substrate 2 10d is also via the gate insulating film 20. It may be adjacent to the gate electrode 30.
  • the gate width of the MOS transistor having a digging gate structure can be further expanded, and the complete depletion of the semiconductor region 10 can be made easier.
  • FIGS. 17 and 18 are cross-sectional views showing a configuration example of the semiconductor device 1A according to the second embodiment of the present disclosure.
  • FIG. 17 corresponds to a cross section obtained by cutting the plan view shown in FIG. 1 along the A1-A'1 line.
  • FIG. 18 corresponds to a cross section obtained by cutting the plan view shown in FIG. 1 along the C1-C'1 line.
  • the semiconductor device 1A according to the second embodiment includes a first conductive MOS transistor 3A (an example of the “field effect transistor” of the present disclosure) provided on the semiconductor substrate 2.
  • the MOS transistor 3A according to the second embodiment is also a MOS transistor having a digging gate structure.
  • the gate insulating film 20 and the gate electrode 30A are arranged between the lower surface 10d of the semiconductor region 10 and the semiconductor substrate 2.
  • the gate electrode 30A has a first site 31, a second site 32, a third site 33, and a fourth site 34.
  • the fourth portion 34 is adjacent to the lower surface 10d of the semiconductor region 10 via the gate insulating film 20.
  • the gate electrode 30A can simultaneously apply a gate voltage to the upper surface 10a, the first side surface 10b, the second side surface 10c, and the lower surface 10d of the semiconductor region 10. That is, the gate electrode 30A can simultaneously apply a gate voltage to the semiconductor region 10 from a total of four directions, both upper and lower sides and both left and right sides.
  • the manufacturing method of the semiconductor device 1A according to the second embodiment of the present disclosure will be described.
  • the MOS transistor 3A having a digging gate structure shown in FIGS. 17 and 18 and the MOS transistor having a planar gate structure having a flat gate electrode are made of the same semiconductor substrate 2. The method of forming in parallel with the above will be described.
  • FIGS. 19A to 21B are cross-sectional views showing the manufacturing method of the semiconductor device 1A according to the second embodiment of the present disclosure in the order of processes.
  • a in each figure shows a digging area
  • B in each figure shows a planar area.
  • the steps up to the step of wet-etching and removing the SiN films 71 and 73 (see FIG. 14A) in the dug region to expose the fin-shaped semiconductor region 10 are the same as those in the first embodiment.
  • the manufacturing apparatus forms a resist pattern RP4 in the digging region and the planar region.
  • the resist pattern RP4 has a shape in which the trenches H11 and H12 and the region in the vicinity thereof are partially opened and the other regions are covered.
  • the manufacturing apparatus uses the resist pattern RP4 as a mask to etch and remove the SiO 2 films 74 and 75 in the dug region.
  • the manufacturing apparatus uses the resist pattern RP4 as a mask to etch and remove the SiO 2 films 74 and 75 in the dug region.
  • trenches H1 and H2 and a cavity H3 are formed in the dug region.
  • the cavity H3 is formed in a region including the lower part of the semiconductor region 10, and connects the trenches H1 and H2 to each other. Since the SiO 2 film 75 in the planar region is covered with the resist pattern RP4, it remains unetched. After that, the manufacturing apparatus removes the resist pattern RP4.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 2 including the semiconductor region 10.
  • the manufacturing apparatus forms the gate insulating film 20 on the upper surface 10a, the first side surface 10b, the second side surface 10c, and the lower surface 10d of the semiconductor region 10 in the digging region, and the front surface of the semiconductor substrate 2 in the planar region.
  • a gate insulating film 20 is formed on the surface 2a.
  • the manufacturing apparatus uses a CVD method to form a polysilicon film on the semiconductor substrate 2 to embed trenches H1 and H2 and a cavity H3.
  • the manufacturing apparatus forms the resist pattern RP5 on the polysilicon film.
  • the resist pattern RP5 has a shape that covers the region where the gate electrode is formed and opens the other region.
  • the manufacturing apparatus uses the resist pattern RP5 as a mask to etch and remove the polysilicon film.
  • the gate electrode 30A is formed in the digging region, and the gate electrode 80 is formed in the planar region.
  • the manufacturing apparatus removes the resist pattern RP5.
  • the manufacturing apparatus forms a source region and a drain region on the front surface 2a side of the semiconductor substrate 2.
  • a semiconductor device 1A having a MOS transistor 3A having a digging gate structure and a MOS transistor having a planar gate structure on the same semiconductor substrate 2 is completed.
  • the semiconductor device 1A includes a semiconductor substrate 2 and a MOS transistor 3A having a digging gate structure provided on the semiconductor substrate 2.
  • the MOS transistor 3A includes a semiconductor region 10 in which a channel is formed, a gate electrode 30A covering the semiconductor region 10, a gate insulating film 20 arranged between the semiconductor region 10 and the gate electrode 30A, a semiconductor region 10 and a semiconductor. It has a first insulating film 51 arranged between the substrate 2 and the substrate 2.
  • the semiconductor region 10 has a lower surface 10d located on the opposite side of the upper surface 10a.
  • the gate electrode 30A has a fourth portion 34 facing the lower surface 10d via the gate insulating film 20, in addition to the first portion 31, the second portion 32, and the third portion 33.
  • the semiconductor device 1A has the same effect as the semiconductor device 1 according to the first embodiment. Further, the gate electrode 30A can simultaneously apply a gate voltage to the semiconductor region 10 from a total of four directions, both upper and lower sides and both left and right sides. As a result, the gate electrode 30A can more easily completely deplete the semiconductor region 10.
  • the semiconductor device 1 according to the first embodiment or the semiconductor device 1A according to the second embodiment can be applied to an imaging device.
  • an imaging device to which the semiconductor devices 1 and 1A are applied will be described.
  • FIG. 22 is a schematic view showing a configuration example of the image pickup apparatus 100 according to the third embodiment of the present disclosure.
  • the image pickup apparatus 100 includes a first substrate portion 110, a second substrate portion 120, and a third substrate portion 130.
  • the image pickup apparatus 100 is an image pickup apparatus having a three-dimensional structure, which is formed by laminating a first substrate portion 110, a second substrate portion 120, and a third substrate portion 130.
  • the first substrate portion 110, the second substrate portion 120, and the third substrate portion 130 are laminated in this order.
  • the first substrate unit 110 has a semiconductor substrate 111 and a plurality of sensor pixels 112 provided on the semiconductor substrate 111.
  • the plurality of sensor pixels 112 perform photoelectric conversion.
  • the plurality of sensor pixels 112 are provided in a matrix in the pixel region 113 of the first substrate portion 110.
  • the second substrate portion 120 is provided on the semiconductor substrate 121, the readout circuit 122 provided on the semiconductor substrate 121, a plurality of pixel drive lines 123 provided on the semiconductor substrate 121 and extending in the row direction, and the semiconductor substrate 121. It has a plurality of vertical signal lines 124 extending in the row direction.
  • the readout circuit 122 outputs a pixel signal based on the charge output from the sensor pixel 112.
  • One readout circuit 122 is provided for every four sensor pixels 112.
  • the third substrate unit 130 has a semiconductor substrate 131 and a logic circuit 132 provided on the semiconductor substrate 131.
  • the logic circuit 132 has a function of processing a pixel signal, and includes, for example, a vertical drive circuit 133, a column signal processing circuit 134, a horizontal drive circuit 135, and a system control circuit 136.
  • the vertical drive circuit 133 selects, for example, a plurality of sensor pixels 112 in order in line units.
  • the column signal processing circuit 134 for example, performs a correlated double sampling (CDS) process on the pixel signal output from each sensor pixel 112 in the row selected by the vertical drive circuit 133.
  • the column signal processing circuit 134 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data according to the amount of light received by each sensor pixel 112.
  • the system control circuit 136 controls the drive of each block (vertical drive circuit 133, column signal processing circuit 134, and horizontal drive circuit 135) in the logic circuit 132, for example.
  • FIG. 23 is a circuit diagram showing a configuration example of the pixel unit PU according to the third embodiment of the present disclosure.
  • four sensor pixels 112 are electrically connected to one readout circuit 122 to form one pixel unit PU.
  • the four sensor pixels 112 share one read circuit 122, and each output of the four sensor pixels 112 is input to the shared read circuit 122.
  • Each sensor pixel 112 has a component common to each other.
  • the identification numbers (1, 2, 3, FD) are added to the end of the code (for example, PD, TG, FD described later) of the component of each sensor pixel 112. 4) is given.
  • the identification number at the end of the code of the component of each sensor pixel 112 is omitted.
  • Each sensor pixel 112 is output from, for example, a photodiode PD (an example of the "light receiving element" of the present disclosure), a transfer transistor TR electrically connected to the photodiode PD, and a photodiode PD via the transfer transistor TR. It has a floating diffusion FD that temporarily holds the charged charge.
  • the photodiode PD performs photoelectric conversion to generate an electric charge according to the amount of received light.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to the reference potential line (eg, ground).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and the gate electrode of the transfer transistor TR is electrically connected to the pixel drive line 123.
  • the transfer transistor TR is, for example, a CMOS (Complementary Metal Oxide MOSFET) transistor.
  • the floating diffusion FDs of the sensor pixels 112 sharing one read-out circuit 122 are electrically connected to each other and are also electrically connected to the input end of the common read-out circuit 122.
  • the readout circuit 122 has, for example, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL.
  • the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST (the input end of the read circuit 122) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power line VDD and the drain of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to the pixel drive line 123 (see FIG. 22).
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate electrode of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL (the output end of the readout circuit 122) is electrically connected to the vertical signal line 124, and the gate electrode of the selection transistor SEL is electrically connected to the pixel drive line 123 (see FIG. 22). There is.
  • the transfer transistor TR transfers the electric charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential.
  • the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the read circuit 122.
  • the amplification transistor AMP generates a voltage signal as a pixel signal according to the level of the electric charge held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of electric charge generated by the photodiode PD.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 134 via the vertical signal line 124.
  • one or more of the reset transistor RST, the amplification transistor AMP, the transfer transistor TR, and the selection transistor SEL are the MOS transistor 3 described in the first embodiment or the MOS transistor 3A described in the second embodiment. Is used.
  • the transfer transistor TR is provided on the first substrate portion 110.
  • MOS transistors 3 and 3A having a digging gate structure may be used for the transfer transistor TR.
  • the semiconductor substrate 111 corresponds to the semiconductor substrate 2 described in the first and second embodiments.
  • a MOS transistor having a planar gate structure formed in parallel with the MOS transistors 3 and 3A is used for a pixel transistor other than the transfer transistor TR or a peripheral logic circuit arranged around the pixel region 113. Good.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are provided on the second substrate portion 120.
  • MOS transistors 3 and 3A having a digging gate structure may be used for one or more of the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL.
  • the semiconductor substrate 121 corresponds to the semiconductor substrate 2 described in the first and second embodiments.
  • a planar gate structure formed in parallel with the MOS transistors 3 and 3A in a pixel transistor other than the reset transistor RST, the amplification transistor AMP and the selection transistor SEL, and a peripheral logic circuit arranged around the read circuit 122. MOS transistors may be used.
  • the imaging device 100 includes a photodiode PD and a semiconductor device for transmitting an electric signal photoelectrically converted by the photodiode PD.
  • the image pickup device 100 includes a semiconductor device 1 (or a semiconductor device 1A) with a reduced substrate bias effect as at least a part of the semiconductor device for electric signal transmission. As a result, the image pickup apparatus 100 can improve the performance such as reducing the noise of the image pickup data.
  • the gate insulating film 20 a silicon oxynitride (SiON) film, a silicon nitride (Si 3 N 4) film can also be used. Further, as the gate insulating film 20, a composite film or the like in which several single-layer insulating films are laminated can also be used. A MOSFET in which an insulating film other than the SiO 2 film is used as the gate insulating film 20 may be referred to as a MISFET. MISFET means a more comprehensive field effect transistor, including MOSFETs.
  • the present technology includes various embodiments not described here. At least one of the various omissions, substitutions and modifications of the components may be made without departing from the gist of the embodiments and modifications described above. Moreover, the effects described in the present specification are merely examples and are not limited, and other effects may be obtained.
  • the present disclosure may also have the following structure.
  • the field-effect transistor has a semiconductor region in which a channel is formed and A gate electrode covering the semiconductor region and A gate insulating film arranged between the semiconductor region and the gate electrode, It has a first insulating film arranged between the semiconductor region and the semiconductor substrate.
  • the semiconductor region is It has an upper surface, a first side surface located on one side of the upper surface in a first direction parallel to the upper surface, and a second side surface located on the other side of the upper surface in the first direction.
  • the gate electrode is A first portion facing the upper surface via the gate insulating film, A second portion facing the first side surface via the gate insulating film, A semiconductor device having the second side surface and a third portion facing the gate insulating film.
  • the lower surface of the second portion and the lower surface of the third portion are located closer to the semiconductor substrate than the lower surface of the semiconductor region.
  • (3) A second insulating film arranged between the semiconductor substrate and the second portion, A third insulating film arranged between the semiconductor substrate and the third portion is provided, and the second insulating film and the third insulating film are thinner than the first insulating film.
  • the semiconductor region has a lower surface located on the opposite side of the upper surface.
  • the semiconductor device according to any one of (1) to (3) above, wherein the gate electrode has a fourth portion facing the lower surface via the gate insulating film.
  • a source region and a drain region provided on the semiconductor substrate are further provided. The source region is connected to one side of the semiconductor region in a second direction parallel to the top surface and orthogonal to the first direction.
  • the semiconductor device according to any one of (1) to (4), wherein the drain region is connected to the other side of the semiconductor region in the second direction.
  • the length of the gate electrode in the second direction is 300 nm or more and 500 nm or less.
  • the semiconductor device according to (5) above.
  • the length of the semiconductor region in the third direction orthogonal to the upper surface is 100 nm or more and 1000 nm or less.
  • the semiconductor device according to any one of (1) to (6) above.
  • Light receiving element and A semiconductor device for transmitting an electric signal photoelectrically converted by the light receiving element is provided.
  • the semiconductor device is With a semiconductor substrate A field effect transistor provided on the semiconductor substrate is provided.
  • the field effect transistor is The semiconductor region where the channel is formed and A gate electrode covering the semiconductor region and A gate insulating film arranged between the semiconductor region and the gate electrode, It has a first insulating film arranged between the semiconductor region and the semiconductor substrate.
  • the semiconductor region is It has an upper surface, a first side surface located on one side of the upper surface in a first direction parallel to the upper surface, and a second side surface located on the other side of the upper surface in the first direction.
  • the gate electrode is A first portion facing the upper surface via the gate insulating film, A second portion facing the first side surface via the gate insulating film, An image pickup apparatus having the second side surface and a third portion facing the gate insulating film.

Landscapes

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Abstract

基板バイアス効果を低減することができる半導体装置と、この半導体装置を用いた撮像装置とを提供する。半導体装置は、半導体基板と、半導体基板の第１主面側に設けられた電界効果トランジスタと、を備える。電界効果トランジスタは、チャネルが形成される半導体領域と、半導体領域を覆うゲート電極と、半導体領域とゲート電極との間に配置されたゲート絶縁膜と、半導体領域と半導体基板との間に配置された第１絶縁膜と、を有する。半導体領域は、上面と、上面に平行な第１方向において上面の一方の側に位置する第１側面と、第１方向において上面の他方の側に位置する第２側面と、を有する。ゲート電極は、上面とゲート絶縁膜を介して向かい合う第１部位と、第１側面とゲート絶縁膜を介して向かい合う第２部位と、第２側面とゲート絶縁膜を介して向かい合う第３部位と、を有する。

Description

半導体装置及び撮像装置
　本開示は、半導体装置及び撮像装置に関する。
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに用いられる半導体装置として、垂直ゲート電極及びチャネルを有する非平面トランジスタが知られている（例えば、特許文献１参照）。
特開２００６－１２１０９３号公報
　特許文献１に開示された非平面トランジスタのチャネル領域は、半導体基板と接しているため、基板バイアス効果を受ける。
　本開示はこのような事情に鑑みてなされたもので、基板バイアス効果を低減することができる半導体装置と、この半導体装置を用いた撮像装置とを提供することを目的とする。
　本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、前記電界効果トランジスタは、チャネルが形成される半導体領域と、前記半導体領域を覆うゲート電極と、前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体領域と前記半導体基板との間に配置された第１絶縁膜と、を有し、前記半導体領域は、上面と、前記上面に平行な第１方向において前記上面の一方の側に位置する第１側面と、前記第１方向において前記上面の他方の側に位置する第２側面と、を有し、前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する。
　これによれば、第１絶縁膜によって半導体領域と半導体基板との間が絶縁される。これにより、半導体装置は、基板バイアス効果を低減することができる。
　本開示の一態様に係る撮像装置は、受光素子と、前記受光素子で光電変換された電気信号を伝送するための半導体装置と、を備え、前記半導体装置は、半導体基板と、前記半導体基板に設けられた電界効果トランジスタと、を備え、前記電界効果トランジスタは、チャネルが形成される半導体領域と、前記半導体領域を覆うゲート電極と、前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体領域と前記半導体基板との間に配置された第１絶縁膜と、を有し、前記半導体領域は、上面と、前記上面に平行な第１方向において前記上面の一方の側に位置する第１側面と、前記第１方向において前記上面の他方の側に位置する第２側面と、を有し、前記ゲート電極は、前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する。
　これによれば、撮像装置は、受光素子で光電変換された電気信号を伝送するための半導体装置として、基板バイアス効果を低減した半導体装置を用いることができる。これにより、撮像装置は性能の向上を図ることができる。
図１は、本開示の実施形態１に係る半導体装置の構成例を示す平面図である。 図２は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図３は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図４は、本開示の実施形態１に係る半導体装置の構成例を示す断面図である。 図５は、本開示の実施形態１に係る半導体装置において、ゲート電極を除いて示した平面図である。 図６Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図６Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図７Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図７Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図８Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図８Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図９Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図９Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１０Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１０Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１１Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１１Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１２Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１２Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１３Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１３Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１４Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１４Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１５Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１５Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１６Ａは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１６Ｂは、本開示の実施形態１に係る半導体装置の製造方法を示す断面図である。 図１７は、本開示の実施形態２に係る半導体装置の構成例を示す断面図である。 図１８は、本開示の実施形態２に係る半導体装置の構成例を示す断面図である。 図１９Ａは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図１９Ｂは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２０Ａは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２０Ｂは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２１Ａは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２１Ｂは、本開示の実施形態２に係る半導体装置の製造方法を示す断面図である。 図２２は、本開示の実施形態３に係る撮像装置の構成例を示す模式図である。 図２３は、本開示の実施形態３に係る画素ユニットの構成例を示す回路図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体領域１０の上面１０ａに平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体領域１０の上面１０ａと垂直に交わる方向である。Ｚ軸方向を深さ方向ともいう。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。なお、Ｘ軸方向は本開示の「第２方向」の一例であり、Ｙ軸方向は本開示の「第１方向」の一例であり、Ｚ軸方向は本開示の「第３方向」の一例である。
以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかしながら、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。
＜実施形態１＞
（半導体装置の構成例）
　図１は、本開示の実施形態１に係る半導体装置１の構成例を示す平面図である。図２から図４は、本開示の実施形態１に係る半導体装置１の構成例を示す断面図である。図２は、図１に示す平面図をＡ１－Ａ’１線で切断した断面を示している。図３は、図１に示す平面図をＢ１－Ｂ’１線で切断した断面を示している。図４は、図１に示す平面図をＣ１－Ｃ’１線で切断した断面を示している。図５は、本開示の実施形態１に係る半導体装置１において、ゲート電極３０を除いて示した平面図である。
　図１から図５に示すように、実施形態１に係る半導体装置１は、半導体基板２と、半導体基板２に設けられた第１導電型のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３（本開示の「電界効果トランジスタ」の一例）と、半導体基板２に設けられた素子分離層４と、を備える。
　半導体基板２は、例えば単結晶のシリコンで構成されている。半導体基板２は、おもて面２ａ（本開示の「第１主面」の一例）と、おもて面２ａの反対側に位置するうら面２ｂと、を有する。半導体基板２のおもて面２ａ側に、ＭＯＳトランジスタ３が設けられている。素子分離層４は、水平方向で隣り合う素子同士を電気的に分離するための絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）で構成されている。
　ＭＯＳトランジスタ３は、チャネルが形成される第２導電型（例えば、Ｐ型）の半導体領域１０と、ゲート絶縁膜２０と、ゲート電極３０と、半導体基板２に設けられたソース領域４１及びドレイン領域４２と、第１絶縁膜５１と、第２絶縁膜５２と、第３絶縁膜５３と、を備える。
　半導体領域１０は、例えば半導体基板２の一部であり、単結晶のシリコンで構成されている。半導体領域１０は、半導体基板２のおもて面２ａ側の一部をエッチングすることにより形成された部位である。半導体領域１０の形状は、例えばフィン（Ｆｉｎ）形状である。
　半導体領域１０は、Ｘ軸方向に長く、Ｙ軸方向に短い形状を有する。例えば、Ｘ軸方向における半導体領域１０の長さＬ１は、１５０ｎｍ以上７００ｎｍ以下である。Ｙ軸方向における半導体領域１０の長さ（幅）Ｌ２は、１５ｎｍ以上１０００ｎｍ以下である。Ｚ軸方向における半導体領域１０の長さ（深さ）Ｌ３は、１００ｎｍ以上１０００ｎｍ以下である。
　Ｙ軸方向において、半導体領域１０の一方の側には第２絶縁膜５２を底面とするトレンチＨ１が設けられ、半導体領域１０の他方の側には第３絶縁膜５３を底面とするトレンチＨ２が設けられている。トレンチＨ１には、ゲート電極３０の第２部位３２が配置されている。トレンチＨ２には、ゲート電極３０の第３部位３３が配置されている。第２部位３２及び第３部位３３については後で説明する。半導体領域１０は、トレンチＨ１に配置された第２部位３２と、トレンチＨ２に配置された第３部位３３とによって、Ｙ軸方向から挟まれている。
　ゲート絶縁膜２０は、半導体領域１０の上面１０ａと、第１側面１０ｂと、第２側面１０ｃとを覆うように設けられている。第１側面１０ｂは、Ｙ軸方向において上面１０ａの一方の側に位置する。第２側面１０ｃは、Ｙ軸方向において上面１０ａの他方の側に位置する。ゲート絶縁膜２０は、例えばＳｉＯ２膜で構成されている。
　ゲート電極３０は、ゲート絶縁膜２０を介して半導体領域１０を覆っている。例えば、ゲート電極３０は、半導体領域１０の上面１０ａとゲート絶縁膜２０を介して向かい合う第１部位３１と、半導体領域１０の第１側面１０ｂとゲート絶縁膜２０を介して向かい合う第２部位３２と、半導体領域１０の第２側面１０ｃとゲート絶縁膜２０を介して向かい合う第３部位３３と、を有する。第１部位３１の下面に、第２部位３２と第３部位３３とがそれぞれ接続している。
　これにより、ゲート電極３０は、半導体領域１０の上面１０ａと、第１側面１０ｂと、第２側面１０ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極３０は、半導体領域１０に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３０は、半導体領域１０を完全空乏化することが可能となっている。
　Ｘ軸方向における第１部位３１の長さＬ１１は、例えば３００ｎｍ以上５００ｎｍ以下である。Ｚ軸方向における第２部位３２及び第３部位３３の各長さＬ１２は、例えば１２０ｎｍ以上１２００ｎｍ以下である。ゲート電極３０は、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されている。
　ソース領域４１は、半導体基板２のおもて面２ａと、その近傍に設けられている。Ｘ軸方向において、ソース領域４１は、半導体領域１０の一方の側に接続している。ドレイン領域４２は、半導体基板２のおもて面２ａと、その近傍に設けられている。Ｘ軸方向において、ドレイン領域４２は、半導体領域１０の他方の側に接続している。ソース領域４１及びドレイン領域４２は、第１導電型（例えば、Ｎ型）である。
　第１絶縁膜５１は、半導体領域１０の下面１０ｄと半導体基板２との間に配置されている。第２絶縁膜５２は、ゲート電極３０の第２部位３２の下面３２ｄと半導体基板２との間に配置されている。第３絶縁膜５３は、ゲート電極３０の第３部位３３の下面３３ｄと半導体基板２との間に配置されている。第２絶縁膜５２と第３絶縁膜５３は、第１絶縁膜５１よりも厚さが薄い。第１絶縁膜５１の厚さｄ１は、１０ｎｍ以上８００ｎｍ以下である。第２絶縁膜５２及び第３絶縁膜５３の各厚さｄ２は、１ｎｍ以上２０ｎｍ以下である。第１絶縁膜５１、第２絶縁膜５２及び第３絶縁膜５３は、例えばＳｉＯ２膜で構成されている。
　本開示の実施形態に係るＭＯＳトランジスタ３は、トレンチＨ１、Ｈ２にゲート電極３０の第２部位３２と第３部位３３とが配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタ３は、半導体領域１０がフィン形状を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタは、上記２つの形状から、掘り込みＦｉｎＦＥＴと呼んでもよい。
（半導体装置の製造方法）
　次に、本開示の実施形態１に係る半導体装置１の製造方法を説明する。この例では、半導体装置１の製造方法として、図１から図５に示した掘り込みゲート構造のＭＯＳトランジスタ３と、ゲート電極が平坦であるプレーナゲート構造のＭＯＳトランジスタとを、同一の半導体基板２に並行して形成する方法を説明する。
　なお、半導体装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図６Ａから図１６Ｂは、本開示の実施形態１に係る半導体装置１の製造方法を工程順に示す断面図である。図６Ａから図１６Ｂにおいて、各図のＡは掘り込みゲート構造のＭＯＳトランジスタ３の形成領域（以下、掘り込み領域という）を示し、各図のＢはプレーナゲート構造のＭＯＳトランジスタの形成領域（以下、プレーナ領域という。）を示している。
　図６Ａ及び図６Ｂにおいて、製造装置は、ＣＶＤ法を用いて、半導体基板２のおもて面２ａ上にシリコン窒化膜（ＳｉＮ膜）７１を形成する。次に、製造装置は、ＣＶＤ法を用いて、ＳｉＮ膜７１上にＳｉＯ２膜７２を形成する。次に、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、掘り込み領域のＳｉＯ２膜７２、ＳｉＮ膜７１及び半導体基板２を部分的に除去する。これにより、製造装置は、掘り込み領域にトレンチＨ１１、Ｈ１２を形成する。
　次に、図７Ａ及び図７Ｂに示すように、製造装置は、ＣＶＤ法を用いて、半導体基板２の上方にＳｉＮ膜７３を形成する。次に、図８Ａ及び図８Ｂに示すように、製造装置は、フォトリソグラフィ及び異方性エッチング技術を用いて、ＳｉＮ膜７３を部分的に除去する。掘り込み領域では、トレンチＨ１１、Ｈ１２の底面上とＳｉＯ２膜７２上とからＳｉＮ膜７３が除去される。これにより、トレンチＨ１１、Ｈ１２の底面において半導体基板２が露出する。また、トレンチＨ１１、Ｈ１２の内側面には、ＳｉＮ膜７３が残される。また、プレーナ領域では、ＳｉＯ２膜７２上からＳｉＮ膜７３が除去される。
　次に、図９Ａ及び図９Ｂに示すように、製造装置は、トレンチＨ１１、Ｈ１２の底面をエッチングしてトレンチＨ１１、Ｈ１２を掘り下げる。これにより、トレンチＨ１１、Ｈ１２の底面だけでなく、トレンチＨ１１、Ｈ１２の下部の内側面においても半導体基板２が露出する。このエッチングは、Ｆｉｎ下部にＳｉを残すため、異方性エッチングで行う。製造装置は、異方性エッチングにより、トレンチＨ１１、Ｈ１２を水平方向に対して垂直（すなわち、深さ方向）に掘り下げる。
　次に、製造装置は、半導体基板２を熱酸化する。これにより、図１０Ａ及び図１０Ｂに示すように、トレンチＨ１１、Ｈ１２の下部にＳｉＯ２膜７４が形成される。
　次に、図１１Ａ及び図１１Ｂに示すように、製造装置は、掘り込み領域とプレーナ領域とにレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、プレーナ領域の一部を開口し、それ以外の領域を覆う形状を有する。次に、製造装置は、レジストパターンＲＰ１をマスクに用いて、プレーナ領域のＳｉＯ２膜７２及びＳｉＮ膜７１をエッチングして除去する。これにより、プレーナ領域において、レジストパターンＲＰ１下から半導体基板２が露出する。掘り込み領域のＳｉＯ２膜７２及びＳｉＮ膜７１は、レジストパターンＲＰ１覆われているため、エッチングされずに残る。その後、製造装置は、レジストパターンＲＰ１を除去する。
　次に、図１２Ａ及び図１２Ｂに示すように、製造装置は、プレーナ領域において、ＳｉＯ２膜７２下から露出している半導体基板２をエッチングして、素子分離用のトレンチＨ１３を形成する。その後、製造装置は、レジストパターンＲＰ１を除去する。次に、製造装置は、ＣＶＤ法を用いて、半導体基板２の上方にＳｉＯ２膜７５（後述の図１３Ａ及び図１３Ｂ参照）を形成して、トレンチＨ１１、Ｈ１２、Ｈ１３を埋め込む。次に、製造装置は、ＳｉＯ２膜７５、７２にＣＭＰ処理を施して、ＳｉＮ膜７１を露出させる。これにより、トレンチＨ１１、Ｈ１２、Ｈ１３内にＳｉＯ２膜７５が残され、トレンチＨ１１、Ｈ１２、Ｈ１３以外の領域からＳｉＯ２膜７５が除去される。トレンチＨ１３内に残されたＳｉＯ２膜７５は、プレーナ領域の素子分離層として機能する。
　次に、図１４Ａ及び図１４Ｂに示すように、製造装置は、掘り込み領域とプレーナ領域とにレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、トレンチＨ１１、Ｈ１２とその近傍の領域を部分的に開口し、それ以外の領域を覆う形状を有する。次に、製造装置は、レジストパターンＲＰ２をマスクに用いて、掘り込み領域のＳｉＯ２膜７５、７４をエッチングして除去する。これにより、掘り込み領域にトレンチＨ１、Ｈ２が形成される。トレンチＨ１はトレンチＨ１１（図１３Ａ参照）の内側に形成され、トレンチＨ２はトレンチＨ１２（図１３Ａ参照）の内側に形成される。その後、製造装置は、レジストパターンＲＰ２を除去する。なお、掘り込み領域において、トレンチＨ１、Ｈ２内に残されたＳｉＯ２膜７５は、掘り込み領域の素子分離層４（図１参照）として機能する。
　次に、製造装置は、ＳｉＮ膜７１、７３をウェットエッチングして除去する。これにより、図１５Ａ及び図１５Ｂに示すように、掘り込み領域においてフィン状の半導体領域１０が露出する。また、掘り込み領域及びプレーナ領域の両方で、半導体基板２のおもて面２ａが露出する。
　次に、製造装置は、半導体領域１０を含む半導体基板２を熱酸化する。これにより、図１６Ａ及び図１６Ｂに示すように、製造装置は、掘り込み領域において半導体領域１０の上面１０ａ、第１側面１０ｂ及び第２側面１０ｃにゲート絶縁膜２０を形成するとともに、プレーナ領域において半導体基板２のおもて面２ａにゲート絶縁膜２０を形成する。
　次に、製造装置は、ＣＶＤ法を用いて、半導体基板２の上方にポリシリコン膜を形成して、トレンチＨ１、Ｈ２を埋め込む。次に、製造装置は、ポリシリコン膜上にレジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、ゲート電極が形成される領域を覆い、それ以外の領域を開口する形状を有する。次に、製造装置は、レジストパターンＲＰ３をマスクに用いて、ポリシリコン膜をエッチングして除去する。これにより、製造装置は、掘り込み領域にゲート電極３０を形成し、プレーナ領域にゲート電極８０を形成する。その後、製造装置は、レジストパターンＲＰ３を除去する。次に、製造装置は、掘り込み領域及びプレーナ領域の両方において、半導体基板２のおもて面２ａ側にソース領域とドレイン領域とを形成する。
　以上の工程を経て、掘り込みゲート構造のＭＯＳトランジスタ３と、プレーナゲート構造のＭＯＳトランジスタとを同一の半導体基板２に有する半導体装置１が完成する。
　以上説明したように、本開示の実施形態１に係る半導体装置１は、半導体基板２と、半導体基板２に設けられた掘り込みゲート構造のＭＯＳトランジスタ３と、を備える。ＭＯＳトランジスタ３は、チャネルが形成される半導体領域１０と、半導体領域１０を覆うゲート電極３０と、半導体領域１０とゲート電極３０との間に配置されたゲート絶縁膜２０と、半導体領域１０と半導体基板２との間に配置された第１絶縁膜５１と、を有する。半導体領域１０は、上面１０ａと、第１側面１０ｂ及び第２側面１０ｃを有する。第１側面１０ｂは、上面１０ａに平行なＹ軸方向において上面１０ａの一方の側に位置する。第２側面１０ｃは、Ｙ軸方向において上面１０ａの他方の側に位置する。ゲート電極３０は、半導体領域１０の上面１０ａとゲート絶縁膜２０を介して向かい合う第１部位３１と、半導体領域１０の第１側面１０ｂとゲート絶縁膜２０を介して向かい合う第２部位３２と、半導体領域１０の第２側面１０ｃとゲート絶縁膜２０を介して向かい合う第３部位３３と、を有する。
　これによれば、第１絶縁膜５１によって半導体領域１０と半導体基板２との間が絶縁されているため、基板バイアス効果を低減することができる。また、半導体領域１０の下方に第１絶縁膜５１が配置されているため、ドレイン領域４２から半導体領域１０の下方を通ってソース領域４１に至る電界の回り込みを抑制することができる。これにより、ソース領域４１とドレイン領域４２とを半導体基板２の深さ方向（Ｚ軸方向）に深く形成した場合でも、上記電界の回り込みによる短チャネル効果の発生を抑制することができる。
　ソース領域４１とドレイン領域４２とをＺ軸方向に深く形成することができ、また、基板バイアス効果を低減することができるので、ＭＯＳトランジスタ３の相互コンダクタンス（ｇｍ）の増大と利得（ｇａｉｎ）の増大とが可能になる。なお、基板バイアス効果を低減する方法として、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いる方法があるが、ＳＯＩ基板は高価であるため半導体装置の製造コストが増大してしまう。本開示の実施形態１によれば、ＳＯＩ基板を用いる必要がないため、製造コストの抑制と基板バイアス効果の低減とを両立することができる。
　また、ゲート電極３０は、半導体領域１０に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３０は、半導体領域１０を完全空乏化することが容易となり、ＭＯＳトランジスタ３のサブスレッシュホールド特性を示すＳ値の低減が可能になる。ＭＯＳトランジスタ３の高速スイッチング動作が可能になる。
　また、第２絶縁膜５２と第３絶縁膜５３は、第１絶縁膜５１よりも厚さが薄い。つまり、第２部位３２の下面３２ｄ及び第３部位３３の下面３３ｄは、半導体領域１０の下面１０ｄよりも半導体基板２に近い側に位置する。これにより、トレンチＨ１、Ｈ２の深さにばらつきが生じる場合でも、第２部位３２と半導体領域１０の第１側面１０ｂとが対向する領域のＺ軸方向の長さと、第３部位３３と半導体領域１０の第２側面１０ｃとが対向する領域のＺ軸方向の長さとにばらつきが生じないようにすることができる。これにより、ゲート電極３０のゲート幅にばらつきが生じることを抑制することができる。
＜実施形態２＞
　本開示の実施形態１では、半導体領域１０の上面１０ａと第１側面１０ｂ及び第２側面１０ｃとにゲート絶縁膜２０を介してゲート電極３０が向かい合うことを説明した。しかしながら、本開示の実施形態において、半導体領域１０とゲート電極３０との位置関係はこれに限定されない。本開示の実施形態では、上面１０ａ、第１側面１０ｂ及び第２側面１０ｃに加えて、半導体領域１０の下面（すなわち、半導体基板２に近い側の面）１０ｄも、ゲート絶縁膜２０を介してゲート電極３０と隣り合っていてもよい。これにより、掘り込みゲート構造のＭＯＳトランジスタのゲート幅をさらに拡大するとともに、半導体領域１０の完全空乏化をより容易なものにすることができる。
　図１７及び図１８は、本開示の実施形態２に係る半導体装置１Ａの構成例を示す断面図である。図１７は、図１に示した平面図をＡ１－Ａ’１線で切断した断面に対応している。図１８は、図１に示した平面図をＣ１－Ｃ’１線で切断した断面に対応している。図１７及び図１８に示すように、実施形態２に係る半導体装置１Ａは、半導体基板２に設けられた第１導電型のＭＯＳトランジスタ３Ａ（本開示の「電界効果トランジスタ」の一例）を備える。
　実施形態１に係るＭＯＳトランジスタ３と同様に、実施形態２に係るＭＯＳトランジスタ３Ａも、掘り込みゲート構造のＭＯＳトランジスタである。ＭＯＳトランジスタ３Ａでは、半導体領域１０の下面１０ｄと半導体基板２との間に、ゲート絶縁膜２０とゲート電極３０Ａとが配置されている。例えば、ゲート電極３０Ａは、第１部位３１と、第２部位３２と、第３部位３３と、第４部位３４とを有する。第４部位３４は、半導体領域１０の下面１０ｄとゲート絶縁膜２０を介して隣り合っている。
　これにより、ゲート電極３０Ａは、半導体領域１０の上面１０ａと、第１側面１０ｂと、第２側面１０ｃと、下面１０ｄとにゲート電圧を同時に印加することができる。つまり、ゲート電極３０Ａは、半導体領域１０に対して、上下両側と左右両側の計４方向からゲート電圧を同時に印加することができる。
　次に、本開示の実施形態２に係る半導体装置１Ａの製造方法を説明する。この例では、半導体装置１Ａの製造方法として、図１７及び図１８に示した掘り込みゲート構造のＭＯＳトランジスタ３Ａと、ゲート電極が平坦であるプレーナゲート構造のＭＯＳトランジスタとを、同一の半導体基板２に並行して形成する方法を説明する。
　図１９Ａから図２１Ｂは、本開示の実施形態２に係る半導体装置１Ａの製造方法を工程順に示す断面図である。図１９Ａから図２１Ｂにおいて、各図のＡは掘り込み領域を示し、各図のＢはプレーナ領域を示している。図１９Ａ及び図１９Ｂにおいて、掘り込み領域のＳｉＮ膜７１、７３（図１４Ａ参照）をウェットエッチングして除去し、フィン状の半導体領域１０を露出させる工程までは、実施形態１と同じである。実施形態２では、フィン状の半導体領域１０が露出した後、製造装置は、掘り込み領域とプレーナ領域とにレジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、トレンチＨ１１、Ｈ１２とその近傍の領域を部分的に開口し、それ以外の領域を覆う形状を有する。
　次に、製造装置は、レジストパターンＲＰ４をマスクに用いて、掘り込み領域のＳｉＯ２膜７４、７５をエッチングして除去する。これにより、図２０Ａ及び図２０Ｂに示すように、掘り込み領域において、トレンチＨ１、Ｈ２と空洞部Ｈ３とが形成される。空洞部Ｈ３は、半導体領域１０の下方を含む領域に形成されており、トレンチＨ１、Ｈ２同士を接続している。プレーナ領域のＳｉＯ２膜７５は、レジストパターンＲＰ４で覆われているのでエッチングされずに残る。その後、製造装置は、レジストパターンＲＰ４を除去する。
　次に、製造装置は、半導体領域１０を含む半導体基板２を熱酸化する。これにより、製造装置は、掘り込み領域の半導体領域１０の上面１０ａ、第１側面１０ｂ、第２側面１０ｃ及び下面１０ｄにゲート絶縁膜２０を形成するとともに、プレーナ領域の半導体基板２のおもて面２ａにゲート絶縁膜２０を形成する。
　次に、製造装置は、ＣＶＤ法を用いて、半導体基板２の上方にポリシリコン膜を形成して、トレンチＨ１、Ｈ２と、空洞部Ｈ３を埋め込む。次に、図２１Ａ及び図２１Ｂに示すように、製造装置は、ポリシリコン膜上にレジストパターンＲＰ５を形成する。レジストパターンＲＰ５は、ゲート電極が形成される領域を覆い、それ以外の領域を開口する形状を有する。次に、製造装置は、レジストパターンＲＰ５をマスクに用いて、ポリシリコン膜をエッチングして除去する。これにより、掘り込み領域にゲート電極３０Ａが形成され、プレーナ領域にゲート電極８０が形成される。その後、　製造装置は、レジストパターンＲＰ５を除去する。その後、製造装置は、半導体基板２のおもて面２ａ側にソース領域とドレイン領域とを形成する。
　以上の工程を経て、掘り込みゲート構造のＭＯＳトランジスタ３Ａと、プレーナゲート構造のＭＯＳトランジスタとを同一の半導体基板２に有する半導体装置１Ａが完成する。
　以上説明したように、本開示の実施形態２に係る半導体装置１Ａは、半導体基板２と、半導体基板２に設けられた掘り込みゲート構造のＭＯＳトランジスタ３Ａと、を備える。ＭＯＳトランジスタ３Ａは、チャネルが形成される半導体領域１０と、半導体領域１０を覆うゲート電極３０Ａと、半導体領域１０とゲート電極３０Ａとの間に配置されたゲート絶縁膜２０と、半導体領域１０と半導体基板２との間に配置された第１絶縁膜５１と、を有する。半導体領域１０は、上面１０ａの反対側に位置する下面１０ｄを有する。ゲート電極３０Ａは、第１部位３１、第２部位３２及び第３部位３３に加えて、下面１０ｄとゲート絶縁膜２０を介して向かい合う第４部位３４を有する。
　これによれば、半導体装置１Ａは、実施形態１に係る半導体装置１と同様の効果を奏する。また、ゲート電極３０Ａは、半導体領域１０に対して、上下両側と左右両側の計４方向からゲート電圧を同時に印加することができる。これにより、ゲート電極３０Ａは、半導体領域１０をより容易に完全空乏化することが可能である。
＜実施形態３＞
　実施形態１に係る半導体装置１又は実施形態２に係る半導体装置１Ａは、撮像装置に適用可能である。以下、半導体装置１、１Ａが適用される撮像装置の一例を説明する。
　図２２は、本開示の実施形態３に係る撮像装置１００の構成例を示す模式図である。撮像装置１００は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを備えている。撮像装置１００は、第１基板部１１０と、第２基板部１２０と、第３基板部１３０とを貼り合わせて構成された３次元構造の撮像装置である。第１基板部１１０と、第２基板部１２０と、第３基板部１３０は、この順に積層されている。
　第１基板部１１０は、半導体基板１１１と、半導体基板１１１に設けられた複数のセンサ画素１１２とを有する。複数のセンサ画素１１２は、光電変換を行う。複数のセンサ画素１１２は、第１基板部１１０における画素領域１１３内に行列状に設けられている。第２基板部１２０は、半導体基板１２１と、半導体基板１２１に設けられた読み出し回路１２２と、半導体基板１２１に設けられて行方向に延在する複数の画素駆動線１２３と、半導体基板１２１に設けられて列方向に延在する複数の垂直信号線１２４とを有する。読み出し回路１２２は、センサ画素１１２から出力された電荷に基づく画素信号を出力する。読み出し回路１２２は、４つのセンサ画素１１２ごとに１つずつ設けられている。
　第３基板部１３０は、半導体基板１３１と、半導体基板１３１に設けられたロジック回路１３２を有する。ロジック回路１３２は、画素信号を処理する機能を有し、例えば、垂直駆動回路１３３、カラム信号処理回路１３４、水平駆動回路１３５およびシステム制御回路１３６を有する。
　垂直駆動回路１３３は、例えば、複数のセンサ画素１１２を行単位で順に選択する。カラム信号処理回路１３４は、例えば、垂直駆動回路１３３によって選択された行の各センサ画素１１２から出力される画素信号に対して、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）処理を施す。カラム信号処理回路１３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１１２の受光量に応じた画素データを保持する。水平駆動回路１３５は、例えば、カラム信号処理回路１３４に保持されている画素データを順次、外部に出力する。システム制御回路１３６は、例えば、ロジック回路１３２内の各ブロック（垂直駆動回路１３３、カラム信号処理回路１３４および水平駆動回路１３５）の駆動を制御する。
　図２３は、本開示の実施形態３に係る画素ユニットＰＵの構成例を示す回路図である。図２３に示すように、撮像装置１００では、４つのセンサ画素１１２が１つの読み出し回路１２２に電気的に接続されて、１つの画素ユニットＰＵを構成している。４つのセンサ画素１１２は、１つの読み出し回路１２２を共有しており、４つのセンサ画素１１２の各出力は共有する読み出し回路１２２に入力される。
　各センサ画素１１２は、互いに共通の構成要素を有する。図２３では、各センサ画素１１２の構成要素を互いに区別するために、各センサ画素１１２の構成要素の符号（例えば、後述のＰＤ、ＴＧ、ＦＤ）の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１１２の構成要素を互いに区別する必要のない場合には、各センサ画素１１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素１１２は、例えば、フォトダイオードＰＤ（本開示の「受光素子」の一例）と、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤと、を有する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は画素駆動線１２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
　１つの読み出し回路１２２を共有する各センサ画素１１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路１２２の入力端に電気的に接続されている。読み出し回路１２２は、例えば、増幅トランジスタＡＭＰと、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとを有する。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
　リセットトランジスタＲＳＴのソース（読み出し回路１２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は画素駆動線１２３（図２２参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲート電極がリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路１２２の出力端）が垂直信号線１２４に電気的に接続されており、選択トランジスタＳＥＬのゲート電極が画素駆動線１２３（図２２参照）に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路１２２からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１２４を介してカラム信号処理回路１３４に出力する。
　本開示の実施形態３では、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、転送トランジスタＴＲ及び選択トランジスタＳＥＬのうちの１つ以上に、実施形態１で説明したＭＯＳトランジスタ３又は実施形態２で説明したＭＯＳトランジスタ３Ａが用いられる。
　例えば、図２３に示すように、転送トランジスタＴＲは、第１基板部１１０に設けられている。転送トランジスタＴＲに、掘り込みゲート構造のＭＯＳトランジスタ３、３Ａが用いられてもよい。この場合、半導体基板１１１が実施形態１、２で説明した半導体基板２に相当する。また、転送トランジスタＴＲ以外の他の画素トランジスタや、画素領域１１３の周辺に配置される周辺ロジック回路に、ＭＯＳトランジスタ３、３Ａと並行して形成されたプレーナゲート構造のＭＯＳトランジスタが用いられてもよい。
　また、図２３に示すように、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、第２基板部１２０に設けられている。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬのうちの１つ以上に、掘り込みゲート構造のＭＯＳトランジスタ３、３Ａが用いられてもよい。この場合、半導体基板１２１が実施形態１、２で説明した半導体基板２に相当する。また、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬ以外の他の画素トランジスタや、読み出し回路１２２の周辺に配置される周辺ロジック回路に、ＭＯＳトランジスタ３、３Ａと並行して形成されたプレーナゲート構造のＭＯＳトランジスタが用いられてもよい。
　以上説明したように、本開示の実施形態３に係る撮像装置１００は、フォトダイオードＰＤと、フォトダイオードＰＤで光電変換された電気信号を伝送するための半導体装置とを備える。撮像装置１００は、この電気信号伝送用の半導体装置の少なくとも一部として、基板バイアス効果を低減した半導体装置１（または、半導体装置１Ａ）を備える。これにより、撮像装置１００は、例えば撮像データの低ノイズ化など、性能の向上を図ることができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、ゲート絶縁膜２０には、シリコン酸窒化（ＳｉＯＮ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜も使用可能である。また、ゲート絶縁膜２０には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜２０としてＳｉＯ２膜以外の絶縁膜を用いたＭＯＳＦＥＴは、ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な電界効果トランジスタを意味する。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）半導体基板と、
　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
　前記電界効果トランジスタは、　チャネルが形成される半導体領域と、
　前記半導体領域を覆うゲート電極と、
　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
　前記半導体領域と前記半導体基板との間に配置された第１絶縁膜と、を有し、
　前記半導体領域は、
　上面と、前記上面に平行な第１方向において前記上面の一方の側に位置する第１側面と、前記第１方向において前記上面の他方の側に位置する第２側面と、を有し、
　前記ゲート電極は、
　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する半導体装置。
（２）前記第２部位の下面及び前記第３部位の下面は、前記半導体領域の下面よりも前記半導体基板に近い側に位置する、
前記（１）に記載の半導体装置。
（３）前記半導体基板と前記第２部位との間に配置された第２絶縁膜と、
　前記半導体基板と前記第３部位との間に配置された第３絶縁膜と、を備え、前記第２絶縁膜と前記第３絶縁膜は、前記第１絶縁膜よりも厚さが薄い、
前記（１）又は（２）に記載の半導体装置。
（４）前記半導体領域は、前記上面の反対側に位置する下面を有し、
　前記ゲート電極は、前記下面と前記ゲート絶縁膜を介して向かい合う第４部位を有する、前記（１）から（３）のいずれか１項に記載の半導体装置。
（５）前記半導体基板に設けられたソース領域及びドレイン領域、をさらに備え、
　前記ソース領域は、前記上面に平行で前記第１方向と直交する第２方向において、前記半導体領域の一方の側に接続し、
　前記ドレイン領域は、前記第２方向において前記半導体領域の他方の側に接続している、前記（１）から（４）のいずれか１項に記載の半導体装置。
（６）前記第２方向における前記ゲート電極の長さは、３００ｎｍ以上５００ｎｍ以下である、
前記（５）に記載の半導体装置。
（７）前記上面と直交する第３方向における前記半導体領域の長さは、１００ｎｍ以上１０００ｎｍ以下である、
前記（１）から（６）のいずれか１項に記載の半導体装置。
（８）受光素子と、
　前記受光素子で光電変換された電気信号を伝送するための半導体装置と、を備え、
　前記半導体装置は、
　半導体基板と、
　前記半導体基板に設けられた電界効果トランジスタと、を備え、
　前記電界効果トランジスタは、
　チャネルが形成される半導体領域と、
　前記半導体領域を覆うゲート電極と、
　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
　前記半導体領域と前記半導体基板との間に配置された第１絶縁膜と、を有し、
　前記半導体領域は、
　上面と、前記上面に平行な第１方向において前記上面の一方の側に位置する第１側面と、前記第１方向において前記上面の他方の側に位置する第２側面と、を有し、
　前記ゲート電極は、
　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する撮像装置。
１、１Ａ　半導体装置
２　半導体基板
２ａ　おもて面
２ｂ　うら面
３、３Ａ　ＭＯＳトランジスタ
４　素子分離層
１０　半導体領域
１０ａ　上面
１０ｂ　第１側面
１０ｃ　第２側面
１０ｄ、３２ｄ、３３ｄ　下面
２０　ゲート絶縁膜
３０、３０Ａ　ゲート電極
３１　第１部位
３２　第２部位
３３　第３部位
３４　第４部位
４１　ソース領域
４２　ドレイン領域
５１　第１絶縁膜
５２　第２絶縁膜
５３　第３絶縁膜
７１、７３　ＳｉＮ膜
７３　ＳｉＮ膜
７４、７５　ＳｉＯ２膜
８０　ゲート電極
１００　撮像装置
１１０　第１基板部
１１１　半導体基板
１１２　センサ画素
１１３　画素領域
１２０　第２基板部
１２１　半導体基板
１２２　読み出し回路
１２３　画素駆動線
１２４　垂直信号線
１３０　第３基板部
１３１　半導体基板
１３２　ロジック回路
１３３　垂直駆動回路
１３４　カラム信号処理回路
１３５　水平駆動回路
１３６　システム制御回路
ＡＭＰ　増幅トランジスタ
ＦＤ　フローティングディフュージョン
Ｈ１、Ｈ２、Ｈ１１、Ｈ１２、Ｈ１３　トレンチ
Ｈ２　トレンチ
ＰＤ　フォトダイオードＰＵ　画素ユニット
ＲＰ１、ＲＰ２、ＲＰ３、ＲＰ４、ＲＰ５　レジストパターン
ＲＳＴ　リセットトランジスタ
ＳＥＬ　選択トランジスタ
ＴＲ　転送トランジスタ
ＶＤＤ　電源線

Claims (8)

  1. 　半導体基板と、
    　前記半導体基板の第１主面側に設けられた電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　チャネルが形成される半導体領域と、
    　前記半導体領域を覆うゲート電極と、
    　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
    　前記半導体領域と前記半導体基板との間に配置された第１絶縁膜と、を有し、
    　前記半導体領域は、
    　上面と、前記上面に平行な第１方向において前記上面の一方の側に位置する第１側面と、前記第１方向において前記上面の他方の側に位置する第２側面と、を有し、
    　前記ゲート電極は、
    　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
    　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する半導体装置。
  2. 　前記第２部位の下面及び前記第３部位の下面は、前記半導体領域の下面よりも前記半導体基板に近い側に位置する、請求項１に記載の半導体装置。
  3. 　前記半導体基板と前記第２部位との間に配置された第２絶縁膜と、
    　前記半導体基板と前記第３部位との間に配置された第３絶縁膜と、を備え、
    　前記第２絶縁膜と前記第３絶縁膜は、前記第１絶縁膜よりも厚さが薄い、請求項１に記載の半導体装置。
  4. 　前記半導体領域は、前記上面の反対側に位置する下面を有し、
    　前記ゲート電極は、前記下面と前記ゲート絶縁膜を介して向かい合う第４部位を有する、請求項１に記載の半導体装置。
  5. 　前記半導体基板に設けられたソース領域及びドレイン領域、をさらに備え、
    　前記ソース領域は、前記上面に平行で前記第１方向と直交する第２方向において、前記半導体領域の一方の側に接続し、
    　前記ドレイン領域は、前記第２方向において前記半導体領域の他方の側に接続している、請求項１に記載の半導体装置。
  6. 　前記第２方向における前記ゲート電極の長さは、３００ｎｍ以上５００ｎｍ以下である、請求項５に記載の半導体装置。
  7. 　前記上面と直交する第３方向における前記半導体領域の長さは、１００ｎｍ以上１０００ｎｍ以下である、請求項１に記載の半導体装置。
  8. 　受光素子と、
    　前記受光素子で光電変換された電気信号を伝送するための半導体装置と、を備え、
    　前記半導体装置は、
    　半導体基板と、
    　前記半導体基板に設けられた電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　チャネルが形成される半導体領域と、
    　前記半導体領域を覆うゲート電極と、　前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
    　前記半導体領域と前記半導体基板との間に配置された第１絶縁膜と、を有し、
    　前記半導体領域は、
    　上面と、前記上面に平行な第１方向において前記上面の一方の側に位置する第１側面と、前記第１方向において前記上面の他方の側に位置する第２側面と、を有し、
    　前記ゲート電極は、
    　前記上面と前記ゲート絶縁膜を介して向かい合う第１部位と、
    　前記第１側面と前記ゲート絶縁膜を介して向かい合う第２部位と、
    　前記第２側面と前記ゲート絶縁膜を介して向かい合う第３部位と、を有する撮像装置。
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