WO2020235146A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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秀徳 田畑
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Sony Semiconductor Solutions Corp
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    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that converts an analog signal into a digital signal for each column, an image pickup device, and a control method for the solid-state image sensor.
  • CDS Correlated Double Sampling
  • a solid-state imaging device that samples and holds an analog signal voltage and an analog reset voltage, converts the difference voltage into a current, and inputs it to an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • This technology was created in view of such a situation, and aims to improve the image quality of image data in a solid-state image sensor that performs signal processing for each column.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a plurality of analogs that increase or decrease the difference between a pair of analog input signals by a predetermined gain and output them as analog output signals.
  • the output unit the analog digital conversion unit that converts the analog output signal of each of the plurality of analog output units into a digital signal, and the digital signal due to the variation in the gain of each of the plurality of analog output units.
  • It is a solid-state image sensor including a correction processing unit for correcting noise, and a control method thereof. This has the effect of capturing image data consisting of digital signals with reduced noise.
  • a signal voltage corresponding to the amount of received light and a predetermined reset voltage are sampled and held in order, and the signal voltage and the reset voltage are used as the pair of analog input signals and a pair of output signal lines.
  • a plurality of sample hold circuits that output via the above may be further provided. This has the effect that the difference between the signal voltage and the reset voltage is increased or decreased by the gain.
  • a sample hold horizontal connection circuit for opening and closing a path between the pair of output signal lines of each of the plurality of sample hold circuits may be further provided. This has the effect of suppressing noise due to variations in the offset of the sample hold circuit.
  • the correction processing unit is a gain correction value calculation circuit that calculates a correction value for correcting noise due to the variation in gain as a gain correction value when the path is in the closed state.
  • An offset correction value calculation circuit that calculates the correction value as an offset correction value for correcting noise due to variations in the offsets of the plurality of sample hold circuits when the path is open, and the above calculation.
  • a correction calculation circuit for correcting the noise by using the obtained gain correction value and the calculated offset correction value may be provided. This has the effect of capturing image data in which noise due to offset variation and noise due to gain variation are reduced.
  • the analog output signal may be a current signal in which the difference between the signal voltage and the reset voltage is increased or decreased by the gain. This has the effect of converting the current signal into a digital signal.
  • each of the plurality of sample hold circuits includes a pair of reset voltage sample hold circuits and a pair of signal voltage sample hold circuits, and one of the pair of reset voltage sample hold circuits is provided. The other may hold when the reset voltage is sampled, and the other may hold when one of the pair of signal voltage sample hold circuits samples the signal voltage. This brings about the effect that one of the pair of sample hold circuits samples the signal while the other holds the signal.
  • a pixel array unit in which a plurality of rows are arranged is further provided, and each of the plurality of rows is composed of a plurality of pixels arranged in a predetermined direction, which is half of the plurality of sample hold circuits. Is connected to an even number of the plurality of rows, and the rest of the plurality of sample hold circuits is connected to an odd number of the plurality of rows and is connected to the even number of rows, and the odd number of the sample hold circuits.
  • the sample hold circuits connected to the row may be arranged alternately along the predetermined direction. This has the effect that two lines are AD-converted at the same time.
  • a pixel array unit in which a plurality of rows are arranged is further provided, half of the plurality of sample hold circuits are arranged in the upper column signal processing circuit, and the rest are arranged in the lower column signal processing circuit.
  • the upper column signal processing circuit is connected to one of the odd and even rows in the plurality of rows, and the lower column signal processing circuit is connected to the other of the odd and even rows. May be done. This has the effect that two lines are AD-converted at the same time.
  • a pixel array unit in which a plurality of pixels are arranged is further provided, and the pixel array unit is arranged on a predetermined light receiving chip, and the plurality of sample hold circuits and the sample hold horizontal connection circuit are provided. And at least a part of the plurality of analog output units, the analog-digital conversion unit, and the correction processing unit may be arranged on a predetermined circuit chip. This has the effect of reducing the circuit scale per chip.
  • the pixel array portion in which a plurality of vertical signal lines connected to the sample hold circuits different from each other are wired, and the adjacent odd-numbered signal lines of the plurality of vertical signal lines are connected to each other.
  • a vertical signal line addition circuit for connecting adjacent even-numbered signal lines among the plurality of vertical signal lines may be further provided. This has the effect of adding pixels in the horizontal direction.
  • a signal voltage corresponding to the amount of light received by the pixels and a predetermined reset voltage are sampled and held in order, and the signal voltage and the reset voltage are output via the pair of output signal lines.
  • the other of the pair of analog input signals may further include a selection circuit that outputs to, and may have a predetermined reference voltage. This has the effect of reducing noise in the single-slope ADC.
  • the second aspect of the present technology is a plurality of analog output units that increase or decrease the difference between a pair of analog input signals by a predetermined gain and output them as analog output signals, and the plurality of analog output units, respectively.
  • the analog digital conversion unit that converts the analog output signal into a digital signal
  • the correction processing unit that corrects the noise of the digital signal due to the variation in the gain of each of the plurality of analog output units, and each of the digital signals.
  • It is an image pickup apparatus including a digital signal processing circuit that performs predetermined image processing on the included image data. As a result, image data composed of digital signals with reduced noise is generated, and image processing is performed.
  • FIG. 1 It is a block diagram which shows one structural example of the solid-state image pickup device in the 2nd Embodiment of this technique. It is a block diagram which shows one configuration example of the column signal processing circuit in the 2nd Embodiment of this technique. It is a block diagram which shows one structural example of the solid-state image sensor in the 3rd Embodiment of this technique. It is a figure which shows an example of the laminated structure of the solid-state image sensor in 4th Embodiment of this technique. It is a block diagram which shows one structural example of the solid-state image sensor in 4th Embodiment of this technique. It is a block diagram which shows one structural example of the column signal processing circuit in 5th Embodiment of this technique. FIG.
  • FIG. 5 is a circuit diagram showing a configuration example of a VSL (Vertical Signal Line) adder circuit and an SH (Sample Hold) horizontal connection circuit according to a fifth embodiment of the present technology. It is a circuit diagram which shows the state of the VSL addition circuit and SH horizontal connection circuit at the time of connecting a vertical signal line in 5th Embodiment of this technique. It is a circuit diagram which shows the state of the VSL addition circuit and SH horizontal connection circuit when the vertical signal line is not connected in the 5th Embodiment of this technique. It is a block diagram which shows one configuration example of the column signal processing circuit in the 6th Embodiment of this technique. It is a block diagram which shows one structural example of the analog-digital conversion part in the 6th Embodiment of this technique. It is a block diagram which shows the schematic configuration example of a vehicle control system. It is explanatory drawing which shows an example of the installation position of the imaging unit.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image sensor 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone having an image pickup function, a personal computer, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates image data by photoelectric conversion in synchronization with the vertical synchronization signal XVS.
  • the vertical synchronization signal XVS is a periodic signal having a predetermined frequency indicating the timing of imaging.
  • the solid-state image sensor 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined image processing on the image data from the solid-state image sensor 200.
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the DSP circuit 120 is an example of the digital signal processing circuit described in the claims.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a vertical scanning circuit 210, a timing control circuit 220, a pixel array unit 230, a column signal processing circuit 300, a horizontal scanning circuit 250, a test voltage generating unit 260, and a correction processing unit 270. Also, these circuits are arranged, for example, on a single semiconductor chip.
  • a plurality of pixels 240 are arranged in a two-dimensional grid pattern.
  • a set of pixels 240 arranged in a predetermined horizontal direction is referred to as a "row”
  • a set of pixels 240 arranged in a direction perpendicular to the horizontal direction is referred to as a "column”.
  • the timing control circuit 220 controls the operation timing of the vertical scanning circuit 210, the column signal processing circuit 300, the correction processing unit 270, and the like in synchronization with the vertical synchronization signal XVS.
  • the vertical scanning circuit 210 selects and drives rows in order to output an analog pixel signal.
  • the pixel 240 generates a pixel signal by photoelectric conversion under the control of the vertical scanning circuit 210.
  • Each of the pixels 240 outputs a pixel signal to the column signal processing circuit 300.
  • the test voltage generation unit 260 generates a predetermined test voltage according to the mode signal MODE from the DSP circuit 120, and supplies the signal of that voltage to the column signal processing circuit 300 as a test signal.
  • the mode signal MODE is a signal instructing the solid-state image sensor 200 to use one of a plurality of modes. These modes include a calibration mode and a normal imaging mode.
  • the calibration mode is a mode in which the column signal processing circuit 300 calculates a correction value for correcting noise. The cause of noise generation and the calculation method of the correction value will be described later.
  • the normal imaging mode is a mode for capturing image data while correcting noise using the calculated correction value.
  • test voltage generator 260 When the calibration mode is set, the test voltage generator 260 generates a test signal by DA (Digital to Analog) conversion or the like. A DAC (Digital to Analog Converter) or the like is used as the test voltage generating unit 260. Further, the timing control circuit 220 stops the vertical scanning circuit 210, and the correction processing unit 270 calculates the correction value.
  • DA Digital to Analog
  • a DAC Digital to Analog Converter
  • the test voltage generating unit 260 does not generate a test signal, and the timing control circuit 220 drives the line to the vertical scanning circuit 210. Further, the correction processing unit 270 corrects the noise by using the correction value.
  • the column signal processing circuit 300 performs signal processing such as CDS processing and AD conversion processing on the pixel signal for each column.
  • the column signal processing circuit 300 supplies the digital signal after signal processing to the correction processing unit 270.
  • the correction processing unit 270 calculates a correction value when the calibration mode is set, and corrects the digital signal using the correction value when the normal imaging mode is set.
  • the correction processing unit 270 outputs the image data in which the corrected digital signals are arranged to the DSP circuit 120 via the signal line 209.
  • FIG. 3 is a circuit diagram showing a configuration example of the pixel 240 according to the first embodiment of the present technology.
  • the pixel 240 includes a photoelectric conversion element 241 and a transfer switch 242 and an amplifier circuit 243.
  • the photoelectric conversion element 241 converts the incident light into an electric charge.
  • the transfer switch 242 transfers the electric charge from the photoelectric conversion element 241 to the floating diffusion layer (not shown) under the control of the vertical scanning circuit 210.
  • the amplifier circuit 243 amplifies the voltage according to the amount of electric charge of the floating diffusion layer.
  • the amplifier circuit 243 outputs the amplified signal as a pixel signal to the column signal processing circuit 300 via the vertical signal line 249.
  • the vertical signal line 249 is wired in the pixel array unit 230 in the vertical direction for each row.
  • N is an integer of 2 or more
  • N vertical signal lines 249 are wired.
  • each of the pixels 240 in the row is commonly connected to the corresponding vertical signal line 249.
  • FIG. 4 is a block diagram showing a configuration example of the column signal processing circuit 300 according to the first embodiment of the present technology.
  • the column signal processing circuit 300 includes a plurality of multiplexers 310, a plurality of current sources 320, and a VSL horizontal connection circuit 330. Further, the column signal processing circuit 300 further includes a plurality of sample hold circuits 400, an SH horizontal connection circuit 350, a plurality of voltage / current conversion units 365, an analog-digital conversion unit 370, and an output unit 375.
  • Each of the multiplexer 310, the current source 320, the sample hold circuit 400, and the voltage-current converter 365 is arranged in a row. When the number of columns is N, the multiplexer 310, the current source 320, the sample hold circuit 400, and the voltage-current converter 365 are arranged by N each.
  • the VSL horizontal connection circuit 330 includes a plurality of switches 331.
  • the SH horizontal connection circuit 350 includes a plurality of switches 351 and a plurality of switches 352.
  • the analog-to-digital conversion unit 370 includes a plurality of current modes ADC 371.
  • Each of the switches 331, 351 and 352 is arranged in each row except the last row. When the number of columns is N, N-1 switches 331, 351 and 352 are arranged.
  • the current mode ADC 371 is arranged for each row, and when the number of rows is N, N is arranged at a time.
  • the multiplexer 310 selects one of the pixel signal V vsl from the vertical signal line 249 of the corresponding row and the test signal V test from the test voltage generator 260 according to the control signal SWt from the timing control circuit 220. is there.
  • the timing control circuit 220 causes the multiplexer 310 to select the test signal V test by the control signal SWt in the calibration mode.
  • the timing control circuit 220 causes the multiplexer 310 to select the pixel signal V vsl by the control signal SWt.
  • the multiplexer 310 feeds the selected signal through the current source 320 to the corresponding sample hold circuit 400.
  • the signal line connected to the output of the multiplexer 310 is also a vertical signal line 249.
  • the current source 320 supplies a constant constant current.
  • a MOS (Metal Oxide Semiconductor) transistor is used as the current source 320.
  • the VSL horizontal connection circuit 330 connects N vertical signal lines 249 to each other according to the control signal SWvc from the timing control circuit 220.
  • the nth switch 331 (n is an integer of 1 to N-1) opens and closes the path between the nth vertical signal line 249 and the n + 1th vertical signal line 249.
  • the timing control circuit 220 controls the switches 331 in all rows to the closed state by the control signal SWvc in the calibration mode.
  • N vertical signal lines 249 are connected horizontally, and noise due to variations in the MOS transistors of the current source 320 can be suppressed. By suppressing this noise, the correction accuracy can be improved.
  • the timing control circuit 220 controls the switches 331 in all rows to the open state by the control signal SWvc.
  • the sample hold circuit 400 holds the reset voltage and the signal voltage of the pixel signal V vsl of the corresponding column in order, and outputs those voltages to the corresponding voltage-current converter 365 via the output signal lines 408 and 409. It is a thing. N lines of each of the output signal lines 408 and 409 are wired.
  • the reset voltage is the voltage of the pixel signal V vsl when the floating diffusion layer in the pixel 240 is initialized.
  • the signal voltage is the voltage of the pixel signal V vsl according to the amount of light received by the pixel 240.
  • the SH horizontal connection circuit 350 connects N pairs of output signal lines 408 and 409 to each other according to the control signals SWs.
  • the nth switch 351 opens and closes the path between the nth output signal line 408 and the n + 1th output signal line 408.
  • the nth switch 352 opens and closes the path between the nth output signal line 409 and the n + 1th output signal line 409.
  • the timing control circuit 220 controls the switches 351 and 352 in all rows in the closed state by the control signals SWs in the calibration mode. As a result, N pairs of output signal lines 408 and 409 are horizontally connected.
  • the timing control circuit 220 controls the switches 351 and 352 in all rows to the open state by the control signals SWs.
  • the voltage-current conversion unit 365 amplifies the difference between the pair of analog input signals with a predetermined gain and outputs the difference as an analog output signal.
  • the reset voltage and signal voltage from the corresponding sample hold circuit 400 are input to the voltage-current conversion unit 365 as a pair of analog input signals.
  • the voltage-current converter 365 converts these analog input signals (that is, voltage) into current signals whose difference is increased or decreased.
  • the voltage-current converter 365 supplies the generated current signal as an analog output signal to the corresponding current mode ADC.
  • the voltage-current conversion unit 365 is an example of the analog output unit described in the claims.
  • the current mode ADC 371 converts the analog output signal (that is, the current signal) from the voltage-current converter 365 into the digital signal Dout.
  • the current mode ADC 371 for example, a delta sigma ADC is used.
  • the current mode ADC 371 supplies a digital signal to the output unit 375 under the control of the horizontal scanning circuit 250.
  • the output unit 375 supplies each of the digital signal Douts to the correction processing unit 270.
  • FIG. 5 is a circuit diagram showing a configuration example of the switch 351 according to the first embodiment of the present technology.
  • a is a circuit diagram of a switch 351 when an nMOS (n-channel MOS) transistor and a pMOS (p-channel MOS) transistor are used.
  • Reference numeral b in the figure is a circuit diagram of the switch 351 when an nMOS transistor is used.
  • Reference numeral c in the figure is a circuit diagram of the switch 351 when a pMOS transistor is used.
  • the inverter 361 is further arranged.
  • the nMOS transistor 362 and the pMOS transistor 363 are inserted in parallel in the path to be opened and closed.
  • the inverter 361 inverts the control signals SWs and supplies them to the gate of the pMOS transistor 363. Further, control signals SWs are input to the gate of the nMOS transistor 362.
  • nMOS transistor 362 can be used.
  • pMOS transistor 363 can be used.
  • Switches other than switch 351 can also be realized by using nMOS transistors and pMOS transistors in the same manner as switch 351.
  • FIG. 6 is a block diagram showing a configuration example of the sample hold circuit 400 and the voltage / current conversion unit 365 according to the first embodiment of the present technology.
  • the sample hold circuit 400 includes a reset voltage sample hold circuit 410 and a signal voltage sample hold circuit 420. Further, the voltage-current conversion unit 365 includes a current source 366, a resistor 367, and nMOS transistors 368 and 369.
  • the reset voltage sample hold circuit 410 samples and holds the reset voltage.
  • the reset voltage sample hold circuit 410 includes switches 411, 413 and 414, a capacitor 412, and an amplifier 415.
  • the switch 411 opens and closes the path between the vertical signal line 249 and the capacitor 412 according to the control signal SW11 from the timing control circuit 220.
  • the capacitor 412 is inserted between the switch 411 and the inverting input terminal (-) of the amplifier 415.
  • the switch 413 opens and closes the connection point of the switch 411 and the capacitor 412 and the connection point of the current source 366 and the resistor 367 according to the control signal SW12 from the timing control circuit 220.
  • the switch 414 opens and closes the path between the inverting input terminal (-) of the amplifier 415 and its output terminal according to the control signal SW13 from the timing control circuit 220.
  • the amplifier 415 amplifies the difference between one end of the capacitor 412 and the ground voltage.
  • the output terminal of this amplifier 415 is connected to the gate of the nMOS transistor 369.
  • the signal line between the switch 413 and the voltage-current conversion unit 365 corresponds to the output signal line 409, and this signal line is horizontally connected.
  • the signal voltage sample hold circuit 420 samples and holds the signal voltage.
  • the signal voltage sample hold circuit 420 includes switches 421, 423 and 424, a capacitor 422 and an amplifier 425.
  • connection configuration of the elements in the signal voltage sample hold circuit 420 is the same as that of the reset voltage sample hold circuit 410.
  • one end of the switch 423 is connected to the connection point of the resistor 367 and the nMOS transistor 368.
  • the output terminal of the amplifier 425 is connected to the gate of the nMOS transistor 368.
  • the signal line between the switch 423 and the voltage-current conversion unit 365 corresponds to the output signal line 408, and this signal line is horizontally connected.
  • the current source 366, the resistor 367, and the nMOS transistor 368 are connected in series between the power supply and the analog-to-digital conversion unit 370. Also, the drain of the nMOS transistor 369 is connected to the connection point of the current source 366 and the resistor 367, and the source is grounded.
  • the timing control circuit 220 controls the switches 414 and 424 to be in the closed state and puts the amplifiers 415 and 425 in the auto-zero state before sampling the reset voltage.
  • the timing control circuit 220 closes only the switch 411 and opens the remaining switches when the pixels are initialized. This samples the reset voltage.
  • the timing control circuit 220 closes only the switch 421 and opens the remaining switches at the end of the exposure. This samples the signal voltage.
  • the timing control circuit 220 closes the switches 413 and 423 and opens the remaining switches within the AD period. As a result, the reset voltage and the signal voltage are maintained, and the amplifiers 415 and 425 output these voltages as a pair of analog input signals.
  • the voltage-current conversion unit 365 converts a pair of analog input signals (reset voltage and signal voltage) into a current signal I out whose difference is increased or decreased, and outputs the analog output signal to the analog-digital conversion unit 370. That is, CDS processing and voltage-current conversion processing are performed.
  • the current signal (that is, analog output signal) I out is expressed by the following equation.
  • G is a gain proportional to the reciprocal of the resistance value of the resistor 367, and the unit is, for example, volt (A / V) per ampere.
  • Ofs is the offset generated by the sample and hold of the sample hold circuit 400, and the unit is, for example, amperes (A).
  • the gain G and offset Ofs for each column may vary.
  • V in is the pixel signal after CDS processing unit is, for example, bolts (V).
  • FIG. 7 is a block diagram showing a configuration example of the correction processing unit 270 according to the first embodiment of the present technology.
  • the correction processing unit 270 includes a demultiplexer 271, a correction value calculation circuit 280, and a correction calculation circuit 290.
  • the demultiplexer 271 outputs a digital signal from the column signal processing circuit 300 to either the correction value calculation circuit 280 or the correction calculation circuit 290 according to the mode signal MODE.
  • the demultiplexer 271 outputs the digital signal to the correction value calculation circuit 280, and outputs the digital signal to the correction calculation circuit 290 when the normal imaging mode is set.
  • the correction value calculation circuit 280 calculates a correction value for correcting noise due to variations in gain G and offset Ofs for each column.
  • the correction value calculation circuit 280 includes a demultiplexer 281, an offset correction value calculation circuit 282, a gain correction value calculation circuit 283, and a correction value holding unit 284.
  • the demultiplexer 281 outputs a digital signal from the demultiplexer 271 to either the offset correction value calculation circuit 282 or the gain correction value calculation circuit 283 according to the control signals SWs from the timing control circuit 220.
  • the offset correction value calculation circuit 282 calculates for each of the columns using a correction value for correcting noise due to variation in offset Ofs for each column as an offset correction value when the SH horizontal connection circuit 350 is not horizontally connected. It is a thing. The noise due to the offset Ofs appears as vertical stripe-shaped random noise in the image data when AD conversion is performed for each column.
  • the offset correction value calculation circuit 282 causes the correction value holding unit 284 to hold each of the calculated offset correction values.
  • the gain correction value calculation circuit 283 calculates for each of the columns using a correction value for correcting noise due to variation in gain G for each column as a gain correction value when the SH horizontal connection circuit 350 is horizontally connected. Is. The noise due to this gain appears as vertical stripe-shaped random noise in the image data when AD conversion is performed for each column.
  • the gain correction value calculation circuit 283 causes the correction value holding unit 284 to hold each of the calculated gain correction values.
  • the correction value holding unit 284 holds the offset correction value and the gain correction value for each column. When the number of columns is N, N offset correction values and N gain correction values are held.
  • the correction calculation circuit 290 uses the offset correction value and the gain correction value to correct the noise of the digital signal due to the variation in the offset and the gain.
  • the correction calculation circuit 290 includes a line buffer 291 and a subtractor 292 and a multiplier 293.
  • the line buffer 291 holds a digital signal for at least one line.
  • the line buffer 291 supplies a plurality of held digital signals to the subtractor 292 in order.
  • the subtractor 292 subtracts the offset correction value of the corresponding column from the digital signal.
  • the subtractor 292 supplies the subtracted digital signal to the multiplier 293.
  • the multiplier 293 multiplies the digital signal by the gain correction value of the corresponding column.
  • the multiplier 293 supplies the multiplied digital signal to the DSP circuit 120.
  • the timing control circuit 220 controls the column signal processing circuit 300 to horizontally connect the vertical signal line 249 and the output signal lines 408 and 409, respectively. Further, the test voltage generation unit 260 supplies the black level VL, which is the level when the light is shielded, as the test voltage. Then, the column signal processing circuit 300 performs AD conversion of the current signal I out for M (M is an integer) line in order. Further, the timing control circuit 220 controls the demultiplexer 281 to output a digital signal to the gain correction value calculation circuit 283.
  • the test voltage generation unit 260 supplies the white level VH, which is a predetermined level different from the black level (for example, the level at the highest brightness), as the test voltage. Then, the column signal processing circuit 300 performs AD conversion of M rows in order.
  • the gain correction value calculation circuit 283 calculates the gain correction value for each column from the digital signal at the black level VL and the digital signal at the white level VH.
  • the calculation method of this gain correction value will be explained.
  • the horizontal connection of the output signal lines 408 and 409 suppresses random noise caused by offset variation. Therefore, the gain correction value calculation circuit 283 can calculate the gain correction value from those digital signals.
  • the black level VL When the black level VL is applied, M digital signals are acquired for each of the N rows.
  • the average value of the nth column at this time is defined as the column average value bl gain -n .
  • M digital signals are acquired for each of the N rows.
  • the average value of the nth column at this time is defined as the column average value vh gain -n .
  • the average value of the column mean values vl gain-1 to vl gain-N is defined as the line mean value vl gain-AV
  • the average value of the column mean values vh gain-1 to vh gain-N is the line mean value vh gain-AV.
  • c gain-n (vh gain-AV -vl gain-AV ) / (vh gain-n -vl gain-n ) ... Equation 1
  • the timing control circuit 220 controls the column signal processing circuit 300 to release the horizontal connection with the output signal lines 408 and 409, respectively. Further, the test voltage generation unit 260 supplies the black level VL as a test voltage. Then, the column signal processing circuit 300 performs AD conversion of M rows in order. Further, the timing control circuit 220 controls the demultiplexer 281 to output a digital signal to the offset correction value calculation circuit 282. The offset correction value calculation circuit 282 calculates the offset correction value for each column.
  • the gain correction value calculation circuit 283 can calculate the offset correction value by eliminating the influence of random noise due to the variation in gain by the gain correction value.
  • the average value of the samples in the nth column be the column average value bl of s-n .
  • the average value of vl of s -1 to vl of s -N is defined as the line average value vl of s -AV .
  • FIG. 8 is a graph showing an example of the relationship between the test voltage and the digital signal in the first embodiment of the present technology.
  • the horizontal axis in the figure is a test voltage
  • the vertical axis in the figure is a digital signal obtained by AD-converting the current signal I out corresponding to the test voltage.
  • the solid line in the figure is a straight line showing the relationship between the test voltage and the column average value of the nth column
  • the dotted line is a straight line showing the relationship between the test voltage and the line average value.
  • the straight line (solid line) in a certain column may not match the straight line (dotted line) of the average value.
  • lv gain-n be the column mean value of the nth column when the black level VL is applied
  • vh gain-n be the column mean value of the nth column when the white level VH is applied.
  • the line average value vr gain-AV when the black level VL is applied and the line average value vh gain-AV when the white level VH is applied are used.
  • the ratio of the difference between the column mean values vh gain-n and vl gain-n and the difference between the line mean values vh gain-AV and vl gain-AV is used as a gain correction value for correcting the gain variation. Calculated by Equation 1.
  • the correction accuracy due to the correction value is lowered.
  • the configuration in which the SH horizontal connection circuit 350 is used for horizontal connection random noise due to offset can be suppressed, so that an accurate gain correction value can be calculated.
  • the horizontal connection by the SH horizontal connection circuit 350 is released and the offset correction value is also calculated, the correction accuracy by the gain correction value can be improved without lowering the correction accuracy by the offset correction value.
  • FIG. 9 is a diagram showing an example of an offset correction value and a gain correction value according to the first embodiment of the present technology.
  • the correction value holding unit 284 holds the offset correction value and the gain correction value of the column for each column address which is the address assigned to the column.
  • the offset correction value c of s -1 and the gain correction value c gain-1 are held in association with the column address Y1.
  • the offset correction value c of s -2 and the gain correction value c gain-2 are held in association with the column address Y2.
  • FIG. 10 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. It is assumed that the solid-state image sensor 200 shifts to the calibration mode at timing T0.
  • the timing control circuit 220 controls the corresponding switches in the ON state by the control signals SWvc and SWs, and connects the vertical signal line 249 and the output signal lines 408 and 409 of the sample hold circuit 400 horizontally, respectively.
  • test voltage generation unit 260 supplies the black level VL as the test voltage. Then, the column signal processing circuit 300 performs AD conversion of M rows in order in synchronization with the vertical synchronization signal XVS.
  • the test voltage generation unit 260 supplies the white level VH as the test voltage.
  • the column signal processing circuit 300 performs AD conversion of M rows in order in synchronization with the vertical synchronization signal XVS.
  • the correction processing unit 270 calculates the gain correction value for each column from the digital signal at the black level VL and the digital signal at the white level VH by Equation 1.
  • the timing control circuit 220 controls the corresponding switch to the off state by the control signals SWs, and releases the horizontal connection of the 400 output signal lines 408 and 409 of the sample hold circuit.
  • the test voltage generation unit 260 supplies the black level VL as a test voltage.
  • the column signal processing circuit 300 performs AD conversion of M rows in order in synchronization with the vertical synchronization signal XVS.
  • the correction processing unit 270 calculates an offset correction value for each column from the digital signal and the gain correction value according to Equation 2.
  • the solid-state image sensor 200 shifts to the normal image pickup mode.
  • the timing control circuit 220 controls the corresponding switches to the off state by the control signals SWvc and SWs, and releases the horizontal connection between the vertical signal line 249 and the output signal lines 408 and 409 of the sample hold circuit 400, respectively.
  • the correction processing unit 270 performs a digital signal correction calculation using the offset correction value and the gain correction value.
  • FIG. 11 is a graph for explaining the effect of correction in the first embodiment of the present technology.
  • a is a graph showing an example of the relationship between analog gain and random noise.
  • b is a graph showing an example of the relationship between the dynamic range and the analog gain.
  • c is a graph showing an example of the relationship between random noise and analog gain per unit dynamic range.
  • the vertical axis of a in the figure is input-converted random noise.
  • the horizontal axis is an analog gain, which corresponds to the gain G when converting a voltage into a current.
  • the vertical axis of b is the dynamic range
  • the horizontal axis is the analog gain.
  • the vertical axis of c is random noise per unit dynamic range
  • the horizontal axis is analog gain.
  • the solid lines a and c in the figure show the locus when the gain correction value and the offset correction value are corrected, and the alternate long and short dash line shows the locus when the correction is not performed.
  • the effect of reducing random noise becomes greater as the analog gain becomes larger by performing the correction. Further, as illustrated in b in the figure, generally, the larger the analog gain, the narrower the dynamic range. Therefore, as illustrated in c in the figure, the effect of reducing random noise per unit dynamic range becomes large, especially when the analog gain is large.
  • FIG. 12 is a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when the solid-state image sensor 200 is turned on.
  • the solid-state image sensor 200 determines whether or not the calibration mode has been set (step S901).
  • the timing control circuit 220 in the solid-state image sensor 200 switches the input destination of the column signal processing circuit 300 from the pixel 240 to the test voltage generation unit 260 (step S902). ). Further, the timing control circuit 220 horizontally connects the vertical signal lines 249 (step S903), and executes a gain correction value calculation process for calculating the gain correction value (step S910). Then, the timing control circuit 220 executes the offset correction value calculation process for calculating the offset correction value (step S920).
  • step S901 when the calibration mode is not set (step S901: No), or after step S920, the solid-state image sensor 200 determines whether or not the normal image pickup mode is set (step S904).
  • step S904 When the normal imaging mode is not set (step S904: No), the timing control circuit 220 repeats steps S904 and subsequent steps.
  • step S904 when the normal imaging mode is set (step S904: Yes), the timing control circuit 220 switches the input destination of the column signal processing circuit 300 to the pixel 240 (step S905). Further, the timing control circuit 220 releases the horizontal connection of the vertical signal lines 249 (step S906), and the column signal processing circuit 300 generates image data composed of digital signals (step S907).
  • the correction processing unit 270 corrects noise due to variations in gain and offset (step S908).
  • step S908 the solid-state image sensor 200 repeatedly executes step S904 and subsequent steps.
  • FIG. 13 is a flowchart showing an example of the gain correction value calculation process according to the first embodiment of the present technology.
  • the timing control circuit 220 horizontally connects the outputs of the sample hold circuit 400 (that is, the output signal lines 408 and 409) (step S911). Further, the test voltage generation unit 260 applies a black level VL (step S912).
  • the correction processing unit 270 calculates the column mean value bl gain-n for each column and the line mean value lv gain-AV (step S913).
  • the test voltage generation unit 260 applies a white level VH (step S914).
  • the correction processing unit 270 calculates a column mean value vh gain-n for each column and a line mean value vh gain-AV (step S915).
  • the correction processing unit 270 calculates the gain correction value for each column according to the equation 1 (step S916), and holds them (step S917).
  • the timing control circuit 220 releases the horizontal connection of the outputs of the sample hold circuit 400 (step S918), and ends the gain correction value calculation process.
  • FIG. 14 is a flowchart showing an example of the offset correction value calculation process according to the first embodiment of the present technology.
  • the test voltage generation unit 260 applies the black level VL (step S921), and the correction processing unit 270 calculates the column mean value vh of s -n for each column (step S922).
  • the correction processing unit 270 calculates the offset correction value for each column according to the equation 2 (step S923), and holds them (step S924).
  • step S924 the solid-state image sensor 200 ends the offset correction value calculation process.
  • the correction processing unit 270 corrects the noise due to the variation in the gain of the voltage / current conversion unit 365 for each column, the image is compared with the case where the correction is not performed. The image quality of the data can be improved.
  • FIG. 15 is a circuit diagram showing a configuration example of the sample hold circuit 400 in the modified example of the first embodiment of the present technology.
  • the sample hold circuit 400 of the modified example of the first embodiment is different from the first embodiment in that a reset voltage sample hold circuit 430 and a signal voltage sample hold circuit 440 are further arranged.
  • FIG. 16 is a circuit diagram showing a configuration example of the reset voltage sample hold circuits 410 and 430 in the modified example of the first embodiment of the present technology.
  • the reset voltage sample hold circuit 410 of the modified example of the first embodiment further includes a switch 416.
  • the switch 416 opens and closes the path between the output terminal of the amplifier 415 and the gate of the nMOS transistor 369 according to the control signal SW14 from the timing control circuit 220.
  • the reset voltage sample hold circuit 430 includes switches 431, 433, 434 and 436, a capacitor 432, and an amplifier 435.
  • the connection configuration of these elements is the same as that of the reset voltage sample hold circuit 410.
  • the timing control circuit 220 opens the switch 416 and closes the switch 436 during the sample of the reset voltage sample hold circuit 410. On the other hand, the timing control circuit 220 closes the switch 416 and opens the switch 436 while the reset voltage sample hold circuit 410 is being held.
  • FIG. 17 is a circuit diagram showing a configuration example of the signal voltage sample hold circuits 420 and 440 in the modified example of the first embodiment of the present technology.
  • the signal voltage sample hold circuit 420 of the modified example of the first embodiment further includes a switch 426.
  • the switch 426 opens and closes the path between the output terminal of the amplifier 425 and the gate of the nMOS transistor 368 according to the control signal SW24 from the timing control circuit 220.
  • the signal voltage sample hold circuit 440 includes switches 441, 443, 444 and 446, a capacitor 442, and an amplifier 445.
  • the connection configuration of these elements is the same as that of the signal voltage sample hold circuit 420.
  • the timing control circuit 220 opens the switch 426 and closes the switch 446 during the sample of the signal voltage sample hold circuit 420. On the other hand, the timing control circuit 220 closes the switch 426 and opens the switch 446 while the signal voltage sample hold circuit 420 is being held.
  • the timing control circuit 220 can hold the other in one of the samples. The same applies to the signal voltage. As a result, the sample and AD conversion are executed in parallel.
  • the reset voltage sample hold circuit 410 and the signal voltage sample hold circuit 420 sample the reset voltage and the signal voltage in order.
  • the reset voltage sample hold circuit 430 and the signal voltage sample hold circuit 440 hold the sampled voltage, and the current corresponding to the difference between them is AD-converted.
  • the reset voltage sample hold circuit 430 and the signal voltage sample hold circuit 440 sample the reset voltage and the signal voltage in order.
  • the reset voltage sample hold circuit 410 and the signal voltage sample hold circuit 420 hold the sampled voltage, and the current corresponding to the difference between them is AD-converted.
  • one of the reset voltage sample hold circuits 410 and 430 can sample while the other can hold.
  • the reading speed can be doubled as compared with the first embodiment.
  • Second Embodiment> In the above-described first embodiment, one sample hold circuit 400 is arranged for each column, but in this configuration, AD conversion can be performed only for each row.
  • the solid-state image sensor 200 of the second embodiment is different from the first embodiment in that two sample hold circuits 400 are arranged for each column and AD conversion is performed simultaneously in two rows.
  • FIG. 18 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the second embodiment of the present technology.
  • vertical signal lines 248 and 249 are wired in the pixel array unit 230 for each row.
  • the vertical signal line 248 is connected to even lines.
  • the vertical signal line 249 is connected to odd lines.
  • FIG. 19 is a block diagram showing a configuration example of the column signal processing circuit 300 according to the second embodiment of the present technology.
  • two sample hold circuits 400 are arranged for each column.
  • the number of columns is N
  • 2N sample hold circuits 400 are arranged.
  • two multiplexer 310s, a current source 320, a switch 331, a switch 351, a switch 352, a voltage-current converter 365, and a current mode ADC 371 are also arranged in each row.
  • One of the pair of sample hold circuits 400 corresponding to the columns is connected to even rows via the vertical signal line 248, and the other is connected to odd rows via the vertical signal line 249. In other words, half of the 2N sample hold circuits 400 are connected to even rows and the rest are connected to odd rows. Further, the sample hold circuit 400 connected to the even-numbered rows and the sample hold circuit 400 connected to the odd-numbered rows are alternately arranged along the horizontal direction.
  • the column signal processing circuit 300 can simultaneously hold the odd-numbered row pixel signal and the even-numbered row pixel signal and perform AD conversion. As a result, the reading speed can be doubled as compared with the first embodiment.
  • the two sample hold circuits 400 are arranged for each column, the pixel signals for two rows can be held at the same time and read out.
  • the solid-state image sensor 200 of the third embodiment has a first embodiment in that an upper column signal processing circuit and a lower column signal processing circuit are arranged for each column to perform AD conversion in two rows at the same time. Different from.
  • FIG. 20 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the third embodiment of the present technology.
  • the solid-state image sensor 200 of the third embodiment is different from the first embodiment in that an upper column signal processing circuit 301 and a lower column signal processing circuit 302 are provided instead of the column signal processing circuit 300. .. Further, instead of the horizontal scanning circuit 250, an upper horizontal scanning circuit 251 and a lower horizontal scanning circuit 252 are provided.
  • the upper column signal processing circuit 301 is connected to one of an odd-numbered row and an even-numbered row (odd-numbered row, etc.), and performs signal processing on those rows.
  • the lower column signal processing circuit 302 is connected to the other of the odd-numbered rows and the even-numbered rows (even-numbered rows and the like), and performs signal processing on those rows.
  • the configurations of the upper column signal processing circuit 301 and the lower column signal processing circuit 302 are the same as those of the column signal processing circuit 300.
  • the upper column signal processing circuit 301 and the lower column signal processing circuit 302 simultaneously perform AD conversion of odd-numbered rows and even-numbered rows, so that two rows can be read out at the same time.
  • the upper horizontal scanning circuit 251 controls the upper column signal processing circuit 301, and the lower horizontal scanning circuit 252 controls the lower column signal processing circuit 302.
  • the upper column signal processing circuit 301 and the lower column signal processing circuit 302 are arranged, two rows can be read out at the same time.
  • the circuits and elements in the solid-state image sensor 200 are arranged on a single chip, but in this configuration, the circuit scale of the light receiving chip 201 increases as the number of pixels increases. To do.
  • the solid-state image sensor 200 of the fourth embodiment is different from the third embodiment in that circuits and the like are dispersedly arranged on two stacked chips.
  • FIG. 21 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 according to the fourth embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a light receiving chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 22 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the fourth embodiment of the present technology.
  • a pixel array unit 230 is arranged on the light receiving chip 201. Circuits and elements other than the pixel array unit 230 are arranged on the circuit chip 202.
  • the circuits and elements arranged in the light receiving chip 201 and the circuit chip 202 are not limited to the configurations illustrated at the same time.
  • a part of each of the upper column signal processing circuit 301 and the lower column signal processing circuit 302 may be arranged on the light receiving chip 201, and the rest may be arranged on the circuit chip 202.
  • the solid-state image pickup devices 200 of the first, second, and third embodiments may have a laminated structure.
  • the solid-state image sensor 200 of the modified example of the first embodiment may have a laminated structure.
  • the circuits and the like are distributed and arranged on the stacked light receiving chips 201 and the circuit chips 202, the circuit scale per chip can be reduced.
  • the solid-state image sensor 200 of the fifth embodiment is different from the first embodiment in that the number of AD conversions is reduced by performing pixel addition in the horizontal direction.
  • FIG. 23 is a block diagram showing a configuration example of the column signal processing circuit 300 according to the fifth embodiment of the present technology.
  • the column signal processing circuit 300 of the fifth embodiment is different from the first embodiment in that the VSL adder circuit 340 is arranged between the VSL horizontal connection circuit 330 and the sample hold circuit 400.
  • the VSL adder circuit 340 connects adjacent odd-numbered vertical signal lines to each other and also connects adjacent even-numbered vertical signal lines to each other.
  • the VSL adder circuit 340 is an example of the vertical signal line adder circuit described in the claims.
  • FIG. 24 is a circuit diagram showing a configuration example of the VSL adder circuit 340 and the SH horizontal connection circuit 350 according to the fifth embodiment of the present technology.
  • an inverter 341 a plurality of switches 342, a plurality of switches 343, a plurality of switches 344, and a plurality of switches 345 are arranged.
  • Each of the switches 342 to 345 is arranged in every four rows except the last four rows.
  • the switches 342 to 345 are arranged by (N-4) / 4.
  • the inverter 341 inverts the control signal SWadd from the timing control circuit 220 and outputs it as a control signal xSWadd to the SH horizontal connection circuit 350.
  • the switch 342 opens and closes a path between the vertical signal line of the first row and the vertical signal line of the third row among the corresponding four rows according to the control signal SWadd.
  • the switch 343 opens and closes the path between the vertical signal line in the second row and the vertical signal line in the fourth row according to the control signal SW vsl .
  • the switch 344 opens and closes the path between the vertical signal line in the third row and the sample hold circuit 400 according to the control signal xSWadd.
  • the switch 345 opens and closes the path between the vertical signal line in the fourth row and the sample hold circuit 400 according to the control signal xSWadd.
  • switches 351 to 360 are arranged in every four rows except the last four rows.
  • the switches 351 to 360 are arranged (N-4) / 4 each.
  • the switch 351 is a path between the output signal line 408 that transmits the signal voltage of the first row of the corresponding four rows and the output signal line 408 that transmits the signal voltage of the second row according to the control signals SWs. Is to open and close.
  • the switch 352 opens and closes a path between the output signal line 409 that transmits the reset voltage of the first row and the output signal line 409 that transmits the reset voltage of the second row according to the control signals SWs. ..
  • the switch 353 opens and closes the path between the output signal line 408 in the second row and the output signal line 408 in the third row according to the control signal xSWadd.
  • the switch 354 opens and closes the path between the output signal line 409 in the second row and the output signal line 409 in the third row according to the control signal xSWadd.
  • the switch 355 opens and closes the path between the output signal line 408 in the third row and the output signal line 408 in the fourth row according to the control signals SWs.
  • the switch 356 opens and closes the path between the output signal line 409 in the third row and the output signal line 409 in the fourth row according to the control signals SWs.
  • the switch 357 opens and closes the path between the output signal line 408 in the fourth row and the output signal line 408 in the first row of the next four rows according to the control signal xSWadd.
  • the switch 358 opens and closes the path between the output signal line 408 in the second row and the output signal line 408 in the first row of the next four rows according to the control signal SWadd.
  • the switch 359 opens and closes the path between the output signal line 409 in the fourth row and the output signal line 409 in the first row of the next four rows according to the control signal xSWadd.
  • the switch 360 opens and closes the path between the output signal line 409 in the second row and the output signal line 409 in the first row of the next four rows according to the control signal SWadd.
  • the timing control circuit 220 closes the switches 342 to 345 by the control signal SWadd when performing pixel addition in the horizontal direction.
  • the vertical signal line in the first row and the vertical signal line in the third row are connected, and the vertical signal line in the second row and the vertical signal line in the fourth row are connected.
  • the adjacent odd-numbered (first and third columns) vertical signal lines are connected, and the adjacent even-numbered (second and fourth columns) vertical signal lines are connected.
  • the pixel signals of the first and third columns are added, and the pixel signals of the second and fourth columns are added.
  • the timing control circuit 220 opens switches 342 to 345.
  • FIG. 25 is a circuit diagram showing the states of the VSL addition circuit 340 and the SH horizontal connection circuit 350 when the vertical signal lines are connected (that is, pixel addition) in the fifth embodiment of the present technology.
  • the switches 351, 352, 355 and 356 are controlled in the closed state by the control signals SWs as in the first embodiment, and the output of the sample hold circuit 400 is horizontally connected.
  • the switch 342, 343, 358 and 360 are controlled to the closed state by the control signal SWadd. Further, the switch 344, 345, 353, 354, 357 and 359 are controlled to be in the open state by the control signal xSWadd. As a result, vertical signal lines such as the first row and the third row are horizontally connected. The number of pixels is thinned out in half by connecting the vertical signal lines horizontally (pixel addition). As a result, the reading speed is improved and the power consumption is reduced.
  • control signal SWadd When calculating the offset correction value, the control signal SWadd is left as it is, and the control signal SWs releases the horizontal connection of the output of the sample hold circuit 400.
  • FIG. 26 is a circuit diagram showing the states of the VSL addition circuit 340 and the SH horizontal connection circuit 350 when the vertical signal lines are not connected (that is, pixel addition) in the fifth embodiment of the present technology.
  • the switches 351, 352, 355 and 356 are controlled in the closed state by the control signals SWs as in the first embodiment, and the output of the sample hold circuit 400 is horizontally connected.
  • the switches 342, 343, 358 and 360 are controlled to the open state by the control signal SWadd. Further, the switch 344, 345, 353, 354, 357 and 359 are controlled to the closed state by the control signal xSWadd. As a result, the horizontal connection of the vertical signal lines such as the first row and the third row is released. In this case, the pixels are not thinned out, and the same number of pixel signals as in the first embodiment are read out.
  • control signal SWadd When calculating the offset correction value, the control signal SWadd is left as it is, and the control signal SWs releases the horizontal connection of the output of the sample hold circuit 400.
  • the VSL addition circuit 340 since the VSL addition circuit 340 connects adjacent vertical signal lines, pixel addition can be performed in the horizontal direction. As a result, the number of pixels can be thinned out to improve the reading speed and reduce the power consumption.
  • AD conversion is performed by the current mode ADC 371 that targets the current signal, but in this configuration, the voltage-current conversion unit 365 is required before the current mode ADC 371.
  • the solid-state image sensor 200 of the sixth embodiment is different from the first embodiment in that AD conversion is performed by an ADC whose voltage is a conversion target and the voltage-current conversion unit 365 is not required.
  • FIG. 27 is a block diagram showing a configuration example of the column signal processing circuit 300 according to the sixth embodiment of the present technology.
  • the column signal processing circuit 300 of the sixth embodiment differs from the first embodiment in that it includes a selection circuit 380 and a signal processing block 385 instead of the voltage-current conversion unit 365 and the analog-digital conversion unit 370. ..
  • the selection circuit 380 selects either the output signal line 408 or 409, and supplies the voltage of the selected signal line to the signal processing block 385 as an analog input signal Ain.
  • switches 381 and 382 are arranged for each row. When the number of columns is N, N switches 381 and 382 are arranged.
  • the switch 381 opens and closes the path between the output signal line 408 that transmits the signal voltage and the signal processing block 385 according to the control signal SWd from the timing control circuit 220.
  • the switch 382 opens and closes the path between the output signal line 409 that transmits the reset voltage and the signal processing block 385 according to the control signal SWp from the timing control circuit 220.
  • the timing control circuit 220 controls the switch 381 to the open state and the switch 382 to the closed state by the control signals SWd and SWp.
  • the reset voltage is input to the signal processing block 385 as an analog input signal Ain.
  • the timing control circuit 220 controls the switch 381 to the closed state and the switch 382 to the open state by the control signals SWd and SWp.
  • the signal voltage is input to the signal processing block 385 as an analog input signal Ain.
  • FIG. 28 is a block diagram showing a configuration example of the signal processing block 385 according to the sixth embodiment of the present technology.
  • a comparator 386, a latch circuit 387, and a switch 388 are arranged in each row in the signal processing block 385.
  • the comparator 386, the latch circuit 387, and the switch 388 are arranged N by N.
  • the comparator 386 increases or decreases the difference between the pair of analog input signals by a predetermined gain and outputs the analog output signal VCO.
  • One of these pair of analog input signals is the analog input signal Vin (ie, either the reset voltage or the signal voltage) from the selection circuit 380, and the other is the ramp signal RMP from the DAC (not shown). ..
  • This lamp signal RMP is a slope-shaped signal indicating a reference voltage.
  • the analog output signal VCO shows a comparison result of the analog input signal Vin and the lamp signal RMP.
  • Av is the gain for the difference between the analog input signal Ain and the lamp signal RMP.
  • the latch circuit 387 converts the analog output signal VCO into the digital signal Dout.
  • a time code indicating a relative time within the period in which the lamp signal RMP changes and an analog output signal VCO of the corresponding column are input to the latch circuit 387.
  • the latch circuit 387 holds the time code when the analog output signal VCO is inverted, and outputs the digital signal Dout to the switch 388.
  • the analog input signal Ain is converted into a digital signal Dout by the comparator 386 and the latch circuit 387. That is, the comparator 386 and the latch circuit 387 function as ADCs. Further, an ADC (comparator 386, latch circuit 387, etc.) that uses a slope-shaped signal such as the lamp signal RMP is generally called a single slope type ADC.
  • the circuit composed of the latch circuits 387 in each row is an example of the analog-to-digital conversion unit described in the claims.
  • the switch 388 outputs the digital signal Dout of the corresponding column to the output unit 375 under the control of the horizontal scanning circuit 250.
  • the timing control circuit 220 connects the outputs of the sample hold circuit 400 horizontally to calculate a gain correction value for correcting noise due to variation in gain Av. Further, the timing control circuit 220 releases the horizontal connection of the outputs of the sample hold circuit 400 to calculate the offset correction value.
  • the signal processing block 385 converts either the reset voltage or the signal voltage into a digital signal
  • the AD is not used in the voltage-current converter 365.
  • the conversion can be done.
  • the circuit scale can be reduced as compared with the case where the voltage-current conversion unit 365 is provided.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 29 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 30 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the image pickup unit 12031 has image pickup units 12101, 12102, 12103, 12104, 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 30 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • the technique according to the present disclosure it is possible to reduce random noise due to gain variation and obtain a photographed image that is easier to see, so that driver fatigue can be reduced.
  • the present technology can have the following configurations.
  • a plurality of analog output units that increase or decrease the difference between a pair of analog input signals by a predetermined gain and output them as analog output signals.
  • An analog-to-digital conversion unit that converts the analog output signal of each of the plurality of analog output units into a digital signal
  • a solid-state image sensor including a correction processing unit that corrects noise of the digital signal due to a variation in the gain of each of the plurality of analog output units.
  • a plurality of signal voltages corresponding to the amount of received light and a predetermined reset voltage are sampled and held in order, and the signal voltage and the reset voltage are output as the pair of analog input signals via the pair of output signal lines.
  • the solid-state imaging device further comprising the sample hold circuit of.
  • the solid-state imaging device further comprising a sample hold horizontal connection circuit that opens and closes a path between the pair of output signal lines of each of the plurality of sample hold circuits.
  • the correction processing unit is When the path is in the closed state, a gain correction value calculation circuit that calculates a correction value for correcting noise due to the variation in gain as a gain correction value, and a gain correction value calculation circuit.
  • an offset correction value calculation circuit that calculates the correction value as an offset correction value for correcting noise due to variations in the offsets of the plurality of sample hold circuits, and an offset correction value calculation circuit.
  • the solid-state image sensor according to (3) further comprising a correction calculation circuit that corrects the noise by using the calculated gain correction value and the calculated offset correction value.
  • the solid-state image sensor according to (3) or (4) wherein the analog output signal is a current signal in which the difference between the signal voltage and the reset voltage is increased or decreased by the gain.
  • Each of the plurality of sample hold circuits A pair of reset voltage sample hold circuits and Equipped with a pair of signal voltage sample hold circuits When one of the pair of reset voltage sample hold circuits samples the reset voltage, the other holds it.
  • the solid-state imaging device according to any one of (3) to (5), wherein one of the pair of signal voltage sample hold circuits holds the other when the signal voltage is sampled.
  • a pixel array unit in which a plurality of rows are arranged is further provided.
  • Each of the plurality of rows consists of a plurality of pixels arranged in a predetermined direction.
  • Half of the plurality of sample hold circuits are connected to even rows of the plurality of rows, and the rest of the plurality of sample hold circuits are connected to odd rows of the plurality of rows.
  • the sample hold circuit connected to the even-numbered rows and the sample-hold circuit connected to the odd-numbered rows are described in any one of (3) to (6), which are arranged alternately along the predetermined direction.
  • Solid-state image sensor Solid-state image sensor.
  • a pixel array unit in which a plurality of pixels are arranged is further provided.
  • the pixel array unit is arranged on a predetermined light receiving chip, and is arranged.
  • At least a part of the plurality of sample hold circuits, the sample hold horizontal connection circuit, the plurality of analog output units, the analog-digital conversion unit, and the correction processing unit is arranged on a predetermined circuit chip (3).
  • the solid-state image sensor according to any one of (8) to (8).
  • a pixel array unit in which a plurality of vertical signal lines connected to the sample hold circuits different from each other are wired, and The vertical signal line addition circuit for connecting the adjacent odd-numbered signal lines of the plurality of vertical signal lines and connecting the adjacent even-numbered signal lines of the plurality of vertical signal lines is further provided.
  • the solid-state imaging device according to any one of (3) to (9).
  • a plurality of sample hold circuits that sample and hold a signal voltage corresponding to the amount of light received by a pixel and a predetermined reset voltage in order, and output the signal voltage and the reset voltage via a pair of output signal lines.
  • a selection circuit that selects one of the pair of output signal lines of each of the plurality of sample hold circuits and outputs the voltage of the selected signal line as one of the pair of analog input signals to the analog-to-digital converter. Further equipped The solid-state image sensor according to (1) above, wherein the other of the pair of analog input signals has a predetermined reference voltage.
  • a plurality of analog output units that increase or decrease the difference between a pair of analog input signals by a predetermined gain and output them as analog output signals.
  • An analog-to-digital conversion unit that converts the analog output signal of each of the plurality of analog output units into a digital signal
  • a correction processing unit that corrects noise of the digital signal due to a variation in the gain of each of the plurality of analog output units
  • a correction processing unit that corrects noise of the digital signal due to a variation in the gain of each of the plurality of analog output units
  • An imaging device including a digital signal processing circuit that performs predetermined image processing on image data including each of the digital signals.
  • (13) An analog output procedure in which each of the plurality of analog output units increases or decreases the difference between the pair of analog input signals by a predetermined gain and outputs the analog output signal.
  • An analog-to-digital conversion procedure for converting the analog output signal of each of the plurality of analog output units into a digital signal and A method for controlling a solid-state image sensor, comprising a correction processing procedure for correcting noise of the digital signal due to a variation in the gain of each of the plurality of analog output units.
  • Imaging device 110
  • Optical unit 120
  • DSP circuit 130 Display unit 140
  • Operation unit 150
  • Bus 160
  • Frame memory 170
  • Power supply unit 200
  • Solid-state imaging element 201
  • Light receiving chip 202
  • Circuit chip 210
  • Vertical scanning circuit 220 Timing control circuit 230
  • Pixer array unit 240 pixels
  • Photoelectric conversion element 242 Transfer switch 243
  • Amplifier circuit 250
  • Upper horizontal scanning circuit 252
  • Lower horizontal scanning circuit 260
  • Test voltage generator 270
  • Demultiplexer 280
  • Correction value calculation circuit 282
  • Offset correction value calculation circuit 283
  • Gain correction value calculation circuit 284
  • Correction value holder 290
  • Correction calculation circuit 291 Line buffer 292
  • Subtractor 293 Multiplier 300
  • Column signal processing circuit 301
  • Lower column signal processing circuit 310 multiplexer 320, 366 Current source 330

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

カラムごとに信号処理を行う固体撮像素子において、画像データの画質を向上させる。　複数のアナログ出力部のそれぞれが、一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する。アナログデジタル変換部は、複数のアナログ出力部のそれぞれのアナログ出力信号をデジタル信号に変換する。補正処理部は、複数のアナログ出力部のそれぞれのゲインのばらつきによるデジタル信号のノイズを補正する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、カラムごとにアナログ信号をデジタル信号に変換する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、固定パターンノイズを低減する目的で、受光量に応じた信号電圧と、画素を初期化した際のリセット電圧との差分を求めるＣＤＳ（Correlated Double Sampling）処理が固体撮像素子において行われている。例えば、アナログの信号電圧とアナログのリセット電圧とをサンプルホールドし、それらの差分の電圧を電流に変換してアナログデジタル変換器（ＡＤＣ：Analog-to-Digital Converter）に入力する固体撮像素子が提案されている（例えば、特許文献１参照。）。この固体撮像素子では、カラムごとにＡＤＣを行うために、サンプルホールド回路と、一定のゲインで電圧を電流に信号変換する抵抗素子と、ＡＤＣとがカラムごとに配置される。
米国特許第９５２５８３７号明細書
　上述の従来技術では、ＣＤＳ処理の実行により、固定パターンノイズの低減を図っている。しかしながら、カラムごとの抵抗素子にばらつきがあると、電圧を電流に変換する際のゲインについてカラムごとにばらつきが生じてしまう。そして、このゲインのばらつきによりＡＤ（Analog-to-Digital）変換後のデジタル信号にノイズが発生し、画像データの画質が低下するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、カラムごとに信号処理を行う固体撮像素子において、画像データの画質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する複数のアナログ出力部と、上記複数のアナログ出力部のぞれぞれの上記アナログ出力信号をデジタル信号に変換するアナログデジタル変換部と、上記複数のアナログ出力部のそれぞれの上記ゲインのばらつきによる上記デジタル信号のノイズを補正する補正処理部とを具備する固体撮像素子、および、その制御方法である。これにより、ノイズが低減したデジタル信号からなる画像データが撮像されるという作用をもたらす。
　また、この第１の側面において、受光量に応じた信号電圧と所定のリセット電圧とを順にサンプルして保持し、上記信号電圧および上記リセット電圧を上記一対のアナログ入力信号として一対の出力信号線を介して出力する複数のサンプルホールド回路をさらに具備してもよい。これにより、信号電圧およびリセット電圧の差分がゲインにより増減されるという作用をもたらす。
　また、この第１の側面において、上記複数のサンプルホールド回路のそれぞれの上記一対の出力信号線の間の経路を開閉するサンプルホールド横繋ぎ回路をさらに具備してもよい。これにより、サンプルホールド回路のオフセットのばらつきによるノイズが抑制されるという作用をもたらす。
　また、この第１の側面において、上記補正処理部は、上記経路が閉状態である場合には上記ゲインのばらつきによるノイズを補正するための補正値をゲイン補正値として算出するゲイン補正値算出回路と、上記経路が開状態である場合には上記複数のサンプルホールド回路のそれぞれのオフセットのばらつきによるノイズを補正するための上記補正値をオフセット補正値として算出するオフセット補正値算出回路と、上記算出されたゲイン補正値と上記算出されたオフセット補正値とを用いて上記ノイズを補正する補正演算回路とを備えてもよい。これにより、オフセットのばらつきによるノイズとゲインのばらつきによるノイズとが低減した画像データが撮像されるという作用をもたらす。
　また、この第１の側面において、上記アナログ出力信号は、上記信号電圧と上記リセット電圧との差分を上記ゲインにより増減した電流信号であってもよい。これにより、電流信号がデジタル信号に変換されるという作用をもたらす。
　また、この第１の側面において、上記複数のサンプルホールド回路のそれぞれは、一対のリセット電圧サンプルホールド回路と、一対の信号電圧サンプルホールド回路とを備え、上記一対のリセット電圧サンプルホールド回路の一方が上記リセット電圧をサンプルするときに他方が保持し、上記一対の信号電圧サンプルホールド回路の一方が上記信号電圧をサンプルするときに他方が保持してもよい。これにより、一対のサンプルホールド回路の一方が信号のサンプルを行う一方で他方が信号をホールドするという作用をもたらす。
　また、この第１の側面において、複数の行を配列した画素アレイ部をさらに具備し、上記複数の行のそれぞれは所定方向に配列された複数の画素からなり、上記複数のサンプルホールド回路の半分は、上記複数の行のうち偶数行に接続され、上記複数のサンプルホールド回路の残りは、上記複数の行のうち奇数行に接続され、上記偶数行に接続されたサンプルホールド回路と、上記奇数行に接続されたサンプルホールド回路とは、上記所定方向に沿って交互に配列されてもよい。これにより、２行が同時にＡＤ変換されるという作用をもたらす。
　また、この第１の側面において、複数の行を配列した画素アレイ部をさらに具備し、上記複数のサンプルホールド回路の半分は、上側カラム信号処理回路に配置され、残りは、下側カラム信号処理回路に配置され、上記上側カラム信号処理回路は、上記複数の行内の奇数行および偶数行の一方に接続され、上記下側カラム信号処理回路は、上記奇数行および上記偶数行のうち他方に接続されてもよい。これにより、２行が同時にＡＤ変換されるという作用をもたらす。
　また、この第１の側面において、複数の画素を配列した画素アレイ部をさらに具備し、上記画素アレイ部は、所定の受光チップに配置され、上記複数のサンプルホールド回路と上記サンプルホールド横繋ぎ回路と上記複数のアナログ出力部と上記アナログデジタル変換部と上記補正処理部との少なくとも一部は、所定の回路チップに配置されてもよい。これにより、チップ当たりの回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、互いに異なる上記サンプルホールド回路に接続された複数の垂直信号線が配線された画素アレイ部と、上記複数の垂直信号線のうち隣接する奇数本目の信号線同士を接続するとともに上記複数の垂直信号線のうち隣接する偶数本目の信号線同士を接続する垂直信号線加算回路とをさらに具備してもよい。これにより、水平方向に画素加算されるという作用をもたらす。
　また、この第１の側面において、画素の受光量に応じた信号電圧と所定のリセット電圧とを順にサンプルして保持し、上記信号電圧および上記リセット電圧を一対の出力信号線を介して出力する複数のサンプルホールド回路と、上記複数のサンプルホールド回路のそれぞれの上記一対の出力信号線の一方を選択し、当該選択した信号線の電圧を上記一対のアナログ入力信号の一方として上記アナログデジタル変換部へ出力する選択回路とをさらに具備し、上記一対のアナログ入力信号の他方は、所定の参照電圧であってもよい。これにより、シングルスロープ型ＡＤＣにおいてノイズが低減するという作用をもたらす。
　また、本技術の第２の側面は、一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する複数のアナログ出力部と、上記複数のアナログ出力部のぞれぞれの上記アナログ出力信号をデジタル信号に変換するアナログデジタル変換部と、上記複数のアナログ出力部のそれぞれの上記ゲインのばらつきによる上記デジタル信号のノイズを補正する補正処理部と、上記デジタル信号のそれぞれを含む画像データに対して所定の画像処理を行うデジタル信号処理回路とを具備する撮像装置である。これにより、ノイズが低減したデジタル信号からなる画像データが生成され、画像処理が行われるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるスイッチの一構成例を示す回路図である。 本技術の第１の実施の形態におけるサンプルホールド回路および電圧電流変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態における補正処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるテスト電圧とデジタル信号との関係の一例を示すグラフである。 本技術の第１の実施の形態におけるオフセット補正値およびゲイン補正値の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における補正の効果を説明するためのグラフである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態におけるゲイン補正値算出処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるオフセット補正値算出処理の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例におけるサンプルホールド回路および電圧電流変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例におけるリセット電圧サンプルホールド回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例における信号電圧サンプルホールド回路の一構成例を示すブロック図である。 本技術の第２の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第３の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第４の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第４の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第５の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第５の実施の形態におけるＶＳＬ（Vertical Signal Line）加算回路およびＳＨ（Sample Hold）横繋ぎ回路の一構成例を示す回路図である。 本技術の第５の実施の形態における垂直信号線を接続する場合のＶＳＬ加算回路およびＳＨ横繋ぎ回路の状態を示す回路図である。 本技術の第５の実施の形態における垂直信号線を接続しない場合のＶＳＬ加算回路およびＳＨ横繋ぎ回路の状態を示す回路図である。 本技術の第６の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第６の実施の形態におけるアナログデジタル変換部の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ゲインばらつきによるノイズを補正する例）
　２．第２の実施の形態（ゲインばらつきによるノイズを補正し、２行同時に読み出す例）
　３．第３の実施の形態（ゲインばらつきによるノイズを補正し、上下のカラム信号処理回路より読み出す例）
　４．第４の実施の形態（積層構造においてゲインばらつきによるノイズを補正する例）
　５．第５の実施の形態（画素加算し、ゲインばらつきによるノイズを補正する例）
　６．第６の実施の形態（シングルスロープ型ＡＤＣのゲインばらつきによるノイズを補正する例）
　７．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＸＶＳに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＸＶＳは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の画像処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。なお、ＤＳＰ回路１２０は、特許請求の範囲に記載のデジタル信号処理回路の一例である。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、タイミング制御回路２２０、画素アレイ部２３０、カラム信号処理回路３００、水平走査回路２５０、テスト電圧発生部２６０および補正処理部２７０を備える。また、これらの回路は、例えば、単一の半導体チップに配置される。
　また、画素アレイ部２３０には、複数の画素２４０が二次元格子状に配列される。以下、所定の水平方向に配列された画素２４０の集合を「行」と称し、水平方向に垂直な方向に配列された画素２４０の集合を「列」と称する。
　タイミング制御回路２２０は、垂直同期信号ＸＶＳに同期して垂直走査回路２１０、カラム信号処理回路３００、補正処理部２７０等の動作タイミングを制御するものである。
　垂直走査回路２１０は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素２４０は、垂直走査回路２１０の制御に従って、光電変換により画素信号を生成するものである。画素２４０のそれぞれは、画素信号をカラム信号処理回路３００へ出力する。
　テスト電圧発生部２６０は、ＤＳＰ回路１２０からのモード信号ＭＯＤＥに従って、所定のテスト電圧を生成し、その電圧の信号をテスト信号としてカラム信号処理回路３００に供給するものである。
　ここで、モード信号ＭＯＤＥは、固体撮像素子２００に対して複数のモードのいずれかを指示する信号である。これらのモードは、キャリブレーションモードと、通常撮像モードとを含む。キャリブレーションモードは、カラム信号処理回路３００が、ノイズを補正するための補正値を算出するためのモードである。ノイズの発生原因や、補正値の算出方法については後述する。一方、通常撮像モードは、算出した補正値を用いてノイズを補正しつつ、画像データを撮像するためのモードである。
　キャリブレーションモードが設定されるとテスト電圧発生部２６０は、ＤＡ（Digital to Analog）変換などによりテスト信号を生成する。このテスト電圧発生部２６０として、ＤＡＣ（Digital to Analog Converter）などが用いられる。また、タイミング制御回路２２０は、垂直走査回路２１０を停止させ、補正処理部２７０は、補正値を演算する。
　一方、通常撮像モードが設定されるとテスト電圧発生部２６０は、テスト信号を生成せず、タイミング制御回路２２０は、垂直走査回路２１０に行を駆動させる。また、補正処理部２７０は、補正値を用いてノイズを補正する。
　カラム信号処理回路３００は、カラムごとに、画素信号に対してＣＤＳ処理やＡＤ変換処理などの信号処理を行うものである。このカラム信号処理回路３００は、信号処理後のデジタル信号を補正処理部２７０に供給する。
　補正処理部２７０は、キャリブレーションモードが設定された場合には補正値を演算し、通常撮像モードが設定された場合には、その補正値を用いてデジタル信号を補正するものである。この補正処理部２７０は、補正後のデジタル信号を配列した画像データをＤＳＰ回路１２０に信号線２０９を介して出力する。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素２４０の一構成例を示す回路図である。この画素２４０は、光電変換素子２４１、転送スイッチ２４２および増幅回路２４３を備える。
　光電変換素子２４１は、入射光を電荷に変換するものである。
　転送スイッチ２４２は、垂直走査回路２１０の制御に従って、光電変換素子２４１から浮遊拡散層（不図示）へ電荷を転送するものである。
　増幅回路２４３は、浮遊拡散層の電荷量に応じた電圧を増幅するものである。この増幅回路２４３は、増幅した信号を画素信号として垂直信号線２４９を介してカラム信号処理回路３００へ出力する。
　垂直信号線２４９は、画素アレイ部２３０において、列ごとに垂直方向に配線される。列数がＮ（Ｎは、２以上の整数）である場合には、Ｎ本の垂直信号線２４９が配線される。また、列内の画素２４０のそれぞれは、対応する垂直信号線２４９に共通に接続される。
　［カラム信号処理回路の構成例］
　図４は、本技術の第１の実施の形態におけるカラム信号処理回路３００の一構成例を示すブロック図である。このカラム信号処理回路３００は、複数のマルチプレクサ３１０と、複数の電流源３２０と、ＶＳＬ横繋ぎ回路３３０とを備える。また、カラム信号処理回路３００は、複数のサンプルホールド回路４００と、ＳＨ横繋ぎ回路３５０と、複数の電圧電流変換部３６５と、アナログデジタル変換部３７０と、出力部３７５とをさらに備える。マルチプレクサ３１０、電流源３２０、サンプルホールド回路４００および電圧電流変換部３６５のそれぞれは、列ごとに配置される。列数がＮである場合には、マルチプレクサ３１０、電流源３２０、サンプルホールド回路４００および電圧電流変換部３６５は、Ｎ個ずつ配置される。
　また、ＶＳＬ横繋ぎ回路３３０は、複数のスイッチ３３１を備える。ＳＨ横繋ぎ回路３５０は、複数のスイッチ３５１と、複数のスイッチ３５２とを備える。アナログデジタル変換部３７０は、複数の電流モードＡＤＣ３７１を備える。スイッチ３３１、３５１および３５２のそれぞれは、最終列を除き、列ごとに配置される。列数がＮである場合には、スイッチ３３１、３５１および３５２は、Ｎ－１個ずつ配置される。電流モードＡＤＣ３７１とは、列ごとに配置され、列数がＮである場合にＮ個ずつ配置される。
　マルチプレクサ３１０は、タイミング制御回路２２０からの制御信号ＳＷｔに従って、対応する列の垂直信号線２４９からの画素信号Ｖvslと、テスト電圧発生部２６０からのテスト信号Ｖtestとの一方を選択するものである。タイミング制御回路２２０は、キャリブレーションモードである場合に、制御信号ＳＷｔにより、マルチプレクサ３１０にテスト信号Ｖtestを選択させる。一方、通常撮像モードである場合にタイミング制御回路２２０は、制御信号ＳＷｔにより、マルチプレクサ３１０に画素信号Ｖvslを選択させる。マルチプレクサ３１０は、選択した信号を電流源３２０を介して対応するサンプルホールド回路４００に供給する。マルチプレクサ３１０の出力に接続される信号線も垂直信号線２４９とする。
　電流源３２０は、一定の定電流を供給するものである。この電流源３２０として、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
　ＶＳＬ横繋ぎ回路３３０は、タイミング制御回路２２０からの制御信号ＳＷｖｃに従ってＮ本の垂直信号線２４９を互いに接続するものである。ｎ（ｎは、１乃至Ｎ－１の整数）個目のスイッチ３３１は、ｎ本目の垂直信号線２４９と、ｎ＋１本目の垂直信号線２４９との間の経路を開閉する。タイミング制御回路２２０は、キャリブレーションモードである場合に、制御信号ＳＷｖｃにより、全列のスイッチ３３１を閉状態に制御する。これにより、Ｎ本の垂直信号線２４９が横繋ぎされ、電流源３２０のＭＯＳトランジスタのばらつきによるノイズを抑制することができる。このノイズの抑制により、補正精度を向上させることができる。一方、通常撮像モードである場合にタイミング制御回路２２０は、制御信号ＳＷｖｃにより、全列のスイッチ３３１を開状態に制御する。
　サンプルホールド回路４００は、対応する列の画素信号Ｖvslのリセット電圧と信号電圧とを順に保持し、出力信号線４０８および４０９を介して、それらの電圧を対応する電圧電流変換部３６５へ出力するものである。出力信号線４０８および４０９のそれぞれは、Ｎ本ずつ配線される。ここで、リセット電圧は、画素２４０内の浮遊拡散層を初期化したときの画素信号Ｖvslの電圧である。また、信号電圧は、画素２４０の受光量に応じた画素信号Ｖvslの電圧である。
　ＳＨ横繋ぎ回路３５０は、制御信号ＳＷｓに従ってＮ対の出力信号線４０８および４０９を互いに接続するものである。ｎ個目のスイッチ３５１は、ｎ本目の出力信号線４０８と、ｎ＋１本目の出力信号線４０８との間の経路を開閉する。ｎ個目のスイッチ３５２は、ｎ本目の出力信号線４０９と、ｎ＋１本目の出力信号線４０９との間の経路を開閉する。タイミング制御回路２２０は、キャリブレーションモードである場合に、制御信号ＳＷｓにより、全列のスイッチ３５１および３５２を閉状態に制御する。これにより、Ｎ対の出力信号線４０８および４０９が横繋ぎされる。一方、通常撮像モードである場合にタイミング制御回路２２０は、制御信号ＳＷｓにより、全列のスイッチ３５１および３５２を開状態に制御する。
　電圧電流変換部３６５は、一対のアナログ入力信号の差分を所定のゲインにより増幅してアナログ出力信号として出力するものである。この電圧電流変換部３６５には、対応するサンプルホールド回路４００からのリセット電圧および信号電圧が、一対のアナログ入力信号として入力される。電圧電流変換部３６５は、これらのアナログ入力信号（すなわち、電圧）を、それらの差分を増減した電流信号に変換する。電圧電流変換部３６５は、生成した電流信号をアナログ出力信号として対応する電流モードＡＤＣに供給する。
　なお、電圧電流変換部３６５は、特許請求の範囲に記載のアナログ出力部の一例である。
　電流モードＡＤＣ３７１は、電圧電流変換部３６５からのアナログ出力信号（すなわち、電流信号）をデジタル信号Ｄｏｕｔに変換するものである。電流モードＡＤＣ３７１として、例えば、デルタシグマＡＤＣが用いられる。電流モードＡＤＣ３７１は、水平走査回路２５０の制御に従って出力部３７５にデジタル信号を供給する。
　出力部３７５は、デジタル信号Ｄｏｕｔのそれぞれを補正処理部２７０に供給するものである。
　図５は、本技術の第１の実施の形態におけるスイッチ３５１の一構成例を示す回路図である。同図におけるａは、ｎＭＯＳ（n-channel MOS）トランジスタおよびｐＭＯＳ（p-channel MOS）トランジスタを用いる場合のスイッチ３５１の回路図である。同図におけるｂは、ｎＭＯＳトランジスタを用いる場合のスイッチ３５１の回路図である。同図におけるｃは、ｐＭＯＳトランジスタを用いる場合のスイッチ３５１の回路図である。
　同図におけるａに例示するように、ｎＭＯＳトランジスタ３６２およびｐＭＯＳトランジスタ３６３を用いる場合、さらにインバータ３６１が配置される。ｎＭＯＳトランジスタ３６２およびｐＭＯＳトランジスタ３６３は、開閉する対象の経路に並列に挿入される。インバータ３６１は、制御信号ＳＷｓを反転させてｐＭＯＳトランジスタ３６３のゲートに供給するものである。また、ｎＭＯＳトランジスタ３６２のゲートには、制御信号ＳＷｓが入力される。
　また、同図におけるｂに例示するように、ｎＭＯＳトランジスタ３６２のみを用いることもできる。同図におけるｃに例示するように、ｐＭＯＳトランジスタ３６３のみを用いることもできる。
　スイッチ３５１以外のスイッチ（スイッチ３３１や３５２）についても、スイッチ３５１と同様に、ｎＭＯＳトランジスタやｐＭＯＳトランジスタを用いて実現することができる。
　［サンプルホールド回路および電圧電流変換部の構成例］
　図６は、本技術の第１の実施の形態におけるサンプルホールド回路４００および電圧電流変換部３６５の一構成例を示すブロック図である。サンプルホールド回路４００は、リセット電圧サンプルホールド回路４１０および信号電圧サンプルホールド回路４２０を備える。また、電圧電流変換部３６５は、電流源３６６と、抵抗３６７と、ｎＭＯＳトランジスタ３６８および３６９とを備える。
　リセット電圧サンプルホールド回路４１０は、リセット電圧をサンプルして保持するものである。このリセット電圧サンプルホールド回路４１０は、スイッチ４１１、４１３および４１４と、コンデンサ４１２と、アンプ４１５とを備える。
　スイッチ４１１は、タイミング制御回路２２０からの制御信号ＳＷ１１に従って垂直信号線２４９と、コンデンサ４１２との間の経路を開閉するものである。
　コンデンサ４１２は、スイッチ４１１と、アンプ４１５の反転入力端子（－）との間に挿入される。
　スイッチ４１３は、タイミング制御回路２２０からの制御信号ＳＷ１２に従ってスイッチ４１１およびコンデンサ４１２の接続点と、電流源３６６および抵抗３６７の接続点とを開閉するものである。
　スイッチ４１４は、タイミング制御回路２２０からの制御信号ＳＷ１３に従ってアンプ４１５の反転入力端子（－）と、その出力端子との間の経路を開閉するものである。
　アンプ４１５は、コンデンサ４１２の一端と、接地電圧との差分を増幅するものである。このアンプ４１５の出力端子は、ｎＭＯＳトランジスタ３６９のゲートに接続されている。スイッチ４１３および電圧電流変換部３６５の間の信号線とが出力信号線４０９に該当し、この信号線が横繋ぎされる。
　信号電圧サンプルホールド回路４２０は、信号電圧をサンプルして保持するものである。この信号電圧サンプルホールド回路４２０は、スイッチ４２１、４２３および４２４と、コンデンサ４２２と、アンプ４２５とを備える。
　信号電圧サンプルホールド回路４２０内の素子の接続構成は、リセット電圧サンプルホールド回路４１０と同様である。ただし、スイッチ４２３の一端は、抵抗３６７およびｎＭＯＳトランジスタ３６８の接続点に接続される。また、アンプ４２５の出力端子は、ｎＭＯＳトランジスタ３６８のゲートに接続される。また、スイッチ４２３および電圧電流変換部３６５の間の信号線とが出力信号線４０８に該当し、この信号線が横繋ぎされる。
　電圧電流変換部３６５において、電流源３６６、抵抗３６７およびｎＭＯＳトランジスタ３６８は、電源とアナログデジタル変換部３７０との間において、直列に接続される。また、ｎＭＯＳトランジスタ３６９のドレインは、電流源３６６および抵抗３６７の接続点に接続され、ソースは、接地される。
　タイミング制御回路２２０は、リセット電圧のサンプル前に、スイッチ４１４および４２４を閉状態に制御してアンプ４１５および４２５をオートゼロ状態にする。
　そして、タイミング制御回路２２０は、画素の初期化時にスイッチ４１１のみを閉状態に、残りのスイッチ群を開状態にする。これにより、リセット電圧がサンプルされる。
　次に、タイミング制御回路２２０は、露光の終了時にスイッチ４２１のみを閉状態に、残りのスイッチ群を開状態にする。これにより、信号電圧がサンプルされる。
　そして、タイミング制御回路２２０は、ＡＤ期間内において、スイッチ４１３および４２３を閉状態にし、残りのスイッチ群を開状態にする。これにより、リセット電圧および信号電圧が保持され、アンプ４１５および４２５は、それらの電圧を一対のアナログ入力信号として出力する。
　電圧電流変換部３６５は、一対のアナログ入力信号（リセット電圧および信号電圧）を、それらの差分を増減した電流信号Ｉoutに変換し、アナログ出力信号としてアナログデジタル変換部３７０へ出力する。すなわち、ＣＤＳ処理および電圧電流変換処理が行われる。
　リセット電圧をＶvslp、信号電圧をＶvslsとすると、電流信号（すなわち、アナログ出力信号）Ｉoutは、次の式により表される。
　　Ｉout＝Ｇ×（Ｖvslp－Ｖvsls）＋Ｏｆｓ＝Ｇ×Ｖｉｎ＋Ｏｆｓ
上式において、Ｇは、抵抗３６７の抵抗値の逆数に比例するゲインであり、単位は、例えば、アンペア毎ボルト（Ａ／Ｖ）である。Ｏｆｓは、サンプルホールド回路４００のサンプルおよびホールドにより生じたオフセットであり、単位は例えば、アンペア（Ａ）である。列ごとのゲインＧとオフセットＯｆｓには、ばらつきが生じることがある。Ｖｉｎは、ＣＤＳ処理後の画素信号であり、単位は、例えば、ボルト（Ｖ）である。
　［補正処理部の構成例］
　図７は、本技術の第１の実施の形態における補正処理部２７０の一構成例を示すブロック図である。この補正処理部２７０は、デマルチプレクサ２７１、補正値算出回路２８０および補正演算回路２９０を備える。
　デマルチプレクサ２７１は、モード信号ＭＯＤＥに従って、カラム信号処理回路３００からのデジタル信号を補正値算出回路２８０と補正演算回路２９０とのいずれかへ出力するものである。キャリブレーションモードが設定された場合にデマルチプレクサ２７１は、デジタル信号を補正値算出回路２８０へ出力し、通常撮像モードが設定された場合に補正演算回路２９０へ出力する。
　補正値算出回路２８０は、ゲインＧやオフセットＯｆｓの列ごとのばらつきによるノイズを補正するための補正値を算出するものである。この補正値算出回路２８０は、デマルチプレクサ２８１、オフセット補正値算出回路２８２、ゲイン補正値算出回路２８３および補正値保持部２８４を備える。
　デマルチプレクサ２８１は、タイミング制御回路２２０からの制御信号ＳＷｓに従ってデマルチプレクサ２７１からのデジタル信号を、オフセット補正値算出回路２８２およびゲイン補正値算出回路２８３のいずれかへ出力するものである。
　オフセット補正値算出回路２８２は、ＳＨ横繋ぎ回路３５０により横繋ぎされていない場合に、列ごとのオフセットＯｆｓのばらつきによるノイズを補正するための補正値をオフセット補正値として、列のそれぞれについて算出するものである。このオフセットＯｆｓによるノイズは、カラムごとにＡＤ変換を行う場合、画像データにおいて縦筋状のランダムノイズとして現れる。オフセット補正値算出回路２８２は、算出したオフセット補正値のそれぞれを補正値保持部２８４に保持させる。
　ゲイン補正値算出回路２８３は、ＳＨ横繋ぎ回路３５０により横繋ぎされた場合に、列ごとのゲインＧのばらつきによるノイズを補正するための補正値をゲイン補正値として、列のそれぞれについて算出するものである。このゲインによるノイズは、カラムごとにＡＤ変換を行う場合、画像データにおいて縦筋状のランダムノイズとして現れる。このゲイン補正値算出回路２８３は、算出したゲイン補正値のそれぞれを補正値保持部２８４に保持させる。
　補正値保持部２８４は、列ごとのオフセット補正値およびゲイン補正値を保持するものである。列数がＮである場合には、オフセット補正値およびゲイン補正値は、Ｎ個ずつ保持される。
　補正演算回路２９０は、オフセット補正値およびゲイン補正値を用いて、オフセットおよびゲインのばらつきによるデジタル信号のノイズを補正するものである。この補正演算回路２９０は、ラインバッファ２９１、減算器２９２および乗算器２９３を備える。
　ラインバッファ２９１は、少なくとも１行分のデジタル信号を保持するものである。このラインバッファ２９１は、保持した複数のデジタル信号を順に減算器２９２に供給する。
　減算器２９２は、デジタル信号から、対応する列のオフセット補正値を減算するものである。この減算器２９２は、減算後のデジタル信号を乗算器２９３に供給する。乗算器２９３は、デジタル信号に対して、対応する列のゲイン補正値を乗算するものである。この乗算器２９３は、乗算後のデジタル信号をＤＳＰ回路１２０に供給する。
　キャリブレーションモードにおける固体撮像素子２００の動作について説明する。キャリブレーションモードが設定されると、タイミング制御回路２２０は、カラム信号処理回路３００を制御して垂直信号線２４９と出力信号線４０８および４０９とのそれぞれを横繋ぎさせる。また、テスト電圧発生部２６０は、遮光された際のレベルである黒レベルＶＬをテスト電圧として供給する。そして、カラム信号処理回路３００は、Ｍ（Ｍは、整数）行分の電流信号Ｉoutを順にＡＤ変換する。また、タイミング制御回路２２０は、デマルチプレクサ２８１を制御してデジタル信号をゲイン補正値算出回路２８３へ出力させる。
　黒レベルＶＬについて全行のＡＤ変換が終了すると、テスト電圧発生部２６０は、黒レベルと異なる所定レベル（例えば、輝度が最も高いときのレベル）である白レベルＶＨをテスト電圧として供給する。そして、カラム信号処理回路３００は、Ｍ行を順にＡＤ変換する。ゲイン補正値算出回路２８３は、黒レベルＶＬのときのデジタル信号と、白レベルＶＨのときのデジタル信号とから、列ごとにゲイン補正値を算出する。
　このゲイン補正値の算出方法について説明する。出力信号線４０８および４０９の横繋ぎにより、オフセットのばらつきに起因するランダムノイズが抑制される。このため、ゲイン補正値算出回路２８３は、それらのデジタル信号からゲイン補正値を算出することができる。
　黒レベルＶＬ印加時においてＮ個の列のそれぞれについて、Ｍ個のデジタル信号が取得される。このときの第ｎ列の平均値をカラム平均値ｖｌgain-nとする。また、白レベルＶＨ印加時においてＮ個の列のそれぞれについて、Ｍ個のデジタル信号が取得される。このときの第ｎ列の平均値をカラム平均値ｖｈgain-nとする。また、カラム平均値ｖｌgain-1乃至ｖｌgain-Nの平均値をライン平均値ｖｌgain-AVとし、カラム平均値ｖｈgain-1乃至ｖｈgain-Nの平均値をライン平均値ｖｈgain-AVとする。このとき、第ｎ列のゲイン補正値ｃgain-nは、次の式により算出される。
　　ｃgain-n＝（ｖｈgain-AV－ｖｌgain-AV）／（ｖｈgain-n－ｖｌgain-n）　…式１
　次にタイミング制御回路２２０は、カラム信号処理回路３００を制御して出力信号線４０８および４０９とのそれぞれの横繋ぎを解除させる。また、テスト電圧発生部２６０は、黒レベルＶＬをテスト電圧として供給する。そして、カラム信号処理回路３００は、Ｍ行を順にＡＤ変換する。また、タイミング制御回路２２０は、デマルチプレクサ２８１を制御してデジタル信号をオフセット補正値算出回路２８２へ出力させる。オフセット補正値算出回路２８２は、列ごとにオフセット補正値を算出する。
　出力信号線４０８および４０９の横繋ぎが解除されている場合、ゲインのばらつきと、オフセットのばらつきとに起因するランダムノイズが生じる。ゲイン補正値は算出済みであるため、ゲイン補正値算出回路２８３は、そのゲイン補正値によりゲインのばらつきによるランダムノイズの影響を無くし、オフセット補正値を算出することができる。
　第ｎ列のサンプルの平均値をカラム平均値ｖｌofs-nとする。また、ｖｌofs-1乃至ｖｌofs-Nの平均値をライン平均値ｖｌofs-AVとする。このとき、第ｎ列のオフセット補正値ｃofs-nは、次の式により算出される。
　　ｃofs-n＝ｖｌofs-AV－ｖｌofs-n×ｃgain-n　　　　　　　　　　・・・式２
　図８は、本技術の第１の実施の形態におけるテスト電圧とデジタル信号との関係の一例を示すグラフである。同図における横軸は、テスト電圧であり、同図における縦軸は、そのテスト電圧に応じた電流信号ＩoutをＡＤ変換したデジタル信号である。また、同図における実線は、テスト電圧と第ｎ列のカラム平均値との間の関係を示す直線であり、点線はテスト電圧と、ライン平均値との間の関係を示す直線である。
　同図に例示するように、ある列の直線（実線）は、平均値の直線（点線）と一致しないことがある。黒レベルＶＬ印加時の第ｎ列のカラム平均値をｖｌgain-nとし、白レベルＶＨ印加時の第ｎ列のカラム平均値をｖｈgain-nとする。また、黒レベルＶＬ印加時のライン平均値ｖｌgain-AVとし、白レベルＶＨ印加時のライン平均値ｖｈgain-AVとする。この場合、カラム平均値ｖｈgain-nおよびｖｌgain-nの差分と、ライン平均値ｖｈgain-AVおよびｖｌgain-AVの差分との比率が、ゲインのばらつきを補正するためのゲイン補正値として式１により算出される。
　ここで、仮に補正値算出の際、ＳＨ横繋ぎ回路３５０による横繋ぎを行わなかった場合、ゲインによるランダムノイズと、オフセットによるランダムノイズとを分離することができず、補正値による補正精度が低下するおそれがある。これに対して、ＳＨ横繋ぎ回路３５０による横繋ぎを行う構成では、オフセットによるランダムノイズを抑制することができるため、正確なゲイン補正値を算出することができる。また、ＳＨ横繋ぎ回路３５０による横繋ぎを解除してオフセット補正値も算出するため、オフセット補正値による補正精度を低下させずに、ゲイン補正値による補正精度を向上させることができる。
　図９は、本技術の第１の実施の形態におけるオフセット補正値およびゲイン補正値の一例を示す図である。同図に例示するように、補正値保持部２８４は、列に割り当てられたアドレスである列アドレスごとに、その列のオフセット補正値およびゲイン補正値を保持する。例えば、列アドレスＹ１に対応付けて、オフセット補正値ｃofs-1およびゲイン補正値ｃgain-1が保持される。また、列アドレスＹ２に対応付けて、オフセット補正値ｃofs-2およびゲイン補正値ｃgain-2が保持される。
　図１０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。固体撮像素子２００は、タイミングＴ０においてキャリブレーションモードに移行したものとする。
　タイミング制御回路２２０は、制御信号ＳＷｖｃおよびＳＷｓにより対応するスイッチをオン状態に制御し、垂直信号線２４９と、サンプルホールド回路の４００の出力信号線４０８および４０９とのそれぞれを横繋ぎさせる。
　また、テスト電圧発生部２６０は、黒レベルＶＬをテスト電圧として供給する。そして、カラム信号処理回路３００は、垂直同期信号ＸＶＳに同期してＭ行を順にＡＤ変換する。
　そして、タイミングＴ１においてテスト電圧発生部２６０は、白レベルＶＨをテスト電圧として供給する。カラム信号処理回路３００は、垂直同期信号ＸＶＳに同期してＭ行を順にＡＤ変換する。補正処理部２７０は、黒レベルＶＬのときのデジタル信号と、白レベルＶＨのときのデジタル信号とから、列ごとに式１によりゲイン補正値を算出する。
　次にタイミングＴ２において、タイミング制御回路２２０は、制御信号ＳＷｓにより対応するスイッチをオフ状態に制御し、サンプルホールド回路の４００の出力信号線４０８および４０９の横繋ぎを解除する。テスト電圧発生部２６０は、黒レベルＶＬをテスト電圧として供給する。カラム信号処理回路３００は、垂直同期信号ＸＶＳに同期してＭ行を順にＡＤ変換する。補正処理部２７０は、デジタル信号と、ゲイン補正値とから、式２により列ごとにオフセット補正値を算出する。
　タイミングＴ３において固体撮像素子２００は、通常撮像モードに移行する。タイミング制御回路２２０は、制御信号ＳＷｖｃおよびＳＷｓにより対応するスイッチをオフ状態に制御し、垂直信号線２４９と、サンプルホールド回路４００の出力信号線４０８および４０９とのそれぞれの横繋ぎを解除する。補正処理部２７０は、オフセット補正値およびゲイン補正値を用いてデジタル信号の補正演算を行う。
　図１１は、本技術の第１の実施の形態における補正の効果を説明するためのグラフである。同図におけるａは、アナログゲインとランダムノイズとの関係の一例を示すグラフである。同図におけるｂは、ダイナミックレンジとアナログゲインとの関係の一例を示すグラフである。同図におけるｃは、単位ダイナミックレンジ当たりのランダムノイズとアナログゲインとの関係の一例を示すグラフである。
　同図におけるａの縦軸は、入力換算のランダムノイズである。横軸は、アナログゲインであり、電圧を電流に変換する際のゲインＧに該当する。同図におけるｂの縦軸は、ダイナミックレンジであり、横軸はアナログゲインである。同図におけるｃの縦軸は、単位ダイナミックレンジ当たりのランダムノイズであり、横軸は、アナログゲインである。また、同図におけるａおよびｃの実線は、ゲイン補正値およびオフセット補正値による補正を行った場合の軌跡を示し、一点鎖線は、補正を行わない場合の軌跡を示す。
　同図におけるａに例示するように、補正を行うことにより、特にアナログゲインが大きいほど、ランダムノイズの低減の効果が大きくなる。また、同図におけるｂに例示するように、一般にアナログゲインが大きいほど、ダイナミックレンジは狭くなる。したがって、同図におけるｃに例示するように、特にアナログゲインが大きい場合に、単位ダイナミックレンジ当たりのランダムノイズの低減効果が大きくなる。
　［固体撮像素子の動作例］
　図１２は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、固体撮像素子２００に電源が投入されたときに開始される。
　固体撮像素子２００は、キャリブレーションモードが設定されたか否かを判断する（ステップＳ９０１）。キャリブレーションモードが設定された場合に（ステップＳ９０１：Ｙｅｓ）、固体撮像素子２００内のタイミング制御回路２２０は、カラム信号処理回路３００の入力先を画素２４０からテスト電圧発生部２６０に切り替える（ステップＳ９０２）。また、タイミング制御回路２２０は、垂直信号線２４９の横繋ぎを行い（ステップＳ９０３）、ゲイン補正値を算出するためのゲイン補正値算出処理を実行する（ステップＳ９１０）。そして、タイミング制御回路２２０は、オフセット補正値を算出するためのオフセット補正値算出処理を実行する（ステップＳ９２０）。
　一方、キャリブレーションモードが設定されていない場合（ステップＳ９０１：Ｎｏ）、または、ステップＳ９２０の後に固体撮像素子２００は、通常撮像モードが設定されたか否かを判断する（ステップＳ９０４）。通常撮像モードが設定されていない場合に（ステップＳ９０４：Ｎｏ）、タイミング制御回路２２０は、ステップＳ９０４以降を繰り返す。
　一方、通常撮像モードが設定された場合に（ステップＳ９０４：Ｙｅｓ）、タイミング制御回路２２０は、カラム信号処理回路３００の入力先を画素２４０に切り替える（ステップＳ９０５）。また、タイミング制御回路２２０は、垂直信号線２４９の横繋ぎを解除し（ステップＳ９０６）、カラム信号処理回路３００は、デジタル信号からなる画像データを生成する（ステップＳ９０７）。補正処理部２７０は、ゲインおよびオフセットのばらつきによるノイズを補正する（ステップＳ９０８）。ステップＳ９０８の後に、固体撮像素子２００は、ステップＳ９０４以降を繰り返し実行する。
　図１３は、本技術の第１の実施の形態におけるゲイン補正値算出処理の一例を示すフローチャートである。タイミング制御回路２２０は、サンプルホールド回路４００の出力（すなわち、出力信号線４０８および４０９）の横繋ぎを行う（ステップＳ９１１）。また、テスト電圧発生部２６０は、黒レベルＶＬを印加する（ステップＳ９１２）。補正処理部２７０は、列ごとのカラム平均値ｖｌgain-nと、ライン平均値ｖｌgain-AVとを算出する（ステップＳ９１３）。
　次に、テスト電圧発生部２６０は、白レベルＶＨを印加する（ステップＳ９１４）。補正処理部２７０は、列ごとのカラム平均値ｖｈgain-nと、ライン平均値ｖｈgain-AVとを算出する（ステップＳ９１５）。補正処理部２７０は、式１により、ゲイン補正値を列ごとに算出し（ステップＳ９１６）、それらを保持する（ステップＳ９１７）。タイミング制御回路２２０は、サンプルホールド回路４００の出力の横繋ぎを解除し（ステップＳ９１８）、ゲイン補正値算出処理を終了する。
　図１４は、本技術の第１の実施の形態におけるオフセット補正値算出処理の一例を示すフローチャートである。テスト電圧発生部２６０は、黒レベルＶＬを印加し（ステップＳ９２１）、補正処理部２７０は、列ごとのカラム平均値ｖｈofs-nを算出する（ステップＳ９２２）。補正処理部２７０は、式２により、オフセット補正値を列ごとに算出し（ステップＳ９２３）、それらを保持する（ステップＳ９２４）。ステップＳ９２４の後に、固体撮像素子２００は、オフセット補正値算出処理を終了する。
　このように、本技術の第１の実施の形態によれば、補正処理部２７０が、列ごとの電圧電流変換部３６５のゲインのばらつきによるノイズを補正するため、補正しない場合と比較して画像データの画質を向上させることができる。
　［変形例］
　上述の第１の実施の形態では、リセット電圧サンプルホールド回路および信号電圧サンプルホールド回路を列ごとに１つずつ配置していた。しかし、この構成では、サンプル中に平行してＡＤ変換を行うことができない。この第１の実施の形態の変形例における固体撮像素子は、リセット電圧サンプルホールド回路および信号電圧サンプルホールド回路を列ごとに２つずつ配置し、サンプルおよびＡＤ変換を並列に行う点において第１の実施の形態と異なる。
　図１５は、本技術の第１の実施の形態の変形例におけるサンプルホールド回路４００の一構成例を示す回路図である。この第１の実施の形態変形例のサンプルホールド回路４００には、リセット電圧サンプルホールド回路４３０および信号電圧サンプルホールド回路４４０がさらに配置される点において第１の実施の形態と異なる。
　図１６は、本技術の第１の実施の形態の変形例におけるリセット電圧サンプルホールド回路４１０および４３０の一構成例を示す回路図である。
　第１の実施の形態の変形例のリセット電圧サンプルホールド回路４１０は、スイッチ４１６をさらに備える。スイッチ４１６は、タイミング制御回路２２０からの制御信号ＳＷ１４に従って、アンプ４１５の出力端子と、ｎＭＯＳトランジスタ３６９のゲートとの間の経路を開閉するものである。
　リセット電圧サンプルホールド回路４３０は、スイッチ４３１、４３３、４３４および４３６と、コンデンサ４３２と、アンプ４３５とを備える。これらの素子の接続構成は、リセット電圧サンプルホールド回路４１０と同様である。
　タイミング制御回路２２０は、リセット電圧サンプルホールド回路４１０のサンプル中にスイッチ４１６を開状態にし、スイッチ４３６を閉状態にする。一方、タイミング制御回路２２０は、リセット電圧サンプルホールド回路４１０のホールド中にスイッチ４１６を閉状態にし、スイッチ４３６を開状態にする。
　図１７は、本技術の第１の実施の形態の変形例における信号電圧サンプルホールド回路４２０および４４０の一構成例を示す回路図である。
　第１の実施の形態の変形例の信号電圧サンプルホールド回路４２０は、スイッチ４２６をさらに備える。スイッチ４２６は、タイミング制御回路２２０からの制御信号ＳＷ２４に従って、アンプ４２５の出力端子と、ｎＭＯＳトランジスタ３６８のゲートとの間の経路を開閉するものである。
　信号電圧サンプルホールド回路４４０は、スイッチ４４１、４４３、４４４および４４６と、コンデンサ４４２と、アンプ４４５とを備える。これらの素子の接続構成は、信号電圧サンプルホールド回路４２０と同様である。
　タイミング制御回路２２０は、信号電圧サンプルホールド回路４２０のサンプル中にスイッチ４２６を開状態にし、スイッチ４４６を閉状態にする。一方、タイミング制御回路２２０は、信号電圧サンプルホールド回路４２０のホールド中にスイッチ４２６を閉状態にし、スイッチ４４６を開状態にする。
　上述したように、リセット電圧サンプルホールド回路４１０および４３０を設けたため、タイミング制御回路２２０は、それらの一方のサンプル中に他方をホールドさせることができる。信号電圧についても同様である。これにより、サンプルおよびＡＤ変換が並列に実行される。
　例えば、奇数行の読出しの際に、リセット電圧サンプルホールド回路４１０および信号電圧サンプルホールド回路４２０は、順にリセット電圧および信号電圧をサンプルする。一方、リセット電圧サンプルホールド回路４３０および信号電圧サンプルホールド回路４４０は、サンプルした電圧をホールドし、それらの差分に応じた電流がＡＤ変換される。
　また、偶数行の読出しの際に、リセット電圧サンプルホールド回路４３０および信号電圧サンプルホールド回路４４０は、順にリセット電圧および信号電圧をサンプルする。一方、リセット電圧サンプルホールド回路４１０および信号電圧サンプルホールド回路４２０は、サンプルした電圧をホールドし、それらの差分に応じた電流がＡＤ変換される。
　このように、本技術の第１の実施の形態の変形例によれば、リセット電圧サンプルホールド回路４１０および４３０の一方がサンプルを行う一方で他方がホールドすることができる。信号電圧サンプルホールド回路４２０および４４０の組についても同様である。これにより、第１の実施の形態と比較して読出し速度を２倍にすることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、列ごとに、１つのサンプルホールド回路４００を配置していたが、この構成では、１行ずつしかＡＤ変換を行うことができない。この第２の実施の形態の固体撮像素子２００は、列ごとに、２つのサンプルホールド回路４００を配置して、２行同時にＡＤ変換を行う点において第１の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第２の実施の形態において、画素アレイ部２３０には、列ごとに垂直信号線２４８および２４９が配線される。垂直信号線２４８は、偶数行に接続される。一方、垂直信号線２４９は奇数行に接続される。
　図１９は、本技術の第２の実施の形態におけるカラム信号処理回路３００の一構成例を示すブロック図である。この第２の実施の形態のカラム信号処理回路３００において、列ごとにサンプルホールド回路４００が２つ配置される。列数がＮである場合、２Ｎ個のサンプルホールド回路４００が配置される。同様に、マルチプレクサ３１０、電流源３２０、スイッチ３３１、スイッチ３５１、スイッチ３５２、電圧電流変換部３６５および電流モードＡＤＣ３７１も列ごとに２つ配置される。
　列に対応する一対のサンプルホールド回路４００の一方は、垂直信号線２４８を介して偶数行に接続され、他方は、垂直信号線２４９を介して奇数行に接続される。言い換えれば、２Ｎ個のサンプルホールド回路４００の半分が偶数行に接続され、残りが奇数行に接続される。また、偶数行に接続されたサンプルホールド回路４００と、奇数行に接続されたサンプルホールド回路４００とは水平方向に沿って交互に配列される。
　上述の構成により、カラム信号処理回路３００は、奇数行の画素信号と偶数行の画素信号とを同時に保持し、ＡＤ変換することができる。これにより、第１の実施の形態と比較して読出し速度を２倍にすることができる。
　なお、第２の実施の形態に、第１の実施の形態の変形例を適用することもできる。
　このように、本技術の第２の実施の形態によれば、列ごとに、２つのサンプルホールド回路４００を配置したため、２行分の画素信号を同時に保持し、それらを読み出すことができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、カラム信号処理回路３００のみを配置していたが、この構成では、１行ずつしかＡＤ変換を行うことができない。この第３の実施の形態の固体撮像素子２００は、列ごとに、上側カラム信号処理回路および下側カラム信号処理回路を配置して、２行同時にＡＤ変換を行う点において第１の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第３の実施の形態の固体撮像素子２００は、カラム信号処理回路３００の代わりに、上側カラム信号処理回路３０１および下側カラム信号処理回路３０２が設けられる点において第１の実施の形態と異なる。また、水平走査回路２５０の代わりに、上側水平走査回路２５１および下側水平走査回路２５２が設けられる。
　上側カラム信号処理回路３０１は、奇数行および偶数行の一方（奇数行など）に接続され、それらの行に対して信号処理をおこなうものである。下側カラム信号処理回路３０２は、奇数行および偶数行の他方（偶数行など）に接続され、それらの行に対して信号処理をおこなうものである。上側カラム信号処理回路３０１および下側カラム信号処理回路３０２のそれぞれの構成は、カラム信号処理回路３００と同様である。
　上側カラム信号処理回路３０１および下側カラム信号処理回路３０２が奇数行および偶数行を同時にＡＤ変換することにより、２行を同時に読み出すことができる。
　上側水平走査回路２５１は、上側カラム信号処理回路３０１を制御し、下側水平走査回路２５２は、下側カラム信号処理回路３０２を制御する。
　なお、第３の実施の形態に、第１の実施の形態の変形例を適用することもできる。
　このように、本技術の第２の実施の形態によれば、上側カラム信号処理回路３０１および下側カラム信号処理回路３０２を配置したため、２行を同時に読み出すことができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、単一のチップに固体撮像素子２００内の回路や素子を配置していたが、この構成では、画素数が増大するほど、受光チップ２０１の回路規模が増大する。この第４の実施の形態の固体撮像素子２００は、積層された２枚のチップに、分散して回路等を配置する点において第３の実施の形態と異なる。
　図２１は、本技術の第４の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　図２２は、本技術の第４の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。受光チップ２０１には、画素アレイ部２３０が配置される。画素アレイ部２３０以外の回路や素子は、回路チップ２０２に配置される。
　なお、受光チップ２０１および回路チップ２０２のそれぞれに配置する回路や素子は、同時に例示した構成に限定されない。例えば、上側カラム信号処理回路３０１および下側カラム信号処理回路３０２のそれぞれの一部の回路を受光チップ２０１に配置し、残りを回路チップ２０２に配置することもできる。
　また、第１、第２および第３の実施の形態のそれぞれの固体撮像素子２００を積層構造にすることもできる。第１の実施の形態の変形例の固体撮像素子２００を積層構造にすることもできる。
　このように、本技術の第４の実施の形態によれば、積層した受光チップ２０１および回路チップ２０２に、分散して回路等を配置したため、チップ当たりの回路規模を削減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、全ての列を読み出していたが、列数が多くなるほど、ＡＤ変換の回数が増大してしまう。この第５の実施の形態の固体撮像素子２００は、水平方向において画素加算を行うことにより、ＡＤ変換の回数を削減した点において第１の実施の形態と異なる。
　図２３は、本技術の第５の実施の形態におけるカラム信号処理回路３００の一構成例を示すブロック図である。この第５の実施の形態のカラム信号処理回路３００は、ＶＳＬ横繋ぎ回路３３０とサンプルホールド回路４００との間にＶＳＬ加算回路３４０が配置される点において第１の実施の形態と異なる。
　ＶＳＬ加算回路３４０は、隣接する奇数本目の垂直信号線同士を接続するとともに、隣接する偶数本目の垂直信号線同士を接続するものである。なお、ＶＳＬ加算回路３４０は、特許請求の範囲に記載の垂直信号線加算回路の一例である。
　図２４は、本技術の第５の実施の形態におけるＶＳＬ加算回路３４０およびＳＨ横繋ぎ回路３５０の一構成例を示す回路図である。ＶＳＬ加算回路３４０には、インバータ３４１と、複数のスイッチ３４２と、複数のスイッチ３４３と、複数のスイッチ３４４と、複数のスイッチ３４５とが配置される。スイッチ３４２乃至３４５のそれぞれは、最後の４列を除き、４列ごとに配置される。列数がＮの場合、スイッチ３４２乃至３４５は、（Ｎ－４）／４ずつ配置される。
　インバータ３４１は、タイミング制御回路２２０からの制御信号ＳＷａｄｄを反転し、制御信号ｘＳＷａｄｄとしてＳＨ横繋ぎ回路３５０へ出力するものである。
　スイッチ３４２は、制御信号ＳＷａｄｄに従って、対応する４列のうち第１列目の垂直信号線と、第３列目の垂直信号線との間の経路を開閉するものである。スイッチ３４３は、制御信号ＳＷｖｓｌに従って、第２列目の垂直信号線と、第４列目の垂直信号線との間の経路を開閉するものである。スイッチ３４４は、制御信号ｘＳＷａｄｄに従って、第３列の垂直信号線とサンプルホールド回路４００との間の経路を開閉するものである。スイッチ３４５は、制御信号ｘＳＷａｄｄに従って、第４列の垂直信号線とサンプルホールド回路４００との間の経路を開閉するものである。
　また、ＳＨ横繋ぎ回路３５０には、最後の４列を除き、４列ごとにスイッチ３５１乃至３６０が配置される。列数がＮの場合、スイッチ３５１乃至３６０は、（Ｎ－４）／４個ずつ配置される。
　スイッチ３５１は、制御信号ＳＷｓに従って、対応する４列のうち第１列目の信号電圧を伝送する出力信号線４０８と、第２列目の信号電圧を伝送する出力信号線４０８との間の経路を開閉するものである。スイッチ３５２は、制御信号ＳＷｓに従って、第１列目のリセット電圧を伝送する出力信号線４０９と、第２列目のリセット電圧を伝送する出力信号線４０９との間の経路を開閉するものである。
　スイッチ３５３は、制御信号ｘＳＷａｄｄに従って、第２列目の出力信号線４０８と第３列目の出力信号線４０８との間の経路を開閉するものである。スイッチ３５４は、制御信号ｘＳＷａｄｄに従って、第２列目の出力信号線４０９と第３列目の出力信号線４０９との間の経路を開閉するものである。
　スイッチ３５５は、制御信号ＳＷｓに従って、第３列目の出力信号線４０８と、第４列目の出力信号線４０８との間の経路を開閉するものである。スイッチ３５６は、制御信号ＳＷｓに従って、第３列目の出力信号線４０９と、第４列目の出力信号線４０９との間の経路を開閉するものである。
　スイッチ３５７は、制御信号ｘＳＷａｄｄに従って、第４列目の出力信号線４０８と、次の４列のうち第１列目の出力信号線４０８との間の経路を開閉するものである。スイッチ３５８は、制御信号ＳＷａｄｄに従って、第２列目の出力信号線４０８と、次の４列のうち第１列目の出力信号線４０８との間の経路を開閉するものである。
　スイッチ３５９は、制御信号ｘＳＷａｄｄに従って、第４列目の出力信号線４０９と、次の４列のうち第１列目の出力信号線４０９との間の経路を開閉するものである。スイッチ３６０は、制御信号ＳＷａｄｄに従って、第２列目の出力信号線４０９と、次の４列のうち第１列目の出力信号線４０９との間の経路を開閉するものである。
　タイミング制御回路２２０は、水平方向の画素加算を行う場合に制御信号ＳＷａｄｄにより、スイッチ３４２乃至３４５を閉状態にする。これにより、第１列の垂直信号線と第３列の垂直信号線とが接続され、第２列の垂直信号線と第４列の垂直信号線とが接続される。言い換えれば、隣接する奇数本目（第１列および第３列）の垂直信号線が接続され、隣接する偶数本目（第２列および第４列）の垂直信号線が接続される。この結果、第１列および第３列の画素信号が加算され、第２列および第４列の画素信号が加算される。
　一方、画素加算を行わない場合にタイミング制御回路２２０は、スイッチ３４２乃至３４５を開状態にする。
　図２５は、本技術の第５の実施の形態における垂直信号線を接続（すなわち、画素加算）する場合のＶＳＬ加算回路３４０およびＳＨ横繋ぎ回路３５０の状態を示す回路図である。
　ゲイン補正値を算出する場合、第１の実施の形態と同様に制御信号ＳＷｓにより、スイッチ３５１、３５２、３５５および３５６が閉状態に制御され、サンプルホールド回路４００の出力が横繋ぎされる。
　制御信号ＳＷａｄｄにより、スイッチ３４２、３４３、３５８および３６０は閉状態に制御される。また、制御信号ｘＳＷａｄｄにより、スイッチ３４４、３４５、３５３、３５４、３５７および３５９は開状態に制御される。これにより、第１列および第３列などの垂直信号線が横繋ぎされる。垂直信号線の横繋ぎ（画素加算）により、画素数が半分に間引かれる。この結果、読出し速度が向上し、消費電力が低減する。
　オフセット補正値を算出する場合、制御信号ＳＷａｄｄはそのままで、制御信号ＳＷｓにより、サンプルホールド回路４００の出力の横繋ぎが解除される。
　図２６は、本技術の第５の実施の形態における垂直信号線を接続（すなわち、画素加算）しない場合のＶＳＬ加算回路３４０およびＳＨ横繋ぎ回路３５０の状態を示す回路図である。
　ゲイン補正値を算出する場合、第１の実施の形態と同様に制御信号ＳＷｓにより、スイッチ３５１、３５２、３５５および３５６が閉状態に制御され、サンプルホールド回路４００の出力が横繋ぎされる。
　制御信号ＳＷａｄｄにより、スイッチ３４２、３４３、３５８および３６０は開状態に制御される。また、制御信号ｘＳＷａｄｄにより、スイッチ３４４、３４５、３５３、３５４、３５７および３５９は閉状態に制御される。これにより、第１列および第３列などの垂直信号線の横繋ぎが解除される。この場合には、画素が間引かれず、第１の実施の形態と同様の個数の画素信号が読み出される。
　オフセット補正値を算出する場合、制御信号ＳＷａｄｄはそのままで、制御信号ＳＷｓにより、サンプルホールド回路４００の出力の横繋ぎが解除される。
　なお、第５の実施の形態に、第２、第３および第４の実施の形態や、第１の実施の形態の変形例を適用することもできる。
　このように本技術の第５の実施の形態によれば、ＶＳＬ加算回路３４０が、隣接する垂直信号線を接続するため、水平方向に画素加算を行うことができる。これにより、画素数を間引いて、読出し速度を向上させ、消費電力を低減することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、電流信号を変換対象とする電流モードＡＤＣ３７１によりＡＤ変換を行っていたが、この構成では、電流モードＡＤＣ３７１の前段に電圧電流変換部３６５が必要となる。この第６の実施の形態の固体撮像素子２００は、電圧を変換対象とするＡＤＣによりＡＤ変換を行い、電圧電流変換部３６５を不要とした点により第１の実施の形態と異なる。
　図２７は、本技術の第６の実施の形態におけるカラム信号処理回路３００の一構成例を示すブロック図である。この第６の実施の形態のカラム信号処理回路３００は、電圧電流変換部３６５およびアナログデジタル変換部３７０の代わりに、選択回路３８０および信号処理ブロック３８５を備える点において第１の実施の形態と異なる。
　選択回路３８０は、出力信号線４０８および４０９のいずれかを選択し、その選択した信号線の電圧をアナログ入力信号Ａｉｎとして信号処理ブロック３８５に供給するものである。この選択回路３８０には、列ごとに、スイッチ３８１および３８２が配置される。列数がＮである場合、スイッチ３８１および３８２は、Ｎ個ずつ配置される。
　スイッチ３８１は、タイミング制御回路２２０からの制御信号ＳＷｄに従って、信号電圧を伝送する出力信号線４０８と、信号処理ブロック３８５との間の経路を開閉するものである。スイッチ３８２は、タイミング制御回路２２０からの制御信号ＳＷｐに従って、リセット電圧を伝送する出力信号線４０９と、信号処理ブロック３８５との間の経路を開閉するものである。
　リセット電圧をＡＤ変換する際に、タイミング制御回路２２０は、制御信号ＳＷｄおよびＳＷｐにより、スイッチ３８１を開状態に、スイッチ３８２を閉状態に制御する。これにより、リセット電圧がアナログ入力信号Ａｉｎとして信号処理ブロック３８５に入力される。
　一方、信号電圧をＡＤ変換する際に、タイミング制御回路２２０は、制御信号ＳＷｄおよびＳＷｐにより、スイッチ３８１を閉状態に、スイッチ３８２を開状態に制御する。これにより、信号電圧がアナログ入力信号Ａｉｎとして信号処理ブロック３８５に入力される。
　図２８は、本技術の第６の実施の形態における信号処理ブロック３８５の一構成例を示すブロック図である。この信号処理ブロック３８５には、列ごとに、比較器３８６、ラッチ回路３８７およびスイッチ３８８が配置される。列数がＮである場合、比較器３８６、ラッチ回路３８７およびスイッチ３８８はＮ個ずつ配置される。
　比較器３８６は、一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号ＶＣＯとして出力するものである。これらの一対のアナログ入力信号の一方は、選択回路３８０からのアナログ入力信号Ｖｉｎ（すなわち、リセット電圧および信号電圧のいずれか）であり、他方は、ＤＡＣ（不図示）からのランプ信号ＲＭＰである。このランプ信号ＲＭＰは、参照電圧を示すスロープ状の信号である。アナログ出力信号ＶＣＯは、アナログ入力信号Ｖｉｎおよびランプ信号ＲＭＰの比較結果を示す。
　ここで、アナログ出力信号ＶＣＯのレベルは、次の式により表される。
　　ＶＣＯ＝Ａｖ×（Ａｉｎ－ＲＭＰ）＋Ｏｆｓ＝Ａｖ×Ｖｉｎ＋Ｏｆｓ
上式において、Ａｖは、アナログ入力信号Ａｉｎおよびランプ信号ＲＭＰの差分に対するゲインである。
　ラッチ回路３８７は、アナログ出力信号ＶＣＯをデジタル信号Ｄｏｕｔに変換するものである。このラッチ回路３８７には、ランプ信号ＲＭＰが変化する期間内の相対時刻を示す時刻コードと、対応する列のアナログ出力信号ＶＣＯとが入力される。ラッチ回路３８７は、アナログ出力信号ＶＣＯが反転したときの時刻コードを保持し、スイッチ３８８へデジタル信号Ｄｏｕｔとして出力する。
　なお、ラッチ回路３８７の代わりに、アナログ出力信号ＶＣＯが反転するまでの期間に亘って計数を行うカウンタを配置することもできる。
　比較器３８６およびラッチ回路３８７により、アナログ入力信号Ａｉｎがデジタル信号Ｄｏｕｔに変換される。すなわち、比較器３８６およびラッチ回路３８７は、ＡＤＣとして機能する。また、ランプ信号ＲＭＰのようにスロープ状の信号を用いるＡＤＣ（比較器３８６およびラッチ回路３８７など）は、一般にシングルスロープ型ＡＤＣと呼ばれる。なお、各列のラッチ回路３８７からなる回路は、特許請求の範囲に記載のアナログデジタル変換部の一例である。
　スイッチ３８８は、水平走査回路２５０の制御に従って、対応する列のデジタル信号Ｄｏｕｔを出力部３７５へ出力するものである。
　タイミング制御回路２２０は、第１の実施の形態と同様に、サンプルホールド回路４００の出力を横繋ぎして、ゲインＡｖのばらつきによるノイズを補正するためのゲイン補正値を算出させる。また、タイミング制御回路２２０は、サンプルホールド回路４００の出力の横繋ぎを解除して、オフセット補正値を算出させる。
　なお、第６の実施の形態に、第２、第３および第４の実施の形態のそれぞれを適用することもできる。
　このように、本技術の第６の実施の形態によれば、信号処理ブロック３８５は、リセット電圧および信号電圧のいずれかをデジタル信号に変換するため、電圧電流変換部３６５を用いずに、ＡＤ変換を行うことができる。これにより、電圧電流変換部３６５を設ける場合と比較して、回路規模を削減することができる。
　＜７．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ゲインのばらつきによるランダムノイズを低減し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する複数のアナログ出力部と、
　前記複数のアナログ出力部のぞれぞれの前記アナログ出力信号をデジタル信号に変換するアナログデジタル変換部と、
　前記複数のアナログ出力部のそれぞれの前記ゲインのばらつきによる前記デジタル信号のノイズを補正する補正処理部と
を具備する固体撮像素子。
（２）受光量に応じた信号電圧と所定のリセット電圧とを順にサンプルして保持し、前記信号電圧および前記リセット電圧を前記一対のアナログ入力信号として一対の出力信号線を介して出力する複数のサンプルホールド回路をさらに具備する
前記（１）記載の固体撮像素子。
（３）前記複数のサンプルホールド回路のそれぞれの前記一対の出力信号線の間の経路を開閉するサンプルホールド横繋ぎ回路をさらに具備する
請求項２記載の固体撮像素子。
（４）前記補正処理部は、
　前記経路が閉状態である場合には前記ゲインのばらつきによるノイズを補正するための補正値をゲイン補正値として算出するゲイン補正値算出回路と、
　前記経路が開状態である場合には前記複数のサンプルホールド回路のそれぞれのオフセットのばらつきによるノイズを補正するための前記補正値をオフセット補正値として算出するオフセット補正値算出回路と、
　前記算出されたゲイン補正値と前記算出されたオフセット補正値とを用いて前記ノイズを補正する補正演算回路と
を備える前記（３）記載の固体撮像素子。
（５）前記アナログ出力信号は、前記信号電圧と前記リセット電圧との差分を前記ゲインにより増減した電流信号である
前記（３）または（４）に記載の固体撮像素子。
（６）前記複数のサンプルホールド回路のそれぞれは、
　一対のリセット電圧サンプルホールド回路と、
　一対の信号電圧サンプルホールド回路と
を備え、
　前記一対のリセット電圧サンプルホールド回路の一方が前記リセット電圧をサンプルするときに他方が保持し、
　前記一対の信号電圧サンプルホールド回路の一方が前記信号電圧をサンプルするときに他方が保持する
前記（３）から（５）のいずれかに記載の固体撮像素子。
（７）複数の行を配列した画素アレイ部をさらに具備し、
　前記複数の行のそれぞれは所定方向に配列された複数の画素からなり、
　前記複数のサンプルホールド回路の半分は、前記複数の行のうち偶数行に接続され、前記複数のサンプルホールド回路の残りは、前記複数の行のうち奇数行に接続され、
　前記偶数行に接続されたサンプルホールド回路と、前記奇数行に接続されたサンプルホールド回路とは、前記所定方向に沿って交互に配列される
前記（３）から（６）のいずれかに記載の固体撮像素子。
（８）複数の行を配列した画素アレイ部をさらに具備し、
　前記複数のサンプルホールド回路の半分は、上側カラム信号処理回路に配置され、残りは、下側カラム信号処理回路に配置され、
　前記上側カラム信号処理回路は、前記複数の行内の奇数行および偶数行の一方に接続され、前記下側カラム信号処理回路は、前記奇数行および前記偶数行のうち他方に接続される
前記（３）から（５）のいずれかに記載の固体撮像素子。
（９）複数の画素を配列した画素アレイ部をさらに具備し、
　前記画素アレイ部は、所定の受光チップに配置され、
　前記複数のサンプルホールド回路と前記サンプルホールド横繋ぎ回路と前記複数のアナログ出力部と前記アナログデジタル変換部と前記補正処理部との少なくとも一部は、所定の回路チップに配置される
前記（３）から（８）のいずれかに記載の固体撮像素子。
（１０）互いに異なる前記サンプルホールド回路に接続された複数の垂直信号線が配線された画素アレイ部と、
　前記複数の垂直信号線のうち隣接する奇数本目の信号線同士を接続するとともに前記複数の垂直信号線のうち隣接する偶数本目の信号線同士を接続する垂直信号線加算回路と
をさらに具備する
前記（３）から（９）のいずれかに記載の固体撮像素子。
（１１）画素の受光量に応じた信号電圧と所定のリセット電圧とを順にサンプルして保持し、前記信号電圧および前記リセット電圧を一対の出力信号線を介して出力する複数のサンプルホールド回路と、
　前記複数のサンプルホールド回路のそれぞれの前記一対の出力信号線の一方を選択し、当該選択した信号線の電圧を前記一対のアナログ入力信号の一方として前記アナログデジタル変換部へ出力する選択回路と
をさらに具備し、
　前記一対のアナログ入力信号の他方は、所定の参照電圧である
前記（１）に記載の固体撮像素子。
（１２）一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する複数のアナログ出力部と、
　前記複数のアナログ出力部のぞれぞれの前記アナログ出力信号をデジタル信号に変換するアナログデジタル変換部と、
　前記複数のアナログ出力部のそれぞれの前記ゲインのばらつきによる前記デジタル信号のノイズを補正する補正処理部と、
　前記デジタル信号のそれぞれを含む画像データに対して所定の画像処理を行うデジタル信号処理回路と
を具備する撮像装置。
（１３）複数のアナログ出力部のそれぞれが、一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力するアナログ出力手順と、
　前記複数のアナログ出力部のぞれぞれの前記アナログ出力信号をデジタル信号に変換するアナログデジタル変換手順と、
　前記複数のアナログ出力部のそれぞれの前記ゲインのばらつきによる前記デジタル信号のノイズを補正する補正処理手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１０　垂直走査回路
　２２０　タイミング制御回路
　２３０　画素アレイ部
　２４０　画素
　２４１　光電変換素子
　２４２　転送スイッチ
　２４３　増幅回路
　２５０　水平走査回路
　２５１　上側水平走査回路
　２５２　下側水平走査回路
　２６０　テスト電圧発生部
　２７０　補正処理部
　２７１、２８１　デマルチプレクサ
　２８０　補正値算出回路
　２８２　オフセット補正値算出回路
　２８３　ゲイン補正値算出回路
　２８４　補正値保持部
　２９０　補正演算回路
　２９１　ラインバッファ
　２９２　減算器
　２９３　乗算器
　３００　カラム信号処理回路
　３０１　上側カラム信号処理回路
　３０２　下側カラム信号処理回路
　３１０　マルチプレクサ
　３２０、３６６　電流源
　３３０　ＶＳＬ横繋ぎ回路
　３３１、３４２～３４５、３５１～３６０、３８１、３８２、３８８、４１１、４１３、４１４、４１６、４２１、４２３、４２４、４２６、４３１、４３３、４３４、４３６、４４１、４４３、４４４、４４６　スイッチ
　３４０　ＶＳＬ加算回路
　３４１、３６１　インバータ
　３５０　ＳＨ横繋ぎ回路
　３６２、３６８、３６９　ｎＭＯＳトランジスタ
　３６３　ｐＭＯＳトランジスタ
　３６５　電圧電流変換部
　３６７　抵抗
　３７０　アナログデジタル変換部
　３７１　電流モードＡＤＣ
　３７５　出力部
　３８０　選択回路
　３８５　信号処理ブロック
　３８６　比較器
　３８７　ラッチ回路
　４００　サンプルホールド回路
　４１０、４３０　リセット電圧サンプルホールド回路
　４２０、４４０　信号電圧サンプルホールド回路
　４１２、４２２、４３２、４４２　コンデンサ
　４１５、４２５、４３５、４４５　アンプ
　１２０３１　撮像部

Claims (13)

  1. 　一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する複数のアナログ出力部と、
    　前記複数のアナログ出力部のぞれぞれの前記アナログ出力信号をデジタル信号に変換するアナログデジタル変換部と、
    　前記複数のアナログ出力部のそれぞれの前記ゲインのばらつきによる前記デジタル信号のノイズを補正する補正処理部と
    を具備する固体撮像素子。
  2. 　受光量に応じた信号電圧と所定のリセット電圧とを順にサンプルして保持し、前記信号電圧および前記リセット電圧を前記一対のアナログ入力信号として一対の出力信号線を介して出力する複数のサンプルホールド回路をさらに具備する
    請求項１記載の固体撮像素子。
  3. 　前記複数のサンプルホールド回路のそれぞれの前記一対の出力信号線の間の経路を開閉するサンプルホールド横繋ぎ回路をさらに具備する
    請求項２記載の固体撮像素子。
  4. 　前記補正処理部は、
    　前記経路が閉状態である場合には前記ゲインのばらつきによるノイズを補正するための補正値をゲイン補正値として算出するゲイン補正値算出回路と、
    　前記経路が開状態である場合には前記複数のサンプルホールド回路のそれぞれのオフセットのばらつきによるノイズを補正するための前記補正値をオフセット補正値として算出するオフセット補正値算出回路と、
    　前記算出されたゲイン補正値と前記算出されたオフセット補正値とを用いて前記ノイズを補正する補正演算回路と
    を備える請求項３記載の固体撮像素子。
  5. 　前記アナログ出力信号は、前記信号電圧と前記リセット電圧との差分を前記ゲインにより増減した電流信号である
    請求項３記載の固体撮像素子。
  6. 　前記複数のサンプルホールド回路のそれぞれは、
    　一対のリセット電圧サンプルホールド回路と、
    　一対の信号電圧サンプルホールド回路と
    を備え、
    　前記一対のリセット電圧サンプルホールド回路の一方が前記リセット電圧をサンプルするときに他方が保持し、
    　前記一対の信号電圧サンプルホールド回路の一方が前記信号電圧をサンプルするときに他方が保持する
    請求項３記載の固体撮像素子。
  7. 　複数の行を配列した画素アレイ部をさらに具備し、
    　前記複数の行のそれぞれは所定方向に配列された複数の画素からなり、
    　前記複数のサンプルホールド回路の半分は、前記複数の行のうち偶数行に接続され、前記複数のサンプルホールド回路の残りは、前記複数の行のうち奇数行に接続され、
    　前記偶数行に接続されたサンプルホールド回路と、前記奇数行に接続されたサンプルホールド回路とは、前記所定方向に沿って交互に配列される
    請求項３記載の固体撮像素子。
  8. 　複数の行を配列した画素アレイ部をさらに具備し、
    　前記複数のサンプルホールド回路の半分は、上側カラム信号処理回路に配置され、残りは、下側カラム信号処理回路に配置され、
    　前記上側カラム信号処理回路は、前記複数の行内の奇数行および偶数行の一方に接続され、前記下側カラム信号処理回路は、前記奇数行および前記偶数行のうち他方に接続される
    請求項３記載の固体撮像素子。
  9. 　複数の画素を配列した画素アレイ部をさらに具備し、
    　前記画素アレイ部は、所定の受光チップに配置され、
    　前記複数のサンプルホールド回路と前記サンプルホールド横繋ぎ回路と前記複数のアナログ出力部と前記アナログデジタル変換部と前記補正処理部との少なくとも一部は、所定の回路チップに配置される
    請求項３記載の固体撮像素子。
  10. 　互いに異なる前記サンプルホールド回路に接続された複数の垂直信号線が配線された画素アレイ部と、
    　前記複数の垂直信号線のうち隣接する奇数本目の信号線同士を接続するとともに前記複数の垂直信号線のうち隣接する偶数本目の信号線同士を接続する垂直信号線加算回路と
    をさらに具備する
    請求項３記載の固体撮像素子。
  11. 　画素の受光量に応じた信号電圧と所定のリセット電圧とを順にサンプルして保持し、前記信号電圧および前記リセット電圧を一対の出力信号線を介して出力する複数のサンプルホールド回路と、
    　前記複数のサンプルホールド回路のそれぞれの前記一対の出力信号線の一方を選択し、当該選択した信号線の電圧を前記一対のアナログ入力信号の一方として前記アナログデジタル変換部へ出力する選択回路と
    をさらに具備し、
    　前記一対のアナログ入力信号の他方は、所定の参照電圧である
    請求項１記載の固体撮像素子。
  12. 　一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力する複数のアナログ出力部と、
    　前記複数のアナログ出力部のぞれぞれの前記アナログ出力信号をデジタル信号に変換するアナログデジタル変換部と、
    　前記複数のアナログ出力部のそれぞれの前記ゲインのばらつきによる前記デジタル信号のノイズを補正する補正処理部と、
    　前記デジタル信号のそれぞれを含む画像データに対して所定の画像処理を行うデジタル信号処理回路と
    を具備する撮像装置。
  13. 　複数のアナログ出力部のそれぞれが、一対のアナログ入力信号の差分を所定のゲインにより増減してアナログ出力信号として出力するアナログ出力手順と、
    　前記複数のアナログ出力部のぞれぞれの前記アナログ出力信号をデジタル信号に変換するアナログデジタル変換手順と、
    　前記複数のアナログ出力部のそれぞれの前記ゲインのばらつきによる前記デジタル信号のノイズを補正する補正処理手順と
    を具備する固体撮像素子の制御方法。
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