WO2020230465A1 - 半導体集積回路 - Google Patents

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善昭 豊田
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Fuji Electric Co Ltd
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    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS

Definitions

  • the present invention relates to semiconductor integrated circuits, and more particularly to power semiconductor integrated circuits (power ICs).
  • the vertical MOS transistor as a power semiconductor element in the output stage and the horizontal MOS transistor that constitutes the circuit that controls the vertical MOS transistor are the same.
  • a power IC monolithically integrated (mixed) on a semiconductor chip has been proposed (see Patent Document 1).
  • an in-vehicle power IC called an intelligent power switch (IPS) can be mentioned.
  • the lower surface side of the substrate corresponds to the drain side of the vertical MOS transistor, but the lower surface of the substrate is connected to the power supply terminal on the high potential side to which the battery is connected, and the power supply potential is high. It is applied.
  • the substrate is fixed to the power supply potential, in order to form a horizontal pMOS transistor for a circuit that can be used at a floating potential, a p-type well and an n-type well are provided on the upper part of the substrate, and an n-pn junction structure (multiplexing) is provided. Diffusion structure) needs to be formed.
  • the power supply terminal of the high-side type power IC is generally required to have a withstand voltage of about 50V to 60V or more.
  • p-well p-type well
  • a power supply potential (first potential) is applied to the lower surface of the substrate, and a ground potential (second potential) lower than the first potential is applied to the p-well provided on the upper part of the substrate. It is applied. Further, a third potential lower than the first potential and higher than the second potential is applied to the n-type well (hereinafter abbreviated as "n-well") provided on the upper part of the substrate.
  • n-well n-type well
  • an object of the present invention is to provide a semiconductor integrated circuit capable of suppressing a leakage current at a high temperature and improving punch-through withstand voltage in a multiple diffusion structure having a plurality of wells.
  • One aspect of the present invention is (a) a first conductive type semiconductor substrate, (b) a lower surface electrode provided on the lower surface of the semiconductor substrate to which a first potential is applied, and (c) an upper surface side of the semiconductor substrate.
  • a second conductive type first well provided and to which a second potential lower than the first potential is applied, (d) a first conductive type second well provided in the first well, and (e).
  • the gist is that the semiconductor integrated circuit is provided in the first well and has an edge structure for supplying a third potential higher than the second potential to the second well.
  • the present invention it is possible to provide a semiconductor integrated circuit capable of suppressing a leakage current at a high temperature and improving punch-through withstand voltage in a multiple diffusion structure having a plurality of wells.
  • first main electrode region and second main electrode region are used for the semiconductor element integrated as the output stage element on the semiconductor chip.
  • the “first main electrode region” and the “second main electrode region” are the main electrode regions of the semiconductor element into which the main current flows in or out.
  • the “first main electrode region” means a semiconductor region that is either an emitter region or a collector region if the semiconductor element integrated as an output stage element is an insulated gate bipolar transistor (IGBT).
  • IGBT insulated gate bipolar transistor
  • FET field effect transistor
  • SIT static induction transistor
  • the semiconductor element integrated as the output stage element is a static induction thyristor (SI thyristor) or a gate turn-off thyristor (GTO), it means a semiconductor region that is either an anode region or a cathode region.
  • SI thyristor static induction thyristor
  • GTO gate turn-off thyristor
  • the “second main electrode region” means a region that is either an emitter region or a collector region that does not become the first main electrode region if the semiconductor element integrated as the output stage element is an IGBT. .. If the semiconductor element integrated as the output stage element is an FET or SIT, it means a semiconductor region that is either a source region or a drain region that does not become the first main electrode region. If the semiconductor element integrated as the output stage element is an SI thyristor or GTO, it means a region that is either an anode region or a cathode region that does not become the first main electrode region. That is, if the "first main electrode region" of the semiconductor element integrated as the output stage element is the source region, the “second main electrode region” means the drain region. Further, if the "first main electrode region” is the emitter region, the “second main electrode region” means the collector region. Further, when the "first main electrode region” is the anode region, the “second main electrode region” means the cathode region.
  • the "third main electrode region” and the "fourth main electrode region” of a semiconductor element such as a circuit element integrated in a circuit portion are either a source region or a drain region in the case of FET or SIT.
  • it means a semiconductor region in which the main current flows in or out.
  • the function of the "third main electrode region” and the function of the "fourth main electrode region” may be interchangeable by exchanging the bias relationship.
  • the "fifth main electrode region” and “sixth main electrode region” of a semiconductor element such as a circuit element integrated in a circuit portion also mean a semiconductor region that is either a source region or a drain region of FET or SIT. ..
  • a request on the circuit determines which of the "third main electrode region” to the “sixth main electrode region” is the source region or the drain region.
  • the "first main terminal region”, “second main terminal region”, “fifth main terminal region”, “sixth main terminal region”, etc. of semiconductor elements such as circuit elements integrated in the circuit section are also the same. It means either the source region or the drain region determined by the request of the circuit design.
  • the terms “third main terminal region” and “fourth main terminal region” used for the diode are also either the anode region or the cathode region.
  • the definitions of the directions such as "upper surface” and “lower surface” in the following description are merely definitions for convenience of explanation and do not limit the technical idea of the present invention.
  • the top and bottom are converted to left and right and read, and if the object is rotated by 180 ° and observed, the top and bottom are reversed and read.
  • the first conductive type is the n type and the second conductive type is the p type will be exemplified.
  • the conductive type may be selected in the opposite relationship, the first conductive type may be the p type, and the second conductive type may be the n type.
  • the "+” or “-” attached to the "n” or “p” has a relatively high or low impurity concentration as compared with the semiconductor region not having the "+” or “-” attached (respectively). In other words, it means that it is a semiconductor region (with low or high resistivity). However, in the representation of the drawings, even if the semiconductor regions have the same "n” and "n”, it does not mean that the impurity concentration (specific resistance) of each semiconductor region is exactly the same. Absent.
  • the semiconductor integrated circuit according to the embodiment of the present invention is a high-side type power IC in which an output unit 100 and a circuit unit 200 are monolithically integrated on the same semiconductor chip.
  • the semiconductor substrates (1, 2) are placed on the low resistivity layer 1 made of the first conductive type (n + type) semiconductor substrate (Si wafer) at a high impurity concentration, and more than the low resistivity layer 1.
  • An example is a structure in which a first conductive type (n ⁇ type) high resistivity layer 2 is epitaxially grown at a low impurity concentration.
  • the semiconductor substrates (1 and 2) constituting the semiconductor chip use a semiconductor material made of silicon (Si) as a base material
  • the base material is Si.
  • the high resistivity layer 2 to become n - lower surface, the semiconductor substrate by a low-resistivity layer 1 consisting of doped layer of n + -type are formed by ion implantation or thermal diffusion type semiconductor substrate (Si wafer) (1 and 2) may be configured.
  • the impurity concentration of the low resistivity layer 1 is, for example, about 2 ⁇ 10 18 cm -3 to 1 ⁇ 10 19 cm -3 .
  • the impurity concentration of the high resistivity layer 2 can be selected, for example, about 1 ⁇ 10 12 cm -3 to 1 ⁇ 10 16 cm -3 , and here, for example, 1 ⁇ 10 15 cm -3 to 1 ⁇ 10 16 cm ⁇ . It is about 3 .
  • the impurity concentration of the low resistivity layer 1 is 5 ⁇ 10 18 cm.
  • the impurity concentration of the low resistivity layer 1 does not have to be constant, and the impurity concentration becomes as high as 1 ⁇ 10 21 cm -3 at the interface with the bottom electrode 29 connected to the low resistivity layer 1.
  • It may be an impurity profile. For example, a layer of about 5 ⁇ 10 18 cm -3 to 2 ⁇ 10 19 cm -3 on the high resistivity layer 2 side and a layer of about 3 ⁇ 10 19 cm -3 to 1 ⁇ 10 21 cm -3 on the bottom electrode side. It may be a composite structure with.
  • a trench gate type vertical nMOS transistor is illustrated as an output stage element T0 which is a power semiconductor element integrated in the output unit 100.
  • a part of the low resistivity layer 1 functions as the first main electrode region (drain region) of the output stage element T0, and a part of the high resistivity layer 2 located on the first main electrode region is the output stage element T0. Functions as a drift layer of.
  • a lower surface electrode 29 serving as a drain electrode is arranged on the lower surface side of the low resistivity layer 1.
  • the bottom electrode 29 is connected to the first potential terminal (power supply terminal) VCS.
  • the first potential (power supply potential) V1 on the high potential side is applied to the first potential terminal VCS.
  • the first potential is, for example, about 13V.
  • a second conductive type (p type) body region (base region) 3 is arranged in a part of the upper part of the high resistivity layer 2 located on the output unit 100 side.
  • the second main electrode regions (source regions) 4a and 4b of the first conductive type (n + type) having a higher impurity concentration than the high resistivity layer 2 are selectively provided on the upper part of the body region 3.
  • a p + type base contact region 5 is selectively provided in the upper part of the body region 3 so as to be in contact with the second main electrode regions 4a and 4b.
  • the base contact region 5 and the second main electrode regions 4a and 4b are connected to the output terminal OUT.
  • a pair of opposing gate trenches 30a and 30b dug from the upper surface of the body region 3 are provided. At least a part of the side surface of the gate trenches 30a and 30b is in contact with the body region 3 and is provided deeper than the body region 3.
  • the pair of gate trenches 30a and 30b are apparently illustrated, but in reality, one trench having an annular planar shape may be used, which is continuous on the back side of the paper surface of FIG.
  • gate insulating films 6a and 6b are provided along the inner surfaces of the gate trenches 30a and 30b. Then, the gate electrode 7a is embedded inside the gate trench 30a via the gate insulating film 6a to form a trench-type control electrode structure (6a, 7a). Further, the gate electrode 7b is embedded inside the gate trench 30b via the gate insulating film 6b to form a trench-type control electrode structure (6b, 7b).
  • a silicon oxide film (SiO 2 film) or the like can be used, but in addition to the SiO 2 film, a silicon nitride (SiON) film, a strontium oxide (SrO) film, or silicon.
  • SiO 2 film silicon oxide film
  • SiON silicon nitride
  • SrO strontium oxide
  • a nitride (Si 3 N 4 ) film and an aluminum oxide (Al 2 O 3 ) film can also be used.
  • magnesium oxide (MgO) film yttrium oxide (Y 2 O 3 ) film, hafnium oxide (HfO 2 ) film, zirconium oxide (ZrO 2 ) film, tantalum oxide (Ta 2 O 5 ) film, A bismuth oxide (Bi 2 O 3 ) film may be used.
  • a composite film or the like in which some of these monolayer films are selected and a plurality of them are laminated can also be used.
  • the material of the gate electrodes 7a and 7b for example, polysilicon (doped polysilicon) to which n-type impurities are added at a high concentration can be used.
  • doped polysilicon DOPOS
  • tungsten W
  • Molybdenum Molybdenum
  • Ti titanium
  • the material of the gate electrodes 7a and 7b may be polyside, which is a composite film of polysilicon and the refractory metal silicide.
  • the gate electrode 7a electrostatically controls the surface potential of the semiconductor region on the right side of the gate trench 30a in the body region 3 via the gate insulating film 6a, thereby electrostatically controlling the surface potential of the gate trench 30a in the body region 3 on the side surface side. Inverted channel is formed in.
  • the gate electrode 7b electrostatically controls the surface potential of the semiconductor region on the left side surface side of the gate trench 30b of the body region 3 via the gate insulating film 6b, so that the side surface side of the gate trench 30b of the body region 3 Inverted channel is formed in.
  • the first main electrode is composed of the second main electrode regions 4a and 4b on the upper surface side and a part of the low resistivity layer 1 on the lower surface side facing the second main electrode regions 4a and 4b.
  • the main current flows between the regions. Focusing on the unit cell, the main current of the vertical nMOS transistor is defined for the second main electrode regions 4a and 4b in the vicinity of the two second main electrode regions 4a and 4b located on the upper surface side, respectively.
  • the main current flows through each of the two inverting channels.
  • the central portion of FIG. 1 and the circuit portion 200 shown on the left side of the central portion include a first circuit element T1 and a second circuit element T2 that control the output stage element T0.
  • CMOS complementary MOS
  • the first circuit element T1 is provided in the first well (hereinafter abbreviated as "p well") 8 of the second conductive type (p type) provided above the high resistivity layer 2.
  • the impurity concentration of the p-well 8 is, for example, about 1 ⁇ 10 16 cm -3 .
  • the impurity concentration of the p-well 8 may be substantially the same as the impurity concentration of the body region 3 on the output unit 100 side.
  • the depth of the p-well 8 may be substantially the same as the depth of the body region 3 on the output unit 100 side.
  • the first circuit element T1 has a first conductive type (n + type) third main electrode region (source region) 10 and a fourth main electrode region (drain region) 11 facing each other above the p-well 8.
  • the third main electrode region 10 and the fourth main electrode region 11 are selectively provided above the p-well 8 so as to be separated from each other, and are in the n + type semiconductor region having a higher impurity concentration than the high resistivity layer 2. is there.
  • the impurity concentrations in the third main electrode region 10 and the fourth main electrode region 11 may be substantially the same as the impurity concentrations in the second main electrode regions 4a and 4b on the output unit 100 side.
  • the depths of the third main electrode region 10 and the fourth main electrode region 11 may be substantially the same as the depths of the second main electrode regions 4a and 4b on the output unit 100 side.
  • a planar control electrode structure (12, 13) extends laterally on the p-well 8.
  • the control electrode structures (12, 13) include a gate insulating film 12 provided on the p-well 8 between the third main electrode region 10 and the fourth main electrode region 11, and a gate arranged on the gate insulating film 12.
  • the electrode 13 is provided.
  • the gate insulating film 12 the same materials as those of the gate insulating films 6a and 6b can be used, and for example, a SiO 2 film or the like can be used.
  • the gate electrode 13 forms an inverted channel on the surface layer of the p-well 8 by electrostatically controlling the surface potential of the p-well 8 via the gate insulating film 12.
  • the same material as the gate electrodes 7a and 7b can be used, and for example, DOPOS or the like can be used.
  • the second circuit element T2 is provided above the p-well 8 and is abbreviated as “n-well” in the second well (hereinafter, abbreviated as “n-well”) of the first conductive type (n-type) having a higher impurity concentration than the high resistivity layer 2. ) 9 is provided.
  • the impurity concentration of n-well 9 is, for example, about 1 ⁇ 10 17 cm -3 .
  • the second circuit element T2 has a second conductive type (p + type) fifth main electrode region (source region) 15 and a sixth main electrode region (drain region) 16 facing each other above the n-well 9.
  • the fifth main electrode region 15 and the sixth main electrode region 16 are selectively provided on the upper part of the n-well 9 so as to be separated from each other, and are p + type semiconductor regions having a higher impurity concentration than the p-well 8.
  • the second circuit element T2 has a triple diffusion structure consisting of a p-well 8 and an n-well 9 at the upper part of the high resistivity layer 2, and a p + type fifth main electrode region 15 and a sixth main electrode region 16. It constitutes an ⁇ np junction structure. Due to the pn-p junction structure, the n-well 9, which is the back gate region of the second circuit element T2, is electrically isolated from the high resistivity layer 2 and used at a floating potential.
  • a planar control electrode structure (17, 18) extends laterally on the n-well 9.
  • the control electrode structures (17, 18) include a gate insulating film 17 provided on the n-well 9 between the fifth main electrode region 15 and the sixth main electrode region 16, and a gate arranged on the gate insulating film 17.
  • the electrode 18 is provided.
  • the gate electrode 18 forms an inversion channel on the surface layer of the n-well 9 by electrostatically controlling the surface potential of the n-well 9 via the gate insulating film 17.
  • a field oxide film such as a local insulating film (LOCOS film) (not shown) is selected between the first circuit element T1, the second circuit element T2, the output stage element T0, etc. on the upper surface of the high specific resistance layer 2. It is provided as a target.
  • LOC film local insulating film
  • a switching element T3 is connected to the sixth main electrode region 16.
  • the switching element T3 is composed of, for example, a pMOS transistor.
  • the switching element T3 may be formed in the n-well 9 or may be formed in a region different from the circuit unit 200 in the same semiconductor chip.
  • the gate of the switching element T3 is connected to an input terminal IN to which an input signal for driving the output stage element T0 is input via an inverter 33.
  • the switching element T3 is turned on in response to an input signal from the input terminal IN, and supplies a power supply voltage to the first circuit element T1 and the second circuit element T2 constituting the CMOS.
  • the switching element T3 is turned off in response to an input signal at the time of identification such as standby time other than the normal operation, and supplies the power supply voltage of the first circuit element T1 and the second circuit element T2 constituting the CMOS. It can be stopped to reduce power consumption.
  • a p + type well contact region 28 having a higher impurity concentration than the p well 8 is provided in the p well 8.
  • a second potential terminal GND is connected to the well contact region 28.
  • a ground potential is applied to the second potential terminal GND as the second potential V2 on the low potential side, which is lower than the first potential V1 on the high potential side.
  • the circuit unit 200 includes an edge structure (potential supply circuit) 201 provided in the p-well 8 on the outer peripheral portion of the n-well 9.
  • the edge structure 201 always fixes the potential of the n-well 9 to a third potential V3, which is higher than the second potential V2, at specific times such as during normal operation and during standby other than normal operation.
  • the edge structure 201 includes an enhancement type (hereinafter referred to as “E type”) transistor T11, a depletion type (hereinafter referred to as “D type”) transistor T12, and a constant voltage diode (Zener diode) D1.
  • E-type transistor T11 has a first main terminal region of the n-well 9 and the common region (source region), n is spaced apart from the n-well 9 to the p-well 8 - -type second main terminal region ( A drain region) 19 is provided. Further, the E-type transistor T11 is provided on the gate insulating film 21 provided on the p-well 8 between the n-well 9 forming the first main terminal region and the second main terminal region 19 and on the gate insulating film 21. The first control electrode (gate electrode) 22 is provided. In the second main terminal region 19, an n + type edge contact region 20 having a higher impurity concentration than the second main terminal region 19 is provided. The edge contact region 20 is connected to the n + type substrate contact region 14 selectively provided above the high resistivity layer 2 by the wiring 31.
  • the Zener diode D1 is provided in the p-well 8 and has a p-type third main terminal region (anode region) 23 having a higher impurity concentration than the p-well 8 and an n + provided in the third main terminal region 23. It is composed of a fourth main terminal region (cathode region) 24 of the mold.
  • the third main terminal region 23 is provided in the p-well 8 at a distance from the n-well 9 and the second main terminal region 19.
  • the Zener diode D1 is configured by a pn junction between the third main terminal region 23 and the fourth main terminal region 24.
  • the D-type transistor T12 has a fifth main terminal region (source region) that is a shared region with the fourth main terminal region 24 and a sixth main terminal region (drain region) that is a shared region with the second main terminal region 19. And.
  • the n-type channel forming region 25 of the D-type transistor T12 is located in the p-well 8 between the second main terminal region 19 forming the sixth main terminal region and the fourth main terminal region 24 forming the fifth main terminal region. Defined. One end of the channel forming region 25 is in contact with the fourth main terminal region 24. The other end of the channel forming region 25 is in contact with the second main terminal region 19.
  • the impurity concentration of the channel forming region 25 may be higher than the impurity concentration of the second main terminal region 19, or may be substantially the same as the impurity concentration of the second main terminal region 19.
  • the impurity concentration of the channel forming region 25 is adjusted to a concentration (resistance value) at which the conductive type of the portion overlapping the p-type third main terminal region 23 can be inverted.
  • the D-type transistor T12 includes a gate insulating film 26 provided on the channel forming region 25 and a second control electrode (gate electrode) 27 provided on the gate insulating film 26.
  • the gate electrode 27 is connected to the fourth main terminal region 24 and the gate electrode 22 via the wiring 32.
  • FIG. 2 is a plan view of the circuit unit 200 shown in FIG.
  • the cross-sectional view seen from the direction AA of FIG. 2 corresponds to FIG.
  • the p-well 8 is provided in a frame shape (annular shape) so as to surround the periphery of the n-well 9, for example.
  • the edge structure 201 is arranged, for example, on the left side of the n-well 9.
  • a plurality of edge structures 201 may be arranged on the outer peripheral portion of the n-well 9.
  • the planar layout of the p-well 8, n-well 9, and edge structure 201 is not particularly limited.
  • FIG. 3 shows an equivalent circuit diagram of the semiconductor integrated circuit according to the embodiment shown in FIG. From FIG. 3, it can be understood that the semiconductor integrated circuit according to the embodiment includes an output unit 100 and a circuit unit 200.
  • the first circuit element T1 and the second circuit element T2 of the circuit unit 200 correspond to, for example, a part of the control circuit that controls the output unit 100.
  • the switching element T3 shown in FIG. 1 is connected to the drain side of the second circuit element T2.
  • a freewheeling diode D0 is connected to the output stage element T0 of the output unit 100.
  • the first main electrode region (drain region) of the output stage element T0 is connected to the first potential terminal VCS, and the second main electrode region (source region) is connected to the output terminal OUT.
  • FIG. 4 shows an equivalent circuit of the edge structure 201 of the semiconductor integrated circuit according to the embodiment shown in FIG.
  • the first main terminal region (source region) of the E-type transistor T11 is connected to the potential supply terminal VNW having the same potential as the n-well 9.
  • the second main terminal region (drain region) of the E-type transistor T11 is connected to the first potential terminal VCS.
  • the threshold voltage Vth of the E-type transistor T11 is, for example, about 1V.
  • the third main terminal region (anode region) of the Zener diode D1 is connected to the second potential terminal GND.
  • the fourth main terminal region (cathode region) of the Zener diode D1 is the first control electrode (gate electrode) of the E-type transistor T11, the second control electrode (gate electrode) of the D-type transistor T12, and the fifth main terminal region (source). Area) is connected.
  • the yield voltage Vz of the Zener diode D1 is, for example, about 5V to 10V.
  • the Zener diode D1 outputs a constant voltage Vz.
  • the sixth main terminal region (drain region) of the D-type transistor T12 is connected to the first potential terminal VCS and the second main terminal region (drain region) of the E-type transistor T11.
  • the D-type transistor T12 functions as a pinch resistor.
  • the third potential V3 of the source of the E-type transistor T11 is represented by the following equation.
  • V3 V2 + Vz-Vth- ⁇ ... (1)
  • ⁇ is a back gate effect, for example, about 1V to 2V.
  • the third potential V3 can be set higher than the second potential V2 of the second potential terminal GND.
  • the third potential V3 is, for example, about 5V to 10V.
  • the potential of the n-well 9 is clamped by the third potential V3 of the source of the E-type transistor T11.
  • FIG. 5 a semiconductor integrated circuit according to a comparative example will be described with reference to FIG.
  • the output unit 100 shown in FIG. 1 is not shown.
  • the semiconductor integrated circuit according to the comparative example is different from the semiconductor integrated circuit shown in FIG. 1 in that the edge structure 201 shown in FIG. 1 is not provided.
  • a potential supply terminal VNW is connected to the n-well 9.
  • a circuit (not shown) provided in a region different from the circuit unit 200 is connected to the potential supply terminal VNW.
  • the first potential V1 is applied to the first potential terminal VCS. Further, a second potential V2 lower than the first potential V1 is applied to the second potential terminal GND. Further, a third potential V3, which is lower than the first potential V1 and higher than the second potential V2, is applied to the potential supply terminal VNW from a circuit provided in a region different from the circuit unit 200. That is, the circuit is operated in the potential relationship of V1> V3> V2.
  • the same first potential V1 as in the normal operation is applied to the first potential terminal VCS, but the power consumption is low.
  • the present inventors have found that leakage current increases when a high temperature in the control state, n - -type high resistivity layer 2, the p-well 8 and n-p-n junction structure formed of an n-well 9 punchthrough We obtained the finding that the withstand voltage decreases.
  • the arrow in FIG. 5 schematically shows punch-through.
  • the edge structure 201 is provided in the p-well 8 on the outer peripheral portion of the n-well 9.
  • the edge structure 201 always controls the third potential V3 of the n-well 9 to be higher than the second potential V2 of the p-well 8, so that the third potential V3 is higher than the second potential V2 even at a specific time such as during standby. It gets higher. Therefore, it is possible to reduce the leakage current at high temperature as in the semiconductor integrated circuit according to the comparative example shown in FIG. 5, and it is composed of an n - type high resistivity layer 2, a p-well 8 and an n-well 9.
  • edge structure 201 is integrated in the p-well 8 of the circuit unit 200, it is not necessary to add an individual circuit to the outside of the p-well 8, and it can be realized in a small area.
  • the first main terminal area (source area) of the E-type transistor T11 is set as a common area with the n-well 9
  • the fifth main terminal area (source area) of the D-type transistor T12 is set as the fourth main terminal area 24.
  • the sixth main terminal region (drain region) of the D-type transistor T12 is set as a shared region with the second main terminal region 19, the area can be reduced.
  • FIG. 1 illustrates a case where the first main terminal region (source region) of the E-type transistor T11 is a common region with the n-well 9, the first main terminal region (source region) of the E-type transistor T11 is illustrated. ) May be provided separately from the n-well 9. Further, although the case where the fifth main terminal region (source region) of the D-type transistor T12 is set as the shared region with the fourth main terminal region 24 of the Zener diode D1 is illustrated, the fifth main terminal region of the D-type transistor T12 is illustrated. (Source region) may be provided separately from the fourth main terminal region 24 of the Zener diode D1.
  • the sixth main terminal region (drain region) of the D-type transistor T12 is a shared region with the second main terminal region 19 of the E-type transistor T11 is illustrated, the sixth main terminal of the D-type transistor T12 is illustrated.
  • the region (drain region) may be provided separately from the second main terminal region 19 of the E-type transistor T11.
  • the gate length L1 of the E-type transistor T11 shown in FIG. 1 is shorter than the gate length L2 of the D-type transistor T12, and the gate width W1 of the E-type transistor T11 shown in FIG. 2 is that of the D-type transistor T12. It is larger than the gate width W2.
  • the gate length L1 and the gate length L2 may be the same length, or the gate length L1 may be longer than the gate length L2.
  • the gate width W1 and the gate width W2 may be the same width, or the gate width W1 may be smaller than the gate width W2.
  • FIG. 6 shows the simulation results of the IV characteristics of the semiconductor integrated circuit according to the comparative example at 25 ° C. and 175 ° C.
  • FIG. 7 shows the IV characteristics of the semiconductor integrated circuit according to the embodiment at 25 ° C. and 175 ° C.
  • the simulation result of is shown.
  • the first potential V1 was changed in a state where 0 V was applied as the second potential V2 and the third potential V3.
  • the semiconductor integrated circuit according to the embodiment shown in FIG. 7 the first potential V1 is changed in a state where 0 V is applied as the second potential V2 and 5 V larger than the second potential V2 is applied as the third potential V3. I let you.
  • the leakage current increases at 175 ° C., and the punch-through withstand voltage decreases.
  • the leakage current at 175 ° C. is suppressed and the punch-through withstand voltage is improved.
  • the planar pattern of the E-type transistor T11 is provided in a frame shape (annular shape) so as to surround the circumference of the p-well 8.
  • FIG. 8 corresponds to a cross-sectional view seen from the direction AA shown in the plan view of FIG.
  • the gate width of the E-type transistor T11 can be increased, and a large current can easily flow through the E-type transistor T11.
  • the first circuit element T1 shown in FIGS. 1 and 2 is not shown, but is provided in, for example, the p-well 8 surrounding the circumference of the E-type transistor T11.
  • a trench gate type MOS transistor is exemplified as the output stage element T0 of the output unit 100, but the present invention is not limited to this.
  • the output stage element T0 may be a trench gate type IGBT.
  • the output stage element T0 is an IGBT, for example, the low resistivity layer 1 in FIG. 1 may be a p + type semiconductor layer.
  • a control circuit included in the circuit unit 200 a CMOS composed of a first circuit element T1 and a second circuit element T2 has been exemplified, but the CMOS is not limited to CMOS and is used for control composed of other semiconductor elements. It may be a circuit.
  • Si is used as the semiconductor substrate (1, 2)
  • a semiconductor (wide bandgap semiconductor) material having a wider forbidden band width than Si such as silicon carbide (SiC), gallium nitride (GaN), diamond, or aluminum nitride (AlN)
  • SiC silicon carbide
  • GaN gallium nitride
  • AlN aluminum nitride
  • FIG. 1 illustrates a structure in which the n - type high resistivity layer 2 is epitaxially grown on the low resistivity layer 1 in which the semiconductor substrate (1, 2) is made of an n + type semiconductor substrate.
  • the semiconductor substrate (1, 2) is made of an n + type semiconductor substrate.
  • an n + type embedded layer epitaxially grown on a p-type support substrate (semiconductor wafer) is used, and an n ⁇ type high height is used on the n + type embedded layer.
  • the resistivity layer 2 may be epitaxially grown to form a semiconductor substrate having a three-layer structure.
  • a sinker region that reaches the embedded epitaxial layer from the upper surface of the high resistivity layer 2 may be provided. That is, it may be connected to the n + type embedded epitaxial layer that functions as a drain region via the sinker region from the upper surface side of the high resistivity layer 2.
  • the drain electrode wiring is provided on the upper surface side of the high resistivity layer 2.
  • Bottom electrodes 30a, 30b ... Gate trenches 31, 31 ... Wiring 33 ... Inverter 100 ... Output unit 200 ... Circuit unit 201 ... Edge structure D0 ... Freewheeling diode D1 ... Zener diode T0 ... Output stage element T1 ... First circuit element T2 ... Second circuit element T3 ... Switching element T11 ... Enhancement type transistor T12 ... Depression type transistor

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Abstract

半導体集積回路は、第１導電型の半導体基体（１，２）と、半導体基体（１，２）の下面に設けられ、第１電位が印加される下面電極２９と、半導体基体（１，２）の上面側に設けられ、第１電位よりも低い第２電位が印加される第２導電型の第１ウェル（８）と、ｐウェル８内に設けられた第１導電型のｎウェル９と、ｐウェル８に設けられ、第２電位よりも高い第３電位をｎウェル９に供給するエッジ構造２０１とを備える。

Description

半導体集積回路
　本発明は、半導体集積回路に係り、特に、電力用半導体集積回路（パワーＩＣ）に関する。
　パワー半導体素子の高信頼性化、小型化、低コスト化を目的として、出力段の電力用半導体素子としての縦型ＭＯＳトランジスタと、縦型ＭＯＳトランジスタを制御する回路を構成する横型ＭＯＳトランジスタが同一半導体チップにモノリシックに集積（混載）されたパワーＩＣが提案されている（特許文献１参照）。例えば、インテリジェントパワースイッチ（ＩＰＳ）と呼ばれる車載用のパワーＩＣが挙げられる。
　半導体チップとしてｎ型基板を用いた場合、基板の下面側は縦型ＭＯＳトランジスタのドレイン側に対応するが、基板の下面はバッテリが接続される高電位側の電源端子に接続され、電源電位が印加される。基板を電源電位に固定すると、フローティング電位で使用可能な回路用の横型ｐＭＯＳトランジスタを形成するためには、基板の上部にｐ型ウェル及びｎ型ウェルを設け、ｎ－ｐ－ｎ接合構造（多重拡散構造）を形成する必要がある。
　車載用等の場合では、ハイサイド型パワーＩＣの電源端子には、一般に５０Ｖ～６０Ｖ程度以上の耐圧が要求される。ｎ型基板とｐ型ウェル（以下において「ｐウェル」と略記する。）の間に高電圧が印加された場合、ｎ－ｐ－ｎ接合構造においてパンチスルーの発生を防止する必要がある。
　ハイサイド型パワーＩＣの通常動作時には、基板の下面に電源電位（第１電位）が印加され、基板の上部に設けられたｐウェルに、第１電位よりも低い接地電位（第２電位）が印加される。更に、基板の上部に設けられたｎ型ウェル（以下において「ｎウェル」と略記する。）に、第１電位よりも低く、且つ第２電位よりも高い第３電位が印加される。一方、ハイサイド型パワーＩＣの待機時等の特定時には、低消費電力化のため、ｎウェルに印加される第３電位を接地電位まで低下させる制御が行われる。
　しかし、ｎウェルに印加される第３電位を低下させ、ｎウェルの電位とｐウェルの電位が等しい状態において、高温になるにつれてリーク電流が増大し、ｎ－ｐ－ｎ接合構造におけるパンチスルー耐圧が低下する。このため、パンチスルー耐圧の低下分を見込んだ設計とするか、待機時等の特定時にｎウェルの電位とｐウェルの電位が等しくならないように回路で制御する必要がある。
特開２０００－９１３４４号公報
　上記課題に鑑み、本発明は、複数のウェルを有する多重拡散構造において、高温時のリーク電流を抑制し、パンチスルー耐圧を改善することができる半導体集積回路を提供することを目的とする。
　本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体の下面に設けられ、第１電位が印加される下面電極と、（ｃ）半導体基体の上面側に設けられ、第１電位よりも低い第２電位が印加される第２導電型の第１ウェルと、（ｄ）第１ウェル内に設けられた第１導電型の第２ウェルと、（ｅ）第１ウェルに設けられ、第２電位よりも高い第３電位を第２ウェルに供給するエッジ構造とを備える半導体集積回路であることを要旨とする。
　本発明によれば、複数のウェルを有する多重拡散構造において、高温時のリーク電流を抑制し、パンチスルー耐圧を改善することができる半導体集積回路を提供することができる。
本発明の実施形態に係る半導体集積回路の一例を示す要部断面図である。 実施形態に係る半導体集積回路の一例を示す要部平面図である。 実施形態に係る半導体集積回路の一例を示す等価回路図である。 実施形態に係るエッジ構造の一例を示す等価回路図である。 比較例に係る半導体集積回路の一例を示す要部断面図である。 比較例に係る半導体集積回路のＩ－Ｖ特性を表すグラフである。 実施形態に係る半導体集積回路のＩ－Ｖ特性を表すグラフである。 実施形態の変形例に係る半導体集積回路の一例を示す要部断面図である。 実施形態の変形例に係る半導体集積回路の一例を示す要部平面図である。
　以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　実施形態において、半導体チップに出力段素子として集積化される半導体素子には、「第１主電極領域」及び「第２主電極領域」の用語が用いられている。「第１主電極領域」及び「第２主電極領域」は、主電流が流入若しくは流出する半導体素子の主電極領域である。「第１主電極領域」とは、出力段素子として集積化される半導体素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、出力段素子として集積化される半導体素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。また、出力段素子として集積化される半導体素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）であれば、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
　「第２主電極領域」とは、出力段素子として集積化される半導体素子がＩＧＢＴであれば、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。また、出力段素子として集積化される半導体素子がＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。また、出力段素子として集積化される半導体素子がＳＩサイリスタやＧＴＯであれば、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、出力段素子として集積化される半導体素子の「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。また、「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。また、「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
　また、実施形態に係る半導体集積回路では、同一半導体チップに種々の半導体素子がモノリシックに集積化される。実施形態において、回路部に集積化される回路素子等の半導体素子の「第３主電極領域」及び「第４主電極領域」とは、ＦＥＴやＳＩＴの場合にはソース領域又はドレイン領域のいずれか一方となり、主電流が流入若しくは流出する半導体領域を意味する。ＭＩＳＦＥＴ等で対称構造の半導体素子となる場合は、バイアス関係を交換すれば「第３主電極領域」の機能と「第４主電極領域」の機能を交換可能な場合もある。回路部に集積化される回路素子等の半導体素子の「第５主電極領域」及び「第６主電極領域」もＦＥＴやＳＩＴのソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。
　ＣＭＯＳ回路を構成する場合は、回路上の要請で、「第３主電極領域」～「第６主電極領域」のうちでいずれをソース領域又はドレイン領域とするかが決定される。回路部に集積化される回路素子等の半導体素子の「第１主端子領域」及び「第２主端子領域」、「第５主端子領域」及び「第６主端子領域」等も同様に、回路設計の要請で決まるソース領域又はドレイン領域のいずれか一方を意味する。また、ダイオードに関して用いられる「第３主端子領域」及び「第４主端子領域」の用語もアノード領域又はカソード領域のいずれかになる。
　また、以下の説明における「上面」「下面」等の上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い（換言すれば、比抵抗が低い又は高い）半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度（比抵抗）が厳密に同じであることを意味するものではない。
　＜半導体集積回路＞
　本発明の実施形態に係る半導体集積回路は、図１に示すように、同一の半導体チップに出力部１００及び回路部２００がモノリシックに集積されたハイサイド型パワーＩＣである。図１では、半導体基体（１，２）が、高不純物濃度で第１導電型（ｎ＋型）の半導体基板（Ｓｉウェハ）からなる低比抵抗層１上に、低比抵抗層１よりも低不純物濃度で第１導電型（ｎ－型）の高比抵抗層２がエピタキシャル成長された構造を例示する。実施形態に係る半導体集積回路では、半導体チップを構成する半導体基体（１，２）が、シリコン（Ｓｉ）からなる半導体材料を母材とする場合を例示的に説明するが、母材はＳｉに限定されない。なお、高比抵抗層２となるｎ－型の半導体基板（Ｓｉウェハ）の下面に、ｎ＋型の不純物添加層からなる低比抵抗層１をイオン注入や熱拡散で形成することで半導体基体（１，２）を構成してもよい。
　半導体基板を低比抵抗層１とする場合、低比抵抗層１の不純物濃度は例えば２×１０１８ｃｍ－３～１×１０１９ｃｍ－３程度である。この場合、高比抵抗層２の不純物濃度は例えば１×１０１２ｃｍ－３～１×１０１６ｃｍ－３程度に選択でき、ここでは例えば１×１０１５ｃｍ－３～１×１０１６ｃｍ－３程度である。ｎ－型の半導体基板からなる高比抵抗層２の下面に、ｎ＋型の不純物添加層で低比抵抗層１を形成する場合は、低比抵抗層１の不純物濃度を５×１０１８ｃｍ－３～１×１０２１ｃｍ－３程度とすることが可能である。なお、低比抵抗層１の不純物濃度は一定でなくてもよく、低比抵抗層１に接続される下面電極２９との界面で１×１０２１ｃｍ－３程度まで高不純物濃度となるような不純物プロファイルでも構わない。例えば高比抵抗層２側の５×１０１８ｃｍ－３～２×１０１９ｃｍ－３程度の層と、下面電極側の３×１０１９ｃｍ－３～１×１０２１ｃｍ－３程度の層との複合構造でも構わない。
　図１の右側には、出力部１００に集積化されるパワー半導体素子である出力段素子Ｔ０として、トレンチゲート型の縦型ｎＭＯＳトランジスタを例示する。低比抵抗層１の一部が出力段素子Ｔ０の第１主電極領域（ドレイン領域）として機能し、この第１主電極領域上に位置する高比抵抗層２の一部が出力段素子Ｔ０のドリフト層として機能する。低比抵抗層１の下面側にはドレイン電極となる下面電極２９が配置されている。下面電極２９は、第１電位端子（電源端子）ＶＣＣに接続される。第１電位端子ＶＣＣには、高電位側の第１電位（電源電位）Ｖ１が印加される。第１電位は、例えば１３Ｖ程度である。
　出力部１００側に位置する高比抵抗層２の上部の一部には第２導電型（ｐ型）のボディ領域（ベース領域）３が配置されている。ボディ領域３の上部には、高比抵抗層２よりも高不純物濃度の第１導電型（ｎ＋型）の第２主電極領域（ソース領域）４ａ，４ｂが選択的に設けられている。ボディ領域３の上部には、第２主電極領域４ａ，４ｂに接するようにｐ＋型のベースコンタクト領域５が選択的に設けられている。ベースコンタクト領域５及び第２主電極領域４ａ，４ｂは出力端子ＯＵＴに接続される。
　図１の単位セルに着目すれば、ボディ領域３の上面から掘り込まれた一対の対向するゲートトレンチ３０ａ，３０ｂが設けられている。ゲートトレンチ３０ａ，３０ｂは、少なくとも側面の一部がボディ領域３と接し、ボディ領域３よりも深く設けられている。図１の断面図では、一対のゲートトレンチ３０ａ，３０ｂとして見かけ上の例示がされているが、実際には図１の紙面の裏側で連続した、平面形状が環状の１つのトレンチでもよい。
　ゲートトレンチ３０ａ，３０ｂのそれぞれの内部には、ゲートトレンチ３０ａ，３０ｂの内面に沿ってゲート絶縁膜６ａ，６ｂが設けられている。そして、ゲート絶縁膜６ａを介してゲート電極７ａがゲートトレンチ３０ａの内部に埋め込まれ、トレンチ型の制御電極構造（６ａ，７ａ）を構成している。また、ゲート絶縁膜６ｂを介してゲート電極７ｂがゲートトレンチ３０ｂの内部に埋め込まれ、トレンチ型の制御電極構造（６ｂ，７ｂ）を構成している。
　ゲート絶縁膜６ａ，６ｂとしては、例えばシリコン酸化膜（ＳｉＯ２膜）等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
　ゲート電極７ａ，７ｂの材料としては、例えばｎ型不純物が高濃度に添加されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、高融点金属とポリシリコンとのシリサイド等が使用可能である。更にゲート電極７ａ，７ｂの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。
　ゲート電極７ａは、ゲート絶縁膜６ａを介して、ボディ領域３のゲートトレンチ３０ａの右側面側の半導体領域の表面ポテンシャルを静電的に制御することにより、ボディ領域３のゲートトレンチ３０ａの側面側に反転チャネルを形成する。ゲート電極７ｂは、ゲート絶縁膜６ｂを介して、ボディ領域３のゲートトレンチ３０ｂの左側面側の半導体領域の表面ポテンシャルを静電的に制御することにより、ボディ領域３のゲートトレンチ３０ｂの側面側に反転チャネルを形成する。
　出力段素子Ｔ０においては、上面側の第２主電極領域４ａ，４ｂと、第２主電極領域４ａ，４ｂに対向する下面側の低比抵抗層１の一部で構成される第１主電極領域の間を主電流が流れる。単位セルに着目すれば、縦型ｎＭＯＳトランジスタの主電流は、上面側に位置する２つの第２主電極領域４ａ，４ｂの近傍に、第２主電極領域４ａ，４ｂに対しそれぞれ定義される２つの反転チャネルを介して主電流がそれぞれ流れる。
　図１の中央部及び中央部より左側に示した回路部２００は、出力段素子Ｔ０を制御する第１回路素子Ｔ１及び第２回路素子Ｔ２を含む。例えば第１回路素子Ｔ１を横型ｎＭＯＳトランジスタとし、第２回路素子Ｔ２をｐＭＯＳトランジスタとした相補型ＭＯＳ（ＣＭＯＳ）が回路素子として採用可能である。第１回路素子Ｔ１は、高比抵抗層２の上部に設けられた第２導電型（ｐ型）の第１ウェル（以下において「ｐウェル」と略記する。）８に設けられる。ｐウェル８の不純物濃度は例えば１×１０１６ｃｍ－３程度である。ｐウェル８の不純物濃度は、出力部１００側のボディ領域３の不純物濃度と略同一であってよい。ｐウェル８の深さは、出力部１００側のボディ領域３の深さと略同一であってよい。
　第１回路素子Ｔ１は、ｐウェル８の上部に第１導電型（ｎ＋型）の第３主電極領域（ソース領域）１０と第４主電極領域（ドレイン領域）１１を対向させている。第３主電極領域１０及び第４主電極領域１１は、ｐウェル８の上部に互いに離間して選択的に設けられており、高比抵抗層２よりも高不純物濃度のｎ＋型半導体領域である。第３主電極領域１０及び第４主電極領域１１の不純物濃度は、出力部１００側の第２主電極領域４ａ，４ｂの不純物濃度と略同一であってよい。第３主電極領域１０及び第４主電極領域１１の深さは、出力部１００側の第２主電極領域４ａ，４ｂの深さと略同一であってよい。
　ｐウェル８上には平面型の制御電極構造（１２，１３）が横方向に延在している。制御電極構造（１２，１３）は、第３主電極領域１０と第４主電極領域１１の間のｐウェル８上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に配置されたゲート電極１３を備える。ゲート絶縁膜１２としては、ゲート絶縁膜６ａ，６ｂと同様の材料が使用可能であり、例えばＳｉＯ２膜等が使用可能である。
　ゲート電極１３は、ゲート絶縁膜１２を介して、ｐウェル８の表面ポテンシャルを静電的に制御することにより、ｐウェル８の表層に反転チャネルを形成する。ゲート電極１３の材料としては、ゲート電極７ａ，７ｂと同様の材料が使用可能であり、例えばＤＯＰＯＳ等が使用可能である。
　第２回路素子Ｔ２は、ｐウェル８の上部に設けられ、高比抵抗層２よりも高不純物濃度の第１導電型（ｎ型）の第２ウェル（以下において「ｎウェル」と略記する。）９に設けられる。ｎウェル９の不純物濃度は例えば１×１０１７ｃｍ－３程度である。第２回路素子Ｔ２は、ｎウェル９の上部に第２導電型（ｐ＋型）の第５主電極領域（ソース領域）１５及び第６主電極領域（ドレイン領域）１６を対向させている。第５主電極領域１５及び第６主電極領域１６は、ｎウェル９の上部に互いに離間して選択的に設けられており、ｐウェル８よりも高不純物濃度のｐ＋型半導体領域である。
　第２回路素子Ｔ２は、高比抵抗層２の上部のｐウェル８と、ｎウェル９と、ｐ＋型の第５主電極領域１５及び第６主電極領域１６との３重拡散構造でｐ－ｎ－ｐ接合構造を構成している。ｐ－ｎ－ｐ接合構造により、第２回路素子Ｔ２のバックゲート領域であるｎウェル９は、高比抵抗層２から電気的に絶縁分離されてフローティング電位で使用される。
　ｎウェル９上には平面型の制御電極構造（１７，１８）が横方向に延在している。制御電極構造（１７，１８）は、第５主電極領域１５と第６主電極領域１６の間のｎウェル９上に設けられたゲート絶縁膜１７と、ゲート絶縁膜１７上に配置されたゲート電極１８を備える。ゲート電極１８は、ゲート絶縁膜１７を介して、ｎウェル９の表面ポテンシャルを静電的に制御することにより、ｎウェル９の表層に反転チャネルを形成する。なお、高比抵抗層２の上面の第１回路素子Ｔ１、第２回路素子Ｔ２及び出力段素子Ｔ０等の間には、図示を省略した局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜が選択的に設けられている。
　第６主電極領域１６には、スイッチング素子Ｔ３が接続されている。スイッチング素子Ｔ３は、例えばｐＭＯＳトランジスタで構成されている。スイッチング素子Ｔ３は、ｎウェル９内に形成してもよく、或いは同一半導体チップ内の回路部２００とは異なる領域に形成してもよい。スイッチング素子Ｔ３のゲートは、インバータ３３を介して、出力段素子Ｔ０を駆動するための入力信号が入力される入力端子ＩＮが接続されている。
　スイッチング素子Ｔ３は、通常動作時には、入力端子ＩＮからの入力信号に応じてオン状態となり、ＣＭＯＳを構成している第１回路素子Ｔ１及び第２回路素子Ｔ２に電源電圧を供給する。スイッチング素子Ｔ３は、通常動作時以外である待機時等の特定時には、入力信号に応じてオフ状態となり、ＣＭＯＳを構成している第１回路素子Ｔ１及び第２回路素子Ｔ２の電源電圧の供給を停止させて、低消費電力化を図ることができる。
　ｐウェル８内には、ｐウェル８よりも高不純物濃度のｐ＋型のウェルコンタクト領域２８が設けられている。ウェルコンタクト領域２８には、第２電位端子ＧＮＤが接続されている。第２電位端子ＧＮＤには、高電位側の第１電位Ｖ１よりも低い低電位側の第２電位Ｖ２として、例えば接地電位が印加される。
　更に、回路部２００は、ｎウェル９の外周部のｐウェル８内に設けられたエッジ構造（電位供給回路）２０１を備える。エッジ構造２０１は、通常動作時及び通常動作時以外である待機時等の特定時において常に、ｎウェル９の電位を、第２電位Ｖ２よりも高い第３電位Ｖ３に固定する。エッジ構造２０１は、エンハンスメント型（以下、「Ｅ型」という。）トランジスタＴ１１と、デプレッション型（以下、「Ｄ型」という。）トランジスタＴ１２と、定電圧ダイオード（ツェナーダイオード）Ｄ１とを備える。
　Ｅ型トランジスタＴ１１は、ｎウェル９を共通領域とする第１主端子領域（ソース領域）と、ｐウェル８内にｎウェル９から離間して設けられたｎ－型の第２主端子領域（ドレイン領域）１９とを備える。更に、Ｅ型トランジスタＴ１１は、第１主端子領域をなすｎウェル９と第２主端子領域１９との間のｐウェル８上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられた第１制御電極（ゲート電極）２２とを備える。第２主端子領域１９内には、第２主端子領域１９よりも高不純物濃度のｎ＋型のエッジコンタクト領域２０が設けられている。エッジコンタクト領域２０は、配線３１により、高比抵抗層２の上部に選択的に設けられたｎ＋型の基体コンタクト領域１４に接続されている。
　ツェナーダイオードＤ１は、ｐウェル８内に設けられ、ｐウェル８よりも高不純物濃度のｐ型の第３主端子領域（アノード領域）２３と、第３主端子領域２３内に設けられたｎ＋型の第４主端子領域（カソード領域）２４とで構成される。第３主端子領域２３は、ｐウェル８内にｎウェル９及び第２主端子領域１９から離間して設けられている。第３主端子領域２３と第４主端子領域２４とのｐｎ接合によりツェナーダイオードＤ１が構成されている。
　Ｄ型トランジスタＴ１２は、第４主端子領域２４との共有領域である第５主端子領域（ソース領域）と、第２主端子領域１９との共有領域である第６主端子領域（ドレイン領域）とを備える。第６主端子領域をなす第２主端子領域１９と、第５主端子領域をなす第４主端子領域２４の間のｐウェル８内に、Ｄ型トランジスタＴ１２のｎ型のチャネル形成領域２５が定義される。チャネル形成領域２５の一端は第４主端子領域２４に接している。チャネル形成領域２５の他端は第２主端子領域１９に接している。チャネル形成領域２５の不純物濃度は、第２主端子領域１９の不純物濃度より高くてもよく、第２主端子領域１９の不純物濃度と略同一でもよい。チャネル形成領域２５の不純物濃度は、ｐ型の第３主端子領域２３と重複する部分の導電型が反転可能な濃度（抵抗値）に調整されている。
　更に、Ｄ型トランジスタＴ１２は、チャネル形成領域２５上に設けられたゲート絶縁膜２６と、ゲート絶縁膜２６上に設けられた第２制御電極（ゲート電極）２７とを備える。ゲート電極２７は、配線３２を介して第４主端子領域２４及びゲート電極２２に接続されている。
　図２は、図１に示した回路部２００の平面図である。図２のＡ－Ａ方向から見た断面図が、図１に相当する。図２に示すように、ｐウェル８は、例えばｎウェル９の周囲を囲むように枠状（環状）に設けられている。エッジ構造２０１は、例えばｎウェル９の左側に配置されている。エッジ構造２０１は、ｎウェル９の外周部に複数個配置されていてもよい。なお、ｐウェル８、ｎウェル９及びエッジ構造２０１の平面レイアウトは特に限定されない。
　図３は、図１に示した実施形態に係る半導体集積回路の等価回路図を示す。図３からも、実施形態に係る半導体集積回路は、出力部１００及び回路部２００を備えることが理解できる。回路部２００の第１回路素子Ｔ１及び第２回路素子Ｔ２は、例えば出力部１００を制御する制御回路の一部に相当する。図３では図示を省略するが、第２回路素子Ｔ２のドレイン側には図１に示したスイッチング素子Ｔ３が接続されている。図３に示すように、出力部１００の出力段素子Ｔ０には還流ダイオードＤ０が接続されている。出力段素子Ｔ０の第１主電極領域（ドレイン領域）が第１電位端子ＶＣＣに接続され、第２主電極領域（ソース領域）が出力端子ＯＵＴに接続されている。
　図４は、図１に示した実施形態に係る半導体集積回路のエッジ構造２０１の等価回路を示す。Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）はｎウェル９と等電位の電位供給端子ＶＮＷに接続されている。Ｅ型トランジスタＴ１１の第２主端子領域（ドレイン領域）は第１電位端子ＶＣＣに接続されている。Ｅ型トランジスタＴ１１の閾値電圧Ｖｔｈは例えば１Ｖ程度である。
　図４に示すように、ツェナーダイオードＤ１の第３主端子領域（アノード領域）は、第２電位端子ＧＮＤに接続されている。ツェナーダイオードＤ１の第４主端子領域（カソード領域）は、Ｅ型トランジスタＴ１１の第１制御電極（ゲート電極）、Ｄ型トランジスタＴ１２の第２制御電極（ゲート電極）及び第５主端子領域（ソース領域）に接続されている。ツェナーダイオードＤ１の降伏電圧Ｖｚは、例えば５Ｖ～１０Ｖ程度である。ツェナーダイオードＤ１は定電圧Ｖｚを出力する。
　Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）は、第１電位端子ＶＣＣ及びＥ型トランジスタＴ１１の第２主端子領域（ドレイン領域）に接続されている。Ｄ型トランジスタＴ１２は、ピンチ抵抗として機能する。
　Ｅ型トランジスタＴ１１のソースの第３電位Ｖ３は、以下の式で表される。
Ｖ３＝Ｖ２＋Ｖｚ－Ｖｔｈ－α …（１）
　式（１）において、αはバックゲート効果であり、例えば１Ｖ～２Ｖ程度である。適切な特性のトランジスタ、ツェナーダイオードを選択することにより、第３電位Ｖ３は、第２電位端子ＧＮＤの第２電位Ｖ２よりも高く設定することが可能である。第３電位Ｖ３は、例えば５Ｖ～１０Ｖ程度である。ｎウェル９の電位は、Ｅ型トランジスタＴ１１のソースの第３電位Ｖ３によりクランプされる。
　＜比較例＞
　ここで、図５を参照して、比較例に係る半導体集積回路を説明する。図５では、図１に示した出力部１００の図示を省略している。比較例に係る半導体集積回路では、図５に示すように、図１に示したエッジ構造２０１が無い点が、図１に示した半導体集積回路と異なる。ｎウェル９には、電位供給端子ＶＮＷが接続されている。電位供給端子ＶＮＷには、回路部２００とは異なる領域に設けられた回路（図示省略）が接続されている。
　比較例に係る半導体集積回路の通常動作時は、第１電位端子ＶＣＣには第１電位Ｖ１が印加される。また、第２電位端子ＧＮＤには、第１電位Ｖ１よりも低い第２電位Ｖ２が印加される。また、電位供給端子ＶＮＷには、第１電位Ｖ１よりも低く、且つ第２電位Ｖ２よりも高い第３電位Ｖ３が、回路部２００とは異なる領域に設けられた回路から印加される。即ち、Ｖ１＞Ｖ３＞Ｖ２の電位関係で回路を動作させる。
　一方、比較例に係る半導体集積回路の通常動作時以外である待機時等の特定時には、第１電位端子ＶＣＣには、通常動作時と同様の第１電位Ｖ１が印加されるが、低消費電力化のため、第３電位Ｖ３を第２電位Ｖ２と同等まで低下させ、ｎウェル９全体が例えば接地電位となるように制御する（Ｖ２＝Ｖ３＝ＧＮＤ）。本発明者らは、この制御状態で高温になるとリーク電流が増大し、ｎ－型の高比抵抗層２、ｐウェル８及びｎウェル９で構成されるｎ－ｐ－ｎ接合構造のパンチスルー耐圧が低下するという知見を得た。なお、図５の矢印はパンチスルーを模式的に示している。
　そこで、実施形態に係る半導体集積回路では、図１，図２及び図４に示すように、ｎウェル９の外周部のｐウェル８内にエッジ構造２０１を設けている。エッジ構造２０１が、常にｎウェル９の第３電位Ｖ３をｐウェル８の第２電位Ｖ２よりも高く制御することにより、待機時等の特定時においても第３電位Ｖ３が第２電位Ｖ２よりも高くなる。このため、図５に示した比較例に係る半導体集積回路のような高温時のリーク電流を低減することができ、ｎ－型の高比抵抗層２、ｐウェル８及びｎウェル９で構成されるｎ－ｐ－ｎ接合構造におけるパンチスルー耐圧の低下を防止することができる。更に、回路部２００のｐウェル８内でエッジ構造２０１が一体化しているため、ｐウェル８の外部に個別の回路を付加する必要が無く、小面積で実現可能となる。
　更に、Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）を、ｎウェル９との共通領域とし、Ｄ型トランジスタＴ１２の第５主端子領域（ソース領域）を、第４主端子領域２４との共有領域とし、Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）を、第２主端子領域１９との共有領域とすることにより、小面積化を図ることができる。
　なお、図１では、Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）を、ｎウェル９との共通領域とする場合を例示したが、Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）を、ｎウェル９とは個別に設けてもよい。また、Ｄ型トランジスタＴ１２の第５主端子領域（ソース領域）を、ツェナーダイオードＤ１の第４主端子領域２４との共有領域とする場合を例示したが、Ｄ型トランジスタＴ１２の第５主端子領域（ソース領域）を、ツェナーダイオードＤ１の第４主端子領域２４とは個別に設けてもよい。また、Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）を、Ｅ型トランジスタＴ１１の第２主端子領域１９との共有領域とする場合を例示したが、Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）を、Ｅ型トランジスタＴ１１の第２主端子領域１９とは個別に設けてもよい。
　更に、図１に示したＥ型トランジスタＴ１１のゲート長Ｌ１が、Ｄ型トランジスタＴ１２のゲート長Ｌ２よりも短く、且つ図２に示したＥ型トランジスタＴ１１のゲート幅Ｗ１が、Ｄ型トランジスタＴ１２のゲート幅Ｗ２よりも大きい。これにより、Ｄ型トランジスタＴ１２の電流を絞り込み、消費電流を低減することができると共に、Ｅ型トランジスタＴ１１では大電流を流し易くすることができる。ゲート長Ｌ１とゲート長Ｌ２とを同じ長さとしてもよいし、ゲート長Ｌ１をゲート長Ｌ２よりも長くしてもよい。また、ゲート幅Ｗ１とゲート幅Ｗ２とを同じ幅としてもよいし、ゲート幅Ｗ１をゲート幅Ｗ２より小さくしてもよい。
　＜実施例＞
　図６は、比較例に係る半導体集積回路の２５℃及び１７５℃のＩ－Ｖ特性のシミュレーション結果を示し、図７は、実施形態に係る半導体集積回路の２５℃及び１７５℃のＩ－Ｖ特性のシミュレーション結果を示す。図６に示す比較例に係る半導体集積回路では、第２電位Ｖ２及び第３電位Ｖ３として０Ｖを印加した状態で、第１電位Ｖ１を変化させた。一方、図７に示す実施形態に係る半導体集積回路では、第２電位Ｖ２として０Ｖを印加し、第３電位Ｖ３として第２電位Ｖ２よりも大きい５Ｖを印加した状態で、第１電位Ｖ１を変化させた。図６に示す比較例に係る半導体集積回路では、１７５℃でリーク電流が増大し、パンチスルー耐圧が低下している。これに対して、図７に示す実施形態に係る半導体集積回路では、１７５℃でのリーク電流が抑制され、パンチスルー耐圧が改善していることが分かる。
　＜変形例＞
　実施形態の変形例に係る半導体集積回路は、図８及び図９に示すように、Ｅ型トランジスタＴ１１の平面パターンが、ｐウェル８の周囲を取り囲むように枠状（環状）に設けられている点が、図１及び図２に示した実施形態に係る半導体集積回路と異なる。図８は、図９の平面図に示したＡ－Ａ方向から見た断面図に相当する。Ｅ型トランジスタＴ１１の平面パターンを枠状とすることにより、Ｅ型トランジスタＴ１１のゲート幅を大きくすることができ、Ｅ型トランジスタＴ１１に大電流を流れ易くすることができる。図８及び図９では、図１及び図２に示した第１回路素子Ｔ１は図示を省略しているが、例えばＥ型トランジスタＴ１１の周囲を取り囲むｐウェル８内に設けられる。
　（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、実施形態では、出力部１００の出力段素子Ｔ０としてトレンチゲート型のＭＯＳトランジスタを例示したが、これに限定されない。例えば、出力段素子Ｔ０がトレンチゲート型のＩＧＢＴであってもよい。出力段素子Ｔ０がＩＧＢＴの場合は、例えば、図１の低比抵抗層１をｐ＋型の半導体層とすればよい。また、回路部２００に含まれる制御用の回路として、第１回路素子Ｔ１及び第２回路素子Ｔ２から構成されるＣＭＯＳを例示したが、ＣＭＯＳに限定されず、他の半導体素子からなる制御用の回路であっても構わない。
　また、実施形態では、半導体基体（１，２）としてＳｉを用いた場合を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた場合にも適用可能である。
　また、図１では、半導体基体（１，２）がｎ＋型の半導体基板からなる低比抵抗層１上に、ｎ－型の高比抵抗層２がエピタキシャル成長された構造を例示したが、これに限定されない。例えば、低比抵抗層１の代わりに、ｐ型の支持基板（半導体ウェハ）の上にエピタキシャル成長されたｎ＋型の埋め込み層を用い、このｎ＋型の埋め込み層の上にｎ－型の高比抵抗層２をエピタキシャル成長して３層構造の半導体基体を構成してもよい。低比抵抗層１の代わりにｎ＋型の埋め込みエピタキシャル層を用いた３層構造の半導体基体の場合は、高比抵抗層２の上面から埋め込みエピタキシャル層に届くシンカー領域を設ければよい。即ち、シンカー領域を介してドレイン領域として機能するｎ＋型の埋め込みエピタキシャル層に高比抵抗層２の上面側から接続してもよい。この場合、ドレイン電極配線は高比抵抗層２の上面側に設けられる。低比抵抗層１の代わりにｎ＋型の埋め込みエピタキシャル層を用いる場合は、下面側の支持基板を絶縁体基板としてＳＯＩ構造にしても構わない。
　このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…低比抵抗層
２…高比抵抗層（第１主電極領域）
３…ボディ領域
４ａ，４ｂ…第２主電極領域
５…ベースコンタクト領域
６ａ，６ｂ，１７，２１，２６…ゲート絶縁膜
７ａ，７ｂ，１３，１８，２２，２７…ゲート電極
８…第１ウェル
９…第２ウェル（第１主端子領域）
１０…第３主電極領域
１１…第４主電極領域
１４…基体コンタクト領域
１５…第５主電極領域
１６…第６主電極領域
１９…第２主端子領域（第６主端子領域）
２０…エッジコンタクト領域
２３…第３主端子領域
２４…第４主端子領域（第５主端子領域）
２５…チャネル形成領域
２８…ウェルコンタクト領域
２９…下面電極
３０ａ，３０ｂ…ゲートトレンチ
３１，３１…配線
３３…インバータ
１００…出力部
２００…回路部
２０１…エッジ構造
Ｄ０…還流ダイオード
Ｄ１…ツェナーダイオード
Ｔ０…出力段素子
Ｔ１…第１回路素子
Ｔ２…第２回路素子
Ｔ３…スイッチング素子
Ｔ１１…エンハンスメント型トランジスタ
Ｔ１２…デプレッション型トランジスタ

Claims (14)

  1. 　第１導電型の半導体基体と、
    　前記半導体基体の下面に設けられ、第１電位が印加される下面電極と、
    　前記半導体基体の上面側に設けられ、前記第１電位よりも低い第２電位が印加される第２導電型の第１ウェルと、
    　前記第１ウェル内に設けられた第１導電型の第２ウェルと、
    　前記第１ウェルに設けられ、前記第２電位よりも高い第３電位を前記第２ウェルに供給するエッジ構造と、
    　を備えることを特徴とする半導体集積回路。
  2. 　前記エッジ構造は、
    　前記第２ウェルと電位が等しく前記第３電位を供給する第１導電型の第１主端子領域、前記第１電位が印加される第１導電型の第２主端子領域、及び前記第１主端子領域と前記第２主端子領域の間を流れる電流を制御する第１制御電極を有するエンハンスメント型トランジスタと、
    　前記第２電位が印加される第２導電型の第３主端子領域、及び前記第１制御電極に接続された第１導電型の第４主端子領域を有するツェナーダイオードと、
    　前記第４主端子領域に接続された第１導電型の第５主端子領域、前記第１電位が印加される第１導電型の第６主端子領域、及び前記第１制御電極に接続され前記第５主端子領域と前記第６主端子領域の間を流れる電流を制御する第２制御電極を有するデプレッション型トランジスタと、
    　を備えることを特徴とする請求項１に記載の半導体集積回路。
  3. 　前記第１主端子領域が、前記第２ウェルとの共有領域で構成されることを特徴とする請求項２に記載の半導体集積回路。
  4. 　前記第２主端子領域が、前記第１ウェル内に前記第１主端子領域から離間して設けられ、前記半導体基体と第１配線を介して接続されていることを特徴とする請求項２又は３に記載の半導体集積回路。
  5. 　前記エンハンスメント型トランジスタが、前記第１主端子領域と前記第２主端子領域との間の前記第１ウェル上に設けられた第１ゲート絶縁膜を更に備え、
    　前記第１制御電極が、前記第１ゲート絶縁膜上に設けられていることを特徴とする請求項２～４のいずれか１項に記載の半導体集積回路。
  6. 　前記第３主端子領域が、前記第１ウェル内に前記第２ウェル及び前記第２主端子領域から離間して設けられ、前記第１ウェルよりも高不純物濃度の半導体領域であることを特徴とする請求項２～５のいずれか１項に記載の半導体集積回路。
  7. 　前記第４主端子領域が、前記第３主端子領域内に設けられ、前記第３主端子領域とｐｎ接合をなすことを特徴とする請求項２～６に記載の半導体集積回路。
  8. 　前記第５主端子領域が、前記第４主端子領域との共有領域で構成されることを特徴とする請求項請求項２～７のいずれか１項に記載の半導体集積回路。
  9. 　前記第６主端子領域が、前記第２主端子領域との共有領域で構成されることを特徴とする請求項請求項２～８のいずれか１項に記載の半導体集積回路。
  10. 　前記デプレッション型トランジスタが、
    　前記第５主端子領域と前記第６主端子領域の間に設けられ、前記第３主端子領域と重複する部分の導電型が反転可能な第１導電型のチャネル形成領域と、
    　前記チャネル形成領域上に設けられた第２ゲート絶縁膜と、
    　を更に備え、
    　前記第２制御電極が前記第２ゲート絶縁膜上に設けられ、前記第５主端子領域及び前記第１制御電極と第２配線を介して接続されている
    　ことを特徴とする請求項２～９のいずれか１項に記載の半導体集積回路。
  11. 　前記ツェナーダイオードは、５Ｖ～１０Ｖの降伏電圧を有することを特徴とする請求項２～１０のいずれか１項に記載の半導体集積回路。
  12. 　前記エンハンスメント型トランジスタのゲート長が、前記デプレッション型トランジスタのゲート長よりも短いことを特徴とする請求項２～１１のいずれか１項に記載の半導体集積回路。
  13. 　前記エンハンスメント型トランジスタのゲート幅が、前記デプレッション型トランジスタのゲート幅よりも広いことを特徴とする請求項２～１２のいずれか１項に記載の半導体集積回路。
  14. 　前記エンハンスメント型トランジスタの平面パターンが、前記第２ウェルを取り囲むように設けられていることを特徴とする請求項２～１３のいずれか１項に記載の半導体集積回路。
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