WO2020202898A1 - 駆動回路 - Google Patents

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赤羽　正志
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Fuji Electric Co Ltd
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Definitions

  • the present invention relates to a drive circuit that drives a power device.
  • the half-bridge circuit has first and second power switching elements connected in series between the high potential terminal and the low potential terminal of the power supply.
  • a node between the first power switching element and the second power switching element is connected to a load such as a motor.
  • the load is driven by turning the first power switching element on and off and turning the second power switching element on and off complementaryly to the first power switching element.
  • the second power switching element is turned on and off by being driven by a low-side control circuit that operates with the potential of the low potential terminal of the power supply as a reference potential.
  • the first power switching element is turned on and off by being driven by a high-side control circuit that operates with the potential of the node between the first power switching element and the second power switching element as a reference potential.
  • a level shift circuit is connected to the front stage of the high side control circuit.
  • the level shift circuit for example, inverts and shifts the DC levels of the set signal and the reset signal, outputs the level-shifted set signal from the output node on the set side, and outputs the level-shifted reset signal from the output node on the reset side.
  • the high-side control circuit includes a control circuit that turns the first power switching element on and off according to a signal based on the level of the level-shifted set signal and the level-shifted reset signal output by the level shift circuit.
  • one of the voltage of the output node on the set side and the voltage of the output node on the reset side of the level shift circuit may fluctuate behind the other due to external noise such as a three-phase current.
  • the control circuit malfunctions and the first power switching element cannot be turned on and off normally.
  • the present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to operate a drive circuit normally when noise is generated.
  • the main inventions for achieving the above object are a set-side level shift circuit that outputs a pulse-like level-shifted set signal from a set-side output node by level-shifting a pulse-like set signal, and a pulse-like reset.
  • level-shifting the signal By level-shifting the signal, the voltage of the reset-side level shift circuit that outputs the pulsed level-shifted reset signal from the reset-side output node and the voltage of either the set-side output node or the reset-side output node is increased.
  • a mask signal generation circuit that outputs a pulsed mask signal for a period shorter than the first period in which the level-shifted set signal is output and the second period in which the level-shifted reset signal is output, and the mask.
  • the drive signal in the state before the mask signal is input is output to the power device, and after the mask signal is input, when the level-shifted reset signal is input, the said A control circuit that outputs the drive signal that turns off the power device, and outputs the drive signal that turns on the power device when the level-shifted set signal is input after the mask signal is input. It is a drive circuit provided.
  • FIG. 1 is a diagram showing a drive circuit 1, an output circuit 5, and a load 9.
  • FIG. 2 is a diagram for explaining the configurations of the differential pulse generation circuits 23a and 23b, the protection circuit 24, and the latch circuit 25.
  • FIG. 3 shows input signal HIN, input signal LIN, set signal set, level-shifted set signal setdrn, reset signal res, level-shifted reset signal resdrn, output signal S, output signal R, mask signal SMASK, mask signal RMASK, It is a timing chart showing the relationship between the output PO, the output signal RO, and the drive signal HO.
  • the waveform of each signal shown in FIG. 3 changes periodically and repeatedly so as to transition from the state at time t1 to the state at time t6 through the state at time t6.
  • the set signal set and the reset signal res are the output signals of the pulse generation circuit 12.
  • the level-shifted set signal setdrn is an output signal of the level-shift circuit 21a on the set side.
  • the level-shifted reset signal resdrn is an output signal of the level-shift circuit 21b on the reset side.
  • the output signal S is the output signal of the inverter 232a.
  • the output signal R is the output signal of the inverter 232b.
  • the mask signal SMASK is an output signal of the mask signal generation circuit 23 and also an output signal of the differential pulse generation circuit 23a on the set side.
  • the mask signal RMASK is an output signal of the mask signal generation circuit 23, and is also an output signal of the differential pulse generation circuit 23b on the reset side.
  • the output PO is the output of the protection circuit 24.
  • the output signal RO is the output signal of the latch circuit 25.
  • the drive circuit 1 operates when the high-side input signal HIN and the low-side input signal LIN are input to the drive circuit 1 from a microcomputer (not shown).
  • the input signal HIN and the input signal LIN are logic input signals that repeatedly switch between the first logic level and the second logic level.
  • the first logic level means a low level
  • the second logic level means a high level.
  • the input signal HIN and the input signal LIN have a complementary relationship. That is, when the input signal HIN is high level, the input signal LIN is low level, and when the input signal HIN is low level, the input signal LIN is high level.
  • the input signal HIN and the input signal LIN both include low-level control.
  • the output circuit 5 When the drive circuit 1 drives the output circuit 5 based on the input signal HIN on the high side and the input signal LIN on the low side, the output circuit 5 applies the voltage of the high-voltage DC power supply 8 to the load 9 and is grounded. It repeatedly switches to the ground voltage application state in which the voltage is applied.
  • the output circuit 5 includes power switching elements 51 and 52 constituting a half bridge.
  • the power switching elements 51 and 52 are N-channel type power MOSFETs, but may be power devices such as IGTBs or bipolar transistors.
  • the power switching elements 51 and 52 are connected in series between the high potential output terminal and the low potential output terminal of the high voltage DC power supply 8.
  • the node N1 between the power switching element 52 and the low potential output terminal of the high-voltage DC power supply 8 is grounded via the low-side reference potential wiring L1, and the node N1 is set as the low-side reference potential.
  • a node N2 between the power switching element 51 and the power switching element 52 is connected to one end of the load 9.
  • the other end of the load 9 is grounded, and the other end of the load 9 is the reference potential.
  • the node N2 is connected to the low potential output terminal of the high side DC power supply 6 via the high side reference potential wiring L2.
  • the high potential output terminal of the high side DC power supply 6 is connected to the high potential wiring L7, and the output voltage of the high side DC power supply 6 based on the potential of the node N2 is applied to the high potential wiring L7.
  • the drive circuit 1 generates a logical drive signal HO based on the input signal HIN on the high side side, and outputs the drive signal HO to the gate of the power switching element 51.
  • the power switching element 51 is turned on when the drive signal HO is at a high level, and the power switching element 51 is turned off when the drive signal HO is at a low level.
  • the drive circuit 1 turns the power switching element 52 on and off complementaryly to the power switching element 51 based on the input signal LIN on the low side.
  • the potential of the node N2 becomes the output voltage of the high-voltage DC power supply 8, and the load 9 is in a voltage-applied state.
  • the load 9 switches from the voltage application state to the ground voltage application state after a dead time, but at that dead time, both the power switching elements 51 and 52 are turned off to prevent a short circuit and a once-through current of the high-voltage DC power supply 8. Will be done. Similarly, the load 9 switches from the ground voltage applied state to the voltage applied state after a dead time.
  • the drive circuit 1 includes a front-stage circuit 10, a rear-stage circuit 20, and a low-side control circuit 40.
  • the drive circuit 1 is built in one chip.
  • the front-stage circuit 10 and the rear-stage circuit 20 may be built in a common chip, and the low-side control circuit 40 may be built in another chip.
  • the front-stage circuit 10 and the low-side control circuit 40 may be built in a common chip, and the rear-stage circuit 20 may be built in another chip.
  • the post-stage circuit 20 and the low-side control circuit 40 may be built in a common chip, and the front-stage circuit 10 may be built in another chip.
  • the front-stage circuit 10, the rear-stage circuit 20, and the low-side control circuit 40 may be built in separate chips.
  • the front-stage circuit 10 and the low-side control circuit 40 are low-voltage circuits, and the rear-stage circuit 20 is a high-voltage circuit. That is, the front-stage circuit 10 and the low-side control circuit 40 operate at a low voltage, and the rear-stage circuit 20 operates at a high voltage.
  • the pre-stage circuit 10 includes an input circuit 11 and a pulse generation circuit 12.
  • the subsequent circuit 20 includes a level shift circuit 21, a mask signal generation circuit 23, a control circuit 27, and diodes 28 and 29.
  • the mask signal generation circuit 23 includes a differential pulse generation circuit 23a on the set side and a differential pulse generation circuit 23b on the reset side.
  • the control circuit 27 includes a protection circuit 24 as a latch control circuit, a latch circuit 25, and a high-side driver 26 as a drive signal output circuit.
  • Low side control circuit >>> Power is supplied to the low-side control circuit 40 from the low-side DC power supply 7, and an input signal LIN is input from the microcomputer.
  • the low-side control circuit 40 outputs a drive signal to the power switching element 52 based on the input signal LIN, thereby turning the power switching element 52 on and off complementaryly to the power switching element 51.
  • the drive signal output by the low-side control circuit 40 is delayed with respect to the input signal LIN.
  • the delay time in the low-side control circuit 40 is designed according to the delay time in the delay circuits 231a and 231b described later (that is, the period during which the mask signal SMASK and the mask signal RMASK are at a high level).
  • the input circuit 11 has a comparator that determines whether the input signal HIN is high level or low level by comparing the input signal HIN with the reference voltage, and outputs the comparator after removing noise from the output signal of the comparator. It has a noise filter and a noise filter. When the input signal HIN is high level, the output signal of the input circuit 11 is high level, and when the input signal HIN is low level, the output signal of the input circuit 11 is low level. Since the noisel filter is, for example, a low-pass filter, a signal delay occurs in the input circuit 11, and the output signal of the input circuit 11 is delayed from the input signal HIN.
  • Pulse generation circuit >>>
  • the pulse generation circuit 12 outputs a set signal set (see FIG. 3) that fluctuates in a high-level pulse shape when the output signal of the input circuit 11 rises from a low level to a high level. Further, the pulse generation circuit 12 outputs a reset signal res (see FIG. 3) that fluctuates in a high-level pulse shape when the output signal of the input circuit 11 falls from a high level to a low level.
  • the timing when the set signal set is high level and the timing when the reset signal res is high level are different.
  • the set signal set and the reset signal res are input to the level shift circuit 21 of the subsequent circuit 20.
  • the level shift circuit 21 includes a level shift circuit 21a on the set side and a level shift circuit 21b on the reset side.
  • the level shift circuit 21a on the set side shifts the DC level of the set signal set while inverting the set signal set output by the pulse generation circuit 12, and serves as a level-shifted set signal setdrn (see FIG. 3) as a mask signal generation circuit.
  • the level shift circuit 21b on the reset side shifts the DC level of the set signal set while inverting the reset signal res output by the pulse generation circuit 12, and serves as a level-shifted reset signal resdrn (see FIG. 3) as a mask signal generation circuit.
  • the level shift circuit 21a on the set side includes a level shift switching element 211a on the set side and a resistor 212a.
  • the reset-side level shift circuit 21b includes a reset-side level shift switching element 211b and a resistor 212b.
  • the level shift switching elements 211a and 211b are high withstand voltage N-channel MOSFETs, but may be IGTBs or bipolar transistors.
  • the resistor 212a and the level shift switching element 211a are connected in series between the high potential wiring L7 and the low side reference potential wiring L1. That is, the drain of the level shift switching element 211a is connected to the high potential wiring L7 via the resistor 212a, the source of the level shift switching element 211a is connected to the reference potential wiring L1, and the voltage of the source is used as the reference potential. ing.
  • the resistor 212b and the level shift switching element 211b are connected in series between the high potential wiring L7 and the low side reference potential wiring L1. That is, the drain of the level shift switching element 211b is connected to the high potential wiring L7 via the resistor 212b, the source of the level shift switching element 211b is connected to the reference potential wiring L1, and the voltage of the source is used as the reference potential. ing.
  • the anode of the diode 28 is connected to the reference potential wiring L2, and the cathode of the diode 28 is connected to the node N5 between the resistor 212a and the level shift switching element 211a. Since the diode 28 clamps the potential of the node N5 to the potential of the reference potential wiring L2, the voltage of the node N5 is referred to the potential of the reference potential wiring L2. Therefore, the overvoltage is not input to the mask signal generation circuit 23 and the control circuit 27.
  • the anode of the diode 29 is connected to the reference potential wiring L2, and the cathode of the diode 29 is connected to the node N6 between the resistor 212b and the level shift switching element 211b. Since the diode 29 clamps the potential of the node N6 to the potential of the reference potential wiring L2, the voltage of the node N6 is referred to the potential of the reference potential wiring L2. Therefore, the overvoltage is not input to the mask signal generation circuit 23 and the control circuit 27.
  • the gate of the level shift switching element 211a is connected to the output terminal on the set side of the pulse generation circuit 12.
  • the set signal set output by the pulse generation circuit 12 is input to the gate of the level shift switching element 211a.
  • the level shift switching element 211a is turned on / off based on the set signal set.
  • the drain voltage (voltage of the node N5) is raised by the high-side DC power supply 6 to reach a high level.
  • the level shift switching element 211a is turned on, the voltage of the node N5 is lowered by grounding to become a low level.
  • the voltage of the node N5 is input to the mask signal generation circuit 23 and the control circuit 27 as a level-shifted set signal setdrn.
  • the gate of the level shift switching element 211b is connected to the reset side output terminal of the pulse generation circuit 12.
  • the reset signal res output by the pulse generation circuit 12 is input to the gate of the level shift switching element 211b.
  • the level shift switching element 211b is turned on / off based on the reset signal res.
  • the level shift switching element 211b is turned off, the voltage of the node N6 is raised by the high-side DC power supply 6 to reach a high level.
  • the level shift switching element 211b is turned on, the voltage of the node N6 is lowered by grounding to become a low level.
  • the voltage of the node N6 is input to the mask signal generation circuit 23 and the control circuit 27 as a level-shifted reset signal resdrn.
  • the timing when the set signal set becomes high level and the timing when the reset signal res becomes high level are different. Therefore, the timing when the level-shifted set signal setdrn is low level and the timing when the level-shifted reset signal resdrn is low level are also different.
  • the timing at which the level-shifted set signal setdrn falls is time t1
  • the timing at which the level-shifted set signal setdrn rises is time t3
  • the timing at which the level-shifted reset signal resdrn falls is time t4.
  • the timing at which the level-shifted reset signal resdrn rises is time t6.
  • the mask signal generation circuit 23 generates a mask signal SMASK on the set side that fluctuates in a pulse shape according to a change in the voltage of the node N5, for example, a falling change of the level-shifted set signal setdrn, and uses this as a protection circuit of the control circuit 27. Output to 24.
  • the mask signal generation circuit 23 generates a mask signal RMASK on the reset side that fluctuates in a pulse shape according to a change in the voltage of the node N6, for example, a change in the falling edge of the level-shifted reset signal resdrn, and uses this as a protection circuit of the control circuit 27. Output to 24.
  • the differential pulse generation circuit 23a of the mask signal generation circuit 23 and the differential pulse generation circuit 23b on the reset side will be described.
  • the differential pulse generation circuit 23a when the fall of the level-shifted set signal setdrn changes will be described.
  • the differential pulse generation circuit 23b when the fall of the level-shifted set signal setdrn changes will be described.
  • Derivative pulse generation circuit on the set side >>>
  • the differential pulse generation circuit 23a on the set side generates a mask signal SMASK (see FIG. 3) that fluctuates in a pulse shape according to a falling change of the level-shifted set signal setdrn, and uses the mask signal SMASK as a protection circuit 24 of the control circuit 27. Output to.
  • the period during which the differential pulse generation circuit 23a raises the mask signal SMASK to a high level is longer than the period during which the pulse generation circuit 12 raises the set signal set to a high level (the period during which the level-shifted set signal setdrn is at a low level). short.
  • the differential pulse generation circuit 23a on the set side includes a delay circuit 231a on the set side, an inverter 232a, and a NOR gate 233a.
  • the level-shifted set signal setdrn is input to the delay circuit 231a and the NOR gate 233a.
  • the delay circuit 231a delays the level-shifted set signal setdrn and outputs it to the inverter 232a.
  • the inverter 232a inverts the output signal of the delay circuit 231a and outputs it to the NOR gate 233a.
  • the NOR gate 233a calculates the OR of the output signal S of the inverter 232a and the level-shifted set signal setdrn, and outputs the mask signal SMASK representing the NOR to the protection circuit 24.
  • the output signal S of the inverter 232a is the one in which the level-shifted set signal setdrn is delayed and inverted. Therefore, the mask signal SMASK is at a high level during the period Ts from the time t1 when the level-shifted set signal setdrn falls to the time t2 when the output signal S of the inverter 232a rises.
  • the delay time in the delay circuit 231a that is, the period Ts during which the mask signal SMASK is at a high level is larger than the period during which the pulse generation circuit 12 sets the set signal set at a high level (the period during which the level-shifted set signal setdrn is at a low level). short.
  • Differential pulse generation circuit on the reset side >>> The differential pulse generation circuit 23b on the reset side generates a mask signal RMASK (see FIG. 3) on the reset side that fluctuates in a pulse shape according to a falling change of the level-shifted reset signal resdrn, and sends the mask signal RMASK to the protection circuit 24. Output.
  • the period during which the differential pulse generation circuit 23b raises the mask signal RMASK to a high level is longer than the period during which the pulse generation circuit 12 raises the reset signal res to a high level (the period during which the level-shifted reset signal resdrn is at a low level). short.
  • the reset side differential pulse generation circuit 23b includes a reset side delay circuit 231b, an inverter 232b, and a NOR gate 233b.
  • the level-shifted reset signal resdrn is input to the delay circuit 231b and the NOR gate 233b.
  • the delay circuit 231b delays the level-shifted reset signal resdrn and outputs it to the inverter 232b.
  • the inverter 232b inverts the output signal of the delay circuit 231b and outputs it to the NOR gate 233b.
  • the NOR gate 233b calculates the negative logical sum of the output signal R of the inverter 232b and the level-shifted reset signal resdrn, and outputs the mask signal RMASK representing the negative logical sum to the protection circuit 24 of the control circuit 27.
  • the output signal R of the inverter 232b is the one in which the level-shifted reset signal resdrn is delayed and inverted. Therefore, the mask signal RMASK is at a high level during the period Tr from the time t4 when the level-shifted reset signal resdrn falls to the time t5 when the output signal R of the inverter 232b rises.
  • the delay time in the delay circuit 231b is larger than the period during which the pulse generation circuit 12 raises the reset signal res at a high level (the period during which the level-shifted reset signal resdrn is at a low level). short.
  • the delay circuits 231a and 231b are provided with a delay time adjusting unit, and by processing the delay time adjusting unit, the delay time of the delay circuits 231a and 231b can be determined according to the application, purpose, usage environment, etc. of the drive circuit 1. May be adjustable.
  • Control circuit 27 generates a drive signal HO based on the level-shifted set signal setdrn, the level-shifted reset signal resdrn, the mask signal SMASK, and the mask signal RMASK, and outputs the drive signal HO to the gate of the power switching element 51. To do.
  • the control circuit 27 sets the level of the drive signal HO before time t1 during that period. Keep the level, that is, the low level. Further, when the high-level mask signal SMASK is input to the control circuit 27 during the period from time t1 to time t2, and then the low-level level-shifted set signal setdrn is input to the control circuit 27 at time t2, The control circuit 27 raises the drive signal HO to a high level and turns on the power switching element 51.
  • the control circuit 27 keeps the level of the drive signal HO at the level before the time t3, that is, the high level. Further, when a high-level mask signal RMASK is input to the control circuit 27 during the period from time t4 to time t5, the control circuit 27 sets the level of the drive signal HO to the level before time t4, that is, during that period. Keep at a high level.
  • the control circuit 27 lowers the drive signal HO and turns off the power switching element 51.
  • the control circuit 27 keeps the level of the drive signal HO at the level before the time t6, that is, the low level.
  • the control circuit 27 includes a protection circuit 24, a latch circuit 25, and a high-side driver 26.
  • Protection circuit >>> The voltage of the high-side DC power supply 6 based on the potential of the reference potential wiring L2 is supplied to the protection circuit 24.
  • the protection circuit 24 determines the state of the output PO to the latch circuit 25 according to the level-shifted set signal setdrn, the level-shifted reset signal resdrn, the mask signal SMASK, and the mask signal RMASK. Specifically, the protection circuit 24 puts the output PO into a high impedance state while inputting the high-level mask signal SMASK or the high-level mask signal RMASK.
  • the period of such a state is a period from time t1 to time t2 and a period from time t4 to time t5 shown in FIG.
  • the protection circuit 24 outputs a signal according to the level-shifted set signal setdrn and the level-shifted reset signal resdrn after inputting the high-level mask signal SMASK or the high-level mask signal RMASK. Specifically, if the level-shifted set signal setdrn is low level and the level-shifted reset signal resdrn is high level, the protection circuit 24 outputs a high level signal. The period of such a state is the period from time t2 to time t3. Further, if the level-shifted set signal setdrn is high level and the level-shifted reset signal resdrn is low level, the protection circuit 24 outputs a low level signal.
  • the period of such a state is the period from time t5 to time t6. If both the level-shifted set signal setdrn and the level-shifted reset signal resdrn are at high levels, the protection circuit 24 puts the output PO into a high impedance state.
  • the period of such a state is a period from time t3 to time t4 and a period from time t6 to time t1. Since the waveforms of the level-shifted set signal setdrn and the level-shifted reset signal resdrn shown in FIG. 3 are normal, they are not shown in FIG. 3, but the level-shifted set signal setdrn is affected by noise and the like. And if the level-shifted reset signal resdrn is both low level, the protection circuit 24 puts the output PO into a high impedance state.
  • the protection circuit 24 includes inverters 241,242 and switching elements 243 to 248.
  • Switching elements 243 to 245 are P-channel MOSFETs, and switching elements 246 to 248 are N-channel MOSFETs.
  • the switching elements 243 to 248 are arranged from the high potential wiring L7 to the reference potential wiring L2, and are connected in series between the high potential wiring L7 and the reference potential wiring L2.
  • the source of the switching element 243 is connected to the high potential wiring L7
  • the drain of the switching element 243 is connected to the source of the switching element 244
  • the drain of the switching element 244 is connected to the source of the switching element 245.
  • the drain of the switching element 245 is connected to the drain of the switching element 246, the source of the switching element 246 is connected to the drain of the switching element 247, the source of the switching element 247 is connected to the drain of the switching element 248, and the source of the switching element 248. Is connected to the reference potential wiring L2.
  • the arrangement order of the switching elements 243 to 245, which are P-channel MOSFETs, is not limited to the example shown in FIG. 2, and the arrangement of the switching elements 243 to 245 without changing the connection destination of the gates of the switching elements 243 to 245. The order may be changed. The same applies to the arrangement order of the switching elements 246 to 248, which are N-channel MOSFETs.
  • the node N8 between the switching element 245 and the switching element 246 is the output node of the protection circuit 24. This node N8 is connected to the input terminal of the latch circuit 25.
  • the gate of the switching element 243 is connected to the output terminal of the NOR gate 233a, and the mask signal SMASK is input to the gate of the switching element 243.
  • the switching element 243 is turned on when the mask signal SMASK is at a low level, and the switching element 243 is turned off when the mask signal SMASK is at a high level.
  • the gates of the switching element 244 and the switching element 246 are connected to the node N5, and the level-shifted set signal setdrn is input to the gates of the switching element 244 and the switching element 246.
  • the switching element 244 is turned on and the switching element 246 is turned off.
  • the switching element 244 is turned off and the switching element 246 is turned on.
  • the gates of the switching element 245 and the switching element 247 are connected to the node N6 via the inverter 241 and the inverted signal of the level-shifted reset signal resdrn is input to the gates of the switching element 245 and the switching element 247.
  • the switching element 245 is turned off and the switching element 247 is turned on.
  • the switching element 245 is turned on and the switching element 247 is turned off.
  • the gate of the switching element 248 is connected to the output terminal of the NOR gate 233b via the inverter 242, and the inverted signal of the mask signal RMASK is input to the gate of the switching element 248.
  • the switching element 248 is turned on, and when the mask signal RMASK is at a high level, the switching element 248 is turned off.
  • the electrical state of the node N8, that is, the state of the output PO of the protection circuit 24 is determined by the combination of on / off of the switching elements 243 to 248.
  • the voltage of the node N8 is raised by the high-side DC power supply 6, and the output PO of the protection circuit 24 is at a high level.
  • the switching elements 246 to 248 are turned on, the voltage of the node N8 is lowered to the voltage of the reference potential wiring L2, and the output PO of the protection circuit 24 is at a low level. If at least one of the switching elements 243 to 245 is turned off and at least one of the switching elements 246 to 248 is turned off, the node N8 is in a floating state and the output PO is in a high impedance state.
  • Table 1 shows the relationship between the state of the level-shifted set signal setdrn, the level-shifted reset signal resdrn, the mask signal SMASK, the mask signal RMASK, the switching elements 243 to 248, and the output PO of the protection circuit 24.
  • the level-shifted set signal setdrn is low level
  • the level-shifted reset signal resdrn is high level
  • the mask signal SMASK is high level
  • the mask signal RMASK is low level.
  • the level-shifted set signal setdrn is low level
  • the level-shifted reset signal resdrn is high level
  • the mask signal SMASK is low level
  • the mask signal RMASK is low level.
  • the level-shifted set signal setdrn is high level
  • the level-shifted reset signal resdrn is high level
  • the mask signal SMASK is low level
  • the mask signal RMASK is low level.
  • the level-shifted set signal setdrn is high level
  • the level-shifted reset signal resdrn is low level
  • the mask signal SMASK is low level
  • the mask signal RMASK is high level. Therefore, the switching elements 244 and 245 of the switching elements 243 to 245 are turned off, and the switching element 248 of the switching elements 246 to 248 is turned off, so that the output PO of the protection circuit 24 is in a high impedance state.
  • the level-shifted set signal setdrn is high level
  • the level-shifted reset signal resdrn is low level
  • the mask signal SMASK is low level
  • the mask signal RMASK is low level.
  • the level-shifted set signal setdrn is high level
  • the level-shifted reset signal resdrn is high level
  • the mask signal SMASK is low level
  • the mask signal RMASK is low level.
  • the delay time in the delay circuits 231a and 231b is a protection circuit associated with switching the level of the level-shifted set signal setdrn or the level-shifted reset signal resdrn. It is longer than the response time of 24 (that is, the time when the output PO is about to switch). Therefore, even if the level of the level-shifted set signal setdrn is switched at time t1, it is possible to prevent the output PO of the protection circuit 24 from instantly becoming a high level. The same applies to the case where the level of the level-shifted reset signal resdrn is switched at time t4.
  • the latch circuit 25 includes an inverter 251,252 and a resistor 253.
  • the output voltage of the high-side DC power supply 6 based on the potential of the reference potential wiring L2 is supplied to the inverters 251, 252.
  • the input terminal of the inverter 251 is the input terminal of the latch circuit 25.
  • the input terminal of the inverter 251 is connected to the node N8.
  • the output terminal of the inverter 251 is connected to the input terminal of the inverter 252.
  • the resistor 253 is connected between the output terminal of the inverter 252 and the input terminal of the inverter 251.
  • the latch circuit 25 stores and outputs the value. Further, when the output PO of the protection circuit 24 is in the high impedance state, the latch circuit 25 holds and outputs the value stored immediately before the output PO of the protection circuit 24 is in the high impedance state.
  • the output PO of the protection circuit 24 is at a high level during the period from time t2 to time t3, the output signal RO of the latch circuit 25 is at a high level.
  • the output PO of the protection circuit 24 is in a high impedance state, so that the output signal RO of the latch circuit 25 is held at a high level.
  • the output PO of the protection circuit 24 is low level during the period from time t5 to time t6, the output signal RO of the latch circuit 25 is low level.
  • the output PO of the protection circuit 24 is in a high impedance state, so that the output signal RO of the latch circuit 25 is held at a low level.
  • High side driver >>> The output voltage of the high-side DC power supply 6 based on the potential of the reference potential wiring L2 is supplied to the high-side driver 26. Further, the output signal RO of the latch circuit 25 is input to the high side driver 26. The high-side driver 26 generates a drive signal HO corresponding to the output signal RO of the latch circuit 25, and outputs the drive signal HO to the gate of the power switching element 51. That is, the high-side driver 26 sets the drive signal HO to a low level if the output signal RO of the latch circuit 25 is low level, and sets the drive signal HO to a high level if the drive signal HO of the latch circuit 25 is high level. To.
  • the sum of the delay time in the input circuit 11 and the delay time in the delay circuits 231a and 231b is appropriately designed.
  • FIG. 4 shows a timing chart when external noise occurs during the period from time t6 to time t1.
  • the level-shifted set signal setdrn (voltage of node N5) and level-shifted reset signal resdrn (voltage of node N6) are high level, and the mask signal SMASK and mask signal RMASK are low level.
  • Drive signal HO is low level.
  • the voltage of the node N5 drops at time t11 due to the external noise
  • the voltage of the node N6 drops at time t12 with a delay.
  • the voltage of the node N5 and the voltage of the node N6 both rise at time t15.
  • the delay time of the delay circuits 231a and 232b is set to be longer than the period from when the voltage of the node N5 drops due to external noise (time t11) to when the voltage of the node N6 drops (time t12). Has been done. Further, the delay time of the delay circuits 231a and 231b is longer than the response time of the protection circuit 24 (that is, the time when the output PO is switched) when the voltage of the node N5 or the node N6 drops due to external noise.
  • the output signal S of the inverter 232a rises at time t13, delayed from the fall of the voltage of the node N5. Therefore, the mask signal SMASK is at a high level during the period from time t11 to time t13.
  • the output signal R of the inverter 232b rises at time t14, delayed from the fall of the voltage of the node N6. Therefore, the mask signal RMASK is at a high level during the period from time t12 to time t14.
  • the voltage of node N5 is low level
  • the voltage of node N6 is high level
  • the mask signal SMASK is high level
  • the mask signal RMASK is low level.
  • the switching elements 243, 246, and 247 are turned off, so that the output PO of the protection circuit 24 is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a low level, and the drive signal HO is also kept at a low level.
  • both the voltage of node N5 and the voltage of node N6 are low level, and the mask signal RMASK and the mask signal SMASK are low level.
  • the switching elements 245 and 246 are turned off, so that the output PO of the protection circuit 24 is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a low level, and the drive signal HO is also kept at a low level.
  • both the voltage of node N5 and the voltage of node N6 are at a high level. Therefore, since the switching elements 244 and 247 are turned off, the output PO is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a low level, and the drive signal HO is also kept at a low level.
  • the output signal RO of the latch circuit 25 is low even when the voltage of the node N5 drops due to external noise and the voltage of the node N6 drops with a delay. It is held at the level and the drive signal HO remains at the low level.
  • FIG. 5 shows a timing chart when external noise occurs during the period from time t3 to time t4.
  • both the level-shifted set signal setdrn (voltage of node N5) and the level-shifted reset signal resdrn (voltage of node N6) are at high levels, and the mask signal SMASK and mask signal RMASK are at low levels.
  • the drive signal HO is at a high level.
  • the voltage of the node N6 drops at time t21 due to the external noise, and the voltage of the node N5 drops at time t22 with a delay. After that, the voltage of the node N5 and the voltage of the node N6 both rise at time t25.
  • the delay time of the delay circuits 231a and 231b is set to be longer than the period from when the voltage of the node N6 drops due to external noise (time t21) to when the voltage of the node N5 drops (time t22). Has been done.
  • the output signal R of the inverter 232b rises at time t23, delayed from the fall of the voltage of the node N6. Therefore, the mask signal RMASK is at a high level during the period from time t21 to time t23.
  • the output signal S of the inverter 232a rises at time t24, delayed from the fall of the voltage of the node N5. Therefore, the mask signal SMASK is at a high level during the period from time t22 to time t24.
  • the voltage of node N5 is high level
  • the voltage of node N6 is low level
  • the mask signal SMASK is low level
  • the mask signal RMASK is high level.
  • the switching elements 244, 245 and 248 are turned off, so that the output PO of the protection circuit 24 is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a high level, and the drive signal HO is also kept at a high level.
  • both the voltage of node N6 and the voltage of node N5 are low level.
  • the switching elements 245 and 246 are turned off, so that the output PO of the protection circuit 24 is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a high level, and the drive signal HO is also kept at a high level.
  • the voltage of node N5 and the voltage of node N6 are both high level, and the mask signal RMASK and mask signal SMASK are low level. Therefore, since the switching elements 244 and 247 are turned off, the output PO is in a high impedance state.
  • the output signal RO of the latch circuit 25 is held at a high level, and the drive signal HO is also kept at a high level.
  • the output signal RO of the latch circuit 25 is high even when the voltage of the node N6 drops due to external noise and the voltage of the node N5 drops with a delay. It is held at the level and the drive signal HO remains at the high level.
  • the mask signal SMASK output by the differential pulse generation circuit 23a becomes high level due to the falling change of the level-shifted set signal setdrn. Further, the mask signal RMASK output by the differential pulse generation circuit 23b becomes high level due to the falling change of the level-shifted reset signal resdrn.
  • the mask signal SMASK output by the differential pulse generation circuit 23a is affected not only by the falling change of the level-shifted set signal setdrn but also by the rising change of the level-shifted set signal setdrn. It may be high level. Further, the mask signal RMASK output by the differential pulse generation circuit 23b may become high level not only by the falling change of the level-shifted reset signal resdrn but also by the rising change of the level-shifted reset signal resdrn.
  • the waveform of each signal shown in FIG. 6 changes periodically and repeatedly so as to transition from the state at time t1 to the state at time t6a through the state at time t6a.
  • the differential pulse generation circuit 23a and the differential pulse generation circuit 23b are specifically configured as shown in FIG. 7 in order to output the mask signal SMASK and the mask signal RMASK of the waveforms shown in FIG. 6, respectively.
  • the differential pulse generation circuit 23a includes an AND gate 234a and an OR gate 235a in addition to the delay circuit 231a, the inverter 232a and the NOR gate 233a.
  • a level-shifted set signal setdrn is input to the delay circuit 231a, the NOR gate 233a, and the AND gate 234a.
  • the delay circuit 231a delays the level-shifted set signal setdrn and outputs it to the inverter 232a.
  • the inverter 232a inverts the output signal of the delay circuit 231a and outputs it to the NOR gate 233a and the AND gate 234a.
  • the NOR gate 233a calculates the OR of the output signal S of the inverter 232a and the level-shifted set signal setdrn, and outputs a signal representing the NOR to the OR gate 235a.
  • the AND gate 234a calculates the logical product of the output signal S of the inverter 232a and the level-shifted set signal setdrn, and outputs a signal representing the logical product to the OR gate 235a.
  • the OR gate 235a calculates the logical sum of the output signal of the NOR gate 233a and the output signal of the AND gate 234a, and outputs the mask signal SMASK representing the logical sum to the gate of the switching element 243.
  • the differential pulse generation circuit 23b includes an AND gate 234b and an OR gate 235b in addition to the delay circuit 231b, the inverter 232b and the NOR gate 233b.
  • a level-shifted reset signal resdrn is input to the delay circuit 231b, the NOR gate 233b, and the AND gate 234b.
  • the delay circuit 231b delays the level-shifted reset signal resdrn and outputs it to the inverter 232b.
  • the inverter 232b inverts the output signal of the delay circuit 231b and outputs it to the NOR gate 233b and the AND gate 234b.
  • the NOR gate 233b calculates the NOR of the output signal R of the inverter 232b and the level-shifted reset signal resdrn, and outputs a signal representing the NOR to the OR gate 235b.
  • the AND gate 234b calculates the logical product of the output signal R of the inverter 232b and the level-shifted set signal setdrn, and outputs a signal representing the logical product to the OR gate 235b.
  • the OR gate 235b calculates the logical sum of the output signal of the NOR gate 233b and the output signal of the AND gate 234b, and outputs a mask signal RMASK representing the logical sum to the gate of the switching element 248.
  • the mask signal SMASK rises. Then, after a period corresponding to the delay time of the delay circuit 231a elapses, the mask signal SMASK falls at time t3a.
  • the level-shifted set signal setdrn is high level
  • the level-shifted reset signal resdrn is high level
  • the mask signal SMASK is high level
  • the mask signal RMASK is low level. is there. Therefore, the switching element 244 of the switching elements 243 to 245 is turned off, and the switching element 247 of the switching elements 246 to 248 is turned off. Then, the output PO is in a high impedance state, the output signal RO of the latch circuit 25 is held at a high level, and the drive signal HO is at a high level.
  • the level-shifted reset signal resdrn rises at time t6
  • the mask signal RMASK rises.
  • the mask signal RMASK falls at time t6a.
  • the level-shifted set signal setdrn is high level
  • the level-shifted reset signal resdrn is high level
  • the mask signal SMASK is low level
  • the mask signal RMASK is high level.
  • the switching elements 243 to 245 the switching element 244 is turned off, and among the switching elements 246 to 248, the switching element 247 is turned off.
  • the output PO is in a high impedance state
  • the output signal RO of the latch circuit 25 is held at a low level
  • the drive signal HO is at a low level.
  • the latch circuit 25 causes the latch circuit 25 to fall behind the other even if either the voltage of node N5 or the voltage of node N6 subsequently falls behind. Does not malfunction. The details will be described below.
  • FIG. 8 shows a timing chart when external noise occurs during the period from time t6a to time t1. Due to external noise, the voltage of the node N5 drops at time t11, and the voltage of the node N6 drops at time t12 with a delay. After that, the voltage of the node N5 rises at time t15, and later, the voltage of the node N6 rises at time t16.
  • the output signal RO of the latch circuit 25 is held at a low level and the drive signal HO is at a low level during the period from time t11 to time t15.
  • the output signal S of the inverter 232a falls at time t17, delayed from the rise of the voltage of the node N5 at time t15. Therefore, the mask signal SMASK is at a high level during the period from time t15 to time t17.
  • the output signal R of the inverter 232b falls at time t18, delayed from the rise of the voltage of the node N6 at time t16. Therefore, the mask signal RMASK is at a high level during the period from time t16 to time t18.
  • the voltage of node N5 is high level
  • the voltage of node N6 is low level
  • the mask signal SMASK is high level
  • the mask signal RMASK is low level.
  • the switching elements 243 to 245 are turned off and the switching elements 246 to 248 are turned on, so that the output PO of the protection circuit 24 is at a low level. Therefore, the output signal RO of the latch circuit 25 is at a low level, and the drive signal HO is still at a low level.
  • both the voltage of node N6 and the voltage of node N5 are at a high level.
  • the switching elements 244 and 247 are turned off, so that the output PO of the protection circuit 24 is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a low level, and the drive signal HO continues to be at a low level.
  • FIG. 9 shows a timing chart when external noise occurs during the period from time t3a to time t4.
  • the level-shifted reset signal resdrn falls at time t21 due to external noise, and the voltage of the node N5 falls at time t22 with a delay. After that, the voltage of the node N6 rises at time t25, and later, the voltage of the node N5 rises at time t26.
  • the output signal RO of the latch circuit 25 is held at a high level and the drive signal HO is at a high level during the period from time t21 to time t25.
  • the output signal R of the inverter 232b falls at time t27, delayed from the rise of the voltage of the node N6 at time t25. Therefore, the mask signal RMASK is at a high level during the period from time t25 to time t27.
  • the output signal S of the inverter 232a falls at time t28, delayed from the rise of the voltage of the node N5 at time t26. Therefore, the mask signal SMASK is at a high level during the period from time t26 to time t28.
  • the voltage of node N5 is low level
  • the voltage of node N6 is high level
  • the mask signal SMASK is low level
  • the mask signal RMASK is high level.
  • the switching elements 243 to 245 are turned on and the switching elements 246 to 248 are turned off, so that the output PO of the protection circuit 24 is at a high level. Therefore, the output signal RO of the latch circuit 25 is at a high level, and the drive signal HO is still at a high level.
  • both the voltage of node N6 and the voltage of node N5 are at a high level.
  • the switching elements 244 and 247 are turned off, so that the output PO of the protection circuit 24 is in a high impedance state. Therefore, the output signal RO of the latch circuit 25 is held at a high level, and the drive signal HO continues to be at a high level.
  • the latch circuit 25 may be a flip-flop circuit.
  • the node N5 is connected to the S terminal of the flip-flop via the inverter and the protection circuit 24
  • the node N6 is connected to the R terminal of the flip-flop via the inverter and the protection circuit 24, and the Q terminal of the flip-flop is high. It is connected to the side driver 26.
  • the configuration of the protection circuit 24 is different from the configuration shown in FIGS. 1 and 2, but the protection circuit 24 has the following functions.
  • the protection circuit 24 does not pass the inverted signal of the level-shifted set signal setdrn and the inverted signal of the level-shifted reset signal resdrn while inputting the high-level mask signal SMASK or the high-level mask signal RMASK. Therefore, the inverting signal of the level-shifted set signal setdrn is not output from the protection circuit 24 to the S terminal of the flip-flop, and the inverting signal of the level-shifted reset signal resdrn is not output to the R terminal of the flip-flop.
  • the inverting signals of the level-shifted set signal setdrn and the level-shifted reset signal resdrn are both at high level or low level. If so, the level-shifted set signal setdrn and the level-shifted reset signal resdrn are not passed. Therefore, the inverting signal of the level-shifted set signal setdrn is not output from the protection circuit 24 to the S terminal of the flip-flop, and the inverting signal of the level-shifted reset signal resdrn is not output to the R terminal of the flip-flop.
  • the protection circuit 24 after inputting the high-level mask signal SMASK or the high-level mask signal RMASK, either the level-shifted set signal setdrn or the level-shifted reset signal resdrn is at a high level, and the other If is low level, the inverting signal of the level-shifted set signal setdrn and the inverting signal of the level-shifted reset signal resdrn are passed. Therefore, the inverting signal of the level-shifted set signal setdrn is output from the protection circuit 24 to the S terminal of the flip-flop, and the inverting signal of the level-shifted reset signal resdrn is output to the R terminal of the flip-flop.
  • the protection circuit 24 and the flip-flop as described above are provided, it is possible to prevent the flip-flop from malfunctioning due to external noise. That is, even if one of the voltage of the node N5 and the voltage of the node N6 is delayed by the other due to external noise and the voltage of the node N5 and the voltage of the node N6 are accidentally lowered, the flip flop does not malfunction and the drive signal HO is maintained in the state before the occurrence of external noise.
  • FIG. 10 is a diagram showing a drive circuit 1A, an output circuit 5, and a load 9.
  • FIG. 11 is a drawing for explaining the configuration of the differential pulse generation circuit 31, the pull-down circuit 32, the pull-up circuit 37, and the protection circuit 24A.
  • FIG. 12 shows a set signal set, a level-shifted set signal setdrn, a reset signal res, a level-shifted reset signal resdrn, an output signal DON, an output signal nDON, a mask signal NCHON, an output signal nPCHON, an output PO, an output signal RO, and a drive. It is a timing chart showing the relationship of the signal HO. The waveform of each signal shown in FIG.
  • the output circuit 5, the DC power supply 7, the high-side DC power supply 6, the high-voltage DC power supply 8, the load 9, and the low-side control circuit 40 of the first embodiment are provided in the same manner as those of the first embodiment.
  • the components common to each other between the drive circuit 1A of the second embodiment and the drive circuit 1 of the first embodiment are designated by the same reference numerals. The components with the same reference numerals are provided in the same manner and have the same functions. Therefore, in the following, the components of the drive circuit 1A of the second embodiment will be mainly described as being different from the drive circuit 1 of the first embodiment.
  • the drive circuit 1A of the second embodiment includes a pre-stage circuit 10, a level shift circuit 21, a differential pulse generation circuit 31 as a mask signal generation circuit, a control circuit 27A, diodes 28 and 29, and a low-side control circuit 40. Consists of including.
  • the control circuit 27A includes a latch control circuit 36, a latch circuit 25, and a high-side driver 26.
  • the latch control circuit 36 includes a pull-down circuit 32, a pull-up circuit 37, and a protection circuit 24A.
  • the pre-stage circuit 10, the level shift circuit 21, the latch circuit 25, the high side driver 26, and the diodes 28, 29 are components common to the drive circuit 1 of the first embodiment, and these are the same components as those of the first embodiment. It is provided in the same way.
  • the differential pulse generation circuit 31 generates a mask signal NCHON that fluctuates in a pulse shape according to a change in the voltage of the node N5 or the voltage of the node N6, for example, a falling change of the level-shifted set signal setdrn or the level-shifted reset signal resdrn.
  • the mask signal NCHON is output to the pull-down circuit 32 and the pull-up circuit 37.
  • the period during which the differential pulse generation circuit 31 raises the mask signal NCHON to a high level is the period during which the pulse generation circuit 12 raises the set signal set or the reset signal res (level-shifted set signal setdrn or level-shifted reset). Shorter than the period during which the signal resdrn is at low level).
  • the differential pulse generation circuit 31 includes a NAND gate 311 and a delay circuit 312, an inverter 313, and an AND gate 314.
  • a level-shifted set signal setdrn and a level-shifted reset signal resdrn are input to the NAND gate 311.
  • the NAND gate 311 calculates the negative logical product of the level-shifted set signal setdrn and the level-shifted reset signal resdrn, and outputs an output signal DON representing the negative logical product to the delay circuit 312 and the AND gate 314.
  • the delay circuit 312 delays the output signal of the NAND gate 311 and outputs it to the inverter 313.
  • the inverter 313 inverts the output signal of the delay circuit 312 and outputs it to the AND gate 314.
  • the AND gate 314 calculates the logical product of the output signal DON of the NAND gate 311 and the output signal nDON of the inverter 313, and outputs the mask signal NCHON representing the logical product to the pull-down circuit 32 and the OR gate 33.
  • the output signal nDON of the inverter 313 is the one in which the output signal DON of the NAND gate 311 is delayed and inverted. Therefore, the mask signal NCHON is at a high level during the period from the time t41 and t46 when the output signal DON rises as shown in FIG. 12 to the time t42 and t47 when the output signal nDON falls.
  • Control circuit 27A generates a drive signal HO based on the level-shifted set signal setdrn, the level-shifted reset signal resdrn, and the mask signal NCHON, and outputs the drive signal HO to the gate of the power switching element 51.
  • the control circuit 27A raises the level of the drive signal HO during the period from time t41 to time t43. Is set to the level before the time t41, that is, the low level. Further, when the high-level mask signal NCHON is input to the control circuit 27A during the period from time t41 to time t42, and then the low-level level-shifted set signal setdrn is input to the control circuit 27A at time t43, The control circuit 27A raises the drive signal HO to a high level and turns on the power switching element 51.
  • the control circuit 27A sets the level of the drive signal HO to the level before the time t46, that is, the high level. Further, when the high-level mask signal NCHON is input to the control circuit 27A during the period from time t46 to time t47, and then the low-level level-shifted reset signal resdrn is input to the control circuit 27A at time t48, The control circuit 27A lowers the drive signal HO and turns off the power switching element 51.
  • the control circuit 27A When the high-level level-shifted set signal setdrn, the level-shifted reset signal resdrn, and the low-level mask signal NCHON are input to the control circuit 27A during the period from time t49 to time t41, the control circuit 27 is input during that period. Sets the level of the drive signal HO to the level before time t49, that is, the low level.
  • control circuit 27A includes a latch control circuit 36, a latch circuit 25, and a high-side driver 26.
  • Latch control circuit determines the output to the latch circuit 25 according to the level-shifted set signal setdrn, the level-shifted reset signal resdrn, and the mask signal NCHON. Specifically, the latch control circuit 36 puts the output PO into a high impedance state while inputting the high level mask signal NCHON.
  • the period of such a state is a period from time t41 to time t42 and a period from time t46 to time t47 shown in FIG.
  • the latch control circuit 36 After inputting the high-level mask signal NCHON, the latch control circuit 36 outputs a signal according to the level-shifted set signal setdrn and the level-shifted reset signal resdrn. Specifically, if the level-shifted set signal setdrn is low-level and the level-shifted reset signal resdrn is high-level after the input of the high-level mask signal NCHON, the latch control circuit 36 outputs a high-level signal. Output.
  • the period of such a state is the period from time t43 to time t44.
  • the latch control circuit 36 outputs a low-level signal.
  • the period of such a state is the period from time t48 to time t49.
  • both the level-shifted set signal setdrn and the level-shifted reset signal resdrn are at low levels after the input of the high-level mask signal NCHON, the latch control circuit 36 puts the output PO into a high impedance state.
  • the period of such a state is a period from time t42 to time t43 and a period from time t47 to time t48.
  • the latch control circuit 36 puts the output PO into a high impedance state.
  • the period of such a state is a period from time t44 to time t46 and a period from time t49 to time t41.
  • the latch control circuit 36 includes a pull-down circuit 32, a pull-up circuit 37, and a protection circuit 24A.
  • the pull-down circuit 32 raises the voltage of the nodes N5 and N6 when the output signal of the differential pulse generation circuit 31, that is, the mask signal NCHON is at a high level (for example, when the voltage of the node N5 or the node N6 drops). It is lowered to the voltage of the reference potential wiring L2 on the side. As a result, the pull-down circuit 32 lowers the voltage levels of the nodes N5 and N6.
  • the pull-down circuit 32 includes a switching element 321a on the set side and a switching element 321b on the reset side.
  • the switching elements 321a and 321b are N-channel MOSFETs.
  • the drain of the switching element 321a is connected to the node N5, and the source of the switching element 321a is connected to the reference potential wiring L2.
  • the drain of the switching element 321b is connected to the node N6, and the source of the switching element 321b is connected to the reference potential wiring L2.
  • the gates of the switching elements 321a and 321b are connected to the output terminals of the AND gate 314 of the differential pulse generation circuit 31, and the mask signal NCHON is input to the gates of the switching elements 321a and 321b. As a result, the switching elements 321a and 321b are turned on and off based on the mask signal NCHON.
  • the switching elements 321a and 321b are both turned on. Therefore, the voltage of the nodes N5 and N6 is reduced to the voltage of the reference potential wiring L2. On the other hand, when the mask signal NCHON is at a low level, the switching elements 321a and 321b are both turned off, so that the impedance between the nodes N5 and N6 and the reference potential wiring L2 becomes high.
  • the pull-up circuit 37 connects the nodes N5 and N6 and the high-potential wiring L7 for a short period of time after the high-level mask signal NCHON is input to the pull-up circuit 37, so that the voltage of the high-potential wiring L7 is connected to the nodes N5 and N6. Is applied.
  • the period of such a state is a period from time t42 to time t43 and a period from time t47 to time t48.
  • the pull-up circuit 37 includes an OR gate 33 and an opening / closing circuit 34, and the opening / closing circuit 34 includes a switching element 341a on the set side and a switching element 341b on the reset side.
  • Each input terminal of the OR gate 33 is connected to the output terminal of the AND gate 314, the node N5, and the node N6, respectively.
  • the OR gate 33 calculates the logical sum of the mask signal NCHON, the level-shifted set signal setdrn, and the level-shifted reset signal resdrn, and outputs an output signal nPCHON representing the logical sum.
  • the output signal nPCHON of the OR gate 33 becomes low level, and even one of the following conditions (a) to (c) is not satisfied. Then, the output signal nPCHON of the OR gate 33 becomes a high level.
  • the mask signal NCHON is at a low level. That is, neither the level-shifted set signal setdrn nor the level-shifted reset signal resdrn has a rising change, and the differential pulse generation circuit 31 does not generate a pulse.
  • the switching elements 341a and 341b are P-channel MOSFETs.
  • the source of the switching element 341a is connected to the high potential wiring L7, and the drain of the switching element 341a is connected to the node N5.
  • the source of the switching element 341b is connected to the high potential wiring L7, and the drain of the switching element 341b is connected to the node N6.
  • the gates of the switching elements 341a and 341b are connected to the output terminals of the OR gate 33, and the output signal nPCHON of the OR gate 33 is input to the gates of the switching elements 341a and 341b. As a result, the switching elements 341a and 341b are turned on and off based on the output signal nPCHON of the OR gate 33.
  • the switching elements 341a and 341b are both turned on. Therefore, the nodes N5 and N6 and the high-potential wiring L7 are connected, and the voltage of the high-potential wiring L7 is applied to the nodes N5 and N6.
  • the switching elements 341a and 341b are both turned off, so that the impedance between the nodes N5 and N6 and the high potential wiring L7 becomes high.
  • the voltage of the high-side DC power supply 6 based on the potential of the reference potential wiring L2 is supplied to the protection circuit 24A.
  • the protection circuit 24A determines the state of the output PO to the latch circuit 25 based on the level-shifted set signal setdrn and the level-shifted reset signal resdrn. As shown in FIG. 12, when the level-shifted set signal setdrn is low level and the level-shifted reset signal resdrn is high level, the protection circuit 24A outputs a high level signal to the latch circuit 25.
  • the period of such a state is the period from time t43 to time t44.
  • the protection circuit 24A When the level-shifted set signal setdrn is high level and the level-shifted reset signal resdrn is low level, the protection circuit 24A outputs a low level signal to the latch circuit 25.
  • the period of such a state is the period from time t48 to time t49.
  • the protection circuit 24A puts the output PO into a high impedance state.
  • the period of such a state is a period from time t44 to time t48 and a period from time t49 to time t43.
  • the protection circuit 24A includes an inverter 241A and switching elements 244A to 247A.
  • the switching elements 244A and 245A are P-channel MOSFETs, and the switching elements 246A and 247A are N-channel MOSFETs.
  • the switching elements 244A to 247A are arranged from the high potential wiring L7 to the reference potential wiring L2, and are connected in series between the high potential wiring L7 and the reference potential wiring L2.
  • the source of the switching element 244A is connected to the high potential wiring L7
  • the drain of the switching element 244A is connected to the source of the switching element 245A
  • the drain of the switching element 245A is connected to the drain of the switching element 246A
  • the switching element 246A is connected to the drain of the switching element 246A
  • the source of the switching element 247A is connected to the drain of the switching element 247A
  • the source of the switching element 247A is connected to the reference potential wiring L2.
  • the gates of the switching element 244A and the switching element 246A are connected to the node N5, and the level-shifted set signal setdrn is input to the gates of the switching element 244A and the switching element 246A.
  • the switching element 244A is turned on and the switching element 246A is turned off.
  • the switching element 244A is turned off and the switching element 246A is turned on.
  • the gates of the switching element 245A and the switching element 247A are connected to the node N6 via the inverter 241A, and the inverted signal of the level-shifted reset signal resdrn is input to the gates of the switching element 245A and the switching element 247A.
  • the switching element 245A is turned off and the switching element 247A is turned on.
  • the switching element 245A is turned on and the switching element 247A is turned off.
  • the electrical state of the node N8, that is, the state of the output PO of the protection circuit 24A is determined by the on / off combination of the switching elements 244A to 247A. If the switching elements 244A and 245A are both turned on and the switching elements 246A and 247A are both turned off, the voltage of the node N8 is raised by the high-side DC power supply 6 and the output PO is at a high level. If the switching elements 246A and 247A are turned on and the switching elements 244A and 245A are turned off together, the voltage of the node N8 is lowered to the voltage of the reference potential wiring L2, and the output PO is at a low level.
  • the node N8 is in a floating state and the output PO is in a high impedance state. Specifically, it is as shown in Table 2.
  • Table 2 shows the relationship between the state of the level-shifted set signal setdrn, the level-shifted reset signal resdrn, the switching elements 244A to 247A, and the output PO of the protection circuit 24A.
  • both the level-shifted set signal setdrn and the level-shifted reset signal resdrn are at high levels, the output PO of the protection circuit 24A is in a high impedance state, and the output signal RO and drive signal HO of the latch circuit 25 are It is a low level. Further, the output signal DON of the NAND gate 311 is at a low level, the output signal nDON of the inverter 313 is at a high level, and the output signal nPCHON of the OR gate 33 is at a high level.
  • the level shift switching element 211a is turned on by the set signal set, and the level shifted set signal setdrn starts to fall. Then, the output signal DON of the NAND gate 311 starts to rise. Then, at time t41, the output signal DON of the NAND gate 311 exceeds the threshold value of the AND gate 314, and the mask signal NCHON, which is the output signal of the AND gate 314, becomes a high level.
  • the charge / discharge time of the switching elements 244A and 246A of the protection circuit 24A is longer than the period from the time t40 to the time t41, even if the level-shifted set signal setdrn starts to fall at the time t40, the switching elements 244A and 246A Does not switch on and off.
  • the switching elements 321a and 321b of the pull-down circuit 32 are turned on by the high-level mask signal NCHON. As a result, the voltage of the nodes N5 and N6 is lowered by the voltage of the reference potential wiring L2, and both the level-shifted set signal setdrn and the level-shifted reset signal resdrn become low levels. Then, the switching elements 245A and 246A are turned off. Therefore, even after the time t41, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the low level.
  • the output signal nDON of the inverter 313 falls behind the output signal DON of the NAND gate 311, and at time t42, the output signal nDON of the inverter 313 becomes equal to or less than the threshold value of the AND gate 314, and the mask which is the output signal of the AND gate 314.
  • Signal NCHON goes low.
  • the switching elements 321a and 321b of the pull-down circuit 32 are turned off, and the space between the nodes N5 and N6 and the reference potential wiring L2 is opened, but the level-shifted set signal setdrn and the level-shifted reset signal resdrn are still present. It is a low level. Therefore, even after the time t42, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the low level.
  • the mask signal NCHON, the level-shifted set signal setdrn, and the level-shifted reset signal resdrn are all at low levels, so that the output signal nPCHON of the OR gate 33 becomes low level. Therefore, the switching elements 341a and 341b of the pull-up circuit 37 are turned on. As a result, the voltage of the node N6 is raised by the voltage of the high potential wiring L7, and the level-shifted reset signal resdrn becomes high level at time t43. On the other hand, the voltage of the node N5 is not raised, and the level-shifted set signal setdrn is kept at a low level. This is because the level shift switching element 211a is turned on.
  • the level-shifted reset signal resdrn becomes high level at time t43
  • the output signal nPCHON of the OR gate 33 becomes high level. Then, the switching elements 341a and 341b of the pull-up circuit 37 are turned off, and the space between the nodes N5 and N6 and the high potential wiring L7 is opened.
  • the set signal set goes down, and the level-shifted set signal setdrn goes up.
  • the level-shifted set signal setdrn becomes high level, and the level-shift switching element 211a is turned off.
  • both the level-shifted set signal setdrn and the level-shifted reset signal resdrn are at high levels. Therefore, the output PO of the protection circuit 24A is in a high impedance state, the output signal RO of the latch circuit 25 is held at a high level, and the drive signal HO is continuously at a high level.
  • the level shift switching element 211b is turned on by the reset signal res, and the level shifted reset signal resdrn starts to fall. Then, the output signal DON of the NAND gate 311 starts to rise. Then, at time t46, the output signal DON of the NAND gate 311 exceeds the threshold value of the AND gate 314, and the mask signal NCHON, which is the output signal of the AND gate 314, becomes a high level.
  • the charge / discharge time of the switching elements 245A and 247A of the protection circuit 24A is longer than the period from the time t45 to the time t46, even if the level-shifted reset signal resdrn starts to fall at the time t45, the switching elements 245A and 247A Does not switch on and off.
  • the switching elements 321a and 321b of the pull-down circuit 32 are turned on by the high-level mask signal NCHON. As a result, the voltage of the nodes N5 and N6 is lowered by the voltage of the reference potential wiring L2, and both the level-shifted set signal setdrn and the level-shifted reset signal resdrn become low levels. Then, the switching elements 245A and 246A are turned off. Therefore, even after the time t45, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the high level.
  • the output signal nDON of the inverter 313 falls behind the output signal DON of the NAND gate 311, and at time t47, the output signal nDON of the inverter 313 becomes equal to or less than the threshold value of the AND gate 314, and the mask which is the output signal of the AND gate 314.
  • Signal NCHON goes low.
  • the switching elements 321a and 321b of the pull-down circuit 32 are turned off, and the space between the nodes N5 and N6 and the reference potential wiring L2 is opened, but the level-shifted set signal setdrn and the level-shifted reset signal resdrn are still present. It is a low level. Therefore, even after the time t47, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the high level.
  • the mask signal NCHON, the level-shifted set signal setdrn, and the level-shifted reset signal resdrn are all at low levels, so that the output signal nPCHON of the OR gate 33 becomes low level. Therefore, the switching elements 341a and 341b of the pull-up circuit 37 are turned on. As a result, the voltage of the node N5 is raised by the voltage of the high potential wiring L7, and the level-shifted set signal setdrn becomes high level at time t48. On the other hand, the voltage of the node N6 is not raised, and the level-shifted reset signal resdrn is kept at a low level. This is because the level shift switching element 211b is on.
  • the level-shifted set signal setdrn becomes high level at time t48
  • the output signal nPCHON of the OR gate 33 becomes high level. Then, the switching elements 341a and 341b of the pull-up circuit 37 are turned off, and the space between the nodes N5 and N6 and the high potential wiring L7 is opened.
  • the reset signal res goes down, and the level-shifted reset signal resdrn goes up.
  • the level-shifted reset signal resdrn becomes high level, and the level-shift switching element 211b is turned off.
  • both the level-shifted set signal setdrn and the level-shifted reset signal resdrn are at high levels. Therefore, the output PO of the protection circuit 24A has a high impedance, the output signal RO of the latch circuit 25 is held at a low level, and the drive signal HO continues to have a low level.
  • FIG. 13 shows a timing chart when external noise occurs in the period from time t49 to time t40.
  • the level-shifted set signal setdrn voltage of node N5
  • the level-shifted reset signal resdrn voltage of node N6
  • the mask signal NCHON which is the output signal of the differential pulse generation circuit 31
  • the switching elements 321a and 321b are turned off, and the nodes N5 and N6 and the reference potential wiring L2 are opened.
  • the output signal nPCHON of the OR gate 33 is at a high level, the switching elements 341a and 341b are turned off, and the nodes N5 and N6 and the high potential wiring L7 are opened.
  • the voltage of the node N5 starts to fall at the time t50 due to the external noise, and the voltage of the node N6 starts to fall at the time t51 with a delay.
  • the output signal DON of the NAND gate 311 starts to rise.
  • the output signal DON of the NAND gate 311 exceeds the threshold value of the AND gate 314, and the mask signal NCHON, which is the output signal of the AND gate 314, becomes a high level. Therefore, the switching elements 321a and 321b of the pull-down circuit 32 are turned on.
  • the voltage of the nodes N5 and N6 is lowered by the voltage of the reference potential wiring L2, both the voltage of the node N5 and the voltage of the node N6 become low level, and the switching elements 245A and 246A are turned off. Therefore, even after the time t52, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the low level.
  • the output signal nDON of the inverter 313 falls behind the output signal DON of the NAND gate 311, and at time t53, the output signal nDON of the inverter 313 becomes equal to or less than the threshold value of the AND gate 314, and the mask which is the output signal of the AND gate 314.
  • Signal NCHON goes low.
  • the switching elements 321a and 321b of the pull-down circuit 32 are turned off, and the space between the nodes N5 and N6 and the reference potential wiring L2 is opened, but the voltage of the node N5 and the voltage of the node N6 are still at a low level. .. Therefore, even after the time t53, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the low level.
  • the mask signal NCHON, the voltage of the node N5, and the voltage of the node N6 are all at the low level, so that the output signal nPCHON of the OR gate 33 becomes the low level. Therefore, the switching elements 341a and 341b of the pull-up circuit 37 are turned on. As a result, the voltage of the nodes N5 and N6 is raised by the voltage of the high potential wiring L7, and the voltage of the node N5 and the voltage of the node N6 become high level at the time t54. Therefore, even after the time t54, the output PO of the protection circuit 24A is still in a high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at a low level.
  • FIG. 14 shows a timing chart when external noise occurs during the period from time t44 to time t45.
  • the voltage of node N5 and the voltage of node N6 are at high levels.
  • the mask signal NCHON which is the output signal of the differential pulse generation circuit 31
  • the switching elements 321a and 321b are turned off, and the nodes N5 and N6 and the reference potential wiring L2 are opened.
  • the output signal nPCHON of the OR gate 33 is at a high level, the switching elements 341a and 341b are turned off, and the nodes N5 and N6 and the high potential wiring L7 are opened.
  • the voltage of the node N6 starts to fall at time t60 due to external noise, and the voltage of the node N5 starts to fall at time t61 with a delay. Then, the output signal DON of the NAND gate 311 starts to rise. Then, at time t62, the output signal DON of the NAND gate 311 exceeds the threshold value of the AND gate 314, and the mask signal NCHON, which is the output signal of the AND gate 314, becomes a high level. Therefore, the switching elements 321a and 321b of the pull-down circuit 32 are turned on.
  • the voltage of the nodes N5 and N6 is lowered by the voltage of the reference potential wiring L2, both the voltage of the node N5 and the voltage of the node N6 become low level, and the switching elements 245A and 246A are turned off. Therefore, even after the time t62, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the high level.
  • the output signal nDON of the inverter 313 falls behind the output signal DON of the NAND gate 311, the output signal nDON of the inverter 313 falls below the threshold value of the AND gate 314 at time t63, and the mask signal NCHON becomes a low level.
  • the switching elements 321a and 321b of the pull-down circuit 32 are turned off, and the space between the nodes N5 and N6 and the reference potential wiring L2 is opened, but the voltage of the node N5 and the voltage of the node N6 are still at a low level. .. Therefore, even after the time t63, the output PO of the protection circuit 24A is still in the high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at the high level.
  • the mask signal NCHON, the voltage of the node N5, and the voltage of the node N6 are all at the low level, so that the output signal nPCHON of the OR gate 33 becomes the low level. Therefore, the switching elements 341a and 341b of the pull-up circuit 37 are turned on. As a result, the voltage of the nodes N5 and N6 is raised by the voltage of the high potential wiring L7, and the voltage of the node N5 and the voltage of the node N6 become high level at the time t64. Therefore, even after the time t64, the output PO of the protection circuit 24A is still in a high impedance state, and the output signal RO and the drive signal HO of the latch circuit 25 are still at a high level.
  • the drive circuit 1A can be operated at high speed.
  • the protection circuit 24A in the second embodiment may be changed to the protection circuit 24 in the first embodiment.
  • the differential pulse generation circuit 23a and the differential pulse generation circuit 23b of the first embodiment are also provided in the drive circuit 1A of the second embodiment.
  • the latch circuit 25 may be a flip-flop circuit.
  • the node N5 is connected to the S terminal of the flip-flop via the inverter and the protection circuit 24A
  • the node N6 is connected to the R terminal of the flip-flop via the inverter and the protection circuit 24A
  • the Q terminal of the flip-flop is high. It is connected to the side driver 26.
  • the configuration of the protection circuit 24A is different from the configuration shown in FIGS. 10 and 11, but the protection circuit 24A has the following functions.
  • the protection circuit 24A does not pass the level-shifted set signal setdrn and the level-shifted reset signal resdrn if both the level-shifted set signal setdrn and the inverted signal of the level-shifted reset signal resdrn are at high level or low level. Therefore, the inverting signal of the level-shifted set signal setdrn is not output from the protection circuit 24A to the S terminal of the flip-flop, and the inverting signal of the level-shifted reset signal resdrn is not output to the S terminal of the flip-flop.
  • the protection circuit 24 after inputting the high-level mask signal SMASK or the high-level mask signal RMASK, either the level-shifted set signal setdrn or the level-shifted reset signal resdrn is at a high level, and the other If is low level, the inverting signal of the level-shifted set signal setdrn and the inverting signal of the level-shifted reset signal resdrn are passed. Therefore, the inverting signal of the level-shifted set signal setdrn is output from the protection circuit 24 to the S terminal of the flip-flop, and the inverting signal of the level-shifted reset signal resdrn is output to the R terminal of the flip-flop.
  • the protection circuit 24A and the flip-flop as described above are provided, it is possible to prevent the flip-flop from malfunctioning due to external noise. That is, the potentials of the nodes N5 and N6 fluctuate due to external noise, and one of the level-shifted set signal setdrn and the level-shifted reset signal resdrn lags the other, and the level-shifted set signal setdrn and the level-shifted reset signal setdrn. Even if the signal reset is accidentally lowered to a low level, the flip-flop does not malfunction and the drive signal HO is maintained in the state before the occurrence of external noise.
  • Reset side delay circuit 232a ... Set side inverter 232b ... Reset side inverter 233a ... Set side NOR circuit 233b ... NOR circuit on the reset side 241 ...
  • Inverter (first inverter) 241A ...
  • Inverter (first inverter) 242 ...
  • Inverter (second inverter) 243 ...
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Abstract

駆動回路は、レベルシフト済みセット信号をセット側出力ノードから出力するセット側レベルシフト回路と、レベルシフト済みリセット信号をリセット側出力ノードから出力するリセット側レベルシフト回路と、セット側出力ノード及びリセット側出力ノードの何れかのノードの電圧が変化すると、レベルシフト済みセット信号の出力期間及びレベルシフト済みリセット信号の出力期間より短い期間だけマスク信号を出力するマスク信号生成回路と、マスク信号の入力の間、マスク信号が入力される前の状態の駆動信号をパワーデバイスに出力し、マスク信号の入力後にレベルシフト済みリセット信号が入力されるとパワーデバイスをオフさせる駆動信号を出力し、マスク信号の入力後にレベルシフト済みセット信号が入力されるとパワーデバイスをオンさせる駆動信号を出力する制御回路とを備える。

Description

駆動回路
　本発明は、パワーデバイスを駆動する駆動回路に関する。
　特許文献１，２に開示されているように、ハーフブリッジ回路は、電源の高電位端子と低電位端子との間において直列接続された第１及び第２のパワースイッチング素子を有しており、第１パワースイッチング素子と第２パワースイッチング素子との間のノードがモータ等の負荷に接続されている。第１パワースイッチング素子がオン・オフし、第２パワースイッチング素子が第１パワースイッチング素子に対して相補的にオン・オフすることによって、負荷が駆動される。第２パワースイッチング素子は、電源の低電位端子の電位を基準電位として動作するローサイド制御回路によって駆動されることによって、オン・オフする。第１パワースイッチング素子は、第１パワースイッチング素子と第２パワースイッチング素子との間のノードの電位を基準電位として動作するハイサイド制御回路によって駆動されることによって、オン・オフする。
　ハイサイド制御回路の前段にはレベルシフト回路が接続されている。レベルシフト回路は、例えば、セット信号及びリセット信号の直流レベルを反転してシフトし、レベルシフト済みセット信号をセット側の出力ノードから出力し、レベルシフト済みリセット信号をリセット側の出力ノードから出力する。ハイサイド制御回路は、レベルシフト回路によって出力されたレベルシフト済みセット信号及びレベルシフト済みリセット信号のレベルに基づいた信号に従って第１パワースイッチング素子をオン・オフさせる制御回路を備える。
特開２０１３－１７９５０１号公報 特開２０１１－１３９４２３号公報
　ところで、三相電流等の外来ノイズによってレベルシフト回路のセット側出力ノードの電圧とリセット側の出力ノードの電圧のどちらか一方が他方に遅れて変動することがある。そのような場合、制御回路が誤動作して、第１パワースイッチング素子を正常にオン・オフさせることができない。
　本発明は、上記のような従来の問題に鑑みてなされたものであって、ノイズが発生した際に駆動回路を正常に動作させることを目的とする。
　上記目的を達成するための主たる発明は、パルス状のセット信号をレベルシフトすることによって、パルス状のレベルシフト済みセット信号をセット側出力ノードから出力するセット側レベルシフト回路と、パルス状のリセット信号をレベルシフトすることによって、パルス状のレベルシフト済みリセット信号をリセット側出力ノードから出力するリセット側レベルシフト回路と、前記セット側出力ノード及び前記リセット側出力ノードの何れかのノードの電圧が変化すると、前記レベルシフト済みセット信号が出力される第１期間及び前記レベルシフト済みリセット信号が出力される第２期間より短い期間だけパルス状のマスク信号を出力するマスク信号生成回路と、前記マスク信号が入力されている間、前記マスク信号が入力される前の状態の駆動信号をパワーデバイスに出力し、前記マスク信号が入力された後に、前記レベルシフト済みリセット信号が入力されると、前記パワーデバイスをオフさせる前記駆動信号を出力し、前記マスク信号が入力された後に、前記レベルシフト済みセット信号が入力されると、前記パワーデバイスをオンさせる前記駆動信号を出力する制御回路と、を備える駆動回路である。
　本発明の実施態様によれば、ノイズが発生した際に駆動回路の誤動作を防止することができる。
第１実施形態の駆動回路の構成を出力回路、負荷及び電源とともに示す図である。 第１実施形態のマスク信号生成回路及び制御回路の構成を説明するための図面である。 ハイサイドの入力信号、ローサイドの入力信号、セット信号、レベルシフト済みセット信号、リセット信号、レベルシフト済みリセット信号、セット側のインバータの出力信号、リセット側のインバータの出力信号、セット側のマスク信号、リセット側のマスク信号、保護回路の出力、ラッチ回路の出力信号及び駆動信号の波形を示したタイミングチャートである。 外来ノイズが発生した場合の各信号の波形を示したタイミングチャートである。 外来ノイズが発生した場合の各信号の波形を示したタイミングチャートである。 変形例におけるハイサイドの入力信号、ローサイドの入力信号、セット信号、レベルシフト済みセット信号、リセット信号、レベルシフト済みリセット信号、セット側のインバータの出力信号、リセット側のインバータの出力信号、セット側のマスク信号、リセット側のマスク信号、保護回路の出力、ラッチ回路の出力信号及び駆動信号の波形を示したタイミングチャートである。 変形例におけるマスク信号生成回路及び制御回路の構成を説明するための図面である。 変形例において外来ノイズが発生した場合の各信号の波形を示したタイミングチャートである。 変形例において外来ノイズが発生した場合の各信号の波形を示したタイミングチャートである。 第２実施形態の駆動回路の構成を出力回路、負荷及び電源とともに示す図である。 第２実施形態の微分パルス生成回路、引き下げ回路、引き上げ回路及び保護回路の構成を説明するための図面である。 セット信号、レベルシフト済みセット信号、リセット信号、レベルシフト済みリセット信号、ＮＡＮＤゲートの出力信号、インバータの出力信号、マスク信号、ＯＲゲートの出力信号、保護回路の出力、ラッチの出力信号及び駆動信号の波形を示したタイミングチャートである。 第２実施形態において外来ノイズが発生した場合の各信号の波形を示したタイミングチャートである。 第２実施形態において外来ノイズが発生した場合の各信号の波形を示したタイミングチャートである。
　関連出願の相互参照
　この出願は、２０１９年３月２９日に出願された日本特許出願、特願２０１９－０６６３３２に基づく優先権を主張し、その内容を援用する。
　本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝第１の実施の形態＝＝＝＝＝
　以下、図面を参照して、本発明の実施形態について説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているので、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
＜＜＜１．　駆動回路及び出力回路の概要＞＞＞
　図１は、駆動回路１、出力回路５及び負荷９を示す図である。図２は、微分パルス生成回路２３ａ，２３ｂ、保護回路２４及びラッチ回路２５の構成を説明するための図である。図３は、入力信号HIN、入力信号LIN、セット信号set、レベルシフト済みセット信号setdrn、リセット信号res、レベルシフト済みリセット信号resdrn、出力信号S、出力信号R、マスク信号SMASK、マスク信号RMASK、出力PO、出力信号RO及び駆動信号HOの関係を表したタイミングチャートである。図３に示す各信号の波形は、時刻ｔ１の状態から時刻ｔ６の状態を経て時刻ｔ１の状態に遷移するように、周期的に繰り返し変化するものである。
　ここで、セット信号set及びリセット信号resはパルス生成回路１２の出力信号である。レベルシフト済みセット信号setdrnはセット側のレベルシフト回路２１ａの出力信号である。レベルシフト済みリセット信号resdrnはリセット側のレベルシフト回路２１ｂの出力信号である。出力信号Sはインバータ２３２ａの出力信号である。出力信号Rはインバータ２３２ｂの出力信号である。マスク信号SMASKはマスク信号生成回路２３の出力信号であって、且つセット側の微分パルス生成回路２３ａの出力信号でもある。マスク信号RMASKはマスク信号生成回路２３の出力信号であって、リセット側の微分パルス生成回路２３ｂの出力信号でもある。出力POは保護回路２４の出力である。出力信号ROはラッチ回路２５の出力信号である。
　ハイサイド側の入力信号HIN及びローサイド側の入力信号LINがマイコン（不図示）から駆動回路１に入力されることによって、駆動回路１が動作する。入力信号HIN及び入力信号LINは、第１論理レベルと第２論理レベルに繰り返し切り替わる論理入力信号である。ここで、第１論理レベルとはローレベルのことをいい、第２論理レベルとはハイレベルのことをいう。
　入力信号HINと入力信号LINは相補的な関係にある。つまり、入力信号HINがハイレベルである時には、入力信号LINがローレベルであり、入力信号HINがローレベルである時には、入力信号LINがハイレベルである。なお、入力信号HINと入力信号LINは、共にローレベルとなる制御も含まれる。
　駆動回路１がハイサイド側の入力信号HIN及びローサイド側の入力信号LINに基づいて出力回路５を駆動すると、その出力回路５が負荷９を高圧直流電源８の電圧を印加する電圧印加状態と接地電圧を印加する接地電圧印加状態とに交互に繰り返し切り替える。
　出力回路５は、ハーフブリッジを構成するパワースイッチング素子５１，５２を含んで構成される。パワースイッチング素子５１，５２はＮチャネル型のパワーＭＯＳＦＥＴであるが、ＩＧＴＢ又はバイポーラトランジスタ等といったパワーデバイスであってもよい。パワースイッチング素子５１，５２が高圧直流電源８の高電位出力端子と低電位出力端子との間に直列接続されている。パワースイッチング素子５２と高圧直流電源８の低電位出力端子との間のノードＮ１がローサイドの基準電位配線Ｌ１を介して接地されて、そのノードＮ１がローサイドの基準電位とされている。パワースイッチング素子５１とパワースイッチング素子５２との間のノードＮ２が負荷９の一端に接続されている。負荷９の他端が接地されていて、負荷９の他端が基準電位とされている。ノードＮ２はハイサイドの基準電位配線Ｌ２を介してハイサイド直流電源６の低電位出力端子に接続されている。ハイサイド直流電源６の高電位出力端子が高電位配線Ｌ７に接続されており、ノードＮ２の電位を基準としたハイサイド直流電源６の出力電圧が高電位配線Ｌ７に印加される。
　駆動回路１は、ハイサイド側の入力信号HINに基づいて論理的な駆動信号HOを生成して、その駆動信号HOをパワースイッチング素子５１のゲートに出力する。これにより、駆動信号HOがハイレベルの際にパワースイッチング素子５１がオンし、駆動信号HOがローレベルの際にパワースイッチング素子５１がオフする。更に、駆動回路１は、ローサイド側の入力信号LINに基づいて、パワースイッチング素子５１に対して相補的にパワースイッチング素子５２をオン・オフさせる。パワースイッチング素子５１がオンし且つパワースイッチング素子５２がオフすると、ノードＮ２の電位が高圧直流電源８の出力電圧となり、負荷９が電圧印加状態となる。パワースイッチング素子５１がオフし且つパワースイッチング素子５２がオンすると、ノードＮ２の電位が基準電位になり、負荷９が接地電圧印加状態となる。従って、ノードＮ２の電位は基準電位から高圧直流電源８の出力電圧までの間で変動し得る。ここで、負荷９が電圧印加状態からデッドタイムを経て接地電圧印加状態に切り替わるが、そのデッドタイムではパワースイッチング素子５１，５２が共にオフすることによって、高圧直流電源８のショート及び貫流電流が防止される。同様に、負荷９が接地電圧印加状態からデッドタイムを経て電圧印加状態に切り替わる。
＜＜＜２．　駆動回路の構成＞＞＞
　駆動回路１は前段回路１０、後段回路２０及びローサイド制御回路４０を含んで構成される。
　駆動回路１は１つのチップに内蔵されている。但し、前段回路１０及び後段回路２０が共通のチップに内蔵され、ローサイド制御回路４０が別のチップに内蔵されていてもよい。或いは、前段回路１０及びローサイド制御回路４０が共通のチップに内蔵され、後段回路２０が別のチップに内蔵されていてもよい。後段回路２０及びローサイド制御回路４０が共通のチップに内蔵され、前段回路１０が別のチップに内蔵されていてもよい。或いは、前段回路１０、後段回路２０及びローサイド制御回路４０が別々のチップに内蔵されていてもよい。
　前段回路１０及びローサイド制御回路４０は低電圧系の回路であり、後段回路２０は高電圧系の回路である。つまり、前段回路１０及びローサイド制御回路４０は低電圧で動作し、後段回路２０は高電圧で動作する。
　前段回路１０は入力回路１１及びパルス生成回路１２を含んで構成される。後段回路２０はレベルシフト回路２１、マスク信号生成回路２３、制御回路２７及びダイオード２８，２９を含んで構成される。マスク信号生成回路２３はセット側の微分パルス生成回路２３ａ及びリセット側の微分パルス生成回路２３ｂを含んで構成される。制御回路２７は、ラッチ制御回路としての保護回路２４と、ラッチ回路２５と、駆動信号出力回路としてのハイサイドドライバ２６とを含んで構成される。
＜＜＜２－１．　ローサイド制御回路＞＞＞
　ローサイド制御回路４０には、ローサイドの直流電源７から電力が供給されるとともに、マイコンから入力信号LINが入力される。ローサイド制御回路４０は、入力信号LINに基づいて駆動信号をパワースイッチング素子５２に出力することによって、パワースイッチング素子５１に対して相補的にパワースイッチング素子５２をオン・オフさせる。ローサイド制御回路４０によって出力される駆動信号は入力信号LINに対して遅延している。ローサイド制御回路４０における遅延時間は、後述の遅延回路２３１ａ，２３１ｂにおける遅延時間（つまり、マスク信号SMASKやマスク信号RMASKがハイレベルである期間）に応じて設計されている。
＜＜＜２－２．　入力回路＞＞＞
　入力回路１１は、入力信号HINを参照電圧と比較することによって入力信号HINがハイレベルとローレベルのどちらかであるかを判定するコンパレータと、そのコンパレータの出力信号のノイズを除去した上で出力するノイズフィルタと、を有する。入力信号HINがハイレベルである際、入力回路１１の出力信号がハイレベルであり、入力信号HINがローレベルである際、入力回路１１の出力信号がローレベルである。ノイズルフィルタは例えばローパスフィルタであるため、入力回路１１において信号遅延が生じ、入力回路１１の出力信号が入力信号HINから遅延する。
＜＜＜２－３．　パルス生成回路＞＞＞
　パルス生成回路１２は、入力回路１１の出力信号がローレベルからハイレベルに立ち上がる際にハイレベルのパルス状に変動するセット信号set（図３参照）を出力する。また、パルス生成回路１２は、入力回路１１の出力信号がハイレベルからローレベルに立ち下がる際にハイレベルのパルス状に変動するリセット信号res（図３参照）を出力する。セット信号setがハイレベルであるタイミングとリセット信号resがハイレベルであるタイミングは異なる。セット信号set及びリセット信号resは後段回路２０のレベルシフト回路２１に入力される。
＜＜＜２－４．　レベルシフト回路及びクランプダイオード＞＞＞
　図１に示すように、レベルシフト回路２１は、セット側のレベルシフト回路２１ａとリセット側のレベルシフト回路２１ｂとを含んで構成される。セット側のレベルシフト回路２１ａは、パルス生成回路１２により出力されたセット信号setを反転しつつセット信号setの直流レベルをシフトし、レベルシフト済みセット信号setdrn（図３参照）としてマスク信号生成回路２３及び制御回路２７に出力する。リセット側のレベルシフト回路２１ｂは、パルス生成回路１２により出力されたリセット信号resを反転しつつセット信号setの直流レベルをシフトし、レベルシフト済みリセット信号resdrn（図３参照）としてマスク信号生成回路２３及び制御回路２７に出力する。
　セット側のレベルシフト回路２１ａは、セット側のレベルシフトスイッチング素子２１１ａ及び抵抗器２１２ａを含んで構成される。リセット側のレベルシフト回路２１ｂは、リセット側のレベルシフトスイッチング素子２１１ｂ及び抵抗器２１２ｂを含んで構成される。
　レベルシフトスイッチング素子２１１ａ，２１１ｂは高耐圧のＮチャネル型ＭＯＳＦＥＴであるが、ＩＧＴＢ又はバイポーラトランジスタであってもよい。
　抵抗器２１２ａとレベルシフトスイッチング素子２１１ａとは高電位配線Ｌ７とローサイドの基準電位配線Ｌ１との間において直列接続されている。つまり、レベルシフトスイッチング素子２１１ａのドレインが抵抗器２１２ａを介して高電位配線Ｌ７に接続され、レベルシフトスイッチング素子２１１ａのソースが基準電位配線Ｌ１に接続されて、そのソースの電圧が基準電位とされている。
　抵抗器２１２ｂとレベルシフトスイッチング素子２１１ｂが高電位配線Ｌ７とローサイドの基準電位配線Ｌ１との間で直列接続されている。つまり、レベルシフトスイッチング素子２１１ｂのドレインが抵抗器２１２ｂを介して高電位配線Ｌ７に接続され、レベルシフトスイッチング素子２１１ｂのソースが基準電位配線Ｌ１に接続されて、そのソースの電圧が基準電位とされている。
　ダイオード２８のアノードが基準電位配線Ｌ２に接続され、ダイオード２８のカソードが抵抗器２１２ａとレベルシフトスイッチング素子２１１ａとの間のノードＮ５に接続されている。ダイオード２８がノードＮ５の電位を基準電位配線Ｌ２の電位にクランプするので、ノードＮ５の電圧が基準電位配線Ｌ２の電位を基準とする。そのため、過電圧がマスク信号生成回路２３及び制御回路２７に入力されないようになっている。
　ダイオード２９のアノードが基準電位配線Ｌ２に接続され、ダイオード２９のカソードが抵抗器２１２ｂとレベルシフトスイッチング素子２１１ｂとの間のノードＮ６に接続されている。ダイオード２９がノードＮ６の電位を基準電位配線Ｌ２の電位にクランプするので、ノードＮ６の電圧が基準電位配線Ｌ２の電位を基準とする。そのため、過電圧がマスク信号生成回路２３及び制御回路２７に入力されないようになっている。
　レベルシフトスイッチング素子２１１ａのゲートがパルス生成回路１２のセット側出力端子に接続されている。パルス生成回路１２によって出力されたセット信号setがレベルシフトスイッチング素子２１１ａのゲートに入力される。レベルシフトスイッチング素子２１１ａはセット信号setに基づいてオン・オフする。レベルシフトスイッチング素子２１１ａがオフすると、ドレイン電圧（ノードＮ５の電圧）がハイサイド直流電源６によって引き上げられてハイレベルとなる。レベルシフトスイッチング素子２１１ａがオンすると、ノードＮ５の電圧が接地によって引き下げられてローレベルとなる。ノードＮ５の電圧がレベルシフト済みセット信号setdrnとしてマスク信号生成回路２３及び制御回路２７に入力される。
　レベルシフトスイッチング素子２１１ｂのゲートがパルス生成回路１２のリセット側出力端子に接続されている。パルス生成回路１２によって出力されたリセット信号resがレベルシフトスイッチング素子２１１ｂのゲートに入力される。レベルシフトスイッチング素子２１１ｂはリセット信号resに基づいてオン・オフする。レベルシフトスイッチング素子２１１ｂがオフすると、ノードＮ６の電圧がハイサイド直流電源６によって引き上げられてハイレベルとなる。レベルシフトスイッチング素子２１１ｂがオンすると、ノードＮ６の電圧が接地によって引き下げられてローレベルとなる。ノードＮ６の電圧がレベルシフト済みリセット信号resdrnとしてマスク信号生成回路２３及び制御回路２７に入力される。
　セット信号setがハイレベルになるタイミングと、リセット信号resがハイレベルになるタイミングは異なる。このため、レベルシフト済みセット信号setdrnがローレベルであるタイミングと、レベルシフト済みリセット信号resdrnがローレベルであるタイミングも異なる。図３において、レベルシフト済みセット信号setdrnが立ち下がるタイミングが時刻ｔ１であり、レベルシフト済みセット信号setdrnが立ち上がるタイミングが時刻ｔ３であり、レベルシフト済みリセット信号resdrnが立ち下がるタイミングが時刻ｔ４であり、レベルシフト済みリセット信号resdrnが立ち上がるタイミングが時刻ｔ６である。
＜＜＜２－５．　マスク信号生成回路＞＞＞
　マスク信号生成回路２３は、ノードＮ５の電圧の変化、例えばレベルシフト済みセット信号setdrnの立ち下がり変化に従ってパルス状に変動するセット側のマスク信号SMASKを生成して、それを制御回路２７の保護回路２４に出力する。
　マスク信号生成回路２３は、ノードＮ６の電圧の変化、例えばレベルシフト済みリセット信号resdrnの立ち下がり変化に従ってパルス状に変動するリセット側のマスク信号RMASKを生成して、それを制御回路２７の保護回路２４に出力する。
　以下、マスク信号生成回路２３の微分パルス生成回路２３ａ及びリセット側の微分パルス生成回路２３ｂについて説明する。なお、便宜上、ここでは、ノードＮ５の電圧の変化の一例として、レベルシフト済みセット信号setdrnの立ち下がりが変化した際の微分パルス生成回路２３ａについて説明する。また、ノードＮ６の電圧の変化の一例として、レベルシフト済みセット信号setdrnの立ち下がりが変化した際の微分パルス生成回路２３ｂについて説明する。
＜＜＜２－５－１．　セット側の微分パルス生成回路＞＞＞
　セット側の微分パルス生成回路２３ａは、レベルシフト済みセット信号setdrnの立ち下がり変化に従ってパルス状に変動するマスク信号SMASK（図３参照）を生成して、マスク信号SMASKを制御回路２７の保護回路２４に出力する。ここで、微分パルス生成回路２３ａがマスク信号SMASKをハイレベルにする期間は、パルス生成回路１２がセット信号setをハイレベルにする期間（レベルシフト済みセット信号setdrnがローレベルである期間）よりも短い。
　セット側の微分パルス生成回路２３ａは、セット側の遅延回路２３１ａ、インバータ２３２ａ及びＮＯＲゲート２３３ａを含んで構成される。
　遅延回路２３１ａ及びＮＯＲゲート２３３ａには、レベルシフト済みセット信号setdrnが入力される。遅延回路２３１ａは、レベルシフト済みセット信号setdrnを遅延させて、インバータ２３２ａに出力する。インバータ２３２ａは、遅延回路２３１ａの出力信号を反転させて、ＮＯＲゲート２３３ａに出力する。ＮＯＲゲート２３３ａは、インバータ２３２ａの出力信号Sとレベルシフト済みセット信号setdrnの否定論理和を演算し、その否定論理和を表すマスク信号SMASKを保護回路２４に出力する。ここで、インバータ２３２ａの出力信号Sは、レベルシフト済みセット信号setdrnが遅延して反転したものである。そのため、レベルシフト済みセット信号setdrnが立ち下がった時刻ｔ１からインバータ２３２ａの出力信号Sが立ち上がる時刻ｔ２までの期間Ts中、マスク信号SMASKがハイレベルである。
　遅延回路２３１ａにおける遅延時間、つまりマスク信号SMASKがハイレベルである期間Tsは、パルス生成回路１２がセット信号setをハイレベルにする期間（レベルシフト済みセット信号setdrnがローレベルである期間）よりも短い。
＜＜＜２－５－２．　リセット側の微分パルス生成回路＞＞＞
　リセット側の微分パルス生成回路２３ｂは、レベルシフト済みリセット信号resdrnの立ち下がり変化に従ってパルス状に変動するリセット側のマスク信号RMASK（図３参照）を生成して、マスク信号RMASKを保護回路２４に出力する。ここで、微分パルス生成回路２３ｂがマスク信号RMASKをハイレベルにする期間は、パルス生成回路１２がリセット信号resをハイレベルにする期間（レベルシフト済みリセット信号resdrnがローレベルである期間）よりも短い。
　リセット側の微分パルス生成回路２３ｂはリセット側の遅延回路２３１ｂ、インバータ２３２ｂ及びＮＯＲゲート２３３ｂを含んで構成される。
　遅延回路２３１ｂ及びＮＯＲゲート２３３ｂには、レベルシフト済みリセット信号resdrnが入力される。遅延回路２３１ｂは、レベルシフト済みリセット信号resdrnを遅延させて、インバータ２３２ｂに出力する。インバータ２３２ｂは、遅延回路２３１ｂの出力信号を反転させて、ＮＯＲゲート２３３ｂに出力する。ＮＯＲゲート２３３ｂは、インバータ２３２ｂの出力信号Rとレベルシフト済みリセット信号resdrnの否定論理和を演算し、その否定論理和を表すマスク信号RMASKを制御回路２７の保護回路２４に出力する。ここで、インバータ２３２ｂの出力信号Rは、レベルシフト済みリセット信号resdrnが遅延して反転したものである。そのため、レベルシフト済みリセット信号resdrnが立ち下がった時刻ｔ４からインバータ２３２ｂの出力信号Rが立ち上がる時刻ｔ５までの期間Tr中、マスク信号RMASKがハイレベルである。
　遅延回路２３１ｂにおける遅延時間、つまりマスク信号RMASKがハイレベルである期間Trは、パルス生成回路１２がリセット信号resをハイレベルにする期間（レベルシフト済みリセット信号resdrnがローレベルである期間）よりも短い。
　なお、遅延回路２３１ａ，２３１ｂに遅延時間調整部が設けられており、遅延時間調整部を処理することによって、駆動回路１の用途・目的・使用環境等に応じて遅延回路２３１ａ，２３１ｂの遅延時間を調整できるようにしてもよい。
＜＜＜２－６．　制御回路＞＞＞
　制御回路２７は、レベルシフト済みセット信号setdrn、レベルシフト済みリセット信号resdrn、マスク信号SMASK及びマスク信号RMASKに基づいて駆動信号HOを生成して、その駆動信号HOをパワースイッチング素子５１のゲートに出力する。
　具体的には、時刻ｔ１から時刻ｔ２までの期間中においてハイレベルのマスク信号SMASKが制御回路２７に入力されると、その期間中、制御回路２７は駆動信号HOのレベルを時刻ｔ１の前のレベル、つまりローレベルに保つ。また、時刻ｔ１から時刻ｔ２までの期間中においてハイレベルのマスク信号SMASKが制御回路２７に入力された後に、時刻ｔ２においてローレベルのレベルシフト済みセット信号setdrnが制御回路２７に入力されると、制御回路２７が駆動信号HOをハイレベルにして、パワースイッチング素子５１をオンさせる。また、時刻ｔ３から時刻ｔ４までの期間中においてハイレベルのレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnと、ローレベルのマスク信号SMASK及びマスク信号RMASKが制御回路２７に入力されると、その期間中、制御回路２７は駆動信号HOのレベルを時刻ｔ３の前のレベル、つまりハイレベルに保つ。また、時刻ｔ４から時刻ｔ５までの期間中においてハイレベルのマスク信号RMASKが制御回路２７に入力されると、その期間中、制御回路２７は駆動信号HOのレベルを時刻ｔ４の前のレベル、つまりハイレベルに保つ。また、時刻ｔ４から時刻ｔ５までの期間中においてハイレベルのマスク信号RMASKが制御回路２７に入力された後に、時刻ｔ５においてローレベルのレベルシフト済みリセット信号resdrnが制御回路２７に入力されると、制御回路２７が駆動信号HOをローレベルにして、パワースイッチング素子５１をオフさせる。時刻ｔ６から時刻ｔ１までの期間中においてハイレベルのレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnと、ローレベルのマスク信号SMASK及びマスク信号RMASKが制御回路２７に入力されると、その期間中、制御回路２７は駆動信号HOのレベルを時刻ｔ６の前のレベル、つまりローレベルに保つ。
　制御回路２７は、保護回路２４、ラッチ回路２５及びハイサイドドライバ２６を含んで構成される。
＜＜＜２－６－１．　保護回路＞＞＞
　保護回路２４には、基準電位配線Ｌ２の電位を基準としたハイサイド直流電源６の電圧が供給される。保護回路２４は、レベルシフト済みセット信号setdrn、レベルシフト済みリセット信号resdrn、マスク信号SMASK及びマスク信号RMASKに従ってラッチ回路２５への出力POの状態を決定する。具体的には、保護回路２４は、ハイレベルのマスク信号SMASK又はハイレベルのマスク信号RMASKを入力する間、出力POをハイインピーダンス状態にする。そのような状態の期間は、図３に示す時刻ｔ１から時刻ｔ２までの期間と、時刻ｔ４から時刻ｔ５までの期間である。
　また、保護回路２４は、ハイレベルのマスク信号SMASK又はハイレベルのマスク信号RMASKを入力した後は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnに従った信号を出力する。具体的には、レベルシフト済みセット信号setdrnがローレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであれば、保護回路２４はハイレベルの信号を出力する。そのような状態の期間は時刻ｔ２から時刻ｔ３の期間である。また、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがローレベルであれば、保護回路２４はローレベルの信号を出力する。そのような状態の期間は時刻ｔ５から時刻ｔ６までの期間である。また、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にハイレベルであれば、保護回路２４は出力POをハイインピーダンス状態にする。そのような状態の期間は、時刻ｔ３から時刻ｔ４までの期間と、時刻ｔ６から時刻ｔ１までの期間である。なお、図３に示すレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの波形は正常時のものであるため、図３に図示されていないが、ノイズ等の影響によりレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にローレベルであれば、保護回路２４は出力POをハイインピーダンス状態にする。
　保護回路２４はインバータ２４１，２４２及びスイッチング素子２４３～２４８を含んで構成される。
　スイッチング素子２４３～２４５がＰチャネル型のＭＯＳＦＥＴであり、スイッチング素子２４６～２４８がＮチャネル型のＭＯＳＦＥＴである。スイッチング素子２４３～２４８は、高電位配線Ｌ７から基準電位配線Ｌ２にかけて配列されて、高電位配線Ｌ７と基準電位配線Ｌ２との間において直列に接続されている。図２の例では、スイッチング素子２４３のソースが高電位配線Ｌ７に接続され、スイッチング素子２４３のドレインがスイッチング素子２４４のソースに接続され、スイッチング素子２４４のドレインがスイッチング素子２４５のソースに接続され、スイッチング素子２４５のドレインがスイッチング素子２４６のドレインに接続され、スイッチング素子２４６のソースがスイッチング素子２４７のドレインに接続され、スイッチング素子２４７のソースがスイッチング素子２４８のドレインに接続され、スイッチング素子２４８のソースが基準電位配線Ｌ２に接続されている。なお、Ｐチャンネル型のＭＯＳＦＥＴであるスイッチング素子２４３～２４５の配列順序は図２の例に限るものではなく、スイッチング素子２４３～２４５のゲートの接続先を変更せずにスイッチング素子２４３～２４５の配列順序を入れ換えてもよい。Ｎチャンネル型のＭＯＳＦＥＴであるスイッチング素子２４６～２４８の配列順序についても同様である。
　スイッチング素子２４５とスイッチング素子２４６との間のノードＮ８が保護回路２４の出力ノードである。このノードＮ８がラッチ回路２５の入力端子に接続されている。
　スイッチング素子２４３のゲートがＮＯＲゲート２３３ａの出力端子に接続され、マスク信号SMASKがスイッチング素子２４３のゲートに入力される。これにより、マスク信号SMASKがローレベルである際に、スイッチング素子２４３がオンし、マスク信号SMASKがハイレベルである際に、スイッチング素子２４３がオフする。
　スイッチング素子２４４及びスイッチング素子２４６のゲートがノードＮ５に接続され、レベルシフト済みセット信号setdrnがスイッチング素子２４４及びスイッチング素子２４６のゲートに入力される。これにより、レベルシフト済みセット信号setdrnがローレベルである際に、スイッチング素子２４４がオンするとともに、スイッチング素子２４６がオフする。レベルシフト済みセット信号setdrnがハイレベルである際に、スイッチング素子２４４がオフするとともに、スイッチング素子２４６がオンする。
　スイッチング素子２４５及びスイッチング素子２４７のゲートがインバータ２４１を介してノードＮ６に接続され、レベルシフト済みリセット信号resdrnの反転信号がスイッチング素子２４５及びスイッチング素子２４７のゲートに入力される。これにより、レベルシフト済みリセット信号resdrnがローレベルである際に、スイッチング素子２４５がオフするとともに、スイッチング素子２４７がオンする。レベルシフト済みリセット信号resdrnがハイレベルである際に、スイッチング素子２４５がオンするとともに、スイッチング素子２４７がオフする。
　スイッチング素子２４８のゲートがインバータ２４２を介してＮＯＲゲート２３３ｂの出力端子に接続され、マスク信号RMASKの反転信号がスイッチング素子２４８のゲートに入力される。これにより、マスク信号RMASKがローレベルである際に、スイッチング素子２４８がオンし、マスク信号RMASKがハイレベルである際に、スイッチング素子２４８がオフする。
　ノードＮ８の電気的状態、つまり保護回路２４の出力POの状態は、スイッチング素子２４３～２４８のオン・オフの組合せによって定まる。スイッチング素子２４３～２４５の全てがオンすれば、ノードＮ８の電圧がハイサイド直流電源６によって引き上げられて、保護回路２４の出力POがハイレベルである。スイッチング素子２４６～２４８の全てがオンすれば、ノードＮ８の電圧が基準電位配線Ｌ２の電圧に引き下げられて、保護回路２４の出力POがローレベルである。スイッチング素子２４３～２４５の少なくとも１つがオフし且つスイッチング素子２４６～２４８の少なくとも１つがオフすれば、ノードＮ８がフローティング状態となって、出力POがハイインピーダンス状態である。
　表１及び図３を参照して、より具体的に説明する。表１は、レベルシフト済みセット信号setdrn、レベルシフト済みリセット信号resdrn、マスク信号SMASK、マスク信号RMASK、スイッチング素子２４３～２４８及び保護回路２４の出力POの状態の関係性を示す。
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　時刻ｔ１から時刻ｔ２までの期間中、レベルシフト済みセット信号setdrnがローレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであり、マスク信号SMASKがハイレベルであり、マスク信号RMASKがローレベルである。その期間中、スイッチング素子２４３～２４５のうちスイッチング素子２４３がオフし、スイッチング素子２４６～２４８のうちスイッチング素子２４６，２４７がオフするので、保護回路２４の出力POがハイインピーダンス状態である。
　時刻ｔ２から時刻ｔ３までの期間中、レベルシフト済みセット信号setdrnがローレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがローレベルである。従って、スイッチング素子２４３～２４５の全てがオンするので、保護回路２４の出力POがハイレベルである。
　時刻ｔ３から時刻ｔ４までの期間中、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがローレベルである。その期間中、スイッチング素子２４３～２４５のうちスイッチング素子２４４がオフし、スイッチング素子２４６～２４８のうちスイッチング素子２４７がオフするので、保護回路２４の出力POがハイインピーダンス状態である。
　時刻ｔ４から時刻ｔ５までの期間中、レベルシフト済みセット信号setdrnがハイレベル、レベルシフト済みリセット信号resdrnがローレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがハイレベルである。従って、スイッチング素子２４３～２４５のうちスイッチング素子２４４，２４５がオフし、スイッチング素子２４６～２４８のうちスイッチング素子２４８がオフするので、保護回路２４の出力POがハイインピーダンス状態である。
　時刻ｔ５から時刻ｔ６までの期間中、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがローレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがローレベルである。その期間中、スイッチング素子２４６～２４８の全てがオンするので、保護回路２４の出力POがローレベルである。
　時刻ｔ６から時刻ｔ１までの期間中、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがローレベルである。その期間中、スイッチング素子２４３～２４５のうちスイッチング素子２４４がオフし、スイッチング素子２４６～２４８のうちスイッチング素子２４７がオフするので、保護回路２４の出力POがハイインピーダンス状態である。
　なお、遅延回路２３１ａ，２３１ｂにおける遅延時間、つまりマスク信号SMASK, RMASKがハイレベルである期間Ts, Trは、レベルシフト済みセット信号setdrn又はレベルシフト済みリセット信号resdrnのレベルが切り替わることに伴う保護回路２４の応答時間（つまり、出力POが切り替わろうとする時間）よりも長い。そのため、時刻ｔ１においてレベルシフト済みセット信号setdrnのレベルが切り替わっても、保護回路２４の出力POが瞬時にハイレベルになることを防止できる。時刻ｔ４においてレベルシフト済みリセット信号resdrnのレベルが切り替わる場合についても同様である。
＜＜＜２－６－１．　ラッチ回路＞＞＞
　ラッチ回路２５はインバータ２５１，２５２及び抵抗器２５３を含んで構成される。
　インバータ２５１，２５２には、基準電位配線Ｌ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。インバータ２５１の入力端子がラッチ回路２５の入力端子である。インバータ２５１の入力端子がノードＮ８に接続されている。インバータ２５１の出力端子がインバータ２５２の入力端子に接続されている。抵抗器２５３はインバータ２５２の出力端子とインバータ２５１の入力端子との間に接続されている。
　ラッチ回路２５は、保護回路２４の出力POがハイレベル又はローレベルであればその値を記憶して出力する。また、ラッチ回路２５は、保護回路２４の出力POがハイインピーダンス状態になると、保護回路２４の出力POがハイインピーダンス状態になる直前に記憶した値を保持・出力する。
　時刻ｔ２から時刻ｔ３までの期間中、保護回路２４の出力POがハイレベルであるため、ラッチ回路２５の出力信号ROがハイレベルである。時刻ｔ３から時刻ｔ５までの期間中、保護回路２４の出力POがハイインピーダンス状態になるため、ラッチ回路２５の出力信号ROがハイレベルに保持される。時刻ｔ５から時刻ｔ６までの期間中、保護回路２４の出力POがローレベルであるため、ラッチ回路２５の出力信号ROがローレベルである。時刻ｔ６から時刻ｔ２までの期間中、保護回路２４の出力POがハイインピーダンス状態になるため、ラッチ回路２５の出力信号ROがローレベルに保持される。
＜＜＜２－６－２．　ハイサイドドライバ＞＞＞
　ハイサイドドライバ２６には、基準電位配線Ｌ２の電位を基準としたハイサイド直流電源６の出力電圧が供給される。また、ハイサイドドライバ２６には、ラッチ回路２５の出力信号ROが入力される。ハイサイドドライバ２６は、ラッチ回路２５の出力信号ROに応じた駆動信号HOを生成して、その駆動信号HOをパワースイッチング素子５１のゲートに出力する。つまり、ハイサイドドライバ２６は、ラッチ回路２５の出力信号ROがローレベルであれば、駆動信号HOをローレベルにし、ラッチ回路２５の駆動信号HOがハイレベルであれば、駆動信号HOをハイレベルにする。
　なお、遅延回路２３１ａ，２３１ｂにおける遅延時間に応じた時間の遅延が生じるが、入力回路１１における遅延時間と、遅延回路２３１ａ，２３１ｂにおける遅延時間との和が適切に設計されている。
＜＜＜３．　外来ノイズの発生時＞＞＞
　三相電流等の外来ノイズによって、ノードＮ５の電圧とノードＮ６の電圧のどちらか一方が他方に遅れて変動し、ノードＮ５の電圧及びノードＮ６の電圧が誤って低下することがある。そのような場合でも、ラッチ回路２５が誤動作せず、ハイサイドドライバ２６の駆動信号HOが外来ノイズ発生前の状態に維持される。以下、詳細に説明する。
　時刻ｔ６から時刻ｔ１までの期間において外来ノイズが発生した場合のタイミングチャートを図４に示す。外来ノイズの発生前は、レベルシフト済みセット信号setdrn（ノードＮ５の電圧）及びレベルシフト済みリセット信号resdrn（ノードＮ６の電圧）がハイレベルであり、マスク信号SMASK及びマスク信号RMASKがローレベルであり、駆動信号HOがローレベルである。そして、外来ノイズによってノードＮ５の電圧が時刻ｔ１１において立ち下がり、遅れて、ノードＮ６の電圧が時刻ｔ１２において立ち下がる。その後、ノードＮ５の電圧及びノードＮ６の電圧が時刻ｔ１５において共に立ち上がる。なお、遅延回路２３１ａ，２３２ｂの遅延時間は、外来ノイズによってノードＮ５の電圧が立ち下がる時（時刻ｔ１１）からノードＮ６の電圧が立ち下がる時（時刻ｔ１２）までの期間よりも長くなるように設定されている。また、遅延回路２３１ａ，２３１ｂの遅延時間は、外来ノイズによってノードＮ５又はノードＮ６の電圧が立ち下がることに伴う保護回路２４の応答時間（つまり、出力POが切り替わるとする時間）よりも長い。
　ノードＮ５の電圧の立ち下がりから遅れて、インバータ２３２ａの出力信号Sが時刻ｔ１３において立ち上がる。そのため、時刻ｔ１１から時刻ｔ１３までの期間中、マスク信号SMASKがハイレベルである。ノードＮ６の電圧の立ち下がりから遅れて、インバータ２３２ｂの出力信号Rが時刻ｔ１４において立ち上がる。そのため、時刻ｔ１２から時刻ｔ１４までの期間中、マスク信号RMASKがハイレベルである。
　時刻ｔ１１から時刻ｔ１２までの期間中、ノードＮ５の電圧がローレベルであり、ノードＮ６の電圧がハイレベルであり、マスク信号SMASKがハイレベルであり、マスク信号RMASKがローレベルである。その期間中、スイッチング素子２４３，２４６，２４７がオフするので、保護回路２４の出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOも引き続きローレベルである。
　時刻ｔ１２から時刻ｔ１５までの期間中、ノードＮ５の電圧及びノードＮ６の電圧が共にローレベルであり、マスク信号RMASK及びマスク信号SMASKがローレベルである。その期間中、スイッチング素子２４５，２４６がオフするので、保護回路２４の出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOも引き続きローレベルである。
　時刻ｔ１５の後、ノードＮ５の電圧及びノードＮ６の電圧が共にハイレベルである。従って、スイッチング素子２４４，２４７がオフするので、出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOも引き続きローレベルである。
　なお、図３に示す時刻ｔ６から時刻ｔ１までの期間において、外来ノイズによってノードＮ５の電圧が立ち下がり、遅れて、ノードＮ６の電圧が立ち下がった場合も、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOが引き続きローレベルである。
　時刻ｔ３から時刻ｔ４までの期間において外来ノイズが発生した場合のタイミングチャートを図５に示す。外来ノイズの発生前は、レベルシフト済みセット信号setdrn（ノードＮ５の電圧）及びレベルシフト済みリセット信号resdrn（ノードＮ６の電圧）が共にハイレベルであり、マスク信号SMASK及びマスク信号RMASKがローレベルであり、駆動信号HOがハイレベルである。そして、外来ノイズによってノードＮ６の電圧が時刻ｔ２１において立ち下がり、遅れて、ノードＮ５の電圧が時刻ｔ２２において立ち下がる。その後、ノードＮ５の電圧及びノードＮ６の電圧が時刻ｔ２５において共に立ち上がる。なお、遅延回路２３１ａ，２３１ｂの遅延時間は、外来ノイズによってノードＮ６の電圧が立ち下がる時（時刻ｔ２１）からノードＮ５の電圧が立ち下がる時（時刻ｔ２２）までの期間よりも長くなるように設定されている。
　ノードＮ６の電圧の立ち下がりから遅れて、インバータ２３２ｂの出力信号Rが時刻ｔ２３において立ち上がる。そのため、時刻ｔ２１から時刻ｔ２３までの期間中、マスク信号RMASKがハイレベルである。ノードＮ５の電圧の立ち下がりから遅れて、インバータ２３２ａの出力信号Sが時刻ｔ２４において立ち上がる。そのため、時刻ｔ２２から時刻ｔ２４までの期間中、マスク信号SMASKがハイレベルである。
　時刻ｔ２１から時刻ｔ２２までの期間中、ノードＮ５の電圧がハイレベルであり、ノードＮ６の電圧がローレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがハイレベルである。その期間中、スイッチング素子２４４，２４５，２４８がオフするので、保護回路２４の出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOも引き続きハイレベルである。
　時刻ｔ２２から時刻ｔ２５までの期間中、ノードＮ６の電圧及びノードＮ５の電圧が共にローレベルである。その期間中、スイッチング素子２４５，２４６がオフするので、保護回路２４の出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOも引き続きハイレベルである。
　時刻ｔ２５の後、ノードＮ５の電圧及びノードＮ６の電圧が共にハイレベルであり、マスク信号RMASK及びマスク信号SMASKがローレベルである。従って、スイッチング素子２４４，２４７がオフするので、出力POがハイインピーダンス状態である。ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOも引き続きハイレベルである。
　なお、図３に示す時刻ｔ３から時刻ｔ４までの期間において、外来ノイズによってノードＮ６の電圧が立ち下がり、遅れて、ノードＮ５の電圧が立ち下がった場合も、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOが引き続きハイレベルである。
＜＜＜４．　まとめ＞＞＞
　外来ノイズに起因して、ノードＮ５の電圧とノードＮ６の電圧のどちらか一方が他方に遅れて、ノードＮ５の電圧とノードＮ６の電圧が誤って低下した場合でも、ラッチ回路２５が誤動作せず、駆動信号HOが外来ノイズ発生前の状態に維持される。
＜＜＜５．　変形例＞＞＞
　上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。本発明にはその等価物が含まれるのはいうまでもない。例えば、以下の（１）～（２）に示すような変形が可能である。以下の（１），（２）の変形を組み合わせて適用してもよい。
（１）　第１の変形例
　上記実施形態では、微分パルス生成回路２３ａによって出力されるマスク信号SMASKは、レベルシフト済みセット信号setdrnの立ち下がり変化によってハイレベルになる。更に、微分パルス生成回路２３ｂによって出力されるマスク信号RMASKは、レベルシフト済みリセット信号resdrnの立ち下がり変化によってハイレベルになる。
　それに対して、図６に示すように、微分パルス生成回路２３ａによって出力されるマスク信号SMASKが、レベルシフト済みセット信号setdrnの立ち下がり変化のみならず、レベルシフト済みセット信号setdrnの立ち上がり変化によってもハイレベルになってもよい。更に、微分パルス生成回路２３ｂによって出力されるマスク信号RMASKが、レベルシフト済みリセット信号resdrnの立ち下がり変化のみならず、レベルシフト済みリセット信号resdrnの立ち上がり変化によってもハイレベルになってもよい。なお、図６に示す各信号の波形は、時刻ｔ１の状態から時刻ｔ６ａの状態を経て時刻ｔ１の状態に遷移するように、周期的に繰り返し変化するものである。
　微分パルス生成回路２３ａ及び微分パルス生成回路２３ｂは、図６に示す波形のマスク信号SMASK及びマスク信号RMASKをそれぞれ出力するべく、具体的には図７に示すように構成されている。
　図７に示すように、微分パルス生成回路２３ａは遅延回路２３１ａ、インバータ２３２ａ及びＮＯＲゲート２３３ａに加えて、ＡＮＤゲート２３４ａ及びＯＲゲート２３５ａを含んで構成される。
　遅延回路２３１ａ、ＮＯＲゲート２３３ａ及びＡＮＤゲート２３４ａには、レベルシフト済みセット信号setdrnが入力される。遅延回路２３１ａは、レベルシフト済みセット信号setdrnを遅延させて、インバータ２３２ａに出力する。インバータ２３２ａは、遅延回路２３１ａの出力信号を反転させて、ＮＯＲゲート２３３ａ及びＡＮＤゲート２３４ａに出力する。ＮＯＲゲート２３３ａは、インバータ２３２ａの出力信号Sとレベルシフト済みセット信号setdrnの否定論理和を演算し、その否定論理和を表す信号をＯＲゲート２３５ａに出力する。ＡＮＤゲート２３４ａは、インバータ２３２ａの出力信号Sとレベルシフト済みセット信号setdrnの論理積を演算し、その論理積を表す信号をＯＲゲート２３５ａに出力する。ＯＲゲート２３５ａは、ＮＯＲゲート２３３ａの出力信号とＡＮＤゲート２３４ａの出力信号の論理和を演算し、その論理和を表すマスク信号SMASKをスイッチング素子２４３のゲートに出力する。
　微分パルス生成回路２３ｂは遅延回路２３１ｂ、インバータ２３２ｂ及びＮＯＲゲート２３３ｂに加えて、ＡＮＤゲート２３４ｂ及びＯＲゲート２３５ｂを含んで構成される。
　遅延回路２３１ｂ、ＮＯＲゲート２３３ｂ及びＡＮＤゲート２３４ｂには、レベルシフト済みリセット信号resdrnが入力される。遅延回路２３１ｂは、レベルシフト済みリセット信号resdrnを遅延させて、インバータ２３２ｂに出力する。インバータ２３２ｂは、遅延回路２３１ｂの出力信号を反転させて、ＮＯＲゲート２３３ｂ及びＡＮＤゲート２３４ｂに出力する。ＮＯＲゲート２３３ｂは、インバータ２３２ｂの出力信号Rとレベルシフト済みリセット信号resdrnの否定論理和を演算し、その否定論理和を表す信号をＯＲゲート２３５ｂに出力する。ＡＮＤゲート２３４ｂは、インバータ２３２ｂの出力信号Rとレベルシフト済みセット信号setdrnの論理積を演算し、その論理積を表す信号をＯＲゲート２３５ｂに出力する。ＯＲゲート２３５ｂは、ＮＯＲゲート２３３ｂの出力信号とＡＮＤゲート２３４ｂの出力信号の論理和を演算し、その論理和を表すマスク信号RMASKをスイッチング素子２４８のゲートに出力する。
　図６に示すように、時刻ｔ３においてレベルシフト済みセット信号setdrnが立ち上がる際に、マスク信号SMASKが立ち上がる。そして、遅延回路２３１ａの遅延時間に相当する期間の経過後、時刻ｔ３ａにおいてマスク信号SMASKが立ち下がる。時刻ｔ３から時刻ｔ３ａまでの期間では、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであり、マスク信号SMASKがハイレベルであり、マスク信号RMASKがローレベルである。そのため、スイッチング素子２４３～２４５のうちスイッチング素子２４４がオフし、スイッチング素子２４６～２４８のうちスイッチング素子２４７がオフする。そうすると、出力POがハイインピーダンス状態であり、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOがハイレベルである。
　また、時刻ｔ６においてレベルシフト済みリセット信号resdrnが立ち上がる際に、マスク信号RMASKが立ち上がる。そして、遅延回路２３１ｂの遅延時間に相当する期間の経過後、時刻ｔ６ａにおいてマスク信号RMASKが立ち下がる。時刻ｔ６から時刻ｔ６ａまでの期間では、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがハイレベルである。スイッチング素子２４３～２４５のうちスイッチング素子２４４がオフし、スイッチング素子２４６～２４８のうちスイッチング素子２４７がオフする。そうすると、出力POがハイインピーダンス状態であり、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOがローレベルである。
　外来ノイズによってノードＮ５の電圧及びノードＮ６の電圧がハイレベルになった場合、その後ノードＮ５の電圧とノードＮ６の電圧のどちらか一方が他方に遅れて立ち下がったものとしても、ラッチ回路２５が誤動作しない。以下、詳細に説明する。
　時刻ｔ６ａから時刻ｔ１までの期間において外来ノイズが発生した場合のタイミングチャートを図８に示す。外来ノイズによってノードＮ５の電圧が時刻ｔ１１において立ち下がり、遅れて、ノードＮ６の電圧が時刻ｔ１２において立ち下がる。その後、ノードＮ５の電圧が時刻ｔ１５において立ち上り、遅れて、ノードＮ６の電圧が時刻ｔ１６において立ち上がる。
　図４を参照して説明した通り、時刻ｔ１１から時刻ｔ１５までの期間中、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOがローレベルである。
　時刻ｔ１５におけるノードＮ５の電圧の立ち上がりから遅れて、インバータ２３２ａの出力信号Sが時刻ｔ１７において立ち下がる。そのため、時刻ｔ１５から時刻ｔ１７までの期間中、マスク信号SMASKがハイレベルである。時刻ｔ１６におけるノードＮ６の電圧の立ち上がりから遅れて、インバータ２３２ｂの出力信号Rが時刻ｔ１８において立ち下がる。そのため、時刻ｔ１６から時刻ｔ１８までの期間中、マスク信号RMASKがハイレベルである。
　時刻ｔ１５から時刻ｔ１６までの期間中、ノードＮ５の電圧がハイレベルであり、ノードＮ６の電圧がローレベルであり、マスク信号SMASKがハイレベルであり、マスク信号RMASKがローレベルである。その期間中、スイッチング素子２４３～２４５がオフし、スイッチング素子２４６～２４８がオンするので、保護回路２４の出力POがローレベルである。そのため、ラッチ回路２５の出力信号ROがローレベルであり、駆動信号HOが引き続きローレベルである。
　時刻ｔ１６から時刻ｔ１８までの期間中、ノードＮ６の電圧及びノードＮ５の電圧が共にハイレベルである。その期間中、スイッチング素子２４４，２４７がオフするので、保護回路２４の出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOが引き続きローレベルである。
　時刻ｔ３ａから時刻ｔ４までの期間において外来ノイズが発生した場合のタイミングチャートを図９に示す。外来ノイズによってレベルシフト済みリセット信号resdrnが時刻ｔ２１において立ち下がり、遅れて、ノードＮ５の電圧が時刻ｔ２２において立ち下がる。その後、ノードＮ６の電圧が時刻ｔ２５において立ち上り、遅れて、ノードＮ５の電圧が時刻ｔ２６において立ち上がる。
　図５を参照して説明した通り、時刻ｔ２１から時刻ｔ２５までの期間中、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOがハイレベルである。
　時刻ｔ２５におけるノードＮ６の電圧の立ち上がりから遅れて、インバータ２３２ｂの出力信号Rが時刻ｔ２７において立ち下がる。そのため、時刻ｔ２５から時刻ｔ２７までの期間中、マスク信号RMASKがハイレベルである。時刻ｔ２６におけるノードＮ５の電圧の立ち上がりから遅れて、インバータ２３２ａの出力信号Sが時刻ｔ２８において立ち下がる。そのため、時刻ｔ２６から時刻ｔ２８までの期間中、マスク信号SMASKがハイレベルである。
　時刻ｔ２５から時刻ｔ２６までの期間中、ノードＮ５の電圧がローレベルであり、ノードＮ６の電圧がハイレベルであり、マスク信号SMASKがローレベルであり、マスク信号RMASKがハイレベルである。その期間中、スイッチング素子２４３～２４５がオンし、スイッチング素子２４６～２４８がオフするので、保護回路２４の出力POがハイレベルである。そのため、ラッチ回路２５の出力信号ROがハイレベルであり、駆動信号HOが引き続きハイレベルである。
　時刻ｔ２６から時刻ｔ２８までの期間中、ノードＮ６の電圧及びノードＮ５の電圧が共にハイレベルである。その期間中、スイッチング素子２４４，２４７がオフするので、保護回路２４の出力POがハイインピーダンス状態である。そのため、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOが引き続きハイレベルである。
（２）　第２の変形例
　ラッチ回路２５がフリップフロップ回路であってもよい。この場合、ノードＮ５がインバータ及び保護回路２４を介してフリップフロップのＳ端子に接続され、ノードＮ６がインバータ及び保護回路２４を介してフリップフロップのＲ端子に接続され、フリップフロップのＱ端子がハイサイドドライバ２６に接続されている。この場合、保護回路２４の構成は図１及び図２に示した構成とは異なるが、その保護回路２４は次のような機能を有する。
　保護回路２４は、ハイレベルのマスク信号SMASK又はハイレベルのマスク信号RMASKを入力する間、レベルシフト済みセット信号setdrnの反転信号及びレベルシフト済みリセット信号resdrnの反転信号を通過させない。そのため、レベルシフト済みセット信号setdrnの反転信号が保護回路２４からフリップフロップのＳ端子に出力されず、レベルシフト済みリセット信号resdrnの反転信号がフリップフロップのＲ端子に出力されない。
　また、保護回路２４は、ハイレベルのマスク信号SMASK又はハイレベルのマスク信号RMASKを入力した後は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの反転信号が共にハイレベル又はローレベルであれば、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnを通過させない。そのため、レベルシフト済みセット信号setdrnの反転信号が保護回路２４からフリップフロップのＳ端子に出力されず、レベルシフト済みリセット信号resdrnの反転信号がフリップフロップのＲ端子に出力されない。
　また、保護回路２４は、ハイレベルのマスク信号SMASK又はハイレベルのマスク信号RMASKを入力した後は、レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrnのどちらか一方がハイレベルであり、他方がローレベルであれば、レベルシフト済みセット信号setdrnの反転信号及びレベルシフト済みリセット信号resdrnの反転信号を通過させる。そのため、レベルシフト済みセット信号setdrnの反転信号が保護回路２４からフリップフロップのＳ端子に出力され、レベルシフト済みリセット信号resdrnの反転信号がフリップフロップのＲ端子に出力される。
　以上のような保護回路２４及びフリップフロップが設けられている場合でも、外来ノイズによるフリップフロップの誤動作を防止できる。つまり、外来ノイズによってノードＮ５の電圧とノードＮ６の電圧のどちらか一方が他方に遅れて、ノードＮ５の電圧とノードＮ６の電圧が誤って低下した場合でも、フリップフロップが誤動作せず、駆動信号HOが外来ノイズ発生前の状態に維持される。
＝＝＝＝＝第２の実施の形態＝＝＝＝＝
　以下、図面を参照して、本発明の第２実施形態について説明する。
＜＜＜１．　駆動回路の概要＞＞＞
　図１０は、駆動回路１Ａ、出力回路５及び負荷９を示す図である。図１１は、微分パルス生成回路３１、引き下げ回路３２、引き上げ回路３７及び保護回路２４Ａの構成を説明するための図面である。図１２は、セット信号set、レベルシフト済みセット信号setdrn、リセット信号res、レベルシフト済みリセット信号resdrn、出力信号DON、出力信号nDON、マスク信号NCHON、出力信号nPCHON、出力PO、出力信号RO及び駆動信号HOの関係を表したタイミングチャートである。図１２に示す各信号の波形は、時刻ｔ４０の状態から時刻ｔ４９の状態を経て時刻ｔ４０の状態に遷移するように、周期的に繰り返し変化するものである。ここで、第１実施形態の出力回路５、直流電源７、ハイサイド直流電源６、高圧直流電源８、負荷９及びローサイド制御回路４０は第１実施形態のそれと同一に設けられている。また、第２実施形態の駆動回路１Ａと第１実施形態の駆動回路１との間で互いに共通する構成要素には同一の符号を付す。同一の符号を付された構成要素は同一に設けられているとともに同一の機能を有する。そのため、以下では、第２実施形態の駆動回路１Ａの構成要素については、第１実施形態の駆動回路１と相違する点を主に説明する。
　第２実施形態の駆動回路１Ａは、前段回路１０と、レベルシフト回路２１と、マスク信号生成回路としての微分パルス生成回路３１と、制御回路２７Ａと、ダイオード２８，２９と、ローサイド制御回路４０とを含んで構成される。制御回路２７Ａは、ラッチ制御回路３６と、ラッチ回路２５と、ハイサイドドライバ２６とを含んで構成される。ラッチ制御回路３６は、引き下げ回路３２と、引き上げ回路３７と、保護回路２４Ａとを含んで構成される。ここで、前段回路１０、レベルシフト回路２１、ラッチ回路２５、ハイサイドドライバ２６及びダイオード２８，２９は、第１実施形態の駆動回路１と共通した構成要素であり、これらは第１実施形態と同様に設けられている。
＜＜＜２．　微分パルス生成回路＞＞＞
　微分パルス生成回路３１は、ノードＮ５の電圧又はノードＮ６の電圧の変化、例えばレベルシフト済みセット信号setdrn又はレベルシフト済みリセット信号resdrnの立ち下がり変化に従ってパルス状に変動するマスク信号NCHONを生成し、そのマスク信号NCHONを引き下げ回路３２及び引き上げ回路３７に出力する。ここで、微分パルス生成回路３１がマスク信号NCHONをハイレベルにする期間は、パルス生成回路１２がセット信号set又はリセット信号resをハイレベルにする期間（レベルシフト済みセット信号setdrn又はレベルシフト済みリセット信号resdrnがローレベルである期間）よりも短い。
　微分パルス生成回路３１は、ＮＡＮＤゲート３１１、遅延回路３１２，インバータ３１３及びＡＮＤゲート３１４を含んで構成される。
　ＮＡＮＤゲート３１１には、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが入力される。ＮＡＮＤゲート３１１は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの否定論理積を演算し、その否定論理積を表す出力信号DONを遅延回路３１２及びＡＮＤゲート３１４に出力する。遅延回路３１２は、ＮＡＮＤゲート３１１の出力信号を遅延させて、インバータ３１３に出力する。インバータ３１３は、遅延回路３１２の出力信号を反転させて、ＡＮＤゲート３１４に出力する。ＡＮＤゲート３１４は、ＮＡＮＤゲート３１１の出力信号DONとインバータ３１３の出力信号nDONの論理積を演算し、その論理積を表すマスク信号NCHONを引き下げ回路３２及びＯＲゲート３３に出力する。
　ここで、インバータ３１３の出力信号nDONは、ＮＡＮＤゲート３１１の出力信号DONを遅延して反転したものである。そのため、図１２に示す出力信号DONが立ち上がった時刻ｔ４１，ｔ４６から出力信号nDONが立ち下がった時刻ｔ４２，ｔ４７までの期間中は、マスク信号NCHONがハイレベルである。
＜＜＜３．　制御回路＞＞＞
　　制御回路２７Ａは、レベルシフト済みセット信号setdrn、レベルシフト済みリセット信号resdrn及びマスク信号NCHONに基づいて駆動信号HOを生成して、その駆動信号HOをパワースイッチング素子５１のゲートに出力する。
　具体的には、時刻ｔ４１から時刻ｔ４２までの期間中においてハイレベルのマスク信号NCHONが制御回路２７Ａに入力されると、時刻ｔ４１から時刻ｔ４３までの期間中、制御回路２７Ａが駆動信号HOのレベルを時刻ｔ４１の前のレベル、つまりローレベルにする。また、時刻ｔ４１から時刻ｔ４２までの期間中においてハイレベルのマスク信号NCHONが制御回路２７Ａに入力された後に、時刻ｔ４３においてローレベルのレベルシフト済みセット信号setdrnが制御回路２７Ａに入力されると、制御回路２７Ａが駆動信号HOをハイレベルにして、パワースイッチング素子５１をオンさせる。また、時刻ｔ４４から時刻ｔ４６までの期間中においてハイレベルのレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnとローレベルのマスク信号NCHONが制御回路２７Ａに入力されると、その期間中、制御回路２７Ａが駆動信号HOのレベルを時刻ｔ４６の前のレベル、つまりハイレベルにする。また、時刻ｔ４６から時刻ｔ４７までの期間中においてハイレベルのマスク信号NCHONが制御回路２７Ａに入力された後に、時刻ｔ４８においてローレベルのレベルシフト済みリセット信号resdrnが制御回路２７Ａに入力されると、制御回路２７Ａが駆動信号HOをローレベルにして、パワースイッチング素子５１をオフさせる。時刻ｔ４９から時刻ｔ４１までの期間中においてハイレベルのレベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnとローレベルのマスク信号NCHONが制御回路２７Ａに入力されると、その期間中、制御回路２７が駆動信号HOのレベルを時刻ｔ４９の前のレベル、つまりローレベルにする。
　上述のように、制御回路２７Ａは、ラッチ制御回路３６と、ラッチ回路２５と、ハイサイドドライバ２６とを含んで構成される。
＜＜＜３－１．　ラッチ制御回路＞＞＞
　ラッチ制御回路３６は、レベルシフト済みセット信号setdrn、レベルシフト済みリセット信号resdrn及びマスク信号NCHONに従ってラッチ回路２５への出力を決定する。具体的には、ラッチ制御回路３６は、ハイレベルのマスク信号NCHONを入力する間、出力POをハイインピーダンス状態にする。そのような状態の期間は、図１２に示す時刻ｔ４１から時刻ｔ４２までの期間と、時刻ｔ４６から時刻ｔ４７までの期間である。
　また、ラッチ制御回路３６は、ハイレベルのマスク信号NCHONを入力した後は、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnに従った信号を出力する。具体的には、ハイレベルのマスク信号NCHONの入力後に、レベルシフト済みセット信号setdrnがローレベルであり、レベルシフト済みリセット信号resdrnがハイレベルであれば、ラッチ制御回路３６はハイレベルの信号を出力する。そのような状態の期間は時刻ｔ４３から時刻ｔ４４の期間である。また、ハイレベルのマスク信号NCHONの入力後に、レベルシフト済みセット信号setdrnがハイレベルであり、レベルシフト済みリセット信号resdrnがローレベルであれば、ラッチ制御回路３６はローレベルの信号を出力する。そのような状態の期間は時刻ｔ４８から時刻ｔ４９までの期間である。また、ハイレベルのマスク信号NCHONの入力後に、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にローレベルであれば、ラッチ制御回路３６は出力POをハイインピーダンス状態にする。そのような状態の期間は、時刻ｔ４２から時刻ｔ４３までの期間と、時刻ｔ４７から時刻ｔ４８までの期間である。また、ハイレベルのマスク信号NCHONの入力後に、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にハイレベルであれば、ラッチ制御回路３６は出力POをハイインピーダンス状態にする。そのような状態の期間は、時刻ｔ４４から時刻ｔ４６までの期間と、時刻ｔ４９から時刻ｔ４１までの期間である。
　上述のように、ラッチ制御回路３６は、引き下げ回路３２と、引き上げ回路３７と、保護回路２４Ａとを含んで構成される。
＜＜＜３－１－１．　引き下げ回路＞＞＞
　引き下げ回路３２は、微分パルス生成回路３１の出力信号、つまりマスク信号NCHONがハイレベルである際に（例えば、ノードＮ５又はノードＮ６の電圧が低下した際に）、ノードＮ５，Ｎ６の電圧をハイサイドの基準電位配線Ｌ２の電圧に引き下げる。これにより、引き下げ回路３２は、ノードＮ５及びノードＮ６の電圧レベルをローレベルにする。
　引き下げ回路３２はセット側のスイッチング素子３２１ａ及びリセット側のスイッチング素子３２１ｂを含んで構成される。
　スイッチング素子３２１ａ，３２１ｂはＮチャネル型のＭＯＳＦＥＴである。スイッチング素子３２１ａのドレインがノードＮ５に接続され、スイッチング素子３２１ａのソースが基準電位配線Ｌ２に接続されている。スイッチング素子３２１ｂのドレインがノードＮ６に接続され、スイッチング素子３２１ｂのソースが基準電位配線Ｌ２に接続されている。スイッチング素子３２１ａ，３２１ｂのゲートが微分パルス生成回路３１のＡＮＤゲート３１４の出力端子に接続され、マスク信号NCHONがスイッチング素子３２１ａ，３２１ｂのゲートに入力される。これにより、スイッチング素子３２１ａ，３２１ｂがマスク信号NCHONに基づきオン・オフする。
　マスク信号NCHONがハイレベルである際、スイッチング素子３２１ａ，３２１ｂが共にオンする。そのため、ノードＮ５，Ｎ６の電圧が基準電位配線Ｌ２の電圧に引き下げられる。一方、マスク信号NCHONがローレベルである際、スイッチング素子３２１ａ，３２１ｂが共にオフするので、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が高インピーダンスになる。
＜＜＜３－１－２．　引き上げ回路＞＞＞
　引き上げ回路３７は、ハイレベルのマスク信号NCHONが引き上げ回路３７に入力された後の短期間、ノードＮ５，Ｎ６と高電位配線Ｌ７とを接続することによってノードＮ５，Ｎ６に高電位配線Ｌ７の電圧を印加する。そのような状態の期間は、時刻ｔ４２から時刻ｔ４３までの期間と、時刻ｔ４７から時刻ｔ４８までの期間である。
　引き上げ回路３７はＯＲゲート３３及び開閉回路３４を含んで構成され、開閉回路３４はセット側のスイッチング素子３４１ａ及びリセット側のスイッチング素子３４１ｂを含んで構成される。
　ＯＲゲート３３の各入力端子はＡＮＤゲート３１４の出力端子、ノードＮ５及びノードＮ６にそれぞれ接続されている。ＯＲゲート３３は、マスク信号NCHONとレベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrnの論理和を演算し、その論理和を表す出力信号nPCHONを出力する。
　ここで、次の（ａ）～（ｃ）の全ての条件を満たすと、ＯＲゲート３３の出力信号nPCHONがローレベルとなり、次の（ａ）～（ｃ）の何れか１つの条件でも満たさないと、ＯＲゲート３３の出力信号nPCHONがハイレベルとなる。
（ａ）　マスク信号NCHONがローレベルであること。つまり、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnのどちらにも立ち上がり変化が発生しておらず、微分パルス生成回路３１によってパルスが生成されていないこと。
（ｂ）　レベルシフト済みセット信号setdrnがローレベルであること。
（ｃ）　レベルシフト済みリセット信号resdrnがローレベルであること。
　スイッチング素子３４１ａ，３４１ｂはＰチャネル型のＭＯＳＦＥＴである。スイッチング素子３４１ａのソースが高電位配線Ｌ７に接続され、スイッチング素子３４１ａのドレインがノードＮ５に接続されている。スイッチング素子３４１ｂのソースが高電位配線Ｌ７に接続され、スイッチング素子３４１ｂのドレインがノードＮ６に接続されている。スイッチング素子３４１ａ，３４１ｂのゲートがＯＲゲート３３の出力端子に接続され、ＯＲゲート３３の出力信号nPCHONがスイッチング素子３４１ａ，３４１ｂのゲートに入力される。これにより、スイッチング素子３４１ａ，３４１ｂがＯＲゲート３３の出力信号nPCHONに基づきオン・オフする。
　ＯＲゲート３３の出力信号nPCHONがローレベルである際、スイッチング素子３４１ａ，３４１ｂが共にオンする。そのため、ノードＮ５，Ｎ６と高電位配線Ｌ７とが接続され、高電位配線Ｌ７の電圧がノードＮ５，Ｎ６に印加される。一方、ＯＲゲート３３の出力信号nPCHONがハイレベルである際、スイッチング素子３４１ａ，３４１ｂが共にオフするので、ノードＮ５，Ｎ６と高電位配線Ｌ７との間が高インピーダンスになる。
＜＜＜３－１－３．　保護回路＞＞＞
　保護回路２４Ａには、基準電位配線Ｌ２の電位を基準としたハイサイド直流電源６の電圧が供給される。保護回路２４Ａは、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnに基づいて、ラッチ回路２５への出力POの状態を決定する。図１２に示すように、レベルシフト済みセット信号setdrnがローレベルであり且つレベルシフト済みリセット信号resdrnがハイレベルである場合、保護回路２４Ａがハイレベルの信号をラッチ回路２５に出力する。そのような状態の期間は、時刻ｔ４３から時刻ｔ４４までの期間である。
　レベルシフト済みセット信号setdrnがハイレベルであり且つレベルシフト済みリセット信号resdrnがローレベルである場合、保護回路２４Ａがローレベルの信号をラッチ回路２５に出力する。そのような状態の期間は、時刻ｔ４８から時刻ｔ４９までの期間である。
　レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrnが共にローレベル又はハイレベルである場合、保護回路２４Ａが出力POをハイインピーダンス状態にする。そのような状態の期間は、時刻ｔ４４から時刻ｔ４８までの期間と、時刻ｔ４９から時刻ｔ４３までの期間である。
　保護回路２４Ａはインバータ２４１Ａ及びスイッチング素子２４４Ａ～２４７Ａを含んで構成される。
　スイッチング素子２４４Ａ，２４５ＡがＰチャネル型のＭＯＳＦＥＴであり、スイッチング素子２４６Ａ，２４７ＡがＮチャネル型のＭＯＳＦＥＴである。スイッチング素子２４４Ａ～２４７Ａは、高電位配線Ｌ７から基準電位配線Ｌ２にかけて配列されて、高電位配線Ｌ７と基準電位配線Ｌ２との間において直列に接続されている。一例として、スイッチング素子２４４Ａのソースが高電位配線Ｌ７に接続され、スイッチング素子２４４Ａのドレインがスイッチング素子２４５Ａのソースに接続され、スイッチング素子２４５Ａのドレインがスイッチング素子２４６Ａのドレインに接続され、スイッチング素子２４６Ａのソースがスイッチング素子２４７Ａのドレインに接続され、スイッチング素子２４７Ａのソースが基準電位配線Ｌ２に接続されている。
　スイッチング素子２４４Ａ及びスイッチング素子２４６ＡのゲートがノードＮ５に接続され、レベルシフト済みセット信号setdrnがスイッチング素子２４４Ａ及びスイッチング素子２４６Ａのゲートに入力される。これにより、レベルシフト済みセット信号setdrnがローレベルである際に、スイッチング素子２４４Ａがオンするとともに、スイッチング素子２４６Ａがオフする。レベルシフト済みセット信号setdrnがハイレベルである際に、スイッチング素子２４４Ａがオフするとともに、スイッチング素子２４６Ａがオンする。
　スイッチング素子２４５Ａ及びスイッチング素子２４７Ａのゲートがインバータ２４１Ａを介してノードＮ６に接続され、レベルシフト済みリセット信号resdrnの反転信号がスイッチング素子２４５Ａ及びスイッチング素子２４７Ａのゲートに入力される。これにより、レベルシフト済みリセット信号resdrnがローレベルである際に、スイッチング素子２４５Ａがオフするとともに、スイッチング素子２４７Ａがオンする。レベルシフト済みリセット信号resdrnがハイレベルである際に、スイッチング素子２４５Ａがオンするとともに、スイッチング素子２４７Ａがオフする。
　ノードＮ８の電気的状態、つまり保護回路２４Ａの出力POの状態は、スイッチング素子２４４Ａ～２４７Ａのオン・オフの組合せによって定まる。スイッチング素子２４４Ａ，２４５Ａが共にオンして、スイッチング素子２４６Ａ，２４７Ａが共にオフすれば、ノードＮ８の電圧がハイサイド直流電源６によって引き上げられて、出力POがハイレベルである。スイッチング素子２４６Ａ，２４７Ａが共にオンして、スイッチング素子２４４Ａ，２４５Ａが共にオフすれば、ノードＮ８の電圧が基準電位配線Ｌ２の電圧に引き下げられて、出力POがローレベルである。スイッチング素子２４４Ａ，２４５Ａの少なくとも１つがオフし且つスイッチング素子２４６Ａ，２４７Ａの少なくとも１つがオフすれば、ノードＮ８がフローティング状態となって、出力POがハイインピーダンス状態である。具体的には、表２に示すとおりである。表２は、レベルシフト済みセット信号setdrn、レベルシフト済みリセット信号resdrn、スイッチング素子２４４Ａ～２４７Ａ及び保護回路２４Ａの出力POの状態の関係性を示す。
Figure JPOXMLDOC01-appb-T000002
＜＜＜４．　駆動回路の動作＞＞＞
　時刻ｔ４０の前、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にハイレベルであり、保護回路２４Ａの出力POがハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOがローレベルである。また、ＮＡＮＤゲート３１１の出力信号DONがローレベルであり、インバータ３１３の出力信号nDONがハイレベルであり、ＯＲゲート３３の出力信号nPCHONがハイレベルである。
　時刻ｔ４０にレベルシフトスイッチング素子２１１ａがセット信号setによりオンして、レベルシフト済みセット信号setdrnが立ち下がり始める。そうすると、ＮＡＮＤゲート３１１の出力信号DONが立ち上がり始める。そして、時刻ｔ４１にＮＡＮＤゲート３１１の出力信号DONがＡＮＤゲート３１４の閾値を超えて、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがハイレベルになる。ここで、保護回路２４Ａのスイッチング素子２４４Ａ，２４６Ａの充放電時間は時刻ｔ４０から時刻ｔ４１までの期間よりも長いため、レベルシフト済みセット信号setdrnが時刻ｔ４０において立ち下がり始めても、スイッチング素子２４４Ａ，２４６Ａのオン・オフが切り替わることがない。
　ハイレベルのマスク信号NCHONによって引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオンする。これにより、ノードＮ５，Ｎ６の電圧が基準電位配線Ｌ２の電圧によって引き下げられ、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にローレベルになる。そうすると、スイッチング素子２４５Ａ，２４６Ａがオフする。そのため、時刻ｔ４１以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きローレベルである。
　その後、インバータ３１３の出力信号nDONがＮＡＮＤゲート３１１の出力信号DONに遅れて立ち下がり、時刻ｔ４２にインバータ３１３の出力信号nDONがＡＮＤゲート３１４の閾値以下になり、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがローレベルになる。これにより、引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオフして、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が開放されるが、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが未だローレベルである。そのため、時刻ｔ４２以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きローレベルである。
　時刻ｔ４２において、マスク信号NCHON、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの全てがローレベルであるため、ＯＲゲート３３の出力信号nPCHONがローレベルになる。そのため、引き上げ回路３７のスイッチング素子３４１ａ，３４１ｂがオンする。これにより、ノードＮ６の電圧が高電位配線Ｌ７の電圧によって引き上げられ、時刻ｔ４３においてレベルシフト済みリセット信号resdrnがハイレベルになる。一方、ノードＮ５の電圧は引き上げられず、レベルシフト済みセット信号setdrnがローレベルに保たれる。これは、レベルシフトスイッチング素子２１１ａがオンしているためである。
　従って、時刻ｔ４３において保護回路２４Ａの出力POがハイレベルになり、ラッチ回路２５の出力信号RO及び駆動信号HOがハイレベルになる。
　また、時刻ｔ４３においてレベルシフト済みリセット信号resdrnがハイレベルになるため、ＯＲゲート３３の出力信号nPCHONがハイレベルになる。そうすると、引き上げ回路３７のスイッチング素子３４１ａ，３４１ｂがオフして、ノードＮ５，Ｎ６と高電位配線Ｌ７との間が開放される。
　その後、セット信号setが立ち下がり、レベルシフト済みセット信号setdrnが立ち上がる。そうすると、時刻ｔ４４においてレベルシフト済みセット信号setdrnがハイレベルになり、レベルシフトスイッチング素子２１１ａがオフする。時刻ｔ４４から時刻ｔ４５までの期間中、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にハイレベルである。そのため、保護回路２４Ａの出力POがハイインピーダンス状態であり、ラッチ回路２５の出力信号ROがハイレベルに保持され、駆動信号HOが引き続きハイレベルである。
　時刻ｔ４５にレベルシフトスイッチング素子２１１ｂがリセット信号resによりオンして、レベルシフト済みリセット信号resdrnが立ち下がり始める。そうすると、ＮＡＮＤゲート３１１の出力信号DONが立ち上がり始める。そして、時刻ｔ４６にＮＡＮＤゲート３１１の出力信号DONがＡＮＤゲート３１４の閾値を超えて、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがハイレベルになる。ここで、保護回路２４Ａのスイッチング素子２４５Ａ，２４７Ａの充放電時間は時刻ｔ４５から時刻ｔ４６までの期間よりも長いため、レベルシフト済みリセット信号resdrnが時刻ｔ４５において立ち下がり始めても、スイッチング素子２４５Ａ，２４７Ａのオン・オフが切り替わることがない。
　ハイレベルのマスク信号NCHONによって引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオンする。これにより、ノードＮ５，Ｎ６の電圧が基準電位配線Ｌ２の電圧によってに引き下げられ、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にローレベルになる。そうすると、スイッチング素子２４５Ａ，２４６Ａがオフする。そのため、時刻ｔ４５以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きハイレベルである。
　その後、インバータ３１３の出力信号nDONがＮＡＮＤゲート３１１の出力信号DONに遅れて立ち下がり、時刻ｔ４７にインバータ３１３の出力信号nDONがＡＮＤゲート３１４の閾値以下になり、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがローレベルになる。これにより、引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオフして、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が開放されるが、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが未だローレベルである。そのため、時刻ｔ４７以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きハイレベルである。
　時刻ｔ４７において、マスク信号NCHON、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの全てがローレベルであるため、ＯＲゲート３３の出力信号nPCHONがローレベルになる。そのため、引き上げ回路３７のスイッチング素子３４１ａ，３４１ｂがオンする。これにより、ノードＮ５の電圧が高電位配線Ｌ７の電圧によって引き上げられ、時刻ｔ４８においてレベルシフト済みセット信号setdrnがハイレベルになる。一方、ノードＮ６の電圧は引き上げられず、レベルシフト済みリセット信号resdrnがローレベルに保たれる。これは、レベルシフトスイッチング素子２１１ｂがオンしているためである。
　従って、時刻ｔ４８において保護回路２４Ａの出力POがハイレベルになり、ラッチ回路２５の出力信号RO及び駆動信号HOがハイレベルになる。
　また、時刻ｔ４８においてレベルシフト済みセット信号setdrnがハイレベルになるため、ＯＲゲート３３の出力信号nPCHONがハイレベルになる。そうすると、引き上げ回路３７のスイッチング素子３４１ａ，３４１ｂがオフして、ノードＮ５，Ｎ６と高電位配線Ｌ７との間が開放される。
　その後、リセット信号resが立ち下がり、レベルシフト済みリセット信号resdrnが立ち上がる。そうすると、時刻ｔ４９においてレベルシフト済みリセット信号resdrnがハイレベルになり、レベルシフトスイッチング素子２１１ｂがオフする。時刻ｔ４９から時刻ｔ４０までの期間中、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnが共にハイレベルである。そのため、保護回路２４Ａの出力POがハイインピーダンスであり、ラッチ回路２５の出力信号ROがローレベルに保持され、駆動信号HOが引き続きローレベルである。
＜＜＜５．　外来ノイズの発生時＞＞＞
　三相電流等の外来ノイズによって、ノードＮ５の電圧とノードＮ６の電圧のどちらか一方が他方に遅れて、ノードＮ５の電圧及びノードＮ６の電圧が誤って低下することがある。そのような場合でも、ラッチ回路２５が誤動作せず、駆動信号HOが外来ノイズ発生前の状態に維持される。以下、詳細に説明する。
　時刻ｔ４９から時刻ｔ４０までの期間において外来ノイズが発生した場合のタイミングチャートを図１３に示す。外来ノイズの発生前は、レベルシフト済みセット信号setdrn（ノードＮ５の電圧）及びレベルシフト済みリセット信号resdrn（ノードＮ６の電圧）がハイレベルである。また、微分パルス生成回路３１の出力信号であるマスク信号NCHONがローレベルであるため、スイッチング素子３２１ａ，３２１ｂがオフし、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が開放されている。また、ＯＲゲート３３の出力信号nPCHONがハイレベルであるため、スイッチング素子３４１ａ，３４１ｂがオフし、ノードＮ５，Ｎ６と高電位配線Ｌ７との間が開放されている。
　そして、外来ノイズによってノードＮ５の電圧が時刻ｔ５０において立ち下がり始め、遅れて、ノードＮ６の電圧が時刻ｔ５１において立ち下がり始める。そうすると、ＮＡＮＤゲート３１１の出力信号DONが立ち上がり始める。そして、時刻ｔ５２にＮＡＮＤゲート３１１の出力信号DONがＡＮＤゲート３１４の閾値を超えて、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがハイレベルになる。そのため、引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオンする。これにより、ノードＮ５，Ｎ６の電圧が基準電位配線Ｌ２の電圧によって引き下げられ、ノードＮ５の電圧及びノードＮ６の電圧が共にローレベルになり、スイッチング素子２４５Ａ，２４６Ａがオフする。そのため、時刻ｔ５２以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きローレベルである。
　その後、インバータ３１３の出力信号nDONがＮＡＮＤゲート３１１の出力信号DONに遅れて立ち下がり、時刻ｔ５３にインバータ３１３の出力信号nDONがＡＮＤゲート３１４の閾値以下になり、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがローレベルになる。これにより、引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオフして、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が開放されるが、ノードＮ５の電圧及びノードＮ６の電圧が未だローレベルである。そのため、時刻ｔ５３以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きローレベルである。
　時刻ｔ５３において、マスク信号NCHON、ノードＮ５の電圧及びノードＮ６の電圧の全てがローレベルであるため、ＯＲゲート３３の出力信号nPCHONがローレベルになる。そのため、引き上げ回路３７のスイッチング素子３４１ａ，３４１ｂがオンする。これにより、ノードＮ５，Ｎ６の電圧が高電位配線Ｌ７の電圧によって引き上げられ、時刻ｔ５４においてノードＮ５の電圧及びノードＮ６の電圧がハイレベルになる。そのため、時刻ｔ５４以後も、保護回路２４Ａの出力POが引き続きハイインピーダンスの状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きローレベルである。
　時刻ｔ４４から時刻ｔ４５までの期間において外来ノイズが発生した場合のタイミングチャートを図１４に示す。外来ノイズの発生前は、ノードＮ５の電圧及びノードＮ６の電圧がハイレベルである。また、微分パルス生成回路３１の出力信号であるマスク信号NCHONがローレベルであるため、スイッチング素子３２１ａ，３２１ｂがオフし、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が開放されている。また、ＯＲゲート３３の出力信号nPCHONがハイレベルであるため、スイッチング素子３４１ａ，３４１ｂがオフし、ノードＮ５，Ｎ６と高電位配線Ｌ７との間が開放されている。
　そして、外来ノイズによってノードＮ６の電圧が時刻ｔ６０において立ち下がり始め、遅れて、ノードＮ５の電圧が時刻ｔ６１において立ち下がり始める。そうすると、ＮＡＮＤゲート３１１の出力信号DONが立ち上がり始める。そして、時刻ｔ６２にＮＡＮＤゲート３１１の出力信号DONがＡＮＤゲート３１４の閾値を超えて、ＡＮＤゲート３１４の出力信号であるマスク信号NCHONがハイレベルになる。そのため、引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオンする。これにより、ノードＮ５，Ｎ６の電圧が基準電位配線Ｌ２の電圧によって引き下げられ、ノードＮ５の電圧及びノードＮ６の電圧が共にローレベルになり、スイッチング素子２４５Ａ，２４６Ａがオフする。そのため、時刻ｔ６２以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きハイレベルである。
　その後、インバータ３１３の出力信号nDONがＮＡＮＤゲート３１１の出力信号DONに遅れて立ち下がり、時刻ｔ６３にインバータ３１３の出力信号nDONがＡＮＤゲート３１４の閾値以下になり、マスク信号NCHONがローレベルになる。これにより、引き下げ回路３２のスイッチング素子３２１ａ，３２１ｂがオフして、ノードＮ５，Ｎ６と基準電位配線Ｌ２との間が開放されるが、ノードＮ５の電圧及びノードＮ６の電圧が未だローレベルである。そのため、時刻ｔ６３以後も、保護回路２４Ａの出力POが引き続きハイインピーダンス状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きハイレベルである。
　時刻ｔ６３において、マスク信号NCHON、ノードＮ５の電圧及びノードＮ６の電圧の全てがローレベルであるため、ＯＲゲート３３の出力信号nPCHONがローレベルになる。そのため、引き上げ回路３７のスイッチング素子３４１ａ，３４１ｂがオンする。これにより、ノードＮ５，Ｎ６の電圧が高電位配線Ｌ７の電圧によって引き上げられ、時刻ｔ６４においてノードＮ５の電圧及びノードＮ６の電圧がハイレベルになる。そのため、時刻ｔ６４以後も、保護回路２４Ａの出力POが引き続きハイインピーダンスの状態であり、ラッチ回路２５の出力信号RO及び駆動信号HOが引き続きハイレベルである。
＜＜＜６．　まとめ＞＞＞
　外来ノイズに起因して、ノードＮ５の電圧とノードＮ６の電圧のどちらか一方が他方に遅れて、ノードＮ５の電圧とノードＮ６の電圧が誤ってローレベルになった場合でも、ラッチ回路２５が誤動作せず、駆動信号HOが外来ノイズ発生前の状態に維持される。
　通常動作時と外来ノイズ発生時の何れにおいても、引き下げ回路３２によってノードＮ５の電圧とノードＮ６の電圧が共にローレベルになった後、引き上げ回路３７によってノードＮ５の電圧とノードＮ６の電圧の一方又は両方が急激に上昇する。それゆえ、駆動回路１Ａを高速で動作させることができる。
＜＜＜７．　変形例＞＞＞
　なお、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。例えば、以下の（１），（２）に示すような変形が可能である。以下の（１），（２）の変形を組み合わせて適用してもよい。
（１）　第１の変形例
　第２実施形態における保護回路２４Ａを第１実施形態における保護回路２４に変更しても良い。この場合、第１実施形態における微分パルス生成回路２３ａ及び微分パルス生成回路２３ｂも第２実施形態の駆動回路１Ａに設けられる。
（２）　第２の変形例
　ラッチ回路２５がフリップフロップ回路であってもよい。この場合、ノードＮ５がインバータ及び保護回路２４Ａを介してフリップフロップのＳ端子に接続され、ノードＮ６がインバータ及び保護回路２４Ａを介してフリップフロップのＲ端子に接続され、フリップフロップのＱ端子がハイサイドドライバ２６に接続されている。この場合、保護回路２４Ａの構成は図１０及び図１１に示した構成とは異なるが、その保護回路２４Ａは次のような機能を有する。
　保護回路２４Ａは、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnの反転信号が共にハイレベル又はローレベルであれば、レベルシフト済みセット信号setdrn及びレベルシフト済みリセット信号resdrnを通過させない。そのため、レベルシフト済みセット信号setdrnの反転信号が保護回路２４ＡからフリップフロップのＳ端子に出力されず、レベルシフト済みリセット信号resdrnの反転信号がフリップフロップのＳ端子に出力されない。
　また、保護回路２４は、ハイレベルのマスク信号SMASK又はハイレベルのマスク信号RMASKを入力した後は、レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrnのどちらか一方がハイレベルであり、他方がローレベルであれば、レベルシフト済みセット信号setdrnの反転信号及びレベルシフト済みリセット信号resdrnの反転信号を通過させる。そのため、レベルシフト済みセット信号setdrnの反転信号が保護回路２４からフリップフロップのＳ端子に出力され、レベルシフト済みリセット信号resdrnの反転信号がフリップフロップのＲ端子に出力される。
　以上のような保護回路２４Ａ及びフリップフロップが設けられている場合でも、外来ノイズによるフリップフロップの誤動作を防止できる。つまり、外来ノイズによってノードＮ５，Ｎ６の電位が変動して、レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrnのどちらか一方が他方に遅れて、レベルシフト済みセット信号setdrnとレベルシフト済みリセット信号resdrnが誤ってローレベルになった場合でも、フリップフロップが誤動作せず、駆動信号HOが外来ノイズ発生前の状態に維持される。
　１，１Ａ…駆動回路
　２１ａ…セット側のレベルシフト回路
　２１ｂ…リセット側のレベルシフト回路
　２１１ａ…セット側のレベルシフトスイッチング素子
　２１１ｂ…リセット側のレベルシフトスイッチング素子
　２１２ａ…セット側の抵抗器
　２１２ｂ…リセット側の抵抗器
　２３…マスク信号生成回路
　２３ａ…セット側の微分パルス生成回路
　２３ｂ…リセット側の微分パルス生成回路
　２４…保護回路（ラッチ制御回路）
　２４Ａ…保護回路
　２５…ラッチ回路
　２７…制御回路
　３１…微分パルス生成回路（マスク信号生成回路）
　３２…引き下げ回路
　３３…ＯＲゲート
　３６…ラッチ制御回路
　３７…引き上げ回路
　２３１ａ…セット側の遅延回路
　２３１ｂ…リセット側の遅延回路
　２３２ａ…セット側のインバータ
　２３２ｂ…リセット側のインバータ
　２３３ａ…セット側のＮＯＲ回路
　２３３ｂ…リセット側のＮＯＲ回路
　２４１…インバータ（第１のインバータ）
　２４１Ａ…インバータ（第１のインバータ）
　２４２…インバータ（第２のインバータ）
　２４３…スイッチング素子（第１のＰチャネル型スイッチング素子）
　２４４…スイッチング素子（第２のＰチャネル型スイッチング素子）
　２４５…スイッチング素子（第３のＰチャネル型スイッチング素子）
　２４６…スイッチング素子（第１のＮチャネル型スイッチング素子）
　２４７…スイッチング素子（第２のＮチャネル型スイッチング素子）
　２４８…スイッチング素子（第３のＮチャネル型スイッチング素子）
　２４４Ａ…スイッチング素子（第１のＰチャネル型スイッチング素子）
　２４５Ａ…スイッチング素子（第２のＰチャネル型スイッチング素子）
　２４６Ａ…スイッチング素子（第１のＰチャネル型スイッチング素子）
　２４７Ａ…スイッチング素子（第２のＰチャネル型スイッチング素子）
　３１２…遅延回路
　３１３…インバータ（第２のインバータ）
　３１４…ＡＮＤゲート
　３２１ａ…セット側のスイッチング素子
　３２１ｂ…リセット側のスイッチング素子
　３４１ａ…セット側のスイッチング素子（第２のセット側スイッチング素子）
　３４１ｂ…リセット側のスイッチング素子（第２のリセット側スイッチング素子）
　Ｌ１…基準電位配線
　Ｌ２…基準電位配線（第２基準電位配線）
　Ｌ７…高電位配線
　Ｎ５…ノード（セット側出力ノード）
　Ｎ６…ノード（リセット側出力ノード）

Claims (17)

  1. 　パルス状のセット信号をレベルシフトすることによって、パルス状のレベルシフト済みセット信号をセット側出力ノードから出力するセット側レベルシフト回路と、
    　パルス状のリセット信号をレベルシフトすることによって、パルス状のレベルシフト済みリセット信号をリセット側出力ノードから出力するリセット側レベルシフト回路と、
    　前記セット側出力ノード及び前記リセット側出力ノードの何れかのノードの電圧が変化すると、前記レベルシフト済みセット信号が出力される第１期間及び前記レベルシフト済みリセット信号が出力される第２期間より短い期間だけパルス状のマスク信号を出力するマスク信号生成回路と、
    　前記マスク信号が入力されている間、前記マスク信号が入力される前の状態の駆動信号をパワーデバイスに出力し、前記マスク信号が入力された後に、前記レベルシフト済みリセット信号が入力されると、前記パワーデバイスをオフさせる前記駆動信号を出力し、前記マスク信号が入力された後に、前記レベルシフト済みセット信号が入力されると、前記パワーデバイスをオンさせる前記駆動信号を出力する制御回路と、
    　を備える駆動回路。
  2. 　前記制御回路は、
    　前記マスク信号が入力されている間は、出力をハイインピーダンス状態にし、又は前記マスク信号が入力される前の信号を出力し、前記マスク信号が入力された後は、前記リセット側出力ノードの電圧及び前記セット側出力ノードの電圧に基づいた信号を出力するラッチ制御回路と、
    　前記ラッチ制御回路から入力される信号をラッチして出力するラッチ回路と、
    　前記ラッチ回路の出力に基づいて、前記駆動信号を出力する駆動信号出力回路と、を有する
    　請求項１に記載の駆動回路。
  3. 　前記マスク信号生成回路は、前記ラッチ制御回路に前記マスク信号が入力されてから、出力をハイインピーダンス状態にする期間、又は前記マスク信号が入力される前の信号を前記ラッチ制御回路が出力するまでの期間より長い期間だけ前記マスク信号を出力する
    　請求項２に記載の駆動回路。
  4. 　前記ラッチ制御回路は、
    　前記セット側出力ノードの電圧及び前記リセット側出力ノードの電圧の論理レベルが同じ論理レベルとなると、出力をハイインピーダンス状態にし、又は前記マスク信号が入力される前の信号を出力する
    　請求項２又は３に記載の駆動回路。
  5. 　前記マスク信号生成回路は、
    　前記セット側出力ノードの電圧が前記パワーデバイスをオンさせるための論理レベルへ変化することに従って、前記マスク信号を生成するセット側微分パルス生成回路と、
    　前記リセット側出力ノードの電圧が前記パワーデバイスをオフさせるための論理レベルへ変化することに従って、前記マスク信号を生成するリセット側微分パルス生成回路と、を有する
    　請求項３から４の何れか一項に記載の駆動回路。
  6. 　前記ラッチ制御回路は、
    　基準電位配線よりも電位の高い高電位配線と前記ラッチ制御回路の出力ノードとの間において直列に接続された第１、第２及び第３のＰチャネル型スイッチング素子と、
    　前記ラッチ制御回路の出力ノードと前記基準電位配線との間において直列に接続された第１、第２及び第３のＮチャネル型スイッチング素子と、
    　前記リセット側出力ノードからの信号を反転して前記第３のＰチャネル型スイッチング素子及び前記第２のＮチャネル型スイッチング素子のゲートに出力する第１のインバータと、
    　前記リセット側微分パルス生成回路によって出力される前記マスク信号を反転して前記第３のＮチャネル型スイッチング素子のゲートに出力する第２のインバータと、を有し、
    　前記リセット側出力ノードからの信号が前記第２のＰチャネル型スイッチング素子及び前記第１のＮチャネル型スイッチング素子に入力され、
    　前記セット側微分パルス生成回路によって出力される前記マスク信号が前記第１のＰチャネル型スイッチング素子に入力される
    　請求項５に記載の駆動回路。
  7. 　前記セット側微分パルス生成回路は、
    　前記セット側出力ノードからの信号を遅延させて出力するセット側遅延回路と、
    　前記セット側遅延回路の出力信号を反転させて出力するセット側インバータと、
    　前記セット側インバータの出力信号と前記セット側出力ノードからの信号との否定論理和の演算結果を、前記マスク信号として前記ラッチ制御回路に出力するセット側ＮＯＲゲートと、を有する
    請求項５又は６に記載の駆動回路。
  8. 　前記リセット側微分パルス生成回路は、
    　前記リセット側出力ノードからの信号を遅延させて出力するリセット側遅延回路と、
    　前記リセット側遅延回路の出力信号を反転させて出力するリセット側インバータと、
    　前記リセット側インバータの出力信号と前記リセット側出力ノードからの信号との否定論理和の演算結果を、前記マスク信号として前記ラッチ制御回路に出力するリセット側ＮＯＲゲートと、を有する
    請求項５から７の何れか一項に記載の駆動回路。
  9. 　前記マスク信号生成回路は、前記セット側出力ノードの電圧が前記パワーデバイスをオンさせるための論理レベルへ変化すること又は前記リセット側出力ノードの電圧が前記パワーデバイスをオンさせるための論理レベルへ変化することに従って、前記マスク信号を生成し、
    　前記ラッチ制御回路は、
    　前記マスク信号の入力の間、前記セット側出力ノード及び前記リセット側出力ノードの電圧を共に引き下げることによって、前記セット側出力ノードの電圧及び前記リセット側出力ノードの電圧を同一論理レベルにする引き下げ回路と、
    　前記セット側出力ノードの電圧及び前記リセット側出力ノードの電圧に基づいた信号を前記ラッチ回路に出力する保護回路と、を有する
    　請求項３に記載の駆動回路。
  10. 　前記引き下げ回路は、前記保護回路が前記セット側出力ノードの電圧及び前記リセット側出力ノードの電圧に基づいた信号を出力する前に、前記セット側出力ノードの電圧及び前記リセット側出力ノードの電圧を同一論理レベルにすること、
    　請求項９に記載の駆動回路。
  11. 　前記マスク信号生成回路は、
    　前記セット側出力ノードの電圧及び前記リセット側出力ノードの電圧との否定論理積の演算結果を出力するＮＡＮＤゲートと、
    　前記ＮＡＮＤゲートの出力信号を遅延させて出力する遅延回路と、
    　前記遅延回路の出力信号を反転させて出力する第２のインバータと、
    　前記ＮＡＮＤゲートの出力信号と前記第２のインバータの出力信号の論理積の演算結果を前記マスク信号として出力するＡＮＤゲートと、を有する
    　請求項９又は１０に記載の駆動回路。
  12. 　前記引き下げ回路は、
    　基準電位配線と前記セット側出力ノードとの間に接続されたセット側スイッチング素子と、
    　前記リセット側出力ノードと前記基準電位配線との間に接続されたリセット側スイッチング素子と、を有し、
    　前記マスク信号が前記セット側スイッチング素子及び前記リセット側スイッチング素子に入力される
    　請求項９から１１の何れか一項に記載の駆動回路。
  13. 　前記ラッチ制御回路は、
    　前記マスク信号の入力の後、所定期間、前記セット側出力ノード及び前記リセット側出力ノードに電圧を印加する引き上げ回路を有する
    　請求項９から１１の何れか一項に記載の駆動回路。
  14. 　前記引き上げ回路は、
    　前記マスク信号と前記セット側出力ノードからの信号と前記リセット側出力ノードからの信号の論理和の演算結果を出力するＯＲゲートと、
    　高電位配線と前記セット側出力ノードとの間に接続された第２のセット側スイッチング素子と、
    　前記リセット側出力ノードと前記高電位配線との間に接続された第２のリセット側スイッチング素子と、を有し、
    　前記ＯＲゲートの出力信号が前記第２のセット側スイッチング素子及び前記第２のリセット側スイッチング素子に入力される
    　請求項１２又は１３に記載の駆動回路。
  15. 　前記セット側レベルシフト回路は、
    　前記セット信号に基づいてオン・オフするセット側レベルシフトスイッチング素子と、
    　前記高電位配線よりも電位の低い第２基準電位配線と前記高電位配線との間において前記セット側レベルシフトスイッチング素子に前記セット側出力ノードを介して直列に接続されたセット側抵抗器と、を有し、
    　前記リセット側レベルシフト回路は、
    　前記リセット信号に基づいてオン・オフするリセット側レベルシフトスイッチング素子と、
    　前記第２基準電位配線と前記高電位配線との間において前記リセット側レベルシフトスイッチング素子に前記セット側出力ノードを介して直列に接続されたリセット側抵抗器と、を有する
    　請求項１４に記載の駆動回路。
  16. 　前記保護回路は、
    　高電位配線と前記保護回路の出力ノードとの間において直列に接続された第１及び第２のＰチャネル型スイッチング素子と、
    　前記高電位配線よりも電位の低い基準電位配線と前記保護回路の出力ノードとの間において直列に接続された第１及び第２のＮチャネル型スイッチング素子と、
    　前記リセット側出力ノードからの信号を反転して前記第２のＰチャネル型スイッチング素子及び第２のＮチャネル型スイッチング素子のゲートに出力する第１のインバータと、を有し、
    　前記セット側出力ノードからの信号が前記第１のＰチャネル型スイッチング素子及び前記第１のＮチャネル型スイッチング素子に入力される
    　請求項９，１０，１１又は１３に記載の駆動回路。
  17. 　前記パワーデバイスのオン・オフを指示する入力信号が入力され、前記入力信号を前記マスク信号の期間に応じた時間だけ遅延させて出力する入力回路と、
    　前記入力回路からの出力に基づいて、前記セット信号と前記リセット信号とを生成するパルス生成回路と、
    　を備える請求項１から１６の何れか一項に記載の駆動回路。
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