WO2020195972A1 - 表示装置および表示装置の製造方法 - Google Patents

表示装置および表示装置の製造方法 Download PDF

Info

Publication number
WO2020195972A1
WO2020195972A1 PCT/JP2020/011184 JP2020011184W WO2020195972A1 WO 2020195972 A1 WO2020195972 A1 WO 2020195972A1 JP 2020011184 W JP2020011184 W JP 2020011184W WO 2020195972 A1 WO2020195972 A1 WO 2020195972A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
oxide semiconductor
insulating layer
transistor
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2020/011184
Other languages
English (en)
French (fr)
Inventor
将志 津吹
武志 境
達也 戸田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to KR1020217032976A priority Critical patent/KR102650842B1/ko
Priority to CN202080019549.9A priority patent/CN113544859A/zh
Priority to DE112020000878.9T priority patent/DE112020000878B4/de
Publication of WO2020195972A1 publication Critical patent/WO2020195972A1/ja
Priority to US17/447,740 priority patent/US11927859B2/en
Anticipated expiration legal-status Critical
Priority to US18/594,462 priority patent/US12298640B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/40—Thermal treatment, e.g. annealing in the presence of a solvent vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • One embodiment of the present invention relates to a display device and a method for manufacturing the display device.
  • liquid crystal display devices that utilize the electro-optical effect of liquid crystals and organic electroluminescence display devices that use organic EL: Organic Electro-Luminescence (organic EL) elements.
  • organic EL Organic Electro-Luminescence
  • Patent Document 1 discloses a display device using an oxide semiconductor.
  • the characteristics of transistors using oxide semiconductors may fluctuate in reliability tests depending on the processing temperature during the manufacturing process. Fluctuations in the characteristics of the transistor can cause various defects such as display unevenness in the display device. Therefore, further improvement in transistor reliability is required.
  • one of the purposes is to provide a display device having a transistor with improved reliability.
  • one of the purposes is to provide a display device having high reliability.
  • the display device includes a gate electrode on an insulating surface, a gate insulating layer on the gate electrode, an oxide semiconductor layer on the gate insulating layer, and an oxide semiconductor layer superposed on the gate electrode.
  • a source / drain electrode including a first conductive layer containing nitrogen on the oxide semiconductor layer and the gate insulating layer and a second conductive layer on the first conductive layer, and on the oxide semiconductor layer and the source / drain electrode. Includes a transistor, including an insulating layer containing oxygen, and a display element on the transistor.
  • a gate electrode is formed on an insulating surface, a gate insulating layer is formed on the gate electrode, and the gate electrode is superimposed on the gate insulating layer.
  • a source / drain electrode that forms an oxide semiconductor layer containing a region and includes a first conductive layer containing nitrogen and a second conductive layer on the first conductive layer on the oxide semiconductor layer and the gate insulating layer. Is formed, an insulating layer is formed on the source / drain electrode, a transistor is formed by performing heat treatment, and a display element is formed on the transistor.
  • a member or region when a member or region is “above (or below)” another member or region, it is directly above (or directly below) the other member or region unless otherwise specified. ) Not only when it is above (or below) another member or area, that is, when another component is included above (or below) another member or area. Also includes.
  • the side on which the second substrate is arranged with respect to the first substrate is referred to as “upper” or “upper”, and the opposite is referred to as “lower” or “lower”. Described as “downward”.
  • a and B are connected includes those in which A and B are directly connected and those in which A and B are electrically connected.
  • a and B are electrically connected means that when an object having some kind of electrical action exists between A and B, an electric signal is exchanged between A and B. It means something that makes it possible.
  • FIG. 1 shows a top view of the display device 10.
  • the display device 10 includes a substrate 100, a substrate 200, a display unit 101 having a plurality of pixels 103, a peripheral portion 104, a drive circuit 106 having a function as a source driver, and a drive having a function as a gate driver. It has a circuit 107, a flexible printed circuit board 108, and a terminal portion 109.
  • the pixels 103 are provided in a matrix and include a display element (light emitting element 130 described later).
  • the peripheral edge portion 104 is arranged outside the display unit 101 and is provided so as to surround the display unit 101.
  • the pixel 103, the drive circuit 106, the drive circuit 107, and the flexible printed circuit board 108 are electrically connected to each other.
  • Information (signals) from the external device is input to the drive circuit 106 and the drive circuit 107 via the flexible printed circuit board 108 and the terminal portion 109.
  • FIG. 2 shows a circuit diagram of the pixel circuit 30 of the pixel 103 included in the display device 10.
  • the circuit configuration of the pixel circuit 30 described below is an example, and is not limited to this.
  • Each of the plurality of pixel circuits 30 includes at least a transistor 110, a transistor 111, a light emitting element 130, and a capacitance element 120.
  • the transistor 110 and the transistor 111 can be collectively referred to as a semiconductor device.
  • the transistor 110 is a transistor that is connected to the light emitting element 130 and controls the emission brightness of the light emitting element 130.
  • the drain current of the transistor 110 is controlled by the gate-source voltage.
  • the gate is connected to one of the source or drain of the transistor 111, one of the source or drain is connected to the drive power supply line 115, and the other of the source or drain is connected to the anode of the light emitting element 130.
  • the transistor 111 is a transistor that controls the conduction state between the signal line 118 that sends a video signal from the drive circuit 106 and the gate of the transistor 110 by an on / off operation.
  • the transistor 111 has a gate connected to a scanning line 113 that sends a scanning signal, a source connected to a signal line 118, and a drain connected to the gate of the transistor 110.
  • the anode is connected to the drain of the transistor 110, and the cathode is connected to the reference power line 117.
  • the capacitive element 120 is connected between the gate and drain of the transistor 110.
  • the capacitive element 120 holds the gate-drain voltage of the transistor 110.
  • the reference power line 117 is provided in common to the plurality of pixels 103. A constant potential is given to the reference power line.
  • the video signal transmitted from the drive circuit 106 and the scanning signal transmitted from the drive circuit 107 are input to the respective pixels 103, so that the still image and the moving image are displayed on the display unit 101.
  • FIG. 3 is a cross-sectional view between A1 and A2 of pixels 103 in the display device 10 shown in FIG.
  • the pixel 103 includes a substrate 100, a transistor 110, a capacitive element 120, a light emitting element 130, an insulating layer 141, a flattening layer 150, ribs 157, a sealing layer 161 and an adhesive layer 190, and a substrate 200. .. Each configuration will be described in detail below.
  • FIG. 4 is an enlarged cross-sectional view of the transistor 110 of FIG.
  • the transistor 110 has a gate electrode 145, a gate insulating layer 143, an oxide semiconductor layer 142, and a source / drain electrode 147 and an insulating layer 149.
  • the transistor 110 has a bottom gate top contact structure.
  • the gate electrode 145 is provided on the insulating layer 141, that is, the insulating surface.
  • the gate electrode 145 is provided with conductive materials such as aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), zinc (Zn), molybdenum (Mo), and copper (Cu). ), Indium (In), tin (Sn), hafnium (Hf), tantalum (Ta), tungsten (W), platinum (Pt), bismuth (Bi) and the like. Further, an alloy of these metals may be used for the gate electrode 145.
  • the gate electrode 145 is provided with conductive oxides such as ITO (indium tin oxide), IGO (indium tin oxide), IZO (indium zinc oxide), and GZO (zinc oxide to which gallium is added as a dopant). May be used. Moreover, these films may be laminated.
  • the gate insulating layer 143 includes silicon nitride (SiN x ), silicon oxide (SiO x ), silicon nitride (SiO x Ny ), aluminum nitride (AlN x ), aluminum oxide (AlO x ), and aluminum nitride (AlO).
  • x N y ) etc. are used (x, y are arbitrary integers).
  • the gate insulating layer 143 may have a single-layer structure or a laminated structure of the above materials.
  • the gate insulating layer 145 in contact with the oxide semiconductor layer 142 is preferably an insulating layer containing oxygen such as a silicon oxide film.
  • the oxide semiconductor layer 142 is provided on the gate insulating layer 143.
  • the oxide semiconductor layer 142 is arranged so as to overlap the gate electrode 145.
  • the oxide semiconductor layer 142 can contain Group 13 elements such as indium and gallium.
  • the oxide semiconductor layer 142 may contain a plurality of different Group 13 elements.
  • the oxide semiconductor layer 142 may further contain a Group 12 element.
  • IGZO a compound containing indium, gallium, and zinc is used for the oxide semiconductor layer 142.
  • the oxide semiconductor layer 142 may contain other elements.
  • the oxide semiconductor layer 142 may contain tin, which is a Group 14 element, titanium, zirconium, and the like, which are Group 4 elements.
  • oxide semiconductor layer 142 InO x , ZnO x , SnO x , In—Ga—O, In—Zn—O, In—Al—O, In—Sn—O, In—Hf—O.
  • the crystallinity of the oxide semiconductor layer 142 is not limited, and may be single crystal, polycrystalline, microcrystal, or amorphous.
  • the oxide semiconductor layer 142 has few crystal defects such as oxygen deficiency. Further, the oxide semiconductor layer 142 preferably has a low hydrogen concentration.
  • the source / drain electrode 147 includes a conductive layer 147a (also referred to as a first conductive layer) and a conductive layer 147b (also referred to as a second conductive layer).
  • the conductive layer 147a is provided on the oxide semiconductor layer 142 and the gate insulating layer 143.
  • the conductive layer 147a contains nitrogen together with the metallic material. Titanium nitride (TiN x ) is used for the conductive layer 147a in this example. By containing nitrogen, the conductive layer 147a has a function of diffusing oxygen from the oxide semiconductor layer 142 to a part of the conductive layer 147a and suppressing the diffusion of oxygen to the conductive layer 147b.
  • the conductive layer 147a is not limited to titanium nitride, and tantalum nitride (TaN x ), molybdenum nitride (MoN x ), and tungsten nitride (WN x ) may be used (x is an arbitrary integer).
  • the film thickness of the conductive layer 147a may be appropriately set, and is preferably 10 nm or more and 30 nm or less.
  • the conductive layer 147b is provided on the conductive layer 147a.
  • a metal material having a low resistance is used for the conductive layer 147b.
  • the conductive layer 147b has aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), zinc (Zn), molybdenum (Mo), copper (Cu), and indium (In).
  • Tin (Sn), Hafnium (Hf), Tantal (Ta), Tungsten (W), Platinum (Pt), Bismuth (Bi) and the like are used. Alloys of these metals may be used for the conductive layer 147b. Further, these films may be laminated on the conductive layer 147b.
  • the conductive layer 147b is laminated with the conductive layer 147b1, the conductive layer 147b2, and the conductive layer 147b3. Titanium is used for the conductive layer 147b1 and the conductive layer 147b3 in this example. Aluminum is used for the conductive layer 147b2 in this example.
  • the film thickness of the conductive layer 147b may be appropriately set, and is preferably 50 nm or more and 1000 nm or less.
  • FIG. 5 is an enlarged view of the oxide semiconductor layer 142 and the source / drain electrode 147 of the region A shown in FIG.
  • a conductive layer 147c (also referred to as a third conductive layer) may be provided between the oxide semiconductor layer 142 and the conductive layer 147a of the source / drain electrodes 147.
  • the conductive layer 147c contains oxygen diffused from the oxide semiconductor layer 142 together with the metal material of the conductive layer 147a.
  • the content of oxygen contained in the conductive layer 147c is preferably 5 atomic% or more and 20 atomic% or less.
  • the conductive layer 147c may further contain a part of the metal material contained in the oxide semiconductor layer 142.
  • the thickness of the conductive layer 147c is preferably 2 nm or more and 10 nm or less. As a result, the conductive layer 147c can have conductivity.
  • the insulating layer 149 is provided on the oxide semiconductor layer 142, the source / drain electrode 147, and the gate insulating layer 143.
  • An insulating material containing oxygen is used for the insulating layer 149.
  • silicon oxide (SiO x ) is used for the insulating layer 149 (x is an arbitrary integer).
  • the insulating layer 149 is not limited to silicon oxide, and silicon oxide (SiO x N y ), aluminum oxide (AlO x ), aluminum nitride (AlO x N y ), or the like may be used (x, y is an arbitrary integer).
  • the insulating layer 149 is preferably a film capable of releasing oxygen by heat treatment. Further, the insulating layer 149 preferably has a small defect level density.
  • the source / drain electrode since the source / drain electrode has a conductive layer containing nitrogen on the oxide semiconductor layer 142 side, the diffusion of oxygen from the oxide semiconductor layer 142 is suppressed. Further, when the heat treatment is performed, oxygen diffuses from the oxide semiconductor layer to the source / drain electrode (specifically, the conductive layer 147a) to form a conductive region, and the entire source / drain electrode (specifically, the conductive layer 147a) is formed. Since oxidation as the conductive layer 147b) is suppressed, fluctuations in the characteristics of the transistor 110 can be reduced. Therefore, the reliability of the transistor 110 can be improved, and the reliability of the display performance in the display device can also be improved.
  • a glass substrate or an organic resin substrate is used as the substrate 100.
  • the organic resin substrate for example, polyimide is used.
  • the organic resin substrate is not limited to polyimide, and polyethylene terephthalate, polyethylene naphthalate, triacetyl cellulose, cyclic olefin copolymer, cycloolefin polymer and the like may be used.
  • the thickness of the substrate 100 and the substrate 200 can be appropriately set. In the case of an organic resin substrate, it is possible to realize a flexible sheet display.
  • the insulating layer 141 has a function as a base film. Silicon oxide, silicon oxide, silicon nitride, or the like is used for the insulating layer 141.
  • the insulating layer 141 may be a single layer or a laminated layer. By using the above material, it is possible to suppress the diffusion of impurities, typically alkali metals, water, hydrogen and the like from the substrate 100 into the oxide semiconductor layer 142.
  • the flattening layer 150 is provided on the insulating layer 149.
  • Polyimide, polyamide, acrylic, epoxy or the like is used for the flattening layer 150. These materials have a feature that a film can be formed by a solution coating method and a flattening effect is high. Further, the insulating layer 149 and the flattening layer 150 are provided with openings.
  • the insulating layer 154 is used as a dielectric, and the conductive layer 153 and the pixel electrode 155 are used. Further, the conductive layer 151 provided in the same layer of the conductive layer 153 is connected to the source / drain electrode 147 and also to the pixel electrode 155.
  • a pixel electrode 155, an organic EL layer 159, and a counter electrode 160 are used for the light emitting element 130.
  • the light emitting element 130 has a so-called top emission type structure in which the light emitted by the organic EL layer 159 is radiated to the counter electrode 160 side.
  • the organic EL layer 159 is provided on the pixel electrode 155 and has a light emitting material such as an organic electroluminescence material. Further, as the organic EL layer 159, a hole transport material and an electron transport material may be used together with the light emitting material. Further, the organic EL layer 159 of the present embodiment may be provided with a light emitting material for emitting light in a laminated manner. At this time, the display device 10 may display each color of RGB through a color filter.
  • An organic resin material is used for the rib 157 in order to cover the peripheral region of the pixel electrode 155 and to form a smooth step at the end of the pixel electrode 155. Further, the rib 157 may use an organic resin material containing a black pigment in order to increase the contrast ratio of the displayed image.
  • the sealing layer 161 is arranged on the light emitting element 130 and the rib 157.
  • the sealing layer 161 includes an inorganic insulating layer 162, an organic insulating layer 163, and an inorganic insulating layer 164.
  • An insulating film such as silicon nitride, silicon oxide, or aluminum oxide is used for the inorganic insulating layer 162 and the inorganic insulating layer 164.
  • the film thickness of the inorganic insulating layer 162 and the inorganic insulating layer 164 is preferably 30 nm or more and 1 ⁇ m or less.
  • the film thickness of the organic insulating layer 163 is preferably 1 ⁇ m or more and 20 ⁇ m or less, preferably 3 ⁇ m or more and 10 ⁇ m or less.
  • the organic insulating layer 163 By having the organic insulating layer 163 between the inorganic insulating layer 162 and the inorganic insulating layer 164, the surface of the organic insulating layer 163 is flattened even when foreign matter is mixed in when forming the sealing layer 161. To. Therefore, the coverage of the inorganic insulating layer 164 is increased. Therefore, the moisture blocking performance can be stably maintained.
  • the substrate 200 may be provided on the inorganic insulating layer 164 via the adhesive layer 190.
  • the adhesive layer 190 for example, an acrylic, rubber, silicone, urethane, or other adhesive material can be used.
  • a touch panel may be provided on the substrate 200.
  • the substrate 200 may have optical performance such as a polarizer.
  • the adhesive layer 190 may contain a hygroscopic substance such as calcium or zeolite. Since the adhesive layer 190 contains a hygroscopic substance, it is possible to delay the arrival of the moisture in the light emitting element 130 even when the moisture invades the inside of the display device 10.
  • a glass substrate, a quartz substrate, or a flexible substrate polyimide, polyethylene terephthalate, polyethylene naphthalate, triacetyl cellulose, cyclic olefin copolymer, cycloolefin polymer, or other flexible resin substrate
  • a glass substrate polyimide, polyethylene terephthalate, polyethylene naphthalate, triacetyl cellulose, cyclic olefin copolymer, cycloolefin polymer, or other flexible resin substrate
  • the adhesive layer 190 may be provided with a spacer in order to secure a gap between the substrate 100 and the substrate 200.
  • a spacer may be mixed with the adhesive layer 190, or may be formed on the substrate 100 with a resin or the like.
  • a gate electrode 145 is formed on the insulating layer 141.
  • a conductive film is formed on the insulating layer 141 provided on the substrate 100, and then processed into a desired shape by using a patterning method and an etching method to form a gate electrode 145.
  • the conductive film is formed by a sputtering method in a single-layer structure or a laminated structure using the above-mentioned materials.
  • the film thickness of the gate electrode 145 is preferably 100 nm or more and 500 nm or less. In this example, an alloy film of molybdenum and tungsten is used as the gate electrode 145.
  • a gate insulating layer 143 is formed on the gate electrode 145 and the insulating layer 141.
  • the gate insulating layer 143 is formed by a sputtering method, a thermal CVD method, or a plasma CVD method in a single-layer structure or a laminated structure using the above-mentioned materials.
  • the formation temperature of the gate insulating layer 143 is preferably 325 ° C. or higher and 450 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the film thickness of the gate insulating layer 143 is preferably 50 nm or more and 500 nm or less.
  • a material capable of releasing oxygen by heat treatment for the gate insulating layer 143.
  • silicon oxide is preferably used as the gate insulating layer 143.
  • the oxide semiconductor layer 142 is formed on the gate insulating layer 143.
  • the oxide semiconductor layer 142 is formed by forming an oxide semiconductor film on the gate insulating layer 143 and then processing it into a desired shape by using a patterning method and an etching method.
  • the oxide semiconductor film is preferably formed with a film thickness of 30 nm or more and 100 nm or less, for example, by using a sputtering method and setting the film formation temperature to 250 ° C. or more and 450 ° C. or less.
  • the power source applied to the oxide semiconductor target may be a direct current (DC) or an alternating current power source (AC), and is determined by the shape and composition of the oxide semiconductor target. be able to.
  • oxygen gas when forming the oxide semiconductor film, oxygen gas, a mixed gas of oxygen and a rare gas, or a rare gas may be used.
  • the sputtering gas for forming the oxide semiconductor film in this example, it is preferably performed in a mixed gas atmosphere of oxygen and a rare gas, and the oxygen gas flow rate ratio to the rare gas is more preferably 5% or more. It is preferable to set the oxygen gas flow rate ratio to 5% or more because oxygen is easily added to the oxide semiconductor film.
  • the heat treatment may be performed after the oxide semiconductor layer 142 is formed.
  • the heat treatment may be performed before processing the oxide semiconductor film (before patterning treatment) or after processing (after etching). Since the volume of the oxide semiconductor layer 142 may become smaller (shrink) due to the heat treatment, it is preferable to perform the heat treatment before processing. Further, by heat-treating the oxide semiconductor layer 142, it is possible to improve the film quality such as reducing the hydrogen concentration and improving the density of the oxide semiconductor layer 142.
  • the heat treatment performed on the oxide semiconductor layer 142 can be performed at atmospheric pressure or low pressure (vacuum) in the presence of nitrogen, dry air, or the atmosphere.
  • the heat treatment is carried out at 250 ° C. or higher and 500 ° C. or lower, preferably 350 ° C. or higher and 450 ° C. or lower.
  • the heating time is preferably, for example, 15 minutes or more and 1 hour or less.
  • oxygen is introduced into the oxygen deficiency of the oxide semiconductor layer 142 or the oxygen is dislocated, so that the oxide semiconductor layer 142 having few crystal defects and high crystallinity can be obtained.
  • the hydrogen concentration of the oxide semiconductor layer 142 can be reduced by the heat treatment. As a result, it is possible to manufacture a transistor having a low defect level density in the oxide semiconductor layer 142 and a small characteristic variation.
  • a source / drain electrode 147 is formed on the oxide semiconductor layer 142.
  • a conductive film to be a conductive layer 147a is formed on the oxide semiconductor layer 142.
  • the conductive film to be the conductive layer 147a is formed by a sputtering method using the above-mentioned materials.
  • the conductive film is not limited to the sputtering method, and may be formed by a CVD method or a printing method.
  • the film thickness of the conductive layer 147a is preferably 10 nm or more and 50 nm or less. In this example, titanium nitride formed by the sputtering method is used as the conductive layer 147a.
  • a conductive film to be the conductive layer 147b is formed on the conductive layer 147a.
  • the conductive film to be the conductive layer 147b is formed by a single layer structure or a laminated structure by a sputtering method using the above-mentioned material, but may be formed by other methods.
  • the film thickness of the conductive layer 147b is preferably 50 nm or more and 1000 nm or less.
  • the conductive layer 147b1, the conductive layer 147b2, and the conductive layer 147b3 are continuously formed as the conductive layer 147b. More specifically, a titanium film is formed as the conductive layer 147b1 by a sputtering method.
  • An aluminum film is formed as the conductive layer 147b2 by a sputtering method.
  • a titanium film is formed as the conductive layer 147b3 by a sputtering method.
  • the conductive layer 147a and the conductive layer 147b are collectively processed by a patterning method and an etching method, so that the source / drain electrode 147 has a desired shape.
  • the conductive layer 147a and the conductive layer 147b may be processed separately instead of being processed all at once.
  • an insulating layer 149 is formed on the oxide semiconductor layer 142 and the source / drain electrode 147.
  • the insulating layer 149 is formed in a single layer structure or a laminated structure by using the above-mentioned materials by a plasma CVD method, a thermal CVD method, or a sputtering method.
  • the formation temperature of the insulating layer 149 is preferably 325 ° C or higher and 450 ° C or lower, preferably 350 ° C or higher and 400 ° C or lower.
  • the film thickness of the gate insulating layer 143 is preferably 100 nm or more and 500 nm or less.
  • a material capable of releasing oxygen by heat treatment for the insulating layer 149, for example, a silicon oxide film is preferably used.
  • heat treatment is performed.
  • the heat treatment can be performed at atmospheric pressure or low pressure (vacuum) in the presence of nitrogen, dry air, or air.
  • the heat treatment is preferably performed at 325 ° C. or higher and 450 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heating time is preferably, for example, 15 minutes or more and 12 hours or less, preferably 30 minutes or more and 2 hours or less.
  • oxygen deficiency contained in the oxide semiconductor layer 142 can be reduced, and an oxide semiconductor layer 142 having few crystal defects and high crystallinity can be obtained.
  • the hydrogen concentration of the oxide semiconductor layer 142 can be reduced by the heat treatment. Further, the heat treatment reduces the defect level density contained in the gate insulating layer 143 and the insulating layer 149. As a result, the defect level density of the entire transistor 110 is reduced.
  • the oxide semiconductor layer 142 has a conductive region (n + region).
  • a part of the source / drain electrode 147 may be oxidized by the diffused oxygen.
  • titanium when used as the source / drain electrode, it reacts with the oxide semiconductor layer 142 to form a good n + region, but easily reacts with oxygen. For this reason, the reaction with oxygen continues to proceed due to the driving stress (temperature, voltage, light, etc.).
  • the driving stress temperature, voltage, light, etc.
  • the source / drain electrode 147 includes a conductive layer 147a having nitrogen at a portion in contact with the oxide semiconductor layer 142.
  • the conductive layer 147a As a result, when the heat treatment is performed after the insulating layer 149 is formed, oxygen diffuses from the oxide semiconductor layer 142 to the source / drain electrode 147 side (specifically, the conductive layer 147a).
  • the conductive region (n + region) is effectively formed, and oxidation of the entire source / drain electrode (specifically, the conductive layer 147b) is suppressed.
  • the conductive layer 147c (also referred to as the third conductive layer) may be formed between the oxide semiconductor layer 142 and the conductive layer 147a of the source / drain electrodes by the heat treatment.
  • the conductive layer 147c contains the metallic material and oxygen contained in the conductive layer 147a. Further, the conductive layer 147c may further contain a part of the metal material contained in the oxide semiconductor layer 142. In this example, the conductive layer 147c contains titanium and oxygen, and may also contain indium, gallium, and zinc, respectively.
  • the film thickness of the conductive layer 147c is preferably 2 nm or more and 10 nm.
  • the transistor 110 having the above configuration good ohmic contact can be formed between the oxide semiconductor layer 142 and the source / drain electrode 147. Further, the transistor 110 suppresses oxidation of the entire source / drain electrode due to stress (temperature, voltage, light, etc.) when driving the display device. Further, by forming the gate insulating layer and the oxide insulating layer at a high temperature and performing heat treatment, the defect level density in the gate insulating layer and the oxide insulating layer is reduced. Therefore, the transistor 110 of the present embodiment can have high reliability because fluctuations in characteristics such as drain current and threshold voltage can be suppressed. Therefore, the display device of the present embodiment can have high display reliability by including the transistor 110.
  • FIG. 11 is a cross-sectional view of the transistor 110A according to the present embodiment.
  • the transistor 110A is provided on the insulating layer 141 and has an insulating layer 146 in addition to the gate electrode 145, the gate insulating layer 143, the oxide semiconductor layer 142, the source / drain electrode 147, and the insulating layer 149.
  • the insulating layer 146 is provided on the gate insulating layer 143 and the oxide semiconductor layer 142.
  • the same material as that of the insulating layer 149 is used.
  • a silicon oxide film is used for the insulating layer 146.
  • the transistor 110A has a structure that protects the back channel side of the oxide semiconductor layer 142 by having the insulating layer 146 on the oxide semiconductor layer 142.
  • an insulating layer 146 is formed on the gate insulating layer 143. It is desirable that the insulating layer 146 is formed by the same method as that of the insulating layer 149.
  • the formation temperature of the insulating layer 146 is preferably 325 ° C. or higher and 450 ° C., preferably 350 ° C. or higher and 400 ° C. or lower.
  • heat treatment may be appropriately performed. It is desirable that the heat treatment is carried out at 325 ° C. or higher and 450 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower, and 15 minutes or longer and 12 hours or shorter, preferably 30 minutes or longer and 2 hours or shorter.
  • the pore 146a is formed on the oxide semiconductor layer 142 by a patterning method and a dry etching method.
  • a source / drain electrode 147 is formed on the insulating layer 146.
  • the steps after the formation of the source / drain electrode 147 are the same as those in the first embodiment.
  • good ohmic contact can be formed between the oxide semiconductor layer 142 and the source / drain electrode 147 while protecting the oxide semiconductor layer 142, and when the display device is driven. Oxidation of the entire source / drain electrode 147 (specifically, the conductive layer 147b) due to stress (temperature, voltage, light, etc.) is suppressed. Therefore, a transistor having high reliability can be provided, and a display device having high reliability can be provided.
  • a transistor different from that of the first embodiment will be described.
  • the transistor 110B having a top gate structure will be described with reference to FIG.
  • the same structure, material, and manufacturing method as the transistors according to the first embodiment and the second embodiment will not be described.
  • FIG. 14 is a cross-sectional view of the transistor 110B according to the present embodiment.
  • the transistor 110B is provided on the insulating layer 141 and has an oxide semiconductor layer 142B, a gate insulating layer 143B, a gate electrode 145B, an insulating layer 146B, a source / drain electrode 147B, and an insulating layer 149B. ..
  • the oxide semiconductor layer 142B is arranged on the insulating layer 141.
  • the gate insulating layer 143B is arranged on the insulating layer 141 and the oxide semiconductor layer 142B.
  • the gate electrode 145B is arranged on the gate insulating layer 143B.
  • the insulating layer 146B is arranged on the gate insulating layer 143B and the gate electrode 145B.
  • the source / drain electrode 147B is arranged on the insulating layer 146B and in contact with the oxide semiconductor layer 142B.
  • the insulating layer 149B is arranged on the insulating layer 146B and the source / drain electrode 147B.
  • the transistor 110B is provided with a gate electrode 145B on the oxide semiconductor layer 142B. Further, the transistor 110B can reduce the transistor size as compared with the transistor 110 by controlling the size of the gate electrode 145B. Further, the oxide semiconductor layer 142B is entirely covered with the insulating layer 146B, and defects such as oxygen deficiency in the oxide semiconductor layer 142B are reduced by forming the insulating layer 146B and performing heat treatment. be able to. Therefore, good ohmic contact can be formed between the oxide semiconductor layer 142 and the source / drain electrode 147 while protecting the oxide semiconductor layer.
  • the oxidation of the entire source / drain electrode 147 (specifically, the conductive layer 147b) due to stress (temperature, voltage, light, etc.) when driving the display device is suppressed. Therefore, by using this embodiment, it is possible to provide a transistor having high reliability and to provide a display device having high reliability.
  • a display device different from the first embodiment will be described with reference to FIG. Specifically, a display device using a liquid crystal element in the pixels 103 shown in FIGS. 1 and 3 will be described.
  • the example of using the transistor 110 described in the first embodiment will be described, but the transistor 110A of the second embodiment and the transistor 110B of the third embodiment may be used.
  • FIG. 15 is a cross-sectional view of pixel 103C.
  • the pixel 103C includes a liquid crystal element 131, a color filter layer 195, and a light-shielding layer 197 in addition to the substrate 100, the insulating layer 141, the transistor 110, the flattening layer 150, and the substrate 200.
  • the pixel electrode 171 is provided on the flattening layer 150.
  • a transparent conductive material is used for the pixel electrode 171.
  • ITO indium tin oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • the pixel electrode 171 is connected to the source / drain electrode 147 via an opening.
  • the pixel electrode 171 is separated for each pixel and is provided in a comb-teeth shape in a plan view.
  • the insulating layer 172 is provided on the pixel electrode 171.
  • a silicon oxide film or a silicon nitride film is used for the insulating layer 172.
  • the common electrode 173 is provided on the insulating layer 172.
  • the same material as the pixel electrode 171 can be used for the common electrode 173.
  • the common electrode 173 is provided across each pixel in a plan view. In this example, the common electrode 173 is arranged on the upper side of the pixel electrode 171 but is not limited to this and may be arranged on the lower side of the pixel electrode 171. Further, although the common electrode 173 is also provided in a comb-teeth shape in the cross-sectional view of the present embodiment, it may be provided continuously.
  • the light-shielding layer 197 is provided on the substrate 200 side.
  • the light-shielding layer 197 has a function of light-shielding.
  • an inorganic film such as a black chromium film, carbon black, or a composite oxide containing a solid solution of a plurality of inorganic oxides can be used.
  • the color filter layer 195 is provided at the opening of the light shielding layer 196.
  • the color filter layer 195 has a function of transmitting light in a specific wavelength band with respect to the light transmitted and emitted from the liquid crystal element 131. For example, light in the red, green, or blue wavelength band can be transmitted.
  • the flattening layer 191 is provided on the color filter layer 195 and the light shielding layer 197.
  • the same material as the flattening layer 150 is used for the flattening layer 191.
  • a liquid crystal layer 175 is provided between the common electrode 173 and the flattening layer 191.
  • An FFS (Fringe Field Switching) type liquid crystal element is used for the liquid crystal element 131 of the present embodiment composed of the pixel electrode 171 and the common electrode 173 and the liquid crystal layer 175.
  • various liquid crystal elements such as TN type and VA type may be used.
  • the transistor 110 by using the transistor 110, it is possible to suppress fluctuations in transistor characteristics against long-term driving stress. Therefore, it is possible to provide a liquid crystal display device having high reliability.
  • FIG. 16 is a cross-sectional view of the transistor 310 produced in this embodiment.
  • the transistor 310 includes a gate electrode 345, a gate insulating layer 343, an oxide semiconductor layer 342, and a source / drain electrode 347 on a substrate 300 and an insulating layer 341 which are 6th generation glass substrates (1,500 mm ⁇ 1,850 mm). And has an insulating layer 349.
  • the transistor 310 has the same configuration as the transistor 110 of the first embodiment of the present invention. The method for manufacturing the transistor 310 is shown below.
  • an insulating layer 341 of silicon oxide was formed on the substrate, and a gate electrode 345 was formed on the insulating layer 341.
  • a 200 nm molybdenum and tungsten alloy film (MoW) was formed by a DC sputtering method and processed by a patterning method and a dry etching method.
  • a gate insulating layer 343 was formed on the gate electrode 345.
  • a laminated film of a silicon nitride film having a film thickness of 150 nm and a silicon oxide film having a film thickness of 100 nm was formed at 350 ° C. by a plasma CVD method.
  • an oxide semiconductor layer 342 was formed on the gate insulating layer 343 so as to overlap the gate electrode 345.
  • an IGZO film having a film thickness of 75 nm was formed at 100 ° C. by an AC sputtering method, and processed by a patterning method and a dry etching method.
  • a source / drain electrode 347 was formed on the oxide semiconductor layer 342.
  • the source / drain electrode 347 titanium nitride (TiN) having a film thickness of 20 nm, titanium (Ti) having a film thickness of 50 nm, aluminum (Al) having a film thickness of 200 nm, and titanium (Ti) having a film thickness of 50 nm are laminated by a sputtering method. The film was filmed and processed in a batch by the patterning method and the dry etching method.
  • an insulating layer 349 was formed on the source / drain electrode 347.
  • a silicon oxide film having a film thickness of 300 nm was formed at 350 ° C. by a plasma CVD method.
  • FIG. 17 shows a transmission electron microscope-energy dispersive X-ray analysis (TEM-EDX) of the interface region A between the oxide semiconductor layer 342 of the transistor 310 and the source / drain electrode layer after forming the insulating layer 349 and heat-treated. )
  • TEM-EDX transmission electron microscope-energy dispersive X-ray analysis
  • the transistor 310 was manufactured on a 6th generation glass substrate (1,500 mm ⁇ 1,850 mm).
  • the manufacturing conditions for the transistor 310 are the same as in the first embodiment.
  • the Id-Vg characteristics of 84 transistors made on a 6th generation glass substrate were evaluated.
  • the Id-Vg characteristic of the transistor 310 was measured by applying a voltage (Vg) applied to the gate electrode 345 of the transistor 310 from ⁇ 15 V to + 15 V in 0.1 V steps.
  • the voltage (Vs) applied to the source electrode of the source / drain electrodes 347 was set to 0V
  • the voltage (Vd) applied to the drain electrode was set to 0.1V and 10V.
  • the measurement of Id-Vg characteristics was performed at room temperature.
  • FIG. 18 shows the results of evaluating the Id-Vg characteristics of 84 transistors manufactured on a 6th generation glass substrate.
  • Table 1 summarizes the field effect mobility ( ⁇ FE), the threshold voltage (Vth), and the subthreshold value (SS) as the results of evaluating the Id-Vg characteristics of the 84 transistors.
  • the field effect mobility ( ⁇ FE) refers to the channel mobility obtained from the change in the drain current with respect to the gate voltage when the drain voltage is constant in the linear region of the metal oxide semiconductor field effect transistor (MOSFET) operation.
  • the threshold voltage (Vth) refers to the gate voltage required to pass the drain current in the MOSFET.
  • the subthreshold value (SS) refers to the rate at which the MOSFET current (drain current) increases with respect to the voltage (gate voltage).
  • the average value, 3 ⁇ , maximum value (Mix) and minimum value (Min) of the field effect mobility ( ⁇ FE (cm 2 / V ⁇ s)) of the 84 transistors 310 are They were 12.36, 1.88, 13.66, and 11.30, respectively.
  • the average value (Average), 3 ⁇ , maximum value (Mix) and minimum value (Min) of the threshold voltage (Vth (V)) were 0.65, 0.17, 0.73, 0.53, respectively.
  • the average value (Average), 3 ⁇ , maximum value (Mix) and minimum value (Min) of the subthreshold value (SS (V / decode)) are 0.10, 0.05, 0.12, 0, respectively. It was .07. Therefore, it was found that the transistor 310 of this embodiment showed stable characteristics without any variation in characteristics.
  • a gate bias-heat stress test (hereinafter referred to as a GBT test) was performed on the manufactured transistor 310.
  • the gate voltage (Vg) was -40V
  • the drain voltage (Vd) and the source voltage (Vs) were 0V
  • the stress temperature was 125 ° C.
  • the measurement environment was dark.
  • the Id-Vg characteristics of the transistor 310 were measured at stress times of 0 sec, 100 sec, 500 sec, and 1000 sec.
  • FIG. 19 shows the reliability evaluation result of the Id-Vg characteristic. As shown in FIG. 19, no change in the characteristics of the transistor 310 of this embodiment was observed even when the stress time passed 1000 sec.
  • the following transistor 410 was manufactured and the reliability of the Id-Vg characteristics was evaluated.
  • FIG. 20 is a cross-sectional view of the transistor 410 of the comparative example.
  • the transistor 410 of the comparative example has a gate electrode 445, a gate insulating layer 443, an oxide semiconductor layer 442, a source / drain electrode 447, and an insulating layer 449 on a substrate 400 and an insulating layer 441.
  • the transistor 410 is the same as the transistor 310 except that the source / drain electrode 447 does not have the conductive layer 347a containing nitrogen in the portion in contact with the oxide semiconductor layer 342 like the transistor 310.
  • the film formation temperature of the gate insulating layer 443 and the insulating layer 449 and the heat treatment temperature after the formation of the insulating layer 449 are set to 300 ° C. or lower, and oxidation occurs between the oxide semiconductor layer 442 and the source / drain electrode 447.
  • An object specifically, titanium oxide was prevented from being formed.
  • FIG. 21 shows the results of the Id-Vg characteristics of the transistor 310 of the comparative example. As shown in FIG. 21, it was found that in the transistor 410 of the comparative example, the Id-Vg characteristics fluctuated as the stress application time increased.
  • the present invention is not limited thereto.
  • An oxide semiconductor layer 142 may be provided on the source / drain electrode 147.
  • the conductive layer 147a may be provided above the source / drain electrode 147.
  • the gate electrode may be provided on the upper side of the oxide semiconductor layer 142, or the oxide semiconductor 142 may be sandwiched between two gate electrodes provided on the upper side and the lower side thereof.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

表示装置は、絶縁表面上のゲート電極と、前記ゲート電極上のゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳する酸化物半導体層と、前記酸化物半導体層および前記ゲート絶縁層上の窒素を含む第１導電層および前記第１導電層上の第２導電層を含むソース・ドレイン電極と、前記酸化物半導体層および前記ソース・ドレイン電極上の酸素を含む絶縁層と、を含む、トランジスタと、前記トランジスタ上の表示素子と、を含む。

Description

表示装置および表示装置の製造方法
　本発明の一実施形態は、表示装置、および表示装置の製造方法に関する。
　電気器具及び電子機器に用いられる表示装置として、液晶の電気光学効果を利用した液晶表示装置や、有機エレクトロルミネセンス（有機ＥＬ：Ｏｒｇａｎｉｃ　Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた有機エレクトロルミネセンス表示装置が開発されている。従来これらの表示装置においては、半導体層としてシリコンを用いたトランジスタが用いられてきた。近年、表示装置では、大面積化、高解像度化、高フレームレート化などの要求が高まってきており、これらの要求を満たすための取り組みが盛んに行われている。
　最近では、シリコンに替わって、酸化物半導体を用いたトランジスタの開発が進められている。酸化物半導体を用いたトランジスタは、高移動度を実現できることが期待されている。さらに、酸化物半導体は、大面積で形成できるとともに、アモルファスシリコンと比較して高耐圧性に優れるといった利点を有する。特許文献１には、酸化物半導体を用いた表示装置が開示されている。
特開２００６－１６５５２８号公報
　しかしながら、酸化物半導体を用いたトランジスタは、製造工程中の処理温度に応じて信頼性試験において特性変動がみられる場合がある。トランジスタの特性変動は、表示装置における表示ムラなど、様々な不良を引き起こす要因となり得る。したがって、トランジスタの信頼性のさらなる向上が求められている。
　上記問題に鑑み、信頼性が向上したトランジスタを有する表示装置を提供することを目的の一つとする。または、高い信頼性を有する表示装置を提供することを目的の一つとする。
　本発明の一実施形態に係る表示装置は、絶縁表面上のゲート電極と、前記ゲート電極上のゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート電極と重畳する酸化物半導体層と、前記酸化物半導体層および前記ゲート絶縁層上の窒素を含む第１導電層および前記第１導電層上の第２導電層を含むソース・ドレイン電極と、前記酸化物半導体層および前記ソース・ドレイン電極上の酸素を含む絶縁層と、を含む、トランジスタと、前記トランジスタ上の表示素子と、を含む。
　本発明の一実施形態に係る表示装置の製造方法は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁層を形成し、前記ゲート絶縁層上に、前記ゲート電極と重畳する領域を含む酸化物半導体層を形成し、前記酸化物半導体層および前記ゲート絶縁層上に、窒素を含む第１導電層、および前記第１導電層上の第２導電層を含むソース・ドレイン電極を形成し、前記ソース・ドレイン電極上に絶縁層を形成し、加熱処理を行うことによりトランジスタを形成し、前記トランジスタ上に表示素子を形成することを含む。
本発明の一実施形態に係る表示装置の平面図である。 本発明の一実施形態に係る表示装置の画素回路の回路図である。 本発明の一実施形態に係る表示装置の画素の断面図である。 本発明の一実施形態に係るトランジスタの断面図である。 本発明の一実施形態に係るトランジスタの一部を拡大した断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの断面図である。 本発明の一実施形態に係る表示装置の画素の断面図である。 本実施例に係るトランジスタの断面図である。 本実施例に係るトランジスタの一部分のＥＤＸ測定結果である。 本実施例に係るトランジスタのＩｄ－Ｖｇ特性評価結果である。 本実施例に係るトランジスタの信頼性評価結果である。 比較例に係るトランジスタの断面図である。 比較例に係るトランジスタの信頼性評価結果である。
　以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にＡ、Ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。
また、本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。なお、以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。
　また、本明細書において、「ＡとＢとが接続されている」とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、「ＡとＢとが電気的に接続されている」とは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
　その他、本発明の属する分野における通常に知識を有する者であれば認識できるものである場合、特段の説明を行わないものとする。
＜第１実施形態＞
（１－１．表示装置の構成）
　図１は、表示装置１０の上面図を示す。図１において、表示装置１０は、基板１００、基板２００、複数の画素１０３を有する表示部１０１と、周縁部１０４、ソースドライバとしての機能を有する駆動回路１０６と、ゲートドライバとしての機能を有する駆動回路１０７、フレキシブルプリント基板１０８、および端子部１０９を有する。
　図１において、画素１０３は、マトリクス状に設けられ、表示素子（後述する発光素子１３０）を含む。周縁部１０４は、表示部１０１の外側に配置され、表示部１０１を囲むように設けられる。画素１０３、駆動回路１０６、駆動回路１０７およびフレキシブルプリント基板１０８は、それぞれ電気的に接続されている。外部装置からの情報（信号）は、フレキシブルプリント基板１０８、および端子部１０９を介して駆動回路１０６および駆動回路１０７に入力される。
　図２に、表示装置１０が有する画素１０３の画素回路３０の回路図を示す。なお、以下で説明する画素回路３０の回路構成は一例であって、これに限定されるものではない。
　複数の画素回路３０の各々は、少なくともトランジスタ１１０、トランジスタ１１１、発光素子１３０及び容量素子１２０を含む。なお、トランジスタ１１０およびトランジスタ１１１をまとめて半導体装置ともいうことができる。
　トランジスタ１１０は、発光素子１３０に接続され、発光素子１３０の発光輝度を制御するトランジスタである。トランジスタ１１０は、ゲート－ソース間電圧によってドレイン電流が制御される。トランジスタ１１０は、ゲートがトランジスタ１１１のソースまたはドレインの一方に接続され、ソースまたはドレインの一方が駆動電源線１１５に接続され、ソースまたはドレインの他方が発光素子１３０の陽極に接続される。
　トランジスタ１１１は、オンオフ動作により、駆動回路１０６から映像信号を送る信号線１１８とトランジスタ１１０のゲートとの導通状態を制御するトランジスタである。トランジスタ１１１は、ゲートが走査信号を送る走査線１１３に接続され、ソースが信号線１１８に接続され、ドレインがトランジスタ１１０のゲートに接続されている。
　発光素子１３０は、陽極がトランジスタ１１０のドレインに接続され、陰極が基準電源線１１７に接続されている。
　容量素子１２０は、トランジスタ１１０のゲート－ドレイン間に接続される。容量素子１２０は、トランジスタ１１０のゲート－ドレイン間電圧を保持する。
　基準電源線１１７は、複数の画素１０３に共通して設けられている。基準電源線には定電位が与えられる。
　上述の構成に基づき、駆動回路１０６から送信された映像信号および駆動回路１０７から送信された走査信号がそれぞれの画素１０３に入力されることにより表示部１０１において静止画および動画が表示される。
（１－２．画素の断面構成）
　次に、表示装置１０の画素１０３の各構成について、図面を用いて説明する。
　図３は、図１に示した表示装置１０における画素１０３のＡ１－Ａ２間の断面図である。図３に示すように、画素１０３は、基板１００、トランジスタ１１０、容量素子１２０、発光素子１３０、絶縁層１４１、平坦化層１５０、リブ１５７、封止層１６１、接着層１９０および基板２００を含む。各構成について、以下に詳細に説明する。
（１－２－１．トランジスタの構成）
　図４は、図３のトランジスタ１１０を拡大した断面図である。トランジスタ１１０は、ゲート電極１４５、ゲート絶縁層１４３、酸化物半導体層１４２、およびソース・ドレイン電極１４７、絶縁層１４９を有する。本実施形態では、トランジスタ１１０は、ボトムゲート・トップコンタクト構造を有する。
　ゲート電極１４５は、絶縁層１４１、すなわち絶縁表面上に設けられる。ゲート電極１４５には、導電材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。また、ゲート電極１４５には、これらの金属の合金が用いられてもよい。また、ゲート電極１４５には、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物が用いられてもよい。また、これらの膜が積層されてもよい。
　ゲート絶縁層１４３には、高誘電率の材料が用いられる。ゲート絶縁層１４３には、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化アルミニウム（ＡｌＮx）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などが用いられる（ｘ、ｙは任意の整数）。ゲート絶縁層１４３は、上記の材料の単層構造又は積層構造であってもよい。なお、酸化物半導体層１４２と接するゲート絶縁層１４５は、酸化シリコン膜などの酸素を含む絶縁層であることが好ましい。
　酸化物半導体層１４２は、ゲート絶縁層１４３上に設けられる。酸化物半導体層１４２は、ゲート電極１４５に重畳して配置される。酸化物半導体層１４２には、インジウムやガリウムなどの第１３族元素を含むことができる。酸化物半導体層１４２には、異なる複数の第１３族元素を含有してもよい。酸化物半導体層１４２は、さらに、第１２族元素を含んでいてもよい。例えば、酸化物半導体層１４２には、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が用いられる。
　また、酸化物半導体層１４２は、その他の元素を含んでもよい。このとき、酸化物半導体層１４２は、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでもよい。
　酸化物半導体層１４２のその他の具体例として、ＩｎＯx、ＺｎＯx、ＳｎＯx、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｏ、Ｉｎ－Ｚｒ－Ｏ、Ｉｎ－Ｗ－Ｏ、Ｉｎ－Ｙ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ａｌ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ等の材料が用いられてもよい。酸化物半導体層１４２の結晶性は限定されず、単結晶、多結晶、微結晶、又は非晶質でもよい。
　また、酸化物半導体層１４２は、酸素欠損などの結晶欠陥が少ないことが好ましい。また、酸化物半導体層１４２は、水素の濃度が低いことが好ましい。
　ソース・ドレイン電極１４７は、導電層１４７ａ（第１導電層ともいう）、および導電層１４７ｂ（第２導電層ともいう）を含む。導電層１４７ａは、酸化物半導体層１４２およびゲート絶縁層１４３上に設けられる。導電層１４７ａは、金属材料とともに窒素を含む。導電層１４７ａには、この例では窒化チタン（ＴｉＮx）が用いられる。導電層１４７ａは、窒素を含むことにより、酸化物半導体層１４２から導電層１４７ａの一部まで酸素を拡散させつつ、導電層１４７ｂまで酸素が拡散することを抑える機能を有する。なお、導電層１４７ａは、窒化チタンに限定されず、窒化タンタル（ＴａＮx）、窒化モリブデン（ＭｏＮx）、窒化タングステン（ＷＮx）が用いられてもよい（ｘは任意の整数）。導電層１４７ａの膜厚は、適宜設定すればよく、１０ｎｍ以上３０ｎｍ以下であることが好ましい。
　導電層１４７ｂは、導電層１４７ａ上に設けられる。導電層１４７ｂは、抵抗の低い金属材料が用いられる。導電層１４７ｂには、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。導電層１４７ｂには、これらの金属の合金が用いられてもよい。また、導電層１４７ｂには、これらの膜が積層されてもよい。本実施形態では、導電層１４７ｂは、導電層１４７ｂ１、導電層１４７ｂ２および導電層１４７ｂ３が積層されている。導電層１４７ｂ１および導電層１４７ｂ３には、この例ではチタンが用いられる。導電層１４７ｂ２には、この例ではアルミニウムが用いられる。導電層１４７ｂの膜厚は、適宜設定すればよく、５０ｎｍ以上１０００ｎｍ以下であることが好ましい。
　図５は、図４で示した領域Ａの酸化物半導体層１４２およびソース・ドレイン電極１４７の拡大図である。このとき、図５に示すように、酸化物半導体層１４２とソース・ドレイン電極１４７のうち導電層１４７ａとの間には導電層１４７ｃ（第３導電層ともいう）が設けられてもよい。後述するように、導電層１４７ｃは、導電層１４７ａの金属材料ととともに、酸化物半導体層１４２から拡散した酸素が含まれる。導電層１４７ｃに含まれる酸素の含有量は、５ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下であることが望ましい。また、導電層１４７ｃには、酸化物半導体層１４２に含まれた金属材料の一部がさらに含まれてもよい。導電層１４７ｃの厚さは、２ｎｍ以上１０ｎｍ以下であることが好ましい。これにより、導電層１４７ｃは、導電性を有することができる。
　図４に戻って説明する。絶縁層１４９は、酸化物半導体層１４２、ソース・ドレイン電極１４７およびゲート絶縁層１４３上に設けられる。絶縁層１４９には、酸素を含む絶縁材料が用いられる。例えば、絶縁層１４９には、酸化シリコン（ＳｉＯx）が用いられる（ｘは任意の整数）。また、絶縁層１４９は、酸化シリコンに限定されず、酸化窒化シリコン（ＳｉＯxＮy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などが用いられてもよい（ｘ、ｙは任意の整数）。絶縁層１４９は、加熱処理によって、酸素を放出することができる膜であることが好ましい。また、絶縁層１４９は、欠陥準位密度が小さいことが好ましい。
　本実施形態のトランジスタ１１０は、ソース・ドレイン電極が酸化物半導体層１４２側に窒素を含む導電層を有することにより、酸化物半導体層１４２からの酸素の拡散が抑えられる。また、加熱処理を行ったときには、酸化物半導体層中からソース・ドレイン電極（具体的には導電層１４７ａ）に酸素が拡散して導電領域を形成しつつ、ソース・ドレイン電極全体（具体的には導電層１４７ｂ）としての酸化は抑えられるので、トランジスタ１１０の特性の変動を小さくすることができる。したがって、トランジスタ１１０の信頼性が向上するとともに、表示装置における表示性能の信頼性も向上させることができる。
（１－２－２．表示装置のその他の構成）
　図３に戻って、表示装置１０のその他の各構成について以下に説明する。
　基板１００には、ガラス基板又は有機樹脂基板が用いられる。有機樹脂基板としては、例えば、ポリイミドが用いられる。なお、有機樹脂基板は、ポリイミドに限定されず、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー等が用いられてもよい。基板１００および基板２００の厚さは、適宜設定することができる。有機樹脂基板の場合、可撓性を有するシートディスプレイを実現することが可能となる。
　絶縁層１４１は、下地膜としての機能を有する。絶縁層１４１は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどが用いられる。絶縁層１４１は、単層であっても、積層であってもよい。上記材料を用いることで、基板１００から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体層１４２への拡散を抑制することができる。
　平坦化層１５０は、絶縁層１４９上に設けられる。平坦化層１５０には、ポリイミド、ポリアミド、アクリル、エポキシ等が用いられる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。また、絶縁層１４９及び平坦化層１５０には、開口部が設けられる。
　容量素子１２０は、絶縁層１５４を誘電体として、導電層１５３、および画素電極１５５が用いられる。また、導電層１５３の同一層に設けられた導電層１５１は、ソース・ドレイン電極１４７と接続されるとともに、画素電極１５５と接続される。
　発光素子１３０には、画素電極１５５、有機ＥＬ層１５９、および対向電極１６０が用いられる。発光素子１３０は、有機ＥＬ層１５９で発光した光を対向電極１６０側に放射する、いわゆるトップエミッション型の構造を有する。
　有機ＥＬ層１５９は、画素電極１５５上に設けられ、有機エレクトロルミネセンス材料などの発光材料を有する。また、有機ＥＬ層１５９は、発光材料とともに、正孔輸送材料、電子輸送材料が用いられてもよい。また、本実施形態の有機ＥＬ層１５９は、発光するための発光材料が積層して設けられてもよい。このとき、表示装置１０は、カラーフィルタを通してＲＧＢの各色を表示してもよい。
　リブ１５７には、画素電極１５５の周縁領域を覆うと共に、画素電極１５５の端部で滑らかな段差を形成するために、有機樹脂材料が用いられる。また、リブ１５７には、表示画像のコントラスト比を高めるために、黒色顔料を含む有機樹脂材料を用いてもよい。
　封止層１６１は、発光素子１３０およびリブ１５７上に配置される。封止層１６１は、無機絶縁層１６２、有機絶縁層１６３および無機絶縁層１６４を含む。
　無機絶縁層１６２および無機絶縁層１６４には、窒化シリコン、酸化シリコン、酸化アルミニウムなどの絶縁膜が用いられる。無機絶縁層１６２および無機絶縁層１６４の膜厚は、３０ｎｍ以上１μｍ以下とすることが好ましい。上記構造とすることで、一部にピンホール等の欠陥が出来てしまったとしても、他の無機絶縁層がその欠陥を補って、水分の侵入をより効果的に抑制することができる。
　有機絶縁層１６３には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂等の材料を用いることができる。有機絶縁層１６３の膜厚は、１μｍ以上２０μｍ以下、好ましくは３μｍ以上１０μｍ以下であることが好ましい。
　無機絶縁層１６２と無機絶縁層１６４との間に有機絶縁層１６３を有することにより、封止層１６１を形成する際に、異物が混入した場合においても、有機絶縁層１６３の表面が平坦化される。このため、無機絶縁層１６４の被覆率が高まる。したがって、水分遮断性能を安定して保持することができる。
　無機絶縁層１６４上には、接着層１９０を介して基板２００が設けられてもよい。接着層１９０として、例えば、アクリル系、ゴム系、シリコーン系、ウレタン系などの粘着材を用いることができる。基板２００にタッチパネルを設けてもよい。また、基板２００が偏光子等の光学性能を有していてもよい。接着層１９０には、カルシウムやゼオライトなどの吸湿物質が含まれていてもよい。接着層１９０に吸湿物質が含まれることにより、表示装置１０の内部に水分が侵入した場合であっても、発光素子１３０に水分が到達することを遅らせることができる。
　基板２００には、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
　また、接着層１９０には、基板１００と基板２００との間の間隙を確保するためにスペーサを設けてもよい。このようなスペーサは、接着層１９０に混ぜてもよいし、基板１００上に樹脂等により形成してもよい。
（１－３．トランジスタの製造方法）
　次に、表示装置１０のうちトランジスタ１１０の製造方法について、図６乃至図１０を参照して説明する。
　まず、図６に示すように、絶縁層１４１に、ゲート電極１４５を形成する。
　基板１００上に設けられた絶縁層１４１上に導電膜を成膜した後、パターニング法およびエッチング法を用いて所望の形状に加工することでゲート電極１４５を形成する。当該導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成される。また、ゲート電極１４５の膜厚は、１００ｎｍ以上５００ｎｍ以下とすることが好ましい。この例では、ゲート電極１４５として、モリブデンとタングステンの合金膜が用いられる。
　次に、図７に示すように、ゲート電極１４５および絶縁層１４１上に、ゲート絶縁層１４３を成膜する。ゲート絶縁層１４３は、スパッタリング法、熱ＣＶＤ法、又はプラズマＣＶＤ法により、上述した材料を用いて、単層構造又は積層構造で形成される。このとき、ゲート絶縁層１４３の形成温度は、３２５℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下であることが望ましい。ゲート絶縁層１４３の膜厚は、５０ｎｍ以上５００ｎｍ以下とすることが好ましい。
　また、ゲート絶縁層１４３には、加熱処理により酸素を放出することができる材料を用いることが好ましい。ゲート絶縁層１４３として、例えば、酸化シリコンを用いることが好ましい。酸化物半導体層１４２形成以降に加熱処理を行うことにより、ゲート絶縁層１４３から酸素が放出され、酸化物半導体層１４２中の酸素欠損が修復され、特性変動が抑えることができる。これにより、トランジスタ特性の信頼性を向上させることができる。
　次に、図８に示すように、ゲート絶縁層１４３上に酸化物半導体層１４２を形成する。酸化物半導体層１４２は、ゲート絶縁層１４３上に酸化物半導体膜を成膜した後、パターニング法及びエッチング法を用いることにより、所望の形状に加工することで形成される。酸化物半導体膜は、例えば、スパッタリング法を用いて成膜温度を２５０℃以上４５０℃以下として、３０ｎｍ以上１００ｎｍ以下の膜厚で形成することが好ましい。
　酸化物半導体膜をスパッタリング法により成膜する際に、酸化物半導体ターゲットに印加する電源は、直流電流（ＤＣ）でも交流電源（ＡＣ）でもよく、酸化物半導体ターゲットの形状や組成などによって決定することができる。酸化物半導体ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ2Ｏ3：Ｇａ2Ｏ3：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
　また、酸化物半導体膜を成膜する際に、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いてもよい。酸化物半導体膜を成膜するためのスパッタリングガスとして、この例では、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、希ガスに対する酸素ガス流量比が５％以上であることがより好ましい。酸素ガス流量比を５％以上にすることにより、酸化物半導体膜に酸素が添加されやすくなるため好ましい。
　また、酸化物半導体層１４２を形成した後に加熱処理を行ってもよい。加熱処理は、酸化物半導体膜の加工前（パターニング処理前）に行ってもよく、加工後（エッチング後）に行ってもよい。酸化物半導体層１４２は、加熱処理によって体積が小さくなる（シュリンクする）場合があるので、加工前に加熱処理を行うことが好ましい。また、酸化物半導体層１４２に加熱処理を行うことにより、酸化物半導体層１４２の水素濃度の低減、密度向上など、膜質の改善を行うことができる。
　酸化物半導体層１４２に対して行う加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱処理は、２５０℃以上５００℃以下、好ましくは３５０℃以上４５０℃以下で行う。また、加熱時間は、例えば、１５分以上１時間以下で行うことが好ましい。加熱処理により、酸化物半導体層１４２の酸素欠損に酸素が導入される又は酸素が転位することで、結晶欠陥が少なく、結晶性が高い酸化物半導体層１４２が得られる。また、加熱処理により、酸化物半導体層１４２の水素濃度を低減することができる。これらにより、酸化物半導体層１４２中の欠陥準位密度が少なく、特性変動の少ないトランジスタを製造することができる。
　次に、図９に示すように、酸化物半導体層１４２上に、ソース・ドレイン電極１４７を形成する。まず、酸化物半導体層１４２上に、導電層１４７ａとなる導電膜を形成する。導電層１４７ａとなる導電膜は、上述の材料を用いてスパッタリング法により形成される。なお、当該導電膜は、スパッタリング法に限定されず、ＣＶＤ法や印刷法により形成してもよい。導電層１４７ａの膜厚は、１０ｎｍ以上５０ｎｍ以下であることが好ましい。この例では、導電層１４７ａとして、スパッタリング法に形成された窒化チタンが用いられる。
　次に、導電層１４７ａ上に導電層１４７ｂとなる導電膜を形成する。導電層１４７ｂとなる導電膜は、上述の材料を用いてスパッタリング法により単層構造又は積層構造で形成されるが、その他の方法により形成されてもよい。導電層１４７ｂの膜厚は、５０ｎｍ以上１０００ｎｍ以下であることが好ましい。この例では、導電層１４７ｂとして導電層１４７ｂ１、導電層１４７ｂ２、および導電層１４７ｂ３が連続で形成される。より具体的には、導電層１４７ｂ１として、チタン膜がスパッタリング法により形成される。導電層１４７ｂ２として、アルミニウム膜がスパッタリング法により形成される。導電層１４７ｂ３として、チタン膜がスパッタリング法により形成される。
　導電層１４７ａおよび導電層１４７ｂは、パターニング法およびエッチング法により一括で加工されることにより、ソース・ドレイン電極１４７が所望の形状となる。なお、導電層１４７ａおよび導電層１４７ｂは、一括で加工されずに、それぞれ分けて加工してもよい。
　次に、図１０に示すように、酸化物半導体層１４２およびソース・ドレイン電極１４７上に絶縁層１４９を形成する。絶縁層１４９は、またはプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成される。絶縁層１４９の形成温度は、３２５℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行うことが望ましい。ゲート絶縁層１４３の膜厚は、１００ｎｍ以上５００ｎｍ以下とすることが好ましい。絶縁層１４９には、加熱処理により酸素を放出することができる材料を用いることが好ましい。絶縁層１４９には、例えば、酸化シリコン膜を用いることが好ましい。
　次に、酸化物半導体層１４２に接して絶縁層１４９を設けた後、加熱処理を行う。加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱処理は、３２５℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行うことが望ましい。また、加熱時間は、例えば、１５分以上１２時間以下、好ましくは３０分以上２時間以下で行うことが望ましい。加熱処理により、酸化物半導体層１４２のダメージが生じた領域（バックチャネル領域）または酸化物半導体層１４２の内部に存在する酸素欠損に酸素を補填することができる。これにより、酸化物半導体層１４２に含まれる酸素欠損を低減することができ、結晶欠陥が少なく、結晶性が高い酸化物半導体層１４２が得られる。また、加熱処理により、酸化物半導体層１４２の水素濃度を低減することができる。さらに、加熱処理により、ゲート絶縁層１４３および絶縁層１４９内に含まれる欠陥準位密度が低減される。以上により、トランジスタ１１０全体の欠陥準位密度が低減する。
　また、絶縁層１４９を形成後に加熱処理を行った場合、酸化物半導体層１４２からソース・ドレイン電極１４７に向かって、酸素が拡散する。これにより、酸化物半導体層１４２には導電領域（ｎ+領域）ができる。このとき、拡散する酸素により、ソース・ドレイン電極１４７の一部が酸化する場合がある。例えば、ソース・ドレイン電極としてチタンが用いられた場合、酸化物半導体層１４２と反応し、良好なｎ+領域が形成されるものの、酸素と反応しやすい。このために、駆動ストレス（温度、電圧、光など）によりさらに酸素との反応がひきつづき進行してしまう。その結果、トランジスタ１１０では、ドレイン電流の低下や閾値電圧の変動などの特性不良が発生してしまう恐れがある。
　一方、本実施形態の場合、ソース・ドレイン電極１４７は、酸化物半導体層１４２と接する部分に窒素を有する導電層１４７ａを含む。これにより、絶縁層１４９を形成後に加熱処理を行った際に、酸化物半導体層１４２中からソース・ドレイン電極１４７側（具体的には導電層１４７ａ）に酸素が拡散する。これにより、導電領域（ｎ+領域）が効果的に形成され、ソース・ドレイン電極全体（具体的には導電層１４７ｂ）としての酸化が抑えられる。
　このとき、加熱処理によって、酸化物半導体層１４２とソース・ドレイン電極のうち導電層１４７ａとの間に導電層１４７ｃ（第３導電層ともいう）が形成されてもよい。導電層１４７ｃは、導電層１４７ａに含まれる金属材料および酸素を含む。また、導電層１４７ｃは、酸化物半導体層１４２に含まれる一部の金属材料をさらに含んでもよい。この例では、導電層１４７ｃは、チタン、酸素を含むとともに、インジウム、ガリウム、亜鉛をそれぞれ含んでもよい。このとき、導電層１４７ｃの膜厚は、２ｎｍ以上１０ｎｍであることが好ましい。
　上記の構成を有するトランジスタ１１０では、酸化物半導体層１４２とソース・ドレイン電極１４７との間で良好なオーミックコンタクトを形成することができる。さらに、トランジスタ１１０は、表示装置の駆動時のストレス（温度、電圧、および光など）によるソース・ドレイン電極全体としての酸化が抑えられる。また、ゲート絶縁層及び酸化物絶縁層を高温で形成し、加熱処理を行うことにより、ゲート絶縁層及び酸化物絶縁層中の欠陥準位密度が低減している。したがって、本実施形態のトランジスタ１１０においては、ドレイン電流および閾値電圧などの特性の変動を抑制することができるため、高い信頼性を有することができる。したがって、本実施形態の表示装置は、トランジスタ１１０を含むことにより、高い表示信頼性を有することできる。
＜第２実施形態＞
　本実施形態では、第１実施形態と形態が異なるトランジスタについて説明する。具体的には、チャネル保護型トランジスタの構造について図面を参照して説明する。なお、第１実施形態に係る半導体装置と同様の構造、材料、および製造方法については、適宜説明を省略する。
（２－１．トランジスタ１１０Ａの構成）
　図１１は、本実施形態に係るトランジスタ１１０Ａの断面図である。トランジスタ１１０Ａは、絶縁層１４１上に設けられ、ゲート電極１４５、ゲート絶縁層１４３、酸化物半導体層１４２、ソース・ドレイン電極１４７、および絶縁層１４９に加えて絶縁層１４６を有する。
　絶縁層１４６は、ゲート絶縁層１４３および酸化物半導体層１４２上に設けられる。絶縁層１４６は、絶縁層１４９と同様の材料が用いられる。この例では、絶縁層１４６には、酸化シリコン膜が用いられる。
　トランジスタ１１０Ａは、トランジスタ１１０と異なり、酸化物半導体層１４２上に絶縁層１４６を有することにより、酸化物半導体層１４２のバックチャネル側を保護する構造を有する。
（２－２．トランジスタ１１０Ａの製造方法）
　次に、本実施形態に係るトランジスタ１１０Ａの製造方法について、図１２及び図１３を参照して説明する。まず、第１実施形態で説明したように、ゲート絶縁層１４３上に、酸化物半導体層１４２を形成する。
　次に、図１２に示すように、ゲート絶縁層１４３上に、絶縁層１４６を形成する。絶縁層１４６は、絶縁層１４９と同様の方法により形成することが望ましい。また、絶縁層１４６の形成温度は、３２５℃以上４５０℃、好ましくは３５０℃以上４００℃以下であることが望ましい。また、絶縁層１４６を形成した後、適宜加熱処理を行ってもよい。加熱処理は、３２５℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で、１５分以上１２時間以下好ましくは３０分以上２時間以下で行うことが望ましい。その後、酸化物半導体層１４２上にパターニング法およびドライエッチング法により、開孔部１４６ａを形成する。
　次に、図１３に示すように、絶縁層１４６上にソース・ドレイン電極１４７を形成する。ソース・ドレイン電極１４７の形成以降の工程は、第１実施形態と同様である。
　本実施形態を用いることにより、酸化物半導体層１４２を保護しつつ、酸化物半導体層１４２とソース・ドレイン電極１４７との間で良好なオーミックコンタクトを形成することができるとともに、表示装置の駆動時のストレス（温度、電圧、および光など）によるソース・ドレイン電極１４７全体（具体的には導電層１４７ｂ）の酸化が抑えられる。したがって、高い信頼性を有するトランジスタを提供できるとともに、高い信頼性を有する表示装置を提供することができる。
＜第３実施形態＞
　本実施形態では、第１実施形態と形態が異なるトランジスタについて説明する。具体的には、トップゲート構造を有するトランジスタ１１０Ｂについて図１４を参照して説明する。なお、第１実施形態および第２実施形態に係るトランジスタと同様の構造、材料、および製造方法については、説明を省略する。
（３－１．トランジスタ１１０Ｂの構成）
　図１４は、本実施形態に係るトランジスタ１１０Ｂの断面図である。図１４に示すように、トランジスタ１１０Ｂは、絶縁層１４１上に設けられ、酸化物半導体層１４２Ｂ、ゲート絶縁層１４３Ｂ、ゲート電極１４５Ｂ、絶縁層１４６Ｂ、ソース・ドレイン電極１４７Ｂ、および絶縁層１４９Ｂを有する。
　酸化物半導体層１４２Ｂは、絶縁層１４１上に配置される。ゲート絶縁層１４３Ｂは、絶縁層１４１および酸化物半導体層１４２Ｂ上に配置される。ゲート電極１４５Ｂは、ゲート絶縁層１４３Ｂ上に配置される。絶縁層１４６Ｂは、ゲート絶縁層１４３Ｂおよびゲート電極１４５Ｂ上に配置される。ソース・ドレイン電極１４７Ｂは、絶縁層１４６Ｂ上に配置されるとともに、酸化物半導体層１４２Ｂと接して配置される。絶縁層１４９Ｂは、絶縁層１４６Ｂおよびソース・ドレイン電極１４７Ｂ上に配置される。
　トランジスタ１１０Ｂは、トランジスタ１１０と異なり、酸化物半導体層１４２Ｂ上にゲート電極１４５Ｂが設けられている。また、トランジスタ１１０Ｂは、ゲート電極１４５Ｂのサイズを制御することにより、トランジスタ１１０に比べてトランジスタサイズを小さくすることができる。また、酸化物半導体層１４２Ｂは、絶縁層１４６Ｂによって、全体的に覆われており、絶縁層１４６Ｂの形成および加熱処理を行うことにより、酸化物半導体層１４２Ｂ中の酸素欠損などの欠陥を低減することができる。したがって、酸化物半導体層を保護しつつ、酸化物半導体層１４２とソース・ドレイン電極１４７との間で良好なオーミックコンタクトを形成することができる。さらに、表示装置の駆動時のストレス（温度、電圧、および光など）によるソース・ドレイン電極１４７全体（具体的には導電層１４７ｂ）の酸化が抑えられる。したがって、本実施形態を用いることにより、高い信頼性を有するトランジスタを提供できるとともに、高い信頼性を有する表示装置を提供することができる。
＜第４実施形態＞
　本実施形態では、第１実施形態と異なる表示装置について、図１５を参照して説明する。具体的には、図１および図３に示す画素１０３において、液晶素子を用いる表示装置について説明する。なお、本実施形態では、第１実施形態で説明したトランジスタ１１０を用いる例について説明するが、第２実施形態のトランジスタ１１０Ａ及び第３実施形態のトランジスタ１１０Ｂを用いてもよい。
（画素１０３Ｃの構成）
　図１５は、画素１０３Ｃの断面図である。画素１０３Ｃは、基板１００、絶縁層１４１、トランジスタ１１０、平坦化層１５０、および基板２００に加えて、液晶素子１３１、カラーフィルタ層１９５および遮光層１９７を含む。
　画素電極１７１は、平坦化層１５０上に設けられる。画素電極１７１は、透明導電材料が用いられる。この例では、酸化インジウム錫（ＩＴＯ）が用いられる。なお、これに限定されず、酸化亜鉛（ＺｎＯ）、または酸化インジウム亜鉛（ＩＺＯ）などが用いられてもよい。画素電極１７１は、開口部を介して、ソース・ドレイン電極１４７と接続される。なお、画素電極１７１は、平面視において、画素ごとに分離され、かつ櫛歯状に設けられている。
　絶縁層１７２は、画素電極１７１上に設けられる。絶縁層１７２には、酸化シリコン膜又は窒化シリコン膜が用いられる。共通電極１７３は、絶縁層１７２上に設けられている。共通電極１７３には、画素電極１７１と同様の材料を用いることができる。また、共通電極１７３は、平面視において、各画素に跨って設けられる。なお、この例では、共通電極１７３は、画素電極１７１の上側に配置されているが、これに限定されず画素電極１７１の下側に配置されてもよい。また、本実施形態の断面図では共通電極１７３も櫛歯状に設けられているが、連続して設けられていてもよい。
　遮光層１９７は、基板２００側に設けられる。遮光層１９７は、遮光する機能を有する。例えば、顔料を分散した樹脂、染料を含む樹脂の他、黒色クロム膜等の無機膜、カーボンブラック、複数の無機酸化物の固溶体を含む複合酸化物等を用いることができる。
　カラーフィルタ層１９５は、遮光層１９６の開口部に設けられる。カラーフィルタ層１９５は、液晶素子１３１から透過して出射された光に対して特定の波長帯域の光を透過する機能を有する。例えば、赤色、緑色、または青色の波長帯域の光を透過させることができる。
　平坦化層１９１は、カラーフィルタ層１９５および遮光層１９７上に設けられる。平坦化層１９１には、平坦化層１５０と同様の材料が用いられる。
　共通電極１７３と、平坦化層１９１との間には液晶層１７５が設けられる。画素電極１７１、共通電極１７３および液晶層１７５で構成される本実施形態の液晶素子１３１には、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）型の液晶素子が用いられる。なお、これに限定されず、ＴＮ型、ＶＡ型などの種々の液晶素子が用いられてもよい。
　本実施形態において、トランジスタ１１０を用いることにより、長時間の駆動ストレスに対して、トランジスタ特性の変動を抑えることができる。したがって、高い信頼性を有する液晶表示装置を提供することができる。
　本実施例では、本発明の一実施形態に係るトランジスタを作製し、酸化物半導体層およびソース・ドレイン電極の界面の元素分析を行った結果について説明する。
　以下に、本実施例で作製したトランジスタについて説明する。図１６は、本実施例で作成したトランジスタ３１０の断面図である。トランジスタ３１０は、第６世代のガラス基板（１，５００ｍｍ×１，８５０ｍｍ）である基板３００および絶縁層３４１上にゲート電極３４５、ゲート絶縁層３４３、酸化物半導体層３４２、ソース・ドレイン電極３４７、および絶縁層３４９を有する。トランジスタ３１０は、本発明の第１実施形態のトランジスタ１１０と同様の構成を有する。トランジスタ３１０の作製方法を以下に示す。
　まず、基板上に酸化シリコンの絶縁層３４１を形成し、その上にゲート電極３４５を形成した。ゲート電極３４５として、ＤＣスパッタリング法により２００ｎｍのモリブデンおよびタングステンの合金膜（ＭｏＷ）を成膜し、パターンニング法およびドライエッチング法を用いて加工した。
　次に、ゲート電極３４５上に、ゲート絶縁層３４３を形成した。ゲート絶縁層３４３として、プラズマＣＶＤ法により、膜厚１５０ｎｍの窒化シリコン膜と膜厚１００ｎｍの酸化シリコン膜の積層膜を３５０℃で成膜した。
　次に、ゲート絶縁層３４３上に、ゲート電極３４５と重畳するように、酸化物半導体層３４２を形成した。酸化物半導体層３４２として、ＡＣスパッタリング法により、膜厚７５ｎｍのＩＧＺＯ膜を１００℃で成膜し、パターニング法およびドライエッチング法を用いて加工した。
　次に、酸化物半導体層３４２上に、ソース・ドレイン電極３４７を形成した。ソース・ドレイン電極３４７として、スパッタリング法により、膜厚２０ｎｍの窒化チタン（ＴｉＮ）、膜厚５０ｎｍのチタン（Ｔｉ）、膜厚２００ｎｍのアルミニウム（Ａｌ）、膜厚５０ｎｍのチタン（Ｔｉ）を積層成膜し、パターニング法およびドライエッチング法によりを一括で加工した。
　次に、ソース・ドレイン電極３４７上に、絶縁層３４９を形成した。絶縁層３４９として、プラズマＣＶＤ法により、膜厚３００ｎｍの酸化シリコン膜を３５０℃で成膜した。
　次に、乾燥空気の雰囲気下において、３５０℃で３０分間の加熱処理を行った。以上により、本実施例のトランジスタ３１０を作製した。
　図１７は、絶縁層３４９を形成し、加熱処理後のトランジスタ３１０の酸化物半導体層３４２とソース・ドレイン電極層との界面領域Ａの透過電子線顕微鏡－エネルギー分散型Ｘ線分析（ＴＥＭ－ＥＤＸ）結果である。図１７に示すように、酸化物半導体層３４２とソース・ドレイン電極３４７との界面には、ＩＧＺＯ、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、およびチタン（Ｔｉ）が検出された。つまり、本実施例において、絶縁層３４９形成後の加熱処理により窒化チタン膜とＩＧＺＯ膜との間で成分元素の拡散が起こり、酸化チタン（ＴｉＯ）が形成されることが分かった。このとき、ＴｉＯ膜の膜厚は約５ｎｍだった。
　本実施例では、本発明の一実施形態に係るトランジスタを大判基板上に作製し、Ｉｄ－Ｖｇ特性を評価した結果について説明する。
　本実施例では、第６世代のガラス基板（１，５００ｍｍ×１，８５０ｍｍ）上にトランジスタ３１０を作製した。トランジスタ３１０の作製条件は、実施例１と同様である。本実施例では、第６世代のガラス基板上に作製された８４個のトランジスタのＩｄ－Ｖｇ特性を評価した。トランジスタ３１０のＩｄ－Ｖｇ特性の測定は、トランジスタ３１０のゲート電極３４５に印加する電圧（Ｖｇ）として、－１５Ｖから＋１５Ｖまで０．１Ｖステップで印加した。また、ソース・ドレイン電極３４７のうちソース電極に印加する電圧（Ｖｓ）を０Ｖとし、ドレイン電極に印加する電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。Ｉｄ－Ｖｇ特性の測定は、室温で行った。
　図１８は、第６世代のガラス基板に作製された８４個のトランジスタのＩｄ－Ｖｇ特性評価結果である。表１は、８４個のトランジスタのＩｄ－Ｖｇ特性評価結果として、電界効果移動度（μＦＥ）、閾値電圧（Ｖｔｈ）、サブスレッショルド値（Ｓ．Ｓ．）をまとめたものである。電界効果移動度（μＦＥ）とは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）動作の線形領域において、ドレイン電圧を一定としたときのゲート電圧に対するドレイン電流の変化から求めたチャネル移動度をいう。閾値電圧（Ｖｔｈ）とは、ＭＯＳＦＥＴにおけるドレイン電流を流すために必要なゲート電圧をいう。サブスレッショルド値（Ｓ．Ｓ．）とは、ＭＯＳＦＥＴの電流（ドレイン電流）が電圧（ゲート電圧）に対して、増加する割合をいう。
Figure JPOXMLDOC01-appb-T000001
　図１８および表１に示すように、８４個のトランジスタ３１０の電界効果移動度（μＦＥ（ｃｍ2/Ｖ・ｓ））の平均値、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ、１２．３６，１．８８，１３．６６，１１．３０であった。閾値電圧（Ｖｔｈ（Ｖ））の平均値（Ａｖｅｒａｇｅ）、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ０．６５，０．１７，０．７３，０．５３であった。サブスレッショルド値（Ｓ．Ｓ．(Ｖ／ｄｅｃａｄｅ)）の平均値（Ａｖｅｒａｇｅ）、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ０．１０，０．０５，０．１２，０．０７であった。したがって、本実施例のトランジスタ３１０において、特性のばらつきは見られず、安定した特性を示すことが分かった。
　本実施例では、本発明の一実施形態に係るトランジスタを大判基板上に作製し、Ｉｄ－Ｖｇ特性の信頼性を評価した結果について説明する。
　本実施例では、作製したトランジスタ３１０に対して、ゲートバイアス－熱ストレス試験（以下、ＧＢＴ試験と呼ぶ。）を行った。本実施例におけるＧＢＴ試験としては、ゲート電圧（Ｖｇ）を－４０Ｖとして、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖとし、ストレス温度を１２５℃、測定環境はダークとした。また、ストレス時間０ｓｅｃ、１００ｓｅｃ、５００ｓｅｃ、および１０００ｓｅｃにおいて、トランジスタ３１０のＩｄ－Ｖｇ特性を測定した。
　図１９は、Ｉｄ－Ｖｇ特性の信頼性評価結果である。図１９に示すように、ストレス時間が１０００ｓｅｃを経過したときにも、本実施例のトランジスタ３１０において特性の変動は見られなかった。
　本実施例との比較例として、以下のトランジスタ４１０を作製し、Ｉｄ－Ｖｇ特性の信頼性を評価した。
（比較例）
　図２０は、比較例のトランジスタ４１０の断面図である。比較例のトランジスタ４１０は基板４００、絶縁層４４１上にゲート電極４４５、ゲート絶縁層４４３、酸化物半導体層４４２、ソース・ドレイン電極４４７、および絶縁層４４９を有する。トランジスタ４１０は、ソース・ドレイン電極４４７が、トランジスタ３１０のように窒素を含む導電層３４７ａを酸化物半導体層３４２と接する部分に有していない以外はトランジスタ３１０と同様である。また、トランジスタ４１０は、ゲート絶縁層４４３および絶縁層４４９の成膜温度および絶縁層４４９形成後の加熱処理温度は３００℃以下とし、酸化物半導体層４４２とソース・ドレイン電極４４７との間で酸化物（具体的には、酸化チタン）が形成されないようにした。
　図２１は、比較例のトランジスタ３１０のＩｄ－Ｖｇ特性の結果である。図２１に示すように、比較例のトランジスタ４１０では、ストレス印加時間の増加とともに、Ｉｄ－Ｖｇ特性が変動していることが分かった。
　本実施例の結果より、本発明の一実施形態のトランジスタを用いることにより、トランスジスタ特性の変動を抑えることができることが分かった。
　以上より、本発明の一実施形態のトランジスタを用いることにより、トランスジスタ特性の変動を抑えることができ、高い信頼性を有する表示装置を提供することができる。
　なお、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　（変形例）
　本発明の第１～第３実施形態では、酸化物半導体層１４２上にソース・ドレイン電極１４７が設けられる例を示したが、これに限定されない。ソース・ドレイン電極１４７上に酸化物半導体層１４２が設けられてもよい。この場合、ソース・ドレイン電極１４７の上側に導電層１４７ａが設けられてもよい。また、ゲート電極が酸化物半導体層１４２の上側に設けられてもよいし、酸化物半導体１４２がその上側と下側に設けられた２つのゲート電極により挟まれてもよい。
１０・・・表示装置，３０・・・画素回路，１００・・・基板，１０１・・・表示領域，１０３・・・画素，１０４・・・周縁部，１０６・・・駆動回路，１０７・・・駆動回路，１０８・・・フレキシブルプリント基板，１０９・・・端子部，１１０・・・トランジスタ，１１１・・・トランジスタ，１１３・・・走査線，１１５・・・駆動電源線，１１７・・・基準電源線，１１８・・・信号線，１２０・・・容量素子，１３０・・・発光素子，１３１・・・液晶素子，１４１・・・絶縁層，１４２・・・酸化物半導体層，１４３・・・ゲート絶縁層，１４５・・・ゲート電極，１４６・・・絶縁層，１４６ａ・・・開孔部，１４７・・・ソース・ドレイン電極，１４７ａ・・・導電層，１４７ｂ・・・導電層，１４７ｃ・・・導電層，１４９・・・絶縁層，１５０・・・平坦化層，１５１・・・導電層，１５３・・・導電層，１５４・・・絶縁層，１５５・・・画素電極，１５７・・・リブ，１５９・・・有機ＥＬ層，１６０・・・対向電極，１６１・・・封止層，１６２・・・無機絶縁層，１６３・・・有機絶縁層，１６４・・・無機絶縁層，１７１・・・画素電極，１７２・・・絶縁層，１７３・・・共通電極，１７５・・・液晶層，１９０・・・接着層，１９１・・・平坦化層，１９５・・・カラーフィルタ層，１９６・・・遮光層，１９７・・・遮光層，２００・・・基板

Claims (10)

  1. 　絶縁表面上のゲート電極と、
    　前記ゲート電極上のゲート絶縁層と、
    　前記ゲート絶縁層上に配置され、前記ゲート電極と重畳する酸化物半導体層と、
    　前記酸化物半導体層および前記ゲート絶縁層上の窒素を含む第１導電層および前記第１導電層上の第２導電層を含むソース・ドレイン電極と、
    前記酸化物半導体層および前記ソース・ドレイン電極上の酸素を含む絶縁層と、
    を含む、トランジスタと、
    　前記トランジスタ上の表示素子と、
    を含む表示装置。
  2. 　前記第１導電層と前記酸化物半導体層との間に酸素を含む第３導電層を含む、
    　請求項１に記載の表示装置。
  3. 　前記第３導電層は、前記酸化物半導体層の一部の金属材料を含む、
    　請求項２に記載の表示装置。
  4. 　前記第３導電層の厚さは、２ｎｍ以上１０ｎｍ以下である
    　請求項２に記載の表示装置。
  5. 　前記第３導電層中の酸素の含有量は、１０ａｔｍｉｃ％以上である、
    　請求項２乃至４のいずれか一項に記載の表示装置。
  6. 　絶縁表面上にゲート電極を形成し、
    　前記ゲート電極上にゲート絶縁層を形成し、
    　前記ゲート絶縁層上に、前記ゲート電極と重畳する領域を含む酸化物半導体層を形成し、
    　前記酸化物半導体層および前記ゲート絶縁層上に、窒素を含む第１導電層、および前記第１導電層上の第２導電層を含むソース・ドレイン電極を形成し、
    　前記ソース・ドレイン電極上に絶縁層を形成し、
    　加熱処理を行うことによりトランジスタを形成し、
    　前記トランジスタ上に表示素子を形成する、
    　表示装置の製造方法。
  7. 　前記ゲート絶縁層の形成温度と前記加熱処理の温度は、３２５℃以上４５０℃以下である、
    　請求項６に記載の表示装置の製造方法。
  8. 　前記ゲート絶縁層の形成温度と前記加熱処理の温度は、３５０℃以上４００℃以下である、
    　請求項６に記載の表示装置の製造方法。
  9. 　前記加熱処理によって、前記酸化物半導体層と前記第１導電層との間に酸素を含む第３導電層が形成される、
    　請求項７または８に記載の表示装置の製造方法。
  10. 　前記第３導電層は、前記酸化物半導体層に含まれる一部の金属材料を含む、
    　請求項９に記載の表示装置の製造方法。
PCT/JP2020/011184 2019-03-28 2020-03-13 表示装置および表示装置の製造方法 Ceased WO2020195972A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020217032976A KR102650842B1 (ko) 2019-03-28 2020-03-13 표시 장치 및 표시 장치의 제조 방법
CN202080019549.9A CN113544859A (zh) 2019-03-28 2020-03-13 显示装置和显示装置的制造方法
DE112020000878.9T DE112020000878B4 (de) 2019-03-28 2020-03-13 Anzeigevorrichtung
US17/447,740 US11927859B2 (en) 2019-03-28 2021-09-15 Display device and method for manufacturing display device
US18/594,462 US12298640B2 (en) 2019-03-28 2024-03-04 Display device and method for manufacturing display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-063815 2019-03-28
JP2019063815A JP2020167188A (ja) 2019-03-28 2019-03-28 表示装置および表示装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/447,740 Continuation US11927859B2 (en) 2019-03-28 2021-09-15 Display device and method for manufacturing display device

Publications (1)

Publication Number Publication Date
WO2020195972A1 true WO2020195972A1 (ja) 2020-10-01

Family

ID=72611439

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/011184 Ceased WO2020195972A1 (ja) 2019-03-28 2020-03-13 表示装置および表示装置の製造方法

Country Status (6)

Country Link
US (2) US11927859B2 (ja)
JP (1) JP2020167188A (ja)
KR (1) KR102650842B1 (ja)
CN (1) CN113544859A (ja)
DE (1) DE112020000878B4 (ja)
WO (1) WO2020195972A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7516210B2 (ja) 2020-10-29 2024-07-16 株式会社ジャパンディスプレイ 半導体装置の製造方法
CN114284362B (zh) * 2021-12-27 2025-07-29 广东省科学院半导体研究所 薄膜晶体管、薄膜晶体管的制备方法和显示器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007284342A (ja) * 2006-04-18 2007-11-01 Samsung Electronics Co Ltd ＺｎＯ半導体薄膜及びＺｎＯ薄膜トランジスタの製造方法、並びにその方法を適用したＺｎＯ薄膜トランジスタ
JP2014082388A (ja) * 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014099602A (ja) * 2012-10-17 2014-05-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014112659A (ja) * 2012-10-24 2014-06-19 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07104505B2 (ja) 1987-09-04 1995-11-13 凸版印刷株式会社 液晶表示装置のマトリックス駆動方法
US4799077A (en) 1987-11-23 1989-01-17 Polaroid Corporation Common drive for shutter blades and objective lens assembly
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP2008091599A (ja) * 2006-10-02 2008-04-17 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
TWI352431B (en) * 2008-01-08 2011-11-11 Au Optronics Corp Active matrix array structure and manufacturing me
US8187919B2 (en) * 2008-10-08 2012-05-29 Lg Display Co. Ltd. Oxide thin film transistor and method of fabricating the same
KR101213708B1 (ko) * 2009-06-03 2012-12-18 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US8906739B2 (en) * 2010-04-06 2014-12-09 Sharp Kabushiki Kaisha Thin film transistor substrate and method for manufacturing same
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
JP5133469B2 (ja) * 2010-06-08 2013-01-30 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
KR101782081B1 (ko) * 2010-08-30 2017-09-26 엘지이노텍 주식회사 발광 소자
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
CN102655165B (zh) * 2011-03-28 2015-04-29 京东方科技集团股份有限公司 一种非晶氧化物薄膜晶体管及其制作方法、显示面板
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR101926513B1 (ko) * 2011-11-09 2018-12-11 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함하는 액정표시장치 및 액정표시장치 제조방법
TWI458150B (zh) * 2012-01-11 2014-10-21 E Ink Holdings Inc 薄膜電晶體
WO2013168748A1 (ja) * 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6002088B2 (ja) * 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9461126B2 (en) * 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
US9755036B2 (en) * 2013-09-18 2017-09-05 Sharp Kabushiki Kaisha Semiconductor device, display device, and method for producing semiconductor device
US9246013B2 (en) * 2013-12-18 2016-01-26 Intermolecular, Inc. IGZO devices with composite channel layers and methods for forming the same
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
JP6240017B2 (ja) * 2014-03-31 2017-11-29 株式会社東芝 半導体装置及びその製造方法
WO2017002672A1 (ja) * 2015-06-29 2017-01-05 シャープ株式会社 半導体装置およびその製造方法
US10483285B2 (en) * 2016-06-01 2019-11-19 Innolux Corporation Element substrate and display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007284342A (ja) * 2006-04-18 2007-11-01 Samsung Electronics Co Ltd ＺｎＯ半導体薄膜及びＺｎＯ薄膜トランジスタの製造方法、並びにその方法を適用したＺｎＯ薄膜トランジスタ
JP2014082388A (ja) * 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014099602A (ja) * 2012-10-17 2014-05-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014112659A (ja) * 2012-10-24 2014-06-19 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
DE112020000878T5 (de) 2021-11-11
KR20210138059A (ko) 2021-11-18
DE112020000878B4 (de) 2025-07-31
CN113544859A (zh) 2021-10-22
US20220004039A1 (en) 2022-01-06
KR102650842B1 (ko) 2024-03-26
US20240248361A1 (en) 2024-07-25
US12298640B2 (en) 2025-05-13
US11927859B2 (en) 2024-03-12
JP2020167188A (ja) 2020-10-08

Similar Documents

Publication Publication Date Title
KR102712473B1 (ko) 디스플레이 장치
TWI471950B (zh) 包括電晶體的顯示裝置和其製造方法
JP5933890B2 (ja) 半導体膜、及び半導体装置
JP2021052191A (ja) 表示装置
CN102157558A (zh) 薄膜晶体管及其制造方法、以及显示装置
JP2017126693A (ja) 半導体装置
JP5856395B2 (ja) 半導体装置
KR102188690B1 (ko) 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
US11189734B2 (en) Semiconductor device and display device
US12298640B2 (en) Display device and method for manufacturing display device
US20220004071A1 (en) Display device
CN112687747A (zh) 半导体器件和半导体器件的制造方法
KR102276687B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20777684

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20217032976

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 20777684

Country of ref document: EP

Kind code of ref document: A1

WWG Wipo information: grant in national office

Ref document number: 112020000878

Country of ref document: DE