WO2020179206A1 - 表示装置 - Google Patents

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WO2020179206A1
WO2020179206A1 PCT/JP2019/051032 JP2019051032W WO2020179206A1 WO 2020179206 A1 WO2020179206 A1 WO 2020179206A1 JP 2019051032 W JP2019051032 W JP 2019051032W WO 2020179206 A1 WO2020179206 A1 WO 2020179206A1
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light emitting
emitting element
electrode
display device
substrate
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PCT/JP2019/051032
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池田　雅延
伊東　理
金谷　康弘
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株式会社ジャパンディスプレイ
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    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a display device.
  • the light emitting diode is connected to the array substrate by thermocompression bonding. Therefore, residual stress remains in the connection portion between the light emitting diode and the array substrate after cooling. Further, the connection area of the light emitting diode becomes smaller as the size of the light emitting diode becomes smaller, so that the connection reliability may be deteriorated due to the residual stress.
  • An object of the present invention is to provide a display device capable of improving connection reliability between a light emitting element and an array substrate.
  • a display device includes a substrate, a plurality of pixels provided on the substrate, a light-emitting element provided in each of the plurality of pixels, and a first electrode electrically connected to the light-emitting element. And a transistor provided on the substrate and electrically connected to the first electrode, and a plurality of conductive nano-layers provided between the first electrode and the light emitting element in a direction perpendicular to the substrate. It has a connecting layer containing particles.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 4 is a timing chart showing an operation example of the display device.
  • FIG. 5 is a sectional view taken along line VV'of FIG.
  • FIG. 6 is a sectional view taken along line VI-VI'of FIG.
  • FIG. 7 is an explanatory diagram for explaining a connection process between the light emitting element and the anode electrode.
  • FIG. 8 is an explanatory diagram for explaining the patterning method of the connection layer.
  • FIG. 9 is an explanatory diagram for explaining a first modification of the patterning method of the connection layer.
  • FIG. 1 is a plan view schematically showing a display device according to the first embodiment.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 10 is an explanatory diagram for explaining a second modification of the patterning method of the connection layer.
  • FIG. 11 is a sectional view showing the display device according to the second embodiment.
  • FIG. 12 is a sectional view showing the display device according to the third embodiment.
  • FIG. 13 is a sectional view showing the display device according to the fourth embodiment.
  • FIG. 1 is a plan view schematically showing the display device according to the first embodiment.
  • the display device 1 includes an array substrate 2, a pixel Pix, a drive circuit 12, a drive IC (Integrated Circuit) 210, and a cathode wiring 60.
  • the array board 2 is a drive circuit board for driving each pixel Pix, and is also called a backplane or an active matrix board.
  • the array substrate 2 has a substrate 21, a plurality of transistors, a plurality of capacitors, various wirings, and the like.
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area that is arranged so as to overlap the plurality of pixels Pix and displays an image.
  • the peripheral region GA is an region that does not overlap with the plurality of pixels Pix, and is arranged outside the display region AA.
  • the plurality of pixels Pix are arranged in the first direction Dx and the second direction Dy in the display area AA of the substrate 21.
  • the first direction Dx and the second direction Dy are parallel to the surface of the substrate 21.
  • the first direction Dx is orthogonal to the second direction Dy.
  • the first direction Dx may intersect with the second direction Dy without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy.
  • the third direction Dz corresponds to, for example, the normal direction of the substrate 21. Note that, hereinafter, the plan view refers to a positional relationship when viewed from the third direction Dz.
  • the drive circuit 12 has a plurality of gate lines (for example, light emission control scan line BG, reset control scan line RG, correction control scan line CG, initialization control scan line IG, write control) based on various control signals from the drive IC 210.
  • This is a circuit that drives the scanning line SG (see FIG. 3).
  • the drive circuit 12 sequentially or simultaneously selects a plurality of gate lines and supplies a gate drive signal to the selected gate lines. As a result, the drive circuit 12 selects the plurality of pixels Pix connected to the gate line.
  • the drive IC 210 is a circuit that controls the display of the display device 1.
  • the drive IC 210 is mounted as COG (Chip On Glass) in the peripheral region GA of the substrate 21.
  • the drive IC 210 is not limited to this, and may be mounted as a COF (Chip On Film) on a flexible printed board or a rigid board connected to the peripheral area GA of the board 21.
  • the cathode wiring 60 is provided in the peripheral region GA of the substrate 21.
  • the cathode wiring 60 is provided so as to surround the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • the cathodes of the plurality of light emitting elements 3 are electrically connected to the common cathode wiring 60 and are supplied with a fixed potential (eg, ground potential). More specifically, the cathode terminal 32 (see FIG. 5) of the light emitting element 3 is connected to the cathode wiring 60 via the cathode electrode 22 (second electrode).
  • FIG. 2 is a plan view showing a plurality of pixels.
  • one pixel Pix includes a plurality of sub-pixels 49.
  • the pixel Pix includes a first subpixel 49R, a second subpixel 49G, and a third subpixel 49B.
  • the first sub-pixel 49R displays the primary color red as the first color.
  • the second sub-pixel 49G displays the primary color green as the second color.
  • the third sub-pixel 49B displays the primary color blue as the third color.
  • the first subpixel 49R and the third subpixel 49B are arranged in the first direction Dx.
  • the second sub pixel 49G and the third sub pixel 49B are arranged in the second direction Dy.
  • the first color, the second color, and the third color are not limited to red, green, and blue, respectively, and any color such as a complementary color can be selected.
  • any color such as a complementary color can be selected.
  • sub-pixels 49 when it is not necessary to distinguish the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B from each other, they are referred to as sub-pixels 49.
  • the sub-pixels 49 each include the light emitting element 3, the anode electrode 23 (first electrode), and the connection layer 24.
  • the display device 1 emits different light (for example, red, green, blue light) for each of the light emitting elements 3R, 3G, and 3B in the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B. Display the image with.
  • the light emitting element 3 is provided in each of the plurality of sub-pixels 49.
  • the light emitting element 3 is a light emitting diode (LED: Light Emitting Diode) chip having a size of about 3 ⁇ m or more and 300 ⁇ m or less in a plan view, and is called a micro LED (micro LED).
  • the display device 1 including the micro LED in each pixel is also called a micro LED display device. It should be noted that the micro of the micro LED does not limit the size of the light emitting element 3.
  • the plurality of light emitting elements 3 may emit four or more different colors of light.
  • the arrangement of the plurality of sub-pixels 49 is not limited to the configuration shown in FIG.
  • the first sub-pixel 49R may be adjacent to the second sub-pixel 49G in the first direction Dx.
  • the first sub-pixel 49R, the second sub-pixel 49G, and the third sub-pixel 49B may be repeatedly arranged in this order in the first direction Dx.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • the pixel circuits PIC-R, PIC-G, and PIC-B shown in FIG. 3 are provided corresponding to the first subpixel 49R, the second subpixel 49G, and the third subpixel 49B, respectively.
  • FIG. 3 shows a circuit diagram of the pixel circuit PIC-B and omits the pixel circuits PIC-R and PIC-G, the description of the pixel circuit PIC-B will be omitted. It can also be applied to PIC-G.
  • the pixel circuit PIC-B includes a light emitting element 3, five transistors, and three capacitors. Specifically, the pixel circuit PIC-B includes a light emission control transistor BCT, a correction transistor CCT, an initialization transistor IST, a writing transistor SST, and a driving transistor DRT. Some transistors may be shared by a plurality of adjacent subpixels 49. In the example shown in FIG. 3, the light emission control transistor BCT is shared by the three sub-pixels 49 via the common wiring L5. Further, the reset transistor RST is provided in the peripheral region GA, for example, one for each row of the sub-pixel 49. The drain of the reset transistor RST is connected to a plurality of pixel circuits PIC-R, PIC-G, and PIC-B via the common wiring L5.
  • the light emission control transistor BCT, the correction transistor CCT, the initialization transistor IST, the write transistor SST, the drive transistor DRT, and the reset transistor RST are each composed of an n-type TFT (Thin Film Transistor).
  • n-type TFT Thin Film Transistor
  • the present invention is not limited to this, and each transistor may be composed of a p-type TFT.
  • the power supply potential and the connection of the storage capacitor Cs may be appropriately adapted.
  • the light emission control scan line BG is connected to the gate of the light emission control transistor BCT.
  • the reset control scan line RG is connected to the gate of the reset transistor RST.
  • the correction control scan line CG is connected to the gate of the correction transistor CCT.
  • the initialization control scan line IG is connected to the gate of the initialization transistor IST.
  • the write control scan line SG is connected to the gate of the write transistor SST.
  • the light emission control scan line BG, the reset control scan line RG, the correction control scan line CG, the initialization control scan line IG, and the write control scan line SG are each connected to the drive circuit 12 provided in the peripheral region GA.
  • the drive circuit 12 has a light emission control scan line BG, a reset control scan line RG, a correction control scan line CG, an initialization control scan line IG, and a write control scan line SG, respectively, with a light emission control signal Vbg and a reset control signal Vrg.
  • the correction control signal Vcg, the initialization control signal Vig, and the write control signal Vsg are supplied.
  • the video signal Vsig is supplied to the plurality of pixel circuits PIC-R, PIC-G, and PIC-B via switch elements SELR, SELG, and SELB.
  • the drive IC 210 (see FIG. 1) outputs a control signal to the switch elements SELR, SELG, and SELB, and supplies a video signal Vsig to a plurality of pixel circuits PIC-R, PIC-G, and PIC-B in a time-division manner. ..
  • the video signal Vsig is supplied to the write transistor SST via the video signal line L3.
  • the drive IC 210 supplies the initialization potential Vini to the initialization transistor IST via the initialization signal line L4.
  • the drive circuit 12 supplies the reset power supply potential Vrst to the reset transistor RST via the reset signal line L6.
  • the light emission control transistor BCT, the correction transistor CCT, the initialization transistor IST, the writing transistor SST, and the reset transistor RST function as a switching element that selects conduction or non-conduction between two nodes.
  • the drive transistor DRT functions as a current control element that controls the current flowing through the light emitting element 3 according to the voltage between the gate and the drain.
  • the cathode (cathode terminal 32) of the light emitting element 3 is connected to the cathode power supply line L2.
  • the anode (anode terminal 33) of the light emitting element 3 is connected to the anode power supply line L1 via the drive transistor DRT, the correction transistor CCT, and the light emission control transistor BCT.
  • the anode power supply potential PVDD is supplied to the anode power supply line L1.
  • the cathode power supply potential PVSS is supplied to the cathode power supply line L2 via the cathode wiring 60 and the cathode electrode 22.
  • the anode power supply potential PVDD is higher than the cathode power supply potential PVSS.
  • the pixel circuit PIC-B includes a storage capacitor Cs and capacitors Cled and Cad.
  • the storage capacitance Cs is a capacitance formed between the gate and the source of the drive transistor DRT.
  • the capacitance Cled is a parasitic capacitance formed between the anode and the cathode of the light emitting element 3.
  • the capacitance Cad is an additional capacitance formed between the source of the drive transistor DRT and the anode of the light emitting element 3 and the anode power supply line L1.
  • FIG. 4 is a timing chart showing an operation example of the display device.
  • Each of the periods G1 to G4 shown in FIG. 4 is one horizontal period.
  • FIG. 4 shows the operation of driving the sub-pixels 49 in the first row to the sub-pixels 49 in the fourth row, the sub-pixels 49 in the last row are continuously driven after the fifth row. Further, in the following description, the period for driving from the sub-pixel 49 in the first row to the sub-pixel 49 in the last row is referred to as a frame period.
  • the period t0 is the previous frame light emission period. That is, in the period t0 until the processing in a certain frame period is started, the sub-pixel 49 continues the light emitting state of the previous frame.
  • the period t1 is the source initialization period of the drive transistor DRT. Specifically, in the period t1, the potentials of the light emission control scanning lines BG1 and BG2 become L (low) level according to each control signal supplied from the drive circuit 12, and the potentials of the correction control scanning lines CG1 and CG2 become H ( High level, and the potentials of the reset control scan lines RG1 and RG2 become H level. As a result, the light emission control transistor BCT is turned off (non-conduction state), and the correction transistor CCT and the reset transistor RST are turned on (conduction state).
  • the light emission control scan line BG1 indicates the light emission control scan line BG connected to the first row sub-pixel 49
  • the light emission control scan line BG2 indicates the light emission control scan line connected to the second row sub-pixel 49.
  • the light emission control scanning line BG3 indicates a light emission control scanning line BG connected to the sub-pixel 49 in the third line
  • the light emission control scanning line BG4 indicates a light emission control scanning line BG connected to the sub pixel 49 in the fourth line. Shown. The same applies to the scanning lines such as the correction control scanning lines CG1 and CG2 and the reset control scanning lines RG1 and RG2.
  • the current from the anode power supply line L1 is cut off by the light emission control transistor BCT in the sub-pixels 49 belonging to the first and second rows.
  • the light emission of the light emitting element 3 is stopped, and the electric charge remaining in the sub-pixel 49 flows to the outside through the reset transistor RST.
  • the source of the drive transistor DRT is fixed to the reset power supply potential Vrst.
  • the reset power supply potential Vrst is set to have a predetermined potential difference with respect to the cathode power supply potential PVSS. In this case, the potential difference between the reset power supply potential Vrst and the cathode power supply potential PVSS is smaller than the potential difference at which the light emitting element 3 starts emitting light.
  • the period t2 is the gate initialization period of the drive transistor DRT.
  • the potentials of the initialization control scan lines IG1 and IG2 are at the H level by the control signals supplied from the drive circuit 12.
  • the initialization transistor IST is turned on.
  • the gate of the drive transistor DRT is fixed to the initialization potential Vini via the initialization transistor IST.
  • the initialization potential Vini has a potential larger than the threshold value of the drive transistor DRT with respect to the reset power supply potential Vrst. Therefore, the drive transistor DRT is turned on.
  • the light emission control transistor BCT since the light emission control transistor BCT remains off, no current flows through the drive transistor DRT.
  • the period t3 is the offset cancel operation period. Specifically, in the period t3, the potentials of the light emitting control scanning lines BG1 and BG2 become H level and the potentials of the reset control scanning lines RG1 and RG2 become L level according to each control signal supplied from the drive circuit 12. As a result, the light emission control transistor BCT is turned on and the reset transistor RST is turned off.
  • the drive transistor DRT is turned on by the operation during the period t2. Therefore, current is supplied from the anode power supply line L1 (anode power supply potential PVDD) to the drive transistor DRT via the light emission control transistor BCT and the correction transistor CCT.
  • L1 anode power supply potential PVDD
  • the source of the drive transistor DRT is charged by the anode power supply potential PVDD, and the potential of the source rises.
  • the gate potential of the drive transistor DRT is the initialization potential Vini. Therefore, when the source potential of the drive transistor DRT becomes (Vini-Vth), the drive transistor DRT is turned off and the increase in potential stops.
  • Vth is the threshold voltage Vth of the drive transistor DRT.
  • the threshold voltage Vth varies from subpixel 49 to subpixel 49. Therefore, the potential of the source of the drive transistor DRT when the increase of the potential is stopped is different for each sub-pixel 49. In other words, the voltage corresponding to the threshold voltage Vth of the drive transistor DRT is acquired in each subpixel 49 by the operation in the period t3. At this time, a voltage of ((Vini-Vth)-PVSS) is applied to the light emitting element 3. Since this voltage is lower than the light emission start voltage of the light emitting element 3, no current flows in the light emitting element 3.
  • the driving of the sub-pixels 49 for two rows is simultaneously performed in the period t1 to the period t3, but the present invention is not limited to this.
  • the drive circuit 12 may be driven for each sub-pixel 49 in one row, or the sub-pixel 49 for three rows may be driven at the same time.
  • the period t4 and the period t5 are video signal writing operation periods. Specifically, in the period t4, the potentials of the correction control scanning lines CG1 and CG2 become L level, and the potentials of the initialization control scanning lines IG1 and IG2 become L level according to each control signal supplied from the drive circuit 12.
  • the write control scanning line SG1 becomes the H level.
  • the potentials of the correction control scanning lines CG1 and CG2 become L level
  • the potentials of the initialization control scanning lines IG1 and IG2 become L level
  • the writing control scanning line becomes L level according to each control signal supplied from the drive circuit 12.
  • SG2 becomes H level.
  • the correction transistor CCT is turned off, the initialization transistor IST is turned off, and the write transistor SST is turned on.
  • the video signal Vsig is input to the gate of the drive transistor DRT in the sub-pixel 49 belonging to the first row.
  • the gate potential of the drive transistor DRT changes from the initialization potential Vini to the potential of the video signal Vsig.
  • the source potential of the drive transistor DRT maintains (Vini-Vth).
  • the voltage between the gate and the source of the drive transistor DRT becomes (Vsig-(Vini-Vth)), which reflects the variation in the threshold voltage Vth between the sub-pixels 49.
  • the video signal Vsig is input to the gate of the drive transistor DRT, and the voltage between the gate of the drive transistor DRT and the source is (Vsig- (Vini-). Vth)).
  • the video signal line L3 extends in the second direction Dy (see FIG. 1) and is connected to the sub-pixels 49 of a plurality of rows belonging to the same column. Therefore, the period t4 and the period t5 in which the video writing operation is performed are performed for each row.
  • the period t6 is a light emitting operation period. Specifically, in the period t6, the potentials of the correction control scanning lines CG1 and CG2 become H level and the writing control scanning lines SG1 and SG2 become L level according to each control signal supplied from the drive circuit 12. As a result, the correction transistor CCT is turned on and the write transistor SST is turned off. A current is supplied from the anode power supply line L1 (anode power supply potential P VDD) to the drive transistor DRT via the light emission control transistor BCT and the correction transistor CCT.
  • L1 anode power supply potential P VDD
  • the drive transistor DRT supplies the light emitting element 3 with a current according to the voltage between the gate and the source set by the period t5.
  • the light emitting element 3 emits light with a brightness corresponding to this current.
  • the voltage between the anode and the cathode of the light emitting element 3 becomes a voltage according to the current value supplied through the drive transistor DRT.
  • the potential of the anode of the light emitting element 3 rises.
  • the voltage between the gate and the source of the drive transistor DRT is held by the holding capacitor Cs. Therefore, due to the coupling of the storage capacitor Cs, the gate potential of the drive transistor DRT also rises as the potential of the anode of the light emitting element 3 rises.
  • the gate of the drive transistor DRT has an additional capacitance such as a capacitance CAD in addition to the holding capacitance Cs, the increase in the gate potential of the drive transistor DRT is slightly smaller than the increase in the potential of the anode. However, since this value is known, it is advisable to determine the potential of the video signal Vsig so that the final voltage between the gate and the source of the drive transistor DRT has a desired current value.
  • the image for one frame is displayed.
  • the reset operation of the sub-pixels 49 belonging to the third row and the fourth row is executed in the period overlapping with the period t3.
  • the offset canceling operation of the sub-pixel 49 belonging to the third and fourth rows is executed in a period overlapping from the period t3 to the period t5.
  • the video signal writing operation of the sub-pixels 49 belonging to the third row and the fourth row is performed in a period overlapping with the period t6. After that, the image is displayed by repeating such an operation.
  • the configuration of the pixel circuit PIC shown in FIG. 3 and the operation example shown in FIG. 4 are merely examples, and can be changed as appropriate.
  • the number of wirings and the number of transistors in one subpixel 49 may be different.
  • the pixel circuit PIC can also adopt a configuration such as a current mirror circuit.
  • FIG. 5 is a cross-sectional view taken along the line VVV of FIG.
  • FIG. 6 is a sectional view taken along line VI-VI'of FIG.
  • the light emitting element 3 is provided on the array substrate 2.
  • the array substrate 2 has a substrate 21, an anode electrode 23, a connection layer 24, a counter electrode 25, a connection electrode 26a, various transistors, various wirings, and various insulating films.
  • the substrate 21 is an insulating substrate, and for example, a glass substrate such as quartz or alkali-free glass, or a resin substrate such as polyimide is used.
  • a flexible resin substrate is used as the substrate 21, the display device 1 can be configured as a sheet display.
  • the substrate 21 is not limited to polyimide, and other resin materials may be used.
  • the direction from the substrate 21 to the light emitting element 3 in the direction perpendicular to the surface of the substrate 21 is referred to as “upper” or simply “upper”. Further, the direction from the light emitting element 3 to the substrate 21 is referred to as “lower side” or simply “lower”.
  • the undercoat film 91 is provided on the substrate 21.
  • the undercoat film 91 has, for example, a three-layer laminated structure including insulating films 91a, 91b, and 91c.
  • the insulating film 91a is a silicon oxide film
  • the insulating film 91b is a silicon nitride film
  • the insulating film 91c is a silicon oxide film.
  • the lower insulating film 91a is provided to improve the adhesion between the substrate 21 and the undercoat film 91.
  • the middle-layer insulating film 91b is provided as a blocking film for moisture and impurities from the outside.
  • the upper insulating film 91c is provided as a block film that prevents hydrogen atoms contained in the silicon nitride film of the insulating film 91b from diffusing to the semiconductor layer 61 side.
  • the structure of the undercoat film 91 is not limited to that shown in FIG.
  • the undercoat film 91 may be a single-layer film or a two-layer laminated film, or may be laminated with four or more layers.
  • the substrate 21 is a glass substrate, the silicon nitride film has relatively good adhesion, so that the silicon nitride film may be directly formed on the substrate 21.
  • the light shielding film 65 is provided on the insulating film 91a.
  • the light-shielding film 65 is provided between the semiconductor layer 61 and the substrate 21.
  • the light-shielding film 65 can suppress the intrusion of light from the substrate 21 side into the channel region 61a of the semiconductor layer 61.
  • by forming the light shielding film 65 of a conductive material and applying a predetermined potential it is possible to give a back gate effect to the drive transistor DRT.
  • the light shielding film 65 may be provided on the substrate 21 and the insulating film 91a may be provided so as to cover the light shielding film 65.
  • the drive transistor DRT is provided on the undercoat film 91. Although the drive transistor DRT among the plurality of transistors is shown in FIG. 5, the light emission control transistor BCT, the initialization transistor IST, the correction transistor CCT, the write transistor SST, and the peripheral region GA included in the pixel circuit PIC are provided.
  • the reset transistor RST provided also has a laminated structure similar to that of the drive transistor DRT.
  • the drive transistor DRT has a semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64.
  • the semiconductor layer 61 is provided on the undercoat film 91.
  • the semiconductor layer 61 for example, polysilicon is used.
  • the semiconductor layer 61 is not limited to this, and may be a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, low-temperature polysilicon, or the like.
  • a p-type TFT may be formed simultaneously.
  • the semiconductor layer 61 has a channel region 61a, a source region 61b, a drain region 61c, and a low concentration impurity region 61d.
  • the low concentration impurity region 61d is provided between the channel region 61a and the source region 61b, and is provided between the channel region 61a and the drain region 61c.
  • the gate insulating film 92 is provided on the undercoat film 91 so as to cover the semiconductor layer 61.
  • the gate insulating film 92 is, for example, a silicon oxide film.
  • the gate electrode 64 is provided on the gate insulating film 92.
  • the first wiring 66 is provided in the same layer as the gate electrode 64.
  • MoW molybdenum tungsten
  • the drive transistor DRT has a top gate structure in which the gate electrode 64 is provided above the semiconductor layer 61.
  • the driving transistor DRT is not limited to this, and may have a bottom gate structure in which the gate electrode 64 is provided below the semiconductor layer 61, and the gate electrode 64 is provided both above and below the semiconductor layer 61.
  • a dual gate structure may be used.
  • the interlayer insulating film 93 is provided on the gate insulating film 92 so as to cover the gate electrode 64.
  • the interlayer insulating film 93 has, for example, a laminated structure of a silicon nitride film and a silicon oxide film.
  • the source electrode 62 and the drain electrode 63 are provided on the interlayer insulating film 93.
  • the source electrode 62 is connected to the source region 61b through a contact hole provided in the gate insulating film 92 and the interlayer insulating film 93.
  • the drain electrode 63 is connected to the drain region 61c via a contact hole provided in the gate insulating film 92 and the interlayer insulating film 93.
  • the source electrode 62 is connected to the second wiring 67 that serves as a leading wiring.
  • a three-layer laminated structure of titanium (Ti), aluminum (Al), and titanium (Ti) can be adopted.
  • a part of the second wiring 67 is formed in a region overlapping the first wiring 66.
  • the holding capacitance Cs is formed by the first wiring 66 and the second wiring 67 facing each other via the interlayer insulating film 93. Further, the first wiring 66 is formed in a region overlapping a part of the semiconductor layer 61.
  • the storage capacitance Cs also includes a capacitance formed by the semiconductor layer 61 and the first wiring 66 that face each other with the gate insulating film 92 interposed therebetween.
  • the flattening film 94 is provided on the interlayer insulating film 93 so as to cover the drive transistor DRT and the second wiring 67.
  • An organic material such as photosensitive acrylic is used as the flattening film 94.
  • Organic materials such as photosensitive acrylic are superior in coverage of wiring steps and surface flatness as compared with inorganic insulating materials formed by CVD or the like.
  • the counter electrode 25, the capacitive insulating film 95, the anode electrode 23, the connection layer 24, and the anode electrode insulating film 96 are laminated in this order on the flattening film 94.
  • the counter electrode 25 is made of a transparent conductive material such as ITO (Indium Tin Oxide).
  • the connection electrode 26a is provided in the same layer as the counter electrode 25.
  • the connection electrode 26a is provided so as to cover the inside of the contact hole H1 provided in the flattening film 94, and is connected to the second wiring 67 at the bottom of the contact hole H1.
  • the present invention is not limited to this, and the anode electrode 23 may be a material containing any one or more of molybdenum and titanium metals.
  • the anode electrode 23 may be an alloy containing any one or more of molybdenum and titanium, or a translucent conductive material.
  • a capacitance Cad is formed between the anode electrode 23 and the counter electrode 25 that face each other via the capacitance insulating film 95.
  • the counter electrode 25 formed of ITO also has a function as a barrier film for protecting various wirings such as the second wiring 67 in the process of forming the anode electrode 23 and the connection layer 24.
  • the counter electrode 25 is partially exposed to the etching environment.
  • the counter electrode 25 is changed to an anode electrode by an annealing treatment performed between the formation of the counter electrode 25 and the formation of the anode electrode 23. It has sufficient resistance to the etching of 23.
  • connection layer 24 is provided on the anode electrode 23.
  • the connecting layer 24 contains a plurality of conductive nanoparticles 51.
  • the connection layer 24 can be patterned by inkjet printing, screen printing, or the like using a conductive ink or a conductive paste containing a plurality of conductive nanoparticles 51. The patterning method of the connection layer 24 will be described later.
  • the anode electrode insulating film 96 is provided so as to cover the anode electrode 23 and the connection layer 24.
  • the anode electrode insulating film 96 is, for example, a silicon nitride film.
  • the anode electrode insulating film 96 covers the peripheral portion of the connection layer 24 and insulates the anode electrodes 23 of the adjacent sub-pixels 49.
  • the anode electrode insulating film 96 has an opening OP for mounting the light emitting element 3 at a position overlapping the connection layer 24.
  • the size of the opening OP is set to have a larger area than the light emitting element 3 in consideration of the amount of mounting deviation in the mounting process of the light emitting element 3. That is, the area of the connection layer 24 is larger than the area of the light emitting element 3 in a plan view from the direction perpendicular to the substrate 21.
  • the area of the anode electrode 23 is larger than the area of the light emitting element 3 in a plan view from a direction perpendicular to the substrate 21.
  • the light emitting elements 3R, 3G, 3B are mounted on the corresponding anode electrodes 23 via the connection layer 24. That is, the connection layer 24 is provided between the anode electrode 23 and the light emitting element 3 in the direction perpendicular to the substrate 21.
  • the light emitting element 3 has a semiconductor layer 31, a cathode terminal 32, and an anode terminal 33.
  • the semiconductor layer 31 may have a structure in which an n-type clad layer, an active layer, and a p-type clad layer are stacked.
  • the semiconductor layer 31 for example, a compound semiconductor such as gallium nitride (GaN) or aluminum indium phosphide (AlInP) is used.
  • the semiconductor layer 31 may use different materials for each of the light emitting elements 3R, 3G, 3B.
  • a multi-quantum well structure MQW structure in which a well layer composed of several atomic layers and a barrier layer are periodically stacked may be adopted for higher efficiency.
  • the light emitting element 3 may have a structure in which the semiconductor layer 31 is formed on the semiconductor substrate.
  • the cathode electrode 22 is provided over the upper surface of the element insulating film 97 and the upper surface of the cathode terminal 32.
  • a conductive material having translucency such as ITO is used for the cathode electrode 22. Thereby, the light emitted from the light emitting element 3 can be efficiently extracted to the outside.
  • the cathode electrode 22 is electrically connected to the cathode terminals 32 of the plurality of light emitting elements 3 mounted in the display area AA.
  • the display device 1 has a terminal portion 27, a bent area FA, and a cathode contact portion (contact hole H2) in the peripheral area GA.
  • the terminal portion 27 is a terminal connected to a wiring board such as a drive IC 210 or a flexible printed circuit board.
  • the bent region FA is a region of the array substrate 2 for bending the peripheral region GA on the terminal portion 27 side. When the bent area FA is provided, a flexible resin material is used as the substrate 21.
  • the flattening film 94 is removed in the peripheral region GA, the bent region FA and the region between the bent region FA and the end portion of the substrate 21.
  • the flattening film 94 is provided with a contact hole H2 in a region between the bent region FA and the display region AA.
  • the cathode wiring 60 is exposed on the bottom surface of the contact hole H2, and the thickness of the element insulating film 97 is provided so as to decrease from the peripheral portion of the display area AA toward the peripheral area GA.
  • the cathode electrode 22 is electrically connected to the cathode wiring 60 via the connection electrode 26b provided inside the contact hole H2.
  • the connection electrode 26b is provided in the same layer as the counter electrode 25 and the connection electrode 26a, and is made of the same material as the counter electrode 25 and the connection electrode 26a.
  • the display device 1 using the light emitting element 3 as a display element is configured.
  • the display device 1 may be provided with a cover glass, a touch panel, or the like on the upper side of the cathode electrode 22.
  • a filler made of resin or the like may be provided between the display device 1 and a member such as the cover glass.
  • the display device 1 is not limited to the face-up structure in which the upper portion of the light emitting element 3 is connected to the cathode electrode 22, and the lower portion of the light emitting element 3 is connected to the anode electrode 23 and the cathode electrode 22. It may be a structure.
  • a coating film 50 is formed on the anode electrode 23, and the anode terminal 33 of the light emitting element 3 is in contact with the coating film 50 (step ST1).
  • the coating film 50 is printed and formed by using a conductive paste or a conductive ink in which a plurality of conductive nanoparticles 51 are dispersed in a solvent 53.
  • the coating film 50 can be formed by screen printing, flexographic printing, or inkjet printing.
  • the conductive nanoparticles 51 for example, silver (Ag) or a silver alloy is used.
  • Each of the conductive nanoparticles 51 has a particle size of nano-order (for example, about 1 nm or more and about 30 nm or less) and has high surface energy. Therefore, when the conductive nanoparticles 51 are sintered, it is lower than, for example, a reflow process using a solder material or a normal conductive powder containing silver powder (for example, a particle size of 1 ⁇ m or more). It can be sintered at temperature. Therefore, it is possible to suppress the difference between the shrinkage amount of the light emitting element 3 and the shrinkage amount of the connection layer 24 when the connection step of the light emitting element 3 is cooled. Thereby, after cooling, the residual stress in the connecting portion between the light emitting element 3 and the anode electrode 23 can be suppressed.
  • the particle size of the conductive nanoparticles 51 used as the material of the connection layer 24 can be measured by, for example, a laser diffraction scattering method.
  • the connection layer 24 can be patterned by a printing method such as screen printing, flexographic printing, or inkjet printing.
  • the present invention is not limited to this, and various methods can be applied to the patterning of the connection layer 24.
  • FIG. 8 is an explanatory diagram for explaining the patterning method of the connection layer.
  • the film forming apparatus 100 includes an aerosol generator 101, a pipe 102, a nozzle 103, and an XY stage 104.
  • the film forming apparatus 100 can form the connection layer 24 by the aerosol deposition method.
  • Conductive nanoparticles 51 which is a raw material, are charged into the aerosol generator 101.
  • the conductive nanoparticles 51 are agitated and mixed in the aerosol generator 101 to be aerosolized.
  • the aerosol particles are densified through the pipe 102 and conveyed to the nozzle 103.
  • the aerosol particles conveyed to the nozzle 103 are accelerated by the carrier gas G. As a result, the aerosol beam 55 is emitted from the opening of the nozzle 103 toward the array substrate 2.
  • the film forming apparatus 100 can form the connection layer 24 on the anode electrode 23. Further, the film forming apparatus 100 can drive the XY stage 104 to form the connection layer 24 in a predetermined pattern. As described above, the film forming apparatus 100 can directly form the connection layer 24 on the anode electrode 23 by the aerosolized conductive nanoparticles 51.
  • FIG. 9 is an explanatory diagram for explaining a first modified example of the patterning method of the connection layer.
  • the film forming apparatus 200 includes a power supply 106, a nozzle 107, an electrode 108, and an XY stage 110.
  • the film forming apparatus 200 can form the connection layer 24 by an electrostatic coating method.
  • the solution 109 in which the conductive nanoparticles 51 are dispersed is put into the nozzle 107.
  • the electrode 108 is provided in the nozzle 107 and comes into contact with the solution 109.
  • the power supply 106 applies a positive high voltage between the array substrate 2 and the solution 109 in the nozzle 107.
  • a positive charge is generated in the solution 109 at the tip of the nozzle 107, and a negative charge is generated on the array substrate 2 side. Due to the electrostatic force generated between the solution 109 and the array substrate 2, a part of the solution 109 is ejected toward the array substrate 2.
  • the conductive nanoparticles 51 of the solution 109 are attracted onto the anode electrode 23 by electrostatic force to form the connecting layer 24.
  • the film forming apparatus 200 can adjust the amount, shape, and the like of the solution 109 ejected from the nozzle 107 by changing the voltage applied by the power supply 106. As a result, the film forming apparatus 200 can pattern the connection layer 24 into a fine shape.
  • FIG. 10 is an explanatory diagram for explaining a second modification of the patterning method of the connection layer.
  • the connection layer 24 is formed by the photolithography technique.
  • the film forming apparatus coats and forms the coating film 50 containing the conductive nanoparticles 51 on the entire surface of the array substrate 2 (step ST11).
  • the coating film 50 is formed so as to cover the plurality of anode electrodes 23.
  • the coating film 50 is heat-treated to remove the coating film 52 and the solvent 53 (see FIG. 7) that cover the surfaces of the conductive nanoparticles 51.
  • the heat treatment is performed at a temperature lower than the sintering temperature of the plurality of conductive nanoparticles 51.
  • a plurality of conductive nanoparticles 51 are deposited on the array substrate 2.
  • the film forming apparatus forms a resist 201 on the plurality of conductive nanoparticles 51 in a region overlapping the anode electrode 23, that is, a region where the connection layer 24 is to be provided (step ST12).
  • the film forming apparatus removes a plurality of conductive nanoparticles 51 in a region that does not overlap with the resist 201 by etching (step ST13).
  • the plurality of conductive nanoparticles 51 since the plurality of conductive nanoparticles 51 are not sintered, the plurality of conductive nanoparticles 51 have a higher etching rate than the anode electrode 23.
  • the connecting layer 24 containing the plurality of conductive nanoparticles 51 is formed on the anode electrode 23.
  • the anode electrode insulating film 96 is formed so as to cover the connection layer 24 and the anode electrode 23.
  • An opening OP is formed in the anode electrode insulating film 96 in a region overlapping the connection layer 24.
  • connection layer 24 is formed by the photolithography technique, so that the connection layer 24 can be formed in the same process as the manufacturing process of the array substrate 2. Therefore, the display device 1 can suppress the manufacturing cost.
  • FIG. 11 is a sectional view showing the display device according to the second embodiment.
  • the same components as those described in the above-described embodiment are designated by the same reference numerals, and duplicate description will be omitted.
  • the display device 1A of the second embodiment is different from the first embodiment in the configuration in which the anode electrode 23A is formed of a plurality of conductive nanoparticles 51.
  • the anode terminal 33 of the light emitting element 3 is connected on the anode electrode 23A.
  • the anode electrode 23A also has the function of the connection layer 24.
  • the anode electrode 23A since the anode electrode 23A includes the plurality of conductive nanoparticles 51, when the anode electrode 23A and the light emitting element 3 are connected, the conductive nanoparticles 51 are sintered at a low temperature. be able to. As a result, residual stress at the connection portion between the light emitting element 3 and the anode electrode 23A can be suppressed. Further, since the anode electrode 23A also serves as the connection layer 24, the display device 1A can reduce the number of stacked array substrates 2 as compared with the first embodiment.
  • connection method between the anode electrode 23A and the light emitting element 3 and the patterning method of the anode electrode 23A can be adopted as the connection method between the anode electrode 23A and the light emitting element 3 and the patterning method of the anode electrode 23A.
  • FIG. 12 is a sectional view showing the display device according to the third embodiment.
  • the display device 1B of the third embodiment is different from the above-described embodiment in the configuration including the reflective layer 28.
  • the reflective layer 28 is provided so as to face the side surface of the light emitting element 3, and includes a plurality of conductive nanoparticles 51.
  • the element insulating film 97 is provided with a through hole 97a in a region overlapping the light emitting element 3.
  • the light emitting element 3 is arranged on the connection layer 24 while being surrounded by the inner wall of the through hole 97a.
  • the reflective layer 28 is provided along the inner wall of the through hole 97a.
  • the lower end of the reflective layer 28 is electrically connected to the anode electrode 23 via the connecting layer 24.
  • the upper end of the reflective layer 28 is separated from the cathode electrode 22.
  • the area of the opening OP for mounting the light emitting element 3 is a region surrounded by the lower end of the reflective layer 28.
  • a reflective layer insulating film 98 is provided inside the through hole 97a.
  • the reflective layer insulating film 98 covers the side surface of the light emitting element 3 and also covers the reflective layer 28.
  • the cathode electrode 22 is provided so as to cover the element insulating film 97, the reflective layer insulating film 98, and the light emitting element 3, and is electrically connected to the cathode terminal 32.
  • the reflective layer insulating film 98 is also provided between the upper end of the reflective layer 28 and the cathode electrode 22.
  • the reflective layer 28 is formed of a plurality of glossy conductive nanoparticles 51. Further, the reflective layer 28 is provided so as to be inclined with respect to the normal line direction of the substrate 21. Accordingly, the reflection layer 28 reflects the light emitted in the lateral direction (side surface direction) of the light emitted from the light emitting element 3, and emits the reflected light in the direction along the normal direction of the substrate 21. As a result, the display device 1B can improve the efficiency of extracting light from the light emitting element 3.
  • the reflective layer 28 may be provided so as to surround the periphery of the light emitting element 3, or may be provided so as to face a part of the side surface of the light emitting element 3. Further, the configuration of the second embodiment can be applied to the display device 1B.
  • FIG. 13 is a sectional view showing the display device according to the fourth embodiment.
  • the element insulating film 97 is provided so that the upper surface of the element insulating film 97 and the upper surface of the cathode terminal 32 form the same surface, but the present invention is not limited to this. ..
  • the height of the element insulating film 97 is lower than the height of the light emitting element 3.
  • the element insulating film 97 covers the anode electrode 23 and the connection layer 24. Further, the element insulating film 97 is provided so as to cover a part of the side surface of the light emitting element 3, and at least covers the side surface of the anode terminal 33.
  • the cathode electrode 22 covers the upper surface of the element insulating film 97, the cathode terminal 32 of the light emitting element 3 and a part of the side surface of the light emitting element 3.
  • the element insulating film 97 can ensure the insulation of the anode electrode 23 in the adjacent sub-pixels 49. In addition, the element insulating film 97 can secure the connection strength between the light emitting element 3 and the anode electrode 23. It is also possible to apply the configuration of the second embodiment to the display device 1C.
  • the portions described as the anode terminal 33 and the cathode terminal 32 are not limited to the description in the specification but may be reversed depending on the connection direction of the light emitting element 3 and the voltage application direction.
  • You may. 5, 11, 12 and the like show a configuration in which one electrode of the light emitting element 3 is on the lower side and the other electrode is on the upper side, but both of them are on the lower side, that is, the array substrate 2
  • the configuration may be on the side facing the surface.
  • Display device 2 Array substrate 3, 3R, 3G, 3B Light emitting element 12 Driving circuit 21 Substrate 22 Cathode electrode 23, 23A Anode electrode 24 Connection layer 27 Terminal part 28 Reflective layer 31 Semiconductor layer 32 Cathode terminal 33 Anode terminal 49 Subpixel 51 Conductive nanoparticles 60 Cathode wiring 100, 200 Film forming device 210 Driving IC DRT drive transistor BCT light emission control transistor IST initialization transistor CCT correction transistor SST write transistor Pix pixel RST reset transistor BG light emission control scan line SG write control scan line RG reset control scan line IG initialization control scan line CG correction control scan line

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Abstract

表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられる発光素子と、発光素子に電気的に接続される第１電極と、基板に設けられ、第１電極と電気的に接続されるトランジスタと、基板に垂直な方向において、第１電極と発光素子との間に設けられ、複数の導電性ナノ粒子を含む接続層と、を有する。

Description

表示装置
　本発明は、表示装置に関する。
　近年、表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いたディスプレイが注目されている（例えば、特許文献１参照）。複数の発光ダイオードは、例えばハンダなどの接続部材を介して、アレイ基板上の電極に接続される。
特表２０１７－５２９５５７号公報
　発光ダイオードは、熱圧着によりアレイ基板上に接続される。このため、発光ダイオードとアレイ基板との接続部分には、冷却後に残留応力が残る。また、発光ダイオードの小型化に伴い発光ダイオードの接続面積も小さくなるため、残留応力により接続信頼性が低下する可能性がある。
　本発明は、発光素子とアレイ基板との接続信頼性を向上させることができる表示装置を提供することを目的とする。
　本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる発光素子と、前記発光素子に電気的に接続される第１電極と、前記基板に設けられ、前記第１電極と電気的に接続されるトランジスタと、前記基板に垂直な方向において、前記第１電極と前記発光素子との間に設けられ、複数の導電性ナノ粒子を含む接続層と、を有する。
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、表示装置の動作例を示すタイミングチャートである。 図５は、図２のＶ－Ｖ’断面図である。 図６は、図１のＶＩ－ＶＩ’断面図である。 図７は、発光素子とアノード電極との接続工程を説明するための説明図である。 図８は、接続層のパターニング方法を説明するための説明図である。 図９は、接続層のパターニング方法の第１変形例を説明するための説明図である。 図１０は、接続層のパターニング方法の第２変形例を説明するための説明図である。 図１１は、第２実施形態に係る表示装置を示す断面図である。 図１２は、第３実施形態に係る表示装置を示す断面図である。 図１３は、第４実施形態に係る表示装置を示す断面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
　図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated　Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリックス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
　複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
　駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、補正制御走査線ＣＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip　On　Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip　On　Film）として実装されてもよい。
　カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図５参照）は、カソード電極２２（第２電極）を介して、カソード配線６０に接続される。
　図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとを有する。第１副画素４９Ｒは、第１色としての原色の赤色を表示する。第２副画素４９Ｇは、第２色としての原色の緑色を表示する。第３副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１副画素４９Ｒと第３副画素４９Ｂは第１方向Ｄｘで並ぶ。また、第２副画素４９Ｇと第３副画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとをそれぞれ区別する必要がない場合、副画素４９という。
　副画素４９は、それぞれ発光素子３と、アノード電極２３（第１電極）と、接続層２４と、を有する。表示装置１は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光（例えば、赤色、緑色、青色の光）を出射することで画像を表示する。発光素子３は、複数の副画素４９の各々に設けられる。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する発光ダイオード（ＬＥＤ：Light　Emitting　Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
　なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、第１副画素４９Ｒは第２副画素４９Ｇと第１方向Ｄｘに隣り合っていてもよい。また、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
　図３は、画素回路を示す回路図である。図３に示す画素回路ＰＩＣ－Ｒ、ＰＩＣ－Ｇ、ＰＩＣ－Ｂは、それぞれ第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂに対応して設けられる。図３では、画素回路ＰＩＣ－Ｂの回路図を示し、画素回路ＰＩＣ－Ｒ、ＰＩＣ－Ｇについては省略して示しているが、画素回路ＰＩＣ－Ｂについての説明は、画素回路ＰＩＣ－Ｒ、ＰＩＣ－Ｇにも適用できる。
　図３に示すように、画素回路ＰＩＣ－Ｂは、発光素子３と、５つのトランジスタと、３つの容量とを含む。具体的には、画素回路ＰＩＣ－Ｂは、発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ及び駆動トランジスタＤＲＴを含む。一部のトランジスタは、隣接する複数の副画素４９で共有されていてもよい。図３に示す例では、発光制御トランジスタＢＣＴは、共通配線Ｌ５を介して、３つの副画素４９で共有される。また、リセットトランジスタＲＳＴは、周辺領域ＧＡに、例えば副画素４９の各行に１つ設けられる。リセットトランジスタＲＳＴのドレインは、共通配線Ｌ５を介して複数の画素回路ＰＩＣ－Ｒ、ＰＩＣ－Ｇ、ＰＩＣ－Ｂに接続される。
　発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、駆動トランジスタＤＲＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin　Film　Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。ｐ型ＴＦＴを用いる場合は、適宜電源電位や保持容量Ｃｓの接続を適合させてもよい。
　発光制御走査線ＢＧは、発光制御トランジスタＢＣＴのゲートに接続される。リセット制御走査線ＲＧは、リセットトランジスタＲＳＴのゲートに接続される。補正制御走査線ＣＧは、補正トランジスタＣＣＴのゲートに接続される。初期化制御走査線ＩＧは、初期化トランジスタＩＳＴのゲートに接続される。書込制御走査線ＳＧは、書込トランジスタＳＳＴのゲートに接続される。
　発光制御走査線ＢＧ、リセット制御走査線ＲＧ、補正制御走査線ＣＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧは、それぞれ、周辺領域ＧＡに設けられた駆動回路１２に接続される。駆動回路１２は、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、補正制御走査線ＣＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧに、それぞれ、発光制御信号Ｖｂｇ、リセット制御信号Ｖｒｇ、補正制御信号Ｖｃｇ、初期化制御信号Ｖｉｇ及び書込制御信号Ｖｓｇを供給する。
　複数の画素回路ＰＩＣ－Ｒ、ＰＩＣ－Ｇ、ＰＩＣ－Ｂには、スイッチ素子ＳＥＬＲ、ＳＥＬＧ、ＳＥＬＢを介して、映像信号Ｖｓｉｇが供給される。駆動ＩＣ２１０（図１参照）は、スイッチ素子ＳＥＬＲ、ＳＥＬＧ、ＳＥＬＢに制御信号を出力して、複数の画素回路ＰＩＣ－Ｒ、ＰＩＣ－Ｇ、ＰＩＣ－Ｂに、時分割で映像信号Ｖｓｉｇを供給する。映像信号Ｖｓｉｇは、映像信号線Ｌ３を介して書込トランジスタＳＳＴに供給される。また、駆動ＩＣ２１０は、初期化信号線Ｌ４を介して、初期化電位Ｖｉｎｉを初期化トランジスタＩＳＴに供給する。駆動回路１２は、リセット信号線Ｌ６を介して、リセット電源電位ＶｒｓｔをリセットトランジスタＲＳＴに供給する。
　発光制御トランジスタＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。
　発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ２に接続される。また、発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ、補正トランジスタＣＣＴ及び発光制御トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ２には、カソード配線６０及びカソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。なお、発光素子３の発光動作については後述する。
　また、画素回路ＰＩＣ－Ｂは、保持容量Ｃｓ及び容量Ｃｌｅｄ、Ｃａｄを含む。保持容量Ｃｓは、駆動トランジスタＤＲＴのゲートとソースとの間に形成される容量である。容量Ｃｌｅｄは、発光素子３のアノードとカソードとの間に形成される寄生容量である。容量Ｃａｄは、駆動トランジスタＤＲＴのソース及び発光素子３のアノードと、アノード電源線Ｌ１との間に形成される付加容量である。
　図４は、表示装置の動作例を示すタイミングチャートである。図４に示す期間Ｇ１から期間Ｇ４のそれぞれが１水平期間である。なお、図４では、１行目の副画素４９から４行目の副画素４９を駆動する動作を示しているが、５行目以降、最終行の副画素４９まで継続して駆動される。また、以下の説明では、１行目の副画素４９から最終行の副画素４９までの駆動を行う期間をフレーム期間と表す。
　図４に示す期間ｔ０から期間ｔ６までの動作例について、以下詳細に説明する。期間ｔ０は、前フレーム発光期間である。つまり、あるフレーム期間での処理が開始されるまでの期間ｔ０では、副画素４９は、前フレームの発光状態を継続している。
　次に、期間ｔ１は、駆動トランジスタＤＲＴのソース初期化期間である。具体的には、期間ｔ１では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧ１、ＢＧ２の電位がＬ（ロウ）レベルとなり、補正制御走査線ＣＧ１、ＣＧ２の電位がＨ（ハイ）レベルとなり、リセット制御走査線ＲＧ１、ＲＧ２の電位がＨレベルとなる。これにより、発光制御トランジスタＢＣＴがオフ（非導通状態）となり、補正トランジスタＣＣＴ及びリセットトランジスタＲＳＴがオン（導通状態）となる。
　なお、発光制御走査線ＢＧ１は、１行目の副画素４９に接続された発光制御走査線ＢＧを示し、発光制御走査線ＢＧ２は、２行目の副画素４９に接続された発光制御走査線ＢＧを示す。発光制御走査線ＢＧ３は、３行目の副画素４９に接続された発光制御走査線ＢＧを示し、発光制御走査線ＢＧ４は、４行目の副画素４９に接続された発光制御走査線ＢＧを示す。補正制御走査線ＣＧ１、ＣＧ２、リセット制御走査線ＲＧ１、ＲＧ２等の各走査線も同様である。
　期間ｔ１では、１行目及び２行目に属する副画素４９において、アノード電源線Ｌ１からの電流が発光制御トランジスタＢＣＴにより遮断される。発光素子３の発光が停止するとともに、副画素４９内に残留していた電荷が、リセットトランジスタＲＳＴを通じて外部に流れる。これにより、駆動トランジスタＤＲＴのソースがリセット電源電位Ｖｒｓｔに固定される。リセット電源電位Ｖｒｓｔは、カソード電源電位ＰＶＳＳに対して所定の電位差を有して設定される。この場合、リセット電源電位Ｖｒｓｔとカソード電源電位ＰＶＳＳとの電位差は、発光素子３が発光を開始する電位差よりも小さい。
　次に、期間ｔ２は、駆動トランジスタＤＲＴのゲート初期化期間である。具体的には、期間ｔ２では、駆動回路１２から供給される各制御信号により、初期化制御走査線ＩＧ１、ＩＧ２の電位がＨレベルとなる。初期化トランジスタＩＳＴは、オンとなる。１行目及び２行目に属する副画素４９において、初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。初期化電位Ｖｉｎｉは、リセット電源電位Ｖｒｓｔに対して、駆動トランジスタＤＲＴのしきい値よりも大きい電位を有している。このため、駆動トランジスタＤＲＴはオンとなる。ただし、期間ｔ２では、発光制御トランジスタＢＣＴがオフの状態を維持しているので、駆動トランジスタＤＲＴには電流が流れない。
　次に、期間ｔ３は、オフセットキャンセル動作期間である。具体的には、期間ｔ３では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧ１、ＢＧ２の電位がＨレベルとなり、リセット制御走査線ＲＧ１、ＲＧ２の電位がＬレベルとなる。これにより、発光制御トランジスタＢＣＴがオンとなり、リセットトランジスタＲＳＴがオフとなる。
　駆動トランジスタＤＲＴは、期間ｔ２の動作によりオン状態となっている。このため、アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から、発光制御トランジスタＢＣＴ及び補正トランジスタＣＣＴを介して駆動トランジスタＤＲＴに電流が供給される。
　この段階では、発光素子３のアノードとカソードとの間の電圧は、発光開始電圧よりも小さいので、電流が流れない。したがって、アノード電源電位ＰＶＤＤによって駆動トランジスタＤＲＴのソースが充電され、ソースの電位が上昇する。駆動トランジスタＤＲＴのゲート電位は、初期化電位Ｖｉｎｉとなっている。このため、駆動トランジスタＤＲＴのソース電位が（Ｖｉｎｉ－Ｖｔｈ）となった段階で駆動トランジスタＤＲＴがオフになり、電位の上昇が停止する。ここで、Ｖｔｈは、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈである。
　しきい値電圧Ｖｔｈは、副画素４９ごとにばらつきがある。このため、電位の上昇が停止したときの駆動トランジスタＤＲＴのソースの電位は、副画素４９ごとに異なる。つまり、期間ｔ３の動作によって、各副画素４９で、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈに相当する電圧が取得される。このとき、発光素子３には、（（Ｖｉｎｉ－Ｖｔｈ）－ＰＶＳＳ）の電圧が印加される。この電圧は、発光素子３の発光開始電圧よりも小さいので、発光素子３には電流が流れない。
　なお、図４に示す動作例では、期間ｔ１から期間ｔ３において、２行分の副画素４９の駆動が同時に実施されているが、これに限定されない。駆動回路１２は、１行の副画素４９ごとに駆動してもよいし、３行分の副画素４９を同時に駆動してもよい。
　次に、期間ｔ４及び期間ｔ５は、映像信号書込動作期間である。具体的には、期間ｔ４では、駆動回路１２から供給される各制御信号により、補正制御走査線ＣＧ１、ＣＧ２の電位がＬレベルとなり、初期化制御走査線ＩＧ１、ＩＧ２の電位がＬレベルとなり、書込制御走査線ＳＧ１がＨレベルとなる。期間ｔ５では、駆動回路１２から供給される各制御信号により、補正制御走査線ＣＧ１、ＣＧ２の電位がＬレベルとなり、初期化制御走査線ＩＧ１、ＩＧ２の電位がＬレベルとなり、書込制御走査線ＳＧ２がＨレベルとなる。
　これにより、補正トランジスタＣＣＴがオフになり、初期化トランジスタＩＳＴがオフになり、書込トランジスタＳＳＴがオンになる。期間ｔ４では、１行目に属する副画素４９において、映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力される。駆動トランジスタＤＲＴのゲート電位は、初期化電位Ｖｉｎｉから映像信号Ｖｓｉｇの電位に変化する。一方、駆動トランジスタＤＲＴのソースの電位は、（Ｖｉｎｉ－Ｖｔｈ）を維持している。この結果、駆動トランジスタＤＲＴのゲートとソースとの間の電圧は、（Ｖｓｉｇ－（Ｖｉｎｉ－Ｖｔｈ））となり、副画素４９間のしきい値電圧Ｖｔｈのばらつきが反映されたものとなる。
　期間ｔ５では、同様に、２行目に属する副画素４９において、映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力され、駆動トランジスタＤＲＴのゲートとソースとの間の電圧は、（Ｖｓｉｇ－（Ｖｉｎｉ－Ｖｔｈ））となる。
　映像信号線Ｌ３は、第２方向Ｄｙ（図１参照）に延在し、同列に属する複数行の副画素４９に接続される。このため、映像書込動作を行う期間ｔ４及び期間ｔ５は、１行ごとに実施される。
　次に、期間ｔ６は、発光動作期間である。具体的には、期間ｔ６では、駆動回路１２から供給される各制御信号により、補正制御走査線ＣＧ１、ＣＧ２の電位がＨレベルとなり書込制御走査線ＳＧ１、ＳＧ２がＬレベルとなる。これにより、補正トランジスタＣＣＴがオンになり、書込トランジスタＳＳＴがオフになる。アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から、発光制御トランジスタＢＣＴ及び補正トランジスタＣＣＴを介して駆動トランジスタＤＲＴに電流が供給される。
　駆動トランジスタＤＲＴは、期間ｔ５までに設定されたゲートソース間の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。このとき、発光素子３のアノードとカソードとの間の電圧は、駆動トランジスタＤＲＴを通して供給された電流値に応じた電圧となる。これにより、発光素子３のアノードの電位が上昇する。ここで、駆動トランジスタＤＲＴのゲートとソースとの間の電圧は、保持容量Ｃｓによって保持される。このため、保持容量Ｃｓのカップリングにより、発光素子３のアノードの電位上昇に伴って、駆動トランジスタＤＲＴのゲート電位も上昇する。
　実際には、駆動トランジスタＤＲＴのゲートには、保持容量Ｃｓに加えて容量Ｃａｄ等の付加容量が存在するので、アノードの電位上昇よりも、駆動トランジスタＤＲＴのゲート電位の上昇はわずかに小さくなる。ただし、この値は既知であるため、最終的な駆動トランジスタＤＲＴのゲートとソースとの間の電圧において、所望の電流値となるように、映像信号Ｖｓｉｇの電位を決定すれはよい。
　以上の動作を１行目から最終行まで完了すると、１フレーム分の画像の表示が行われる。例えば、３行目及び４行目に属する副画素４９のリセット動作は、期間ｔ３と重なる期間に実行される。３行目及び４行目に属する副画素４９のオフセットキャンセル動作は、期間ｔ３から期間ｔ５と重なる期間に実行される。３行目及び４行目に属する副画素４９の映像信号書込動作は、期間ｔ６と重なる期間に行われる。以後、このような動作を繰り返して映像の表示が行われる。
　なお、上述した図３に示す画素回路ＰＩＣの構成及び図４に示す動作例はあくまで一例であり、適宜変更することができる。例えば１つの副画素４９での配線の数及びトランジスタの数は異なっていてもよい。また、画素回路ＰＩＣはカレントミラー回路等の構成を採用することもできる。
　次に、表示装置１の断面構成について説明する。図５は、図２のＶ－Ｖ’断面図である。図６は、図１のＶＩ－ＶＩ’断面図である。図５に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２３、接続層２４、対向電極２５、接続電極２６ａ、各種トランジスタ、各種配線及び各種絶縁膜を有する。
　基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。基板２１として、可撓性を有する樹脂基板を用いた場合には、シートディスプレイとして表示装置１を構成することができる。また、基板２１は、ポリイミドに限らず、他の樹脂材料を用いても良い。
　なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
　基板２１の上にアンダーコート膜９１が設けられる。アンダーコート膜９１は、例えば、絶縁膜９１ａ、９１ｂ、９１ｃを有する３層積層構造である。絶縁膜９１ａはシリコン酸化膜であり、絶縁膜９１ｂはシリコン窒化膜であり、絶縁膜９１ｃはシリコン酸化膜である。下層の絶縁膜９１ａは、基板２１とアンダーコート膜９１との密着性向上のために設けられる。中層の絶縁膜９１ｂは、外部からの水分及び不純物のブロック膜として設けられる。上層の絶縁膜９１ｃは、絶縁膜９１ｂのシリコン窒化膜中に含有する水素原子が半導体層６１側に拡散しないようにするブロック膜として設けられる。
　アンダーコート膜９１の構成は、図５に示すものに限定されない。例えば、アンダーコート膜９１は、単層膜あるいは２層積層膜であってもよく、４層以上積層されていてもよい。また、基板２１がガラス基板である場合、シリコン窒化膜は比較的密着性が良いため、基板２１上に直接シリコン窒化膜を形成してもよい。
　遮光膜６５は、絶縁膜９１ａの上に設けられる。遮光膜６５は、半導体層６１と基板２１との間に設けられる。遮光膜６５により、半導体層６１のチャネル領域６１ａへの基板２１側からの光の侵入を抑制することができる。あるいは、遮光膜６５を導電性材料で形成して、所定の電位を与えることで、駆動トランジスタＤＲＴへのバックゲート効果を与えることができる。なお、遮光膜６５は、基板２１上に設けられ、遮光膜６５を覆って絶縁膜９１ａが設けられていてもよい。
　駆動トランジスタＤＲＴは、アンダーコート膜９１の上に設けられる。なお、図５では、複数のトランジスタのうち、駆動トランジスタＤＲＴを示しているが、画素回路ＰＩＣに含まれる発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、補正トランジスタＣＣＴ、書込トランジスタＳＳＴ及び周辺領域ＧＡに設けられるリセットトランジスタＲＳＴも、駆動トランジスタＤＲＴと同様の積層構造を有する。
　駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。半導体層６１は、アンダーコート膜９１の上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。駆動トランジスタＤＲＴとして、ｎ型ＴＦＴのみ示しているが、ｐ型ＴＦＴを同時に形成しても良い。ｎ型ＴＦＴでは、半導体層６１は、チャネル領域６１ａ、ソース領域６１ｂ、ドレイン領域６１ｃ及び低濃度不純物領域６１ｄを有する。低濃度不純物領域６１ｄは、チャネル領域６１ａとソース領域６１ｂとの間に設けられ、また、チャネル領域６１ａとドレイン領域６１ｃとの間に設けられる。
　ゲート絶縁膜９２は、半導体層６１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜である。ゲート電極６４は、ゲート絶縁膜９２の上に設けられる。また、ゲート電極６４と同層に第１配線６６が設けられる。ゲート電極６４及び第１配線６６は、例えば、モリブデンタングステン（ＭｏＷ）が用いられる。図５に示す例では、駆動トランジスタＤＲＴは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、半導体層６１の下側にゲート電極６４が設けられたボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。
　層間絶縁膜９３は、ゲート電極６４を覆ってゲート絶縁膜９２の上に設けられる。層間絶縁膜９３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、層間絶縁膜９３の上に設けられる。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、ソース領域６１ｂに接続される。ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、ドレイン領域６１ｃに接続される。ソース電極６２には、引き回し配線となる第２配線６７が接続される。ソース電極６２、ドレイン電極６３及び第２配線６７は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の３層積層構造を採用することができる。
　第２配線６７の一部は、第１配線６６と重なる領域に形成される。層間絶縁膜９３を介して対向する第１配線６６と第２配線６７とで、保持容量Ｃｓが形成される。また、第１配線６６は、半導体層６１の一部と重なる領域に形成される。保持容量Ｃｓは、ゲート絶縁膜９２を介して対向する半導体層６１と第１配線６６とで形成される容量も含む。
　平坦化膜９４は、駆動トランジスタＤＲＴ及び第２配線６７を覆って層間絶縁膜９３の上に設けられる。平坦化膜９４としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。
　平坦化膜９４の上に、対向電極２５、容量絶縁膜９５、アノード電極２３、接続層２４、アノード電極絶縁膜９６の順に積層される。対向電極２５は、例えばＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電性材料で構成される。対向電極２５と同層に接続電極２６ａが設けられる。接続電極２６ａは、平坦化膜９４に設けられたコンタクトホールＨ１の内部を覆って設けられ、コンタクトホールＨ１の底部で第２配線６７と接続される。
　容量絶縁膜９５は、対向電極２５及び接続電極２６ａを覆って設けられ、コンタクトホールＨ１と重なる領域に開口を有する。容量絶縁膜９５は、例えば、シリコン窒化膜である。アノード電極２３は、容量絶縁膜９５を介して対向電極２５と対向する。アノード電極２３は、コンタクトホールＨ１を介して接続電極２６ａ及び第２配線６７と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。アノード電極２３は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。
　容量絶縁膜９５を介して対向するアノード電極２３と対向電極２５との間に容量Ｃａｄが形成される。また、ＩＴＯで形成される対向電極２５は、アノード電極２３、接続層２４を形成する工程において、第２配線６７等の各種配線を保護するためのバリア膜としての機能も有する。ところで、アノード電極２３のパターニング時、一部において対向電極２５がエッチング環境にさらされるが、対向電極２５の形成からアノード電極２３の形成までの間に行われるアニール処理によって、対向電極２５はアノード電極２３のエッチングに対し十分な耐性を有する。
　接続層２４は、アノード電極２３の上に設けられる。接続層２４は、複数の導電性ナノ粒子５１を含む。接続層２４は、複数の導電性ナノ粒子５１を含む導電性インクや導電性ペーストを用いてインクジェット印刷やスクリーン印刷等によりパターニングすることができる。接続層２４のパターニング方法については、後述する。
　アノード電極絶縁膜９６は、アノード電極２３及び接続層２４を覆って設けられる。アノード電極絶縁膜９６は、例えばシリコン窒化膜である。アノード電極絶縁膜９６は、接続層２４の周縁部を覆っており、隣り合う副画素４９のアノード電極２３を絶縁する。
　アノード電極絶縁膜９６は、接続層２４と重なる位置に、発光素子３を実装するための開口ＯＰを有する。開口ＯＰの大きさは、発光素子３の実装工程における実装ズレ量等を考慮し、発光素子３よりも大きい面積の開口とする。すなわち、基板２１に垂直な方向からの平面視で、接続層２４の面積は、発光素子３の面積よりも大きい。また、基板２１に垂直な方向からの平面視で、アノード電極２３の面積は、発光素子３の面積よりも大きい。さらに、発光素子３は、少なくとも２つの端子（アノード端子３３及びカソード端子３２）を有し、基板２１に垂直な方向からの平面視で、アノード電極２３の面積は、少なくとも２つの端子（アノード端子３３及びカソード端子３２）の一方の面積よりも大きい。例えば発光素子３が平面視で、１０μｍ×１０μｍ程度の実装面積である場合、開口ＯＰの面積として、２０μｍ×２０μｍ程度は確保されることが好ましい。
　発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応するアノード電極２３に接続層２４を介して実装される。つまり、基板２１に垂直な方向において、接続層２４は、アノード電極２３と発光素子３との間に設けられる。発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。
　半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。あるいは、発光素子３単体がアレイ基板２に実装される構成に限定されず、発光素子３を含むＬＥＤチップがアレイ基板２に実装される構成であってもよい。ＬＥＤチップは、例えば、発光素子基板と、発光素子基板に設けられた発光素子３と、発光素子基板に設けられ、発光素子３を駆動する回路素子群とを有し、発光素子基板、発光素子３及び回路素子群が１チップに集積された構成が挙げられる。ＬＥＤチップ上には、発光素子３は複数設けられても良く、かつそれらは互いに異なる発光色を呈する物であっても良い。
　発光素子３は、アノード端子３３が接続層２４に接するように実装される。これにより、アノード電極２３は、接続層２４を介して発光素子３と電気的に接続される。複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。
　カソード電極２２は、素子絶縁膜９７の上面と、カソード端子３２の上面とに亘って設けられる。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極２２は、表示領域ＡＡに実装された複数の発光素子３のカソード端子３２と電気的に接続される。
　図６に示すように、カソード電極２２は、表示領域ＡＡの外側に設けられた陰極コンタクト部（コンタクトホールＨ２）で、アレイ基板２側に設けられたカソード配線６０と接続される。なお、図６では、周辺領域ＧＡの断面構成と、表示領域ＡＡの断面構成との対応関係を分かりやすくするために、周辺領域ＧＡと表示領域ＡＡとを併せて示している。
　図６に示すように、表示装置１は、周辺領域ＧＡにおいて、端子部２７、折曲領域ＦＡ及び陰極コンタクト部（コンタクトホールＨ２）を有する。端子部２７は、駆動ＩＣ２１０又はフレキシブルプリント基板等の配線基板と接続される端子である。折曲領域ＦＡは、アレイ基板２のうち、端子部２７側の周辺領域ＧＡを折り曲げるため領域である。なお、折曲領域ＦＡが設けられる場合には、基板２１として可撓性を有する樹脂材料が用いられる。
　具体的には、アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３は、表示領域ＡＡから周辺領域ＧＡに亘って、基板２１の端部まで設けられている。アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３は、折曲領域ＦＡで除去される。アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３は、折曲領域ＦＡにおいて、エッチングにより除去される。この場合、ポリイミド等の樹脂材料で構成される基板２１の表面が一部エッチングにより浸食されて凹部が形成される場合がある。
　カソード配線６０は、層間絶縁膜９３の上に設けられる。つまり、カソード配線６０は、ソース電極６２、ドレイン電極６３及び第２配線６７と同層に設けられ、同じ材料で形成される。カソード配線６０は、折曲領域ＦＡに跨がって設けられ、アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３と、基板２１とで形成される段差に沿って設けられる。また、カソード配線６０は、折曲領域ＦＡにおいて基板２１の上に設けられ、折曲領域ＦＡと基板２１の端部との間において、層間絶縁膜９３の上に設けられる。
　平坦化膜９４は、周辺領域ＧＡの、折曲領域ＦＡ及び折曲領域ＦＡと基板２１の端部との間の領域で除去される。平坦化膜９４には、折曲領域ＦＡと表示領域ＡＡとの間の領域にコンタクトホールＨ２が設けられる。カソード配線６０はコンタクトホールＨ２の底面に露出する、また、素子絶縁膜９７の厚さは、表示領域ＡＡの周縁部から周辺領域ＧＡに向かって、薄くなるように設けられる。カソード電極２２は、コンタクトホールＨ２の内部に設けられた接続電極２６ｂを介して、カソード配線６０と電気的に接続される。接続電極２６ｂは、対向電極２５及び接続電極２６ａと同層に設けられ、対向電極２５及び接続電極２６ａと同じ材料で形成される。
　また、端子部２７は、折曲領域ＦＡと基板２１の端部との間の領域で、カソード配線６０の上に設けられる。容量絶縁膜９５は、端子部２７を覆って設けられ、端子部２７と重なる領域に開口を有する。
　以上のように、表示素子として発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じて、カソード電極２２の上側に、カバーガラスやタッチパネル等を設けてもよい。また、この場合、表示装置１とカバーガラス等の部材との間に、樹脂などを用いた充填材が設けられていてもよい。また、表示装置１において、発光素子３の上部でカソード電極２２に接続されるフェースアップ構造に限定されず、発光素子３の下部が、アノード電極２３及びカソード電極２２に接続される、いわゆるフェースダウン構造であってもよい。
　次に、発光素子３とアノード電極２３との接続方法について説明する。図７は、発光素子とアノード電極との接続工程を説明するための説明図である。なお、図７では、発光素子３のアノード端子３３側の一部のみ示している。
　図７に示すように、アノード電極２３の上に塗布膜５０が形成され、塗布膜５０上に発光素子３のアノード端子３３が接する（ステップＳＴ１）。塗布膜５０は、複数の導電性ナノ粒子５１が溶剤５３中に分散された導電性ペーストや導電性インクを用いて、印刷形成される。塗布膜５０は、スクリーン印刷、フレキソ印刷又はインクジェット印刷により形成することができる。
　導電性ナノ粒子５１の表面には、有機樹脂材料である被膜５２が形成されている。このため、アノード電極２３とアノード端子３３とは、被膜５２により非導通状態となっている。
　次に、塗布膜５０に加熱処理を施すことで、被膜５２を分解、除去する（ステップＳＴ２）。これにより、複数の導電性ナノ粒子５１の表面が接する。
　さらに加熱を行うことで、導電性ナノ粒子５１が焼結して、接続層２４が形成される（ステップＳＴ３）。これにより、アノード電極２３とアノード端子３３とは、接続層２４を介して電気的に接続される。
　導電性ナノ粒子５１は、例えば、銀（Ａｇ）又は銀合金が用いられる。導電性ナノ粒子５１は、それぞれの粒径がナノオーダー（例えば１ｎｍ以上、３０ｎｍ以下程度）であり、高い表面エネルギーを有する。このため、導電性ナノ粒子５１を焼結する際には、例えば、はんだ材料を用いたリフロー工程や、通常の銀粉末（例えば、粒径１μｍ以上）を含む導電ペーストの焼結に比べて低い温度で焼結することが可能である。したがって、発光素子３の接続工程の冷却時に、発光素子３の収縮量と接続層２４の収縮量との差を抑制することができる。これにより、冷却後に、発光素子３とアノード電極２３との接続部分における残留応力を抑制することができる。
　また、図７に示すように、焼結後の接続層２４の内部には、複数の導電性ナノ粒子５１の間に微小な空隙ＳＰが複数形成される。このため、接続層２４に発生する残留応力を抑制することができる。この結果、表示装置１は、アレイ基板２と発光素子３との接続信頼性を向上させることができる。また、表示装置１が曲面ディスプレイとして構成される場合、アレイ基板２は曲面を有する。この場合であっても、接続層２４は、発光素子３とアノード電極２３との接続部分に発生する応力を抑制して、発光素子３とアレイ基板２との接続信頼性を向上させることができる。
　なお、接続層２４の材料として用いられる導電性ナノ粒子５１の粒径は、例えば、レーザ回折散乱法により測定することができる。上述したように、接続層２４は、スクリーン印刷、フレキソ印刷又はインクジェット印刷等の印刷方法によりパターニングすることができる。ただし、これに限定されず、接続層２４のパターニングには種々の方法を適用することができる。
　図８は、接続層のパターニング方法を説明するための説明図である。図８に示すように、成膜装置１００は、エアロゾル発生装置１０１と、配管１０２と、ノズル１０３と、ＸＹステージ１０４とを有する。成膜装置１００は、エアロゾルデポジション法により接続層２４を形成することができる。エアロゾル発生装置１０１には、原料となる導電性ナノ粒子５１が投入される。導電性ナノ粒子５１は、エアロゾル発生装置１０１内で攪拌、混合されてエアロゾル化される。エアロゾル粒子は、配管１０２を通して高密度化されてノズル１０３に搬送される。ノズル１０３に搬送されたエアロゾル粒子は、キャリアガスＧによって加速される。これにより、ノズル１０３の開口からエアロゾルビーム５５がアレイ基板２に向かって射出される。
　エアロゾル粒子がアレイ基板２のアノード電極２３に衝突することにより、エアロゾル粒子とアノード電極２３とが結合され、かつ、エアロゾル粒子間の結合が実現される。これにより、成膜装置１００は、アノード電極２３上に接続層２４を形成することができる。また、成膜装置１００は、ＸＹステージ１０４を駆動することにより、所定のパターンで接続層２４を形成することができる。このように、成膜装置１００は、エアロゾル化された導電性ナノ粒子５１により直接、アノード電極２３上に接続層２４を形成することができる。
　図９は、接続層のパターニング方法の第１変形例を説明するための説明図である。成膜装置２００は、電源１０６と、ノズル１０７と、電極１０８と、ＸＹステージ１１０とを有する。成膜装置２００は、静電塗布法により接続層２４を形成することができる。ノズル１０７内に、導電性ナノ粒子５１が分散された溶液１０９が投入される。電極１０８は、ノズル１０７内に設けられて溶液１０９と接する。電源１０６は、アレイ基板２とノズル１０７内の溶液１０９との間に正極性の高電圧を印加する。
　ノズル１０７の先端部の溶液１０９にはプラスの電荷が生じ、アレイ基板２側にはマイナスの電荷が生じる。溶液１０９とアレイ基板２との間に発生する静電力により、溶液１０９の一部がアレイ基板２に向かって射出される。溶液１０９の導電性ナノ粒子５１は、静電力によりアノード電極２３上に引き寄せられて、接続層２４が形成される。成膜装置２００は、電源１０６が印加する電圧を変更することで、ノズル１０７から射出される溶液１０９の量や、形状等を調整することができる。これにより、成膜装置２００は、微細な形状に接続層２４をパターニングすることができる。
　図１０は、接続層のパターニング方法の第２変形例を説明するための説明図である。第２変形例において、接続層２４は、フォトリソグラフィ技術により形成される。図１０に示すように、成膜装置は、アレイ基板２の全面に、導電性ナノ粒子５１を含む塗布膜５０を塗布形成する（ステップＳＴ１１）。塗布膜５０は、複数のアノード電極２３を覆って形成される。塗布膜５０は、加熱処理が施されて、導電性ナノ粒子５１の表面を覆う被膜５２及び溶剤５３（図７参照）が除去される。この場合、複数の導電性ナノ粒子５１の焼結温度よりも低い温度で加熱処理が施される。これにより、アレイ基板２の上に複数の導電性ナノ粒子５１が堆積された状態となる。
　次に、成膜装置は、アノード電極２３と重なる領域、すなわち、接続層２４が設けられる予定の領域において、複数の導電性ナノ粒子５１の上にレジスト２０１を形成する（ステップＳＴ１２）。
　次に、成膜装置は、レジスト２０１と重ならない領域の複数の導電性ナノ粒子５１を、エッチングにより除去する（ステップＳＴ１３）。ステップＳＴ１２の状態では、複数の導電性ナノ粒子５１は焼結されていないので、複数の導電性ナノ粒子５１はアノード電極２３に比べてエッチングレートが高い。これにより、アノード電極２３の上に、複数の導電性ナノ粒子５１を含む接続層２４が形成される。その後、接続層２４及びアノード電極２３を覆ってアノード電極絶縁膜９６が形成される。アノード電極絶縁膜９６には、接続層２４と重なる領域に開口ＯＰが形成される。
　以上のように、第２変形例では、フォトリソグラフィ技術により接続層２４が形成されるので、アレイ基板２の製造工程と同じ工程で接続層２４を形成することができる。このため、表示装置１は、製造コストを抑制することができる。
（第２実施形態）
　図１１は、第２実施形態に係る表示装置を示す断面図である。なお、以下の説明においては、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　第２実施形態の表示装置１Ａは、第１実施形態に対して、アノード電極２３Ａが複数の導電性ナノ粒子５１により形成されている構成が異なる。発光素子３のアノード端子３３は、アノード電極２３Ａの上に接続される。言い換えると、アノード電極２３Ａは、接続層２４の機能を兼ねる。
　第２実施形態においても、アノード電極２３Ａが複数の導電性ナノ粒子５１を含んでいるので、アノード電極２３Ａと発光素子３とを接続する際に、低い温度で導電性ナノ粒子５１を焼結することができる。これにより、発光素子３とアノード電極２３Ａとの接続部分における残留応力を抑制することができる。また、アノード電極２３Ａが接続層２４を兼ねるので、表示装置１Ａは、第１実施形態に比べてアレイ基板２の積層数を少なくすることができる。
　また、第２実施形態においても、アノード電極２３Ａと発光素子３との接続方法及びアノード電極２３Ａのパターニング方法は、上述した第１実施形態及び各変形例と同様の方法を採用することができる。
（第３実施形態）
　図１２は、第３実施形態に係る表示装置を示す断面図である。第３実施形態の表示装置１Ｂは、上述した実施形態に対して、反射層２８を有する構成が異なる。図１２に示すように、反射層２８は、発光素子３の側面と対向して設けられ、複数の導電性ナノ粒子５１を含む。
　より具体的には、素子絶縁膜９７には、発光素子３と重なる領域に貫通孔９７ａが設けられる。発光素子３は、貫通孔９７ａの内壁に囲まれて接続層２４の上に配置される。反射層２８は、貫通孔９７ａの内壁に沿って設けられる。反射層２８の下端は、接続層２４を介してアノード電極２３と電気的に接続される。また、反射層２８の上端は、カソード電極２２と離隔している。本実施形態では、発光素子３を実装するための開口ＯＰの面積は、反射層２８の下端で囲まれた領域となる。
　貫通孔９７ａの内部には、反射層絶縁膜９８が設けられる。反射層絶縁膜９８は、発光素子３の側面を覆うとともに、反射層２８を覆う。カソード電極２２は、素子絶縁膜９７、反射層絶縁膜９８及び発光素子３を覆って設けられ、カソード端子３２と電気的に接続される。反射層絶縁膜９８は、反射層２８の上端とカソード電極２２との間にも設けられる。
　反射層２８は、光沢を有する複数の導電性ナノ粒子５１で形成される。また、反射層２８は、基板２１の法線方向に対して傾斜して設けられる。これにより、反射層２８は、発光素子３の出射光のうち横方向（側面方向）に出射された光を反射して、基板２１の法線方向に沿った方向に反射光を出射する。これにより、表示装置１Ｂは、発光素子３からの光の取り出し効率を向上させることができる。
　なお、反射層２８は、発光素子３の周囲を囲んで設けられていてもよいし、発光素子３の側面の一部と対向して設けられていてもよい。また、表示装置１Ｂにおいて、第２実施形態の構成を適用することも可能である。
（第４実施形態）
　図１３は、第４実施形態に係る表示装置を示す断面図である。上述した第１実施形態から第３実施形態では、素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７が設けられているがこれに限定されない。図１３に示すように、第４実施形態の表示装置１Ｃにおいて、素子絶縁膜９７の高さは、発光素子３の高さよりも低い。
　素子絶縁膜９７は、アノード電極２３及び接続層２４を覆う。また、素子絶縁膜９７は、発光素子３の側面の一部を覆って設けられ、少なくともアノード端子３３の側面を覆う。カソード電極２２は、素子絶縁膜９７の上面、発光素子３のカソード端子３２及び発光素子３の側面の一部を覆う。
　第４実施形態においても、素子絶縁膜９７は、隣り合う副画素４９において、アノード電極２３の絶縁を確保することができる。また、素子絶縁膜９７は、発光素子３とアノード電極２３との接続強度を確保することができる。また、表示装置１Ｃにおいて、第２実施形態の構成を適用することも可能である。
　これまでの説明において、アノード端子３３、カソード端子３２として表記してきた部分においては、発光素子３の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。また、図５、図１１、図１２等においては、発光素子３の一方の電極が下側に、他方の電極が上側にある構成を示しているが、その両方が下側、つまりアレイ基板２に対面する側に有る構成であっても良い。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１、１Ａ、１Ｂ、１Ｃ　表示装置
　２　アレイ基板
　３、３Ｒ、３Ｇ、３Ｂ　発光素子
　１２　駆動回路
　２１　基板
　２２　カソード電極
　２３、２３Ａ　アノード電極
　２４　接続層
　２７　端子部
　２８　反射層
　３１　半導体層
　３２　カソード端子
　３３　アノード端子
　４９　副画素
　５１　導電性ナノ粒子
　６０　カソード配線
　１００、２００　成膜装置
　２１０　駆動ＩＣ
　ＤＲＴ　駆動トランジスタ
　ＢＣＴ　発光制御トランジスタ
　ＩＳＴ　初期化トランジスタ
　ＣＣＴ　補正トランジスタ
　ＳＳＴ　書込トランジスタ
　Ｐｉｘ　画素
　ＲＳＴ　リセットトランジスタ
　ＢＧ　発光制御走査線
　ＳＧ　書込制御走査線
　ＲＧ　リセット制御走査線
　ＩＧ　初期化制御走査線
　ＣＧ　補正制御走査線

Claims (13)

  1. 　基板と、
    　前記基板に設けられた複数の画素と、
    　複数の前記画素の各々に設けられる発光素子と、
    　前記発光素子に電気的に接続される第１電極と、
    　前記基板に設けられ、前記第１電極と電気的に接続されるトランジスタと、
    　前記基板に垂直な方向において、前記第１電極と前記発光素子との間に設けられ、複数の導電性ナノ粒子を含む接続層と、を有する
    　表示装置。
  2. 　前記接続層は、複数の前記導電性ナノ粒子の間に空隙を有する
    　請求項１に記載の表示装置。
  3. 　前記基板に垂直な方向からの平面視で、前記第１電極の面積は、前記発光素子の面積よりも大きい
    　請求項１又は請求項２に記載の表示装置。
  4. 　前記発光素子は、少なくとも２つの端子を有し、
    　前記基板に垂直な方向からの平面視で、前記第１電極の面積は、前記少なくとも２つの端子の一方の面積よりも大きい
    　請求項１又は請求項２に記載の表示装置。
  5. 　前記発光素子の側面と対向して設けられ、複数の導電性ナノ粒子を含む反射層を有する
    　請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 　複数の前記発光素子の間に設けられ、前記発光素子と重なる位置に貫通孔を有する素子絶縁膜と、
    　複数の前記発光素子及び前記素子絶縁膜を覆って、複数の前記発光素子に電気的に接続される第２電極と、を有し、
    　前記反射層は、前記貫通孔の内壁に設けられる
    　請求項５に記載の表示装置。
  7. 　前記反射層の下端は前記第１電極と電気的に接続され、前記反射層の上端は前記第２電極と離隔する
    　請求項６に記載の表示装置。
  8. 　複数の前記発光素子の間に設けられ、複数の前記発光素子の少なくとも側面の一部を覆う素子絶縁膜と、
    　複数の前記発光素子及び前記素子絶縁膜を覆って、複数の前記発光素子に電気的に接続される第２電極と、を有し、
    　前記発光素子の高さは、前記素子絶縁膜の高さよりも高い
    　請求項１から請求項４のいずれか１項に記載の表示装置。
  9. 　前記導電性ナノ粒子は、銀又は銀合金を含む
    　請求項１から請求項８のいずれか１項に記載の表示装置。
  10. 　前記第１電極は、モリブデン、チタンの金属のいずれか１つ以上を含む、又は前記金属のいずれか１つ以上を含む合金、又は透光性導電材料のいずれかを有する
    　請求項１から請求項９のいずれか１項に記載の表示装置。
  11. 　前記第１電極は、複数の導電性ナノ粒子を含む
    　請求項１から請求項９のいずれか１項に記載の表示装置。
  12. 　発光素子基板と、前記発光素子基板に設けられた、少なくとも一つの前記発光素子と、前記発光素子基板に設けられ、前記発光素子を駆動する少なくとも一つの回路素子とを含むチップ部品を有し、
    　前記チップ部品は前記基板にアレイ状に配列するように複数設けられる
    　請求項１から請求項１１のいずれか１項に記載の表示装置。
  13. 　前記チップ部品には、互いに異なる発光を呈する前記発光素子がそれぞれ少なくとも一つずつ設けられる
    　請求項１２に記載の表示装置。
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