WO2020166645A1 - デジタル位相同期回路、デジタル制御発振器、デジタル－時間変換器 - Google Patents

デジタル位相同期回路、デジタル制御発振器、デジタル－時間変換器 Download PDF

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WO2020166645A1
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frequency
clock
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reference clock
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岡田　健一
ハンリ リュウ
ゼン サン
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    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to a digital phase synchronization circuit, a digitally controlled oscillator, and a digital-time converter.
  • a phase locked loop (Phase Locked Loop) is used to multiply the reference clock and generate a clock of any frequency.
  • a digital PLL circuit (D-PLL: Digital PLL) is known as one form of the PLL circuit.
  • FIG. 1 is a circuit diagram showing the basic architecture of a fractional frequency division type (Fractional-N) D-PLL circuit 100R.
  • the D-PLL circuit 100R receives the reference clock REF and a frequency control word (FCW: Frequency Control Word) designating a multiplication number and generates an output clock OUT by multiplying the reference clock REF according to the FCW.
  • FCW Frequency Control Word
  • Digital-to-time converter (DTC) 102 time-to-digital converter (TDC) 104, digital loop filter (DLF: Digital Loop Filter) 106, digitally controlled oscillator ( A DCO (Digitally-Controlled Oscillator) 108, a buffer 110, a multi-modulous divider (MMD) 112, a controller 114, and a retiming circuit 116 are provided.
  • DTC Digital-to-time converter
  • TDC time-to-digital converter
  • DDF Digital Loop Filter
  • a DCO Digitally-Controlled Oscillator
  • MMD multi-modulous divider
  • the DCO108 oscillates at a frequency corresponding to the digital control data D CNT.
  • the output clock OUT of the DCO 108 is input to the MMD 112 via the buffer 110.
  • the MMD 112 divides the output clock OUT by the division ratio set by the controller 114.
  • the controller 114 is designed based on the architecture of the ⁇ modulator. In the fractional-N type PLL circuit, the controller 114 switches the frequency division ratio of the MMD 112 in a time division manner with a plurality of integer values in order to obtain a multiplication ratio of fraction. The reciprocal of the average value of the frequency division ratios set in the MMD 112 becomes the multiplication ratio N F of the D-PLL circuit 100.
  • the divided clock DIV is input to the retiming circuit 116.
  • the retiming circuit 116 retimes the divided clock DIV by the output clock CKV that has passed through the buffer 110 to generate the feedback clock FB.
  • the DTC 102 gives a delay set by the controller 114 to the reference clock REF and outputs the reference clock REFA. This delay amount is selected according to the frequency division ratio given to the MMD 112.
  • the TDC 104 converts the time difference between the reference clock REFA and the feedback clock FB into a digital value.
  • the DLF 106 removes the high frequency component of the output of the TDC 104 and generates the control data D CNT .
  • FIG. 2 is a time chart of the D-PLL circuit 100R of FIG.
  • the divided clock DIV is retimed by the clock CKV. Due to the sampling delay ⁇ SAM in the retiming circuit 116, the edge E 1 of the feedback clock FB is delayed by ⁇ SAM with respect to the edge E 2 of the clock CKV.
  • the feedback loop including the TDC 104 and the DLF 106 performs feedback so that the time difference between the edge E 3 of the reference clock REFA and the edge E 1 of the feedback clock FB becomes zero, and the phase is locked.
  • the frequency of the output clock OUT (and CKV) of the DCO 108 is N F times the frequency of the reference clock REFA (and REF).
  • the D-PLL circuit 100R of FIG. 1 has the advantages of high frequency accuracy and robustness against frequency interference. However, since the MMD 112 and the retiming circuit 116 continue to operate in synchronization with the high frequency clock CKV, there is a problem that the power consumption is large.
  • the present invention has been made in view of the above problems, and one of exemplary purposes of a certain aspect thereof is to provide a D-PLL circuit with reduced power consumption.
  • An aspect of the present invention relates to a phase locked loop circuit that receives a first reference clock and generates an output clock.
  • the phase synchronization circuit delays the first reference clock to generate a second reference clock, a second reference clock, a feedback circuit that generates a control signal according to a phase difference between the feedback clock, and a control signal.
  • An oscillator that oscillates at an appropriate frequency and generates an output clock, and a frequency divider that can be switched on and off and that divides the output clock in the on state are provided.
  • the phase locked loop circuit can switch between the first mode and the second mode. In the first mode, the feedback clock is a signal obtained by retiming the output of the frequency divider with the output clock. In the second mode, the feedback clock is a signal obtained by retiming the first reference clock with the output clock.
  • One aspect of the present invention relates to a digital phase synchronization circuit that receives an input reference clock and a frequency control word and generates an output clock.
  • the digital phase-locked loop circuit receives an input reference clock, a digital-time converter for generating a first reference clock, a delay circuit for delaying the first reference clock and a second reference clock, and a second reference clock.
  • Time-digital converter that converts the phase difference of the feedback clock into a digital signal
  • a digital control oscillator that oscillates at the frequency according to the output of the time-digital converter to generate the output clock, and can be switched on and off
  • a frequency divider that divides the output clock by a frequency division ratio according to the frequency control word in the ON state.
  • the feedback clock is a signal obtained by retiming the output of the frequency divider with the output clock.
  • the feedback clock is the first reference signal. This is a signal obtained by retiming the clock with the output clock.
  • This digitally controlled oscillator includes an upper unit and a lower unit that are vertically stacked between a power supply line and a ground line, and a variable capacitor that is connected to at least one of the upper unit and the lower unit.
  • the upper unit and the lower unit each include a pair of cross-coupled circuit elements and an inductor connected to the pair of circuit elements.
  • the transformers are formed by connecting the inductors of the upper unit and the lower unit.
  • the digital-time converter is a digital-time converter that receives an input signal, delays it according to a control code, and generates an output signal.
  • the digital-time converter includes a capacitor and a current source and generates a slope voltage.
  • a control circuit for controlling the slope generation circuit and the precharge circuit.
  • the control circuit turns on the precharge circuit in (i) the precharge period, transitions to the slope period in response to the input signal (ii), turns off the precharge circuit and turns on the slope generation circuit in the slope period, iii) The operation of turning off the slope generation circuit is repeated in response to the transition of the output signal.
  • FIG. 3 is a circuit diagram showing a basic architecture of a fractional frequency division type (Fractional-N) D-PLL circuit.
  • 3 is a time chart of the D-PLL circuit of FIG.
  • FIG. 3 is a circuit diagram showing a basic architecture of the D-PLL circuit according to the exemplary embodiment.
  • FIGS. 6A and 6B are time charts showing the operations of the D-PLL circuit in the sampling mode and the subsampling mode in comparison. It is a waveform diagram of the output frequency f OUT of the D-PLL circuit in the sub-sampling mode.
  • FIG. 3 is a circuit diagram of a D-PLL circuit according to the first embodiment.
  • FIG. 9A and 9B are diagrams for explaining the operation of the mode selector in the D-PLL circuit of FIG.
  • FIG. 6 is a circuit diagram of a D-PLL circuit according to a second embodiment. It is a figure explaining operation
  • FIG. 9 is a waveform diagram of an output frequency f OUT of the D-PLL circuit of FIG. 8.
  • FIG. 6 is a circuit diagram of a D-PLL circuit according to a third embodiment.
  • 14A and 14B are circuit diagrams of a conventional DCO. It is a circuit diagram which shows the basic architecture of DCO which concerns on embodiment.
  • FIG. 9A and 9B are diagrams for explaining the operation of the mode selector in the D-PLL circuit of FIG.
  • FIG. 6 is a circuit diagram of a D-PLL circuit according to a second embodiment. It is a
  • FIG. 16 is an equivalent circuit diagram of the DCO of FIG. 15. It is a figure which shows the relationship between the bias current I BIAS and the amplitude V AMP of an output signal.
  • 9 is a circuit diagram of a DCO according to Modification 1.
  • FIG. 9 is a circuit diagram of a DCO according to Modification 2.
  • 20A to 20F are circuit diagrams showing further modifications of the DCO.
  • It is a circuit diagram of the conventional DTC.
  • FIG. 22 is an operation waveform diagram of the DTC in FIG. 21.
  • It is a circuit diagram of DTC according to the embodiment.
  • 24 is a time chart explaining the operation of the DTC of FIG. 23. It is a figure which shows the operation waveform (i) of DTC which concerns on this Embodiment, and the operation waveform (ii) of the conventional DTC.
  • phase locked loop circuit that receives a first reference clock and generates an output clock.
  • the phase synchronization circuit delays the first reference clock to generate a second reference clock, a second reference clock, a feedback circuit that generates a control signal according to a phase difference between the feedback clock, and a control signal.
  • An oscillator that oscillates at an appropriate frequency and generates an output clock, and a frequency divider that can be switched on and off and that divides the output clock in the on state are provided.
  • the phase locked loop circuit can switch between the first mode and the second mode.
  • the feedback clock In the first mode, the feedback clock is a signal obtained by retiming the output of the frequency divider with the output clock.
  • the feedback clock is a signal obtained by retiming the first reference clock with the output clock.
  • the power consumption can be reduced by stopping the operation of the frequency divider by selecting the second mode and applying the phase synchronization with the second reference clock as the feedback clock.
  • the first mode it is possible to return to the phase locked state when the phase locked is lost.
  • the phase locked loop circuit receives a mode controller that generates an enable signal indicating the first mode and the second mode, an output of the frequency divider, and a first reference clock, and selects one of them according to the enable signal. And a retiming circuit for retiming the output of the multiplexer with an output clock. ON/OFF of the frequency divider may be controlled according to the enable signal, and the output of the retiming circuit may be a feedback clock.
  • the phase locked loop circuit further includes a dead zone detector that determines whether a phase error between the second reference clock and the feedback clock is within a dead zone range.
  • the output of the dead zone detector may be used. As a result, it is possible to prevent the mode from falling into a mode in which phase synchronization is not applied.
  • the dead zone detector compares the phase difference or frequency difference between the second reference clock and the feedback clock and outputs a pulse based on the comparison result, and based on the output of the phase frequency detector.
  • a determination unit that generates a phase error and determines whether or not the phase error is included in the dead zone may be included.
  • the digital phase synchronization circuit monitors the relationship between the frequency of the output clock and the frequency of the input reference clock, and the frequency of the output clock deviates from the target frequency determined based on the frequency division ratio of the frequency divider.
  • a frequency locked loop for detecting a frequency error may be further provided.
  • the first mode and the second mode may correspond to the output of the frequency lock loop. This can prevent the phase lock from being applied at an incorrect frequency.
  • the frequency lock loop may include a counter that counts the output clock for a period of K times (K is an integer) the cycle of the input reference clock.
  • the frequency error may be detected based on the count value of the counter and a value obtained by multiplying the multiplication ratio, which is the reciprocal of the frequency division ratio, by K times.
  • the phase locked loop circuit may further include a duty cycle controller that generates a control pulse having a predetermined duty ratio.
  • the frequency lock loop may operate intermittently in response to the control pulse. By intermittently operating the frequency lock loop, an increase in power consumption can be suppressed.
  • the digital phase synchronization circuit compares the phase difference or frequency difference between the second reference clock and the feedback clock, outputs a pulse based on the comparison result, and a phase frequency detector that is in operation in the first mode.
  • a PLL (Phase Locked Loop) circuit that feedback-controls the frequency of the digitally controlled oscillator based on the output of the phase frequency detector may be further provided.
  • the accuracy of the feedback loop including the phase frequency detector and the PLL circuit may be coarser than the accuracy of the feedback circuit. This makes it possible to quickly pull the lock state from the state in which the phase lock is released.
  • the phase synchronization circuit may be a digital phase synchronization circuit.
  • the feedback circuit may include a second reference clock and a time-to-digital converter that converts a phase difference of the feedback clock into a digital signal.
  • the oscillator may be a digitally controlled oscillator that oscillates at a frequency according to the output of the time-to-digital converter.
  • the phase synchronization circuit may be a fractional frequency division type.
  • the frequency divider may be a multi-modulus frequency divider.
  • the phase locked loop circuit includes a digital-to-time converter that receives an input reference clock and generates a first reference clock, and a digital-to-time converter and a multi-modulus frequency divider according to a frequency control word that specifies the frequency of the output clock. And a controller for controlling the.
  • This digitally controlled oscillator includes an upper unit and a lower unit that are vertically stacked between a power supply line and a ground line, and a variable capacitor that is connected to at least one of the upper unit and the lower unit.
  • the upper unit and the lower unit each include a pair of cross-coupled circuit elements and an inductor connected to the pair of circuit elements.
  • the transformers are formed by connecting the inductors of the upper unit and the lower unit.
  • the effect of gain amplification by the transformer can reduce the bias current for obtaining the same amplitude, or the amplitude can be increased when the bias current is maintained.
  • At least one of the upper unit and the lower unit may be an N type in which a pair of circuit elements is an NMOS (N-channel Metal Oxide Semiconductor) transistor. Both the upper unit and the lower unit may be N-type.
  • NMOS N-channel Metal Oxide Semiconductor
  • At least one of the upper unit and the lower unit may be a P type in which a pair of circuit elements is a PMOS (P-channel Metal Oxide Semiconductor) transistor.
  • PMOS P-channel Metal Oxide Semiconductor
  • At least one of the upper unit and the lower unit may be a CMOS type in which a pair of circuit elements is a CMOS (Complementary Metal Oxide Semiconductor) inverter.
  • CMOS Complementary Metal Oxide Semiconductor
  • the digitally controlled oscillator may further include a bias current source inserted between the power supply line and the ground line.
  • the digitally controlled oscillator may further include a capacitor connected to a connection node of the upper unit and the lower unit.
  • the digital-to-time converter receives an input signal, delays it according to a control code, and generates an output signal.
  • the digital-to-time converter includes a capacitor and a current source, a slope generation circuit that generates a slope voltage, a precharge circuit that applies an analog voltage according to the control code to the capacitor, and a slope voltage comparison with a threshold value. Then, it comprises a comparison means for generating an output signal according to the comparison result, and a control circuit for controlling the slope generation circuit and the precharge circuit according to the input signal and the output signal.
  • the control circuit turns on the precharge circuit in (i) the precharge period, transitions to the slope period in response to the input signal (ii), turns off the precharge circuit and turns on the slope generation circuit in the slope period, iii) The operation of turning off the slope generation circuit is repeated in response to the transition of the output signal.
  • the comparison means is configured to be switchable between on and off, and the control circuit may turn off the comparison means during the precharge period.
  • the state in which the member A is connected to the member B means that the members A and B are electrically connected to each other in addition to the case where the members A and B are physically directly connected. It also includes the case of being indirectly connected through other members that do not substantially affect the general connection state or do not impair the functions and effects exerted by their connection.
  • the state in which the member C is provided between the member A and the member B means that the members A and C or the members B and C are directly connected to each other, It also includes the case of being indirectly connected through other members that do not substantially affect the general connection state or do not impair the functions and effects exerted by their connection.
  • FIG. 3 is a circuit diagram showing the basic architecture of the D-PLL circuit 100 according to the embodiment.
  • the D-PLL circuit 100 is a fractional frequency division type PLL circuit, receives an input reference clock REF and a frequency control word FCW, and generates an output clock OUT having a frequency that is a fraction multiple of the frequency F of the input reference clock REF. ..
  • the D-PLL circuit 100 further includes a multiplexer 120, a delay circuit 122, and a mode selector 130 in addition to the D-PLL circuit 100R of FIG. Further, the MMD 112A is configured to be switchable between enable/disable (on/off).
  • the D-PLL circuit 100 can switch between two modes (referred to as a sampling mode and a subsampling mode), and the two modes are selected according to the enable signal EN.
  • the enable signal EN is 1 (high)
  • the D-PLL circuit 100 is set to the sampling mode
  • the enable signal EN is 0 (low)
  • the sub-sampling mode is set.
  • the multiplexer 120 receives the divided clock DIV output from the MMD 112 and the first reference clock REFA output from the DTC 102, and selects one according to the enable signal EN.
  • the output of the multiplexer 120 is retimed by the retiming circuit 116 and becomes the feedback clock FB.
  • the output clock CKV passed through the buffer 110 can be used for retiming.
  • the buffer 110 may be omitted if the output impedance of the DCO 108 is sufficiently low.
  • the feedback clock FB is generated based on the divided clock DIV, and when it is 0 (low), the feedback clock FB is generated based on the first reference clock REFA.
  • the function of the MMD 112A is the same as that of FIG. 1, but it is configured so that it can be turned on and off according to the enable signal EN.
  • the MMD 112A includes a gate circuit 113 in addition to the MMD 112 of FIG.
  • the gate circuit 113 is inserted in the preceding stage of the MMD 112, and gates the clock signal CKV according to the enable signal EN. That is, when the enable signal EN is 1, the clock CKG that has passed through the gate circuit 113 is input to the MMD 112, and the MMD 112 is enabled. When the EN signal is 0, the clock CKG is fixed low and thus the MMD 112 is disabled.
  • the delay circuit 122 is inserted in the subsequent stage of the DTC 102, applies a delay ⁇ FB to the first reference clock REFA, and outputs the second reference clock REFB.
  • the TDC 104 performs feedback so that the edge of the second reference clock REFB and the edge of the feedback clock FB match.
  • the mode selector 130 generates an enable signal EN based on the operating state of the D-PLL circuit 100, and controls the mode of the D-PLL circuit 100.
  • the operation of the MMD 112 is stopped. Since the frequency of the first reference clock REFA and the frequency of the divided clock DIV are equal, the first reference clock REFA is input to the retiming circuit 116 instead of the divided clock DIV. Then, the retiming circuit 116 retimes the first reference clock REFA at the edge of the clock signal CKV to generate the feedback clock FB.
  • FIG. 5 is a time chart of the D-PLL circuit 100 in the sub sampling mode.
  • the first reference clock REFA instead of the divided clock DIV, is retimed by the clock CKV. Due to the sampling delay ⁇ SAM in the retiming circuit 116, the edge E 1 of the feedback clock FB is delayed by ⁇ SAM with respect to the edge E 2 of the clock CKV.
  • the feedback loop including the TDC 104 and the DLF 106 performs feedback so that the time difference between the edge E 4 of the second reference clock REFB and the edge E 1 of the feedback clock FB becomes zero, and the phase is locked.
  • FB ) and the phase of the feedback clock FB delayed by retiming are included within one cycle of the clock signal CKV, and thus phase synchronization can be applied.
  • FIGS. 6A and 6B are time charts showing the operations of the D-PLL circuit 100 in the sampling mode and the subsampling mode in comparison.
  • the operation in the sampling mode of FIG. 6A is similar to that of FIG.
  • the difference is that the phase of the feedback clock FB is locked on the basis of the phase of the second reference clock REFB instead of the first reference clock REFA.
  • the operation of the sub-sampling mode of FIG. 6B is the same as that of FIG.
  • the above is the operation of the D-PLL circuit 100. Then, the advantage is demonstrated.
  • the D-PLL circuit 100 is operated in the sub-sampling mode, the operation of the MMD 112 is stopped, so that the power consumption can be significantly reduced compared to the sampling mode.
  • the above is the basic architecture of the D-PLL circuit 100 according to the embodiment. Next, a specific implementation of the D-PLL circuit 100 will be described with reference to some embodiments.
  • FIG. 7 is a waveform diagram (simulation) of the output frequency f OUT of the D-PLL circuit 100 in the sub sampling mode.
  • FIG. 7 shows waveforms (i) to (iii) when the frequency interference of ⁇ 1 MHz, +6 MHz, and +11 MHz is injected. As shown in (i), when the frequency interference of -1 MHz is introduced, the phase locked state can be maintained.
  • the mode selector 130 is mounted so as to monitor the state of the D-PLL circuit 100 and control the mode of the D-PLL circuit 100 so as not to fall into the situations (ii) and (iii) of FIG. 7. There is a need to.
  • FIG. 8 is a circuit diagram of the D-PLL circuit 100A according to the first embodiment.
  • the mode selector 130A is configured to be able to detect a state in which the phases are not synchronized, as shown by the waveform (iii) in FIG.
  • the mode selector 130A includes a dead zone detector 140 and a state machine 132.
  • the dead zone detector 140 determines whether or not the phase error t ERR between REFB and FB is included in the range of the dead zone t DZ.
  • the first level for example, high, 1
  • a detection signal ODZ Out of Dead Zone which becomes the second level (for example, low, 0) is generated.
  • the configuration of the dead zone detector 140 is not particularly limited, but includes, for example, a phase frequency detector (PFD: Phase Frequency Detector) 142 and a determination unit 144.
  • the PFD 142 compares the phase difference or frequency difference between the second reference clock REFB and the feedback clock FB and outputs two pulses (UP pulse, DN pulse) based on the comparison result.
  • the determination unit 144 receives the output UP/DN of the PFD 142 and generates the phase error t ERR based on them. Then, it is determined whether the phase error t ERR is included in the dead zone, and the ODZ signal is output.
  • the state machine 132 synchronizes the ODZ signal with the reference clock REF to generate the enable signal EN.
  • the state machine 132 can be composed of flip-flops.
  • FIG. 9A shows the input/output characteristics of the dead zone detector 140.
  • FIG. 9B shows the operation of the entire D-PLL circuit 100A.
  • the sub-sampling mode is in operation.
  • the phase error t ERR between the feedback clock FB and the reference clock REFB deviates from the range of the dead zone t DZ for some reason, the ODZ signal periodically becomes high and the enable signal EN becomes high (1).
  • the mode is switched to the sampling mode.
  • the phase error t ERR becomes smaller, and when it returns to within the dead zone t DZ at time t 2 , the ODZ signal returns low.
  • the enable signal EN goes low, and the subsampling mode is entered.
  • FIG. 10 is a circuit diagram of the D-PLL circuit 100B according to the second embodiment.
  • the mode selector 130B is configured to be able to detect frequency jumps of integral multiples as shown by the waveform (ii) in FIG.
  • the mode selector 130B includes an intermittent operation frequency locked loop (FLL) 150 in addition to the dead zone detector 140 and the state machine 132.
  • the intermittent operation FLL is also referred to as DC-FLL (Duty Cycled FLL).
  • the intermittent operation FLL 150 includes a FLL 152 and a duty cycle controller 154.
  • the FLL 152 is configured to be switchable between enable and disable. In the enabled state, the FLL 152 monitors the relationship between the frequency of the clock signal CKV(OUT) and the frequency of the reference clock REF, and when the frequency of the clock signal CKV deviates from the target frequency determined based on FCW, the frequency lock error signal. Assert FLE (eg, high). In other words, the FLL 152 monitors how many times the cycle of the reference clock REF is the cycle of the clock signal CKV, and determines whether or not it matches the multiplication ratio based on FCW. The state machine 132 switches the enable signal EN to high in response to the assertion of the frequency lock error signal FLE.
  • Assert FLE eg, high
  • the configuration of the FLL 152 is not limited, but includes, for example, a frequency detector 160, a subtractor 170, and a comparator 172.
  • the frequency detector 160 includes a frequency divider 162, D flip-flops 164, 168, and a counter 166.
  • the frequency-divided clock is synchronized with the clock CKV in the flip-flop 164.
  • the counter 166 counts the number of pulses of the clock CKV.
  • the flip-flop 168 fetches the count value of the counter 166 at the timing of the output of the frequency divider 162.
  • the output of the flip-flop 168 indicates how many clocks CKV are included in the period K times the cycle of the reference clock REF.
  • the subtractor 170 calculates the difference (frequency error) between the output of the flip-flop 168 and its target value (K ⁇ FCW).
  • the comparator 172 compares the output of the subtractor 170 with a threshold value and asserts the frequency lock error signal FLE when the frequency error exceeds the allowable value.
  • the duty ratio can be 1% or less, for example, about 0.5%. As a result, the power consumption of the FLL 152 can be reduced.
  • FIG. 11 is a diagram for explaining the operation of the mode selector 130B in the D-PLL circuit 100B.
  • the intermittent operation FLL 150 repeats turning on and off at a predetermined cycle. Then, when a frequency error is detected during the ON period, the mode shifts to the sampling mode and the frequency lock is performed.
  • FIG. 11 shows the power consumption of the D-PLL circuit 100B.
  • the power consumption during the suspension period of the intermittent operation FLL 150 is 262 ⁇ W, for example.
  • the power consumption of the D-PLL circuit 100B jumps up (eg, 762 ⁇ W), but when the duty ratio is 0.5%, the average power consumption P AVE is 265 ⁇ W, which is only 3 ⁇ W. Can be suppressed to increase.
  • the mode selector 130B can detect a frequency jump of an integral multiple, and in that case, by operating in the sampling mode, it is possible to prevent the phase synchronization from continuing in an erroneous state as shown in FIG. Since the mode selector 130B of FIG. 10 includes the dead zone detector 140 in addition to the intermittent operation FLL 150, it is possible to prevent the state of FIG. 7(iii) from occurring, as in the first embodiment.
  • FIG. 12 is a waveform diagram (simulation) of the output frequency f OUT of the D-PLL circuit 100B of FIG. Similar to FIG. 7, waveforms (i) to (iii) when the frequency interference of ⁇ 1 MHz, +6 MHz, and +11 MHz is injected are shown. As shown in (i), when the frequency interference of -1 MHz is introduced, the phase locked state can be maintained.
  • the dead zone detector 140 detects an abnormal state and switches to the sampling mode to restore the correct phase synchronization state.
  • FIG. 13 is a circuit diagram of the D-PLL circuit 100C according to the third embodiment.
  • a second coarse PLL circuit 180 is added to the D-PLL circuit 100C.
  • the clock CKG is supplied to the second PLL circuit 180 when the enable signal EN is high.
  • the second PLL circuit 180 is in an operating state during the period when the enable signal EN is high, that is, in the sub-sampling mode, and feedback-controls the frequency of the DCO 108 based on the output (UP/DN) of the PFD 182. That is, in the D-PLL circuit 100C of FIG.
  • a highly accurate (Fine) feedback loop including the TDC 104 and the DLF 106 and a coarse (Coarse) feedback loop including the PFD 182 and the second PLL 180 operate in parallel.
  • the PFD 182 can use the PFD 142 incorporated in the mode selector 130.
  • the configuration of the mode selector 130 is not limited, and the first and second embodiments or other configurations can be adopted.
  • the phase pull-in speed can be increased in the sub-sampling mode.
  • Modification 1 A circuit in which the dead zone detector 140 is omitted from the mode selector 130B of FIG. 10 is also effective as an embodiment. In this case, an error that cannot be phase-synchronized may be dealt with by another method.
  • Fractional-N PLL fractional frequency division type
  • the present invention is not limited to this, and the present invention is also applicable to an integer frequency division type (Integer-N).
  • the DTC 102 and the controller 114 may be deleted and the MMD 112 may be replaced with a simple frequency divider (Divider).
  • the present invention can be applied not only to the D-PLL circuit but also to the analog PLL circuit.
  • the set of TDC 104, DLF 106, and DCO 108 may be replaced with a phase frequency comparator (PFD), a charge pump circuit, an analog loop filter, and a voltage controlled oscillator (VCO).
  • PFD phase frequency comparator
  • VCO voltage controlled oscillator
  • the DCO is an important elemental technology in the D-PLL circuit 100 or in other applications.
  • 14A and 14B are circuit diagrams of a conventional DCO 200R.
  • the DCO 200R is a CMOS oscillator and supplies a bias current to a pair of inverters 202 and 204 whose inputs and outputs are cross-coupled, a tank circuit 206 provided between the outputs of the pair of inverters 202 and 204, and a pair of inverters 202 and 204.
  • a current source 208 for supply is provided.
  • the tank circuit 206 is a parallel resonance circuit including an inductor L and a variable capacitor C.
  • the resistance Rs is a series resistance component of the inductor L.
  • the capacitance value of the variable capacitor Cs is digitally controllable, and the DCO 200R oscillates at an oscillation frequency according to the impedance of the tank circuit 206.
  • FIG. 2 An equivalent circuit of the tank circuit 206 is shown in FIG.
  • V AMP of the output of the DCO 200R in FIG. 14A is represented by the equation (1), and is proportional to the equivalent parallel resistance R TANK and the bias current I BIAS .
  • the resistance R TANK is about 200 to 1000 ⁇ at most.
  • the power consumption of the DCO 200R of FIG. 14(a) is limited by the impedance of the tank circuit.
  • a novel DCO capable of further reducing power consumption will be described.
  • FIG. 15 is a circuit diagram showing the basic architecture of the DCO 200 according to the embodiment.
  • the DCO 200 includes an upper unit 210 and a lower unit 220.
  • the upper unit 210 includes a pair of circuit elements 212 and 214, which are cross-coupled, and an inductor (primary winding) L1 provided with a tap T1.
  • the inductor L1 is connected between the outputs (between the inputs) of the circuit element pair 212, 214.
  • the tap T1 of the inductor L1 is directly connected to the power supply V DD , or a bias current source is connected as described later.
  • the circuit elements 212 and 214 are NMOS transistors, and the sources of the NMOS transistors are connected to the reference node 216.
  • the lower unit 220 includes a pair 222, 224 of cross-coupled circuit elements and an inductor L2 (secondary winding) provided with a tap T2.
  • the inductor L2 is connected between the outputs (between the inputs) of the circuit element pair 212, 214.
  • the tap T2 of the lower unit 220 is connected to the reference node 216 of the upper unit 210.
  • the reference node 216 is connected to the capacitor 242 and serves as a virtual ground. This node is referred to as CEN.
  • the circuit elements 222 and 224 are also NMOS transistors, and the sources of the NMOS transistors are commonly connected.
  • the sources of the NMOS transistors 222 and 224 are connected to the reference node 226.
  • a bias current source 240 is connected to the reference node 216.
  • the one in which the cross-coupled circuit elements are NMOS transistors, like the upper unit 210 and the lower unit 220 in FIG. 15, is called an N-type unit.
  • the inductor L1 of the upper unit 210 and the inductor L2 of the lower unit 220 are combined to form a transformer 230.
  • the coupling coefficient between the winding Ls of the inductor L1 and the winding Lp of the inductor L2 is k.
  • variable capacitor Cv is connected to the upper unit 210.
  • the variable capacitor Cv forms an LC tank circuit together with the transformer 230, and the DCO 200 oscillates at a frequency according to the capacitance value of the variable capacitor Cv.
  • the output extraction location is not particularly limited, but may be extracted from the drains of the NMOS transistors 222 and 224 of the lower unit 220, for example.
  • V AMP of the output signal OUTP is represented by Expression (2).
  • G TF is a gain by the transformer 230 and is represented by the equation (3).
  • G TF k 2 ⁇ Ls/Lp+k ⁇ (Ls/Lp)+R TANKS /R TANKP (3)
  • FIG. 17 is a diagram (simulation) showing the relationship between the bias current I BIAS and the amplitude V AMP of the output signal.
  • (I) shows the characteristics of the DCO 200 of FIG. 15, and (ii) shows the characteristics of the conventional DCO 200R. Comparing with the same bias current, according to the DCO 200 of FIG. 15, the amplitude can be increased by 46% as compared with the conventional one. In other words, the bias current required to obtain the same amplitude can be greatly reduced.
  • FIG. 18 is a circuit diagram of the DCO 200A according to the first modification.
  • the lower unit 220 is N-type like the lower unit 220 of FIG. 15, but the upper unit 210 is replaced with a P-type unit.
  • the P-type unit has a configuration in which the pair of circuit elements 212 and 214 in the N-type unit are replaced with PMOS transistors and the top and bottom are inverted. Specifically, the inductor L1 is connected between the drains of the PMOS transistors 212 and 214, and the tap of the inductor L1 is connected to the virtual ground line CEN. The sources of the PMOS transistors 212 and 214 serve as the reference node 216, and the power supply voltage V DD is supplied.
  • FIG. 19 is a circuit diagram of the DCO 200B according to the second modification.
  • the upper unit 210 and the lower unit 220 are CMOS type (push-pull type) units.
  • the pair of cross-coupled circuit elements is a CMOS inverter. Further, the tap of the inductor L can be omitted.
  • 20A to 20F are circuit diagrams showing further modified examples of the DCO 200.
  • N represents an N-type unit
  • P represents a P-type unit
  • C represents a CMOS-type unit.
  • the combination of the upper unit 210 and the lower unit 220 is not limited to those described above.
  • the upper unit 210 is a CMOS type and the lower unit 220 is an NMOS type.
  • both the upper unit 210 and the lower unit 220 are PMOS type.
  • the upper unit 210 is an NMOS type and the lower unit 220 is a CMOS type.
  • the upper unit 210 is a PMOS type and the lower unit 220 is a CMOS type.
  • the bias current source 240 may be omitted as shown in FIG. 20(e), or may be provided on the power supply side as shown in FIG. 20(f).
  • the output signal of the DCO 200 may be taken out from the upper unit 210 side or the lower unit 220 side. Further, the variable capacitor Cv may be connected to the lower unit 220 side.
  • TDC digital-to-time converter
  • DTC digital-to-time converter
  • FIG. 21 is a circuit diagram of a conventional DTC300R.
  • This DTC300R is referred to as a single slope DTC.
  • the DTC 300R includes a charging circuit 302, a capacitor 304, switches S1 to S3, inverters 306 and 308, and a DAC (D/A converter) 309.
  • the DTC 300R delays the input signal IN according to the digital control code CODE and outputs it.
  • the DAC 309 outputs the analog voltage V DAC according to the control code CODE.
  • the charging circuit 302 charges the capacitor 304 when the first switch S1 is on.
  • FIG. 22 is an operation waveform diagram of the DTC 300R of FIG.
  • the third switch S3 is turned on, the capacitor 304 is discharged, and the voltage V P is initialized.
  • the first switch S1 is turned on.
  • the capacitor 304 is charged by the current I C of the charging circuit 302, and the voltage V P increases linearly.
  • the DTC300R has room for reducing power consumption.
  • the DTC with reduced power consumption will be described below.
  • FIG. 23 is a circuit diagram of the DTC 300 according to the embodiment.
  • the DTC 300 includes a slope generation circuit 310, a precharge circuit 320, a comparison means 330, and a control circuit 340.
  • the slope generation circuit 310 includes a capacitor 312, a current source 314 and a first switch S1.
  • the current source 314 supplies a constant current Ic to the capacitor 312, and causes the capacitor 312 to generate a slope voltage V P that changes with a constant slope.
  • the first switch S1 is provided to cut off the constant current Ic.
  • the first switch S1 may be incorporated inside the current source 314.
  • the precharge circuit 320 applies the analog voltage V DAC according to the control code CODE to the capacitor 312.
  • the precharge circuit 320 includes a D/A converter 322 and a second switch S2. When the second switch S2 is on, the output voltage V DAC of the D/A converter 322 is applied to the capacitor 312, and when the second switch S2 is off, the capacitor 312 is disconnected from the capacitor 312. When the output of the D/A converter 322 can be in a high impedance state, the second switch S2 is omitted and the D/A converter 322 is controlled to realize the off state of the second switch S2. Good.
  • the comparison means 330 compares the slope voltage V P generated in the capacitor 312 with the threshold value V TH, and generates the output signal OUT according to the comparison result.
  • the comparison means 330 may include two stages of inverters 332 and 334 connected in a cascade.
  • the slope voltage V P is compared with the threshold value of the inverter 332 by the first-stage inverter 332, and is converted into a binary signal according to the comparison result.
  • the subsequent inverter 332 is provided to convert the logic value of the signal and/or provide a low impedance sufficient to drive the load.
  • the comparison means 330 is configured to be switchable between on and off, and for that purpose, a third switch S3 is provided.
  • the third switch S3 is provided between the inverter 332 and the ground.
  • the third switch S3 may be inserted on the power supply line side.
  • the control circuit 340 controls the slope generation circuit 310 and the precharge circuit 320 according to the input signal IN and the output signal OUT.
  • the control circuit 340 turns on the precharge circuit 320 during the precharge period. Specifically, the second switch S2 is turned on. As a result, the capacitor 312 is charged by the voltage V DAC .
  • the length of the precharge period may be determined in consideration of a time constant determined according to the output impedance of the D/A converter 322 and the capacitance C of the capacitor 312, in other words, the time required for charging.
  • the control circuit 340 also turns off the comparison means 330 during the precharge period. Specifically, the third switch S3 is turned off.
  • the control circuit 340 also transitions to the slope period in response to the input signal IN.
  • the control circuit 340 turns off the precharge circuit 320 and turns on the slope generation circuit 310 during the slope period. Specifically, the second switch S2 is turned off, the first switch S1 is turned on, and the third switch S3 is turned off.
  • the slope generation circuit 310 When the slope generation circuit 310 is turned on during the slope period, the slope voltage V P changes with a constant slope. When the slope voltage V P crosses the threshold value V TH , the output signal OUT transits.
  • the control circuit 340 turns off the slope generation circuit 310 in response to the transition of the output signal OUT, and cuts off the constant current I C.
  • the control circuit 340 repeats this series of operations.
  • FIG. 24 is a circuit diagram showing a configuration example of the control circuit 340.
  • the control circuit 340 is composed of a logic circuit.
  • the control circuit 340 includes a first edge detection circuit 342, a second edge detection circuit 344, a first delay circuit 346, a second delay circuit 348, a first flip-flop FF1, a second flip-flop FF2, a first inverter INV1 and a second inverter INV1.
  • the inverter INV2 is included.
  • the first edge detection circuit 342 generates a first pulse signal Sp1 having a predetermined pulse width in response to a positive edge (also called a rising edge or a leading edge) of the input signal IN.
  • the second edge detection circuit 344 responds to the positive edge of the output signal OUT and generates the second pulse signal Sp2 having a predetermined pulse width.
  • the first delay circuit 346 delays the first pulse signal Sp1 by the delay amount ⁇ 1 and supplies the delayed signal to the set terminal (S) of the first flip-flop FF1.
  • This delay amount ⁇ 1 guarantees that the third switch S3 is turned on surely and the first switch S1 is turned on after the voltage comparison becomes possible.
  • the second pulse signal Sp2 is input to the reset terminal (R) of the first flip-flop FF1. On/off of the first switch S1 is controlled by the output Sig1 of the first flip-flop FF1.
  • the second delay circuit 348 delays the second pulse signal S12 by the delay amount ⁇ 2 and supplies it to the set terminal of the second flip-flop FF2. After the capacitor voltage V P reaches the threshold value V TH , there is a delay of two stages of the inverter 332 and the inverter 334 until the output OUT rises completely to high (VDD). Therefore, by introducing the delay amount ⁇ 2 , the third switch S3 can be turned off after the output OUT completely rises to high (VDD).
  • the first pulse signal Sp1 is input to the reset terminal of the second flip-flop FF2.
  • the second switch S2 and the third switch S3 are controlled based on the state of the second flip-flop FF2. Specifically, the inverted signal Sig3 of the output Q of the second flip-flop FF2 is supplied to the third switch S3, and the inverted signal Sig2 of the inverted output QB of the second flip-flop FF2 is supplied to the second switch S2. ..
  • the second flip-flop FF2 is reset at the timing of the negative edge of the first pulse signal Sp1. Therefore, the timing of turning on the second switch S2 and turning off the third switch S3 is defined by the pulse width of the first pulse signal Sp1.
  • FIG. 25 is a time chart explaining the operation of the DTC 300 of FIG.
  • the second switch S2 is turned on and the capacitor 312 is charged by the DAC 309.
  • the voltage V P of the capacitor becomes the voltage value V DAC according to the control code.
  • the first switch S1 When the input signal IN transitions to high at time t 1 , the first switch S1 is turned on, the capacitor 312 is charged by the current I C generated by the current source 314, and the voltage V P of the capacitor 312 increases at a constant slope. To do. At this time, the third switch S3 is also turned on, and the inverter 306 is in a state where the voltages can be compared.
  • the control circuit 340 turns off the first switch S1. As a result, the charging of the capacitor 312 is stopped. As a result, the voltage V P is maintained near the threshold voltage V TH . Then, at time t 3 after a lapse of time corresponding to the delay amount of the second delay circuit 348, the second switch S2 and the third switch S3 is turned on. The above is the operation of one cycle. Then, the advantage is demonstrated.
  • FIG. 26 is a diagram showing an operation waveform (i) of the DTC according to the present embodiment and an operation waveform (ii) of the conventional DTC.
  • the variation of the voltage V P of the capacitor 312 is suppressed to the minimum as compared with the conventional case. That is, wasteful supply of electric charges to the capacitor 312 and wasteful discharge of electric charges from the capacitor 312 are reduced, and power consumption can be reduced.
  • the first switch S1 is turned on only during the slope generation period. In other words, the current I C generated by the current source 314 is 100%, which is used for generating the slope, and power consumption can be reduced.
  • the third switch S3 is arranged on the path of the inverter 306 and is turned on only during the voltage comparison period. As a result, when the output voltage V DAC of the DAC 309 is close to the threshold value V TH of the inverter (comparator) 306, it is possible to prevent a through current from flowing through the inverter 306 and further reduce power consumption.
  • the comparison means 330 may be composed of a voltage comparator.
  • the switch S3 may be incorporated in the voltage comparator to cut off the bias current of the voltage comparator.
  • the present invention can be applied to electronic circuits.

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Abstract

ＤＴＣ１０２は、入力基準クロックＲＥＦを受け、第１基準クロックＲＥＦＡを生成する。遅延回路１２２は、第１基準クロックＲＥＦＡを遅延させ、第２基準クロックＲＥＦＢを生成する。ＴＤＣ１０４は、第２基準クロックＲＥＦＢと、フィードバッククロックＦＢの位相差をデジタル信号に変換する。ＤＣＯ１０８は、ＴＤＣ１０４の出力に応じた周波数で発振し、出力クロックＯＵＴを生成する。分周器１１２Ａは、オン、オフが切り替え可能であり、オン状態において、出力クロックＣＫＶを周波数制御ワードＦＣＷに応じた分周比で分周する。第１モードにおいて、フィードバッククロックＦＢは、分周器１１２Ａの出力を出力クロックＣＫＶでリタイミングした信号であり、第２モードにおいて、フィードバッククロックＦＢは、第１基準クロックＲＥＦＡを出力クロックＣＫＶでリタイミングした信号である。

Description

デジタル位相同期回路、デジタル制御発振器、デジタル－時間変換器
　本発明は、デジタル位相同期回路、デジタル制御発振器、デジタル－時間変換器に関する。
　基準クロックを逓倍して任意の周波数のクロックを生成するために、位相同期回路（ＰＬＬ（Phase Locked Loop））が用いられる。ＰＬＬ回路の一形態として、デジタルＰＬＬ回路（Ｄ－ＰＬＬ：Digital PLL）が知られている。
　図１は、分数分周型（Fractional-N）のＤ－ＰＬＬ回路１００Ｒの基本アーキテクチャを示す回路図である。Ｄ－ＰＬＬ回路１００Ｒは、基準クロックＲＥＦと、逓倍数を指定する周波数制御ワード（ＦＣＷ：Frequency Control Word）を受け、基準クロックＲＥＦをＦＣＷに応じて逓倍した出力クロックＯＵＴを生成する。
　デジタル－時間変換器（ＤＴＣ：Digital-To-Time Converter）１０２、時間－デジタル変換器（ＴＤＣ：Time-To-Digital Converter）１０４、デジタルループフィルタ（ＤＬＦ：Digital Loop Filter)１０６、デジタル制御発振器（ＤＣＯ：Digitally-Controlled Oscillator）１０８、バッファ１１０、マルチモデュラス分周器（ＭＭＤ：Multi-Modulous Divider）１１２、コントローラ１１４、リタイミング回路１１６を備える。
　ＤＣＯ１０８は、デジタルの制御データＤＣＮＴに応じた周波数で発振する。ＤＣＯ１０８の出力クロックＯＵＴは、バッファ１１０を経由して、ＭＭＤ１１２に入力される。ＭＭＤ１１２は、コントローラ１１４によって設定された分周比で、出力クロックＯＵＴを分周する。コントローラ１１４は、ΔΣ変調器のアーキテクチャにもとづいて設計される。フラクショナルＮ型のＰＬＬ回路において、コントローラ１１４は、分数の逓倍比を得るために、ＭＭＤ１１２の分周比を、複数の整数値で時分割で切り替える。ＭＭＤ１１２に設定される分周比の平均値の逆数が、Ｄ－ＰＬＬ回路１００の逓倍比ＮＦとなる。
　分周後のクロックＤＩＶは、リタイミング回路１１６に入力される。リタイミング回路１１６は、分周クロックＤＩＶを、バッファ１１０を経由した出力クロックＣＫＶによってリタイミングし、フィードバッククロックＦＢを生成する。
　ＤＴＣ１０２は、基準クロックＲＥＦに、コントローラ１１４によって設定された遅延を与え、基準クロックＲＥＦＡを出力する。この遅延量は、ＭＭＤ１１２に与える分周比に応じて選択される。
　ＴＤＣ１０４は、基準クロックＲＥＦＡとフィードバッククロックＦＢの時間差をデジタル値に変換する。ＤＬＦ１０６は、ＴＤＣ１０４の出力の高周波成分を除去し、制御データＤＣＮＴを生成する。
　以上がＤ－ＰＬＬ回路１００Ｒの基本アーキテクチャである。図２は、図１のＤ－ＰＬＬ回路１００Ｒのタイムチャートである。分周クロックＤＩＶは、クロックＣＫＶによってリタイミングされる。リタイミング回路１１６におけるサンプリング遅延τＳＡＭによって、フィードバッククロックＦＢのエッジＥ１は、クロックＣＫＶのエッジＥ２に対して、τＳＡＭだけ遅延している。ＴＤＣ１０４およびＤＬＦ１０６からなるフィードバックループによって、基準クロックＲＥＦＡのエッジＥ３とフィードバッククロックＦＢのエッジＥ１の時間差がゼロとなるようにフィードバックがかかり、位相がロックされる。このとき、ＤＣＯ１０８の出力クロックＯＵＴ（およびＣＫＶ）の周波数は、基準クロックＲＥＦＡ（およびＲＥＦ）の周波数の、ＮＦ倍となる。
　図１のＤ－ＰＬＬ回路１００Ｒは、周波数精度が高く、周波数妨害に対して堅牢であるという利点を有する。しかしながら、ＭＭＤ１１２およびリタイミング回路１１６が、高周波数のクロックＣＫＶと同期して動作し続けるため、消費電力が大きいという問題がある。
　本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力が削減されたＤ－ＰＬＬ回路の提供にある。
　本発明のある態様は、第１基準クロックを受け、出力クロックを生成する位相同期回路に関する。位相同期回路は、第１基準クロックを遅延させ、第２基準クロックを生成する遅延回路と、第２基準クロックと、フィードバッククロックの位相差に応じた制御信号を生成するフィードバック回路と、制御信号に応じた周波数で発振し、出力クロックを生成する発振器と、オン、オフが切り替え可能であり、オン状態において、出力クロックを分周する分周器と、を備える。この位相同期回路は、第１モードと第２モードが切り替え可能であり、第１モードにおいて、フィードバッククロックは、分周器の出力を出力クロックでリタイミングした信号である。第２モードにおいて、フィードバッククロックは、第１基準クロックを出力クロックでリタイミングした信号である。
　本発明のある態様は、入力基準クロックと周波数制御ワードを受け、出力クロックを生成するデジタル位相同期回路に関する。デジタル位相同期回路は、入力基準クロックを受け、第１基準クロックを生成するデジタル－時間変換器と、第１基準クロックを遅延させ、第２基準クロックを生成する遅延回路と、第２基準クロックと、フィードバッククロックの位相差をデジタル信号に変換する時間－デジタル変換器と、時間－デジタル変換器の出力に応じた周波数で発振し、出力クロックを生成するデジタル制御発振器と、オン、オフが切り替え可能であり、オン状態において、出力クロックを周波数制御ワードに応じた分周比で分周する分周器と、を備える。第１モードと第２モードが切り替え可能であり、第１モードにおいて、フィードバッククロックは、分周器の出力を出力クロックでリタイミングした信号であり、第２モードにおいて、フィードバッククロックは、第１基準クロックを出力クロックでリタイミングした信号である。
　本発明の別の態様は、デジタル制御発振器である。このデジタル制御発振器は、電源ラインと接地ラインの間に縦積みされた上側ユニットと下側ユニットと、上側ユニットと下側ユニットの少なくとも一方と接続される可変キャパシタと、を備える。上側ユニットおよび下側ユニットはそれぞれ、クロスカップルされた回路要素のペアと、回路要素のペアと接続されるインダクタと、を含む。上側ユニットと下側ユニットのインダクタが結合されてトランスが形成される。
　本発明のさらに別の態様は、デジタル－時間変換器である。このデジタル－時間変換器は、入力信号を受け、制御コードに応じた遅延を与え、出力信号を生成するデジタル－時間変換器であって、キャパシタと電流源を含み、スロープ電圧を生成するスロープ発生回路と、キャパシタに、制御コードに応じたアナログ電圧を印加するプリチャージ回路と、スロープ電圧をしきい値と比較し、比較結果に応じた出力信号を生成する比較手段と、入力信号と出力信号に応じて、スロープ発生回路およびプリチャージ回路を制御する制御回路と、を備える。制御回路は、（i）プリチャージ期間においてプリチャージ回路をオンとし、（ii）入力信号に応答してスロープ期間に遷移し、スロープ期間においてプリチャージ回路をオフ、スロープ発生回路をオンとし、（iii）出力信号の遷移に応答してスロープ発生回路をオフする動作を繰り返す。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、消費電力を低減できる。
分数分周型（Fractional-N）のＤ－ＰＬＬ回路の基本アーキテクチャを示す回路図である。 図１のＤ－ＰＬＬ回路のタイムチャートである。 実施の形態に係るＤ－ＰＬＬ回路の基本アーキテクチャを示す回路図である。 サブサンプリングモード（ＥＮ＝０）におけるＤ－ＰＬＬ回路の等価回路図である。 サブサンプリングモードにおけるＤ－ＰＬＬ回路のタイムチャートである。 図６（ａ）、（ｂ）は、サンプリングモードとサブサンプリングモードにおけるＤ－ＰＬＬ回路の動作を対比して示すタイムチャートである。 サブサンプリングモードにおけるＤ－ＰＬＬ回路の出力周波数ｆＯＵＴの波形図である。 実施例１に係るＤ－ＰＬＬ回路の回路図である。 図９（ａ）、（ｂ）は、図８のＤ－ＰＬＬ回路におけるモードセレクタの動作を説明する図である。 実施例２に係るＤ－ＰＬＬ回路の回路図である。 Ｄ－ＰＬＬ回路におけるモードセレクタの動作を説明する図である。 図８のＤ－ＰＬＬ回路の出力周波数ｆＯＵＴの波形図である。 実施例３に係るＤ－ＰＬＬ回路の回路図である。 図１４（ａ）、（ｂ）は、従来のＤＣＯの回路図である。 実施の形態に係るＤＣＯの基本アーキテクチャを示す回路図である。 図１５のＤＣＯの等価回路図である。 バイアス電流ＩＢＩＡＳと出力信号の振幅ＶＡＭＰの関係を示す図である。 変形例１に係るＤＣＯの回路図である。 変形例２に係るＤＣＯの回路図である。 図２０（ａ）～（ｆ）は、ＤＣＯのさらなる変形例を示す回路図である。 従来のＤＴＣの回路図である。 図２１のＤＴＣの動作波形図である。 実施の形態に係るＤＴＣの回路図である。 制御回路の構成例を示す回路図である。 図２３のＤＴＣの動作を説明するタイムチャートである。 本実施の形態に係るＤＴＣの動作波形（i）と、従来のＤＴＣの動作波形（ii）を示す図である。
（実施の形態の概要）
１．　本明細書に開示される一実施の形態は、第１基準クロックを受け、出力クロックを生成する位相同期回路に関する。位相同期回路は、第１基準クロックを遅延させ、第２基準クロックを生成する遅延回路と、第２基準クロックと、フィードバッククロックの位相差に応じた制御信号を生成するフィードバック回路と、制御信号に応じた周波数で発振し、出力クロックを生成する発振器と、オン、オフが切り替え可能であり、オン状態において、出力クロックを分周する分周器と、を備える。この位相同期回路は、第１モードと第２モードが切り替え可能であり、第１モードにおいて、フィードバッククロックは、分周器の出力を出力クロックでリタイミングした信号である。第２モードにおいて、フィードバッククロックは、第１基準クロックを出力クロックでリタイミングした信号である。
　この態様によると、第２モードを選択することにより、分周器の動作を停止させ、第２基準クロックをフィードバッククロックとして位相同期をかけることにより、消費電力を低減できる。また必要に応じて第１モードを選択することにより、位相同期が外れた場合に、位相同期状態に復帰させることができる。
　一実施例において、位相同期回路は、第１モードと第２モードを指示するイネーブル信号を生成するモードコントローラと、分周器の出力と第１基準クロックを受け、イネーブル信号に応じた一方を選択するマルチプレクサと、マルチプレクサの出力を出力クロックによってリタイミングするリタイミング回路と、を備えてもよい。分周器のオン、オフはイネーブル信号に応じて制御され、リタイミング回路の出力がフィードバッククロックであってもよい。
　一実施例において、位相同期回路は、第２基準クロックとフィードバッククロックの位相誤差が、デッドゾーンの範囲に含まれるか否かを判定するデッドゾーンディテクタをさらに備え、第１モードと第２モードは、デッドゾーンディテクタの出力に応じていてもよい。これにより、位相同期がかからないモードに陥るのを防止できる。
　一実施例において、デッドゾーンディテクタは、第２基準クロックとフィードバッククロックの位相差あるいは周波数差を比較し、比較結果にもとづくパルスを出力する位相周波数検出器と、位相周波数検出器の出力にもとづいて位相誤差を生成し、位相誤差がデッドゾーンに含まれるか否かを判定する判定部と、を含んでもよい。
　一実施例において、デジタル位相同期回路は、出力クロックの周波数と、入力基準クロックの周波数の関係を監視し、出力クロックの周波数が、分周器の分周比にもとづいて決まる目標周波数から逸脱する周波数エラーを検出する周波数ロックループをさらに備えてもよい。第１モードと第２モードは、周波数ロックループの出力に応じていてもよい。これにより、誤った周波数で位相ロックがかかるのを防止できる。
　周波数ロックループは、入力基準クロックの周期のＫ倍（Ｋは整数）の期間、出力クロックをカウントするカウンタを含んでもよい。カウンタのカウント値と、分周比の逆数である逓倍比をＫ倍した値と、にもとづいて、周波数エラーを検出してもよい。
　一実施例において、位相同期回路は、所定のデューティ比を有する制御パルスを生成するデューティサイクルコントローラをさらに備えてもよい。周波数ロックループは、制御パルスに応じて間欠動作してもよい。周波数ロックループを間欠動作させることにより、消費電力の増加を抑制できる。
　一実施例において、デジタル位相同期回路は、第２基準クロックとフィードバッククロックの位相差あるいは周波数差を比較し、比較結果にもとづくパルスを出力する位相周波数検出器と、第１モードにおいて動作状態となり、位相周波数検出器の出力にもとづいて、デジタル制御発振器の周波数をフィードバック制御するＰＬＬ（Phase Locked Loop）回路と、をさらに備えてもよい。位相周波数検出器とＰＬＬ回路を含むフィードバックループの精度は、フィードバック回路の精度より粗くてもよい。これにより、位相ロックが外れた状態からロック状態に素早く引き込むことが可能となる。
　位相同期回路は、デジタル位相同期回路であってもよい。フィードバック回路は、第２基準クロックと、フィードバッククロックの位相差をデジタル信号に変換する時間－デジタル変換器を含んでもよい。発振器は、時間－デジタル変換器の出力に応じた周波数で発振するデジタル制御発振器であってもよい。
　位相同期回路は分数分周型であってもよい。分周器はマルチモデュラス分周器であってもよい。位相同期回路は、入力基準クロックを受け、第１基準クロックを生成するデジタル－時間変換器と、出力クロックの周波数を指定する周波数制御ワードに応じて、デジタル－時間変換器とマルチモデュラス分周器を制御するコントローラと、をさらに備えてもよい。
２．　本発明の別の態様は、デジタル制御発振器である。このデジタル制御発振器は、電源ラインと接地ラインの間に縦積みされた上側ユニットと下側ユニットと、上側ユニットと下側ユニットの少なくとも一方と接続される可変キャパシタと、を備える。上側ユニットおよび下側ユニットはそれぞれ、クロスカップルされた回路要素のペアと、回路要素のペアと接続されるインダクタと、を含む。上側ユニットと下側ユニットのインダクタが結合されてトランスが形成される。
　この構成によれば、トランスによるゲイン増幅の効果によって、同じ振幅を得るためのバイアス電流を減らすことができ、あるいはバイアス電流を維持した場合に振幅を増大できる。
　上側ユニットと下側ユニットの少なくとも一方は、回路要素のペアがＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタであるＮ型であってもよい。上側ユニットと下側ユニットの両方がＮ型であってもよい。
　上側ユニットと下側ユニットの少なくとも一方は、回路要素のペアがＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであるＰ型であってもよい。
　上側ユニットと下側ユニットの少なくとも一方は、回路要素のペアが、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータであるＣＭＯＳ型であってもよい。
　デジタル制御発振器は、電源ラインと接地ラインの間に挿入されたバイアス電流源をさらに備えてもよい。
　デジタル制御発振器は、上側ユニットと下側ユニットの接続ノードに接続されるキャパシタをさらに備えてもよい。
３．　本発明のさらに別の態様は、デジタル－時間変換器である。このデジタル－時間変換器は、入力信号を受け、制御コードに応じた遅延を与え、出力信号を生成する。デジタル－時間変換器は、キャパシタと電流源を含み、スロープ電圧を生成するスロープ発生回路と、キャパシタに、制御コードに応じたアナログ電圧を印加するプリチャージ回路と、スロープ電圧をしきい値と比較し、比較結果に応じた出力信号を生成する比較手段と、入力信号と出力信号に応じて、スロープ発生回路およびプリチャージ回路を制御する制御回路と、を備える。制御回路は、（i）プリチャージ期間においてプリチャージ回路をオンとし、（ii）入力信号に応答してスロープ期間に遷移し、スロープ期間においてプリチャージ回路をオフ、スロープ発生回路をオンとし、（iii）出力信号の遷移に応答してスロープ発生回路をオフする動作を繰り返す。
　この態様によると、キャパシタへの無駄な充放電を抑制することで、消費電力を低減できる。
　比較手段は、オン、オフが切り替え可能に構成され、制御回路は、プリチャージ期間において比較手段をオフしてもよい。
（実施の形態）
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
（Ｄ－ＰＬＬ回路）
　図３は、実施の形態に係るＤ－ＰＬＬ回路１００の基本アーキテクチャを示す回路図である。Ｄ－ＰＬＬ回路１００は、分数分周型のＰＬＬ回路であり、入力基準クロックＲＥＦおよび周波数制御ワードＦＣＷを受け、入力基準クロックＲＥＦの周波数Ｆの分数倍の周波数を有する出力クロックＯＵＴを発生する。
　Ｄ－ＰＬＬ回路１００は、図１のＤ－ＰＬＬ回路１００Ｒに加えて、マルチプレクサ１２０、遅延回路１２２、モードセレクタ１３０をさらに備える。またＭＭＤ１１２Ａは、イネーブル／ディセーブル（オン／オフ）が切り替え可能に構成される。
　Ｄ－ＰＬＬ回路１００は、２つのモード（サンプリングモードとサブサンプリングモードと称する）が切り替え可能であり、２つのモードは、イネーブル信号ＥＮに応じて選択される。イネーブル信号ＥＮが１（ハイ）のとき、Ｄ－ＰＬＬ回路１００はサンプリングモードにセットされ、イネーブル信号ＥＮが０（ロー）のとき、サブサンプリングモードにセットされる。
　マルチプレクサ１２０は、ＭＭＤ１１２の出力である分周クロックＤＩＶと、ＤＴＣ１０２が出力する第１基準クロックＲＥＦＡを受け、イネーブル信号ＥＮに応じた一方を選択する。マルチプレクサ１２０の出力が、リタイミング回路１１６によって、リタイミングされ、フィードバッククロックＦＢとなる。リタイミングには、バッファ１１０を経由した出力クロックＣＫＶを用いることができる。なお、ＤＣＯ１０８の出力インピーダンスが十分に低い場合、バッファ１１０は省略してもよい。
　ここではイネーブル信号ＥＮが１（ハイ）のとき、フィードバッククロックＦＢは分周クロックＤＩＶにもとづいて生成され、０（ロー）のとき第１基準クロックＲＥＦＡにもとづいてフィードバッククロックＦＢが生成される。
　ＭＭＤ１１２Ａの機能は、図１のそれと同じであるが、イネーブル信号ＥＮに応じて、オン、オフが切り替え可能に構成される。たとえばＭＭＤ１１２Ａは、図１のＭＭＤ１１２に加えてゲート回路１１３を含む。ゲート回路１１３は、ＭＭＤ１１２の前段に挿入され、イネーブル信号ＥＮに応じて、クロック信号ＣＫＶをゲーティングする。すなわち、イネーブル信号ＥＮが１のとき、ゲート回路１１３を通過したクロックＣＫＧが、ＭＭＤ１１２に入力され、ＭＭＤ１１２がイネーブルとなる。ＥＮ信号が０のとき、クロックＣＫＧはローに固定され、したがってＭＭＤ１１２はディセーブルとなる。
　遅延回路１２２は、ＤＴＣ１０２の後段に挿入され、第１基準クロックＲＥＦＡに、遅延τＦＢを与え、第２基準クロックＲＥＦＢを出力する。ＴＤＣ１０４は、第２基準クロックＲＥＦＢのエッジと、フィードバッククロックＦＢのエッジが一致するように、フィードバックがかかる。
　モードセレクタ１３０は、Ｄ－ＰＬＬ回路１００の動作状態にもとづいて、イネーブル信号ＥＮを生成し、Ｄ－ＰＬＬ回路１００のモードを制御する。
　以上がＤ－ＰＬＬ回路１００の基本構成である。続いてその動作を説明する。図４は、サブサンプリングモード（ＥＮ＝０）におけるＤ－ＰＬＬ回路１００の等価回路図である。サブサンプリングモードでは、ＭＭＤ１１２の動作が停止する。第１基準クロックＲＥＦＡの周波数と、分周クロックＤＩＶの周波数は等しいから、分周クロックＤＩＶに代えて、第１基準クロックＲＥＦＡがリタイミング回路１１６に入力される。そして、リタイミング回路１１６は、クロック信号ＣＫＶのエッジで、第１基準クロックＲＥＦＡをリタイミングし、フィードバッククロックＦＢを生成する。
　図５は、サブサンプリングモードにおけるＤ－ＰＬＬ回路１００のタイムチャートである。サブサンプリングモードでは、分周クロックＤＩＶに代えて、第１基準クロックＲＥＦＡが、クロックＣＫＶによってリタイミングされる。リタイミング回路１１６におけるサンプリング遅延τＳＡＭによって、フィードバッククロックＦＢのエッジＥ１は、クロックＣＫＶのエッジＥ２に対して、τＳＡＭだけ遅延している。ＴＤＣ１０４およびＤＬＦ１０６を含むフィードバックループによって、第２基準クロックＲＥＦＢのエッジＥ４とフィードバッククロックＦＢのエッジＥ１の時間差がゼロとなるようにフィードバックがかかり、位相がロックされる。
　サブサンプリングモードでは、フィードバッククロックＦＢを、第１基準クロックＲＥＦＡのリタイミングにより生成する関係上、フィードバッククロックＦＢのエッジは、第１基準クロックＲＥＦＡのエッジよりも遅れることになる。したがってフィードバックをかけても、フィードバッククロックＦＢのエッジ（位相）を、第１基準クロックＲＥＦＡのエッジに揃えることはできない。そこで、リタイミングによりフィードバッククロックＦＢを生成する際の位相の遅れを考慮して、それを相殺できるように遅延回路１２２の遅延量τＦＢを定めることにより、第２基準クロックＲＥＦＢの位相（＝ＲＥＦＡ＋τＦＢ）と、リタイミングにより遅れたフィードバッククロックＦＢの位相（＝ＲＥＦＡ＋Δｔ＋τＳＡＭ）が、クロック信号ＣＫＶの１周期以内に含まれることとなり、位相同期をかけることが可能となる。
　図６（ａ）、（ｂ）は、サンプリングモードとサブサンプリングモードにおけるＤ－ＰＬＬ回路１００の動作を対比して示すタイムチャートである。図６（ａ）のサンプリングモードの動作は、図２のそれと同様である。相違点は、フィードバッククロックＦＢの位相が、第１基準クロックＲＥＦＡではなく、第２基準クロックＲＥＦＢの位相を基準としてロックされる点である。図６（ｂ）のサブサンプリングモードの動作は図５と同様である。
　以上がＤ－ＰＬＬ回路１００の動作である。続いてその利点を説明する。Ｄ－ＰＬＬ回路１００をサブサンプリングモードで動作させると、ＭＭＤ１１２の動作が停止するため、サンプリングモードに比べて消費電力を格段に低減することができる。
　なお、サブサンプリングモードは、出力クロックＯＵＴの周波数ｆＯＵＴが、その目標値（＝ｆＲＥＦ×Ｎ）にロックされた後は、低消費電力で位相同期を維持することができるが、ｆＯＵＴ≠ｆＲＥＦ×Ｎの状態から、ｆＯＵＴ＝ｆＲＥＦ×Ｎの状態に遷移させることができない。これはＭＭＤ１１２を使用しないため、逓倍比Ｎが回路動作に関与しないためである。
　そこで、モードセレクタ１３０によって、Ｄ－ＰＬＬ回路１００の動作状態を監視し、起動時や、位相同期が外れた状況では、一時的にイネーブル信号ＥＮをハイ（１）にして、サンプリングモードに設定することにより、ｆＯＵＴ＝ｆＲＥＦ×Ｎの状態に遷移させることができる。
　以上が実施の形態に係るＤ－ＰＬＬ回路１００の基本アーキテクチャである。続いて、Ｄ－ＰＬＬ回路１００の具体的な実装を、いくつかの実施例を参照して説明する。
　はじめに、サブサンプリングモードで生じうる問題を説明する。図７は、サブサンプリングモードにおけるＤ－ＰＬＬ回路１００の出力周波数ｆＯＵＴの波形図（シミュレーション）である。ｆＲＥＦ＝１０ＭＨｚ、Ｎ＝２４０＋０．５である。位相同期状態では、出力周波数ｆＯＵＴは、２４０５ＭＨｚ（＝２．４０５ＧＨｚ）に安定化される。
　図７には、－１ＭＨｚ、＋６ＭＨｚ，＋１１ＭＨｚの周波数妨害を注入したときの波形（i）～（iii）が示される。（i）に示すように、－１ＭＨｚの周波数妨害が導入された場合は、位相同期状態を維持することができる。
　サブサンプリングモードでは、幅が広い第１基準クロックＲＥＦＡを、クロックＣＫＶでリタイミングすることに起因して、リタイミングに使用されるクロックＣＫＶのエッジが、前後する。そのため、図７の（ii）で示すように、Ｎ’＝２４１＋０．５の状態で誤ってロックする可能性がある。あるいは、図７の（iii）で示すように、位相同期がかからず、周波数が振動するような状況に陥る可能性がある。
　つまり、モードセレクタ１３０は、Ｄ－ＰＬＬ回路１００の状態を監視して、図７の（ii）や（iii）の状況に陥らないように、Ｄ－ＰＬＬ回路１００のモードを制御できるように実装する必要がある。
（実施例１）
　図８は、実施例１に係るＤ－ＰＬＬ回路１００Ａの回路図である。この実施例においてモードセレクタ１３０Ａは、図７の波形（iii）で示すような、位相同期しない状態を検出可能に構成される。
　モードセレクタ１３０Ａは、デッドゾーンディテクタ１４０およびステートマシン１３２を含む。デッドゾーンディテクタ１４０は、ＲＥＦＢとＦＢの位相誤差ｔＥＲＲが、デッドゾーンｔＤＺの範囲に含まれるか否かを判定し、範囲外であるとき第１レベル（たとえばハイ、１）、範囲内であるとき第２レベル（たとえばロー、０）となる検出信号ＯＤＺ（Out of Dead Zone）を生成する。
　デッドゾーンディテクタ１４０の構成は特に限定されないが、たとえば位相周波数検出器（ＰＦＤ：Phase Frequency Detector）１４２および判定部１４４を含む。ＰＦＤ１４２は、第２基準クロックＲＥＦＢとフィードバッククロックＦＢの位相差あるいは周波数差を比較し、比較結果にもとづく２個のパルス（ＵＰパルス、ＤＮパルス）を出力する。
　判定部１４４は、ＰＦＤ１４２の出力ＵＰ／ＤＮを受け、それらにもとづいて位相誤差ｔＥＲＲを生成する。そして位相誤差ｔＥＲＲが、デッドゾーンに含まれるか否かを判定し、ＯＤＺ信号を出力する。
　ステートマシン１３２は、ＯＤＺ信号を、基準クロックＲＥＦと同期させて、イネーブル信号ＥＮを生成する。ステートマシン１３２は、フリップフロップで構成することができる。
　以上がＤ－ＰＬＬ回路１００Ａの構成である。続いてその動作を説明する。図９（ａ）、（ｂ）は、図８のＤ－ＰＬＬ回路１００Ａにおけるモードセレクタ１３０Ａの動作を説明する図である。図９（ａ）は、デッドゾーンディテクタ１４０の入出力特性を示す。
　図９（ｂ）は、Ｄ－ＰＬＬ回路１００Ａ全体の動作を示す。時刻ｔ０より前は、サブサンプリングモードで動作している。何らかの要因で、フィードバッククロックＦＢと基準クロックＲＥＦＢの位相誤差ｔＥＲＲがデッドゾーンｔＤＺの範囲から外れると、ＯＤＺ信号が周期的にハイとなり、イネーブル信号ＥＮがハイ（１）となる。その結果、サンプリングモードに切り替わる。サンプリングモードで動作すると、位相誤差ｔＥＲＲが小さくなり、時刻ｔ２に、デッドゾーンｔＤＺの範囲内に戻ると、ＯＤＺ信号はローに戻る。これによりイネーブル信号ＥＮがローとなって、サブサンプリングモードに移行する。
　以上がＤ－ＰＬＬ回路１００Ａの動作である。デッドゾーンディテクタ１４０を実装してバックグランドで動作させることにより、図７の（iii）のように位相同期できない状況に陥るのを防止できる。
（実施例２）
　図１０は、実施例２に係るＤ－ＰＬＬ回路１００Ｂの回路図である。この実施例において、モードセレクタ１３０Ｂは、図７の波形（ii）で示すような、整数倍の周波数ジャンプを検出可能に構成される。
　モードセレクタ１３０Ｂは、デッドゾーンディテクタ１４０、ステートマシン１３２に加えて、間欠動作周波数ロックループ（ＦＬＬ：Frequency Locked Loop）１５０を備える。間欠動作ＦＬＬを、ＤＣ－ＦＬＬ（Duty Cycled FLL）とも表記する。
　間欠動作ＦＬＬ１５０は、ＦＬＬ１５２およびデューティサイクルコントローラ１５４を含む。
　ＦＬＬ１５２は、イネーブルとディセーブルが切り替え可能に構成される。ＦＬＬ１５２は、イネーブル状態において、クロック信号ＣＫＶ（ＯＵＴ）の周波数と、基準クロックＲＥＦの周波数の関係を監視し、クロック信号ＣＫＶの周波数が、ＦＣＷにもとづいて決まる目標周波数から逸脱すると、周波数ロックエラー信号ＦＬＥをアサート（たとえばハイ）する。裏を返すと、ＦＬＬ１５２は、基準クロックＲＥＦの周期が、クロック信号ＣＫＶの周期の何倍であるかを監視し、ＦＣＷにもとづく逓倍比と一致するか否かを判定する。ステートマシン１３２は、周波数ロックエラー信号ＦＬＥのアサートに応答して、イネーブル信号ＥＮをハイに切り替える。
　ＦＬＬ１５２の構成は限定されないが、たとえば周波数検出器１６０、減算器１７０、比較器１７２を含む。周波数検出器１６０は、基準クロックＲＥＦの周期の整数倍（この例ではＫ＝４倍）の間、クロック信号ＣＫＶをカウントする。周波数ロックした状態では、このカウント値は、ＦＣＷ（逓倍数）のＫ倍となる。
　周波数検出器１６０は、分周器１６２、Ｄフリップフロップ１６４、１６８、カウンタ１６６を含む。分周器１６２は、基準クロックＲＥＦを１／Ｋ分周（Ｋ＝１／４）する。分周されたクロックは、フリップフロップ１６４においてクロックＣＫＶと同期される。カウンタ１６６は、クロックＣＫＶのパルス数をカウントする。フリップフロップ１６８は、分周器１６２の出力のタイミングで、カウンタ１６６のカウント値を取り込む。フリップフロップ１６８の出力は、基準クロックＲＥＦの周期のＫ倍の期間に、クロックＣＫＶが何個含まれるかを示す。
　減算器１７０は、フリップフロップ１６８の出力と、その目標値（Ｋ×ＦＣＷ）の差分（周波数誤差）を算出する。比較器１７２は、減算器１７０の出力をしきい値と比較し、周波数誤差が許容値を超える場合に、周波数ロックエラー信号ＦＬＥをアサートする。
　ＦＬＬ１５２は高周波信号（ｆＯＵＴ＝２．４ＧＨｚ）で動作するカウンタ１６６を含むため、常時動作させておくと、消費電力が大きくなる。そこで、デューティサイクルコントローラ１５４によって、所定のデューティ比を有する制御パルスＤＣを生成し、この制御パルスＤＣにもとづいてＦＬＬ１５２を間欠動作させる。たとえばデューティ比は１％以下、たとえば０．５％程度とすることができる。これにより、ＦＬＬ１５２の消費電力を削減できる。
　以上がＤ－ＰＬＬ回路１００Ｂの構成である。続いてその動作を説明する。図１１は、Ｄ－ＰＬＬ回路１００Ｂにおけるモードセレクタ１３０Ｂの動作を説明する図である。
　間欠動作ＦＬＬ１５０は、所定の周期でオン、オフを繰り返す。そして、オンの期間において、周波数エラーが検出されると、サンプリングモードに遷移し、周波数ロックするように動作する。
　図１１には、Ｄ－ＰＬＬ回路１００Ｂの消費電力が示される。間欠動作ＦＬＬ１５０の停止期間中の消費電力はたとえば２６２μＷである。間欠動作ＦＬＬ１５０の動作期間中は、Ｄ－ＰＬＬ回路１００Ｂの消費電力が跳ね上がる（たとえば７６２μＷ）が、デューティ比が０．５％であるとき、平均の消費電力ＰＡＶＥは２６５μＷであり、わずかに３μＷの増加に抑えることができる。
　以上がＤ－ＰＬＬ回路１００Ｂの動作である。モードセレクタ１３０Ｂによれば、整数倍の周波数ジャンプを検出でき、その場合にサンプリングモードで動作させることにより、図７の（ii）のように誤った状態で位相同期し続けるのを防止できる。なお、図１０のモードセレクタ１３０Ｂは、間欠動作ＦＬＬ１５０に加えてデッドゾーンディテクタ１４０を備えるため、実施例１と同様に、図７（iii）の状態に陥るのも防止することができる。
　図１２は、図８のＤ－ＰＬＬ回路１００Ｂの出力周波数ｆＯＵＴの波形図（シミュレーション）である。図７と同様に、－１ＭＨｚ、＋６ＭＨｚ，＋１１ＭＨｚの周波数妨害が注入したときの波形（i）～（iii）が示される。（i）に示すように、－１ＭＨｚの周波数妨害が導入された場合は、位相同期状態を維持することができる。
　（ii）に示すように、＋１１ＭＨｚの周波数妨害が導入された場合は、間欠動作ＦＬＬ１５０デッドゾーンディテクタ１４０によって異常状態を検出し、サンプリングモードに切り替えることにより、正しい位相同期状態に戻すことができる。なお、波形（ii）において、周波数が高い状態がしばらく持続しているが、これは間欠動作ＦＬＬ１５０を間欠動作させることに起因する検出遅延である。
　（iii）に示すように、＋６ＭＨｚの周波数妨害が導入された場合は、デッドゾーンディテクタ１４０によって異常状態を検出し、サンプリングモードに切り替えることにより、正しい位相同期状態に戻すことができる。
（実施例３）
　図１３は、実施例３に係るＤ－ＰＬＬ回路１００Ｃの回路図である。Ｄ－ＰＬＬ回路１００Ｃには、精度の荒い（Coarse）第２ＰＬＬ回路１８０が追加されている。第２ＰＬＬ回路１８０には、イネーブル信号ＥＮがハイのときにクロックＣＫＧが供給される。第２ＰＬＬ回路１８０は、イネーブル信号ＥＮがハイの期間、つまりサブサンプリングモードにおいて動作状態となり、ＰＦＤ１８２の出力（ＵＰ／ＤＮ）にもとづいて、ＤＣＯ１０８の周波数をフィードバック制御する。つまり図１３のＤ－ＰＬＬ回路１００Ｃは、ＴＤＣ１０４およびＤＬＦ１０６を含む精度の高い（Fine）フィードバックループと、ＰＦＤ１８２および第２ＰＬＬ１８０を含む精度の粗い（Coarse）フィードバックループが並列動作する。ＰＦＤ１８２は、モードセレクタ１３０に内蔵されるＰＦＤ１４２を流用することができる。なお実施例３においてモードセレクタ１３０の構成は限定されず、実施例１、２あるいはその他の構成を採用することができる。
　実施例３によれば、粗い第２ＰＬＬ１８０を追加することにより、サブサンプリングモードにおいて、位相の引き込み速度を高速化することができる。
　続いてＤ－ＰＬＬ回路１００の変形例を説明する。
（変形例１）
　図１０のモードセレクタ１３０Ｂからデッドゾーンディテクタ１４０を省略した回路も、一実施例として有効である。この場合、位相同期がかからないエラーを、別の手法によって対処すればよい。
（変形例２）
　実施の形態では、分数分周型（Fractional-N）のＰＬＬについて説明したがその限りでなく、整数分周型（Integer-N）にも本発明は適用可能である。この場合、ＤＴＣ１０２とコントローラ１１４を削除し、ＭＭＤ１１２を単なる分周器（Divider）に置き換えればよい。
（変形例３）
　また本発明は、Ｄ－ＰＬＬ回路のみでなく、アナログＰＬＬ回路にも適用可能である。この場合、ＴＤＣ１０４、ＤＬＦ１０６、ＤＣＯ１０８のセットを、位相周波数比較器（ＰＦＤ）、チャージポンプ回路、アナログループフィルタ、電圧制御発振器（ＶＣＯ）に置き換えればよい。
（ＤＣＯ）
　Ｄ－ＰＬＬ回路１００において、あるいはその他のアプリケーションにおいて、ＤＣＯは重要な要素技術である。図１４（ａ）、（ｂ）は、従来のＤＣＯ２００Ｒの回路図である。ＤＣＯ２００Ｒは、ＣＭＯＳオシレータであり、入出力がクロスカップルされたインバータのペア２０２，２０４と、インバータのペア２０２，２０４の出力間に設けられたタンク回路２０６、インバータのペア２０２，２０４にバイアス電流を供給する電流源２０８を備える。タンク回路２０６は、インダクタＬと可変キャパシタＣを含む並列共振回路である。抵抗Ｒｓは、インダクタＬの直列抵抗成分である。可変キャパシタＣｓの容量値は、デジタル制御可能となっており、ＤＣＯ２００Ｒは、タンク回路２０６のインピーダンスに応じた発振周波数で発振する。
　図１４（ｂ）には、タンク回路２０６の等価回路が示される。この等価回路における等価並列抵抗ＲＴＡＮＫは、ＲＴＡＮＫ＝ωＬ・Ｑで与えられる。Ｑは、図１２のＬＣ共振回路のＱ値であり、Ｑ＝ωＬ／Ｒｓで表される。
　図１４（ａ）のＤＣＯ２００Ｒの出力の振幅ＶＡＭＰは、式（１）で表され、等価並列抵抗ＲＴＡＮＫおよびバイアス電流ＩＢＩＡＳに比例する。
　ＶＡＭＰ≒４／π×ＲＴＡＮＫ×ＩＢＩＡＳ　　　…（１）
　ＤＣＯ２００Ｒの消費電力を削減するためにはバイアス電流ＩＢＩＡＳを減らす必要がある。ところがＤＣＯ２００Ｒを安定的に発振させるためには、出力の振幅ＶＡＭＰをある程度大きくする必要があるため、バイアス電流ＩＢＩＡＳの減少と引き換えに、抵抗ＲＴＡＮＫを増加させる必要がある。しかしながら、タンク回路２０６をＭＭＩＣ（Monolithic Microwave Integrated Circuit）化してＣＭＯＳ回路と同じチップに集積化する場合、抵抗ＲＴＡＮＫのはせいぜい２００～１０００Ω程度である。
　したがって、図１４（ａ）のＤＣＯ２００Ｒの消費電力は、タンク回路のインピーダンスによって制約を受けてしまう。以下では、消費電力をさらに低減することが可能な新規なＤＣＯについて説明する。
　図１５は、実施の形態に係るＤＣＯ２００の基本アーキテクチャを示す回路図である。ＤＣＯ２００は、上側ユニット２１０と、下側ユニット２２０を備える。上側ユニット２１０は、クロスカップルされた回路要素のペア２１２，２１４と、タップＴ１が設けられたインダクタ（一次巻線）Ｌ１と、を含む。インダクタＬ１は、回路要素のペア２１２，２１４の出力の間（入力の間）に接続される。インダクタＬ１のタップＴ１は電源ＶＤＤと直接接続され、あるいは後述のようにバイアス電流源が接続される。
　図１５において、回路要素２１２，２１４は、ＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタのソース同士は、基準ノード２１６と接続される。
　同様に下側ユニット２２０は、クロスカップルされた回路要素のペア２２２，２２４と、タップＴ２が設けられたインダクタＬ２（二次巻線）と、を含む。インダクタＬ２は、回路要素のペア２１２，２１４の出力の間（入力の間）に接続される。
　下側ユニット２２０のタップＴ２は、上側ユニット２１０の基準ノード２１６と接続される。この基準ノード２１６はキャパシタ２４２と接続され、仮想接地となる。このノードをＣＥＮと表記する。
　回路要素２２２，２２４もまた、ＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタのソース同士は共通に接続される。ＮＭＯＳトランジスタ２２２，２２４のソースは、基準ノード２２６と接続される。基準ノード２１６にはバイアス電流源２４０と接続される。
　図１５の上側ユニット２１０、下側ユニット２２０のように、クロスカップルされた回路要素がＮＭＯＳトランジスタであるものを、Ｎ型ユニットと称する。
　上側ユニット２１０のインダクタＬ１と、下側ユニット２２０のインダクタＬ２は結合されており、トランス２３０を形成している。インダクタＬ１の巻線Ｌｓと、インダクタＬ２の巻線Ｌｐの結合係数をｋとする。
　上側ユニット２１０には、可変キャパシタＣｖが接続される。可変キャパシタＣｖは、トランス２３０とともにＬＣタンク回路を形成しており、ＤＣＯ２００は、可変キャパシタＣｖの容量値に応じた周波数で発振する。出力の取り出し箇所は特に限定されないが、たとえば、下側ユニット２２０のＮＭＯＳトランジスタ２２２，２２４のドレインから取り出してもよい。
　以上がＤＣＯ２００の基本構成である。続いてその動作を説明する。図１６は、図１５のＤＣＯ２００の等価回路図である。Ｎは、受動ゲインであり、結合係数ｋを用いて、Ｎ＝ｋ√（Ｌｓ／Ｌｐ）で表される。
　図１６において、出力信号ＯＵＴＰの振幅ＶＡＭＰは、式（２）で表される。
　ＶＡＭＰ≒４／π×ＩＢＩＡＳ×ＲＴＡＮＫＰ×ＧＴＦ　　　…（２）
　ＧＴＦは、トランス２３０によるゲインであり、式（３）で表される。
　ＧＴＦ＝ｋ２・Ｌｓ／Ｌｐ＋ｋ√（Ｌｓ／Ｌｐ）＋ＲＴＡＮＫＳ／ＲＴＡＮＫＰ　　　…（３）
　ＧＴＦは、たとえば２以上の値をとることができ、本発明者らが設計した回路ではＧＴＦ＝４．３５であった。
　図１７は、バイアス電流ＩＢＩＡＳと出力信号の振幅ＶＡＭＰの関係を示す図（シミュレーション）である。（i）は、図１５のＤＣＯ２００の特性を、（ii）は、従来のＤＣＯ２００Ｒの特性を示す。同じバイアス電流で比較すると、図１５のＤＣＯ２００によれば、従来比で４６％も振幅を大きくできる。言い換えれば、同じ振幅を得るために必要なバイアス電流を大幅に削減できる。
　続いてＤＣＯ２００の変形例を説明する。
　図１８は、変形例１に係るＤＣＯ２００Ａの回路図である。この変形例１では、下側ユニット２２０は、図１５の下側ユニット２２０と同様にＮ型であるが、上側ユニット２１０がＰ型ユニットに置換されている。
　Ｐ型ユニットは、Ｎ型ユニットにおける回路要素２１２，２１４のペアをＰＭＯＳトランジスタに置換して、天地を反転した構成である。具体的にはインダクタＬ１は、ＰＭＯＳトランジスタ２１２，２１４のドレインの間に接続され、インダクタＬ１のタップが仮想接地ラインＣＥＮと接続される。またＰＭＯＳトランジスタ２１２，２１４のソースが基準ノード２１６となり、電源電圧ＶＤＤが供給される。
　図１９は、変形例２に係るＤＣＯ２００Ｂの回路図である。この変形例２では、上側ユニット２１０および下側ユニット２２０が、ＣＭＯＳ型（プッシュプル型）ユニットで構成される。
　ＣＭＯＳ型ユニットは、クロスカップルされる回路要素のペアが、ＣＭＯＳインバータである。またインダクタＬのタップは省略することができる。
　図２０（ａ）～（ｆ）は、ＤＣＯ２００のさらなる変形例を示す回路図である。図２０（ａ）～（ｆ）において、ＮはＮ型ユニットを、ＰはＰ型ユニットを、ＣはＣＭＯＳ型ユニットを表す。
　上側ユニット２１０と下側ユニット２２０の組み合わせは、上述のそれらに限定されない。図２０（ａ）は、上側ユニット２１０がＣＭＯＳ型、下側ユニット２２０がＮＭＯＳ型である。図２０（ｂ）は、上側ユニット２１０、下側ユニット２２０がともにＰＭＯＳ型である。図２０（ｃ）は、上側ユニット２１０がＮＭＯＳ型、下側ユニット２２０がＣＭＯＳ型である。図２０（ｄ）は、上側ユニット２１０がＰＭＯＳ型、下側ユニット２２０がＣＭＯＳ型である。
　図２０（ｅ）に示すように、バイアス電流源２４０を省略してもよいし、図２０（ｆ）に示すように電源側に設けてもよい。
　またＤＣＯ２００の出力信号は、上側ユニット２１０側から取り出してもよいし、下側ユニット２２０側から取り出してもよい。また可変キャパシタＣｖを、下側ユニット２２０側に接続してもよい。
（ＴＤＣ）
　Ｄ－ＰＬＬ回路１００において、あるいはその他のアプリケーションにおいて、デジタル－時間変換器（ＤＴＣ）もまた重要な要素技術である。
　図２１は、従来のＤＴＣ３００Ｒの回路図である。このＤＴＣ３００Ｒは、シングルスロープ（Single Slope）ＤＴＣと称される。ＤＴＣ３００Ｒは、充電回路３０２、キャパシタ３０４、スイッチＳ１～Ｓ３、インバータ３０６，３０８、ＤＡＣ（Ｄ／Ａコンバータ）３０９を備える。ＤＴＣ３００Ｒは、入力信号ＩＮに、デジタルの制御コードＣＯＤＥに応じた遅延を与え、出力する。ＤＡＣ３０９は、制御コードＣＯＤＥに応じたアナログ電圧ＶＤＡＣを出力する。充電回路３０２は、第１スイッチＳ１がオンの状態においてキャパシタ３０４を充電する。インバータ３０６は、キャパシタ３０４の電圧ＶＰを、しきい値ＶＴＨ（＝ＶＤＤ／２）と比較する比較手段として機能する。第３スイッチＳ３は、オン状態において、キャパシタ３０４を放電し、電圧ＶＰを初期化する。
　図２２は、図２１のＤＴＣ３００Ｒの動作波形図である。時刻ｔ０に、第３スイッチＳ３がオンとなりキャパシタ３０４が放電され、電圧ＶＰが初期化される。
　時刻ｔ１に第２スイッチＳ２がオンとなり、キャパシタ３０４がＤＡＣ３０９の出力電圧ＶＤＡＣによって充電される。これによりＶＰ＝ＶＤＡＣとなる。
　時刻ｔ２に、入力信号ＩＮに応答して、第１スイッチＳ１がオンとなる。その結果、充電回路３０２の電流ＩＣによってキャパシタ３０４が充電され、電圧ＶＰがリニアに増大する。
　時刻ｔ３に、電圧ＶＰがしきい値ＶＴＨに達すると、出力ＯＵＴが変化する。入力ＩＮに対する出力ＯＵＴの遅延量τは、
　τ＝（ＶＴＨ－ＶＤＡＣ）×Ｃ／ＩＣ
となる。Ｃはキャパシタ３０４の容量である。
　本発明者は、図２１のＤＴＣ３００Ｒについて検討した結果、以下の課題を認識するに至った。
　すなわち、図２２のタイムチャートから分かるように、充電回路３０２が生成する電流のうち、遅延Ｄｅｌａｙに寄与するのは一部分だけであり、残りは無駄となっている。本発明者らが検討したところ、期間Ｔ１とＴ２において、電流源により５８％もの電力が消費されている。
　言い換えれば、ＤＴＣ３００Ｒには、消費電力削減の余地があるといえる。以下では、消費電力を削減したＤＴＣについて説明する。
　図２３は、実施の形態に係るＤＴＣ３００の回路図である。ＤＴＣ３００は、スロープ発生回路３１０、プリチャージ回路３２０、比較手段３３０、制御回路３４０を備える。
　スロープ発生回路３１０は、キャパシタ３１２、電流源３１４および第１スイッチＳ１を含む。電流源３１４は、キャパシタ３１２に定電流Ｉｃを供給し、キャパシタ３１２に、一定の傾きで変化するスロープ電圧ＶＰを発生させる。第１スイッチＳ１は、定電流Ｉｃをカットオフするために設けられる。第１スイッチＳ１は、電流源３１４の内部に組み込んでもよい。
　プリチャージ回路３２０は、キャパシタ３１２に、制御コードＣＯＤＥに応じたアナログ電圧ＶＤＡＣを印加する。プリチャージ回路３２０は、Ｄ／Ａコンバータ３２２と第２スイッチＳ２を含む。第２スイッチＳ２がオンのとき、Ｄ／Ａコンバータ３２２の出力電圧ＶＤＡＣがキャパシタ３１２に印加され、第２スイッチＳ２がオフのとき、キャパシタ３１２はキャパシタ３１２から切り離される。なおＤ／Ａコンバータ３２２が、出力がハイインピーダンスの状態を取り得る場合、第２スイッチＳ２は省略し、Ｄ／Ａコンバータ３２２を制御することで、第２スイッチＳ２がオフの状態を実現してもよい。
　比較手段３３０は、キャパシタ３１２に生ずるスロープ電圧ＶＰをしきい値ＶＴＨと比較し、比較結果に応じた出力信号ＯＵＴを生成する。比較手段３３０は、カスケードに接続された二段のインバータ３３２，３３４を含んでもよい。初段のインバータ３３２によって、スロープ電圧ＶＰがインバータ３３２のしきい値と比較され、比較結果に応じた２値の信号に変換される。後段のインバータ３３２は、信号の論理値を変換し、および／または負荷を駆動するのに十分な低インピーダンスを提供するために設けられている。
　好ましくは比較手段３３０は、オン、オフが切り替え可能に構成され、そのために第３スイッチＳ３が設けられる。第３スイッチＳ３は、インバータ３３２と接地の間に設けられる。第３スイッチＳ３は、電源ライン側に挿入してもよい。
　制御回路３４０は、入力信号ＩＮと出力信号ＯＵＴに応じて、スロープ発生回路３１０およびプリチャージ回路３２０を制御する。
　制御回路３４０は、プリチャージ期間においてプリチャージ回路３２０をオンとする。具体的には第２スイッチＳ２をオンとする。これにより、キャパシタ３１２が、電圧ＶＤＡＣにより充電される。プリチャージ期間の長さは、Ｄ／Ａコンバータ３２２の出力インピーダンスとキャパシタ３１２の容量Ｃに応じて決まる時定数、言い換えれば充電に要する時間を考慮して決めればよい。
　また制御回路３４０は、プリチャージ期間において比較手段３３０をオフする。具体的には第３スイッチＳ３をオフとする。
　また制御回路３４０は、入力信号ＩＮに応答してスロープ期間に遷移する。制御回路３４０は、スロープ期間においてプリチャージ回路３２０をオフ、スロープ発生回路３１０をオンとする。具体的には、第２スイッチＳ２をオフ、第１スイッチＳ１をオン、第３スイッチＳ３をオフとする。
　スロープ期間において、スロープ発生回路３１０がオンとなると、スロープ電圧ＶＰが一定の傾きで変化する。そしてスロープ電圧ＶＰがしきい値ＶＴＨとクロスすると、出力信号ＯＵＴが遷移する。
　制御回路３４０は、出力信号ＯＵＴの遷移に応答してスロープ発生回路３１０をオフし、定電流ＩＣを遮断する。制御回路３４０はこの一連の動作を繰り返す。
　図２４は、制御回路３４０の構成例を示す回路図である。制御回路３４０はロジック回路で構成される。制御回路３４０は、第１エッジ検出回路３４２、第２エッジ検出回路３４４、第１遅延回路３４６、第２遅延回路３４８、第１フリップフロップＦＦ１、第２フリップフロップＦＦ２、第１インバータＩＮＶ１、第２インバータＩＮＶ２を含む。
　第１エッジ検出回路３４２は、入力信号ＩＮのポジエッジ（立ち上がりエッジ、リーディングエッジともいう）に応答し、所定のパルス幅を有する第１パルス信号Ｓｐ１を生成する。第２エッジ検出回路３４４は、出力信号ＯＵＴのポジエッジに応答し、所定のパルス幅を有する第２パルス信号Ｓｐ２を生成する。
　第１遅延回路３４６は、第１パルス信号Ｓｐ１を遅延量τ１だけ遅延し、遅延後の信号を第１フリップフロップＦＦ１のセット端子（Ｓ）に供給する。この遅延量τ１によって、第３スイッチＳ３が確実にオンとなり、電圧比較が可能な状態になってから、第１スイッチＳ１がオンとなることが保証される。また第１フリップフロップＦＦ１のリセット端子（Ｒ）には、第２パルス信号Ｓｐ２が入力される。第１スイッチＳ１のオン、オフは、第１フリップフロップＦＦ１の出力Ｓｉｇ１によって制御される。
　第２遅延回路３４８は、第２パルス信号Ｓ１２を遅延量τ２だけ遅延し、第２フリップフロップＦＦ２のセット端子に供給する。キャパシタ電圧ＶＰがしきい値ＶＴＨに達した後、出力ＯＵＴが完全にハイ（ＶＤＤ）に立ち上がるまでには、インバータ３３２およびインバータ３３４の二段分の遅延がある。そこで、遅延量τ２を導入することにより、出力ＯＵＴが完全にハイ（ＶＤＤ）に立ち上がってから、第３スイッチＳ３をオフすることができる。
　また第２フリップフロップＦＦ２のリセット端子には、第１パルス信号Ｓｐ１が入力される。第２スイッチＳ２および第３スイッチＳ３は、第２フリップフロップＦＦ２の状態にもとづいて制御される。具体的には、第２フリップフロップＦＦ２の出力Ｑの反転信号Ｓｉｇ３が、第３スイッチＳ３に供給され、第２フリップフロップＦＦ２の反転出力ＱＢの反転信号Ｓｉｇ２が、第２スイッチＳ２に供給される。
　第２フリップフロップＦＦ２は、第１パルス信号Ｓｐ１のネガエッジのタイミングでリセットされる。したがって、第２スイッチＳ２がオン、第３スイッチＳ３がオフするタイミングは、第１パルス信号Ｓｐ１のパルス幅で規定される。
　以上がＤＴＣ３００の構成である。続いてその動作を説明する。図２５は、図２３のＤＴＣ３００の動作を説明するタイムチャートである。
　時刻ｔ０に、第２スイッチＳ２がオンとなり、キャパシタ３１２が、ＤＡＣ３０９によって充電される。これによりキャパシタの電圧ＶＰは、制御コードに応じた電圧値ＶＤＡＣとなる。
　時刻ｔ１に、入力信号ＩＮがハイに遷移すると、第１スイッチＳ１がオンとなり、キャパシタ３１２が電流源３１４が生成する電流ＩＣによって充電され、キャパシタ３１２の電圧ＶＰが一定の傾きで増大する。このとき、第３スイッチＳ３もオンとなり、インバータ３０６が電圧比較可能な状態となる。
　時刻ｔ２に、電圧ＶＰがしきい値ＶＴＨに達すると、出力ＯＵＴがハイに遷移する。これに応答して、制御回路３４０は、第１スイッチＳ１をオフする。その結果、キャパシタ３１２への充電が停止する。その結果、電圧ＶＰは、しきい値電圧ＶＴＨの近傍に維持される。その後、第２遅延回路３４８の遅延量に相当する時間の経過後の時刻ｔ３に、第２スイッチＳ２および第３スイッチＳ３がオンとなる。以上が１サイクルの動作である。続いてその利点を説明する。
　図２６は、本実施の形態に係るＤＴＣの動作波形（i）と、従来のＤＴＣの動作波形（ii）を示す図である。本実施の形態では、従来に比べて、キャパシタ３１２の電圧ＶＰの変動が最小限に抑制されている。つまり、キャパシタ３１２に対する電荷の無駄な供給、キャパシタ３１２からの電荷の無駄な放出が削減され、消費電力を削減できる。特に、本実施の形態において、第１スイッチＳ１は、スロープ発生期間のみオンとなる。言い換えれば電流源３１４が生成する電流ＩＣは１００％、スロープの生成に使用されることとなり、消費電力を削減できる。
　また、第３スイッチＳ３をインバータ３０６の経路上に配置し、電圧比較の期間のみオンすることとした。これにより、ＤＡＣ３０９の出力電圧ＶＤＡＣがインバータ（コンパレータ）３０６のしきい値ＶＴＨに近いときに、インバータ３０６に貫通電流が流れるのを防止でき、さらに消費電力を削減できる。
　図２３において、比較手段３３０を電圧コンパレータで構成してもよい。この場合、スイッチＳ３を電圧コンパレータに組み込んで、電圧コンパレータのバイアス電流を遮断するようにしてもよい。
　実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本発明は、電子回路に利用できる。
　１００　Ｄ－ＰＬＬ回路
　１０２　ＤＴＣ
　１０４　ＴＤＣ
　１０６　ＤＬＦ
　１０８　ＤＣＯ
　１１０　バッファ
　１１２　ＭＭＤ
　１１３　ゲート回路
　１１４　コントローラ
　１１６　リタイミング回路
　１２０　マルチプレクサ
　１２２　遅延回路
　１３０　モードセレクタ
　１３２　ステートマシン
　１４０　デッドゾーンディテクタ
　１４２　ＰＦＤ
　１４４　判定部
　１５０　間欠動作ＦＬＬ
　１５２　ＦＬＬ
　１５４　デューティサイクルコントローラ
　１６０　周波数検出器
　１６２　分周器
　１６４　フリップフロップ
　１６６　カウンタ
　１６８　フリップフロップ
　１７０　減算器
　１７２　比較器
　１８０　第２ＰＬＬ
　２００　ＤＣＯ
　２１０　上側ユニット
　２２０　下側ユニット
　２３０　トランス
　３００　ＤＴＣ
　３１０　スロープ発生回路
　３１２　キャパシタ
　３１４　電流源
　Ｓ１　第１スイッチ
　３２０　プリチャージ回路
　３２２　Ｄ／Ａコンバータ
　Ｓ２　第２スイッチ
　３３０　比較手段
　３３２，３３４　インバータ
　３４０　制御回路
　３４２　第１エッジ検出回路
　３４４　第２エッジ検出回路
　３４６　第１遅延回路
　３４８　第２遅延回路
　ＦＦ１　第１フリップフロップ
　ＦＦ２　第２フリップフロップ
　ＩＮＶ１　第１インバータ
　ＩＮＶ２　第２インバータ

Claims (21)

  1. 　第１基準クロックを受け、出力クロックを生成する位相同期回路であって、
    　前記第１基準クロックを遅延させ、第２基準クロックを生成する遅延回路と、
    　前記第２基準クロックと、フィードバッククロックの位相差に応じた制御信号を生成するフィードバック回路と、
    　前記制御信号に応じた周波数で発振し、前記出力クロックを生成する発振器と、
    　オン、オフが切り替え可能であり、オン状態において、前記出力クロックを分周する分周器と、
    　を備え、
    　第１モードと第２モードが切り替え可能であり、前記第１モードにおいて、前記フィードバッククロックは、前記分周器の出力を前記出力クロックでリタイミングした信号であり、前記第２モードにおいて、前記フィードバッククロックは、前記第１基準クロックを前記出力クロックでリタイミングした信号であることを特徴とする位相同期回路。
  2. 　前記第１モードと前記第２モードを指示するイネーブル信号を生成するモードコントローラと、
    　前記分周器の出力と前記第１基準クロックを受け、前記イネーブル信号に応じた一方を選択するマルチプレクサと、
    　前記マルチプレクサの出力を前記出力クロックによってリタイミングするリタイミング回路と、
    　を備え、前記分周器のオン、オフは前記イネーブル信号に応じて制御され、前記リタイミング回路の出力が前記フィードバッククロックであることを特徴とする請求項１に記載の位相同期回路。
  3. 　前記第２基準クロックと前記フィードバッククロックの位相誤差が、デッドゾーンの範囲に含まれるか否かを判定するデッドゾーンディテクタをさらに備え、前記第１モードと前記第２モードは、前記デッドゾーンディテクタの出力に応じていることを特徴とする請求項１または２に記載の位相同期回路。
  4. 　前記デッドゾーンディテクタは、
    　前記第２基準クロックと前記フィードバッククロックの位相差あるいは周波数差を比較し、比較結果にもとづくパルスを出力する位相周波数検出器と、
    　前記位相周波数検出器の出力にもとづいて前記位相誤差を生成し、前記位相誤差が前記デッドゾーンに含まれるか否かを判定する判定部と、
    　を含むことを特徴とする請求項３に記載の位相同期回路。
  5. 　前記出力クロックの周波数と、前記入力基準クロックの周波数の関係を監視し、前記出力クロックの周波数が前記分周比にもとづいて決まる目標周波数から逸脱する周波数エラーを検出する周波数ロックループをさらに備え、
    　前記第１モードと前記第２モードは、前記周波数ロックループの出力に応じていることを特徴とする請求項１から４のいずれかに記載の位相同期回路。
  6. 　前記周波数ロックループは、
    　前記入力基準クロックの周期のＫ倍（Ｋは整数）の期間、前記出力クロックをカウントするカウンタを含み、
    　前記カウンタのカウント値と、前記分周比の逆数である逓倍比をＫ倍した値と、にもとづいて、前記周波数エラーを検出することを特徴とする請求項５に記載の位相同期回路。
  7. 　所定のデューティ比を有する制御パルスを生成するデューティサイクルコントローラをさらに備え、
    　前記周波数ロックループは、前記制御パルスに応じて間欠動作することを特徴とする請求項６に記載の位相同期回路。
  8. 　前記第２基準クロックと前記フィードバッククロックの位相差あるいは周波数差を比較し、比較結果にもとづくパルスを出力する位相周波数検出器と、
    　前記第１モードにおいて動作状態となり、前記位相周波数検出器の出力にもとづいて、前記発振器の周波数をフィードバック制御するＰＬＬ（Phase Locked Loop）回路と、
    　をさらに備え、
    　前記位相周波数検出器と前記ＰＬＬ回路を含むフィードバックループの精度は、前記フィードバック回路の精度より粗いことを特徴とする請求項１から７のいずれかに記載の位相同期回路。
  9. 　前記位相同期回路は、デジタル位相同期回路であり、
    　前記フィードバック回路は、前記第２基準クロックと、フィードバッククロックの位相差をデジタル信号に変換する時間－デジタル変換器を含み、
    　前記発振器は、前記時間－デジタル変換器の出力に応じた周波数で発振するデジタル制御発振器であることを特徴とする請求項１から８のいずれかに記載の位相同期回路。
  10. 　前記デジタル制御発振器は、
    　電源ラインと接地ラインの間に縦積みされた上側ユニットと下側ユニットと、
    　前記上側ユニットと前記下側ユニットの少なくとも一方と接続される可変キャパシタと、
    　を備え、
    　前記上側ユニットおよび前記下側ユニットはそれぞれ、
    　クロスカップルされた回路要素のペアと、
    　前記回路要素のペアと接続されるインダクタと、
    　を含み、
    　前記上側ユニットと前記下側ユニットのインダクタが結合されてトランスが形成されることを特徴とする請求項９に記載の位相同期回路。
  11. 　前記位相同期回路は分数分周型であり、
    　前記分周器はマルチモデュラス分周器であり、
    　前記位相同期回路は、
    　入力基準クロックを受け、前記第１基準クロックを生成するデジタル－時間変換器と、
    　前記出力クロックの周波数を指定する周波数制御ワードに応じて、前記デジタル－時間変換器と前記マルチモデュラス分周器を制御するコントローラと、
    　をさらに備えることを特徴とする請求項９または１０に記載の位相同期回路。
  12. 　前記デジタル－時間変換器は、
    　キャパシタと電流源を含み、スロープ電圧を生成するスロープ発生回路と、
    　前記キャパシタに、制御コードに応じたアナログ電圧を印加するプリチャージ回路と、
    　前記スロープ電圧をしきい値と比較し、比較結果に応じた前記第１基準クロックを生成する比較手段と、
    　前記入力基準クロックと前記第１基準クロックに応じて、前記スロープ発生回路および前記プリチャージ回路を制御する制御回路と、
    　を備え、
    　前記制御回路は、（i）プリチャージ期間において前記プリチャージ回路をオンとし、（ii）前記入力基準クロックに応答してスロープ期間に遷移し、前記スロープ期間において前記プリチャージ回路をオフ、前記スロープ発生回路をオンとし、（iii）前記第１基準クロックの遷移に応答して前記スロープ発生回路をオフする動作を繰り返すことを特徴とする請求項１１に記載の位相同期回路。
  13. 　電源ラインと接地ラインの間に縦積みされた上側ユニットと下側ユニットと、
    　前記上側ユニットと前記下側ユニットの少なくとも一方と接続される可変キャパシタと、
    　を備え、
    　前記上側ユニットおよび前記下側ユニットはそれぞれ、
    　クロスカップルされた回路要素のペアと、
    　前記回路要素のペアと接続されるインダクタと、
    　を含み、
    　前記上側ユニットと前記下側ユニットのインダクタが結合されてトランスが形成されることを特徴とするデジタル制御発振器。
  14. 　前記上側ユニットと前記下側ユニットの少なくとも一方は、前記回路要素のペアがＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタであるＮ型であることを特徴とする請求項１３に記載のデジタル制御発振器。
  15. 　前記上側ユニットと前記下側ユニットの両方がＮ型であることを特徴とする請求項１４に記載のデジタル制御発振器。
  16. 　前記上側ユニットと前記下側ユニットの少なくとも一方は、前記回路要素のペアがＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであるＰ型であることを特徴とする請求項１３に記載のデジタル制御発振器。
  17. 　前記上側ユニットと前記下側ユニットの少なくとも一方は、前記回路要素のペアが、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータであるＣＭＯＳ型であることを特徴とする請求項１３に記載のデジタル制御発振器。
  18. 　前記電源ラインと前記接地ラインの間に挿入されたバイアス電流源をさらに備えることを特徴とする請求項１３から１７のいずれかに記載のデジタル制御発振器。
  19. 　前記上側ユニットと前記下側ユニットの接続ノードに接続されるキャパシタをさらに備えることを特徴とする請求項１３から１８のいずれかに記載のデジタル制御発振器。
  20. 　入力信号を受け、制御コードに応じた遅延を与え、出力信号を生成するデジタル－時間変換器であって、
    　キャパシタと電流源を含み、スロープ電圧を生成するスロープ発生回路と、
    　前記キャパシタに、制御コードに応じたアナログ電圧を印加するプリチャージ回路と、
    　前記スロープ電圧をしきい値と比較し、比較結果に応じた前記出力信号を生成する比較手段と、
    　前記入力信号と前記出力信号に応じて、前記スロープ発生回路および前記プリチャージ回路を制御する制御回路と、
    　を備え、
    　前記制御回路は、（i）プリチャージ期間において前記プリチャージ回路をオンとし、（ii）前記入力信号に応答してスロープ期間に遷移し、前記スロープ期間において前記プリチャージ回路をオフ、前記スロープ発生回路をオンとし、（iii）前記出力信号の遷移に応答して前記スロープ発生回路をオフする動作を繰り返すことを特徴とするデジタル－時間変換器。
  21. 　前記比較手段は、オン、オフが切り替え可能に構成され、前記制御回路は、前記プリチャージ期間において前記比較手段をオフすることを特徴とする請求項２０に記載のデジタル－時間変換器。
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