WO2020145555A1 - 3진 메모리 셀 및 이를 포함하는 메모리 장치 - Google Patents

3진 메모리 셀 및 이를 포함하는 메모리 장치 Download PDF

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WO2020145555A1
WO2020145555A1 PCT/KR2019/018496 KR2019018496W WO2020145555A1 WO 2020145555 A1 WO2020145555 A1 WO 2020145555A1 KR 2019018496 W KR2019018496 W KR 2019018496W WO 2020145555 A1 WO2020145555 A1 WO 2020145555A1
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WO
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bit line
transistor
pull
write
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PCT/KR2019/018496
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Inventor
김경록
정재원
최영은
Original Assignee
울산과학기술원
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Definitions

  • the technical idea of the present invention relates to a memory device, and more particularly, to a ternary memory cell and a memory device including the same.
  • a ternary logic circuit has been proposed in inventor 10-1089159 (in this specification, referred to as'prior invention') of the same applicant, which is incorporated herein by reference in its entirety.
  • the inverter has ternary logic values, i.e., a ground voltage (GND), an intermediate voltage (VDD/2), and a positive supply voltage (VDD), respectively.
  • a ground voltage GND
  • VDD positive supply voltage
  • Is input the positive supply voltage VDD, the intermediate voltage VDD/2, and the ground voltage GND corresponding to 2/1/0 logic values may be output.
  • Such a ternary logic circuit provides a greater amount of information when compared to a normal binary logic circuit using a ground voltage (GND) and a positive supply voltage (VDD) corresponding to 0/1 logic values. It can provide an advantage that can be handled.
  • the technical idea of the present invention provides a ternary memory cell and a memory device including the same for utilizing as a memory element as well as logical operation by utilizing the increased information processing capability of the ternary logic circuit.
  • the ternary memory cell is cross-connected at a first node and a second node, and is turned- First write transistors connected to first and second inverters, first nodes and first bit lines, respectively, including pull-up and pull-down elements that pass a constant current when off, respectively, connected to a second node and a second bit line, respectively And a second amplification circuit having a second write transistor, an input terminal connected to the first node, and an output terminal connected to the first bit line, and a second amplifier circuit having an input terminal connected to the second node and an output terminal connected to the second bit line.
  • a ternary memory cell has a first state in which both the pull-up element and the pull-down element are turned off, and one of the pull-up element and the pull-down element is turned on and the other is turned off.
  • the ternary data corresponding to the second state and the third state may be stored.
  • the first amplifying circuit is connected to a first input transistor having a gate connected to a first node, and a first input transistor and a first bit line, respectively, and is controlled by a read control voltage. It may include a first output transistor.
  • the first write transistor may have a higher current driving capability than the first output transistor.
  • the first write transistor may have a wider channel width than the first output transistor.
  • the first write transistor is of the same type as the first output transistor, and may have a lower threshold voltage than the first output transistor.
  • the second amplifying circuit is connected to a second input transistor having a gate connected to a second node, and a second input transistor and a second bit line, respectively, and is controlled by a read control voltage. It may include a second output transistor.
  • a write control voltage is provided to a first write transistor and a second write transistor through a write word line
  • a read control voltage is supplied to a first amplifier circuit and a second amplified circuit through a read word line. It may further include a row decoder to provide.
  • a ternary memory cell is cross-connected at a first node and a second node, and a pull-up element passing a constant current at turn-off and
  • the first inverter and the second inverter including a pull-down element, and a first amplification outputting to the first bit line and the second bit line by amplifying the voltage of the first node and the voltage of the second node, respectively, during a read operation Circuitry and a second amplification circuit.
  • a ternary memory cell during a write operation, transfers the voltage of the first node and the voltage of the second node to the first bit line and the second bit line, and A second write transistor may be further included.
  • the first amplifying circuit may include a first input transistor having a gate connected to the first node, and a first input transistor and a first output transistor respectively connected to the first bit line. have.
  • the second amplifying circuit may include a second input transistor having a gate connected to the second node, and a second output transistor connected to the second input transistor and the second bit line, respectively. have.
  • the amount of information stored in the memory cell may increase.
  • the capacity of the memory device including the memory cell may increase significantly due to the increased information stored in the memory cell. have.
  • a memory cell that provides good read performance while storing an increased amount of information may be provided.
  • performance and operational reliability of the memory device including the memory cell may be improved due to the good read performance of the memory cell.
  • FIG. 1 is a block diagram illustrating a memory device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating an example of the memory cell of FIG. 1 according to an exemplary embodiment of the present invention.
  • Fig. 3 is a circuit diagram showing an example of the inverter of Fig. 2 according to an exemplary embodiment of the present invention.
  • FIG. 4 is a graph showing examples of operation of the inverter of FIG. 3 in accordance with an exemplary embodiment of the present invention.
  • FIG. 5 is a graph showing characteristics of the access current of FIG. 3 according to an exemplary embodiment of the present invention.
  • Fig. 6 is a table showing characteristics of an access current I ACC and an input voltage V IN for a write operation according to an exemplary embodiment of the present invention.
  • FIG. 7 is a table showing characteristics of an access current (I ACC ) and an input voltage (V IN ) for a read operation according to an exemplary embodiment of the present invention.
  • FIGS. 8A and 8B are circuit diagrams illustrating a memory cell according to an exemplary embodiment of the present invention.
  • Fig. 9 is a timing diagram showing the operation of a memory device according to an exemplary embodiment of the present invention.
  • FIG. 10 is a diagram illustrating an integrated circuit including a memory device according to an exemplary embodiment of the present invention.
  • FIG. 1 is a block diagram showing a memory device 10 according to an exemplary embodiment of the present invention. Specifically, FIG. 1 shows a cell array 12, a row decoder 14, and a page buffer 16 as some components included in the memory device 10.
  • the memory device 10 may receive commands and addresses from the outside, and may receive or output data.
  • the memory device 10 may receive a command such as a write command and a read command, and an address corresponding to the command.
  • the memory device 10 may receive data in response to a write command and output data in response to a read command.
  • the command, address, and data may be received or transmitted through independent channels, and in some embodiments, at least two of the command, address, and data may be received or transmitted through the same channel.
  • the memory device 10 may refer to any device manufactured through a semiconductor process.
  • the memory device 10 may be packaged as an independent memory device, or may be included in a semiconductor package such as a system-on-chip or processor.
  • the cell array 12 may include a plurality of memory cells (eg, M).
  • the memory cell M can have three different states, and accordingly can store ternary logic values corresponding to three different states.
  • the ternary logic values that the memory cell M can store may be referred to as '0', '1', and '2', or may be collectively referred to as '0/1/2'.
  • the memory device 10 may be a static random access memory (SRAM), and may include a ternary logic circuit or ternary logic element proposed in the prior invention. Can.
  • SRAM static random access memory
  • Can An example of the memory cell M will be described later with reference to FIG. 2 and the like.
  • SRMA including memory cells capable of storing ternary logic values may be referred to as ternary SRAM (Ternary SRAM) or T-SRAM.
  • the cell array 12 may be connected to the row decoder 14 through a plurality of write word lines WWLs and a plurality of read word lines RWLs, and the page buffer 16 and a plurality of bits. It may be connected through the lines (BLs).
  • the memory device 10 is disposed between the cell array 12 and the page buffer 16 and a plurality of bit lines BLs connected to the cell array 12. ) May further include a column decoder that selects a part according to an address.
  • the memory device 10 will be mainly described with reference to a structure in which a column decoder is omitted, but it will be understood that embodiments of the present invention are not limited thereto.
  • the memory cell M may include one write word line WWL of the plurality of write word lines WWLs and one read word line of the plurality of read word lines RWLs. RWL). Also, the memory cell M may be connected to the first bit line BL1 and the second bit line BL2 among the plurality of bit lines BLs. In some embodiments, the first bit line BL1 and the second bit line BL2 may be complementary.
  • the memory cell M may store ternary logic values, and in order to write or read ternary logic values, a different method from a memory cell storing binary logic values may be employed. For example, as described below with reference to FIG. 2 and the like, the memory cell M may form different paths in each of the write operation and the read operation.
  • the memory cell M may amplify a value stored in the memory cell during a read operation. Accordingly, the memory cell M can provide good read performance, such as high read static noise margin (SNM) and read speed, while storing an increased amount of information, and consequently, the performance of the memory device 10 and Operational reliability can be improved.
  • SNM read static noise margin
  • the row decoder 14 may activate one word line (for example, WWL) of the plurality of write word lines WWLs according to the address received with the write command, and multiple according to the address received with the read command.
  • a word line (eg, RWL) of one of the read word lines RWLs may be activated.
  • the memory cell M may be selected when the write word line WWL is activated, and may be caused by voltages and/or currents of the first bit line BL1 and the second bit line BL2. A value may be written to the memory cell M.
  • the read word line RWL is activated, the memory cell M may be selected, and the memory cell may be driven by voltages and/or currents of the first bit line BL1 and the second bit line BL2.
  • the value stored in (M) can be read.
  • the voltage applied to the write word line WWL by the row decoder 14 may be referred to as a write control voltage, and the voltage applied to the read word line RWL by the row decoder 14 is read. It can be referred to as a control voltage.
  • Memory cells connected to the same write word line (or the same read word line) or data stored in those memory cells may be referred to as a page.
  • the page buffer 16 may be connected to the cell array 12 through a plurality of bit lines BLs.
  • the page buffer 16 may include at least one latch, and may store data to be written to the cell array 12 during a write operation, that is, write data, while being read from the cell array 12 during a read operation. Data, that is, read data can be stored.
  • the page buffer 16 may include a write circuit, and the write circuit may apply voltages and/or currents based on write data to a plurality of bit lines BLs during a write operation.
  • the page buffer 16 may include a read circuit, and the read circuit may generate read data by sensing voltages and/or currents of a plurality of bit lines BLs during a read operation.
  • the page buffer 16 may include ternary logic elements, and accordingly, write ternary logic values to the memory cell M or read ternary logic values from the memory cell M.
  • FIG. 2 is a circuit diagram illustrating an example of the memory cell M of FIG. 1 according to an exemplary embodiment of the present invention.
  • the memory cell M′ of FIG. 2 may be connected to the write word line WWL and the read word line RWL, and the first bit line BL1 and the second bit line It may be connected to (BL2), and may store ternary logic values, that is, one of 0/1/2.
  • FIG. 2 will be described with reference to FIG. 1.
  • the memory cell M′ includes a first inverter INV1, a second inverter INV2, a first write transistor WT1, a second write transistor WT2, and a first amplifier circuit AMP1. And a second amplifying circuit AMP2.
  • the first inverter INV1 and the second inverter INV2 may be cross-connected at the first node N1 and the second node N2, and accordingly, one logical value of 0/1/2 may be stored.
  • the memory cell M ' may be referred to as storing the logical value 2.
  • the memory cell M′ when the first node N1 and the second node N2 are intermediate voltages (eg, VDD/2) (or (VDD+VSS)/2), the memory cell M′ is It may be referred to as storing the logical value 1. Also, in the present specification, when the first node N1 is the ground voltage GND (or the negative supply voltage VSS) and the second node N2 is the positive supply voltage VDD, the memory cell (M') may be referred to as storing the logical value 0. Examples of the operation of the first inverter INV1 and the second inverter INV2 will be described later with reference to FIGS. 3 and 4.
  • the first write transistor WT1 may be connected to the first node N1 and the first bit line BL1, and may have a gate (or control terminal) connected to the write word line WWL.
  • the first write transistor WT1 may electrically connect or disconnect the first node N1 and the first bit line BL1 according to the voltage of the write word line WWL.
  • the first write transistor WT1 may be an N-channel field effect transistor (NFET), and the first write transistor WT1 may be responsive to the voltage of the active write word line WWL, that is, the high level write word line WWL.
  • NFET N-channel field effect transistor
  • the first node N1 and the first bit line BL1 can be electrically connected, the first node (in response to the voltage of the inactive write word line WWL), that is, the low level write word line WWL, N1) and the first bit line BL1 may be electrically disconnected.
  • the second write transistor WT2 may be connected to the second node N2 and the second bit line BL2, similarly to the first write transistor WT1, and to a gate (or a gate) connected to the write word line WWL. Control terminal).
  • the first write transistor WT1 and the second write transistor WT2 are NFETs. It will be understood that embodiments may be applied.
  • the first amplifier circuit AMP1 may have an input terminal connected to the first node N1 and an output terminal connected to the first bit line BL1, and may be connected to a read word line RWL.
  • the first amplifier circuit AMP1 may amplify the voltage of the first node N1 or electrically disconnect the first node N1 and the first bit line BL1 according to the voltage of the read word line RWL.
  • the first amplifying circuit AMP1 is a voltage generated by amplifying the voltage of the first node N1 in response to the voltage of the active read word line RWL, that is, the high level read word line RWL.
  • the second amplifying circuit AMP2 may have an input terminal connected to the second node N2 and an output terminal connected to the second bit line BL2, similar to the first amplifying circuit AMP1, and read word line RWL ).
  • the first amplification circuit AMP1 and the second amplification circuit AMP2 perform an amplification operation in response to the voltage of the read word line RWL having a high level.
  • embodiments of the present invention can be applied even when the voltage of the active read word line RWL is at a low level.
  • FIG. 3 is a circuit diagram showing an example of the inverter of FIG. 2 according to an exemplary embodiment of the present invention
  • FIG. 4 is a graph showing examples of the operation of the inverter 30 of FIG. 3 according to an exemplary embodiment of the present invention
  • FIG. 3 shows an inverter generating an output voltage V OUT by inverting the input voltage V IN
  • the graph of FIG. 4 shows the characteristics of the input voltage V IN -output voltage V OUT and the input voltage (V IN )- shows the characteristics of the through current (I TP , I TN ).
  • I TP through current
  • the horizontal axis represents the input voltage V IN
  • the left vertical axis represents the output voltage V OUT
  • the right vertical axis represents the through currents I TP and I TN as logarithmic scales.
  • the values shown on the horizontal and vertical axes are only examples in which the positive supply voltage (VDD) is 1.4V, and points shown in the graph may appear at different values from those shown in FIG. 4. Will be understood. In the following, FIGS. 3 and 4 will be described with reference to FIG. 2.
  • the inverter 30 includes a pull-up element 31 and a pull-down element 32 connected in series between a positive supply voltage VDD and a ground voltage GND (or a negative supply voltage VSS). It can contain.
  • the pull-up element 31 can be turned off in response to a high level input voltage V IN , for example, a positive supply voltage VDD, while a low level input voltage V IN , for example, a ground voltage GND ) In response to being turned on.
  • the pull-down element 32 can be turned off in response to a low level input voltage V IN , eg ground voltage GND, while a high level input voltage V IN , eg positive It may be turned on in response to the supply voltage VDD.
  • a low-level output voltage V OUT (eg, GND) may be output in response to a high-level input voltage V IN (eg, VDD), while being low
  • a high level output voltage VO UT (eg, VDD) may be output in response to a level input voltage V IN (eg, GND).
  • the pull-up element 31 and the pull-down element 32 may pass a constant current at turn-off. That is, the through current I TP of the pull-up element 31 may be constant in a state where the pull-up element 31 is turned off, and the through current I TN of the pull-down element 32 is also a pull-down element 32 May be constant in a turned-off state. Also, the threshold voltage of the pull-up element 31 may be lower than the threshold voltage of the pull-down element 32. Accordingly, when the input voltage V IN gradually increases from the ground voltage GND to the positive supply voltage VDD, after the pull-up element 31 is turned off, the pull-down element 32 is turned on. Can. Accordingly, the pull-up element 31 and the pull-down element 32 are both turned off between about 0.6 V and about 1.1 V, such as the characteristics of the input voltage (V IN )-output voltage (V OUT ) shown in FIG. 4. Can be.
  • the pull-up element 31 As shown in the input voltage (V IN )-pass current (I TP , I TN ) characteristic shown in FIG. 4, when there is no current (ie, I ACC ) applied to the output terminal of the inverter 30, the pull-up element 31
  • the magnitude of the through current (I TP ) and the through current (I TN ) of the pull-down element 32 can be matched, and the pass current (I TP , I TN ) between about 0.6V and about 1.1V is at a low level. It can be kept constant.
  • the output voltage V OUT is substantially constant due to the pass current I TP of the pull-up element 31 and the pass current I TN of the pull-down element 32 between about 0.6 V and about 1.1 V. Can be maintained.
  • the inverter 30 when the intermediate level input voltage V IN , for example, about half of the positive supply voltage VDD (VDD/2) is provided, the inverter 30 outputs the intermediate level output voltage V OUT , eg, positive It can output about half (VDD/2) of the supply voltage (VDD) of the. Accordingly, the inverter 30, when the ground voltage (GND), the intermediate voltage (VDD/2) and the positive supply voltage (VDD) corresponding to 0/1/2 logic values, respectively, is input, 2/1/0 The positive supply voltage VDD, the intermediate voltage VDD/2, and the ground voltage GND corresponding to the logic values may be output. In the present specification, the'intermediate voltage' is assumed to be half (VDD/2) of the positive supply voltage VDD, but a voltage at any level between the positive supply voltage VDD and the ground voltage GND is possible. Will be understood.
  • the inverter 30 of Figure 3 even though increasing the access current (I ACC) and (e. G., In spite of accessing current (I ACC) is higher than the pass current (I TP, I TN)) , High, e.g., reading SNM of at least about 20%.
  • I ACC access current
  • I TP, I TN pass current
  • the memory cell according to the exemplary embodiments of the present invention can form different paths in each of the write operation and the read operation, while amplifying a high read SNM by amplifying a signal corresponding to a stored value during the read operation. Can provide.
  • a memory cell according to exemplary embodiments of the present invention can be freed from the general characteristics of SRAM cells that are sensitive to the sizes of transistors.
  • FIG. 5 is a graph showing characteristics of the access current I ACC of FIG. 3 according to an exemplary embodiment of the present invention. Specifically, FIG. 5 shows the characteristics of such a transistor when the pull-down element 32 of FIG. 3 is a transistor having a source, a drain and a gate and passing a constant current at turn-off, and in each of the write operation and read operation. It shows the characteristics of the access currents (I ACC, W , I ACC, R ). In the following, FIG. 5 will be described with reference to FIG. 3.
  • the memory cell M′ may include a cross-coupled first inverter INV1 and a second inverter INV2, and accordingly, the memory cell M′ during a write operation.
  • a relatively high current may be applied to the first inverter INV1 and the second inverter INV2, while in order to not change the value stored in the memory cell M'during the read operation, A relatively low current may be applied to the first inverter INV1 and the second inverter INV2.
  • the through current I TN of the pull-down element 32 is a magnitude'I CON 'at the intermediate voltage VDD/2 and below the gate-source voltage V GS .
  • the access currents I ACC, W may have a relatively large size, and in some embodiments, the access currents I ACC, W are provided by a transistor (eg, WT1 in FIG. 2 ), As indicated by the dashed-dotted line in FIG. 5, the transistor may provide access currents I ACC and W having a magnitude greater than the magnitude'I MAX 'at the intermediate voltage VDD/2.
  • the access currents I ACC, R may have a relatively small size, and in some embodiments, when the access currents I ACC, R are provided by a transistor, the two-dot chain line in FIG.
  • the access current has a magnitude smaller than the magnitude'I MAX 'at a medium supply voltage (VDD/2) less than the pass current (I TN ) of the pull-down element 32 and a positive supply voltage (VDD).
  • VDD medium supply voltage
  • I ACC, R positive supply voltage
  • the transistors providing the access current I ACC may be designed to have the same or similar characteristics to the graph illustrated in FIG. 5.
  • FIG. 6 is a table showing characteristics of an access current I ACC and an input voltage V IN for a write operation according to an exemplary embodiment of the present invention.
  • FIG. 6 is a value corresponding to the current output of the inverter 30 of FIG. 3 (hereinafter, referred to as a value stored in the memory cell M′ of FIG. 2) and the inverter 30 to be changed It shows the characteristics of the access current I ACC and the input voltage V IN according to a value corresponding to the output of (hereinafter, referred to as a value to be written to the memory cell M'of FIG. 2 ).
  • FIG. 7 is a table showing characteristics of an access current (I ACC ) and an input voltage (V IN ) for a read operation according to an exemplary embodiment of the present invention. Specifically, FIG. 7 shows an access current I ACC according to a value corresponding to the current output of the inverter 30 of FIG. 3 (hereinafter, referred to as a value stored in the memory cell M′ of FIG. 2 ). And the characteristics of the input voltage V IN .
  • the column represents the value corresponding to the output of the current inverter 30.
  • the graph shows a line representing the characteristics of the pull-down element 32, and the output of the current inverter 30 corresponds to '1'.
  • the graph in the second column shows lines representing the characteristics of the pull-up element 31 and the pull-down element 32.
  • the combination of the access current I ACC and the input voltage V IN required for the read operation may be different according to the value stored in the memory cell M'.
  • FIGS. 8A and 8B are circuit diagrams showing a memory cell M" according to an exemplary embodiment of the present invention. Specifically, FIG. 8A shows a memory cell M" during a write operation, and FIG. 8B shows a read operation. Memory cell M". A write operation or a read operation may be performed by paths corresponding to bolded portions in FIGS. 8A and 8B. Hereinafter, descriptions of FIGS. 8A and 8B will be performed. Duplicate content and description of FIG. 2 and overlapping content will be omitted, and FIGS. 8A and 8B will be described with reference to FIG. 1.
  • the memory cell M" may be connected to the write word line WWL and the read word line RWL, and the first bit line BL1 and the second bit line BL2 ), and may store one logical value of 0/1/2, the memory cell M" includes a first inverter INV1', a second inverter INV2', and a first write transistor WT1. '), the second write transistor WT2', the first amplifying circuit AMP1', and the second amplifying circuit AMP2'.
  • the first amplification circuit AMP1' may include a first input transistor IT1 and a first output transistor OT1.
  • the first input transistor IT1 may have a gate connected to the first node N1, and may be connected to the first output transistor OT1 and the ground voltage GND node.
  • the first output transistor OT1 may have a gate connected to the read word line RWL, and may be connected to the first input transistor IT1 and the first bit line BL1.
  • the first amplifying circuit AMP1' is shown in FIG. 8A and 8B including NFETs, the first input transistor IT1 and the first output transistor OT1 included in the first amplifying circuit AMP1' are shown. It will be understood that examples where at least one of them is a PFET are also possible.
  • the second amplifying circuit AMP2' may include a second input transistor IT2 and a second output transistor OT2.
  • the second input transistor IT2 may have a gate connected to the second node N2, and may be connected to the second output transistor OT2 and the ground voltage GND node.
  • the second output transistor OT2 may have a gate connected to the read word line RWL, and may be connected to the second input transistor IT2 and the second bit line BL2.
  • the memory cell M" of FIGS. 8A and 8B may include 10 transistors, and in some embodiments In the field it can be referred to as a 10T cell structure.
  • the first write transistor WT1 ′ in response to a write word line WWL activated during a write operation, that is, a high level write control voltage, the first write transistor WT1 ′ includes a first node N1 and a first bit line ( BL1) may be electrically connected, and the second write transistor WT2' may electrically connect the second node N2 and the second bit line BL2.
  • the first output transistor OT1 of the first amplifier circuit AMP1' is the first input transistor IT1.
  • the first bit line BL1 may be electrically disconnected
  • the second output transistor OT2 of the second amplification circuit AMP2' may include the second input transistor IT2 and the second bit line BL2. It can be disconnected electrically. Accordingly, a path as shown in bold in FIG. 8A may be formed.
  • the first write transistor WT1 ′ is greater than the first output transistor OT1 so that a relatively large current is provided to the second inverter INV2 ′ during the write operation. It may have a structure for providing, for example, a structure for providing a high current driving capability. In some embodiments, the first write transistor WT1 ′ may have a lower threshold voltage than the first output transistor OT1. In some embodiments, the first write transistor WT1 ′ may have a larger size (eg, a wider channel width) than the first output transistor OT1. Similarly, the second write transistor WT2' may have a structure for providing a larger current than the second output transistor OT2.
  • the first output transistor OT1 in response to a read word line RWL activated during a read operation, that is, a high level read control voltage, the first output transistor OT1 includes a first input transistor IT1 and a first bit line ( BL1) may be electrically connected, and the second output transistor OT2 may electrically connect the second input transistor IT2 and the second bit line BL2. Accordingly, the first input transistor IT1 and the second input transistor IT2 may amplify the voltage of the first node N1 and the voltage of the second node N2, respectively.
  • the first write transistor WT1' in response to the write word line WWL deactivated during the read operation, that is, the low level write control voltage, the first write transistor WT1' includes the first node N1 and the first bit line BL1. Can be electrically disconnected, and the second write transistor WT2' can electrically disconnect the second node N2 and the second bit line BL2. Accordingly, a path as shown in bold in FIG. 8B may be formed.
  • FIG. 9 is a timing diagram showing the operation of a memory device according to an exemplary embodiment of the present invention. Specifically, FIG. 9 shows the write control voltage V WWL and the read control voltage V RWL provided by the row decoder 14 of FIG. 1 in the write operation and the read operation over time. Although the times t10 to t16 shown in FIG. 9 are shown at equal intervals, the operation of the memory device according to example embodiments of the present invention is not limited to the intervals between the times t10 to t16. . In addition, in some embodiments, as shown in FIG. 9, the write operation and the read operation may not be performed sequentially. In the following, FIG. 9 will be described with reference to FIG. 1.
  • a write operation may be performed at time t10 to time t13.
  • the read control voltage V RWL may be at a low level, and accordingly, the read word line RWL may be maintained in an inactive state.
  • operations for driving the first bit line BL1 and the second bit line BL2 may be performed.
  • the page buffer 16 of FIG. 1 has voltages and/or currents in the first bit line BL1 and the second bit line BL2 according to a logic value to be written to the memory cell M You can authorize them.
  • the page buffer 16 may apply a voltage higher than the second bit line BL2 to the first bit line BL1 when the logical value to be written is 2, and the logical value to be written is When 0, a voltage lower than that of the second bit line BL2 may be applied to the first bit line BL1, and when the logic value to be written is 1, the first bit line BL1 and the second bit line BL2 ) Can be applied with the same voltage.
  • the write control voltage V WWL may have a high level, and accordingly, as described above with reference to FIG. 8A, write transistors (eg, WT1' and WT2' in FIG. 8A) ), the memory cell M may store a logic value according to voltages and/or currents of the first bit line BL1 and the second bit line BL2.
  • an operation for releasing the driving of the first bit line BL1 and the second bit line BL2 may be performed.
  • the row decoder 14 of FIG. 1 may provide a low level write control voltage V WWL , so that the path formed at times t11 to t12 can be blocked.
  • the page buffer 16 may release application of voltages and/or currents to the first bit line BL1 and the second bit line BL2.
  • a read operation may be performed.
  • the write control voltage V WWL may be at a low level, and accordingly, the write word line WWL may be maintained in an inactive state.
  • an operation of pre-charging the first bit line BL1 and the second bit line BL2 may be performed.
  • the page buffer 16 of FIG. 1 applies the same voltage and/or current to the first bit line BL1 and the second bit line BL2, and then the first bit line BL1 and the first The 2 bit line BL2 may be floated.
  • the page buffer 16 applies the first supply line VDD to the first bit line BL1 and the second bit line BL2, and then the first bit line BL1 and the second bit line ( BL2) can be floated.
  • the read control voltage V RWL may have a high level, and accordingly, as described above with reference to FIG. 8B, amplification circuits (eg, AMP1' and AMP2' in FIG. 8B) Voltage and/or current according to the value stored in the memory cell M may occur in the first bit line BL1 and the second bit line BL2 through a path including.
  • amplification circuits eg, AMP1' and AMP2' in FIG. 8B
  • a sensing operation may be performed.
  • the page buffer 16 of FIG. 1 may sense a difference between voltages and/or currents of the first bit line BL1 and the second bit line BL2, and Based on this, a signal corresponding to the value stored in the memory cell M may be generated.
  • the page buffer 16 may sense the voltage and/or current of one of the first bit line BL1 and the second bit line BL2, and is based on the sensed voltage and/or current. By doing so, a signal corresponding to the value stored in the memory cell M can be generated.
  • FIG. 10 is a diagram showing an integrated circuit 80 including a memory device according to an exemplary embodiment of the present invention.
  • the integrated circuit 80 performs digital operations such as a central processing unit (CPU), a graphic processing unit (GPU), a digital signal processor (DSP), a communication processor (CP), or an application processor (AP). Can refer to any device.
  • integrated circuit 80 may include core 81 and cache 84, and in some embodiments integrated circuit 80 may include multiple cores, ie, multi-cores. It may include.
  • the memory device according to the exemplary embodiments of the present invention described above with reference to the drawings may be included in the integrated circuit 80 as a cache 84 of the core 81 executing instructions.
  • the core 81 may execute a series of instructions stored in the cache 84 or process data stored in the cache 84 by a series of instructions.
  • the cache 84 as a memory device according to an exemplary embodiment of the present invention can provide high storage capacity, improved operating speed and operational reliability, and consequently the integrated circuit 80. Performance and operational reliability can be improved.

Landscapes

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Abstract

3진 메모리 셀을 포함하는 메모리 장치에서 3진 메모리 셀은, 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키는 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터, 제1 노드 및 제1 비트 라인에 각각 연결된 제1 기입 트랜지스터, 제2 노드 및 제2 비트 라인에 각각 연결된 제2 기입 트랜지스터, 제1 노드에 연결된 입력단 및 제1 비트 라인에 연결된 출력단을 가지는 제1 증폭 회로, 및 제2 노드에 연결된 입력단 및 제2 비트 라인에 연결된 출력단을 가지는 제2 증폭 회로를 포함할 수 있다.

Description

3진 메모리 셀 및 이를 포함하는 메모리 장치
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 자세하게는 3진 메모리 셀 및 이를 포함하는 메모리 장치에 관한 것이다.
본 명세서에 전체로서 참조되어 포함되는, 동일 출원인의 발명인 공개특허공보 제10-1689159호(본 명세서에서, '선행발명'으로 지칭된다)에서 3진(ternary) 논리 회로가 제안된 바 있다. 예를 들면, 3진 논리 회로로서 인버터는 3진 논리값들, 즉 0/1/2 논리값들에 각각 대응하는 접지 전압(GND), 중간 전압(VDD/2) 및 양의 공급 전압(VDD)이 입력되면, 2/1/0 논리값들에 각각 대응하는 양의 공급 전압(VDD), 중간 전압(VDD/2) 및 접지 전압(GND)을 출력할 수 있다. 이와 같은 3진 논리 회로는 0/1 논리값들에 대응하는 접지 전압(GND) 및 양의 공급 전압(VDD)을 사용하는 일반적인 2진(binary) 논리 회로와 비교할 때, 보다 많은 양의 정보들을 처리할 수 있는 장점을 제공할 수 있다.
본 발명의 기술적 사상은, 3진 논리 회로의 증가된 정보 처리 능력을 활용하여 논리 연산뿐만 아니라 메모리 소자로서 활용하기 위한, 3진 메모리 셀 및 이를 포함하는 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 기술적 사상의 일측면에 따라 3진 메모리 셀을 포함하는 메모리 장치에서, 3진 메모리 셀은, 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키는 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터, 제1 노드 및 제1 비트 라인에 각각 연결된 제1 기입 트랜지스터, 제2 노드 및 제2 비트 라인에 각각 연결된 제2 기입 트랜지스터, 제1 노드에 연결된 입력단 및 제1 비트 라인에 연결된 출력단을 가지는 제1 증폭 회로, 및 제2 노드에 연결된 입력단 및 제2 비트 라인에 연결된 출력단을 가지는 제2 증폭 회로를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 3진 메모리 셀은, 풀업 소자 및 풀다운 소자가 모두 턴-오프된 제1 상태, 풀업 소자 및 풀다운 소자 중 하나가 턴-온되고 나머지 하나가 턴-오프된 제2 상태 및 제3 상태에 대응하는 3진 데이터를 저장할 수 있다.
본 발명의 예시적 실시예에 따라, 제1 증폭 회로는, 제1 노드에 연결된 게이트를 가지는 제1 입력 트랜지스터, 및 제1 입력 트랜지스터 및 제1 비트 라인에 각각 연결되고, 독출 제어 전압에 의해서 제어되는 제1 출력 트랜지스터를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 제1 기입 트랜지스터는, 제1 출력 트랜지스터보다 높은 전류 구동 능력을 가질 수 있다.
본 발명의 예시적 실시예에 따라, 제1 기입 트랜지스터는, 제1 출력 트랜지스터보다 넓은 채널 폭을 가질 수 있다.
본 발명의 예시적 실시예에 따라, 제1 기입 트랜지스터는, 제1 출력 트랜지스터와 동일한 유형이고, 제1 출력 트랜지스터보다 낮은 문턱 전압을 가질 수 있다.
본 발명의 예시적 실시예에 따라, 제2 증폭 회로는, 제2 노드에 연결된 게이트를 가지는 제2 입력 트랜지스터, 및 제2 입력 트랜지스터 및 제2 비트 라인에 각각 연결되고, 독출 제어 전압에 의해서 제어되는 제2 출력 트랜지스터를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 기입 워드 라인을 통해서 제1 기입 트랜지스터 및 제2 기입 트랜지스터에 기입 제어 전압을 제공하고, 독출 워드 라인을 통해서 제1 증폭 회로 및 제2 증폭 회로에 독출 제어 전압을 제공하는 로우 디코더를 더 포함할 수 있다.
본 발명의 기술적 사상의 일측면에 따라 3진 메모리 셀을 포함하는 메모리 장치에서, 3진 메모리 셀은, 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키는 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터, 및 독출 동작시, 제1 노드의 전압 및 제2 노드의 전압을 각각 증폭함으로써 제1 비트 라인 및 제2 비트 라인에 출력하는, 제1 증폭 회로 및 제2 증폭 회로를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 3진 메모리 셀은, 기입 동작시, 제1 노드의 전압 및 제2 노드의 전압을 제1 비트 라인 및 제2 비트 라인에 전달하는, 제1 기입 트랜지스터 및 제2 기입 트랜지스터를 더 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 제1 증폭 회로는, 제1 노드에 연결된 게이트를 가지는 제1 입력 트랜지스터, 및 제1 입력 트랜지스터 및 제1 비트 라인에 각각 연결된 제1 출력 트랜지스터를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 제2 증폭 회로는, 제2 노드에 연결된 게이트를 가지는 제2 입력 트랜지스터, 및 제2 입력 트랜지스터 및 제2 비트 라인에 각각 연결된 제2 출력 트랜지스터를 포함할 수 있다.
본 발명의 예시적 실시예에 따른 3진 메모리 셀 및 이를 포함하는 메모리 장치에 의하면, 메모리 셀에 저장되는 정보의 양이 증가할 수 있다.
또한, 본 발명의 예시적 실시예에 따른 3진 메모리 셀 및 이를 포함하는 메모리 장치에 의하면, 메모리 셀에 저장되는 증가된 정보에 기인하여 메모리 셀을 포함하는 메모리 장치의 용량이 현저하게 증가할 수 있다.
또한, 본 발명의 예시적 실시예에 따른 3진 메모리 셀 및 이를 포함하는 메모리 장치에 의하면, 증가된 양의 정보를 저장하면서도 양호한 독출 성능을 제공하는 메모리 셀이 제공될 수 있다.
또한, 본 발명의 예시적 실시예에 따른 3진 메모리 셀 및 이를 포함하는 메모리 장치에 의하면, 메모리 셀의 양호한 독출 성능에 기인하여 메모리 셀을 포함하는 메모리 장치의 성능 및 동작 신뢰도가 향상될 수 있다.
본 발명의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 발명의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 발명의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 발명의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 발명의 예시적 실시예에 다른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 예시적 실시예에 따라 도 1의 메모리 셀의 예시를 나타내는 회로도이다.
도 3은 본 발명의 예시적 실시예에 따라 도 2의 인버터의 예시를 나타내는 회로도이다.
도 4는 본 발명의 예시적 실시예에 따라 도 3의 인버터의 동작의 예시들을 나타내는 그래프이다.
도 5는 본 발명의 예시적 실시예에 따라 도 3의 액세스 전류의 특성을 나타내는 그래프이다.
도 6은 본 발명의 예시적 실시예에 따라 기입 동작을 위한 액세스 전류(IACC) 및 입력 전압(VIN)의 특성을 나타내는 테이블이다.
도 7은 본 발명의 예시적 실시예에 따라 독출 동작을 위한 액세스 전류(IACC) 및 입력 전압(VIN)의 특성을 나타내는 테이블이다.
도 8a 및 도 8b는 본 발명의 예시적 실시예에 따른 메모리 셀을 나타내는 회로도들이다.
도 9은 본 발명의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍 도이다.
도 10은 본 발명의 예시적 실시예에 따른 메모리 장치를 포함하는 집적 회로를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 예시적 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다. 구체적으로, 도 1은 메모리 장치(10)에 포함된 일부 구성요소들로서, 셀 어레이(12), 로우 디코더(14) 및 페이지 버퍼(16)를 나타낸다.
메모리 장치(10)는 외부로부터 커맨드 및 어드레스를 수신할 수 있고, 데이터를 수신하거나 출력할 수 있다. 예를 들면, 메모리 장치(10)는 기입(write) 커맨드, 독출(read) 커맨드와 같은 커맨드 및 커맨드에 대응하는 어드레스를 수신할 수 있다. 메모리 장치(10)는 기입 커맨드에 응답하여 데이터를 수신할 수 있고, 독출 커맨드에 응답하여 데이터를 출력할 수 있다. 일부 실시예들에서 커맨드, 어드레스 및 데이터는 독립적인 채널들을 통해서 수신되거나 전송될 수도 있고, 일부 실시예들에서 커맨드, 어드레스 및 데이터 중 적어도 2개는 동일한 채널을 통해서 수신되거나 전송될 수도 있다. 일부 실시예들에서, 메모리 장치(10)는 반도체 공정을 통해서 제조되는 임의의 장치를 지칭할 수 있다. 예를 들면, 메모리 장치(10)는 독립적인 메모리 장치로서 패키징될 수도 있고, 시스템-온-칩 또는 프로세서 등과 같은 반도체 패키지에 포함될 수도 있다.
셀 어레이(12)는 복수의 메모리 셀들(예컨대, M)을 포함할 수 있다. 메모리 셀(M)은 3개의 상이한 상태들을 가질 수 있고, 이에 따라 3개의 상이한 상태들에 대응하는 3진 논리 값들을 저장할 수 있다. 본 명세서에서, 메모리 셀(M)이 저장 가능한 3진 논리 값들은 '0', '1' 및 '2'로서 지칭될 수 있고, '0/1/2'로서 총괄적으로 지칭될 수도 있다. 일부 실시예들에서, 도 2를 참조하여 후술되는 바와 같이, 메모리 장치(10)는 SRAM(Static Random Access Memory)일 수 있고, 선행발명에서 제안된 3진 논리 회로 또는 3진 논리 소자를 포함할 수 있다. 메모리 셀(M)의 예시는 도 2등을 참조하여 후술될 것이다. 이와 같이, 3진 논리값들을 저장할 수 있는 메모리 셀들을 포함하는 SRMA은 3진 SRAM(Ternary SRAM) 또는 T-SRAM으로서 지칭될 수 있다.
셀 어레이(12)는 로우 디코더(14)와 복수의 기입 워드 라인들(WWLs) 및 복수의 독출 워드 라인들(RWLs)을 통해서 접속될(connected) 수 있고, 페이지 버퍼(16)와 복수의 비트 라인들(BLs)을 통해서 접속될 수 있다. 비록 도 1에 도시되지 아니하였으나, 일부 실시예들에서 메모리 장치(10)는 셀 어레이(12) 및 페이지 버퍼(16) 사이에 배치되고, 셀 어레이(12)와 연결된 복수의 비트 라인들(BLs) 중 어드레스에 따라 일부를 선택하는 컬럼 디코더를 더 포함할 수 있다. 본 명세서에서, 메모리 장치(10)는 도 1에 도시된 바와 같이, 컬럼 디코더가 생략된 구조를 주로 참조하여 설명될 것이나, 본 발명의 실시예들이 이에 제한되지 아니하는 점은 이해될 것이다.
메모리 셀(M)은, 도 1에 도시된 바와 같이, 복수의 기입 워드 라인들(WWLs) 중 하나의 기입 워드 라인(WWL) 및 복수의 독출 워드 라인들(RWLs) 중 하나의 독출 워드 라인(RWL)에 연결될(coupled) 수 있다. 또한, 메모리 셀(M)은 복수의 비트 라인들(BLs) 중 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 연결될 수 있다. 일부 실시예들에서, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 상보적일 수 있다. 메모리 셀(M)은 3진 논리 값들을 저장할 수 있고, 3진 논리 값들을 기입하거나 독출하기 위하여, 2진 논리 값들을 저장하는 메모리 셀과 상이한 방식이 채용될 수 있다. 예를 들면, 도 2 등을 참조하여 후술되는 바와 같이, 메모리 셀(M)은 기입 동작 및 독출 동작 각각에서 상이한 경로들을 형성할 수 있다. 또한, 메모리 셀(M)은 독출 동작시 메모리 셀에 저장된 값을 증폭할 수도 있다. 이에 따라, 메모리 셀(M)은 증가된 양의 정보를 저장하면서도 양호한 독출 성능, 예컨대 높은 독출 SNM(Static Noise Margin) 및 독출 속도 등을 제공할 수 있고, 결과적으로 메모리 장치(10)의 성능 및 동작 신뢰도가 향상될 수 있다.
로우 디코더(14)는 기입 커맨드와 함께 수신된 어드레스에 따라 복수의 기입 워드 라인들(WWLs) 중 하나의 워드 라인(예컨대, WWL)을 활성화할 수 있고, 독출 커맨드와 함께 수신된 어드레스에 따라 복수의 독출 워드 라인들(RWLs) 중 하나의 워드 라인(예컨대, RWL)을 활성화할 수 있다. 예를 들면, 기입 워드 라인(WWL)이 활성화되는 경우 메모리 셀(M)이 선택될 수 있고, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전압들 및/또는 전류들에 의해서 메모리 셀(M)에 값이 기입될 수 있다. 또한, 독출 워드 라인(RWL)이 활성화되는 경우 메모리 셀(M)이 선택될 수 있고, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전압들 및/또는 전류들에 의해서 메모리 셀(M)에 저장된 값이 독출될 수 있다. 본 명세서에서, 로우 디코더(14)에 의해서 기입 워드 라인(WWL)에 인가되는 전압은 기입 제어 전압으로 지칭될 수 있고, 로우 디코더(14)에 의해서 독출 워드 라인(RWL)에 인가되는 전압은 독출 제어 전압으로 지칭될 수 있다. 동일한 기입 워드 라인(또는 동일한 독출 워드 라인)에 연결된 메모리 셀들 또는 그러한 메모리 셀들에 저장된 데이터는 페이지(page)로서 지칭될 수 있다.
페이지 버퍼(16)는 복수의 비트 라인들(BLs)을 통해서 셀 어레이(12)와 접속될 수 있다. 페이지 버퍼(16)는 적어도 하나의 래치를 포함할 수 있고, 기입 동작시 셀 어레이(12)에 기입하고자 하는 데이터, 즉 기입 데이터를 저장할 수 있는 한편, 독출 동작시 셀 어레이(12)로부터 독출된 데이터, 즉 독출 데이터를 저장할 수 있다. 페이지 버퍼(16)는 기입 회로를 포함할 수 있고, 기입 회로는 기입 동작시 기입 데이터에 기초한 전압들 및/또는 전류들을 복수의 비트 라인들(BLs)에 인가할 수 있다. 또한, 페이지 버퍼(16)는 독출 회로를 포함할 수 있고, 독출 회로는 독출 동작시 복수의 비트 라인들(BLs)의 전압 및/또는 전류들을 감지함으로써 독출 데이터를 생성할 수 있다. 페이지 버퍼(16)는 3진 논리 소자들을 포함할 수 있고, 이에 따라 메모리 셀(M)에 3진 논리 값들을 기입하거나 메모리 셀(M)로부터 3진 논리 값들을 독출할 수 있다.
도 2는 본 발명의 예시적 실시예에 따라 도 1의 메모리 셀(M)의 예시를 나타내는 회로도이다. 도 1을 참조하여 전술된 바와 같이, 도 2의 메모리 셀(M')은 기입 워드 라인(WWL) 및 독출 워드 라인(RWL)에 연결될 수 있고, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 연결될 수 있고, 3진 논리 값들, 즉 0/1/2 중 하나의 논리값을 저장할 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 메모리 셀(M')은 제1 인버터(INV1), 제2 인버터(INV2), 제1 기입 트랜지스터(WT1), 제2 기입 트랜지스터(WT2), 제1 증폭 회로(AMP1) 및 제2 증폭 회로(AMP2)를 포함할 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)는 제1 노드(N1) 및 제2 노드(N2)에서 교차 연결될 수 있고, 이에 따라 0/1/2 중 하나의 논리값을 저장할 수 있다. 본 명세서에서, 제1 노드(N1)가 양의 공급 전압(VDD)이고, 제2 노드(N2)가 접지 전압(GND)(또는, 음의 공급 전압(VSS))일 때, 메모리 셀(M')은 논리값 2를 저장하는 것으로 지칭될 수 있다. 또한, 본 명세서에서, 제1 노드(N1) 및 제2 노드(N2)가 중간 전압(예컨대, VDD/2)(또는, (VDD+VSS)/2)일 때, 메모리 셀(M')은 논리값 1을 저장하는 것으로 지칭될 수 있다. 또한, 본 명세서에서, 제1 노드(N1)가 접지 전압(GND)(또는, 음의 공급 전압(VSS))이고, 제2 노드(N2)가 양의 공급 전압(VDD)일 때, 메모리 셀(M')은 논리값 0을 저장하는 것으로 지칭될 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)의 동작에 대한 예시는 도 3 및 도 4를 참조하여 후술될 것이다.
제1 기입 트랜지스터(WT1)는 제1 노드(N1) 및 제1 비트 라인(BL1)에 연결될 수 있고, 기입 워드 라인(WWL)에 연결된 게이트(또는 제어 단자)를 가질 수 있다. 제1 기입 트랜지스터(WT1)는 기입 워드 라인(WWL)의 전압에 따라 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 접속시키거나 단선(disconnection)시킬 수 있다. 예를 들면, 제1 기입 트랜지스터(WT1)는 NFET(N-channel Field Effect Transistor)일 수 있고, 활성화된 기입 워드 라인(WWL), 즉 하이 레벨인 기입 워드 라인(WWL)의 전압에 응답하여 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 접속시킬 수 있는 한편, 비활성화된 기입 워드 라인(WWL), 즉 로우 레벨인 기입 워드 라인(WWL)의 전압에 응답하여 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 단선시킬 수 있다. 제2 기입 트랜지스터(WT2)는, 제1 기입 트랜지스터(WT1)와 유사하게, 제2 노드(N2) 및 제2 비트 라인(BL2)에 연결될 수 있고, 기입 워드 라인(WWL)에 연결된 게이트(또는 제어 단자)를 가질 수 있다. 본 명세서에서, 본 발명의 실시예들은 제1 기입 트랜지스터(WT1) 및 제2 기입 트랜지스터(WT2)는 NFET인 것으로 가정되어 설명될 것이나, PFET(P-channel Field Effect Transistor)인 경우에도 본 발명의 실시예들이 적용될 수 있는 점은 이해될 것이다.
제1 증폭 회로(AMP1)는 제1 노드(N1)에 연결된 입력단 및 제1 비트 라인(BL1)에 연결된 출력단을 가질 수 있고, 독출 워드 라인(RWL)에 연결될 수 있다. 제1 증폭 회로(AMP1)는 독출 워드 라인(RWL)의 전압에 따라 제1 노드(N1)의 전압을 증폭하거나 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 단선시킬 수 있다. 예를 들면, 제1 증폭 회로(AMP1)는 활성화된 독출 워드 라인(RWL), 즉 하이 레벨인 독출 워드 라인(RWL)의 전압에 응답하여 제1 노드(N1)의 전압을 증폭함으로써 생성된 전압을 제1 비트 라인(BL1)에 출력할 수 있는 한편, 비활성화된 독출 워드 라인(RWL), 즉 로우 레벨인 독출 워드 라인(RWL)의 전압에 응답하여 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 단선시킬 수 있다. 제2 증폭 회로(AMP2)는, 제1 증폭 회로(AMP1)와 유사하게, 제2 노드(N2)에 연결된 입력단 및 제2 비트 라인(BL2)에 연결된 출력단을 가질 수 있고, 독출 워드 라인(RWL)에 연결될 수 있다. 본 명세서에서, 본 발명의 실시예들은 제1 증폭 회로(AMP1) 및 제2 증폭 회로(AMP2)는 하이 레벨인 독출 워드 라인(RWL)의 전압에 응답하여 증폭 동작을 수행하는 것으로 가정되어 설명될 것이나, 활성화된 독출 워드 라인(RWL)의 전압이 로우 레벨인 경우에도 본 발명의 실시예들이 적용될 수 있는 점은 이해될 것이다.
도 3은 본 발명의 예시적 실시예에 따라 도 2의 인버터의 예시를 나타내는 회로도이고, 도 4는 본 발명의 예시적 실시예에 따라 도 3의 인버터(30)의 동작의 예시들을 나타내는 그래프이다. 구체적으로, 도 3은 입력 전압(VIN)을 반전시킴으로써 출력 전압(VOUT)을 생성하는 인버터를 나타내고, 도 4의 그래프는 입력 전압(VIN)-출력 전압(VOUT) 특성 및 입력 전압(VIN)-통과 전류(ITP, ITN) 특성을 나타낸다. 도 4의 그래프에서, 가로축은 입력 전압(VIN)을 나타내고, 좌측 세로축은 출력 전압(VOUT)을 나타내며, 우측 세로축은 통과 전류(ITP, ITN)를 로그 스케일로서 나타낸다. 도 4의 그래프에서 가로축 및 세로축들에 도시된 수치들은 양의 공급 전압(VDD)이 1.4V인 예시에 불과하며, 도 4에 도시된 바와 상이한 수치들에서도 그래프에 도시된 특성들이 나타날 수 있는 점은 이해될 것이다. 이하에서, 도 3 및 도 4는 도 2를 참조하여 설명될 것이다.
도 3을 참조하면, 인버터(30)는 양의 공급 전압(VDD) 및 접지 전압(GND)(또는 음의 공급 전압(VSS)) 사이에서 직렬 연결된 풀업 소자(31) 및 풀다운 소자(32)를 포함할 수 있다. 풀업 소자(31)는 하이 레벨의 입력 전압(VIN), 예컨대 양의 공급 전압(VDD)에 응답하여 턴-오프될 수 있는 한편, 로우 레벨의 입력 전압(VIN), 예컨대 접지 전압(GND)에 응답하여 턴-온될 수 있다. 다른 한편으로, 풀다운 소자(32)는 로우 레벨의 입력 전압(VIN), 예컨대 접지 전압(GND)에 응답하여 턴-오프될 수 있는 한편, 하이 레벨의 입력 전압(VIN), 예컨대 양의 공급 전압(VDD)에 응답하여 턴-온될 수 있다. 이에 따라, 2진 논리 회로와 유사하게, 하이 레벨의 입력 전압(VIN)(예컨대, VDD)에 응답하여 로우 레벨의 출력 전압(VOUT)(예컨대, GND)이 출력될 수 있는 한편, 로우 레벨의 입력 전압(VIN)(예컨대, GND)에 응답하여 하이 레벨의 출력 전압(VOUT)(예컨대, VDD)이 출력될 수 있다.
풀업 소자(31) 및 풀다운 소자(32)는 턴-오프시 정전류를 통과시킬 수 있다. 즉, 풀업 소자(31)의 통과 전류(ITP)는 풀업 소자(31)가 턴-오프된 상태에서 일정할 수 있고, 풀다운 소자(32)의 통과 전류(ITN) 역시 풀다운 소자(32)가 턴-오프된 상태에서 일정할 수 있다. 또한, 풀업 소자(31)의 문턱 전압은 풀다운 소자(32)의 문턱 전압보다 낮을 수 있다. 이에 따라, 입력 전압(VIN)이 접지 전압(GND)으로부터 양의 공급 전압(VDD)까지 점진적으로 증가하는 경우, 풀업 소자(31)가 턴-오프된 후 풀다운 소자(32)가 턴-온될 수 있다. 이에 따라, 도 4에 도시된 입력 전압(VIN)-출력 전압(VOUT) 특성과 같이, 약 0.6V 및 약 1.1V 사이에서 풀업 소자(31) 및 풀다운 소자(32)가 모두 턴-오프될 수 있다.
도 4에 도시된 입력 전압(VIN)-통과 전류(ITP, ITN) 특성과 같이, 인버터(30)의 출력단에 인가되는 전류(즉, IACC)가 없는 경우, 풀업 소자(31)의 통과 전류(ITP) 및 풀다운 소자(32)의 통과 전류(ITN)의 크기는 일치할 수 있고, 약 0.6V 및 약 1.1V 사이에서 통과 전류(ITP, ITN)는 낮은 레벨에서 일정하게 유지될 수 있다. 결과적으로, 출력 전압(VOUT)은 약 0.6V 및 약 1.1V 사이에서 풀업 소자(31)의 통과 전류(ITP) 및 풀다운 소자(32)의 통과 전류(ITN)에 기인하여 실질적으로 일정하게 유지될 수 있다. 즉, 중간 레벨의 입력 전압(VIN), 예컨대 양의 공급 전압(VDD)의 약 절반(VDD/2)이 제공되는 경우, 인버터(30)는 중간 레벨의 출력 전압(VOUT), 예컨대 양의 공급 전압(VDD)의 약 절반(VDD/2)을 출력할 수 있다. 이에 따라, 인버터(30)는 0/1/2 논리값들에 각각 대응하는 접지 전압(GND), 중간 전압(VDD/2) 및 양의 공급 전압(VDD)이 입력되면, 2/1/0 논리값들에 각각 대응하는 양의 공급 전압(VDD), 중간 전압(VDD/2) 및 접지 전압(GND)을 출력할 수 있다. 본 명세서에서, '중간 전압'은 양의 공급 전압(VDD)의 절반(VDD/2)인 것으로 가정되나, 양의 공급 전압(VDD) 및 접지 전압(GND) 사이 임의의 레벨의 전압이 가능한 점은 이해될 것이다.
교차 결합된 2개의 인버터들을 포함하는 SRAM의 경우, 독출 동작시 메모리 셀에 저장되어 있는 값을 변경하지 아니하는 특성, 예컨대 높은 독출 SNM(Static Noise Margin)을 가질 것이 요구될 수 있다. 도 4를 참조하면, 도 3의 인버터(30)는 액세스 전류(IACC)가 증가함에도 불구하고(예컨대, 액세스 전류(IACC)가 통과 전류(ITP, ITN)보다 높음에도 불구하고), 높은, 예컨대 약 20% 이상의 독출 SNM을 제공할 수 있다. 전술된 바와 같이, 본 발명의 예시적 실시예들에 따른 메모리 셀은 기입 동작 및 독출 동작 각각에서 상이한 경로들을 형성할 수 있는 한편, 독출 동작시 저장된 값에 대응하는 신호를 증폭함으로써 높은 독출 SNM을 제공할 수 있다. 또한, 본 발명의 예시적 실시예들에 따른 메모리 셀은 트랜지스터들의 사이즈들에 민감한 SRAM 셀의 일반적인 특성으로부터 자유로울 수 있다.
도 5는 본 발명의 예시적 실시예에 따라 도 3의 액세스 전류(IACC)의 특성을 나타내는 그래프이다. 구체적으로, 도 5는 도 3의 풀다운 소자(32)가 소스, 드레인, 게이트를 가지고, 턴-오프시 정전류를 통과시키는 트랜지스터일 때, 그러한 트랜지스터의 특성을 나타내고, 기입 동작 및 독출 동작 각각에서의 액세스 전류들(IACC, W, IACC, R)의 특성을 나타낸다. 이하에서, 도 5는 도 3을 참조하여 설명될 것이다.
도 2를 참조하여 전술된 바와 같이, 메모리 셀(M')은 교차 결합된 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함할 수 있고, 이에 따라 기입 동작시 메모리 셀(M')에 저장된 값을 변경하기 위해서는 상대적으로 높은 전류가 제1 인버터(INV1) 및 제2 인버터(INV2)에 인가될 수 있는 한편, 독출 동작시 메모리 셀(M')에 저장된 값을 변경하지 아니하기 위해서는 상대적으로 낮은 전류가 제1 인버터(INV1) 및 제2 인버터(INV2)에 인가될 수 있다. 즉, 도 3에 도시된 바와 같이, 외부로부터 인버터(30)의 출력단에 인가되는 전류를 액세스 전류(IACC)로 정의할 때, 기입 동작시 인버터(30)에 인가되는 액세스 전류(IACC, W) 및 독출 동작시 인버터(30)에 인가되는 액세스 전류(IACC, R)은 아래 [수학식 1]을 만족할 수 있다.
Figure PCTKR2019018496-appb-M000001
[수학식 1]에서 IT는, 기입 동작시 풀업 소자(31)의 통과 전류(ITP) 및 풀다운 소자(32)의 통과 전류(ITN) 중 크기가 큰 전류에 대응할 수 있고(IT = max(ITP, ITN)), 독출 동작시 풀업 소자(31)의 통과 전류(ITP) 및 풀다운 소자(32)의 통과 전류(ITN) 중 크기가 작은 전류에 대응할 수 있다(IT = min(ITP, ITN)).
도 5를 참조하면, 점선으로 표시된 바와 같이, 풀다운 소자(32)의 통과 전류(ITN)는 중간 전압(VDD/2) 및 그 이하의 게이트-소스 전압(VGS)에서 크기 'ICON'을 가질 수 있고, 게이트-소스 전압(VGS)이 증가함에 따라 풀다운 소자(32)가 턴-온된 후, 점진적으로 증가하여 게이트-소스 전압(VGS)이 양의 공급 전압(VDD)에 도달하는 경우 크기 'IMAX'를 가질 수 있다.
기입 동작시 액세스 전류(IACC, W)는 상대적으로 큰 크기를 가질 수 있고, 일부 실시예들에서 액세스 전류(IACC, W)가 트랜지스터(예컨대, 도 2의 WT1)에 의해서 제공되는 경우, 도 5에서 1점 쇄선으로 표시된 바와 같이, 트랜지스터는 중간 전압(VDD/2)에서 크기 'IMAX'보다 큰 크기를 가지는 액세스 전류(IACC, W)를 제공할 수 있다. 또한, 독출 동작시 액세스 전류(IACC, R)는 상대적으로 작은 크기를 가질 수 있고, 일부 실시예들에서 액세스 전류(IACC, R)가 트랜지스터에 의해서 제공되는 경우, 도 5에서 2점 쇄선으로 표시된 바와 같이, 트랜지스터는, 중간 전압(VDD/2)에서 풀다운 소자(32)의 통과 전류(ITN) 보다 작고 양의 공급 전압(VDD)에서 크기 'IMAX'보다 작은 크기를 가지는 액세스 전류(IACC, R)를 제공할 수 있다. 즉, 액세스 전류(IACC)를 제공하는 트랜지스터들은 도 5에 도시된 그래프와 동일하거나 유사한 특성을 가지도록 설계될 수 있다.
도 6은 본 발명의 예시적 실시예에 따라 기입 동작을 위한 액세스 전류(IACC) 및 입력 전압(VIN)의 특성을 나타내는 테이블이다. 구체적으로, 도 6은 도 3의 인버터(30)의 현재 출력에 대응하는 값(이하에서, 도 2의 메모리 셀(M')에 저장된 값으로 지칭될 수 있다) 및 변경하고자 하는 인버터(30)의 출력에 대응하는 값(이하에서, 도 2의 메모리 셀(M')에 기입하고자 하는 값으로 지칭될 수 있다)에 따른 액세스 전류(IACC) 및 입력 전압(VIN)의 특성을 나타낸다.
도 6의 테이블에서, 열은 현재 인버터(30)의 출력에 대응하는 값을 나타내고, 행은 변경하고자 하는 인버터(30)의 출력에 대응하는 값을 나타낸다. 테이블에서, 현재 인버터(30)의 출력이 '0'에 대응하는 첫 번째 열에서 그래프들은 풀다운 소자(32)의 특성을 나타내는 선을 각각 도시하고, 현재 인버터(30)의 출력이 '1'에 대응하는 두 번째 열에서 그래프들은 풀업 소자(31) 및 풀다운 소자(32)의 특성들을 나타내는 선들을 각각 도시하며, 현재 인버터(30)의 출력이 '2'에 대응하는 세 번째 열에서 그래프들은 풀업 소자(31)의 특성을 나타내는 선을 각각 도시한다. 도 6에서 별표로 표시된 바와 같이, 메모리 셀(M')에 저장된 값 및 메모리 셀(M')에 기입하고자 하는 값에 따라 기입 동작시 요구되는 액세스 전류(IACC) 및 입력 전압(VIN)의 조합은 상이할 수 있다.
도 7은 본 발명의 예시적 실시예에 따라 독출 동작을 위한 액세스 전류(IACC) 및 입력 전압(VIN)의 특성을 나타내는 테이블이다. 구체적으로, 도 7은 도 3의 인버터(30)의 현재 출력에 대응하는 값(이하에서, 도 2의 메모리 셀(M')에 저장된 값으로 지칭될 수 있다)에 따른 액세스 전류(IACC) 및 입력 전압(VIN)의 특성을 나타낸다.
도 7의 테이블에서, 열은 현재 인버터(30)의 출력에 대응하는 값을 나타낸다. 테이블에서 현재 인버터(30)의 출력이 '0'에 대응하는 첫 번째 열에서 그래프는 풀다운 소자(32)의 특성을 나타내는 선을 도시하고, 현재 인버터(30)의 출력이 '1'에 대응하는 두 번째 열에서 그래프는 풀업 소자(31) 및 풀다운 소자(32)의 특성들을 나타내는 선들을 도시한다. 도 7에서 별표로 표시된 바와 같이, 메모리 셀(M')에 저장된 값에 따라 독출 동작시 요구되는 액세스 전류(IACC) 및 입력 전압(VIN)의 조합은 상이할 수 있다.
도 8a 및 도 8b는 본 발명의 예시적 실시예에 따른 메모리 셀(M")을 나타내는 회로도들이다. 구체적으로, 도 8a는 기입 동작시 메모리 셀(M")을 나타내고, 도 8b는 독출 동작시 메모리 셀(M")을 나타낸다. 도 8a 및 도 8b에서 굵게 표시된 부분들에 대응하는 경로들에 의해서 기입 동작 또는 독출 동작이 수행될 수 있다. 이하에서, 도 8a 및 도 8b에 대한 설명 중 상호 중복되는 내용 및 도 2에 대한 설명과 중복되는 내용은 생략될 것이며, 도 8a 및 도 8b는 도 1을 참조하여 설명될 것이다.
도 8a 및 도 8b에 도시된 바와 같이, 메모리 셀(M")은 기입 워드 라인(WWL) 및 독출 워드 라인(RWL)에 연결될 수 있고, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 연결될 수 있으며, 0/1/2 중 하나의 논리값을 저장할 수 있다. 메모리 셀(M")은 제1 인버터(INV1'), 제2 인버터(INV2'), 제1 기입 트랜지스터(WT1'), 제2 기입 트랜지스터(WT2'), 제1 증폭 회로(AMP1') 및 제2 증폭 회로(AMP2')를 포함할 수 있다. 제1 증폭 회로(AMP1')는 제1 입력 트랜지스터(IT1) 및 제1 출력 트랜지스터(OT1)를 포함할 수 있다. 제1 입력 트랜지스터(IT1)는 제1 노드(N1)에 연결된 게이트를 가질 수 있고, 제1 출력 트랜지스터(OT1) 및 접지 전압(GND) 노드에 연결될 수 있다. 제1 출력 트랜지스터(OT1)는 독출 워드 라인(RWL)에 연결된 게이트를 가질 수 있고, 제1 입력 트랜지스터(IT1) 및 제1 비트 라인(BL1)에 연결될 수 있다. 비록, 도 8a 및 도 8b에서 제1 증폭 회로(AMP1')가 NFET들을 포함하는 것을 도시되었으나, 제1 증폭 회로(AMP1')에 포함된 제1 입력 트랜지스터(IT1) 및 제1 출력 트랜지스터(OT1) 중 적어도 하나가 PFET인 예시들도 가능한 점은 이해될 것이다. 유사하게, 제2 증폭 회로(AMP2')는 제2 입력 트랜지스터(IT2) 및 제2 출력 트랜지스터(OT2)를 포함할 수 있다. 제2 입력 트랜지스터(IT2)는 제2 노드(N2)에 연결된 게이트를 가질 수 있고, 제2 출력 트랜지스터(OT2) 및 접지 전압(GND) 노드에 연결될 수 있다. 제2 출력 트랜지스터(OT2)는 독출 워드 라인(RWL)에 연결된 게이트를 가질 수 있고, 제2 입력 트랜지스터(IT2) 및 제2 비트 라인(BL2)에 연결될 수 있다. 제1 인버터(INV1') 및 제2 인버터(INV2') 각각이 2개의 트랜지스터들을 포함할 때, 도 8a 및 도 8b의 메모리 셀(M")은 10개의 트랜지스터들을 포함할 수 있고, 일부 실시예들에서 10T 셀 구조로서 지칭될 수 있다.
도 8a를 참조하면, 기입 동작시 활성화된 기입 워드 라인(WWL), 즉 하이 레벨의 기입 제어 전압에 응답하여, 제1 기입 트랜지스터(WT1')는 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 접속시킬 수 있고, 제2 기입 트랜지스터(WT2')는 제2 노드(N2) 및 제2 비트 라인(BL2)을 전기적으로 접속시킬 수 있다. 다른 한편으로, 기입 동작시 비활성화된 독출 워드 라인(RWL), 즉 로우 레벨의 독출 제어 전압에 응답하여, 제1 증폭 회로(AMP1')의 제1 출력 트랜지스터(OT1)는 제1 입력 트랜지스터(IT1) 및 제1 비트 라인(BL1)을 전기적으로 단선시킬 수 있고, 제2 증폭 회로(AMP2')의 제2 출력 트랜지스터(OT2)는 제2 입력 트랜지스터(IT2) 및 제2 비트 라인(BL2)을 전기적으로 단선시킬 수 있다. 이에 따라, 도 8a에서 굵게 표시된 바와 같은 경로가 형성될 수 있다.
도 5를 참조하여 전술된 바와 같이, 기입 동작시 제2 인버터(INV2')에 상대적으로 큰 크기의 전류가 제공되도록, 제1 기입 트랜지스터(WT1')는 제1 출력 트랜지스터(OT1)보다 큰 전류를 제공하기 위한 구조, 예컨대 높은 전류 구동 능력을 제공하는 구조를 가질 수 있다. 일부 실시예들에서, 제1 기입 트랜지스터(WT1')는 제1 출력 트랜지스터(OT1)보다 낮은 문턱 전압을 가질 수 있다. 일부 실시예들에서, 제1 기입 트랜지스터(WT1')는 제1 출력 트랜지스터(OT1)보다 큰 크기(예컨대, 더 넓은 채널 폭)를 가질 수 있다. 유사하게, 제2 기입 트랜지스터(WT2')는 제2 출력 트랜지스터(OT2)보다 큰 전류를 제공하기 위한 구조를 가질 수 있다.
도 8b를 참조하면, 독출 동작시 활성화된 독출 워드 라인(RWL), 즉 하이 레벨의 독출 제어 전압에 응답하여, 제1 출력 트랜지스터(OT1)는 제1 입력 트랜지스터(IT1) 및 제1 비트 라인(BL1)을 전기적으로 접속시킬 수 있고, 제2 출력 트랜지스터(OT2)는 제2 입력 트랜지스터(IT2) 및 제2 비트 라인(BL2)을 전기적으로 접속시킬 수 있다. 이에 따라, 제1 입력 트랜지스터(IT1) 및 제2 입력 트랜지스터(IT2)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 각각 증폭시킬 수 있다. 다른 한편으로, 독출 동작시 비활성화된 기입 워드 라인(WWL), 즉 로우 레벨의 기입 제어 전압에 응답하여, 제1 기입 트랜지스터(WT1')는 제1 노드(N1) 및 제1 비트 라인(BL1)을 전기적으로 단선시킬 수 있고, 제2 기입 트랜지스터(WT2')는 제2 노드(N2) 및 제2 비트 라인(BL2)을 전기적으로 단선시킬 수 있다. 이에 따라, 도 8b에서 굵게 표시된 바와 같은 경로가 형성될 수 있다.
도 9은 본 발명의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍 도이다. 구체적으로, 도 9은 기입 동작 및 독출 동작에서 도 1의 로우 디코더(14)에 의해서 제공되는 기입 제어 전압(VWWL) 및 독출 제어 전압(VRWL)을 시간의 흐름에 따라 나타낸다. 비록 도 9에 도시된 시간들(t10 내지 t16)은 등간격으로 도시되어 있으나, 본 발명의 예시적 실시예들에 따른 메모리 장치의 동작은 시간들(t10 내지 t16) 사이 간격들에 제한되지 아니한다. 또한, 일부 실시예들에서, 도 9에 도시된 바와 같이 기입 동작 및 독출 동작이 순차적으로 연이어 수행되지 아니할 수도 있다. 이하에서, 도 9은 도 1을 참조하여 설명될 것이다.
도 9을 참조하면, 시간 t10 내지 시간 t13에서 기입 동작이 수행될 수 있다. 도 9에 도시된 바와 같이, 기입 동작시 독출 제어 전압(VRWL)은 로우 레벨일 수 있고, 이에 따라 독출 워드 라인(RWL)은 비활성화된 상태로 유지될 수 있다. 시간 t10 내지 시간 t11에서, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 구동하는 동작이 수행될 수 있다. 일부 실시예들에서, 도 1의 페이지 버퍼(16)는 메모리 셀(M)에 기입하고자 하는 논리값에 따라 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 전압들 및/또는 전류들을 인가할 수 있다. 예를 들면, 페이지 버퍼(16)는, 기입하고자 하는 논리 값이 2인 경우 제1 비트 라인(BL1)에 제2 비트 라인(BL2)보다 높은 전압을 인가할 수 있고, 기입하고자 하는 논리 값이 0인 경우 제1 비트 라인(BL1)에 제2 비트 라인(BL2)보다 낮은 전압을 인가할 수 있으며, 기입하고자 하는 논리 값이 1인 경우 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 동일한 크기의 전압을 인가할 수 있다.
시간 t11 내지 시간 t12에서, 기입을 위한 경로가 형성될 수 있다. 도 9에 도시된 바와 같이, 기입 제어 전압(VWWL)이 하이 레벨을 가질 수 있고, 이에 따라, 도 8a를 참조하여 전술된 바와 같이, 기입 트랜지스터들(예컨대, 도 8a의 WT1' 및 WT2')를 포함하는 경로를 통해서 메모리 셀(M)은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전압들 및/또는 전류들에 따라 논리값을 저장할 수 있다.
시간 t12 내지 시간 t13에서, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 구동을 해제하는 동작이 수행될 수 있다. 일부 실시예들에서, 도 1의 로우 디코더(14)는 로우 레벨의 기입 제어 전압(VWWL)을 제공할 수 있고, 이에 따라 시간 t11 내지 시간 t12에서 형성된 경로가 차단될 수 있다. 또한, 페이지 버퍼(16)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 전압들 및/또는 전류들의 인가를 해제할 수 있다.
시간 t13 내지 시간 t15에서, 독출 동작이 수행될 수 있다. 도 9에 도시된 바와 같이, 독출 동작시 기입 제어 전압(VWWL)은 로우 레벨일 수 있고, 이에 따라 기입 워드 라인(WWL)은 비활성화된 상태로 유지될 수 있다. 시간 t13 내지 시간 t14에서, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 프리차지(pre-charge)하는 동작이 수행될 수 있다. 일부 실시예들에서, 도 1의 페이지 버퍼(16)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 동일한 전압 및/또는 전류를 인가한 후 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 플로팅(floating)시킬 수 있다. 예를 들면, 페이지 버퍼(16)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 양의 공급 전압(VDD)을 인가한 후 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 플로팅시킬 수 있다.
시간 t14 내지 시간 t15에서, 독출을 위한 경로가 형성될 수 있다. 도 9에 도시된 바와 같이, 독출 제어 전압(VRWL)이 하이 레벨을 가질 수 있고, 이에 따라, 도 8b를 참조하여 전술된 바와 같이, 증폭 회로들(예컨대, 도 8b의 AMP1' 및 AMP2')를 포함하는 경로를 통해서 메모리 셀(M)에 저장된 값에 따른 전압 및/또는 전류가 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 발생할 수 있다.
시간 t15 내지 시간 t16에서, 감지 동작이 수행될 수 있다. 일부 실시예들에서, 도 1의 페이지 버퍼(16)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전압들 및/또는 전류들 사이 차이를 감지할 수 있고, 감지된 차이에 기초하여 메모리 셀(M)에 저장된 값에 대응하는 신호를 생성할 수 있다. 일부 실시예들에서, 페이지 버퍼(16)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 중 하나의 전압 및/또는 전류를 감지할 수도 있고, 감지된 전압 및/또는 전류에 기초하여 메모리 셀(M)에 저장된 값에 대응하는 신호를 생성할 수 있다.
도 10은 본 발명의 예시적 실시예에 따른 메모리 장치를 포함하는 집적 회로(80)를 나타내는 도면이다.
집적 회로(80)는, 비제한적인 예시로서 CPU(Central Processing Unit), GPU(Graphic Processing Unit), DSP(Digital Signal Processor), CP(Communication Processor), AP(Application Processor) 등과 같이 디지털 연산을 수행하는 임의의 장치를 지칭할 수 있다. 도 10에 도시된 바와 같이, 집적 회로(80)는 코어(81) 및 캐시(84)를 포함할 수 있고, 일부 실시예들에서 집적 회로(80)는 복수의 코어들, 즉 멀티-코어를 포함할 수도 있다.
도면들을 참조하여 전술된 본 발명의 예시적 실시예들에 따른 메모리 장치는, 명령어들(instructions)을 실행하는 코어(81)의 캐시(84)로서 집적 회로(80)에 포함될 수 있다. 예를 들면, 코어(81)는 캐시(84)에 저장된 일련의 명령어들을 실행하거나 일련의 명령어들에 의해서 캐시(84)에 저장된 데이터를 처리할 수 있다. 도면들을 참조하여 전술된 바와 같이, 본 발명의 예시적 실시예에 따른 메모리 장치로서 캐시(84)는 높은 저장 용량, 향상된 동작 속도 및 동작 신뢰도를 제공할 수 있고, 결과적으로 집적 회로(80)의 성능 및 동작 신뢰도가 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (13)

  1. 3진 메모리 셀을 포함하는 메모리 장치로서,
    상기 3진 메모리 셀은,
    제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키도록 구성된 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터;
    상기 제1 노드 및 제1 비트 라인에 각각 연결된 제1 기입 트랜지스터;
    상기 제2 노드 및 제2 비트 라인에 각각 연결된 제2 기입 트랜지스터;
    상기 제1 노드에 연결된 입력단 및 상기 제1 비트 라인에 연결된 출력단을 가지는 제1 증폭 회로; 및
    상기 제2 노드에 연결된 입력단 및 상기 제2 비트 라인에 연결된 출력단을 가지는 제2 증폭 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 청구항 1에 있어서,
    상기 3진 메모리 셀은, 상기 풀업 소자 및 상기 풀다운 소자가 모두 턴-오프된 제1 상태, 상기 풀업 소자 및 상기 풀다운 소자 중 하나가 턴-온되고 나머지 하나가 턴-오프된 제2 상태 및 제3 상태에 대응하는 3진 데이터를 저장하도록 구성된 것을 특징으로 하는 메모리 장치.
  3. 청구항 1에 있어서,
    상기 제1 증폭 회로는,
    상기 제1 노드에 연결된 게이트를 가지는 제1 입력 트랜지스터; 및
    상기 제1 입력 트랜지스터 및 상기 제1 비트 라인에 각각 연결되고, 독출 제어 전압에 의해서 제어되도록 구성된 제1 출력 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제1 기입 트랜지스터는, 상기 제1 출력 트랜지스터보다 높은 전류 구동 능력을 가지는 것을 특징으로 하는 메모리 장치.
  5. 청구항 4에 있어서,
    상기 제1 기입 트랜지스터는, 상기 제1 출력 트랜지스터보다 넓은 채널 폭을 가지는 것을 특징으로 하는 메모리 장치.
  6. 청구항 4에 있어서,
    상기 제1 기입 트랜지스터는, 상기 제1 출력 트랜지스터와 동일한 유형이고, 상기 제1 출력 트랜지스터보다 낮은 문턱 전압을 가지는 것을 특징으로 하는 메모리 장치.
  7. 청구항 3에 있어서,
    상기 제2 증폭 회로는,
    상기 제2 노드에 연결된 게이트를 가지는 제2 입력 트랜지스터; 및
    상기 제2 입력 트랜지스터 및 상기 제2 비트 라인에 각각 연결되고, 상기 독출 제어 전압에 의해서 제어되도록 구성된 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 청구항 1에 있어서,
    기입 워드 라인을 통해서 상기 제1 기입 트랜지스터 및 상기 제2 기입 트랜지스터에 기입 제어 전압을 제공하고, 독출 워드 라인을 통해서 상기 제1 증폭 회로 및 상기 제2 증폭 회로에 독출 제어 전압을 제공하도록 구성된 로우 디코더를 더 포함하는 메모리 장치.
  9. 3진 메모리 셀을 포함하는 메모리 장치로서,
    상기 3진 메모리 셀은,
    제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키도록 구성된 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터; 및
    독출 동작시, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 각각 증폭함으로써 제1 비트 라인 및 제2 비트 라인에 출력하도록 구성된, 제1 증폭 회로 및 제2 증폭 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 청구항 9에 있어서,
    상기 3진 메모리 셀은,
    기입 동작시, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 상기 제1 비트 라인 및 상기 제2 비트 라인에 전달하도록 구성된, 제1 기입 트랜지스터 및 제2 기입 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리 장치.
  11. 청구항 9에 있어서,
    상기 3진 메모리 셀은, 상기 풀업 소자 및 상기 풀다운 소자가 모두 턴-오프된 제1 상태, 상기 풀업 소자 및 상기 풀다운 소자 중 하나가 턴-온되고 나머지 하나가 턴-오프된 제2 상태 및 제3 상태에 대응하는 3진 데이터를 저장하도록 구성된 것을 특징으로 하는 메모리 장치.
  12. 청구항 9에 있어서,
    상기 제1 증폭 회로는,
    상기 제1 노드에 연결된 게이트를 가지는 제1 입력 트랜지스터; 및
    상기 제1 입력 트랜지스터 및 상기 제1 비트 라인에 각각 연결된 제1 출력 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 청구항 12에 있어서,
    상기 제2 증폭 회로는,
    상기 제2 노드에 연결된 게이트를 가지는 제2 입력 트랜지스터; 및
    상기 제2 입력 트랜지스터 및 상기 제2 비트 라인에 각각 연결된 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
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