WO2020137670A1 - 表示装置及び半導体装置 - Google Patents

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WO2020137670A1
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oxide semiconductor
region
thickness
display device
channel region
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明紘 花田
紀秀 神内
功 鈴村
創 渡壁
涼 小野寺
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a display device or a semiconductor device having a TFT with improved gate voltage-drain current characteristics.
  • a TFT substrate in which pixels having pixel electrodes and thin film transistors (TFTs) are formed in a matrix, and a counter substrate is arranged to face the TFT substrate, and liquid crystal is sandwiched between the TFT substrate and the counter substrate. It has a structure. An image is formed by controlling the light transmittance of liquid crystal molecules for each pixel.
  • the organic EL display device forms a color image by disposing a self-luminous organic EL layer and a TFT in each pixel. Since the organic EL display device does not require a backlight, it is advantageous for thinning.
  • ⁇ Polysilicon semiconductor has high mobility, so it is suitable as a TFT for drive circuit.
  • an oxide semiconductor has a high OFF resistance, and when this is used as a switching TFT in a pixel, the OFF current can be reduced.
  • a TFT including an oxide semiconductor has a problem that there is large variation in characteristics.
  • Patent Document 1 describes a structure in which a TFT including an oxide semiconductor has a two-layer structure in a channel portion to reduce variations in characteristics of the TFT including an oxide semiconductor.
  • a TFT using an oxide semiconductor (hereinafter referred to as an oxide semiconductor TFT) can have a smaller OFF current than a TFT using a polysilicon semiconductor (hereinafter referred to as a polysilicon semiconductor TFT), but can have a larger ON current. It is an issue.
  • An object of the present invention is to realize a display device or a semiconductor device having excellent response characteristics by increasing the ON current while keeping the OFF resistance large especially in the oxide semiconductor TFT.
  • the present invention overcomes the above problem, and the concrete means are as follows.
  • a display device having a display region in which a plurality of pixels surrounded by a scanning line and a video signal line are formed, wherein the pixel includes a thin film transistor (TFT) including an oxide semiconductor,
  • TFT thin film transistor
  • TFT thin film transistor
  • FIG. 4 is a cross-sectional view near the TFT in FIG. 3. It is sectional drawing of the oxide semiconductor TFT by a prior art example.
  • FIG. 11 is a cross-sectional view of an oxide semiconductor TFT according to another conventional example. It is an example of gate voltage-drain current characteristics of an oxide semiconductor TFT when the SD resistance is relatively small. It is an example of gate voltage-drain current characteristics of an oxide semiconductor TFT when the SD resistance is relatively large. 6 is a graph showing an example of the relationship between the film thickness of an oxide semiconductor and sheet resistance.
  • FIG. 4 is a cross-sectional view of an oxide semiconductor TFT when a shield electrode is arranged on the top gate.
  • FIG. 6 is a plan view of an oxide semiconductor TFT when a shield electrode is arranged on the top gate. It is sectional drawing of the oxide semiconductor TFT when a shield electrode is arrange
  • FIG. 3 is a cross-sectional view showing a state in which an oxide semiconductor is formed on a base film in a process example of forming an oxide semiconductor according to the present invention. It is a process following FIG. 16A. It is a process following FIG. 16B. It is a process following FIG.
  • FIG. 16C It is a process following FIG. 16D. It is a process following FIG. 16E. It is a cross-sectional shape of an oxide semiconductor.
  • FIG. 6 is a cross-sectional view showing a state in which an oxide semiconductor is formed on a base film in another process example of forming an oxide semiconductor according to the present invention. It is a process following FIG. 17A. It is a process following FIG. 17B. It is a process following FIG. 17C. It is a process following FIG. 17D. It is a process following FIG. 17E. It is a process following FIG. 17F. It is a cross-sectional shape of an oxide semiconductor.
  • FIG. 17A It is a process following FIG. 17B.
  • FIG. 17C It is a process following FIG. 17D.
  • FIG. 17E It is a process following FIG. 17F.
  • FIG. 17 It is a cross-sectional shape of an oxide semiconductor.
  • FIG. 6 is a cross-sectional view showing a state in which an oxide semiconductor is formed on a base film in still another process example of forming an oxide semiconductor according to the present invention. It is a process following FIG. 18A. It is a process following FIG. 18B. It is a process following FIG. 18C. It is a process following FIG. 18D. It is a cross-sectional shape of an oxide semiconductor. It is sectional drawing of the display area of an organic EL display device. It is sectional drawing of the detection area of an optical sensor apparatus. It is a top view of an optical sensor device.
  • FIG. 1 is a plan view of a liquid crystal display device to which the present invention is applied.
  • the TFT substrate 100 and the counter substrate 200 are adhered by a sealing material 16, and a liquid crystal layer is sandwiched between the TFT substrate 100 and the counter substrate 200.
  • the display region 14 is formed in a portion where the TFT substrate 100 and the counter substrate 200 overlap each other.
  • the scanning lines 11 extend in the horizontal direction (x direction) and are arranged in the vertical direction (y direction).
  • the video signal lines 12 extend in the vertical direction and are arranged in the horizontal direction.
  • a region surrounded by the scanning line 11 and the video signal line 12 is a pixel 13.
  • the TFT substrate 100 is formed larger than the counter substrate 200, and the portion where the TFT substrate 100 does not overlap the counter substrate 200 is the terminal region 15.
  • a flexible wiring board 17 is connected to the terminal area 15.
  • a driver IC for driving the liquid crystal display device is mounted on the flexible wiring board 17.
  • the liquid crystal itself does not emit light, so a backlight is placed on the back surface of the TFT substrate 100.
  • the liquid crystal display panel forms an image by controlling the light from the backlight for each pixel.
  • the flexible wiring board 17 is bent to the back surface of the backlight to reduce the overall size of the liquid crystal display device.
  • the TFT used in the display region 14 is a TFT using an oxide semiconductor with a small leak current.
  • a scanning line driving circuit is formed in the frame portion near the sealing material, and for the scanning line driving circuit, for example, a TFT having a high mobility and using a polysilicon semiconductor is used.
  • FIG. 2 is a plan view of pixels in the display area.
  • FIG. 2 shows a liquid crystal display device of a system called FFS (Fringe Field Switching) in the IPS (In Plane Switching) system.
  • FFS Flexible Field Switching
  • IPS In Plane Switching
  • a TFT including the oxide semiconductor 103 is used. Since the oxide semiconductor TFT has a small leak current, it is suitable as a switching TFT.
  • the scanning lines 11 extend in the horizontal direction (x direction) and are arranged in the vertical direction (y direction).
  • the video signal lines 12 extend in the vertical direction and are arranged in the horizontal direction.
  • a pixel electrode 115 is formed in a region surrounded by the scanning line 11 and the video signal line 12.
  • an oxide semiconductor TFT including the oxide semiconductor 103 is formed between the video signal line 12 and the pixel electrode 115.
  • the video signal line 12 forms a drain electrode
  • the scanning line 11 branches to form a gate electrode 105 of the oxide semiconductor TFT.
  • the source electrode 111 of the oxide semiconductor TFT extends to the pixel electrode 115 side and is connected to the pixel electrode 115 via the through hole 130.
  • the pixel electrode 115 is formed in a comb shape.
  • a common electrode 113 is formed in a planar shape on the lower side of the pixel with a capacitive insulating film interposed therebetween.
  • the common electrode 113 is continuously formed in common for each pixel.
  • FIG. 3 is an example of a cross-sectional view of the liquid crystal display device corresponding to FIG.
  • a TFT including the oxide semiconductor 103 is used. Since the oxide semiconductor TFT has a small leak current, it is suitable as a switching TFT.
  • the oxide semiconductor includes IGZO (Indium Gallium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnON (Zinc Oxide Nitride), IGO (Indium Gallium Oxide), and the like.
  • IGZO Indium Gallium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • ZnON Zinc Oxide Nitride
  • IGO Indium Gallium Oxide
  • IGZO is used as the oxide semiconductor.
  • a light shielding film 101 is formed of metal on a TFT substrate 100 formed of glass or resin such as polyimide. As this metal, the same metal as the gate electrode 105 or the like described later may be used.
  • the light shielding film 101 is for shielding the channel portion of the TFT formed later from being irradiated with light from the backlight.
  • Another important role of the light shielding film 101 is to prevent the oxide semiconductor TFT from being affected by the electric charge charged on the substrate 100.
  • the substrate 100 is formed of a resin such as polyimide, the resin is easily charged and the TFT is easily affected by this.
  • a predetermined potential to the light shielding film 101, it is possible to prevent the influence of the electric charge charged on the substrate 100 on the TFT.
  • a base film 102 is formed so as to cover the light shielding film 101.
  • the base film 102 prevents the oxide semiconductor 103 formed thereover from being contaminated by impurities from the TFT 100.
  • the base film 102 is often formed of a laminated film of a silicon oxide film (hereinafter represented by SiO) and a silicon nitride film (hereinafter represented by SiN).
  • An aluminum oxide film (hereinafter represented by AlO) may be further laminated.
  • an oxide semiconductor 103 forming a TFT is formed on the base film 102.
  • the thickness of the oxide semiconductor 103 is 10 nm to 100 nm.
  • a gate insulating film 104 is formed of SiO so as to cover the oxide semiconductor 103.
  • the gate insulating film 104 formed of SiO supplies oxygen to the oxide semiconductor 103 to stabilize channel characteristics.
  • a gate electrode 105 is formed so as to cover the gate insulating film 104.
  • An interlayer insulating film 106 is formed of, for example, SiO so as to cover the gate electrode 105.
  • the thickness of the interlayer insulating film 106 is, for example, 150 nm to 300 nm.
  • An inorganic passivation film 107 is formed on the interlayer insulating film 106 by using, for example, SiN.
  • the thickness of the inorganic passivation film 107 is, for example, 100 to 200 nm.
  • Through holes 108 and 109 are formed through the interlayer insulating film 107, the interlayer insulating film 106, and the gate insulating film 104. This is for connecting the oxide semiconductor 103 and the drain electrode 110, or connecting the oxide semiconductor 103 and the source electrode 111.
  • the drain electrode 110 in FIG. 3 is also used as the video signal line 12, and the source electrode 111 is connected to the pixel electrode 115 through the through holes 130 and 131.
  • an organic passivation film 112 is formed so as to cover the drain electrode 110 and the source electrode 111.
  • the organic passivation film 112 is formed of, for example, acrylic resin or the like.
  • the organic passivation film 112 is formed as thick as about 2 to 4 ⁇ m in order to serve as a flattening film and to reduce the stray capacitance between the video signal line 12 and the common electrode 113.
  • a through hole 130 is formed in the organic passivation film 112 to connect the source electrode 111 and the pixel electrode 115.
  • the common electrode 113 is formed on the organic passivation film 112 by a transparent conductive film such as ITO (Indium Tin Oxide).
  • the common electrode 113 is formed in a planar shape and shared by a plurality of pixels.
  • a capacitance insulating film 114 is formed of SiN so as to cover the common electrode 113.
  • a pixel electrode 115 is formed of a transparent conductive film such as ITO (Indium Tin Oxide) so as to cover the capacitive insulating film 114.
  • the pixel electrode 115 is formed in a comb shape.
  • the capacitance insulating film 114 forms a pixel capacitance between the common electrode 113 and the pixel electrode 115.
  • An alignment film 116 is formed so as to cover the pixel electrode 115.
  • the alignment film 116 defines the initial alignment direction of the liquid crystal molecules 301.
  • an alignment treatment by rubbing or an optical alignment treatment using polarized ultraviolet rays is used as the alignment treatment of the alignment film 116. Since the pre-tilt angle is not necessary in IPS, the photo-alignment treatment is advantageous.
  • the counter substrate 200 is arranged with the liquid crystal layer 300 interposed therebetween.
  • a color filter 201 and a black matrix 202 are formed on the counter substrate 200, and an overcoat film 203 is formed thereon.
  • An alignment film 204 is formed on the overcoat film 203. The function and the alignment treatment of the alignment film 204 are the same as those of the alignment film 116 on the TFT substrate 100 side.
  • FIG. 4 is a detailed cross-sectional view showing the configuration near the TFT in FIG.
  • the oxide semiconductor 103 is divided into a channel region 1031 corresponding to a lower portion of the gate electrode 105, and a drain region 1032 and a source region 1032 on both sides of the channel region 1031.
  • the drain region and the source region may be collectively referred to as an SD region 1032.
  • ON/OFF control is performed in the channel region 1031 and conduction is established in the SD region 1032 by ion implantation or the like.
  • the drain electrode 110 and the source electrode 111 are connected to the oxide semiconductor 103 through the inorganic passivation film 107, the interlayer insulating film 106, and the through holes 108 and 109 formed in the gate insulating film 104.
  • the drawings in which the interlayer insulating film 106, the inorganic passivation film 107, the through holes 108 and 109, the drain electrode 110, and the source electrode 111 are omitted are described.
  • FIG. 5 is a cross-sectional view of a conventional oxide semiconductor TFT.
  • the gate insulating film 104 is formed so as to cover the oxide semiconductor 103.
  • This configuration is the same as the configurations of FIGS. 3 and 4.
  • the thickness t1 of the channel region 1031 of the oxide semiconductor 103 is the same as the thickness t2 of the SD region 1032.
  • FIG. 6 is a cross-sectional view of another conventional oxide semiconductor TFT.
  • the gate insulating film 104 is formed only under the gate electrode 105.
  • a portion of the oxide semiconductor 103 which is not covered with the gate insulating film 104 is covered with an interlayer insulating film 106 shown in FIG.
  • oxygen is supplied to the channel region 1031 from the gate insulating film 104.
  • the feature of FIG. 6 is that the thickness t1 of the channel region 1031 of the oxide semiconductor 103 is larger than the thickness t2 of the SD region 1032. This is because when the gate insulating film 104 is etched using the gate electrode 105 as a mask, the surface of the oxide semiconductor 103 is also etched at the same time.
  • FIG. 7 is a graph showing the relationship between the film thickness t of the oxide semiconductor 103 using IGZO and the sheet resistance RS.
  • the oxide semiconductor 103 is doped with boron (B) at a dose of 3 ⁇ 10 15 /cm 2 by, for example, ion implantation.
  • the vertical axis represents the sheet resistance ( ⁇ /sq) and the horizontal axis represents the thickness of the oxide semiconductor (nm).
  • the sheet resistance Rs sharply decreases as the film thickness t of the oxide semiconductor 103 increases. If the resistivity of the oxide semiconductor 103 is constant, the sheet resistance Rs should be inversely proportional to the film thickness t, but in FIG. 7, the sheet resistance Rs is inversely proportional to the film thickness t. Is much smaller rapidly. It is considered that this is because as the oxide semiconductor 103 becomes thinner, the influence of oxygen becomes larger and the resistivity of the oxide semiconductor 103 becomes larger.
  • the thickness of the oxide semiconductor 103 in the channel region 1031 needs to be small in order to reduce the leakage current (OFF current).
  • the resistance of the SD region 1032 of the oxide semiconductor 103 is preferably low. That is, the ON current should be large, but this is controlled by the resistance of the SD area 1032.
  • FIG. 8 is a graph showing the relationship between the gate voltage and the drain current of the oxide semiconductor TFT when the resistance of the SD region 1032 is relatively small.
  • the horizontal axis represents the gate voltage Vg (V) and the vertical axis represents the drain current Id (A).
  • the data is for the case where the drain voltage Vd is 1V and 10V.
  • the drain current Id increases even when the gate voltage Vg exceeds 10V.
  • the drain current can be increased as the gate voltage Vg is increased. That is, the ON current can be increased.
  • FIG. 9 is a graph showing the relationship between the gate voltage and the drain current of the oxide semiconductor TFT when the resistance of the SD region 1032 is relatively large.
  • the horizontal axis represents the gate voltage Vg (V) and the vertical axis represents the drain current Id (A).
  • the data is for the case where the drain voltage Vd is 1V and 10V.
  • the drain current Id is saturated when the gate voltage Vg exceeds 10V.
  • the value of the drain current when the gate voltage Vg is 10 V is also smaller than that in the case of FIG. That is, the ON current cannot be increased.
  • FIG. 10A is a cross-sectional view of the oxide semiconductor TFT in Example 1.
  • FIG. 10A shows a top gate type oxide semiconductor TFT. 10A is different from FIG. 5 in that the thickness t2 of the SD region 1032 of the oxide semiconductor 103 is larger than the thickness t1 of the channel region 1031.
  • the thickness t1 of the channel region 1031 is determined by the OFF current.
  • the thickness t1 of the channel region 1031 is 200 nm or less and 10 nm or more, preferably 60 nm or less and 10 nm or more.
  • the thickness t2 of the SD region 1032 of the oxide semiconductor 103 is made thicker than t1.
  • t2-t1 is 10 nm or more.
  • a value measured at the center of the channel region 1031 may be used.
  • the thickness t2 of the SD area 1032 may be measured at the thickest portion in the SD area 1032.
  • FIG. 10B is a plan view of FIG. 10A.
  • the channel region 1031 of the oxide semiconductor 103 is covered with the gate electrode 105.
  • the thickness t1 of the portion 1131 covered with the gate electrode 105 is smaller than the thickness t2 of the portion 1132 not covered with the gate electrode 105.
  • FIG. 11A is a cross-sectional view showing another example of the oxide semiconductor TFT according to the first embodiment. 11A is different from FIG. 6 in that the thickness t2 of the SD region 1032 of the oxide semiconductor 103 is larger than the thickness t1 of the channel region 1031.
  • the thickness t1 of the channel region 1031 is 200 nm or less and 10 nm or more, preferably 60 nm or less and 10 nm or more.
  • the thickness t2 of the SD region 1032 of the oxide semiconductor 103 is made thicker than t1.
  • t2-t1 is 10 nm or more.
  • the thickness t1 of the channel region 1031 may be the value measured at the center of the channel region 1031. Further, the thickness t2 of the SD area 1032 may be measured at the thickest portion in the SD area 1032. However, the protrusion portion 1033 of the oxide semiconductor 102 at the end portion of the oxide semiconductor 103 immediately below the gate electrode 105 shown in FIG. 11A is obtained by measuring the thickness t2 of the SD region or the thickness t1 of the channel region. You should avoid it.
  • 11B is a plan view of FIG. 11A. 11B is the same as FIG. 10B except that the protrusions 1033 are visible on both sides of the channel region 1031 of the oxide semiconductor 103.
  • FIG. 12A is an example in which the light shielding film 101 is arranged below the oxide semiconductor 103 with the base film 102 interposed therebetween with respect to FIG. 10A.
  • the operation of the light shielding film 101 is as described in FIG.
  • a predetermined potential for example, a common voltage is applied to the light shielding film 101, it is possible to obtain a shield effect when the TFT substrate 100 is charged.
  • a gate voltage when a gate voltage is applied, the light shielding film 101 can be operated as a gate electrode, and in this case, a dual gate TFT is formed.
  • 12B is a plan view of FIG. 12A. 12B is different from FIG. 10B in that the light shielding film 101 is formed below the oxide semiconductor 103.
  • the planar shape of the light shielding film 101 is formed larger than the planar shape of the gate electrode 105, and covers the channel region 1031 of the oxide semiconductor 103 formed immediately below the gate electrode 105 from the lower surface.
  • FIG. 13A is an example in which the light-shielding film 101 is arranged below the oxide semiconductor 103 with the base film 102 interposed therebetween with respect to FIG. 11A.
  • the operation of the light shielding film 101 is as described in FIG.
  • a predetermined potential for example, a common voltage is applied to the light shielding film 101, it is possible to obtain a shield effect when the TFT substrate 100 is charged.
  • a gate voltage when a gate voltage is applied, it can be operated as a gate electrode, and in this case, it becomes a dual gate TFT.
  • FIG. 13B is a plan view of FIG. 13A.
  • FIG. 13B is the same as FIG. 12B except that the protrusions 1033 are visible on both sides of the channel region 1031 of the oxide semiconductor 103.
  • FIG. 14A is an example in which the present invention is applied to a bottom gate type oxide semiconductor TFT.
  • the light shielding film 101 is formed on the TFT substrate 100, but in FIG. 14A, by applying a gate voltage to the light shielding film 101, the light shielding film 101 has a role as a bottom gate electrode.
  • the area of the light shielding film 101 having a role of a bottom gate electrode is large.
  • FIG. 14B is a plan view of FIG. 14A.
  • the light-blocking film (bottom gate electrode) 101 is larger than the oxide semiconductor 103 in both the horizontal and vertical directions when viewed in a plan view. That is, the light shielding film (bottom gate electrode) 101 completely covers the oxide semiconductor 103 from the lower surface.
  • the entire oxide semiconductor 103 appears to be affected by the gate electrode 101, but in reality, the SD region 1032 is doped with ions by ion implantation or is in contact with a metal to cause resistance. 14A, the channel region 1031 and the SD region 1032 also exist in the oxide semiconductor in FIG. 14A.
  • FIG. 15A is an example in which the present invention is applied to a dual gate type oxide semiconductor TFT.
  • 15A is different from FIG. 14A in that a top gate electrode 105 is formed over the oxide semiconductor 103 with a gate insulating film 104 interposed therebetween.
  • the TFT of FIG. 14A can be operated as a dual gate type TFT.
  • FIG. 15B is a plan view of FIG. 15A. 15B is different from FIG. 15A in that the top gate electrode 105 is formed over the oxide semiconductor 103. In FIG. 15, the oxide semiconductor 103 is formed below the gate insulating film 104, and thus is illustrated by a dotted line. In FIG. 15B, the oxide semiconductor 103 and the top gate 105 are covered with a light-blocking film (bottom gate electrode) 101 from below.
  • a light-blocking film (bottom gate electrode) 101 from below.
  • Example 2 discloses a process of forming the oxide semiconductor 103 in which the thickness t2 of the SD region 1032 is larger than the thickness t1 of the channel region 1031 described in Example 1.
  • FIG. 16A to 16G are sectional views showing the first process.
  • FIG. 16A is a cross-sectional view showing a state in which the oxide semiconductor 103 is deposited on the base film 102.
  • the oxide semiconductor 103 can be formed by sputtering, for example.
  • the thickness of the oxide semiconductor 103 in FIG. 16A is larger than the thickness of the channel region 1031 of the final oxide semiconductor 103.
  • FIG. 16B shows an example in which a resist 800 is formed in order to pattern the oxide semiconductor 103.
  • FIG. 16C is an example in which the oxide semiconductor 103 other than the portion covered with the resist 800 is removed by etching.
  • the oxide semiconductor 103 can be removed by chlorine gas-based dry etching or wet etching with oxalic acid or the like.
  • FIG. 16D is an example in which the resist is removed after the oxide semiconductor 103 is etched.
  • FIG. 16E is a cross-sectional view showing a state in which a resist 800 is formed in the SD region 1032 in order to reduce the thickness of the channel region 1031 of the oxide semiconductor 103.
  • FIG. 16F is a cross-sectional view showing a state in which the film thickness of the channel region 1031 is reduced by etching.
  • etching chlorine gas-based dry etching or wet etching with oxalic acid or the like can be used.
  • FIG. 16G is a sectional view showing a state where the resist 800 is removed after the thickness of the channel region 1031 is reduced by etching.
  • the film thickness is controlled by etching, so it is necessary to take care so that the in-plane film thickness distribution in the channel region 1031 of the oxide semiconductor 103 is not deteriorated. .. It is also necessary to pay attention to the influence of etching on the channel region of the oxide semiconductor 103.
  • FIG. 17A to 17H are sectional views showing the second process.
  • the oxide semiconductor 108 is formed twice.
  • FIG. 17A is a cross-sectional view showing a state in which the oxide semiconductor 103 is deposited on the base film 102.
  • the thickness of the oxide semiconductor 103 at this time is a difference (t2-t1) between the thickness t2 of the SD region 1032 and the thickness t1 of the channel region 1031 in the final oxide semiconductor 103.
  • FIG. 17B is a cross-sectional view showing a state in which a resist 800 is formed in order to leave the oxide semiconductor 103 only in a portion corresponding to the SD region 1032 of the oxide semiconductor 103.
  • FIG. 17C is a cross-sectional view showing a state where the oxide semiconductor 103 is removed by etching, leaving only the SD region 1032 in which the resist 800 is formed.
  • the etching can be performed by, for example, chlorine gas-based dry etching or wet etching with oxalic acid.
  • FIG. 17D is a sectional view showing a state where the resist 800 is removed.
  • FIG. 17E is a cross-sectional view showing a state in which the oxide semiconductor 103 has been deposited for the second time.
  • the deposition thickness of the oxide semiconductor 103 at this time is the same as the thickness t1 of the channel region 1031. Therefore, the thickness of the oxide semiconductor 103 in the SD region 1032 is t2.
  • FIG. 17F is a cross-sectional view showing a state where the resist 800 is formed so as to cover the channel region 1031 and the SD region 1032.
  • FIG. 17G is a cross-sectional view showing a state where the entire oxide semiconductor 103 is patterned by etching.
  • FIG. 17H is a sectional view showing a state where the resist has been removed.
  • the oxide semiconductor 103 in which the channel region 1031 has a thickness t1 and the SD region 1032 has a thickness t2 is formed.
  • the SD region 1032 in FIG. 17H has a two-layer structure of an oxide semiconductor formed first and an oxide semiconductor formed second, and this is shown by a dotted line.
  • the number of additional steps increases, but since half-etching of the channel region 1031 is not performed, it is possible to reduce variations in the in-plane film thickness of the channel region 1031 and damage to the channel region 1031 due to etching. Can be eliminated.
  • the oxide semiconductor TFT has optimum characteristics by making the materials of the first layer and the second layer and the conditions of deposition different. Can be controlled as follows. For example, the ON current can be further increased by using a material having a low resistivity or a deposition condition for the oxide semiconductor to be deposited first.
  • FIG. 18A to 18F are sectional views showing the third process.
  • FIG. 18A is a cross-sectional view showing a state in which the oxide semiconductor 103 is deposited on the base film 102. The thickness of the oxide semiconductor 103 in FIG. 18A is larger than the thickness of the channel region 1031 of the final oxide semiconductor 103.
  • FIG. 18B is a cross-sectional view showing an example in which a resist 800 is formed in order to pattern the oxide semiconductor 103. In FIG. 18B, a technique such as halftone exposure is used so that the film thickness of the resist 800 in a portion corresponding to the SD region 1032 of the oxide semiconductor 103 is larger than that in other portions.
  • FIG. 18C is a cross-sectional view showing a state where the entire oxide semiconductor 103 is patterned by etching.
  • FIG. 18D is a cross-sectional view showing a state where the resist 800 is removed by oxygen plasma ashing, for example. By ashing, the resist 800 is removed in a portion of the oxide semiconductor 103 other than the SD region 1032.
  • FIG. 18E is a cross-sectional view showing a state where the oxide semiconductor 103 except the SD region 1032 is thinned by etching.
  • FIG. 18F is a cross-sectional view showing a state where the resist 800 has been removed.
  • the oxide semiconductor 103 in which the thickness of the channel region 1031 is t1 is formed while the thickness of the SD region 1032 is kept at t2.
  • the third process has the smallest number of additional processes.
  • the film thickness t1 of the channel region 1031 of the oxide semiconductor 103 is controlled by etching, it is necessary to take care so that the film thickness distribution in the channel region 1031 of the oxide semiconductor 103 is not deteriorated. It is also necessary to pay attention to the influence of the etching on the channel region 1031 of the oxide semiconductor 103.
  • the resist is removed by using a technique such as halftone exposure for the resist 800 and by plasma ashing, it is necessary to pay attention to the condition control in these steps.
  • FIG. 19 is a cross-sectional view of the display area of the organic EL display device.
  • the structure shown in FIG. 19 is a liquid crystal display device shown in FIG. 3 until an oxide semiconductor TFT is formed, covered with an organic passivation film 112, and a through hole 130 for electrically connecting the TFT and the lower electrode 150 is formed. Is the same as.
  • a lower electrode 150 as an anode is formed on the organic passivation film 112.
  • a bank 160 having holes is formed on the lower electrode 150.
  • An organic EL layer 151 as a light emitting layer is formed in the hole of the bank 160.
  • An upper electrode 152 as a cathode is formed on the organic EL layer 151.
  • the upper electrode 152 is formed commonly to each pixel.
  • a protective film 153 having a SiN film or the like is formed so as to cover the upper electrode 152.
  • a circularly polarizing plate 155 for preventing reflection of external light is attached on the protective film 153 with an adhesive 154.
  • the process is the same as that of the liquid crystal display device described in the first embodiment until the oxide semiconductor TFT drain electrode 110, the source electrode 111, and the organic passivation film 112 that covers these are formed. Therefore, the present invention can be applied to an organic EL display device.
  • FIG. 20 shows an example in which the same structure as the organic EL display device is used as an optical sensor. That is, the organic EL display device is used as a light emitting element.
  • the light receiving element 500 is arranged on the lower surface of the TFT substrate 100 in the display region (light emitting element) of the organic EL display device described in FIG.
  • a face plate 600 formed of a transparent glass substrate or a transparent resin substrate is arranged on the upper surface of the light emitting element via an adhesive material 601.
  • the DUT 700 is placed on the face plate 600.
  • the light emitting region is composed of the organic EL layer 151, the lower electrode 150, and the upper electrode 152.
  • a window 400 without an organic EL layer, a lower electrode and an upper electrode is formed in the central portion of the light emitting region, and light can pass through this portion.
  • a reflective electrode is formed below the lower electrode 150, and the light L emitted from the organic EL layer 151 goes upward.
  • the light L emitted from the organic EL layer 151 is reflected by the object 700 to be measured, passes through the window 400, is received by the light receiving element 500 arranged below the TFT substrate 100, and the object 700 is present. Detect that there is. When the DUT 700 does not exist, reflected light does not exist, so that no current flows through the light receiving element 500. Therefore, the presence or absence of the DUT 700 can be measured.
  • FIG. 21 is a plan view of an optical sensor in which the sensor elements shown in FIG. 20 are arranged in a matrix.
  • scanning lines 91 extend in the lateral direction (x direction) from the scanning circuits 95 arranged on both sides.
  • a signal line 92 extends in the vertical direction (y direction) from the signal circuit 96 arranged on the lower side, and a power supply line 93 extends in the lower direction ( ⁇ y direction) from the power supply circuit 97 arranged on the upper side.
  • a region surrounded by the scanning line 91 and the signal line 92 or the scanning line 91 and the power supply line 93 is a sensor element 94.
  • a polysilicon semiconductor TFT can be used for the scanning circuit 95, the signal circuit 96, etc. in FIG. 21, and an oxide semiconductor TFT can be used for the switching TFT in each sensor element 94. Therefore, the oxide semiconductor TFT as described in the first and second embodiments can be applied to such an optical sensor.
  • a two-dimensional image can be read by not only measuring the presence or absence of the DUT 700 but also measuring the intensity of reflection from the DUT 700. Further, a color image or a spectral image can be detected by sensing for each color.
  • the resolution of the sensor is determined by the size of the sensor element 94 in FIG. 21, but the effective size of the sensor element can be adjusted by collectively driving a plurality of sensor elements 94 as necessary.
  • the present invention is not limited to such a configuration and is applicable to optical sensors using other detection methods. Can also be applied. Furthermore, the present invention can be applied not only to the optical sensor but also to other sensors using a semiconductor device substrate, such as a capacitance sensor.
  • Organic passivation film 113... Common electrode , 114... Capacitance insulating film, 115... Pixel electrode, 116... Alignment film, 130... Through hole, 131... Through hole, 150... Lower electrode, 151... Organic EL layer, 152... Cathode, 153... Protective layer, 154... Adhesive Material, 155... Polarizing plate, 160... Bank, 200... Counter substrate, 201... Color filter, 202... Black matrix, 203... Overcoat film, 204... Alignment film, 300... Liquid crystal layer, 301... Liquid crystal molecule, 400... Window , 500... Light receiving element, 600... Face plate, 601... Adhesive material, 700... Object to be measured, 800... Resist, 1031... Channel area, 1032... SD area, 1033... Projection, t1... Channel area film thickness, t2... SD Area film thickness

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Abstract

薄膜トランジスタ（ＴＦＴ）のＯＮ電流を増大させることを目的とする。このために、本発明は次のような構成をとる。すなわち、走査線と映像信号線に囲まれた画素が複数形成された表示領域を有する表示装置であって、前記画素は半導体１０３を有する薄膜トランジスタ（ＴＦＴ）を有し、前記半導体１０３のソース領域１０３２及びドレイン領域１０３２の膜厚ｔ２はチャネル領域１０３１の膜厚ｔ１よりも大きいことを特徴とする。

Description

表示装置及び半導体装置
　本発明は、ゲート電圧－ドレイン電流特性を改善したＴＦＴを有する表示装置あるいは半導体装置に関する。
　液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。一方、有機ＥＬ表示装置は、各画素に自発光する有機ＥＬ層とＴＦＴを配置することによってカラー画像を形成する。有機ＥＬ表示装置はバックライトを必要としないので、薄型化には有利である。
　ポリシリコン半導体は移動度が高いので、駆動回路用ＴＦＴとして適している。一方、酸化物半導体はＯＦＦ抵抗が高く、これを画素内におけるスイッチングＴＦＴとして用いるとＯＦＦ電流を小さくすることが出来る。しかし、酸化物半導体を用いたＴＦＴは特性のばらつきが大きいという問題を有している。
　特許文献１には、酸化物半導体を用いたＴＦＴにおいて、チャネル部を２層構成とすることによって、酸化物半導体を用いたＴＦＴの特性のばらつきを低減する構成が記載されている。
特許第５５０３６６７号
　ＴＦＴは、ゲート電圧によって、ＯＮ、ＯＦＦが制御される。酸化物半導体を用いたＴＦＴ（以後酸化物半導体ＴＦＴ）は、ポリシリコン半導体を用いたＴＦＴ（以後ポリシリコン半導体ＴＦＴ）に比べてＯＦＦ電流は小さくすることが出来るが、ＯＮ電流を大きくすることが課題である。
　本発明の課題は、特に酸化物半導体ＴＦＴにおいて、ＯＦＦ抵抗を大きく保ったまま、ＯＮ電流を大きくすることによって、応答特性等の優れた表示装置あるいは半導体装置を実現することである。
　本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
　（１）走査線と映像信号線に囲まれた画素が複数形成された表示領域を有する表示装置であって、前記画素は酸化物半導体を有する薄膜トランジスタ（ＴＦＴ）を有し、前記酸化物半導体のソース領域及びドレイン領域の膜厚はチャネル領域の膜厚よりも大きいことを特徴とする表示装置。
　（２）検出領域にセンサ素子が複数形成された半導体措置であって、前記センサ素子は酸化物半導体を有する薄膜トランジスタ（ＴＦＴ）を有し、前記酸化物半導体のソース領域及びドレイン領域の膜厚はチャネル領域の膜厚よりも大きいことを特徴とする半導体装置。
液晶表示装置の平面図である。 液晶表示装置の表示領域の平面図である。 液晶表示装置の表示領域の断面図である。 図３におけるＴＦＴ付近の断面図である。 従来例による酸化物半導体ＴＦＴの断面図である。 他の従来例による酸化物半導体ＴＦＴの断面図である。 ＳＤ抵抗が比較的小さい場合の、酸化物半導体ＴＦＴのゲート電圧－ドレイン電流特性の例である。 ＳＤ抵抗が比較的大きい場合の、酸化物半導体ＴＦＴのゲート電圧－ドレイン電流特性の例である。 酸化物半導体の膜厚とシート抵抗の関係の例を示すグラフである。 トップゲートの場合の酸化物半導体ＴＦＴの断面図である。 トップゲートの場合の酸化物半導体ＴＦＴの平面図である。 他の例のトップゲートの場合の酸化物半導体ＴＦＴの断面図である。 他の例のトップゲートの場合の酸化物半導体ＴＦＴの平面図である。 トップゲートにシールド電極が配置された場合の酸化物半導体ＴＦＴの断面図である。 トップゲートにシールド電極が配置された場合の酸化物半導体ＴＦＴの平面図である。 他の例のトップゲートにシールド電極が配置された場合の酸化物半導体ＴＦＴの断面図である。 他の例のトップゲートにシールド電極が配置された場合の酸化物半導体ＴＦＴの平面図である。 ボトムゲートの場合の酸化物半導体ＴＦＴの断面図である。 ボトムゲートの場合の酸化物半導体ＴＦＴの平面図である。 デュアルゲートの場合の酸化物半導体ＴＦＴの断面図である。 デュアルゲートの場合の酸化物半導体ＴＦＴの平面図である。 本発明による酸化物半導体を形成するプロセス例において、下地膜の上に酸化物半導体を形成した状態を示す断面図である。 図１６Ａに続く工程である。 図１６Ｂに続く工程である。 図１６Ｃに続く工程である。 図１６Ｄに続く工程である。 図１６Ｅに続く工程である。 酸化物半導体の断面形状である。 本発明による酸化物半導体を形成する他のプロセス例において、下地膜の上に酸化物半導体を形成した状態を示す断面図である。 図１７Ａに続く工程である。 図１７Ｂに続く工程である。 図１７Ｃに続く工程である。 図１７Ｄに続く工程である。 図１７Ｅに続く工程である。 図１７Ｆに続く工程である。 酸化物半導体の断面形状である。 本発明による酸化物半導体を形成するさらに他のプロセス例において、下地膜の上に酸化物半導体を形成した状態を示す断面図である。 図１８Ａに続く工程である。 図１８Ｂに続く工程である。 図１８Ｃに続く工程である。 図１８Ｄに続く工程である。 酸化物半導体の断面形状である。 有機ＥＬ表示装置の表示領域の断面図である。 光センサ装置の検出領域の断面図である。 光センサ装置の平面図である。
　以下、実施例によって本発明の内容を詳細に説明する。
　図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴ基板１００と対向基板２００がシール材１６によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。ＴＦＴ基板１００と対向基板２００が重なっている部分に表示領域１４が形成されている。
　ＴＦＴ基板１００の表示領域１４には、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２に囲まれた領域が画素１３になっている。ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域１５となっている。端子領域１５にはフレキシブル配線基板１７が接続している。液晶表示装置を駆動するドライバＩＣはフレキシブル配線基板１７に搭載されている。
　液晶は、自らは発光しないので、ＴＦＴ基板１００の背面にバックライトを配置している。液晶表示パネルはバックライトからの光を画素毎に制御することによって画像を形成する。フレキシブル配線基板１７は、バックライトの背面に折り曲げられることによって、液晶表示装置全体としての外形を小さくする。
　本発明の液晶表示装置では、表示領域１４に用いるＴＦＴには、リーク電流の少ない酸化物半導体を用いたＴＦＴが使用されている。また、シール材付近の額縁部分には、例えば、走査線駆動回路が形成されており、走査線駆動回路には、例えば、移動度の大きい、ポリシリコン半導体を用いたＴＦＴが使用されている。
　図２は、表示領域における画素の平面図である。図２は、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式における、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｔｉｃｈｉｎｇ）と呼ばれる方式の液晶表示装置である。図２では、酸化物半導体１０３を用いたＴＦＴが使用されている。酸化物半導体ＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。
　図２において、走査線１１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在し、横方向に配列している。走査線１１と映像信号線１２に囲まれた領域に画素電極１１５が形成されている。図２において、映像信号線１２と画素電極１１５との間に酸化物半導体１０３を有する酸化物半導体ＴＦＴが形成されている。酸化物半導体ＴＦＴにおいて、映像信号線１２がドレイン電極を構成し、走査線１１が分岐して酸化物半導体ＴＦＴのゲート電極１０５を構成している。酸化物半導体ＴＦＴのソース電極１１１は画素電極１１５側に延在し、スルーホール１３０を介して画素電極１１５と接続している。
　画素電極１１５は櫛歯状に形成されている。画素の下側には、容量絶縁膜を介してコモン電極１１３が平面状に形成されている。コモン電極１１３は各画素に連続して共通に形成されている。画素電極１１５に映像信号が供給されると、画素電極１１５とコモン電極１１３との間に液晶層を通過する電気力線が形成され、液晶分子を回転させることによって画像を形成する。なお、図２では、ＴＦＴと基板の間に形成される遮光膜（シールド電極）は省略されている。
　図３は、図２に対応する液晶表示装置の断面図の例である。図３では、酸化物半導体１０３を用いたＴＦＴが使用されている。酸化物半導体ＴＦＴはリーク電流が小さいので、スイッチングＴＦＴとして好適である。
　酸化物半導体には、ＩＧＺＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ　Ｇａｌｌｉｕｍ　Ｏｘｉｄｅ）等がある。本実施例では、酸化物半導体としてＩＧＺＯを使用している。
　図３において、ガラスあるいはポリイミド等の樹脂で形成されたＴＦＴ基板１００の上に遮光膜１０１が金属によって形成されている。この金属は、後で説明するゲート電極１０５等と同じ金属を使用してもよい。遮光膜１０１は、後で形成されるＴＦＴのチャネル部にバックライトからの光が照射されないように遮光するためのものである。
　遮光膜１０１の他の重要な役割は基板１００に帯電した電荷によって、酸化物半導体ＴＦＴが影響を受けることを防止することである。特に、基板１００をポリイミド等の樹脂で形成した場合、樹脂は帯電しやすく、ＴＦＴはこの影響を強く受けやすい。これを防止するには、遮光膜１０１に所定の電位を印加することによって、基板１００に帯電した電荷のＴＦＴへの影響を防止することが出来る。
　遮光膜１０１を覆って下地膜１０２が形成されている。下地膜１０２は、その上に形成される酸化物半導体１０３がＴＦＴ１００からの不純物によって汚染されることを防止する。下地膜１０２はシリコン酸化膜（以後ＳｉＯで代表させる）とシリコン窒化膜（以後ＳｉＮで代表させる）の積層膜で形成されることが多い。なお、アルミニウム酸化膜（以後ＡｌＯで代表させる）がさらに積層される場合もある。
　図３において、下地膜１０２の上にＴＦＴを構成する酸化物半導体１０３が形成されている。酸化物半導体１０３の厚さは１０ｎｍ乃至１００ｎｍである。酸化物半導体１０３を覆ってゲート絶縁膜１０４がＳｉＯによって形成される。ＳｉＯで形成されたゲート絶縁膜１０４は、酸化物半導体１０３に酸素を供給してチャネル特性を安定化させる。ゲート絶縁膜１０４を覆ってゲート電極１０５が形成される。
　ゲート電極１０５を覆って層間絶縁膜１０６が例えばＳｉＯによって形成されている。層間絶縁膜１０６の厚さは、例えば、１５０ｎｍ乃至３００ｎｍである。層間絶縁膜１０６の上に無機パッシベーション膜１０７が例えばＳｉＮによって形成される。無機パッシベーション膜１０７の厚さは、例えば、１００乃至２００ｎｍである。
　層間絶縁膜１０７、層間絶縁膜１０６、ゲート絶縁膜１０４を貫通してスルーホール１０８、１０９が形成されている。酸化物半導体１０３とドレイン電極１１０、あるいは、酸化物半導体１０３とソース電極１１１を接続するためである。図３におけるドレイン電極１１０は映像信号線１２が兼用し、ソース電極１１１はスルーホール１３０及び１３１を介して画素電極１１５と接続する。
　図３において、ドレイン電極１１０及びソース電極１１１を覆って有機パッシベーション膜１１２が形成されている。有機パッシベーション膜１１２は、例えば、アクリル樹脂等で形成される。有機パッシベーション膜１１２は平坦化膜としての役割と、映像信号線１２とコモン電極１１３間の浮遊容量を小さくするために、２乃至４μｍ程度と厚く形成される。ソース電極１１１と画素電極１１５を接続するために、有機パッシベーション膜１１２にスルーホール１３０が形成される。
　有機パッシベーション膜１１２の上にＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透明導電膜によってコモン電極１１３が形成される。コモン電極１１３は平面状に、複数の画素に共通に形成される。コモン電極１１３を覆って容量絶縁膜１１４がＳｉＮによって形成されている。容量絶縁膜１１４を覆ってＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透明導電膜によって画素電極１１５が形成されている。画素電極１１５は櫛歯状に形成される。容量絶縁膜１１４は、コモン電極１１３と画素電極１１５との間において画素容量を形成する。
　画素電極１１５を覆って配向膜１１６が形成されている。配向膜１１６は液晶分子３０１の初期配向方向を規定する。配向膜１１６の配向処理は、ラビングによる配向処理か偏光紫外線を用いた光配向処理が用いられる。ＩＰＳではプレティルト角は必要ないので、光配向処理が有利である。
　図３において、液晶層３００を挟んで、対向基板２００が配置している。対向基板２００にはカラーフィルタ２０１とブラックマトリクス２０２が形成され、その上にオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上に配向膜２０４が形成されている。配向膜２０４の作用および配向処理は、ＴＦＴ基板１００側の配向膜１１６と同じである。
　図３において、コモン電極１１３と画素電極１１５との間に電圧が印加されると、図３の矢印で示すような電気力線が発生し、液晶分子３０１を回転させて液晶層３００によるバックライトからの光の透過率を制御する。画素毎に光の透過率を制御することによって画像を形成する。
　図４は、図３におけるＴＦＴ付近の構成を示す詳細断面図である。図４において、酸化物半導体１０３は、ゲート電極１０５の下部に対応するチャネル領域１０３１と、その両側のドレイン領域１０３２及びソース領域１０３２に分かれている。以後ドレイン領域とソース領域を合わせてＳＤ領域１０３２と呼ぶこともある。チャネル領域１０３１でＯＮ、ＯＦＦの制御を行い、ＳＤ領域１０３２は、イオンインプランテーション等によって導通がとられるようになっている。
　図４に示すように、酸化物半導体１０３には、無機パッシベーション膜１０７、層間絶縁膜１０６、ゲート絶縁膜１０４に形成されたスルーホール１０８、１０９を介してドレイン電極１１０、ソース電極１１１が接続している。但し、以後の図では、図を複雑にしないために、層間絶縁膜１０６、無機パッシベーション膜１０７、スルーホール１０８、１０９、ドレイン電極１１０、ソース電極１１１を省略した図を用いて説明する。
　図５は従来例における酸化物半導体ＴＦＴの断面図である。図５では、酸化物半導体１０３を覆ってゲート絶縁膜１０４が形成されている。この構成は図３及び図４の構成と同様である。図５では、酸化物半導体１０３のチャネル領域１０３１の厚さｔ１は、ＳＤ領域１０３２の厚さｔ２と同じである。
　図６は、他の従来例における酸化物半導体ＴＦＴの断面図である。図６では、ゲート絶縁膜１０４はゲート電極１０５の下にのみ形成されている。酸化物半導体１０３がゲート絶縁膜１０４によって覆われていない部分は、図４等に示す層間絶縁膜１０６によって覆われている。図６において、チャネル領域１０３１には、ゲート絶縁膜１０４から酸素が供給される。
　図６の特徴は、酸化物半導体１０３のチャネル領域１０３１の厚さｔ１がＳＤ領域１０３２の厚さｔ２よりも大きいことである。ゲート電極１０５をマスクにしてゲート絶縁膜１０４をエッチングする時に、酸化物半導体１０３の表面も同時にエッチングされるからである。
　図７はＩＧＺＯを用いた酸化物半導体１０３の膜厚ｔとシート抵抗ＲＳの関係を示すグラフである。図７において、酸化物半導体１０３には、例えば、イオンインプランテーションによって、ボロン(Ｂ)が３×１０１５／ｃｍ２ドーズされている。図７の縦軸はシート抵抗（Ω／ｓｑ）、横軸は酸化物半導体の厚さ（ｎｍ）である。
　図７において、酸化物半導体１０３の膜厚ｔの増加とともにシート抵抗Ｒｓは急激に小さくなっている。仮に、酸化物半導体１０３の抵抗率が一定であれば、シート抵抗Ｒｓは膜厚ｔに反比例するはずであるが、図７では、シート抵抗Ｒｓは、膜厚ｔに対して、反比例の関係よりもはるかに急激に小さくなっている。これは、酸化物半導体１０３が薄くなるにしたがって、酸素の影響が大きくなり、酸化物半導体１０３の抵抗率が大きくなるためと考えられる。
　酸化物半導体ＴＦＴでは、リーク電流（ＯＦＦ電流）を小さくするために、チャネル領域１０３１における酸化物半導体１０３の厚さは小さくする必要がある。一方、酸化物半導体１０３のＳＤ領域１０３２の抵抗は小さいほうがよい。すなわち、ＯＮ電流は大きいほうがよいが、これは、ＳＤ領域１０３２の抵抗によって制御される。
　図８は、ＳＤ領域１０３２の抵抗が比較的小さい場合の、酸化物半導体ＴＦＴのゲート電圧とドレイン電流の関係を示すグラフである。図８において、横軸はゲート電圧Ｖｇ（Ｖ）で、縦軸はドレイン電流Ｉｄ（Ａ）である。データはドレイン電圧Ｖｄが１Ｖの場合と１０Ｖの場合である。図８に示すように、ドレイン電流Ｉｄは、ゲート電圧Ｖｇが１０Ｖを超えても、増加している。ゲート電圧Ｖｇを大きくするにしたがって、ドレイン電流を大きくすることが出来る。つまり、ＯＮ電流を大きくすることが出来る。
　図９は、ＳＤ領域１０３２の抵抗が比較的大きい場合の、酸化物半導体ＴＦＴのゲート電圧とドレイン電流の関係を示すグラフである。図９において、横軸はゲート電圧Ｖｇ（Ｖ）で、縦軸はドレイン電流Ｉｄ（Ａ）である。データはドレイン電圧Ｖｄが１Ｖの場合と１０Ｖの場合である。図９に示すように、ドレイン電流Ｉｄは、ゲート電圧Ｖｇが１０Ｖを超えると飽和してしまう。また、例えば、ゲート電圧Ｖｇが１０Ｖの時のドレイン電流の値も図８の場合に比較して小さい。つまり、ＯＮ電流を大きくすることが出来ない。
　本発明は、以上で説明した本願発明者の知見をもとになされたものであり、以下に具体的な実施例を説明する。図１０Ａは、実施例１における酸化物半導体ＴＦＴの断面図である。図１０Ａはトップゲートタイプの酸化物半導体ＴＦＴである。図１０Ａが図５と異なる点は、酸化物半導体１０３のＳＤ領域１０３２の厚さｔ２がチャネル領域１０３１の厚さｔ１よりも大きいことである。
　チャネル領域１０３１の厚さｔ１はＯＦＦ電流をどの程度にするかで決められる。チャネル領域１０３１の厚さｔ１は２００ｎｍ以下で１０ｎｍ以上、好ましくは６０ｎｍ以下で１０ｎｍ以上である。一方、酸化物半導体１０３のＳＤ領域１０３２の厚さｔ２はｔ１よりも厚くする。好ましくは、ｔ２－ｔ１は１０ｎｍ以上である。チャネル領域の厚さｔ１はチャネル領域１０３１の中央部で測定した値を用いればよい。また、ＳＤ領域１０３２の厚さｔ２はＳＤ領域１０３２において、最も厚い部分を測定すればよい。
　図１０Ｂは、図１０Ａの平面図である。酸化物半導体１０３のチャネル領域１０３１はゲート電極１０５によって覆われている。酸化物半導体１０３において、ゲート電極１０５で覆われた部分１１３１の厚さｔ１がゲート電極１０５で覆われていない部分１１３２の厚さｔ２よりも小さい。
　図１１Ａは、実施例１における酸化物半導体ＴＦＴの他の例を示す断面図である。図１１Ａが図６と異なる点は、酸化物半導体１０３のＳＤ領域１０３２の厚さｔ２がチャネル領域１０３１の厚さｔ１がよりも大きいことである。チャネル領域１０３１の厚さｔ１は２００ｎｍ以下で１０ｎｍ以上、好ましくは６０ｎｍ以下で１０ｎｍ以上である。一方、酸化物半導体１０３のＳＤ領域１０３２の厚さｔ２はｔ１よりも厚くする。好ましくは、ｔ２－ｔ１は１０ｎｍ以上である。
　チャネル領域１０３１の厚さｔ１はチャネル領域１０３１の中央部で測定した値を用いればよい。また、ＳＤ領域１０３２の厚さｔ２はＳＤ領域１０３２において、最も厚い部分を測定すればよい。ただし、図１１Ａで示す、酸化物半導体１０３の、ゲート電極１０５直下の端部における、酸化物半導体１０２の突起部分１０３３は、ＳＤ領域の厚さｔ２、あるいはチャネル領域の厚さｔ１の測定からは避けたほうがよい。
　図１１Ｂは図１１Ａの平面図である。図１１Ｂにおいて、酸化物半導体１０３のチャネル領域１０３１の両側において突起部１０３３が見えている他は図１０Ｂと同じである。
　図１２Ａは、図１０Ａに対して酸化物半導体１０３の下方に下地膜１０２を介して遮光膜１０１を配置した例である。遮光膜１０１の作用は図３において説明したとおりである。なお、遮光膜１０１に所定の電位、例えば、コモン電圧を印加すると、ＴＦＴ基板１００が帯電した場合に対するシールド効果を得ることが出来る。また、ゲート電圧を印加すると、遮光膜１０１をゲート電極として動作させることが出来、この場合はデュアルゲートのＴＦＴになる。
　図１２Ｂは図１２Ａの平面図である。図１２Ｂが図１０Ｂと異なる点は、酸化物半導体１０３の下側に遮光膜１０１が形成されている点である。遮光膜１０１の平面形状はゲート電極１０５の平面形状よりも大きく形成され、ゲート電極１０５の直下に形成される酸化物半導体１０３のチャネル領域１０３１を下面からカバーしている。
　図１３Ａは、図１１Ａに対して酸化物半導体１０３の下方に下地膜１０２を介して遮光膜１０１を配置した例である。遮光膜１０１の作用は図３において説明したとおりである。なお、遮光膜１０１に所定の電位、例えば、コモン電圧を印加すると、ＴＦＴ基板１００が帯電した場合に対するシールド効果を得ることが出来る。また、ゲート電圧を印加すると、ゲート電極として動作させることが出来、この場合はデュアルゲートのＴＦＴになる。
　図１３Ｂは図１３Ａの平面図である。図１３Ｂは、酸化物半導体１０３のチャネル領域１０３１の両側において突起部１０３３が見えている他は図１２Ｂと同じである。
　図１４Ａは本発明をボトムゲートタイプの酸化物半導体ＴＦＴに適用した例である。図１４Ａにおいて、ＴＦＴ基板１００の上に遮光膜１０１が形成されているが、図１４Ａでは、遮光膜１０１にゲート電圧を印加することによって、遮光膜１０１にボトムゲート電極としての役割を持たせている。図１４Ａが図１２Ａと異なる点は、ボトムゲート電極の役割を有している遮光膜１０１の面積が大きいことである。
　図１４Ｂは図１４Ａの平面図である。図１４Ｂにおいて、遮光膜（ボトムゲート電極）１０１は、平面で視て、横方向、縦方向とも、酸化物半導体１０３よりも大きい。すなわち、遮光膜（ボトムゲート電極）１０１は、酸化物半導体１０３を下面から完全に覆っている。なお、図１４Ａでは、酸化物半導体１０３全体がゲート電極１０１の影響を受けるように見えるが、実際には、ＳＤ領域１０３２はイオンインプランテーションによってイオンがドープされたり、金属が接触したりして抵抗が小さくなっているので、図１４Ａにおいても、酸化物半導体にチャネル領域１０３１とＳＤ領域１０３２が存在している。
　図１５Ａは、本発明をデュアルゲートタイプの酸化物半導体ＴＦＴに適用した例である。図１５Ａが図１４Ａと異なる点は、酸化物半導体１０３の上にゲート絶縁膜１０４を介してトップゲート電極１０５が形成されている点である。これによって、図１４ＡのＴＦＴをデュアルゲートタイプのＴＦＴとして動作させることが出来る。
　図１５Ｂは図１５Ａの平面図である。図１５Ｂが図１５Ａと異なる点は、酸化物半導体１０３の上にトップゲート電極１０５が形成されている点である。図１５において、酸化物半導体１０３は、ゲート絶縁膜１０４の下に形成されているので、点線で描かれている。図１５Ｂでは、酸化物半導体１０３及びトップゲート１０５を下方から遮光膜（ボトムゲート電極）１０１が覆っている構成となっている。
　実施例２は、実施例１で説明した、チャネル領域１０３１の厚さｔ１よりもＳＤ領域１０３２の厚さｔ２の方が大きい酸化物半導体１０３を形成するプロセスを開示するものである。
　図１６Ａ乃至図１６Ｇは、第１のプロセスを示す断面図である。図１６Ａは下地膜１０２の上に酸化物半導体１０３を被着した状態を示す断面図である。酸化物半導体１０３は例えば、スパッタリングで形成することが出来る。図１６Ａにおける酸化物半導体１０３の厚さは、最終的な酸化物半導体１０３のチャネル領域１０３１の厚さよりも大きい。
　図１６Ｂは酸化物半導体１０３をパターニングするために、レジスト８００を形成した例である。図１６Ｃは、レジスト８００で覆われた部分以外の酸化物半導体１０３をエッチングで除去している例である。酸化物半導体１０３は塩素ガス系のドライエッチングまたはシュウ酸などのウェットエッチングによって除去することが出来る。図１６Ｄは、酸化物半導体１０３をエッチング後、レジストを除去した例である。
　図１６Ｅは、酸化物半導体１０３のチャネル領域１０３１の厚さを小さくするために、ＳＤ領域１０３２にレジスト８００を形成した状態を示す断面図である。図１６Ｆは、チャネル領域１０３１に対し、エッチングによって、膜厚を小さくしている状態を示す断面図である。エッチングは塩素ガス系のドライエッチングまたはシュウ酸などのウェットエッチングを用いることが出来る。
　図１６Ｇは、エッチングによって、チャネル領域１０３１の厚さを小さくした後、レジスト８００を除去した状態を示す断面図である。図１６Ａ乃至図１６Ｇは、プロセスの増加が比較的少ない反面、エッチングによって、膜厚を制御するので、酸化物半導体１０３のチャネル領域１０３１における面内膜厚分布が悪化しないように注意する必要がある。また、エッチングによる、酸化物半導体１０３のチャネル領域への影響にも注意する必要がある。
　図１７Ａ乃至図１７Ｈは、第２のプロセスを示す断面図である。第２のプロセスでは、酸化物半導体１０８を２回に分けて形成する。図１７Ａは下地膜１０２の上に酸化物半導体１０３を被着した状態を示す断面図である。この時の酸化物半導体１０３の厚さは、最終的な酸化物半導体１０３におけるＳＤ領域１０３２の厚さｔ２とチャネル領域１０３１の厚さｔ１の差（ｔ２－ｔ１）である。
　図１７Ｂは酸化物半導体１０３のＳＤ領域１０３２に対応する部分のみ酸化物半導体１０３を残すために、レジスト８００を形成した状態を示す断面図である。図１７Ｃは酸化物半導体１０３を、レジスト８００が形成されたＳＤ領域１０３２のみ残して、エッチングによって除去している状態を示す断面図である。エッチングは、例えば、塩素ガス系のドライエッチングやシュウ酸などのウェットエッチングによって行うことが出来る。図１７Ｄはレジスト８００を除去した状態を示す断面図である。
　図１７Ｅは、第２回目の酸化物半導体１０３の被着を行った状態を示す断面図である。この時の酸化物半導体１０３の被着膜厚は、チャネル領域１０３１の厚さｔ１と同じである。したがって、ＳＤ領域１０３２における酸化物半導体１０３の厚さはｔ２となる。図１７Ｆは、チャネル領域１０３１とＳＤ領域１０３２を覆うようにレジスト８００を形成した状態を示す断面図である。
　図１７Ｇは、エッチングによって酸化物半導体１０３全体をパターニングした状態を示す断面図である。図１７Ｈは、レジストを除去した状態を示す断面図である。これによって、チャネル領域１０３１の厚さがｔ１、ＳＤ領域１０３２の厚さがｔ２である酸化物半導体１０３が形成される。図１７ＨのＳＤ領域１０３２では、最初に形成した酸化物半導体と２回目に形成した酸化物半導体との２層構造になっており、これを点線で表している。
　第２のプロセスでは、追加工程数が多くなるが、チャネル領域１０３１のハーフエッチングが無いので、チャネル領域１０３１の面内膜厚のばらつきを小さくすることが出来るとともに、エッチングによるチャネル領域１０３１へのダメージを無くすことが出来る。また、酸化物半導体１０３のＳＤ領域１０３２は２層構成となっているので、第１層と第２層の材料や被着時の条件を異ならせることによって、酸化物半導体ＴＦＴが最適特性となるように制御することが出来る。例えば、最初に被着する酸化物半導体を抵抗率の小さな材料または被着条件にすることによって、ＯＮ電流をさらに大きくすることが出来る。
　図１８Ａ乃至図１８Ｆは、第３のプロセスを示す断面図である。図１８Ａは下地膜１０２の上に酸化物半導体１０３を被着した状態を示す断面図である。図１８Ａにおける酸化物半導体１０３の厚さは、最終的な酸化物半導体１０３のチャネル領域１０３１の厚さよりも大きい。図１８Ｂは酸化物半導体１０３をパターニングするために、レジスト８００を形成した例を示す断面図である。図１８Ｂでは、ハーフトーン露光などの技術を用いて酸化物半導体１０３のＳＤ領域１０３２に対応する部分のレジスト８００の膜厚が他の部分よりも大きくなるように形成している。
　図１８Ｃは、エッチングによって、酸化物半導体１０３全体をパターニングした状態を示す断面図である。図１８Ｄは、例えば、酸素プラズマアッシングによって、レジスト８００を削っている状態を示す断面図である。アッシングによって、酸化物半導体１０３のＳＤ領域１０３２を除く部分において、レジスト８００が除去される。
　図１８Ｅは、酸化物半導体１０３のＳＤ領域１０３２以外をエッチングによって薄くしている状態を示す断面図である。図１８Ｆは、レジスト８００を除去した状態を示す断面図である。その結果、ＳＤ領域１０３２の厚さはｔ２に保たれたまま、チャネル領域１０３１の厚さはｔ１である酸化物半導体１０３が形成される。
　第３プロセスは、追加プロセス数が最も少ない。しかし、エッチングによって、酸化物半導体１０３のチャネル領域１０３１の膜厚ｔ１を制御するので、酸化物半導体１０３のチャネル領域１０３１における膜厚分布が悪化しないように注意する必要がある。また、エッチングによって、酸化物半導体１０３のチャネル領域１０３１への影響にも注意する必要がある。さらに、レジスト８００に対してハーフトーン露光などの技術を使用することと、プラズマアッシングによって、レジストを削るので、これらの工程における条件制御に注意する必要がある。
　実施例１及び２では、本発明を液晶表示装置に適用する場合について説明した。しかし、本発明は、液晶表示装置に限らず、有機ＥＬ表示装置にも適用することができる。図１９は有機ＥＬ表示装置の表示領域の断面図である。図１９の構成は、酸化物半導体ＴＦＴを形成し、これを有機パッシベーション膜１１２で覆い、ＴＦＴと下部電極１５０と導通をとるためのスルーホール１３０を形成するまでは、図３に示す液晶表示装置と同様である。
　図１９において、有機パッシベーション膜１１２の上にアノードとしての下部電極１５０が形成されている。下部電極１５０の上に、ホールを有するバンク１６０が形成されている。バンク１６０のホール内に発光層としての有機ＥＬ層１５１が形成されている。有機ＥＬ層１５１の上にカソードとしての上部電極１５２が形成されている。上部電極１５２は各画素共通に形成されている。上部電極１５２を覆ってＳｉＮ膜等を有する保護膜１５３が形成されている。保護膜１５３の上に外光の反射を防止するための、円偏光板１５５が粘着剤１５４を介して貼り付けられている。
　図１９に示すように、酸化物半導体ＴＦＴ用ドレイン電極１１０、ソース電極１１１、これらを覆う有機パッシベーション膜１１２を形成するまでは、実施例１で説明した液晶表示装置と同じである。したがって、有機ＥＬ表示装置においても本発明を適応することが出来る。
　本発明は、表示装置のみでなく、センサ装置等、種々の半導体装置に適用することが出来る。センサ装置には多くの種類が存在する。図２０は、有機ＥＬ表示装置と同様な構成を光センサとして使用した場合の例である。すなわち、有機ＥＬ表示装置を発光素子として使用している。図２０おいては、図１９で説明した有機ＥＬ表示装置の表示領域（発光素子）において、ＴＦＴ基板１００の下面に受光素子５００を配置している。発光素子の上面においては、粘着材６０１を介して、透明なガラス基板または透明な樹脂基板で形成されたフェースプレート６００が配置している。被測定物７００は、フェースプレート６００の上に載置する。
　発光素子において、発光領域は、有機ＥＬ層１５１、下部電極１５０、上部電極１５２で構成される。発光領域の中央部分には、有機ＥＬ層、下部電極、上部電極が存在しないウィンドウ４００が形成されており、この部分は光が通過することが出来る。なお、下部電極１５０の下層には反射電極が形成され、有機ＥＬ層１５１で発光した光Ｌは上方に向かう。
　図２０において、有機ＥＬ層１５１から出射した光Ｌは被測定物７００で反射して、ウィンドウ４００を通して、ＴＦＴ基板１００の下部に配置した受光素子５００によって受光され、被測定物７００が存在していることを検出する。被測定物７００が存在しない場合は反射光が存在しないので、受光素子５００には電流が流れない。したがって、被測定物７００の存在の有無を測定することが出来る。
　図２１は、図２０に示すセンサ素子をマトリクス状に配置した光センサの平面図である。図２１において、両側に配置した走査回路９５から走査線９１が横方向（ｘ方向）に延在している。下側に配置した信号回路９６から信号線９２が縦方向（ｙ方向）に延在し、上側に配置した電源回路９７から電源線９３が下方向（－ｙ方向）に延在している。走査線９１と信号線９２、あるいは、走査線９１と電源線９３で囲まれた領域がセンサ素子９４である。
　図２１における走査回路９５、信号回路９６等にはポリシリコン半導体ＴＦＴを用い、各センサ素子９４におけるスイッチングＴＦＴには、酸化物半導体ＴＦＴを用いることが出来る。したがって、このような光センサにおいても、実施例１及び実施例２で説明したような酸化物半導体ＴＦＴを適用することが出来る。
　なお、本実施例における光センサにおいては、単に、被測定物７００の有無のみでなく、被測定物７００からの反射の強度を測定することによって、２次元画像を読み取ることが出来る。また、色毎にセンシングすることによって、カラー画像、あるいは、分光画像を検出することも出来る。センサの分解能は、図２１におけるセンサ素子９４の大きさによって決まるが、必要に応じて複数のセンサ素子９４を纏めて駆動することによって実効的なセンサ素子の大きさを調整することが出来る。
　図２０及び図２１の例では、有機ＥＬ表示装置と同様な構成を光センサに応用した例であるが、本発明は、このような構成のみでなく、他の検出方法を用いた光センサにも適用することができる。さらに本発明は、光センサのみでなく、例えば容量センサ等、半導体装置基板を用いた他のセンサにも適用することができる。
　１１…走査線、　１２…映像信号線、　１３…画素、　１４…表示領域、　１５…端子領域、　１６…シール材、　１７…フレキシブル配線基板、　９０…検出領域、　９１…走査線、　９２…信号線、　９３…電源線、　９４…センサ素子、　９５…走査回路、　９６…信号回路、　９７…電源回路、　１００…ＴＦＴ基板、　１０１…遮光膜、　１０２…下地膜、　１０３…酸化物半導体、　１０４…ゲート絶縁膜、　１０５…ゲート電極、　１０６…層間絶縁膜、　１０７…無機パッシベーション膜、　１０８…スルーホール、　１０９…スルーホール、　１１０…ドレイン電極、　１１１…ソース電極、　１１２…有機パッシベーション膜、　１１３…コモン電極、　１１４…容量絶縁膜、　１１５…画素電極、　１１６…配向膜、　１３０…スルーホール、　１３１…スルーホール、　１５０…下部電極、　１５１…有機ＥＬ層、　１５２…カソード、　１５３…保護層、　１５４…粘着材、　１５５…偏光板、　１６０…バンク、　２００…対向基板、　２０１…カラーフィルタ、　２０２…ブラックマトリクス、　２０３…オーバーコート膜、　２０４…配向膜、　３００…液晶層、　３０１…液晶分子、　４００…ウィンドウ、　５００…受光素子、　６００…フェースプレート、　６０１…粘着材、　７００…被測定物、　８００…レジスト、　１０３１…チャネル領域、　１０３２…ＳＤ領域、　１０３３…突起、　ｔ１…チャネル領域膜厚、　ｔ２…ＳＤ領域膜厚

Claims (20)

  1. 　基板と、前記基板上に位置し酸化物半導体を有する薄膜トランジスタと、を有する表示装置であって、
    　前記酸化物半導体のソース領域及びドレイン領域の膜厚はチャネル領域の膜厚よりも厚いことを特徴とする表示装置。
  2. 　前記ドレイン領域の最も厚い部分における膜厚及び前記ソース領域の最も厚い部分における膜厚は、前記チャネル領域の中央部における膜厚よりも１０ｎｍ以上厚いことを特徴とする請求項１に記載の表示装置。
  3. 　前記チャネル領域の中央において、前記チャネル領域の厚さは２００ｎｍ以下で１０ｎｍ以上であることを特徴とする請求項１に記載の表示装置。
  4. 　前記チャネル領域の中央において、前記チャネル領域の厚さは６０ｎｍ以下で１０ｎｍ以上であることを特徴とする請求項１に記載の表示装置。
  5. 　前記ドレイン領域及び前記ソース領域は２層構造であり、前記チャネル領域は１層構造であることを特徴とする請求項１に記載の表示装置。
  6. 　前記ドレイン領域及び前記ソース領域は第１の酸化物半導体からなる第１の層と第２の酸化物半導体からなる第２の層からなる２層構造であり、
    　前記第１の層は、前記第２の層と前記基板との間に位置し、
    　前記第１の層の抵抗率が前記第２の層の抵抗率よりも小さいことを特徴とする請求項５に記載の表示装置。
  7. 　前記薄膜トランジスタは、前記酸化物半導体の一部と平面視で重なるゲート電極と、前記酸化物半導体の前記一部と前記ゲート電極との間に位置するゲート絶縁膜と、を有し、
    　前記酸化物半導体は、前記ゲート絶縁膜と平面視で重ならない領域を有することを特徴とする請求項１に記載の表示装置。
  8. 　前記チャネル領域は、前記ソース領域に接する部分と前記ドレイン領域に接する部分とに、突起部を有し、
    　前記突起部の厚さは、前記チャネル領域の中央部の厚さよりも厚いことを特徴とする請求項１に記載の表示装置。
  9. 　基板と、
    　前記基板上に位置し、酸化物半導体とゲート電極とを有する薄膜トランジスタと、を有する表示装置であって、
    　前記酸化物半導体は、前記ゲート電極と平面視で重なる第１領域と、前記ゲート電極と平面視で重ならない第２領域と、を有し、
    　前記第１領域の少なくとも一部は、前記第２領域の厚さよりも薄いことを特徴とする表示装置。
  10. 　前記酸化物半導体は、チャネル領域とソース領域とドレイン領域とを有し、
    　前記チャネル領域の少なくとも一部は、前記ドレイン領域の厚さ及び前記ソース領域の厚さよりも薄いことを特徴とする請求項９に記載の表示装置。
  11. 　前記チャネル領域は、前記ソース領域に接する部分と前記ドレイン領域に接する部分とに、突起部を有し、
    　前記突起部の厚さは、前記チャネル領域の中央部の厚さよりも厚いことを特徴とする請求項１０に記載の表示装置。
  12. 　前記突起部の厚さは、前記ドレイン領域の厚さ及び前記ソース領域の厚さよりも厚いことを特徴とする請求項１１に記載の表示装置。
  13. 　基板と、前記基板上に位置するセンサ素子と、を有する半導体措置であって、
    　前記センサ素子は酸化物半導体を有する薄膜トランジスタを有し、
    　前記酸化物半導体のチャネル領域の少なくとも一部は、前記酸化物半導体のドレイン領域の厚さ及びソース領域の厚さよりも薄いことを特徴とする半導体装置。
  14. 　前記ドレイン領域の最も厚い部分における膜厚及び前記ソース領域の最も厚い部分における膜厚は、前記チャネル領域の中央部における膜厚よりも１０ｎｍ以上厚いことを特徴とする請求項１３に記載の半導体装置。
  15. 　前記チャネル領域の中央において、前記チャネル領域の厚さは６０ｎｍ以下で１０ｎｍ以上であることを特徴とする請求項１３に記載の半導体装置。
  16. 　前記ドレイン領域及び前記ソース領域は第１の酸化物半導体からなる第１の層と第２の酸化物半導体からなる第２の層からなる２層構造であり、
    　前記チャネル領域は１層構造であり、
    　前記第１の層は、前記第２の層と前記基板との間に位置し、
    　前記第１の層の抵抗率が前記第２の層の抵抗率よりも小さいことを特徴とする請求項１３に記載の半導体装置。
  17. 　前記薄膜トランジスタは、前記酸化物半導体の一部と平面視で重なるゲート電極と、前記酸化物半導体の前記一部と前記ゲート電極との間に位置するゲート絶縁膜と、を有し、
    　前記酸化物半導体は、前記ゲート絶縁膜と平面視で重ならない領域を有することを特徴とする請求項１３に記載の表示装置。
  18. 　前記チャネル領域は、前記ソース領域に接する部分と前記ドレイン領域に接する部分とに、突起部を有し、
    　前記突起部の厚さは、前記チャネル領域の中央部の厚さよりも厚いことを特徴とする請求項１３に記載の表示装置。
  19. 　前記突起部の厚さは、前記ドレイン領域の厚さ及び前記ソース領域の厚さよりも厚いことを特徴とする請求項１８に記載の表示装置。
  20. 　前記半導体装置は光センサ装置であることを特徴とする請求項１３に記載の半導体装置。
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