JP2011119518A - 薄膜トランジスタ - Google Patents

Abstract

【課題】イオン注入を行わずに低コストで製造できる構造形態を備えた薄膜トランジスタを提供する。
【解決手段】基板１０上（又は第１下地膜１１乃至第２下地膜１２上）に設けられたポリシリコン半導体膜１３と、ポリシリコン半導体膜１３上に離間して設けられたソース電極１５ｓ及びドレイン電極１５ｄと、ポリシリコン半導体膜１３上にゲート絶縁膜１４を介して設けられたゲート電極１５ｇとを少なくとも有する。ポリシリコン半導体膜１３は、面内方向にソース電極接続領域１３ｓ、チャネル領域１３ｃ及びドレイン電極接続領域１３ｄを有し、チャネル領域１３ｃにはドーパントが含まれておらず、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄは基板１０側からソース電極側及びドレイン電極側に向かってドーパント一定濃度層２１とドーパント減少傾斜層２２’とを有する。
【選択図】図１

Description

本発明は、薄膜トランジスタに関し、さらに詳しくは、イオン注入を行わずに低コストで製造できる構造形態を備えた薄膜トランジスタに関する。

薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）及び有機ＥＬディスプレイ等の駆動素子として用いられている。薄膜トランジスタには各種の構造形態があるが、低コストで製造可能な構造形態の代表例として、ポリシリコン半導体膜でチャネル領域、ソース側拡散領域及びドレイン側拡散領域を構成し、絶縁膜を設けた後にゲート電極、ソース電極及びドレイン電極を一度の成膜とパターニングで同時形成することができるトップゲート・トップコンタクト型の薄膜トランジスタを挙げることができる。

こうした薄膜トランジスタの作製方法の一例としては、先ず、基材上にアモルファス半導体膜を形成した後にアニールしてポリシリコン半導体膜とし、次いで、ポリシリコン半導体膜上にイオン注入用マスクを形成した後にイオン注入と活性化アニールとを行って所定領域にソース側拡散領域とドレイン側拡散領域を形成し、次いで、イオン注入用マスクを除去した後に前記拡散領域を含むポリシリコン半導体膜をパターニング（アイランド化）し、次いで、アイランド化したポリシリコン半導体膜を覆うように絶縁膜を形成した後に前記拡散領域上にコンタクトホールを形成し、次いで、全面に金属膜を形成した後にパターニングしてゲート電極、ソース電極及びドレイン電極を一括形成する（例えば特許文献１〜３を参照）。

特開平７−１７６７５３号公報 特開平９−２１３６３０号公報 特開平１１−３０７７７７号公報

上記したトップゲート・トップコンタクト型の薄膜トランジスタの製造方法は、ゲート電極、ソース電極及びドレイン電極を一度の成膜とパターニングで同時形成することができる点においては低コストで製造可能な構造形態ではあるものの、高価なイオン注入装置が必要であるとともにイオン注入時に危険なガスを使用しなければならない等の問題がある。

本発明者は、上記問題を解決するための研究を行っている過程で、図１０に示すように、先ず、シリコン半導体膜成膜用のスパッタリングターゲットにドーパントを含有させてスパッタリングを行い、ドーパントを含有する導電性半導体膜１１１を基板１１０上に形成し（図１０（Ａ）参照）、次いで、その導電性半導体膜１１１をパターニングしてソース側拡散領域１１１ｓとドレイン側拡散領域１１１ｄとを形成し（図１０（Ｂ）参照）、次いで、そのソース側拡散領域１１１ｓとドレイン側拡散領域１１１ｄを覆うようにシリコン半導体膜１１２を形成した後にチャネル領域を形成するためのマスク１１３を形成し（図１０（Ｃ）参照）、次いで、パターニングしてチャネル領域にシリコン半導体膜１１２をパターン形成し（図１０（Ｄ）参照）、次いで、全面に絶縁膜１１４を形成した後に前記拡散領域１１１ｓ、１１１ｄ上にコンタクトホール１１６を形成し（図１０（Ｅ）参照）、次いで、全面に金属膜を形成した後にパターニングしてゲート電極１１５ｇ、ソース電極１１５ｓ及びドレイン電極１１５ｄを一括形成する（図１０（Ｆ）参照）、イオン注入を不要としたトップゲート・トップコンタクト型の薄膜トランジスタの製造方法を検討した。しかしながら、シリコン半導体膜１１２と導電性半導体膜１１１とのエッチングレートがほぼ同じであることから、チャネル領域にシリコン半導体膜１１２を形成する際（図１０（Ｄ）参照）に、ソース側拡散領域１１１ｓとドレイン側拡散領域１１１ｄとがオーバーエッチングされ易いという問題があった。こうした問題に対しては、エッチング制御を厳格に管理する必要があり、低コストでの生産には逆行してしまう。

本発明は、上記課題を解決するためになされたものであって、その目的は、イオン注入を行わずに低コストで製造できる構造形態を備えた薄膜トランジスタを提供することにある。

上記課題を解決するための本発明に係る薄膜トランジスタは、基板上に設けられたポリシリコン半導体膜と、前記ポリシリコン半導体膜上に離間して設けられたソース電極及びドレイン電極と、前記ポリシリコン半導体膜の上又は下にゲート絶縁膜を介して設けられたゲート電極とを少なくとも有する薄膜トランジスタであって、前記ポリシリコン半導体膜は、面内方向にソース電極接続領域、チャネル領域及びドレイン電極接続領域を有し、該チャネル領域にはドーパントが含まれておらず、該ソース電極接続領域及びドレイン電極接続領域は基板側からソース電極側及びドレイン電極側に向かってドーパント一定濃度層とドーパント減少傾斜層とを有することを特徴とする。

この発明によれば、（ア）ゲート電極、ソース電極及びドレイン電極を一度の成膜とパターニングで同時形成することができる点において低コストで製造可能な構造形態であるトップゲート・トップコンタクト型の薄膜トランジスタを、高価なイオン注入装置を必要とせず且つイオン注入時の危険なガスを使用しないで得ることができる。イオン注入を行わないことを示す構造形態は、前記のドーパント減少傾斜層がドーパント一定濃度層の上に設けられていることに因る。さらに、（イ）ソース電極接続領域及びドレイン電極接続領域の上層を構成するドーパント減少傾斜層と、ドーパントが含まれていないチャネル領域のポリシリコン半導体膜とが同時成膜された構造形態を呈するので、その構造形態は、チャネル領域のみをパターン形成する場合のような厳格なエッチング制御を不要とする構造形態である。したがって、本発明に係る薄膜トランジスタによれば、イオン注入を行わずに低コストで製造できる構造形態を備えている。

なお、この発明は、ポリシリコン半導体膜の下にゲート絶縁膜を介してゲート電極が設けられているボトムゲート・トップコンタクト型の薄膜トランジスタを含み、この場合には、ゲート電極、ソース電極及びドレイン電極を一度の成膜とパターニングで同時形成することはできないが、少なくとも高価なイオン注入装置を必要とせず且つイオン注入時の危険なガスを使用しないで得ることができ、さらにチャネル領域のみをパターン形成する場合のような厳格なエッチング制御を不要とする構造形態であるので、いずれにしても、トップゲート・トップコンタクト型の薄膜トランジスタの場合と同様、イオン注入を行わずに低コストで製造できる構造形態を備えている。

本発明に係る薄膜トランジスタにおいて、前記チャネル領域のポリシリコン半導体膜の厚さと、前記ソース電極接続領域及びドレイン電極接続領域のドーパント減少傾斜層の厚さとが同じである。

この発明によれば、チャネル領域のポリシリコン半導体膜の厚さと、ソース電極接続領域及びドレイン電極接続領域のドーパント減少傾斜層の厚さとが同じであるので、両者は同時成膜された構造形態ということができる。こうした構造形態は、チャネル領域のみをパターン形成する場合のような厳格なエッチング制御を不要とする構造形態であるので、イオン注入を行わずに低コストで製造できる。

本発明に係る薄膜トランジスタにおいて、前記ドーパントが、ｎ型ドーパントであるリン、ヒ素及びアンチモンのうちのいずれか、又は、ｐ型ドーパントであるボロン及びアルミニウムのうちのいずれかである。

この発明によれば、ソース電極接続領域及びドレイン電極接続領域をｎ型とすることもできるしｐ型とすることもできる。

本発明に係る薄膜トランジスタにおいて、前記ドーパント減少傾斜層のドーパント濃度が、６×１０^１８〜３×１０^１９／ｃｍ^３である。

この発明によれば、ドーパント減少傾斜層のドーパント濃度を前記範囲内とするので、ソース電極及びドレイン電極とドーパント減少傾斜層との間のコンタクト抵抗を問題が生じない程度に確保することができる。

本発明に係る薄膜トランジスタにおいて、前記基板がプラスチック基板である。

この発明によれば、イオン注入を不要とする構造形態を備えるので、ロール・トゥ・ロールで連続成膜可能なスパッタリング装置で製造可能となり、そのため、ロール巻き可能なプラスチック基板を適用することができる。その結果、プラスチック基板を適用したフレキシブルな薄膜トランジスタ搭載基板を連続製造でき、低コストな薄膜トランジスタとなる。

本発明に係る薄膜トランジスタによれば、高価なイオン注入装置を必要とせず且つイオン注入時の危険なガスを使用しないで得ることができ、さらにチャネル領域のみをパターン形成する場合のような厳格なエッチング制御を不要とする構造形態であるので、トップゲート・トップコンタクト型及びボトムゲート・トップコンタクト型のいずれの薄膜トランジスタにおいてもイオン注入を行わずに低コストで製造できる薄膜トランジスタである。こうした低コストの薄膜トランジスタは、液晶ディスプレイ及び有機ＥＬディスプレイ等の駆動素子及び回路素子として好ましく用いることができる。

また、本発明に係る薄膜トランジスタによれば、イオン注入を不要とする構造形態を備えるので、ロール巻き可能なフレキシブルなプラスチック基板を適用でき、その場合には、ロール・トゥ・ロールで連続成膜可能なスパッタリング装置で製造可能である。その結果、薄膜トランジスタ搭載基板を連続製造でき、低コストな薄膜トランジスタとなる。

本発明に係る薄膜トランジスタの一例を示す模式断面図である。 半導体膜の構造形態を説明するための拡大図である。 ドーパント減少傾斜層及びドーパント一定濃度層の深さ方向におけるドーパント濃度の説明図である。 本発明に係る薄膜トランジスタの他の一例を示す模式断面図である。 薄膜トランジスタの製造方法の工程例（その１）を示す説明図である。 薄膜トランジスタの製造方法の工程例（その２）を示す説明図である。 実施例１のＶｄ−Ｉｄ曲線である。 参考例１のＶｄ−Ｉｄ曲線である。 参考例１で得られた半導体膜のＳＩＭＳ結果である。 薄膜トランジスタの製造方法の他の工程例を示す説明図である。

以下、本発明に係る薄膜トランジスタについて図面を参照しつつ説明する。本発明は図面の形態や以下の実施形態に限定されるものではない。

［薄膜トランジスタ］
本発明に係る薄膜トランジスタ（以下「ＴＦＴ」ともいう。）１は、図１に示すように、基板１０上（又は第１下地膜１１乃至第２下地膜１２上）に設けられたポリシリコン半導体膜１３と、ポリシリコン半導体膜１３上に離間して設けられたソース電極１５ｓ及びドレイン電極１５ｄと、ポリシリコン半導体膜１３上にゲート絶縁膜１４を介して設けられたゲート電極１５ｇとを少なくとも有している。このＴＦＴ１において、ポリシリコン半導体膜１３は、面内方向にソース電極接続領域１３ｓ、チャネル領域１３ｃ及びドレイン電極接続領域１３ｄを有し、チャネル領域１３ｃにはドーパントが含まれておらず、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄは基板１０側からソース電極側及びドレイン電極側に向かってドーパント一定濃度層２１とドーパント減少傾斜層２２’とを有することに特徴がある。この構造形態は、トップゲート・トップコンタクト型のＴＦＴである。

本発明に係るＴＦＴ１は、ポリシリコン半導体膜１３の下にゲート絶縁膜１４を介してゲート電極１５ｇが設けられているボトムゲート・トップコンタクト型のＴＦＴであってもよい。詳しくは、図４に示すように、基板１０上（又は第１下地膜１１乃至第２下地膜１２上）に設けられたゲート電極１５ｇと、ゲート電極１５ｇを覆うように設けられたゲート絶縁膜１４と、ゲート絶縁膜１４上に設けられたポリシリコン半導体膜１３と、ポリシリコン半導体膜１３上に離間して設けられたソース電極１５ｓ及びドレイン電極１５ｄと、ポリシリコン半導体膜１３上に設けられた絶縁膜１６とを少なくとも有している。このＴＦＴ１においても、ポリシリコン半導体膜１３は、面内方向にソース電極接続領域１３ｓ、チャネル領域１３ｃ及びドレイン電極接続領域１３ｄを有し、チャネル領域１３ｃにはドーパントが含まれておらず、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄは基板１０側からソース電極側及びドレイン電極側に向かってドーパント一定濃度層２１とドーパント減少傾斜層２２’とを有する。

以下、ＴＦＴ１の構成要素について、図１のトップゲート・トップコンタクト型のＴＦＴに基づいて詳しく説明する。

（基板）
基板１０は、ＴＦＴ１の支持基板をなすものであり、有機基板であっても無機基板であってもよい。有機基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基板、又はそれらの複合基板を挙げることができる。こうした有機基板は、剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。また、枚葉状で供給されるものでも、ロール状で供給されるものでもよい。フレキシブルな有機基板（プラスチック基板ともいう。）の使用は、ＴＦＴ１をフレキシブルとすることができるので、ロール・トゥ・ロールでの製造に適用することができる。

また、無機基板としては、例えば、ガラス基板、シリコン基板、セラミックス基板等を挙げることができる。ガラス基板としては、厚さが０．０５ｍｍ〜３．０ｍｍ程の液晶ディスプレイ用途のガラス基板であってもよいし、安価な無アルカリガラス基板等であってもよい。

（第１下地膜と第２下地膜）
第１下地膜１１と第２下地膜１２は、基板１０上に必要に応じて形成される膜であり、その機能や目的に応じて必要な領域のみに形成されてもよいし全面に形成されてもよい。第１下地膜１１と第２下地膜１２は、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜（熱緩衝膜）として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。

好ましい例としては、図１に示すように、第１下地膜１１を密着膜として、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜を形成し、第２下地膜１２をバッファ膜（熱緩衝膜）として、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜を積層することが好ましい。

第１下地膜１１を密着膜として形成する場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１ｎｍ〜２００ｎｍ程度の範囲内であることが好ましく、３ｎｍ〜５０ｎｍ程度の範囲内であることがより好ましい。一方、第２下地膜１２をバッファ膜として形成する場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ〜１０００ｎｍ程度の範囲内であることが好ましく、成膜時間の点からは１００ｎｍ〜５００ｎｍ程度の範囲内であることがより好ましい。

こうした第１下地膜１１と第２下地膜１２は、各種の蒸着法、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。

（ポリシリコン半導体膜）
ポリシリコン半導体膜１３は、基板１０上（第１下地膜１１乃至第２下地膜１２が設けられている場合にはその上。以下これらを単に「基板上」という。）に所定のパターンで形成されている。ポリシリコン半導体膜１３は、図１及び図２に示すように、基板１０の面内方向にソース電極接続領域１３ｓ、チャネル領域１３ｃ及びドレイン電極接続領域１３ｄを有している。チャネル領域１３ｃは、ドーパントが含まれていないノンドープのシリコン半導体膜２２の形成領域であり、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄの厚さ（Ｔ_１＋Ｔ_２）より薄い厚さＴ_３で形成されている。一方、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄは、基板１０側からソース電極側及びドレイン電極側に向かってドーパント一定濃度層２１とドーパント減少傾斜層２２’とが積層した領域であり、チャネル領域１３ｃの厚さＴ_３より厚い厚さ（Ｔ_１＋Ｔ_２）で形成されている。

ドーパント一定濃度層２１は、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄのポリシリコン半導体膜１３の基板１側（下側）の層であって、含まれるドーパントの濃度が厚さ方向で一定の層である。ドーパント一定濃度層２１の形成方法としては、先ず、ドーパントを含有するシリコンターゲットを用いたスパッタリング法でドーパント含有半導体膜を成膜し、次いで、成膜したドーパント含有半導体膜の多結晶化と活性化のためのアニール（好ましくはエキシマレーザーアニール）を行い、次いで、そのドーパント含有半導体膜をパターニングして所定パターンのドーパント一定濃度層２１を形成する方法を挙げることができる。ドーパントとしては、ｎ型ドーパントであるリン、ヒ素及びアンチモンのうちのいずれか、又は、ｐ型ドーパントであるボロン及びアルミニウムのうちのいずれかを用いることができる。

ターゲット中へのドーパントの含有量は、後述する拡散アニールでドーパント減少傾斜層２２’にどの程度のドーパントを拡散含有させるかに依存するので特に限定されないが、一例として、３×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３程度の含有量を挙げることができる。なお、パターニングは、レジストを用いたフォトリソグラフィで行うことができる。

こうして所定のパターンからなるドーパント一定濃度層２１を形成することができる。このドーパント一定濃度層２１の厚さＴ_１は特に限定されないが、一例として、３０ｎｍ〜６０ｎｍ程度の厚さを挙げることができる。なお、ドーパント一定濃度層２１のドーパント濃度Ｃ_２は、ドーパント減少傾斜層２２’へのドーパントの拡散を考慮すると、例えば、３×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３程度の濃度を挙げることができる。

ドーパント減少傾斜層２２’は、ドーパント一定濃度層２１の上に設けられた層であって、含まれるドーパントの濃度がドーパント一定濃度層２１からソース電極１５ｓ及びドレイン電極１５ｄ側（上側）に向かって傾斜的に徐々に又はリニアに減少する層である。ドーパント減少傾斜層２２’の形成方法としては、先ず、ドーパント一定濃度層２１の上に、ドーパントを含有しないシリコンターゲットを用いたスパッタリング法でドーパント非含有のシリコン半導体膜（真性シリコン半導体ともいう。）を成膜し、次いで、そのシリコン半導体膜を図１に示す所定のパターンにパターニングし、次いで、拡散アニール（好ましくはエキシマレーザーアニール）を行ってドーパント一定濃度層２１からドーパント非含有のシリコン半導体膜にドーパントを拡散させてドーパント減少傾斜層２２’を形成する方法を挙げることができる。こうしてドーパント一定濃度層２１上にドーパント減少傾斜層２２’を形成することができる。なお、パターニングは、上記同様、レジストを用いたフォトリソグラフィで行う。

ドーパント減少傾斜層２２’の厚さＴ_２は特に限定されず、ドーパント一定濃度層２１のドーパント濃度Ｃ_２、拡散アニール条件、その上に設けられるソース電極１５ｓ及びドレイン電極１５ｄとのコンタクト抵抗等によって任意に設定され、一概には言えないが、一例としては、２０ｎｍ〜３０ｎｍ程度の厚さを挙げることができる。なお、ドーパント減少傾斜層２２’のドーパント濃度Ｃ_１は、ソース電極１５ｓ及びドレイン電極１５ｄとのコンタクト抵抗を考慮すると、一例として、６×１０^１８〜３×１０^１９／ｃｍ^３程度の濃度を挙げることができる。

図３は、ドーパント減少傾斜層２２’及びドーパント一定濃度層２１の深さ方向におけるドーパント濃度（Ｃ_１、Ｃ_２）の説明図である。ドーパント一定濃度層２１及びドーパント減少傾斜層２２’のドーパント濃度（Ｃ_１、Ｃ_２）は、二次イオン質量分析計（ＳＩＭＳ：Secondary Ionization Mass Spectrometer）で測定することができる。ＳＩＭＳは、濃度が既知の標準物質を用いた検量線法によって定量分析を行うことができ、図３に示すように、深さ方向のドーパント原子の定量分析を行うことができる。

ソース電極接続領域１３ｓとドレイン電極接続領域１３ｄとの間（面内方向の間）には、ドーパント非含有のシリコン半導体膜２２が形成されている。このシリコン半導体膜２２は、上記したドーパント減少傾斜層２２’と同じ成膜工程と拡散アニール工程を経て形成される。しかし、シリコン半導体膜２２は、ドーパント減少傾斜層２２’とは異なりその下層にドーパント一定濃度層２１が無く、その結果、シリコン半導体膜２２内へのドーパントの拡散が起こらず、したがって、シリコン半導体膜２２はドーパントを含んでいない。なお、チャネル領域１３ｃのシリコン半導体膜２２と、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄとの間の境界２３（図１及び図２中の破線部参照。）には、シリコン半導体膜２２側に一部ドーパントが拡散している領域も存在するが、ドーパント減少傾斜層２２’の厚さＴ_２が約数十ｎｍ（例えば２０〜３０ｎｍ）であるのに対し、チャネル領域１３ｃの幅は数μｍから数十μｍであるので、例えばエキシマレーザーを用いた場合におけるドーパントのチャネル領域１３ｃ内への拡散は、チャネル領域１３ｃの全体幅から見れば、相対的に、境界２３の近傍のみであるということができ、したがって、チャネル領域１３ｃのシリコン半導体膜２２はドーパントを含有していない、ということができる。チャネル領域１３ｃのシリコン半導体膜２２の厚さＴ_３は、上記したドーパント減少傾斜層２２’の厚さＴ_２と同じであり、一例として、２０ｎｍ〜３０ｎｍ程度の厚さを挙げることができる。

（ゲート絶縁膜）
ゲート絶縁膜１４は、図１に示すように、コンタクトホール（符号３３。図６参照。）を開けた形態でポリシリコン半導体膜１３を覆うように形成されている。そのコンタクトホールは、ポリシリコン半導体膜１３にソース電極１５ｓとドレイン電極１５ｄとを形成する部分に開けられている。ゲート絶縁膜１４は、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。

ゲート絶縁膜用材料としては、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等を好ましく挙げることができる。また、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウム、チタン酸バリウムストロンチウムのうち少なくとも１種又は２種以上を挙げることができる。特に酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等が好ましい。これら材料からなるゲート絶縁膜１４の形成は、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できるが、低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法又はプラズマＣＶＤ法を好ましく適用できる。これら材料からなるゲート絶縁膜１４の厚さは、通常、０．１〜０．３μｍ程度である。

また、ゲート絶縁膜用材料として、液状にしたシリカ（ＳｉＯ_２の水和物）又はポリイミド樹脂等の絶縁膜用材料を用いてもよい。こうした絶縁膜用材料を塗布法で成膜し、その後にレジストを用いてパターニングして、ゲート絶縁膜１４を形成することができる。また、感光性を有するゲート絶縁膜用材料を塗布法で成膜し、その後に露光現像して所定パターンのゲート絶縁膜１４を形成してもよい。こうしたゲート絶縁膜１４の厚さは、通常、０．１〜３μｍ程度である。

なお、本発明において、上記の「拡散アニール」は、通常、ドーパント非含有のシリコン半導体膜を形成した後に行われるが、その段階で行わずに、コンタクトホールを有するゲート絶縁膜１４を形成した後に行ってもよい。この段階で拡散アニールを行う場合は、コンタクトホールで露出した部分を主に拡散させることができるという利点がある。

（ゲート電極、ソース電極、ドレイン電極）
ゲート電極１５ｇは、図１に示すように、コンタクトホールが形成されたゲート絶縁膜１４上であってチャネル領域１３ｃの上方に所定のパターンで設けられている。また、ソース電極１５ｓ及びドレイン電極１５ｄは、図１に示すように、ゲート絶縁膜１４のコンタクトホールを介してポリシリコン半導体膜１３のソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄに接続した所定のパターンで設けられている。図１に示す態様では、各電極は、同じ電極材料を同時に成膜した後に同時にパターニングして形成できるので、製造コストを低減できるという利点がある。

ゲート電極材料、ソース電極材料及びドレイン電極材料は、ポリシリコン半導体膜１３のソース電極１５ｓ及びドレイン電極１５ｄとのオーミック接触が考慮されて選択され、例えば、アルミニウム、タングステン、タンタル、モリブデンのいずれかの金属、又はその金属を含む合金又は複合金属を好ましく挙げることができる。また、耐熱性を向上させる目的で、アルミニウムを主原料とし、シリコン等の他元素を添加した金属材料も同様の効果を発揮するので、好ましく用いることができる。ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄは、成膜手段として真空蒸着法又はスパッタリング法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。各電極の厚さは、通常、０．１〜０．３μｍ程度である。

（その他の膜）
ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを形成した後においては、全体を覆う透明な保護膜（図示しない）を設けてもよい。保護膜の形成材料としては、少なくとも１種の金属元素を含む金属酸化物、金属窒化物、金属炭化物、金属酸窒化物等を挙げることができる。具体的には、金属酸化物としては、ＳｉＯ_２、Ａｌ_２Ｏ_３等を挙げることができ、金属窒化物としては、Ｓｉ_ｘＮ_ｙ、ＡｌＮ等を挙げることができ、金属炭化物としては、ＳｉＣ、ＴｉＣ等を挙げることができ、金属酸窒化物としては、ＳｉＯＮ、ＳｉＡｌＯＮ等を挙げることができる。保護膜の形成方法としては、スパッタリング法、抵抗加熱蒸着法、レーザー蒸着法、電子ビーム蒸着法、化学気相成長法（ＣＶＤ法）等を挙げることができる。保護膜の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０ｎｍ〜２００ｎｍの範囲内であることが好ましく、５０ｎｍ〜１５０ｎｍの範囲内であることがより好ましい。

（他の実施形態）
次に、図４のボトムゲート・トップコンタクト型のＴＦＴ１’について、図１に示すトップゲート・トップコンタクト型のＴＦＴ１と異なる点のみについて説明する。図４に示す態様のＴＦＴ１’は、基板１０上にゲート電極１５ｇを形成し、そのゲート電極１５ｇを覆うようにゲート絶縁膜１４を形成し、そのゲート絶縁膜１４上に、上述したポリシリコン半導体膜１３を形成している点に特徴がある。なお、図１で説明した構成要素と同じ符号を用いた構成要素は、図１で示した技術内容（材料、成膜手段等）と同じであるのでその説明は省略する。

図４に示した形態では、ゲート絶縁膜１４がポリシリコン半導体膜１３の下層として設けられているので、そのゲート絶縁膜１４を熱緩衝膜として用いれば、図１に示すバッファ膜１２を省略することができる。また、ポリシリコン半導体膜１３上に、コンタクトホールを有した態様で設けられる絶縁膜１６は、図１で示したゲート絶縁膜１４と同じ技術内容を適用することができる。

以上、図１に示すＴＦＴ１によれば、（ア）ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを一度の成膜とパターニングで同時形成することができる点において低コストで製造可能な構造形態であるトップゲート・トップコンタクト型のＴＦＴ１を、高価なイオン注入装置を必要とせず且つイオン注入時の危険なガスを使用しないで得ることができる。イオン注入を行わないことを示す構造形態は、前記のドーパント減少傾斜層２２’がドーパント一定濃度層２１の上に設けられていることに因る。さらに、（イ）ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄの上層を構成するドーパント減少傾斜層２２’と、ドーパントが含まれていないチャネル領域１３ｃのポリシリコン半導体膜２２とが同時成膜された構造形態を呈するので、その構造形態は、チャネル領域１３ｃのみをパターン形成する場合のような厳格なエッチング制御を不要とする構造形態である。したがって、本発明に係るＴＦＴ１によれば、イオン注入を行わずに低コストで製造できる構造形態を備えている。

また、本発明によれば、ポリシリコン半導体膜１３の下にゲート絶縁膜１４を介してゲート電極１５ｇが設けられている図４に示すボトムゲート・トップコンタクト型のＴＦＴ１’を含み、この場合には、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを一度の成膜とパターニングで同時形成することはできないが、少なくとも高価なイオン注入装置を必要とせず且つイオン注入時の危険なガスを使用しないで得ることができ、さらにチャネル領域１３ｃのみをパターン形成する場合のような厳格なエッチング制御を不要とする構造形態であるので、いずれにしても、トップゲート・トップコンタクト型のＴＦＴ１の場合と同様、イオン注入を行わずに低コストで製造できる構造形態を備えている。

［製造方法］
次に、上記本発明に係るＴＦＴを製造する方法の一例を説明する。図５及び図６は、ＴＦＴの製造方法の工程例（その１、その２）を示す説明図である。なお、それぞれの詳しい内容は上記したので、ここでは経時的な工程プロセスについて簡単に説明する。

先ず、図５（Ａ）に示すように、基板１０上に第１下地膜１１と第２下地膜１２とをその順で成膜する。このとき、第１下地膜１１は密着膜であり、第２下地膜１２はバッファ膜（熱緩衝膜）であることが好ましい。次に、図５（Ｂ）に示すように、第２下地膜１２上に、ドーパント含有シリコンターゲットを用いたスパッタリング法でアモルファスシリコン半導体膜を成膜した後、例えばエキシマレーザーでアニール３１を行って結晶化と活性化を行い、ポリシリコン半導体膜１３を形成する。なお、このアニール３１と後述のアニール３２をパルス状のエキシマレーザーで行うことにより、局部的に高いエネルギーを照射することになるものの、全体として高温になりにくく、耐熱性が乏しい例えばプラスチック基板であっても問題なく適用することができるという利点がある。なお、パルス状のエキシマレーザーアニールの条件としては、一例として、ＸｅＣｌエキシマレーザーを用い、パルス幅を１０〜５０ｎｓｅｃ、デューティー比を０．１〜０．５程度とし、エネルギー密度を１５０〜４００ｍＪ／ｃｍ^２の範囲とすることができる。

次に、図５（Ｃ）に示すように、そのポリシリコン半導体膜１３をレジストを用いたフォトリソグラフィでパターニングし、所定パターンのドーパント一定濃度層２１を形成する。次に、図５（Ｄ）に示すように、所定パターンのドーパント一定濃度層２１を覆うように、ドーパントを含有しないシリコンターゲットを用いてノンドープのシリコン半導体膜を形成し、その後に、例えばエキシマレーザーでアニール３２を行ってドーパント一定濃度層２１からノンドープのシリコン半導体膜中にドーパントの拡散を行う。こうして図５（Ｅ）に示すように、ノンドープのシリコン半導体膜にドーパントが拡散したドーパント減少傾斜層２２’と、ノンドープのシリコン半導体膜にドーパントが拡散していないシリコン半導体膜２２とを形成する。

次に、図６（Ｆ）に示すように、ノンドープのシリコン半導体膜にドーパントが拡散したドーパント減少傾斜層２２’をソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄとする部分と、ノンドープのシリコン半導体膜にドーパントが拡散していないシリコン半導体膜２２をチャネル領域１３ｃとする部分とを残すようにパターニングする。ここでのパターニングは、エッチングレートがほぼ同じドーパント一定濃度層２１と、それを覆うように設けられたドーパント減少傾斜層２２’及びノンドープのシリコン半導体膜２２とを同時にエッチングするので、エッチング制御を厳格に管理する必要がなく、低コストでの生産に適している。

次に、図６（Ｇ）に示すように、エッチングされたポリシリコン半導体膜１３を覆うようにゲート絶縁膜１４を形成した後、ソース電極接続領域１３ｓ及びドレイン電極接続領域１３ｄの所定の部位にコンタクトホール３３を形成する。次に、その全面に金属膜１５を成膜した後、パターニングして、ゲート電極１５ｇ、ソース電極１５ｓ及びドレイン電極１５ｄを形成する。こうして、図６（Ｉ）に示す態様のトップゲート・トップコンタクト型のＴＦＴ１を形成する。

こうしたＴＦＴの製造方法によれば、イオン注入を行わないので、高価なイオン注入装置を用いなくてもよく、且つ危険なガスの処理を行わなくてもよいというメリットがあり、製造コストの低減に寄与することができる。しかも、インラインでの連続処理が難しいイオン注入を行わないので、例えばロール巻き可能なフレキシブルなプラスチック基板を用い、スパッタリング法等のインラインでの連続処理可能な手段を適用すれば、ロール・トゥ・ロールにより極めて効率的な製造を行うことができ、著しい低コスト化を実現することができる。

以下、実施例と比較例により本発明をさらに詳しく説明する。なお、本発明は以下の実施例に限定されるものではない。

［実施例１］
基材１０として厚さ１００μｍのプラスチック基板を用い、その上の全面に厚さ５ｎｍの窒化アルミニウム膜（密着膜）を第１下地膜１１としてスパッタ法で形成し、さらにその第１下地膜１１上の全面に厚さ３００ｎｍの酸化ケイ素膜（バッファ膜）を第２下地膜１２としてスパッタ法で形成した（図６（Ａ））。その第２下地膜１２上に、リンをドーパントとして含むターゲットを用いたスパッタリング法で厚さ６０ｎｍのアモルファスシリコン半導体膜を形成し、その後、全面にレーザー光（波長３０８ｎｍのＸｅＣｌエキシマレーザー、３００Ｈｚ発振、照射面でのエネルギー密度３２５ｍＪ／ｃｍ^２、レーザーパルス幅３０ｎｓｅｃ）をスキャンして、ポリシリコン半導体膜１３に結晶化させるとともに活性化を行った（図６（Ｂ））。その後、このポリシリコン半導体膜１３をフォトリソグラフィによりパターニングして所定パターンのドーパント一定濃度層２１を形成した（図６（Ｃ））。

次に、ドーパント一定濃度層２１を覆うように厚さ３０ｎｍのノンドープのシリコン半導体膜を形成した。その後、そのシリコン半導体膜にレーザー光（波長３０８ｎｍのＸｅＣｌエキシマレーザー、３００Ｈｚ発振、照射面でのエネルギー密度２６５ｍＪ／ｃｍ^２、レーザーパルス幅３０ｎｓｅｃ）をスキャンして、ドーパント一定濃度層２１上に設けられたシリコン半導体膜をドーパント減少傾斜層２２’に変化させた（図６（Ｄ）（Ｅ））。なお、ドーパント減少傾斜層２２’は、ドーパント一定濃度層２１中のドーパントを拡散させたものである。

次に、ドーパント減少傾斜層２２’とドーパント一定濃度層２１とノンドープのシリコン半導体膜２２とを有する半導体膜を、フォトリソグラフィ（ＳＦ_６ガスを用いたドライエッチング）によりアイランド化して所定パターンのポリシリコン半導体膜１３を形成した（図６（Ｆ））。その後、それらを覆うように酸化ケイ素からなる厚さ１００ｎｍのゲート絶縁膜１４をスパッタリング法で形成し、その後、そのゲート絶縁膜１４にフォトリソグラフィ（フッ酸を用いたエッチング）でコンタクトホール３３を形成した（図６（Ｇ））。その後、厚さ１００ｎｍのアルミニウム膜をスパッタリング法で形成し、フォトリソグラフィで各電極（ゲート電極１５ｇ、ソース電極１５ｓ、ドレイン電極１５ｄ）を形成した（図６（Ｈ）（Ｉ））。こうして実施例１に係るＴＦＴ１を作製した。

［参考例１］
実施例１において、ドーパント一定濃度層２１上に形成したノンドープのシリコン半導体膜２２の厚さを６０ｎｍにした他は、実施例１と同様にして、参考例１に係るＴＦＴを作製した。この参考例１では、ドーパント減少傾斜層２２’の厚さが６０ｎｍであり、実施例１でのドーパント減少傾斜層２２’の厚さ（３０ｎｍ）の２倍の厚さである。

［評価］
（１）実施例１と参考例１のＴＦＴについて、Ｖｄ−Ｉｄ曲線を半導体パラメータアナライザ装置（アジレント社製：４１５６Ｃ）を用いて測定した。なお、両者ともトランジスタのＷ／Ｌを１０μｍ／１０μｍとして測定した。その結果を図７及び図８に示した。実施例１のＴＦＴは、参考例１に比べて高いドレイン電流Ｉｄを示した。その理由は、参考例１のＴＦＴでは、ノンドープのシリコン半導体膜２２を実施例１の２倍の厚さで形成しているので、拡散アニールによりドーパントが拡散したドーパント減少傾斜層２２’に十分なドーパントが拡散しておらず、ドレイン電極１５ｄとドーパント減少傾斜層２２’とのコンタクト抵抗が高くなっているためと推察される。

（２）参考例１のＴＦＴについて、ドーパント減少傾斜層２２’及びドーパント一定濃度層２１の深さ方向におけるドーパント濃度をＳＩＭＳ（Physical Electronics社製、PHI 6650）によって測定した。図９はその結果である。図９中の符号Ｐ１はドーパント減少傾斜層２２’の電極側（上側）の表面位置を示しており、符号Ｐ２はドーパント減少傾斜層２２’とドーパント一定濃度層２１との境界位置（Ｐ１位置から深さ６０ｎｍの位置）を示している。ドーパント一定濃度層２１のドーパント濃度は、約３×１０^１９／ｃｍ^３程度であった。一方、ドーパント減少傾斜層２２’のドーパント濃度は、電極側（上側）から基板側（下側）に向かって約２×１０^１9〜３×１０^１９／ｃｍ^３程度の範囲で傾斜していた。

また、ドーパント減少傾斜層２２’の厚さが参考例１の半分である実施例１のＴＦＴでは、そのＳＩＭＳ結果（図示しない）は参考例１のＳＩＭＳ結果（図９参照）のＰ１位置から深さ３０ｎｍの位置（符号Ｐ３：実施例１のＴＦＴにおけるドーパント減少傾斜層の電極側（上側）の表面位置）から右方向のグラフ形態と同じであった。すなわち、実施例１のＴＦＴにおいて、図９中の符号Ｐ３はドーパント減少傾斜層２２’の電極側（上側）の表面位置を示しており、符号Ｐ２はドーパント減少傾斜層２２’とドーパント一定濃度層２１との境界位置（Ｐ３位置から深さ３０ｎｍの位置）を示している。ドーパント一定濃度層２１のドーパント濃度は約３×１０^１９／ｃｍ^３程度であり、一方、ドーパント減少傾斜層２２’のドーパント濃度は約６×１０^１８〜３×１０^１９／ｃｍ^３程度であった。この結果と上記図７及び図８のＶｄ−Ｉｄ曲線とから、ドレイン電極及びソース電極が接続するドーパント減少傾斜層２２’のドーパント濃度が６×１０^１８／ｃｍ^３以上であれば、十分なコンタクト抵抗とすることができることが分かった。

１，１’ 薄膜トランジスタ（ＴＦＴ）
１０ 基材
１１ 第１下地膜
１２ 第２下地膜
１３ ポリシリコン半導体膜
１３ｓ ソース電極接続領域
１３ｃ チャネル領域
１３ｄ ドレイン電極接続領域
１４ 絶縁膜
１５ 金属膜
１５ｓ ソース電極
１５ｇ ゲート電極
１５ｄ ドレイン電極
１６ 絶縁膜
２１ ドーパント一定濃度層
２２’ ドーパント減少傾斜層
２２ ドーパントを含まない半導体膜
２３ 境界
３１ アニール（結晶化及び活性化）
３２ 拡散アニール（ドーパントの拡散）
３３ コンタクトホール
Ｔ_１ ドーパント一定濃度層の厚さ
Ｔ_２ ドーパント減少傾斜層の厚さ
Ｔ_３ ドーパントを含まない半導体膜の厚さ
Ｐ１ 参考例１のＴＦＴにおけるドーパント減少傾斜層の電極側（上側）の表面位置
Ｐ２ 参考例１のＴＦＴにおけるドーパント減少傾斜層とドーパント一定濃度層との境界位置
Ｐ３ 実施例１のＴＦＴにおけるドーパント減少傾斜層の電極側（上側）の表面位置

Claims (5)

1. 基板上に設けられたポリシリコン半導体膜と、前記ポリシリコン半導体膜上に離間して設けられたソース電極及びドレイン電極と、前記ポリシリコン半導体膜の上又は下にゲート絶縁膜を介して設けられたゲート電極とを少なくとも有する薄膜トランジスタであって、
   前記ポリシリコン半導体膜は、面内方向にソース電極接続領域、チャネル領域及びドレイン電極接続領域を有し、該チャネル領域にはドーパントが含まれておらず、該ソース電極接続領域及びドレイン電極接続領域は基板側からソース電極側及びドレイン電極側に向かってドーパント一定濃度層とドーパント減少傾斜層とを有することを特徴とする薄膜トランジスタ。
2. 前記チャネル領域のポリシリコン半導体膜の厚さと、前記ソース電極接続領域及びドレイン電極接続領域のドーパント減少傾斜層の厚さとが同じである、請求項１に記載の薄膜トランジスタ。
3. 前記ドーパントが、ｎ型ドーパントであるリン、ヒ素及びアンチモンのうちのいずれか、又は、ｐ型ドーパントであるボロン及びアルミニウムのうちのいずれかである、請求項１又は２に記載の薄膜トランジスタ。
4. 前記ドーパント減少傾斜層のドーパント濃度が、６×１０^１８〜３×１０^１９／ｃｍ^３である、請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
5. 前記基板がプラスチック基板である、請求項１〜４のいずれか１項に記載の薄膜トランジスタ。

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