WO2020129323A1 - 表示装置 - Google Patents

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WO2020129323A1
WO2020129323A1 PCT/JP2019/034255 JP2019034255W WO2020129323A1 WO 2020129323 A1 WO2020129323 A1 WO 2020129323A1 JP 2019034255 W JP2019034255 W JP 2019034255W WO 2020129323 A1 WO2020129323 A1 WO 2020129323A1
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WO
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semiconductor resistance
resistance element
semiconductor
display device
substrate
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PCT/JP2019/034255
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中西　貴之
高田　直樹
雄飛 柿木
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株式会社ジャパンディスプレイ
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    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices

Definitions

  • the present invention relates to a display device.
  • a touch detection device that can detect an external proximity object, which is a so-called touch panel, has been receiving attention.
  • the touch panel is used as a display device by being attached to or integrated with a display device such as a liquid crystal display device.
  • a pressing force detection device that can detect a pressing force (force) applied to the display surface of the display device has also been used.
  • a configuration is known in which the pressing force is detected based on the amount of change in capacitance due to the change in the distance between the detection electrode and the reference potential layer (see, for example, Patent Document 1).
  • a configuration including a backlight unit between the detection electrode and the reference potential layer is disclosed.
  • a direct type backlight unit or the like when used, the distance between the detection electrode and the reference potential layer becomes large, the capacitance becomes small, and the amount of change in the capacitance cannot be detected. there is a possibility.
  • An object of the present invention is to provide a display device that can obtain a configuration for detecting a pressing force applied to a display surface at low cost.
  • a display device includes a first substrate, a second substrate that is arranged to face the first substrate, and a plurality of spacers provided between the first substrate and the second substrate.
  • the first substrate includes a display region in which a plurality of pixels are arranged in a row direction and a column direction, a plurality of gate lines extending in the row direction, and a plurality of gate lines connected to the plurality of pixels, and a column direction.
  • a plurality of signal lines connected to the plurality of pixels, a pixel transistor provided in each of the plurality of pixels and having a semiconductor layer, and one of the spacers, and the semiconductor of the pixel transistor.
  • a detection circuit for detecting a pressing force applied to the display region based on a midpoint voltage between the semiconductor resistance element and the second semiconductor resistance element, and the resistance value of the second semiconductor resistance element is It is equivalent to the resistance value of the first semiconductor resistance element when the pressing force is not applied.
  • FIG. 1 is a block diagram showing a configuration example of a display device according to the first embodiment.
  • FIG. 2 is a sectional view showing a schematic sectional structure of the display device.
  • FIG. 3 is a plan view showing a configuration example of a pixel.
  • FIG. 4 is a sectional view taken along the line A1-A2 of FIG.
  • FIG. 5A is a plan view of a first example schematically showing a first substrate which constitutes the display device according to the first exemplary embodiment.
  • FIG. 5B is a plan view of a second example schematically showing the first substrate which constitutes the display device according to the first exemplary embodiment.
  • FIG. 5C is a plan view of a third example schematically showing the first substrate constituting the display device according to the first embodiment.
  • FIG. 5D is a cross-sectional view taken along the line A3-A4 of FIG. 5A.
  • FIG. 6 is an equivalent circuit diagram illustrating a configuration example of the pressing force detection unit according to the first embodiment.
  • FIG. 7 is a plan view showing a first configuration example of the sensor unit according to the first embodiment.
  • FIG. 8 is a sectional view taken along line B1-B2 of FIG.
  • FIG. 9 is a sectional view taken along the line C1-C2 of FIG.
  • FIG. 10 is a plan view showing a second configuration example of the sensor unit according to the first embodiment.
  • 11 is a sectional view taken along the line D1-D2 of FIG.
  • FIG. 12 is a sectional view taken along the line E1-E2 of FIG.
  • FIG. 13 is a block diagram showing a configuration example of the pressing force detection unit according to the second embodiment.
  • FIG. 14 is a plan view showing a first configuration example of the sensor unit according to the second embodiment.
  • FIG. 15 is a sectional view taken along line F1-F2 of FIG. 16 is a sectional view taken along the line G1-G2 of FIG.
  • FIG. 17 is a plan view showing a second configuration example of the sensor unit according to the second embodiment.
  • FIG. 18 is a sectional view taken along the line H1-H2 of FIG.
  • FIG. 19 is a sectional view taken along the line I1-I2 of FIG.
  • FIG. 20 is a diagram showing the relationship between the gate-source voltage and the drain-source current of the TFT transistor.
  • FIG. 21 is a cross-sectional view when each wiring is provided in the same layer as the auxiliary wiring instead of FIG. 22 is a cross-sectional view in the case where each wiring is provided in the same layer as the auxiliary wiring instead of FIG. 11.
  • 23 is a cross-sectional view in the case where each wiring is provided in the same layer as the auxiliary wiring instead of FIG. 24 is a cross-sectional view in the case where each wiring is provided in the same layer as the auxiliary wiring instead of FIG.
  • FIG. 1 is a block diagram showing a configuration example of a display device according to the first embodiment.
  • the display device 1 includes a display area 11 a for displaying an image, a gate line drive circuit 12, a signal line drive circuit 13, and a detection circuit 41 on a display panel 10.
  • the display panel 10 may be equipped with or integrated with a capacitance type touch sensor. Integrating a capacitive touch sensor with the display panel 10 means, for example, that some members such as the substrate and electrodes in the display area 11a are some members such as the substrate and electrodes used as the touch sensor. Including dual use.
  • the display area 11a is provided with a plurality of pixels Pix arranged in the row direction (Dx direction) and the column direction (Dy direction). Although FIG. 1 shows only some of the pixels Pix, the pixels Pix are arranged over the entire display area 11a. It should be noted that the present embodiment exemplifies a configuration using a liquid crystal display element as a display element, but the present disclosure is not limited by the form of the display element.
  • Each pixel Pix includes a pixel electrode 22 and a pixel transistor Tr.
  • the pixel transistor Tr is configured by a thin film transistor, and is configured by, for example, an n-channel MOS (Metal Oxide Semiconductor) type TFT.
  • the source of the pixel transistor Tr is connected to the signal line SGL, the gate is connected to the gate line GCL, and the drain is connected to the pixel electrode 22.
  • the pixel Pix is connected to another pixel Pix by the gate line GCL extending in the row direction (Dx direction).
  • the gate line GCL is connected to the gate line drive circuit 12, and the gate signal GATE (..., M, m+1,..., M+n,%) Is supplied from the gate line drive circuit 12.
  • the pixel Pix is connected to other pixels Pix by the signal line SGL extending in the column direction (Dy direction).
  • the signal line SGL is connected to the signal line drive circuit 13, and the pixel signal SIG (1, 2,..., P) is supplied from the signal line drive circuit 13.
  • the gate line drive circuit 12 supplies gate signals GATE (..., m, m+1,%) To the gates of the pixel transistors Tr of the pixels Pix in the 1, 2,. ,, m+n, so
  • the signal line drive circuit 13 is a circuit that supplies the pixel signal SIG (1, 2,..., Q) to the source of the pixel transistor Tr of each pixel Pix via the signal line SGL.
  • the signal line drive circuit 13 simultaneously supplies the pixel signals SIG (1, 2,..., Q) to the pixels Pix of 1, 2,.
  • the sensor unit 42 is provided in the frame area 11b outside the display area 11a.
  • FIG. 1 illustrates the configuration in which the three sensor units 42 are provided on both sides extending in the column direction (Dy direction) of the display region 11a, the configuration in which the sensor units 42 are provided outside the four corners of the display region 11a. May be Further, the sensor section 42 may be provided along the outside of each side of the display area 11a. Further, the sensor section 42 may be provided inside the display area 11a. The present disclosure is not limited by the number and arrangement of the sensor units 42.
  • the detection circuit 41 and the sensor unit 42 configure a pressing force detection unit 40 that detects the pressing force applied to the display area 11a (display surface).
  • the pressing force detector 40 will be described later.
  • a drive electrode COML is provided in the display area 11a.
  • the drive electrode COML overlaps the display area 11a in the direction (Dz direction) orthogonal to the row direction (Dx direction) and the column direction (Dy direction).
  • the common potential Vcomdc for the pixel electrode 22 is supplied to the drive electrode COML.
  • the drive electrode COML functions as a common electrode for the pixel electrode 22 when displaying an image in the display area 11a.
  • the drive electrode COML also functions as a sensor electrode when performing touch detection by supplying a drive signal for detection, but a detailed description thereof will be omitted here.
  • the gate line drive circuit 12, the signal line drive circuit 13, and the detection circuit 41 may each be configured by an individual device (IC), or one or a plurality of devices (in which the above-described plurality of functions are integrated ( IC).
  • IC integrated circuit
  • the present disclosure is not limited to the configurations of the gate line drive circuit 12, the signal line drive circuit 13, and the detection circuit 41.
  • FIG. 2 is a sectional view showing a schematic sectional structure of the display device.
  • FIG. 3 is a plan view showing a configuration example of a pixel.
  • FIG. 4 is a sectional view taken along the line A1-A2 of FIG.
  • FIG. 5A is a plan view of a first example schematically showing a first substrate which constitutes the display device according to the first exemplary embodiment.
  • FIG. 5B is a plan view of a second example schematically showing the first substrate which constitutes the display device according to the first exemplary embodiment.
  • FIG. 5C is a plan view of a third example schematically showing the first substrate constituting the display device according to the first embodiment.
  • 5D is a cross-sectional view taken along the line A3-A4 of FIG. 5A.
  • the display device 1 includes a cover member CG, a first substrate 2, a second substrate 3, a liquid crystal layer 6, a COG 19, a flexible printed circuit board FL, a backlight BL, and a frame FFR. , RFR.
  • the COG 19 is, for example, an IC including the gate line drive circuit 12, the signal line drive circuit 13, and the detection circuit 41.
  • the COG 19 is mounted on the first substrate 2.
  • the flexible printed circuit board FL is connected to the first substrate 2.
  • the flexible printed circuit board FL is connected to a host (not shown).
  • the first substrate 2 has a TFT substrate 21.
  • TFT substrate 21 On the TFT substrate 21, in addition to the COG 19, switching elements such as the pixel transistor Tr, various wirings such as the gate line GCL and the signal line SGL, and various electrodes such as the pixel electrode 22 and the drive electrode COML (omitted in FIG. 2). Is shown).
  • the sensor unit 42 according to this embodiment is provided on the TFT substrate 21.
  • the second substrate 3 includes a CF substrate 31 and a color filter (not shown) formed on one surface of the CF substrate 31.
  • a polarizing plate 32 is provided above the color filter via an adhesive layer (not shown).
  • the first substrate 2 and the second substrate 3 are arranged to face each other with a predetermined gap (cell gap).
  • the liquid crystal layer 6 is provided as a display function layer in the space between the TFT substrate 21 and the CF substrate 31.
  • the liquid crystal layer 6 modulates light passing therethrough according to the state of the electric field, and for example, a horizontal electric field mode liquid crystal such as IPS (in-plane switching) including FFS (fringe field switching) is used.
  • An alignment film may be provided between the liquid crystal layer 6 and the first substrate 2 and between the liquid crystal layer 6 and the second substrate 3, respectively.
  • the liquid crystal layer 6 is provided with spacers PS made of a glass material or a resin material in order to keep the distance (cell gap) between the first substrate 2 and the second substrate 3 uniform.
  • the spacer PS is provided not only in the display region 11a but also in the frame region 11b outside the display region 11a.
  • the direction from the first substrate 2 to the second substrate 3 in the direction perpendicular to the surface of the TFT substrate 21 is “upper”. Further, the direction from the first substrate 2 to the second substrate 3 is “down”. Further, “plan view” refers to a case viewed from a direction perpendicular to the surface of the first substrate 2.
  • the sensor unit 42 includes a first sensor 42-1 provided on the spacer PS via an insulating layer 58 and a second sensor 42 ⁇ not provided on the spacer PS. Including 2 and.
  • the first sensor 42-1 and the second sensor 42-2 will be described later.
  • the area surrounded by the gate line GCL and the gate line SGL is the pixel Pix.
  • the pixel Pix is provided including a region where the pixel electrode 22 and the drive electrode COML overlap.
  • the pixel electrode 22 is connected to the gate line SGL via the pixel transistor Tr, respectively.
  • the pixel electrode 22 has a plurality of strip electrodes 22a and a connecting portion 22b.
  • the strip electrodes 22a are provided along the gate line SGL, and a plurality of strip electrodes 22a are arranged in the direction along the gate line GCL.
  • the connecting portion 22b connects the end portions of the strip electrode 22a.
  • the pixel electrode 22 has five strip electrodes 22a, the pixel electrode 22 is not limited to this, and may have four strip electrodes 22a or less or six strip electrodes 22a.
  • the pixel electrode 22 may have two strip electrodes 22a.
  • the pixel transistor Tr includes a semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64. Further, a light shielding layer 65 is provided below the semiconductor layer 61.
  • the light shielding layer 65 is provided on the substrate 121.
  • the insulating layer 58a is provided on the substrate 121 so as to cover the light shielding layer 65.
  • a semiconductor layer 61 is provided on the insulating layer 58a.
  • a gate electrode 64 (gate line GCL) is provided on the semiconductor layer 61 via an insulating layer 58b.
  • the drain electrode 63 and the source electrode 62 (signal line SGL) are provided on the gate electrode 64 (gate line GCL) via the insulating layer 58c.
  • the drive electrode COML is provided on the drain electrode 63 and the source electrode 62 (signal line SGL) via the insulating layers 58d and 58e.
  • the pixel electrode 22 is provided on the drive electrode COML via the insulating layer 24.
  • An alignment film 34 is provided on the pixel electrode 22.
  • the alignment film 33 faces the alignment film 34 with the liquid crystal layer 6 interposed therebetween.
  • An auxiliary wiring 54 for supplying the common potential Vcomdc or the drive signal for detection to the drive electrode COML is provided on the insulating layer 58d.
  • the drive electrodes COML are provided in the display area 11 a of the TFT substrate 21.
  • a plurality of drive electrodes COML are arranged in the display area 11a. More specifically, the plurality of drive electrodes COML are arranged in a line in the direction along the long side of the display region 11a (Dx direction) and the direction along the short side of the display region 20 (Dy direction).
  • Each drive electrode COML has a substantially square shape in plan view.
  • the drive electrode COML is made of, for example, a light-transmitting conductive material such as ITO (Indium Tin Oxide).
  • a plurality of pixel electrodes 22 are arranged in a matrix at positions corresponding to one drive electrode COML.
  • the pixel electrode 22 has an area smaller than that of the drive electrode COML.
  • 5A to 5C show only a part of the drive electrodes COML and the pixel electrodes 22, the drive electrodes COML and the pixel electrodes 22 are arranged over the entire display area 11a.
  • the drive electrode COML is electrically connected to the auxiliary wiring 54 and is supplied with the common potential Vcomdc or the drive signal for detection. 5D, the layers below the insulating layer 58 shown in FIG. 4 are omitted.
  • the drive electrodes COML may be provided side by side in the different direction (Dx direction), or as in the third example shown in FIG. 5C, one drive electrode COML may be provided over the entire display area 11a. Is also good.
  • the pixel electrode 22 is connected to the drain electrode 63 of the pixel transistor Tr via the contact hole H11.
  • the semiconductor layer 61 is connected to the drain electrode 63 via the contact hole H12.
  • the semiconductor layer 61 intersects with the gate electrode 64 in a plan view.
  • the gate electrode 64 is connected to the gate line GCL and is provided so as to project from one side of the gate line GCL.
  • the semiconductor layer 61 extends to a position overlapping the source electrode 62 and is electrically connected to the source electrode 62 through the contact hole H13.
  • the source electrode 62 is connected to the signal line SGL and protrudes from one side of the signal line SGL.
  • the material of the semiconductor layer 61 known materials such as polysilicon and oxide semiconductor can be used.
  • TAOS Transparent Amorphous Oxide Semiconductor, transparent amorphous oxide semiconductor
  • the ability to hold the voltage for image display for a long time (holding ratio) is good, and the display quality can be improved.
  • insulating materials As the material for the insulating layers 24, 58a, 58b, 58c, 58d, 58e, known insulating materials can be used.
  • TEOS Tetra Ethyl Ortho Silicate
  • SiO 2 silicon oxide film
  • the material of the auxiliary wiring 54 is preferably formed of a conductive metal material.
  • a conductive metal material for example, aluminum (Al), molybdenum (Mo), or the like can be used.
  • a backlight BL is provided on the back surface of the first substrate 2.
  • the backlight BL is housed in the frames FFR and RFR and faces the first substrate 2 via an air layer (air gap) AG.
  • the first substrate 2 is fixed to the frame FFR with an adhesive tape TP.
  • a channel portion (not shown) is provided in a portion overlapping the gate electrode 64. It is preferable that the light-shielding layer 65 is provided at a position overlapping the channel portion and has a larger area than the channel portion. Since the light shielding layer 65 is provided, the light incident on the semiconductor layer 61 from the backlight BL is shielded.
  • FIG. 6 is an equivalent circuit diagram showing a configuration example of the pressing force detection unit according to the first embodiment.
  • FIG. 7 is a plan view showing a first configuration example of the sensor unit according to the first embodiment.
  • FIG. 8 is a sectional view taken along line B1-B2 of FIG.
  • FIG. 9 is a sectional view taken along the line C1-C2 of FIG.
  • the sensor unit 42 includes two first semiconductor resistance elements 421-1 and 421-2 and two second semiconductor resistance elements 422-1 and 422. -2 is included.
  • the two first semiconductor resistance elements 421-1 and the two second semiconductor resistance elements 422-1 and 422-2 are provided in the same layer as the semiconductor layer 61 of the pixel transistor Tr.
  • the first semiconductor resistance elements 421-1 and 421-2 form the first sensor 42-1 shown in FIG.
  • the second semiconductor resistance elements 422-1 and 422-2 form the second sensor 42-2 shown in FIG.
  • the "same layer" is a layer formed by the same process and the same material.
  • One end of the first semiconductor resistance element 421-1 is connected to the wiring 43 via the contact hole H21.
  • the other end of the first semiconductor resistance element 421-1 is connected to the wiring 45 provided in the same layer as the signal line SGL via the contact hole H22.
  • One end of the second semiconductor resistance element 422-1 is connected to the wiring 45 via the contact hole H23.
  • the other end of the second semiconductor resistance element 422-1 is connected to the wiring 44 provided in the same layer as the signal line SGL via the contact hole H24.
  • One end of the first semiconductor resistance element 421-2 is connected to the wiring 43 via the contact hole H31.
  • the other end of the first semiconductor resistance element 421-2 is connected to the wiring 46 provided in the same layer as the signal line SGL via the contact hole H32.
  • One end of the second semiconductor resistance element 422-2 is connected to the wiring 46 through the contact hole H33.
  • the other end of the second semiconductor resistance element 422-2 is connected to the wiring 44 provided in the same layer as the signal line SGL via the contact hole H34.
  • the first semiconductor resistance element 421-1 is provided so as to overlap the spacer PS1.
  • the first semiconductor resistance element 421-2 is provided so as to overlap the spacer PS2.
  • the second semiconductor resistance elements 422-1 and 422-2 do not overlap any spacer.
  • the first semiconductor resistance elements 421-1 and 421-2 and the second semiconductor resistance elements 422-1 and 422-2 are provided adjacent to and adjacent to each other.
  • a constant current source is connected between the wiring 43 and the wiring 44.
  • the wiring 43 is supplied with a predetermined high potential VH
  • the wiring 44 is supplied with a predetermined low potential VL.
  • the low potential VL can be, for example, the GND potential.
  • the shape of the sensor section 42 in plan view is the same as that shown in FIG. 7, including the shapes of the first semiconductor resistance elements 421-1 and 421-2 and the second semiconductor resistance elements 422-1 and 422-2. It is not limited.
  • the wiring 43, the wiring 44, the wiring 45, and the wiring 46 are provided in the same layer as the signal line SGL in FIGS. 7 to 9, the wiring 43, the wiring 44, the wiring 45, and the wiring 46 are illustrated.
  • the layer provided with is not limited to this, and may be provided in the same layer as the auxiliary wiring 54, for example.
  • the present disclosure is not limited by the layer in which the wiring 43, the wiring 44, the wiring 45, and the wiring 46 are provided.
  • FIG. 7 shows an example in which the wiring 43, the wiring 44, the wiring 45, and the wiring 46 are drawn to the lower side in the drawing, but the drawing directions of the wiring 44 and the wiring 45 are not limited to this.
  • the sensor unit 42 configured as described above constitutes the Wheatstone bridge circuit shown in FIG.
  • the wiring 45 and the wiring 46 are connected to the detection circuit 41.
  • the detection circuit 41 detects the pressing force applied to the display area 11a based on the output voltages VOUT1 and VOUT2 of the Wheatstone bridge circuit.
  • the first semiconductor resistance elements 421-1 and 421-2 can be regarded as variable resistances whose resistance values are changed by the pressing force applied to the display region 11a via the spacers PS1 and PS2.
  • the second semiconductor resistance elements 422-1 and 422-2 have electrical characteristics equivalent to those of the first semiconductor resistance elements 421-1 and 421-2. That is, the resistance values of the second semiconductor resistance elements 422-1 and 422-2 are the same as the resistance values of the first semiconductor resistance elements 421-1 and 421-2 when no pressing force is applied to the display area 11a. Are equivalent.
  • the second semiconductor resistance elements 422-1 and 422-2 are arranged adjacent to the first semiconductor resistance elements 421-1 and 421-2 as shown in FIG. It can be regarded as the reference resistance of the elements 421-1 and 421-2.
  • the pressing force detection unit 40 can detect the pressing force applied to the display area 11a with high accuracy.
  • the pressing force is applied to the first semiconductor resistance element 421-1 via the spacer PS1 and the first semiconductor resistance element 421-1 is applied via the spacer PS2.
  • a pressing force is applied to 421-2.
  • the resistance values of the first semiconductor resistance elements 421-1 and 421-2 change, and the midpoint voltage VOUT1 between the first semiconductor resistance element 421-1 and the second semiconductor resistance element 422-1, and , The midpoint voltage VOUT2 between the first semiconductor resistance element 421-2 and the second semiconductor resistance element 422-2 changes.
  • the detection circuit 41 includes a midpoint voltage VOUT1 between the first semiconductor resistance element 421-1 and the second semiconductor resistance element 422-1, a first semiconductor resistance element 421-2, and a second semiconductor resistance element 422-.
  • the detection circuit 41 is configured to detect the pressing force applied to the display area 11a based on the midpoint voltage between the first semiconductor resistance element 421-1 and the second semiconductor resistance element 422-1. Is also good. In this case, the first semiconductor resistance element 421-2 and the second semiconductor resistance element 422-2 are unnecessary. However, in order to obtain a highly accurate detection result in which the influence of the temperature change is canceled, as shown in FIG. 6, two first semiconductor resistance elements 421-1 and 421-2 and two second semiconductor resistance elements 421-1 and 421-2 are provided.
  • the elements 422-1 and 422-2 form a Wheatstone bridge circuit, and as described above, the midpoint voltage VOUT1 between the first semiconductor resistance element 421-1 and the second semiconductor resistance element 422-1 It is desirable to detect the pressing force applied to the display area 11a by using the potential difference between the midpoint voltage VOUT2 of the semiconductor resistance element 421-2 and the second semiconductor resistance element 422-2.
  • FIG. 10 is a plan view showing a second configuration example of the sensor unit according to the first embodiment.
  • 11 is a sectional view taken along the line D1-D2 of FIG.
  • FIG. 12 is a sectional view taken along the line E1-E2 of FIG.
  • a gap between the first semiconductor resistance element 421-1 and the spacer PS1 is different from that of the first configuration example shown in FIG. , And that a metal film 47 overlapping the first semiconductor resistance elements 421-1 and 421-2 is provided between the first semiconductor resistance element 421-2 and the spacer PS2.
  • the metal film 47 is provided in the same layer as the auxiliary wiring 54. It should be noted that the provision of the metal film 47 may change the electrical characteristics of the first semiconductor resistance elements 421-1 and 421-2 and the second semiconductor resistance elements 422-1 and 422-2. Therefore, in the present embodiment, the metal film 47 is also provided so as to overlap the second semiconductor resistance elements 422-1 and 422-2.
  • the metal film 47 By providing the metal film 47 between the first semiconductor resistance element 421-1 and the spacer PS1 and between the first semiconductor resistance element 421-2 and the spacer PS2, the metal film 47 is added to the display region 11a.
  • the pressing force is easily transmitted to the first semiconductor resistance elements 421-1 and 421-2. Thereby, the detection accuracy of the pressing force applied to the display area 11a is improved.
  • the display device 1 includes the first substrate 2, the second substrate 3 facing the first substrate 2, and the first substrate 2 and the second substrate 3.
  • a plurality of spacers PS PS1, PS2 provided are provided.
  • the first substrate 2 extends in the row direction (Dx direction) and the display region 11a in which the plurality of pixels Pix are arranged in the row direction (Dx direction) and the column direction (Dy direction), and is connected to the plurality of pixels Pix.
  • a second semiconductor resistance element 422-1 (422-2) which is provided and does not overlap any of the plurality of spacers, a first semiconductor resistance element 421-1 (421-2) and a second semiconductor resistance element 422-. 1 (422-2) and the midpoint voltage VOUT1 (VOUT2), and a detection circuit 41 for detecting the pressing force applied to the display area 11a.
  • the resistance value of the second semiconductor resistance element 422-1 (422-2) is equivalent to the resistance value of the first semiconductor resistance element 421-1 (421-2) when the pressing force is not applied.
  • the sensor section 42 is formed by the first semiconductor resistance element 421-1 (421-2) and the second semiconductor resistance element 422-1 (422-2) provided in the same layer as the semiconductor layer 61 of the pixel transistor Tr.
  • the gauge length can be increased.
  • the resistance values of the first semiconductor resistance element 421-1 (421-2) and the second semiconductor resistance element 422-1 (422-2) can be increased, and the first semiconductor resistance element can be relatively moved. It is possible to reduce variations in the resistance values of the element 421-1 (421-2) and the second semiconductor resistance element 422-1 (422-2).
  • the area of the spacer PS1 (PS2) is set to a size corresponding to the gauge length of the first semiconductor resistance element 421-1 (421-2), so that when the pressing force is applied to the display region 11a, The change in the resistance value of the first semiconductor resistance element 421-1 (421-2) can be increased.
  • the detection accuracy of the pressing force applied to the display area 11a is improved.
  • the display area 11a can be accurately displayed.
  • the applied pressing force can be detected.
  • FIG. 13 is a block diagram showing a configuration example of the pressing force detection unit according to the second embodiment.
  • FIG. 14 is a plan view showing a first configuration example of the sensor unit according to the second embodiment.
  • FIG. 15 is a sectional view taken along line F1-F2 of FIG. 16 is a sectional view taken along the line G1-G2 of FIG. It should be noted that duplicate description will be omitted for the same or the same components as in the first embodiment.
  • the sensor unit 42a of the pressing force detection unit 40a according to the second embodiment has first semiconductor resistance elements 421-1 and 421-2 and second semiconductor resistance elements 422-1 and 422-1. This is different from the first configuration example of the first embodiment shown in FIGS. 7 to 9 in that it includes an electrode (gate electrode) 49 overlapping 422-2.
  • the electrode 49 is provided in the same layer as the gate line GCL.
  • the first semiconductor resistance element 421-1 and the electrode 49 form the TFT transistor (transistor element) 423-1 shown in FIG.
  • the first semiconductor resistance element 421-2 and the electrode 49 form the TFT transistor (transistor element) 423-2 shown in FIG.
  • the second semiconductor resistance element 422-1 and the electrode 49 form the TFT transistor (transistor element) 424-1 shown in FIG.
  • the second semiconductor resistance element 422-2 and the electrode 49 form the TFT transistor (transistor element) 424-2 shown in FIG.
  • a current corresponding to the gate voltage VG applied to the electrode 49 flows through each of the TFT transistors 423-1, 423-2, 424-1, 424-2.
  • the gate voltage VG may be applied from the detection circuit 41a via the wiring 48, or may be applied from another component different from the detection circuit 41a. It may be.
  • the present disclosure is not limited to the configuration unit that applies the gate voltage VG.
  • FIG. 17 is a plan view showing a second configuration example of the sensor unit according to the second embodiment.
  • FIG. 18 is a sectional view taken along the line H1-H2 of FIG.
  • FIG. 19 is a sectional view taken along the line I1-I2 of FIG.
  • the first configuration example shown in FIG. 14 is different from the first configuration example of the first embodiment in the first configuration example.
  • the difference is that a metal film 47 overlapping the first semiconductor resistance elements 421-1 and 421-2 is provided between the semiconductor resistance elements 421-1 and 421-2 and the spacers PS1 and PS2.
  • the metal film 47 is provided in the same layer as the auxiliary wiring 54. Further, similarly to the second configuration example of the first embodiment, the metal film 47 is also provided so as to overlap the second semiconductor resistance elements 422-1 and 422-2.
  • the metal film 47 By providing the metal film 47 between the first semiconductor resistance element 421-1 and the spacer PS1 and between the first semiconductor resistance element 421-2 and the spacer PS2, the metal film 47 is added to the display region 11a.
  • the pushing force is efficiently transmitted to the first semiconductor resistance elements 421-1 and 421-2. Thereby, the detection accuracy of the pressing force applied to the display area 11a is improved.
  • FIG. 20 is a diagram showing the relationship between the gate-source voltage and the drain-source current of the TFT transistor. As shown in FIG. 20, the drain-source current Ids changes according to the gate-source voltage Vgs. That is, by changing the gate-source voltage Vgs, the on-resistance of the TFT transistor changes.
  • the resistance values of the first semiconductor resistance elements 421-1 and 421-2 and the second semiconductor resistance elements 422-1 and 422-2 are adjusted by adjusting the gate voltage VG (see FIG. 13). Can be changed. Therefore, for example, by setting the gate voltage VG to a different value for each of the sensor units 42a arranged at a plurality of locations, the detection value for the pressing force applied to the display area 11a can be made substantially constant.
  • the electrode (gate electrode) 49 provided in the same layer as the gate line GCL has the first semiconductor resistance elements 421-1, 421-2 and the second semiconductor resistance element 421-1.
  • TFT transistors (transistor elements) 423-1, 423-2, 424-1, 424-2 are formed so as to overlap the semiconductor resistance elements 422-1, 422-2.
  • TFT transistors (transistor elements) 423-1, 423-2, 424-constituted by the first semiconductor resistance elements 421-1, 421-2 and the second semiconductor resistance elements 422-1, 422-2. 1, 424-2 can be used to detect the pressing force applied to the display area 11a.
  • FIG. 21 is a cross-sectional view in the case where each wiring connected to the first semiconductor resistance element and the second semiconductor resistance element is provided in the same layer as the auxiliary wiring instead of FIG. 22 is a cross-sectional view in the case where each wiring connected to the first semiconductor resistance element and the second semiconductor resistance element is provided in the same layer as the auxiliary wiring instead of FIG. 11.
  • FIG. 23 is a cross-sectional view in the case where each wiring connected to the first semiconductor resistance element and the second semiconductor resistance element is provided in the same layer as the auxiliary wiring instead of FIG. 15.
  • FIG. 24 is a cross-sectional view in the case where each wiring connected to the first semiconductor resistance element and the second semiconductor resistance element is provided in the same layer as the auxiliary wiring instead of FIG. 18. Note that, instead of FIG.
  • FIG. 16 is a cross-sectional view in which each wiring connected to the semiconductor resistance element and the second semiconductor resistance element is provided in the same layer as the auxiliary wiring, instead of FIG. 16, a first semiconductor resistance element and a second semiconductor resistance element are provided.
  • a cross-sectional view in the case where each wiring to be connected is provided in the same layer as the auxiliary wiring, and instead of FIG. 19, each wiring connected to the first semiconductor resistance element and the second semiconductor resistance element is referred to as an auxiliary wiring.
  • the cross-sectional views when provided in the same layer have the same layer structure as in FIGS. 21, 22, 23, and 24, respectively, and are not shown here.
  • each wiring connected to the first semiconductor resistance element 421-1 (421-2) and the second semiconductor resistance element 422-1 (422-2) is referred to as an auxiliary wiring 54. Even when they are provided in the same layer, the same effects as those of the above-described respective embodiments can be obtained.
  • the present invention is not limited to such embodiments.
  • the contents disclosed in the embodiments are merely examples, and various modifications can be made without departing from the spirit of the present invention.
  • the liquid crystal display device capable of color display is shown in the first embodiment, the present invention is not limited to the liquid crystal display device compatible with color display, and may be a liquid crystal display device compatible with monochrome display. Appropriate changes made without departing from the spirit of the present invention naturally belong to the technical scope of the present invention.
  • the display device of this aspect can take the following aspects.
  • a plurality of spacers provided between the first substrate and the second substrate, Equipped with The first substrate is A display area in which a plurality of pixels are arranged in rows and columns, A plurality of gate lines extending in the row direction and connected to the plurality of pixels;
  • a pixel transistor provided in each of the plurality of pixels and having a semiconductor layer;
  • a first semiconductor resistance element that overlaps with one of the spacers and is provided in the same layer as the semiconductor of the pixel transistor;
  • a detection circuit that detects a pressing force applied to the display region based on a midpoint voltage between the first semiconductor resistance element and the second semiconductor resistance element; Equipped with A display device in which
  • the display device according to (1) wherein the first semiconductor resistance element and the second semiconductor resistance element are arranged adjacent to each other to form a sensor section.
  • the sensor unit is one of a plurality of sensor units.
  • the sensor unit is The display device according to (2) or (3), which is arranged in a frame region outside the display region.
  • the display device according to any one of (1) to (4) above which includes a Wheatstone bridge circuit including two first semiconductor resistance elements and two second semiconductor resistance elements. .. (6)
  • a gate electrode provided in the same layer as the gate line and overlapping the first semiconductor resistance element and the second semiconductor resistance element is further included.

Abstract

スペーサＰＳ１（ＰＳ２）に重なり、画素トランジスタＴｒの半導体層と同層に設けられた第１の半導体抵抗素子４２１－１（４２１－２）と、画素トランジスタの半導体層と同層に設けられ、スペーサの何れとも重畳しない第２の半導体抵抗素子４２２－１（４２２－２）と、第１の半導体抵抗素子４２１－１（４２１－２）と第２の半導体抵抗素子４２２－１（４２２－２）との中点電圧に基づき、表示領域に加えられた押力を検出する検出回路と、を備える。第２の半導体抵抗素子４２２－１（４２２－２）の抵抗値は、押力が加えられていないときの第１の半導体抵抗素子４２１－１（４２１－２）の抵抗値と等価である。

Description

表示装置
　本発明は、表示装置に関する。
　近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、表示装置として用いられている。また、タッチ検出に加えて、表示装置の表示面に加えられた押力（フォース）をも検出できる押力検出装置も用いられるようになってきている。例えば、検出用電極と基準電位層との間の距離の変化による静電容量の変化量に基づいて押力を検出する構成が知られている（例えば、特許文献１参照）。
特開２０１８－８８２５５号公報
　上記従来技術において、検出用電極と基準電位層との間にバックライトユニットを備える構成が開示されている。このような構成において、例えば直下型のバックライトユニット等を用いた場合、検出用電極と基準電位層との間の距離が離れて静電容量が小さくなり、静電容量の変化量を検出できない可能性がある。また、表示装置の表示面に加えられた押力を検出する際に、静電容量の変化量を検出する構成では、表示パネルの外部に押力検出用の電極を設ける必要があり、プロセスの増加によるコスト上昇を招く場合がある。
　本発明は、低コストで表示面に加えられた押力を検出する構成を得ることができる表示装置を提供することを目的とする。
　本発明の一態様に係る表示装置は、第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に設けられた複数のスペーサと、を備え、前記第１基板は、複数の画素が行方向及び列方向に並ぶ表示領域と、行方向に延在し、前記複数の画素に接続される複数のゲート線と、列方向に延在し、前記複数の画素に接続される複数の信号線と、前記複数の画素のそれぞれに設けられ、半導体層を有する画素トランジスタと、前記スペーサのうちの１つに重なり、前記画素トランジスタの半導体層と同層に設けられた第１の半導体抵抗素子と、前記画素トランジスタの半導体層と同層に設けられ、複数の前記スペーサの何れとも重畳しない第２の半導体抵抗素子と、前記第１の半導体抵抗素子と前記第２の半導体抵抗素子との中点電圧に基づき、前記表示領域に加えられた押力を検出する検出回路と、を備え、前記第２の半導体抵抗素子の抵抗値は、押力が加えられていないときの前記第１の半導体抵抗素子の抵抗値と等価である。
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。 図２は、表示装置の概略断面構造を表す断面図である。 図３は、画素の構成例を示す平面図である。 図４は、図３のＡ１－Ａ２線に沿う断面図である。 図５Ａは、実施形態１に係る表示装置を構成する第１基板を模式的に示す第１例の平面図である。 図５Ｂは、実施形態１に係る表示装置を構成する第１基板を模式的に示す第２例の平面図である。 図５Ｃは、実施形態１に係る表示装置を構成する第１基板を模式的に示す第３例の平面図である。 図５Ｄは、図５ＡのＡ３－Ａ４線に沿う断面図である。 図６は、実施形態１に係る押力検出部の一構成例を示す等価回路図である。 図７は、実施形態１に係るセンサ部の第１構成例を示す平面図である。 図８は、図７のＢ１－Ｂ２線に沿う断面図である。 図９は、図７のＣ１－Ｃ２線に沿う断面図である。 図１０は、実施形態１に係るセンサ部の第２構成例を示す平面図である。 図１１は、図１０のＤ１－Ｄ２線に沿う断面図である。 図１２は、図１０のＥ１－Ｅ２線に沿う断面図である。 図１３は、実施形態２に係る押力検出部の一構成例を示すブロック図である。 図１４は、実施形態２に係るセンサ部の第１構成例を示す平面図である。 図１５は、図１４のＦ１－Ｆ２線に沿う断面図である。 図１６は、図１４のＧ１－Ｇ２線に沿う断面図である。 図１７は、実施形態２に係るセンサ部の第２構成例を示す平面図である。 図１８は、図１７のＨ１－Ｈ２線に沿う断面図である。 図１９は、図１７のＩ１－Ｉ２線に沿う断面図である。 図２０は、ＴＦＴトランジスタのゲート－ソース間電圧とドレイン－ソース電流との関係を示す図である。 図２１は、図８に代えて、各配線を補助配線と同層に設けた場合の断面図である。 図２２は、図１１に代えて、各配線を補助配線と同層に設けた場合の断面図である。 図２３は、図１５に代えて、各配線を補助配線と同層に設けた場合の断面図である。 図２４は、図１８に代えて、各配線を補助配線と同層に設けた場合の断面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
　図１は、実施形態１に係る表示装置の構成例を示すブロック図である。図１に示すように、表示装置１は、表示パネル１０上に、画像を表示させるための表示領域１１ａと、ゲート線駆動回路１２と、信号線駆動回路１３と、検出回路４１とを備える。
　表示パネル１０は、静電容量型のタッチセンサが装着又は一体化されていても良い。表示パネル１０に静電容量型のタッチセンサを一体化するとは、例えば、表示領域１１ａにおける基板や電極などの一部の部材を、タッチセンサとして使用される基板や電極などの一部の部材とを兼用することを含む。
　表示領域１１ａには、行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に並ぶ複数の画素Ｐｉｘが設けられている。なお、図１では一部の画素Ｐｉｘについて示しているが、画素Ｐｉｘは表示領域１１ａの全域に亘って配置される。なお、本実施形態では、表示素子として液晶表示素子を用いた構成を例示しているが、表示素子の態様により本開示が限定されるものではない。
　画素Ｐｉｘは、それぞれ画素電極２２及び画素トランジスタＴｒを備えている。画素トランジスタＴｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。画素トランジスタＴｒのソースは信号線ＳＧＬに接続され、ゲートはゲート線ＧＣＬに接続され、ドレインは画素電極２２に接続されている。
　画素Ｐｉｘは、行方向（Ｄｘ方向）に延在するゲート線ＧＣＬにより、他の画素Ｐｉｘと互いに接続されている。ゲート線ＧＣＬは、ゲート線駆動回路１２と接続され、ゲート線駆動回路１２よりゲート信号ＧＡＴＥ（・・・，ｍ，ｍ＋１，・・・，ｍ＋ｎ，・・・）が供給される。
　また、画素Ｐｉｘは、列方向（Ｄｙ方向）に延在する信号線ＳＧＬにより、他の画素Ｐｉｘと互いに接続されている。信号線ＳＧＬは、信号線駆動回路１３と接続され、信号線駆動回路１３より画素信号ＳＩＧ（１，２，・・・，Ｐ）が供給される。
　ゲート線駆動回路１２は、ゲート線ＧＣＬを介して、１，２，・・・，Ｐ行の各画素Ｐｉｘの画素トランジスタＴｒのゲートにそれぞれゲート信号ＧＡＴＥ（・・・，ｍ，ｍ＋１，・・・，ｍ＋ｎ，・・・）を供給する回路である。
　信号線駆動回路１３は、信号線ＳＧＬを介して、各画素Ｐｉｘの画素トランジスタＴｒのソースに画素信号ＳＩＧ（１，２，・・・，Ｑ）を供給する回路である。信号線駆動回路１３は、１，２，・・・，Ｐ行の画素Ｐｉｘにそれぞれ同時に画素信号ＳＩＧ（１，２，・・・，Ｑ）を供給する。
　表示装置１は、表示領域１１ａの外側の額縁領域１１ｂにセンサ部４２が設けられている。なお、図１では、表示領域１１ａの列方向（Ｄｙ方向）に延びる両辺にそれぞれ３つのセンサ部４２が設けた構成を例示したが、表示領域１１ａの四隅の外側にセンサ部４２を設けた構成であっても良い。また、表示領域１１ａの各辺の外側に沿ってセンサ部４２を設けた構成であっても良い。また、表示領域１１ａの内側にセンサ部４２を設けた構成であっても良い。センサ部４２の数や配置により本開示が限定されるものではない。
　検出回路４１及びセンサ部４２は、表示領域１１ａ（表示面）に加えられた押力を検出する押力検出部４０を構成する。押力検出部４０については後述する。
　表示領域１１ａには、駆動電極ＣＯＭＬが設けられている。駆動電極ＣＯＭＬは、行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に直交する方向（Ｄｚ方向）に表示領域１１ａと重なっている。
　表示領域１１ａに画像表示を行う際、駆動電極ＣＯＭＬには、画素電極２２に対する共通電位Ｖｃｏｍｄｃが供給される。これにより、駆動電極ＣＯＭＬは、表示領域１１ａに画像表示を行う際の画素電極２２に対する共通電極として機能する。なお、駆動電極ＣＯＭＬは、検出用の駆動信号を供給することで、タッチ検出を行う際のセンサ電極としても機能するが、ここでは詳細な説明を省略する。
　ゲート線駆動回路１２、信号線駆動回路１３、及び検出回路４１は、それぞれ個別のデバイス（ＩＣ）により構成されていても良いし、上述した複数の機能が統合された１つ又は複数のデバイス（ＩＣ）により構成されていても良い。ゲート線駆動回路１２、信号線駆動回路１３、及び検出回路４１の構成により、本開示が限定されるものではない。
　次に、実施形態１に係る表示装置１の概略構造について、図２乃至図５Ｄを参照して説明する。図２は、表示装置の概略断面構造を表す断面図である。図３は、画素の構成例を示す平面図である。図４は、図３のＡ１－Ａ２線に沿う断面図である。図５Ａは、実施形態１に係る表示装置を構成する第１基板を模式的に示す第１例の平面図である。図５Ｂは、実施形態１に係る表示装置を構成する第１基板を模式的に示す第２例の平面図である。図５Ｃは、実施形態１に係る表示装置を構成する第１基板を模式的に示す第３例の平面図である。図５Ｄは、図５ＡのＡ３－Ａ４線に沿う断面図である。
　図２に示すように、表示装置１は、カバー部材ＣＧと、第１基板２と、第２基板３と、液晶層６と、ＣＯＧ１９と、フレキシブルプリント基板ＦＬと、バックライトＢＬと、フレームＦＦＲ，ＲＦＲと、を備える。
　ＣＯＧ１９は、例えば、ゲート線駆動回路１２、信号線駆動回路１３、及び検出回路４１が構成されるＩＣである。ＣＯＧ１９は、第１基板２上に実装されている。フレキシブルプリント基板ＦＬは、第１基板２に接続されている。フレキシブルプリント基板ＦＬは、ホスト（不図示）に接続されている。
　第１基板２は、ＴＦＴ基板２１を有する。ＴＦＴ基板２１には、ＣＯＧ１９の他に、画素トランジスタＴｒ等のスイッチング素子や、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線、及び、画素電極２２、駆動電極ＣＯＭＬ等の各種電極（図２では省略して示す）が設けられる。このＴＦＴ基板２１上に、本実施形態に係るセンサ部４２が設けられる。
　第２基板３は、ＣＦ基板３１と、このＣＦ基板３１の一方の面に形成されたカラーフィルタ（不図示）とを含む。カラーフィルタの上方には、接着層（不図示）を介して偏光板３２が設けられている。
　第１基板２と第２基板３とは、所定の間隔（セルギャップ）を設けて対向して配置される。ＴＦＴ基板２１とＣＦ基板３１との間の空間に、表示機能層として液晶層６が設けられる。液晶層６は、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳ（フリンジフィールドスイッチング）を含むＩＰＳ（インプレーンスイッチング）等の横電界モードの液晶が用いられる。なお、液晶層６と第１基板２との間、及び液晶層６と第２基板３との間には、それぞれ配向膜が配設されてもよい。
　液晶層６には、第１基板２と第２基板３との間隔（セルギャップ）を一様に保つために、ガラス材料または樹脂材料で構成されたスペーサＰＳが設けられている。本実施形態において、スペーサＰＳは、表示領域１１ａだけでなく、表示領域１１ａの外側の額縁領域１１ｂにも設けられる。
　なお、本実施形態において、ＴＦＴ基板２１の表面に垂直な方向において、第１基板２から第２基板３に向かう方向を「上」とする。また、第１基板２から第２基板３に向かう方向を「下」とする。また、「平面視」とは、第１基板２の表面に垂直な方向から見た場合を示す。
　また、本実施形態において、センサ部４２は、図２に示すように、絶縁層５８を介してスペーサＰＳに重ねて設けられる第１センサ４２－１と、スペーサＰＳに重畳しない第２センサ４２－２とを含む。第１センサ４２－１及び第２センサ４２－２については後述する。
　図３に示すように、ゲート線ＧＣＬとゲート線ＳＧＬとで囲まれた領域が画素Ｐｉｘである。画素Ｐｉｘは、画素電極２２と駆動電極ＣＯＭＬとが重なる領域を含んで設けられる。画素電極２２は、それぞれ画素トランジスタＴｒを介してゲート線ＳＧＬと接続される。
　図３に示すように、画素電極２２は、複数の帯状電極２２ａと、連結部２２ｂとを有する。帯状電極２２ａは、ゲート線ＳＧＬに沿って設けられ、ゲート線ＧＣＬに沿った方向に複数配列されている。連結部２２ｂは帯状電極２２ａの端部同士を連結する。なお、画素電極２２は、５本の帯状電極２２ａを有しているが、これに限定されず、４本以下又は６本以上の帯状電極２２ａを有していてもよい。例えば、画素電極２２は、２本の帯状電極２２ａを有していてもよい。
　図３に示すように、画素トランジスタＴｒは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を含む。また、半導体層６１の下に遮光層６５が設けられている。
　図４に示すように、遮光層６５は基板１２１の上に設けられている。絶縁層５８ａは、遮光層６５を覆って基板１２１の上に設けられている。絶縁層５８ａの上には半導体層６１が設けられている。半導体層６１の上には、絶縁層５８ｂを介してゲート電極６４（ゲート線ＧＣＬ）が設けられている。ゲート電極６４（ゲート線ＧＣＬ）の上には、絶縁層５８ｃを介してドレイン電極６３及びソース電極６２（信号線ＳＧＬ）が設けられる。ドレイン電極６３及びソース電極６２（信号線ＳＧＬ）の上には、絶縁層５８ｄ及び絶縁層５８ｅを介して駆動電極ＣＯＭＬが設けられる。駆動電極ＣＯＭＬの上には、絶縁層２４を介して画素電極２２が設けられる。画素電極２２の上には配向膜３４が設けられる。また、配向膜３３は、液晶層６を挟んで配向膜３４と対向する。なお、絶縁層５８ｄ上には、駆動電極ＣＯＭＬに共通電位Ｖｃｏｍｄｃ又は検出用の駆動信号を供給するための補助配線５４が設けられる。
　図５Ａ乃至図５Ｃに示すように、駆動電極ＣＯＭＬは、ＴＦＴ基板２１の表示領域１１ａに設けられている。図５Ａに示す第１例において、駆動電極ＣＯＭＬは、表示領域１１ａ内に複数配置される。より具体的に、複数の駆動電極ＣＯＭＬは、表示領域１１ａの長辺に沿った方向（Ｄｘ方向）、及び、表示領域２０の短辺に沿った方向（Ｄｙ方向）に並び、複数配置されている。各駆動電極ＣＯＭＬは、平面視で略正方形である。駆動電極ＣＯＭＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。１つの駆動電極ＣＯＭＬに対応する位置に、複数の画素電極２２が行列状に配置される。画素電極２２は、駆動電極ＣＯＭＬよりも小さい面積を有している。なお、図５Ａ乃至図５Ｃでは一部の駆動電極ＣＯＭＬ及び画素電極２２について示しているが、駆動電極ＣＯＭＬ及び画素電極２２は、表示領域１１ａの全域に亘って配置される。
　図５Ｄに示すように、駆動電極ＣＯＭＬは、補助配線５４と電気的に接続され、共通電位Ｖｃｏｍｄｃ又は検出用の駆動信号が供給される。なお、図５Ｄでは、図４に示す絶縁層５８よりも下の層の図示を省略している。
　また、駆動電極ＣＯＭＬは、図５Ｂに示す第２例のように、表示領域２０の短辺に沿った方向（Ｄｙ方向）に延在する複数の駆動電極ＣＯＭＬが表示領域１１ａの長辺に沿った方向（Ｄｘ方向）に並んで設けられる態様であっても良いし、図５Ｃに示す第３例のように、表示領域１１ａの全域に亘って１つの駆動電極ＣＯＭＬが設けられる態様であっても良い。
　図３及び図４に示すように、画素電極２２は、コンタクトホールＨ１１を介して画素トランジスタＴｒのドレイン電極６３と接続されている。半導体層６１は、コンタクトホールＨ１２を介してドレイン電極６３に接続される。半導体層６１は、平面視でゲート電極６４と交差する。ゲート電極６４はゲート線ＧＣＬに接続され、ゲート線ＧＣＬの一辺から突出して設けられている。半導体層６１は、ソース電極６２と重畳する位置まで延びて、コンタクトホールＨ１３を介してソース電極６２と電気的に接続される。ソース電極６２は、信号線ＳＧＬに接続され、信号線ＳＧＬの一辺から突出している。
　半導体層６１の材料としては、ポリシリコンや酸化物半導体などの公知の材料を用いることができる。例えばＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、透明アモルファス酸化物半導体）を用いることで、映像表示用の電圧を長時間保持する能力（保持率）が良く、表示品位を向上させることができる。
　絶縁層２４，５８ａ，５８ｂ，５８ｃ，５８ｄ，５８ｅの材料としては、公知の絶縁材料を用いることができる。例えば、絶縁層５８ｂの材料としては、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を用いることができる。また、例えば、絶縁層５８ｃの材料としては、シリコン酸化膜（ＳｉＯ２）を用いることができる。
　補助配線５４の材料としては、導電性の金属材料で形成されることが望ましい。導電性の金属材料としては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）等を使用することができる。
　図２に示すように、第１基板２の背面には、バックライトＢＬが設けられる。バックライトＢＬは、フレームＦＦＲ，ＲＦＲに収納され、空気層（エアギャップ）ＡＧを介して第１基板２に対向している。第１基板２は、接着テープＴＰによりフレームＦＦＲに固定されている。
　半導体層６１において、ゲート電極６４と重畳する部分にチャネル部（図示しない）が設けられている。遮光層６５は、チャネル部と重なる位置に設けられ、チャネル部よりも大きい面積を有していることが好ましい。遮光層６５を設けているので、バックライトＢＬから半導体層６１に入射する光が遮光される。
　図６は、実施形態１に係る押力検出部の一構成例を示す等価回路図である。図７は、実施形態１に係るセンサ部の第１構成例を示す平面図である。図８は、図７のＢ１－Ｂ２線に沿う断面図である。図９は、図７のＣ１－Ｃ２線に沿う断面図である。
　図７乃至図９に示すように、実施形態１に係るセンサ部４２は、２つの第１の半導体抵抗素子４２１－１，４２１－２と、２つの第２の半導体抵抗素子４２２－１，４２２－２と、を含む。２つの第１の半導体抵抗素子４２１－１及び２つの第２の半導体抵抗素子４２２－１，４２２－２は、画素トランジスタＴｒの半導体層６１と同層に設けられている。第１の半導体抵抗素子４２１－１，４２１－２は、図２に示す第１センサ４２－１を構成する。第２の半導体抵抗素子４２２－１，４２２－２は、図２に示す第２センサ４２－２を構成する。なお、本明細書中「同層」とは、同じ工程及び同じ材料で成膜される層である。
　第１の半導体抵抗素子４２１－１の一端は、コンタクトホールＨ２１を介して、配線４３に接続されている。第１の半導体抵抗素子４２１－１の他端は、コンタクトホールＨ２２を介して、信号線ＳＧＬと同層に設けられた配線４５に接続されている。
　第２の半導体抵抗素子４２２－１の一端は、コンタクトホールＨ２３を介して、配線４５に接続されている。第２の半導体抵抗素子４２２－１の他端は、コンタクトホールＨ２４を介して、信号線ＳＧＬと同層に設けられた配線４４に接続されている。
　第１の半導体抵抗素子４２１－２の一端は、コンタクトホールＨ３１を介して、配線４３に接続されている。第１の半導体抵抗素子４２１－２の他端は、コンタクトホールＨ３２を介して、信号線ＳＧＬと同層に設けられた配線４６に接続されている。
　第２の半導体抵抗素子４２２－２の一端は、コンタクトホールＨ３３を介して、配線４６に接続されている。第２の半導体抵抗素子４２２－２の他端は、コンタクトホールＨ３４を介して、信号線ＳＧＬと同層に設けられた配線４４に接続されている。
　第１の半導体抵抗素子４２１－１は、スペーサＰＳ１に重ねて設けられている。また、第１の半導体抵抗素子４２１－２は、スペーサＰＳ２に重ねて設けられている。なお、第２の半導体抵抗素子４２２－１，４２２－２は、何れのスペーサにも重畳していない。
　第１の半導体抵抗素子４２１－１，４２１－２と、第２の半導体抵抗素子４２２－１，４２２－２とは、それぞれ互いに近接して隣り合って設けられている。
　上記構成において、配線４３と配線４４との間には、定電流源が接続される。例えば、配線４３には、所定の高電位ＶＨが供給され、配線４４には、所定の低電位ＶＬが供給される。低電位ＶＬは、例えばＧＮＤ電位とすることができる。
　なお、センサ部４２の平面視の形状は、第１の半導体抵抗素子４２１－１，４２１－２及び第２の半導体抵抗素子４２２－１，４２２－２の形状を含め、図７に示す態様に限るものではない。
　また、図７乃至図９では、配線４３、配線４４、配線４５、及び配線４６が信号線ＳＧＬと同層に設けられた構成を例示したが、配線４３、配線４４、配線４５、及び配線４６が設けられる層はこれに限るものではなく、例えば、補助配線５４と同層に設けられた構成であっても良い。配線４３、配線４４、配線４５、及び配線４６が設けられる層により本開示が限定されるものではない。
　また、図７では、図中下側に配線４３、配線４４、配線４５、及び配線４６が引き出された例を示したが、配線４４及び配線４５の引き出し方向はこれに限るものではない。
　上記のように構成されたセンサ部４２は、図６に示すホイートストンブリッジ回路を構成する。
　図６に示す構成において、配線４５と配線４６とは、検出回路４１に接続される。検出回路４１は、ホイートストンブリッジ回路の出力電圧ＶＯＵＴ１，ＶＯＵＴ２に基づき、表示領域１１ａに加えられた押力を検出する。
　第１の半導体抵抗素子４２１－１，４２１－２は、スペーサＰＳ１，ＰＳ２を介して表示領域１１ａに加えられた押力によって抵抗値が変化する可変抵抗と見做せる。
　第２の半導体抵抗素子４２２－１，４２２－２は、第１の半導体抵抗素子４２１－１，４２１－２と同等の電気特性を有している。すなわち、第２の半導体抵抗素子４２２－１，４２２－２の抵抗値は、表示領域１１ａに押力が加えられていないときの第１の半導体抵抗素子４２１－１，４２１－２の抵抗値と等価である。第２の半導体抵抗素子４２２－１，４２２－２は、図７に示すように、第１の半導体抵抗素子４２１－１，４２１－２と隣り合って配置されることで、第１の半導体抵抗素子４２１－１，４２１－２の基準抵抗と見做せる。
　図６に示すように、２つの第１の半導体抵抗素子４２１－１，４２１－２及び２つの第２の半導体抵抗素子４２２－１，４２２－２によりホイートストンブリッジ回路を構成することで、出力電圧ＶＯＵＴ１，ＶＯＵＴ２の電位差は、温度変化による影響をキャンセルした値となる。このため、本実施形態に係る押力検出部４０は、高精度に表示領域１１ａに加えられた押力を検出することができる。
　具体的には、表示領域１１ａに押力が加えられると、スペーサＰＳ１を介して、第１の半導体抵抗素子４２１－１に押力が印加され、スペーサＰＳ２を介して、第１の半導体抵抗素子４２１－２に押力が印加される。これにより、第１の半導体抵抗素子４２１－１，４２１－２の抵抗値が変化し、第１の半導体抵抗素子４２１－１と第２の半導体抵抗素子４２２－１との中点電圧ＶＯＵＴ１、及び、第１の半導体抵抗素子４２１－２と第２の半導体抵抗素子４２２－２との中点電圧ＶＯＵＴ２が変化する。検出回路４１は、第１の半導体抵抗素子４２１－１と第２の半導体抵抗素子４２２－１との中点電圧ＶＯＵＴ１と、第１の半導体抵抗素子４２１－２と第２の半導体抵抗素子４２２－２との中点電圧ＶＯＵＴ２との電位差を検出することで、高精度に表示領域１１ａに加えられた押力を検出することができる。
　なお、検出回路４１は、第１の半導体抵抗素子４２１－１と第２の半導体抵抗素子４２２－１との中点電圧に基づき、表示領域１１ａに加えられた押力を検出する構成であっても良い。この場合には、第１の半導体抵抗素子４２１－２及び第２の半導体抵抗素子４２２－２は不要である。しかしながら、温度変化による影響をキャンセルした高精度な検出結果を得るためには、図６に示すように、２つの第１の半導体抵抗素子４２１－１，４２１－２及び２つの第２の半導体抵抗素子４２２－１，４２２－２によりホイートストンブリッジ回路を構成し、上述したように、第１の半導体抵抗素子４２１－１と第２の半導体抵抗素子４２２－１との中点電圧ＶＯＵＴ１と、第１の半導体抵抗素子４２１－２と第２の半導体抵抗素子４２２－２との中点電圧ＶＯＵＴ２との電位差を用いて、表示領域１１ａに加えられた押力を検出する構成とすることが望ましい。
　図１０は、実施形態１に係るセンサ部の第２構成例を示す平面図である。図１１は、図１０のＤ１－Ｄ２線に沿う断面図である。図１２は、図１０のＥ１－Ｅ２線に沿う断面図である。
　図１０に示す実施形態１の第２構成例では、図１０乃至図１２に示すように、図７に示す第１構成例に対し、第１の半導体抵抗素子４２１－１とスペーサＰＳ１との間、及び、第１の半導体抵抗素子４２１－２とスペーサＰＳ２との間に、それぞれ第１の半導体抵抗素子４２１－１，４２１－２に重なる金属膜４７が設けられている点が異なる。
　図１１及び図１２に示すように、金属膜４７は、補助配線５４と同層に設けられている。なお、金属膜４７を設けることで、第１の半導体抵抗素子４２１－１，４２１－２と第２の半導体抵抗素子４２２－１，４２２－２との電気特性が変化することが考えられる。このため、本実施形態において、金属膜４７は、第２の半導体抵抗素子４２２－１，４２２－２にも重ねて設けられている。
　第１の半導体抵抗素子４２１－１とスペーサＰＳ１との間、及び、第１の半導体抵抗素子４２１－２とスペーサＰＳ２との間にそれぞれ金属膜４７を設けることで、表示領域１１ａに加えられた押力が第１の半導体抵抗素子４２１－１，４２１－２に伝達し易くなる。これにより、表示領域１１ａに加えられた押力の検出精度が向上する。
　以上説明したように、実施形態１に係る表示装置１は、第１基板２と、第１基板２に対向配置された第２基板３と、第１基板２と第２基板３との間に設けられた複数のスペーサＰＳ（ＰＳ１，ＰＳ２）と、を備える。第１基板２は、複数の画素Ｐｉｘが行方向（Ｄｘ方向）及び列方向（Ｄｙ方向）に並ぶ表示領域１１ａと、行方向（Ｄｘ方向）に延在し、複数の画素Ｐｉｘに接続される複数のゲート線ＧＣＬと、列方向（Ｄｙ方向）に延在し、複数の画素Ｐｉｘに接続される複数の信号線ＳＧＬと、複数の画素Ｐｉｘのそれぞれに設けられ、半導体層６１を有する画素トランジスタＴｒと、スペーサＰＳ１（ＰＳ２）に重なり、画素トランジスタＴｒの半導体と同層に設けられた第１の半導体抵抗素子４２１－１（４２１－２）と、画素トランジスタＴｒの半導体層６１と同層に設けられ、複数のスペーサの何れとも重畳しない第２の半導体抵抗素子４２２－１（４２２－２）と、第１の半導体抵抗素子４２１－１（４２１－２）と第２の半導体抵抗素子４２２－１（４２２－２）との中点電圧ＶＯＵＴ１（ＶＯＵＴ２）に基づき、表示領域１１ａに加えられた押力を検出する検出回路４１と、を備える。第２の半導体抵抗素子４２２－１（４２２－２）の抵抗値は、押力が加えられていないときの第１の半導体抵抗素子４２１－１（４２１－２）の抵抗値と等価である。
　上記構成において、画素トランジスタＴｒの半導体層６１と同層に設けた第１の半導体抵抗素子４２１－１（４２１－２）及び第２の半導体抵抗素子４２２－１（４２２－２）によりセンサ部４２を構成することで、低コストで表示領域１１ａに加えられた押力を検出する構成が得られる。
　また、センサ部４２を表示領域１１ａの外側の額縁領域１１ｂに配置することで、第１の半導体抵抗素子４２１－１（４２１－２）及び第２の半導体抵抗素子４２２－１（４２２－２）のゲージ長を長くすることができる。これにより、第１の半導体抵抗素子４２１－１（４２１－２）及び第２の半導体抵抗素子４２２－１（４２２－２）の抵抗値を大きくすることができ、相対的に第１の半導体抵抗素子４２１－１（４２１－２）及び第２の半導体抵抗素子４２２－１（４２２－２）の抵抗値のバラツキを小さくすることができる。また、スペーサＰＳ１（ＰＳ２）の面積を、第１の半導体抵抗素子４２１－１（４２１－２）のゲージ長に応じた大きさとすることで、表示領域１１ａに押力が加えられた際の第１の半導体抵抗素子４２１－１（４２１－２）の抵抗値の変化を大きくすることができる。これにより、第１の半導体抵抗素子４２１－１（４２１－２）と第２の半導体抵抗素子４２２－１（４２２－２）との中点電圧ＶＯＵＴ１（ＶＯＵＴ２）の変化量を大きくすることができ、表示領域１１ａに加えられた押力の検出精度が向上する。
　また、第１の半導体抵抗素子４２１－１（４２１－２）とスペーサＰＳ１（ＰＳ２）との間に、第１の半導体抵抗素子４２１－１（４２１－２）に重なる金属膜４７を設けた構成とすることで、表示領域１１ａに加えられた押力が第１の半導体抵抗素子４２１－１（４２１－２）に効率良く伝達する。これにより、表示領域１１ａに加えられた押力の検出精度が向上する。
　また、２つの第１の半導体抵抗素子４２１－１，４２１－２及び２つの第２の半導体抵抗素子４２２－１，４２２－２によりホイートストンブリッジ回路を構成することで、高精度に表示領域１１ａに加えられた押力を検出することができる。
　本実施形態により、低コストで表示領域に加えられた押力を検出する構成を得ることができる。
（実施形態２）
　図１３は、実施形態２に係る押力検出部の一構成例を示すブロック図である。図１４は、実施形態２に係るセンサ部の第１構成例を示す平面図である。図１５は、図１４のＦ１－Ｆ２線に沿う断面図である。図１６は、図１４のＧ１－Ｇ２線に沿う断面図である。なお、上述した実施形態１と同等あるいは同一の構成部については、重複する説明を省略する。
　実施形態２に係る押力検出部４０ａのセンサ部４２ａは、図１４乃至図１６に示すように、第１の半導体抵抗素子４２１－１，４２１－２及び第２の半導体抵抗素子４２２－１，４２２－２に重なる電極（ゲート電極）４９を含む点で、図７乃至図９に示す実施形態１の第１構成例と異なっている。電極４９は、ゲート線ＧＣＬと同層に設けられている。
　上記構成により、第１の半導体抵抗素子４２１－１及び電極４９は、図１３に示すＴＦＴトランジスタ（トランジスタ素子）４２３－１を構成する。また、第１の半導体抵抗素子４２１－２及び電極４９は、図１３に示すＴＦＴトランジスタ（トランジスタ素子）４２３－２を構成する。また、第２の半導体抵抗素子４２２－１及び電極４９は、図１３に示すＴＦＴトランジスタ（トランジスタ素子）４２４－１を構成する。また、第２の半導体抵抗素子４２２－２及び電極４９は、図１３に示すＴＦＴトランジスタ（トランジスタ素子）４２４－２を構成する。ＴＦＴトランジスタ４２３－１，４２３－２，４２４－１，４２４－２には、それぞれ、電極４９に印加されるゲート電圧ＶＧに応じた電流が流れる。
　図１３に示すように、ゲート電圧ＶＧは、例えば、検出回路４１ａから配線４８を介して印加される態様であっても良いし、検出回路４１ａとは異なる他の構成部から印加される態様であっても良い。ゲート電圧ＶＧを印加する構成部により本開示が限定されるものではない。
　なお、図１３では、配線４３、配線４４、配線４５、及び配線４６と同様に、図中下側に配線４８が引き出された例を示したが、配線４８の引き出し方向はこれに限るものではない。
　図１７は、実施形態２に係るセンサ部の第２構成例を示す平面図である。図１８は、図１７のＨ１－Ｈ２線に沿う断面図である。図１９は、図１７のＩ１－Ｉ２線に沿う断面図である。
　図１７に示す実施形態２の第２構成例では、図１７乃至図１９に示すように、図１４に示す第１構成例に対し、実施形態１の第２構成例と同様に、第１の半導体抵抗素子４２１－１，４２１－２とスペーサＰＳ１，ＰＳ２との間に、第１の半導体抵抗素子４２１－１，４２１－２に重なる金属膜４７が設けられている点が異なる。
　図１８及び図１９に示すように、金属膜４７は、補助配線５４と同層に設けられている。また、実施形態１の第２構成例と同様に、金属膜４７は、第２の半導体抵抗素子４２２－１，４２２－２にも重ねて設けられている。
　第１の半導体抵抗素子４２１－１とスペーサＰＳ１との間、及び、第１の半導体抵抗素子４２１－２とスペーサＰＳ２との間にそれぞれ金属膜４７を設けることで、表示領域１１ａに加えられた押力が第１の半導体抵抗素子４２１－１，４２１－２に効率良く伝達する。これにより、表示領域１１ａに加えられた押力の検出精度が向上する。
　図２０は、ＴＦＴトランジスタのゲート－ソース間電圧とドレイン－ソース電流との関係を示す図である。図２０に示すように、ゲート－ソース間電圧Ｖｇｓに応じて、ドレイン－ソース電流Ｉｄｓが変化する。すなわち、ゲート－ソース間電圧Ｖｇｓを変化させることで、ＴＦＴトランジスタのオン抵抗が変化する。
　本実施形態では、ゲート電圧ＶＧ（図１３参照）を調整することで、第１の半導体抵抗素子４２１－１，４２１－２及び第２の半導体抵抗素子４２２－１，４２２－２の抵抗値を変えることができる。このため、例えば、複数箇所に配置されたセンサ部４２ａごとにゲート電圧ＶＧを異なる値とすることで、表示領域１１ａに加えられた押力に対する検出値を略一定とすることができる。
　以上説明したように、実施形態２において、センサ部４２ａは、ゲート線ＧＣＬと同層に設けられた電極（ゲート電極）４９が第１の半導体抵抗素子４２１－１，４２１－２及び第２の半導体抵抗素子４２２－１，４２２－２に重なりＴＦＴトランジスタ（トランジスタ素子）４２３－１，４２３－２，４２４－１，４２４－２を構成する。
　これにより、第１の半導体抵抗素子４２１－１，４２１－２及び第２の半導体抵抗素子４２２－１，４２２－２により構成されたＴＦＴトランジスタ（トランジスタ素子）４２３－１，４２３－２，４２４－１，４２４－２を用いて、表示領域１１ａに加えられた押力を検出することができる。
　本実施形態により、低コストで表示面に加えられた押力を検出する構成を得ることができる。
（変形例）
　図２１は、図８に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図である。図２２は、図１１に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図である。図２３は、図１５に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図である。図２４は、図１８に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図である。なお、図９に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図、図１２に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図、図１６に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図、及び、図１９に代えて、第１の半導体抵抗素子及び第２の半導体抵抗素子に接続される各配線を補助配線と同層に設けた場合の断面図については、それぞれ、図２１、図２２、図２３、及び図２４と同一の層構造であるものとして、ここでは図示を省略する。
　図２１乃至図２４に示すように、第１の半導体抵抗素子４２１－１（４２１－２）及び第２の半導体抵抗素子４２２－１（４２２－２）に接続される各配線を補助配線５４と同層に設けた場合でも、上述した各実施形態と同様の効果を得ることができる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、実施形態１では、カラー表示可能な液晶表示装置を示したが、本発明はカラー表示対応の液晶表示装置に限定されず、モノクロ表示対応の液晶表示装置であってもよい。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
　例えば、本態様の表示装置は、以下の態様をとることができる。
（１）第１基板と、
　前記第１基板に対向配置された第２基板と、
　前記第１基板と前記第２基板との間に設けられた複数のスペーサと、
　を備え、
　前記第１基板は、
　複数の画素が行方向及び列方向に並ぶ表示領域と、
　行方向に延在し、前記複数の画素に接続される複数のゲート線と、
　列方向に延在し、前記複数の画素に接続される複数の信号線と、
　前記複数の画素のそれぞれに設けられ、半導体層を有する画素トランジスタと、
　前記スペーサのうちの１つに重なり、画素トランジスタの半導体と同層に設けられた第１の半導体抵抗素子と、
　前記画素トランジスタの半導体層と同層に設けられ、複数の前記スペーサの何れとも重畳しない第２の半導体抵抗素子と、
　前記第１の半導体抵抗素子と前記第２の半導体抵抗素子との中点電圧に基づき、前記表示領域に加えられた押力を検出する検出回路と、
　を備え、
　前記第２の半導体抵抗素子の抵抗値は、押力が加えられていないときの前記第１の半導体抵抗素子の抵抗値と等価である
　表示装置。
（２）前記第１の半導体抵抗素子と前記第２の半導体抵抗素子とが隣り合って配置されてセンサ部を構成する
　上記（１）に記載の表示装置。
（３）前記センサ部は、複数のセンサ部のうちの１つである
　上記（２）に記載の表示装置。
（４）前記センサ部は、
　前記表示領域の外側の額縁領域に配置されている
　上記（２）又は上記（３）に記載の表示装置。
（５）２つの前記第１の半導体抵抗素子と２つの前記第２の半導体抵抗素子とを含み、ホイートストンブリッジ回路が構成される
　上記（１）乃至上記（４）の何れかに記載の表示装置。
（６）少なくとも前記第１の半導体抵抗素子に重なるスペーサと前記第１の半導体抵抗素子との間に金属膜が設けられている
　上記（１）乃至上記（５）の何れかに記載の表示装置。
（７）前記複数の画素のそれぞれに設けられる画素電極と、
　前記画素電極に対する共通電位が供給される少なくとも１つの駆動電極と、
　前記駆動電極に電気的に接続される補助配線と、
　を備え、
　前記金属膜は、前記補助配線と同層である
　上記（１）乃至上記（６）の何れかに記載の表示装置。
（８）前記ゲート線と同層に設けられ、前記第１の半導体抵抗素子及び前記第２の半導体抵抗素子に重なるゲート電極をさらに含み、
　前記第１の半導体抵抗素子、前記第２の半導体抵抗素子、及び前記ゲート電極は、トランジスタ素子を構成する
　上記（１）乃至上記（７）の何れかに記載の表示装置。
１　表示装置
２　第１基板
３　第２基板
６　液晶層
１０　表示パネル
１１ａ　表示領域
１１ｂ　額縁領域
１２　ゲート線駆動回路
１３　信号線駆動回路
１９　ＣＯＧ
２１　ＴＦＴ基板
２２　画素電極
２４　絶縁層
３１　ＣＦ基板
３２　偏光板
４０，４０ａ　押力検出部
４１，４１ａ　検出回路
４２，４２ａ　センサ部
４２－１　第１センサ
４２－２　第２センサ
４３　配線
４４　配線
４５　配線
４６　配線
４７　金属膜
４８　配線
４９　電極（ゲート電極）
５４　補助配線
５８，５８ａ，５８ｂ，５８ｃ，５８ｄ，５８ｅ　絶縁層
６１　半導体層
６２　ソース電極
６３　ドレイン電極
６４　ゲート電極
４２１－１，４２１－２　第１の半導体抵抗素子
４２２－１，４２２－２　第２の半導体抵抗素子
４２３－１，４２３－２，４２４－１，４２４－２　ＴＦＴトランジスタ（トランジスタ素子）
ＡＧ　空気層（エアギャップ）
ＣＧ　カバーガラス
ＧＣＬ　ゲート線
ＣＯＭＬ　駆動電極
ＦＦＲ，ＲＦＲ　フレーム
Ｐｉｘ　画素
ＰＳ，ＰＳ１，ＰＳ２　スペーサ
ＳＧＬ　信号線
ＳＬ　シール部材
ＴＰ　接着テープ
Ｔｒ　画素トランジスタ

Claims (8)

  1. 　第１基板と、
    　前記第１基板に対向配置された第２基板と、
    　前記第１基板と前記第２基板との間に設けられた複数のスペーサと、
    　を備え、
    　前記第１基板は、
    　複数の画素が行方向及び列方向に並ぶ表示領域と、
    　行方向に延在し、前記複数の画素に接続される複数のゲート線と、
    　列方向に延在し、前記複数の画素に接続される複数の信号線と、
    　前記複数の画素のそれぞれに設けられ、半導体層を有する画素トランジスタと、
    　前記スペーサのうちの１つに重なり、前記画素トランジスタの半導体層と同層に設けられた第１の半導体抵抗素子と、
    　前記画素トランジスタの半導体層と同層に設けられ、複数の前記スペーサの何れとも重畳しない第２の半導体抵抗素子と、
    　前記第１の半導体抵抗素子と前記第２の半導体抵抗素子との中点電圧に基づき、前記表示領域に加えられた押力を検出する検出回路と、
    　を備え、
    　前記第２の半導体抵抗素子の抵抗値は、押力が加えられていないときの前記第１の半導体抵抗素子の抵抗値と等価である
    　表示装置。
  2. 　前記第１の半導体抵抗素子と前記第２の半導体抵抗素子とが隣り合って配置されてセンサ部を構成する
    　請求項１に記載の表示装置。
  3. 　前記センサ部は、複数のセンサ部のうちの１つである
    　請求項２に記載の表示装置。
  4. 　前記センサ部は、
    　前記表示領域の外側の額縁領域に配置されている
    　請求項２又は３に記載の表示装置。
  5. 　２つの前記第１の半導体抵抗素子と２つの前記第２の半導体抵抗素子とを含み、ホイートストンブリッジ回路が構成される
    　請求項１乃至４の何れか一項に記載の表示装置。
  6. 　少なくとも前記第１の半導体抵抗素子に重なるスペーサと前記第１の半導体抵抗素子との間に金属膜が設けられている
    　請求項１乃至５の何れか一項に記載の表示装置。
  7. 　前記複数の画素のそれぞれに設けられる画素電極と、
    　前記画素電極に対する共通電位が供給される少なくとも１つの駆動電極と、
    　前記駆動電極に電気的に接続される補助配線と、
    　を備え、
    　前記金属膜は、前記補助配線と同層である
    　請求項１乃至６の何れか一項に記載の表示装置。
  8. 　前記ゲート線と同層に設けられ、前記第１の半導体抵抗素子及び前記第２の半導体抵抗素子それぞれに重なるゲート電極をさらに含み、
    　前記第１の半導体抵抗素子、前記第２の半導体抵抗素子、及び前記ゲート電極は、トランジスタ素子を構成する
    　請求項１乃至７の何れか一項に記載の表示装置。
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