WO2020120577A1 - Verfahren zur herstellung einer epitaxierten halbleiterscheibe - Google Patents

Verfahren zur herstellung einer epitaxierten halbleiterscheibe Download PDF

Info

Publication number
WO2020120577A1
WO2020120577A1 PCT/EP2019/084648 EP2019084648W WO2020120577A1 WO 2020120577 A1 WO2020120577 A1 WO 2020120577A1 EP 2019084648 W EP2019084648 W EP 2019084648W WO 2020120577 A1 WO2020120577 A1 WO 2020120577A1
Authority
WO
WIPO (PCT)
Prior art keywords
hydrogen
semiconductor wafer
epitaxial
reactor
wafer
Prior art date
Application number
PCT/EP2019/084648
Other languages
English (en)
French (fr)
Inventor
Christian Hager
Katharina MAY
Original Assignee
Siltronic Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic Ag filed Critical Siltronic Ag
Publication of WO2020120577A1 publication Critical patent/WO2020120577A1/de

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/12—Etching in gas atmosphere or plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type

Definitions

  • the invention relates to a method for producing an epitaxial
  • Semiconductor wafers are wafers made of semiconductor materials, in particular compound semiconductors such as
  • Gallium arsenide and predominantly element semiconductors such as silicon and occasionally germanium are particularly desirable.
  • semiconductor wafers are produced in a large number of successive process steps, which can generally be divided into the following groups:
  • Semiconductor wafers are often provided with an epitaxial layer, that is to say with a monocrystalline layer with the same crystal orientation on which semiconductor components are later applied. If the
  • the layer to be grown from the same material as the substrate is called homoepitaxy, otherwise it is called heteroepitaxy.
  • Such epitaxially coated or epitaxial semiconductor wafers have certain advantages over semiconductor wafers made of homogeneous material, for example the prevention of charge reversal in bipolar CMOS circuits followed by the short-circuit of the component ("latch-up" problem), lower defect densities (e.g. reduced number) of COPs ("crystal-originated particles”) and the absence of a significant oxygen content, which means that a short-circuit risk due to oxygen precipitates in component-relevant areas can be excluded.
  • An epitaxial layer is applied to the surface of a semiconductor wafer in an epitaxial reactor and generally comprises the following steps:
  • the epitaxial process also affects the roughness of the surface of the
  • the roughness (haze) can be done with optical or electronic
  • Electrode scattering can be measured.
  • Scattered light measurements are generally used in the optical methods, whereby the roughness of the surface has a decisive influence on the measurement.
  • a rough surface has a higher diffuse reflection in any direction than a smooth surface that only reflects in the main direction.
  • the temperature of the substrate wafer during the epitaxial deposition should be in the range from 900 ° C. to 1,100 ° C.
  • a surface roughness of the epitaxially deposited layer can occur below 900 ° C, above 1,100 ° C the amount of particles formed by the side reaction increases, as a result of which the quality of the epitaxially deposited layer is reduced.
  • Silicon wafers with a ⁇ 100> orientation reduce the roughness of the epitaxially deposited layer if the deposition temperature is between 50 ° C and 100 ° C lower than normal, e.g. for dichlorosilane as source gas is 950 ° C to 1050 ° C.
  • the deposition temperature or the growth temperature of the epitaxial layer is an important influencing factor, especially in the temperature range between 900 ° C and 1100 ° C, so that the growth rate and thus the thickness of the epitaxially deposited layer can only be controlled with difficulty with insufficient deposition temperatures.
  • the deposition rate is in this
  • US 2012/0104565 A1 discloses a method for producing an epitaxially coated silicon wafer with a low surface roughness at a deposition temperature of 1000 ° C. to 1100 ° C., whereby an influence of the deposition temperature on the surface roughness is also described.
  • the US 2012/0104565 A1 discloses a method for producing an epitaxially coated silicon wafer with a low surface roughness at a deposition temperature of 1000 ° C. to 1100 ° C., whereby an influence of the deposition temperature on the surface roughness is also described.
  • 2012/0104565 A1 teaches the use of dichlorosilane instead of trichlorosilane as the source gas. Since the decomposition temperature of dichlorosilane is lower than that of trichlorosilane, the epitaxy can be carried out at lower temperatures (1040 - 1080 ° C) and thus a lower surface roughness can be achieved than when using trichlorosilane.
  • the object of the invention was to provide a method which enables the production of epitaxial wafers from semiconductor material with the smallest possible
  • the object of the invention is achieved by the following method for producing a semiconductor wafer with a defined surface roughness of an epitaxially deposited layer, comprising the following steps in the specified
  • cooling rate CR is between 1 100 ° C and 1060 ° C less than 3 K / s and
  • cooling rate CR is between 1 100 ° C and 1060 ° C less than 3 K / s and
  • the invention is based on a single crystal of semiconductor material drawn according to the prior art, from which individual wafers are separated, for example by means of wire saws.
  • semiconductor material disks separated from a single crystal In the semiconductor material disks separated from a single crystal,
  • semiconductor wafer, wafer can be, for example, a monocrystalline silicon wafer or a wafer made of another semiconductor material, other semiconductor materials being compound semiconductors such as gallium arsenide or element semiconductors such as germanium or layer structures such as silicon germanium (SiGe) or silicon carbide (SiC ) or gallium nitride (GaN).
  • the diameter of the semiconductor wafer is preferably 150 to 450 mm, very particularly preferably 300 mm.
  • the further steps for producing a wafer made of semiconductor material suitable for epitaxial deposition include edge rounding, grinding or lapping, and etching or cleaning and polishing.
  • semiconductor wafers in particular silicon wafers, are suitable for an epitaxial reactor according to the prior art.
  • the epitaxial coating of semiconductor wafers preferably comprises the following steps: 1) Placing at least one semiconductor wafer on the at least one in an epitaxial reactor
  • Discharge temperature and introduction of hydrogen and removal of the at least one semiconductor wafer Discharge temperature and introduction of hydrogen and removal of the at least one semiconductor wafer.
  • the semiconductor wafer In order to protect the semiconductor wafer from particle contamination, it is preferably subjected to a hydrophilic cleaning before the epitaxial coating.
  • This hydrophilic cleaning creates a native oxide (natural oxide) on the Surface of the semiconductor wafer, which is very thin (about 0.5-2 nm, depending on the type of cleaning and measurement).
  • the native oxide is in one pretreatment of the semiconductor wafer
  • Epitaxial reactor usually removed under a hydrogen atmosphere (also called “H2 beacon").
  • the H2 bake is preferably carried out at a temperature of 1050 ° C. to 1200 ° C. and a hydrogen stream of preferably 40 to 60 slm (standard liters per minute) for 5 to 20 seconds.
  • a second is preferably carried out
  • a mixture of hydrogen gas (H2) and hydrogen chloride gas (HCl) is preferably passed through the process chamber at a temperature of 1050 ° C. to 1200 ° C. for 5 to 20 seconds.
  • the gas flows for hydrogen are preferably 40 to 60 slm and for
  • an epitaxial reactor with a capacity for coating a single substrate wafer is preferably used, for example a single-wafer epitaxial reactor of the Centura type from Applied Materials, Inc. or of the Epsilon type from ASM International N.V.
  • the process according to the invention can also be carried out in a multi-disk reactor. Without restricting the scope of the invention, the method according to the invention is described below as a single-disk process
  • a susceptor which consists, for example, of graphite, silicon carbide (SiC) or quartz and is located in the deposition chamber of the epitaxial reactor, serves as a support for the semiconductor wafer during the pretreatment steps and during the epitaxial coating.
  • the semiconductor wafer preferably lies on a ring of silicon carbide resting on the susceptor, as a result of which the thermal stress on the semiconductor wafer is reduced during the deposition of the epitaxial layer.
  • a one-piece susceptor with a projection, the susceptor-ledge can also be used as an edge support.
  • the semiconductor wafer is only in contact with the base in the edge area to ensure uniform heating and the back of the
  • the bottom of the susceptor preferably has a gas-permeable structure, which is characterized by open pores or through holes. However, it can also consist of a gas-impermeable material. The is also preferred
  • the semiconductor wafer is heated in the epitaxial reactor by means of heat sources, preferably by means of upper and lower heat sources, for example lamps or lamp banks, and then a gas mixture consisting of one
  • a doping gas for example diborane
  • the epitaxial layer is usually deposited using the CVD process (“chemical vapor deposition”), in that silanes, for example trichlorosilane (SiHCte, TCS), are led as the source gas to the surface of the silicon wafer, at temperatures of 600 to 1250 ° C. decompose into elemental silicon and volatile by-products and form an epitaxially grown silicon layer on the silicon wafer.
  • CVD process chemical vapor deposition
  • the epitaxial layer can be undoped or specifically doped with boron, phosphorus, arsenic or antimony by means of suitable doping gases in order to adjust the conductivity type and conductivity.
  • the uniformity of the layer thickness can be varied
  • Measures are influenced, for example by changing the
  • TCS by installing and adjusting gas inlet devices (injectors), by Change in the deposition temperature or changes in the susceptor.
  • Deposition temperature is necessary to compensate for the effect of said quadruple symmetry and an accompanying deterioration in the edge geometry of the semiconductor wafer.
  • the higher deposition temperature also leads to a higher, unwanted surface roughness, which can be measured as a so-called "haze".
  • a deposition temperature of T> 1100 ° C. is therefore particularly preferably used.
  • the epitaxial coating of the semiconductor wafer After the epitaxial coating of the semiconductor wafer has ended, it is cooled in the process chamber of the epitaxial reactor in a hydrogen atmosphere before the wafer is discharged from the process chamber.
  • Process chamber in addition to the cooling effect, also for flushing out the remaining process gases.
  • US Pat. No. 6,217,650 B1 describes the cooling of the epitaxied silicon wafer under a hydrogen atmosphere from 1000 ° C. to 800 ° C.
  • Surface roughness (haze) at high deposition temperature can be reduced by reducing the hydrogen flow when cooling to 10 to 100 slm.
  • the cooling rate used refers to the temperature range between deposition and discharge.
  • the inventors have recognized that the roughness on the front of the
  • Semiconductor wafer epitaxially deposited layer can be adjusted very well in a defined temperature range during the cooling process by monitoring the hydrogen current while simultaneously monitoring the cooling rate.
  • the epitaxially coated wafer made of semiconductor material can be cooled by switching off the heating elements in the process chamber or by controlled reduction in the power of the heating elements over a defined period of time
  • the epitaxially coated wafer made of semiconductor material is preferably cooled from a temperature range of 1 100 ° C. to 1060 ° C. with a cooling rate of less than 3 K / s on average.
  • Process chamber removal is usually in the range between 600 ° C and 800 ° C.
  • the hydrogen flow is adjusted according to the invention during the cooling process so that it satisfies the following formula:
  • CR stands for the cooling rate in K / s and fH 2 for the hydrogen flow in slm.
  • the hydrogen flow can either be constant or variable
  • Flow rate (flow rate) are introduced into the process chamber.
  • the hydrogen flow can be increased or decreased continuously during the cooling process, for example.
  • the hydrogen stream of the following formula is preferably sufficient:
  • CR stands for the cooling rate in K / s and fH 2 for the hydrogen flow in slm and particularly preferably: fH 2 ⁇ 5.08 x CR - 5.39
  • Fig. 1 shows schematically the experiments carried out with different
  • Quadruple symmetry and edge geometry subjected and characterized accordingly.
  • the measurement of the surface roughness (haze) is relative, i.e. values related to a measuring device, here the Surfscan SPx measuring device from KLA Tencor.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe, wobei die Oberflächenrauigkeit der epitaktisch abgeschiedenen Schicht während des Abkühlvorgangs in der Reaktorkammer gezielt durch den eingeleiteten Wasserstoffstrom und gleichzeitig durch die Abkühlrate beim Abkühlen eingestellt wird.

Description

Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
Gegenstand der Erfindung ist ein Verfahren zur Herstellung einer epitaxierten
Halbleiterscheibe mit einer definierten Oberflächenrauigkeit (haze) der epitaktisch abgeschiedenen Schicht.
Für Elektronik, Mikroelektronik und Mikro-Elektromechanik werden als
Ausgangsmaterialien (Substrate) Halbleiterscheiben (Wafer) mit extremen
Anforderungen an globale und lokale Ebenheit, einsseitenbezogene lokale Ebenheit (Nanotopographie), Rauigkeit und Sauberkeit benötigt. Halbleiterscheiben sind Scheiben aus Halbleitermaterialien, insbesondere Verbindungshalbleiter wie
Galliumarsenid und überwiegend Elementhalbleiter wie Silicium und gelegentlich Germanium.
Gemäß dem Stand der Technik werden Halbleiterscheiben in einer Vielzahl von aufeinander folgenden Prozessschritten hergestellt, die sich allgemein in folgende Gruppen einteilen lassen:
a) Herstellung eines einkristallinen Halbleiterstabs (Kristallzucht);
b) Auftrennen des Stabs in einzelne Scheiben;
c) mechanische Bearbeitung;
d) chemische Bearbeitung;
e) chemo-mechanische Bearbeitung;
f) ggf. Herstellung von Schichtstrukturen.
Oftmals werden Halbleiterscheiben mit einer epitaktischen Schicht versehen, also mit einer monokristallin aufgewachsenen Schicht mit derselben Kristallorientierung, auf welcher später Halbleiter-Bauelemente aufgebracht werden. Wenn die
aufzuwachsende Schicht aus demselben Material wie das Substrat besteht, spricht man von Homoepitaxie, anderenfalls von Heteroepitaxie. Derartige epitaktisch beschichtete bzw. epitaxierte Halbleiterscheiben weisen gegenüber Halbleiterscheiben aus homogenem Material gewisse Vorteile auf, beispielsweise die Verhinderung einer Ladungsumkehr in bipolaren CMOS-Schaltkreisen gefolgt vom Kurzschluss des Bauelementes (,,Latch-up“-Problem), niedrigere Defektdichten (beispielsweise redu zierte Anzahl an COPs („crystal-originated particles“) sowie die Abwesenheit eines nennenswerten Sauerstoffgehaltes, wodurch ein Kurzschlussrisiko durch Sauer stoff präzipitate in bauelementerelevanten Bereichen ausgeschlossen werden kann. Das Aufbringen einer epitaktischen Schicht auf die Oberfläche einer Halbleiterscheibe erfolgt in einem Epitaxiereaktor und umfasst in der Regel folgende Schritte:
Das Durchleiten eines Ätzgases durch den Epitaxiereaktor zum Entfernen von Rückständen auf Oberflächen im Epitaxiereaktor durch Einwirkung des Ätzgases; das Durchleiten eines ersten Abscheidegases durch den Epitaxiereaktor zum
Abscheiden beispielsweise von Silizium auf Oberflächen im Epitaxiereaktor;
das Ablegen einer Substratscheibe aus beispielsweise Silizium auf einem Suszeptor des Epitaxiereaktors; und
das Durchleiten eines zweiten Abscheidegases zum Abscheiden einer epitaktischen Schicht auf der Substratscheibe.
Verfahren zur epitaktischen Beschichtung von Wafern sind beispielsweise in der EP 1 533 836 A1 und der US 2012/0104565 A1 beschrieben.
Der Epitaxieprozess beeinflusst auch die Rauigkeit der Oberfläche der
Substratscheibe. Die Rauigkeit (haze) kann mit optischen oder elektronischen
Verfahren, beispielsweise Elektronenstreuverfahren (electron Scattering) gemessen werden. Bei den optischen Verfahren werden in der Regel Streulichtmessungen angewendet, wobei die Rauigkeit der Oberfläche einen entscheidenden Einfluss auf die Messung hat. Eine raue Oberfläche hat eine höhere diffuse Reflexion in beliebige Richtungen als eine glatte Oberfläche, die nur in die Hauptrichtung reflektiert.
Nach DE 697 02 620 T2 sollte die Temperatur der Substratscheibe während der epitaktischen Abscheidung im Bereich von 900°C und 1 100°C liegen. Unterhalb von 900°C kann eine Oberflächenrauigkeit der epitaktisch abgeschiedenen Schicht auftreten, oberhalb von 1 100°C nimmt die Menge der durch Nebenreaktion gebildeten Teilchen zu, wodurch die Qualität der epitaktisch abgeschiedenen Schicht vermindert wird.
Die Patentschrift US 6,217,650 B1 lehrt ein Verfahren zur Herstellung einer epitaxialen Siliziumscheibe mit einer geringen Oberflächenrauigkeit. Für eine
Siliziumscheibe mit <100>-Orientierung verringert sich die Rauigkeit der epitaktisch abgeschiedenen Schicht, wenn die Abscheidetemperatur zwischen 50°C und 100°C niedriger ist, als normal, also beispielsweise für Dichlorsilan als Quellgas 950°C bis 1050°C beträgt. Allerdings ist die Abscheidetemperatur bzw. die Wachstumstemperatur der epitaxialen Schicht gerade im Temperaturbereich zwischen 900°C und 1100°C ein wichtiger Einflussfaktor, so dass bei zu geringen Abscheidetemperaturen die Wachstumsrate und damit die Dicke der epitaktisch abgeschiedenen Schicht nur schwierig exakt kontrolliert werden kann. Insbesondere ist die Abscheiderate in diesem
Temperaturbereich wohl signifikant abhängig von der Orientierung des Kristalls, was dazu führt, dass die Geometrie des Wafers eine sogenannte Vierfachsymmetrie aufweist. Es gibt daher Bereiche, in der die abgeschiedene Schicht dicker ist und Bereiche, in denen die abgeschiedene Schicht dünner ist.
Die US 2012/0104565 A1 offenbart ein Verfahren zur Herstellung einer epitaktisch beschichteten Siliziumscheibe mit einer geringen Oberflächenrauigkeit bei einer Abscheidetemperatur von 1000°C bis 1100°C wobei ebenfalls ein Einfluss der Abscheidetemperatur auf die Oberflächenrauigkeit beschrieben ist. Die US
2012/0104565 A1 lehrt die Verwendung von Dichlorsilan anstelle von Trichlorsilan als Quellgas. Da die Zersetzungstemperatur von Dichlorsilan niedriger ist als die von Trichlorsilan, kann die Epitaxie bei niedrigeren Temperaturen (1040 - 1080°C) durchgeführt und somit eine geringere Oberflächenrauigkeit erreicht werden, als bei Verwendung von Trichlorsilan.
Die Aufgabe der Erfindung bestand darin, ein Verfahren bereitzustellen, das die Herstellung epitaxierter Scheiben aus Halbleitermaterial mit möglichst kleine
Oberflächenrauigkeit (haze) der epitaktisch abgeschiedenen Schicht unabhängig vom Quellgas ermöglikcht, die möglicherweise auftretende Vierfachsymmetrie verhindert, die Randgeometrie der Wafer nicht verschlechtert und gleichzeitig eine ausreichend hohen Abscheidegeschwindigkeit ermöglicht.
Die Aufgabe der Erfindung wird gelöst durch folgendes Verfahren zur Herstellung einer Halbleiterscheibe mit einer definierten Oberflächenrauigkeit einer epitaktisch abgeschiedenen Schicht, umfassend folgende Schritte in der angegebenen
Reihenfolge:
1 ) Auflegen einer Halbleiterscheibe auf einen sich in der Kammer eines Epitaxie- Reaktors befindlichen Suszeptors;
2) Erwärmen der Reaktorkammer;
3) Spülen der Reaktorkammer mit Wasserstoff;
4) Einleiten eines Wasserstoff-Chlorwasserstoff-Gemisches in die Reaktorkammer; 5) Epitaktische Beschichtung der Halbleiterscheibe durch die Zersetzung eines Gases bei einer Abscheidetemperatur T von mehr als 1 100°C;
6) Abkühlen der Reaktorkammer auf eine Entladetemperatur, dadurch
gekennzeichnet, dass die Abkühlrate CR zwischen 1 100°C und 1060°C kleiner 3 K/s beträgt und
7) Einleiten von Wasserstoff mit einem Wasserstofffluss fH2 in den Reaktorraum, dadurch gekennzeichnet, dass der Wasserstofffluss fH2 der Relation fH2 < A x CR + B genügt, wobei der Zahlenwert A=5,08 und der Zahlenwert B = 8,71 betragen.
Verfahren zur Herstellung einer Halbleiterscheibe mit einer definierten
Oberflächenrauigkeit einer epitaktisch abgeschiedenen Schicht, umfassend folgende Schritte in der angegebenen Reihenfolge:
1 ) Auflegen von mindestens einer Halbleiterscheibe auf den mindestens einen sich in einem Epitaxie-Reaktor befindlichen Suszeptor;
2) Erwärmen des Reaktorraumes auf die gewünschte Temperatur;
3) Spülen der Reaktorkammer mit Wasserstoff;
4) Einleiten eines Wasserstoff-Chlorwasserstoff-Gemisches in die Reaktorkammer;
5) Epitaktische Beschichtung der mindestens einen Halbleiterscheibe durch die Zersetzung eines Gases bei einer Abscheidetemperatur T;
6) Abkühlen der Reaktorkammer auf eine Entladetemperatur, dadurch
gekennzeichnet, dass die Abkühlrate CR zwischen 1 100°C und 1060°C kleiner 3 K/s beträgt und
7) Einleiten von Wasserstoff mit einem Wasserstofffluss fH2 in den Reaktorraum, dadurch gekennzeichnet, dass der Wasserstofffluss fH2 der Relation fH2 < A x CR + B genügt, wobei der Zahlenwert A 5,08 und der Zahlenwert B = 8,71 beträgt.
Die Erfindung und bevorzugte Ausführungsformen werden nachfolgend detailliert beschrieben. Die Erfindung geht von einem nach dem Stand der Technik gezogenen Einkristall aus Halbleitermaterial aus, von dem einzelne Scheiben beispielsweise mittels Drahtsägen abgetrennt werden. Bei den von einem Einkristall abgetrennten Scheiben aus Halbleitermaterial,
(Halbleiterscheibe, Wafer) kann es sich beispielsweise um eine monokristalline Siliciumscheibe oder einer Scheibe aus einem anderen Halbleitermaterial handeln, wobei andere Halbleitermaterialien Verbindungshalbleiter wie beispielsweise Gallium- Arsenid oder Elementhalbleiter wie Germanium oder auch Schichtstrukturen wie beispielsweise Silicium-Germanium (SiGe) oder Siliciumcarbid (SiC)oder Galliumnitrid (GaN) sind.
Der Durchmesser der Halbleiterscheibe beträgt vorzugsweise 150 bis 450 mm, ganz besonders bevorzugt 300 mm.
Die weiteren Schritte zur Herstellung einer für die epitaktischen Abscheidung geeigneten Scheibe aus Halbleitermaterial umfassen das Kantenverrunden, das Schleifen oder Läppen, sowie das Ätzen oder Reinigen und Polieren. Ein
entsprechender Herstellungsprozess ist beispielsweise DE 10 2005 045 337 A1 be schrieben.
Für das erfindungsgemäße Verfahren ist zum epitaktischen Beschichten von
Halbleiterscheiben, insbesondere Siliziumscheiben, ein Epitaxie-Reaktor gemäß dem Stand der Technik geeignet. Die epitaktische Beschichtung von Halbleiterscheiben umfasst dabei bevorzugt die folgenden Schritte: 1 ) Auflegen von mindestens einer Halbleiterscheibe auf den mindestens einen sich in einem Epitaxie-Reaktor
befindlichen Suszeptor; 2) Erwärmen des Reaktorraumes auf die gewünschte
Temperatur (Rampen); 3) Spülen der Reaktorkammer mit Wasserstoff (H2-bake); 4) Einleiten eines Wasserstoff-Chlorwasserstoff-Gemisches in die Reaktorkammer (Ätze, HCI-bake); 5) Epitaktische Beschichtung der mindestens einen Halbleiterscheibe durch die Zersetzung eines Gases; 6) Abkühlen der Reaktorkammer auf eine
Entladetemperatur und Einleitung von Wasserstoff und Entnahme der mindestens einen Halbleiterscheibe.
Um die Halbleiterscheibe vor Partikelbelastung zu schützen, wird sie vor der epitaktischen Beschichtung vorzugsweise einer hydrophilen Reinigung unterzogen. Diese hydrophile Reinigung erzeugt ein natives Oxid (natürliches Oxid) auf der Oberfläche der Halbleiterscheibe, das sehr dünn ist (etwa 0,5-2 nm, je nach Art der Reinigung und der Messung).
Das native Oxid wird bei einer Vorbehandlung der Halbleiterscheibe in einem
Epitaxiereaktor üblicherweise unter Wasserstoffatmosphäre (auch„H2-Bake“ genannt) wieder entfernt.
Der H2-bake erfolgt bevorzugt bei einer Temperatur von 1050°C bis 1200°C und einem Wasserstoffstrom von bevorzugt 40 bis 60 slm (Standardliter pro Minute) für 5 bis 20 Sekunden.
Nach dem Entfernen der nativen Oxidschicht erfolgt bevorzugt ein zweiter
Vorbehandlungsschritt, um vor dem Abscheiden der epitaktischen Schicht die
Oberfläche der Vorderseite der Substratscheibe zu glätten. Während des zweiten Vorbehandlungsschrittes, dem sog. wafer etching, werden bevorzugt bei einer Temperatur von 1050°C bis 1200°C eine Mischung von Wasserstoffgas (H2) und Chlorwasserstoffgas (HCl) für 5 bis 20 Sekunden durch die Prozesskammer geleitet. Bevorzugt betragen die Gasströme für Wasserstoff 40 bis 60 slm und für
Chlorwasserstoff 0,5 bis 5 slm.
Zur Durchführung der epitaktischen Beschichtung wird vorzugsweise ein Epitaxie reaktor mit einer Kapazität zum Beschichten einer einzelnen Substratscheibe verwendet, beispielsweise ein Einzelscheiben-Epitaxiereaktor vom Typ Centura der Firma Applied Materials, Inc. oder vom Typ Epsilon der Firma ASM International N.V. Das erfindungsgemäße Verfahren kann aber auch in einem Mehrscheibenreaktor durchgeführt werden. Ohne den Umfang der Erfindung einzuschränken, wird nachfolgend das erfindungsgemäße Verfahren als Einzelscheibenprozess
beschrieben.
Ein Suszeptor, der beispielsweise aus Graphit, Siliciumcarbid (SiC) oder Quarz besteht und sich in der Abscheidekammer des Epitaxiereaktors befindet, dient während der Vorbehandlungschritte und während der epitaktischen Beschichtung als Auflage für die Halbleiterscheibe.
Die Halbleiterscheibe liegt vorzugsweise auf einem auf dem Suszeptor aufliegenden Ring aus Siliziumcarbid auf, wodurch die thermische Belastung der Halbleiterscheibe während des Abscheidens der epitaktischen Schicht verringert wird. Als gleichermaßen bevorzugte Alternative kann auch ein einteiliger Suszeptor mit einem Vorsprung, dem susceptor-ledge, als Randauflage verwendet werden.
In beiden Fällen hat die Halbleiterscheibe nur im Randbereich Kontakt zur Unterlage, um eine gleichmäßige Erwärmung zu gewährleisten und die Rückseite der
Halbleiterscheibe, auf der in der Regel keine Schicht abgeschieden wird, vor dem Quellengas zu schützen.
Der Boden des Suszeptors hat vorzugsweise eine gasdurchlässige Struktur, die durch offene Poren oder Durchtrittslöcher gekennzeichnet ist. Er kann jedoch auch aus einem für Gas undurchlässigen Material bestehen. Ebenfalls bevorzugt ist die
Verwendung eines Suszeptors aus einem für Gas durchlässigen, porösen Materials, wie beispielsweise in DE 10328842 A1 beschrieben.
Die Halbleiterscheibe wird im Epitaxiereaktor mittels Heizquellen, vorzugsweise mittels oberen und unteren Heizquellen, beispielsweise Lampen oder Lampenbänken erwärmt und anschließend einem Gasgemisch, bestehend aus einem eine
Siliciumverbindung beinhaltenden Quellengas (Silane), einem Trägergas
(beispielsweise Wasserstoff) und gegebenenfalls einem Dotiergas (beispielsweise Diboran), ausgesetzt.
Die Abscheidung der epitaktischen Schicht erfolgt üblicherweise nach dem CVD- Verfahren („Chemical vapor deposition“), indem als Quellengas Silane, beispielsweise Trichlorsilan (SiHCte, TCS), zur Oberfläche der Siliciumscheibe geführt werden, sich dort bei Temperaturen von 600 bis 1250 °C zu elementarem Silicium und flüchtigen Nebenprodukten zersetzen und eine epitaktisch aufgewachsene Siliciumschicht auf der Siliciumscheibe bilden.
Die epitaktische Schicht kann undotiert oder mittels geeigneter Dotiergase gezielt mit Bor, Phosphor, Arsen oder Antimon dotiert sein, um Leitungstyp und Leitfähigkeit einzustellen.
Die Gleichmäßigkeit der Schichtdicke kann im Prinzip durch verschiedene
Maßnahmen beeinflusst werden, beispielsweise durch eine Veränderung der
Gasflüsse des Trägergases (z.B. Wasserstoff) und/oder des Quellengases (z.B.
TCS), durch Einbau und Verstellen von Gaseinlassvorrichtungen (Injektoren), durch Änderung der Abscheidetemperatur oder Veränderungen am Suszeptor.
Die Erfinder haben jedoch erkannt, dass eine verhältnismäßig hohe
Abscheidetemperatur nötig ist, um den Effekt besagter Vierfachsymmetrie und einer einhergehenden Verschlechterung der Randgeometrie der Halbleiterscheibe zu kompensieren. Die höhere Abscheidetemperatur führt jedoch auch zu einer höheren, nicht gewollten Oberflächenrauhigkeit, die als sogenannter„Haze“ gemessen werden kann.
Besonders bevorzugt wird daher eine Abscheidetemperatur von T > 1 100°C verwendet.
Nach Beendigung der epitaktischen Beschichtung der Halbleiterscheibe wird diese in der Prozesskammer des Epitaxiereaktors in einer Wasserstoffatmosphäre abgekühlt, bevor die Scheibe aus der Prozesskammer entladen wird.
Gemäß dem Stand der Technik dient das Einleiten von Wasserstoff in die
Prozesskammer neben dem Abkühleffekt auch zum Ausspülen der verbleibenden Prozessgase.
Die US- 6,217,650 B1 beschreibt beispielsweise das Abkühlen der epitaxierten Siliciumscheibe unter Wasserstoffatmosphäre von 1000°C auf 800°C.
Die DE102015224446 A1 beschreibt ein Verfahren, bei dem die
Oberflächenrauhigkeit (haze) bei hoher Abscheidetemperatur durch die Reduktion des Wasserstoffflusses beim Abkühlen auf 10 bis 100 slm reduziert werden kann. Die dabei verwendete Abkühlrate bezieht sich auf den Temperaturbereich zwischen Abscheidung und Entladung.
Dieses Verfahren zeigt bzgl Oberflächenrauhigkeit (haze) eine noch ungenügende Verbesserung.
Die Erfinder haben erkannt, dass die Rauigkeit der auf der Vorderseite der
Halbleiterscheibe epitaktisch abgeschiedenen Schicht während des Abkühlvorgangs gezielt durch die Kontrolle des Wasserstoff Stroms bei gleichzeitiger Kontrolle der Abkühlrate in einem definierten Temperaturbereich sehr gut eingestellt werden kann. Die Abkühlung der epitaktisch beschichteten Scheibe aus Halbleitermaterial kann durch Abschalten der Heizelemente in der Prozesskammer oder durch die gesteuerte Verringerung der Leistung der Heizelemente über einen definierten Zeitraum
(herunterrampen) während der Einleitung von Wasserstoffgas in die Prozesskammer erfolgen.
Bevorzugt erfolgt im erfindungsgemäßen Verfahren das Abkühlen der der epitaktisch beschichteten Scheibe aus Halbleitermaterial von einem Temperaturbereich von 1 100°C bis 1060°C einer Abkühlrate im Mittel von kleiner als 3 K/s. Die Temperatur, bei der die epitaktisch beschichtete Scheibe aus Halbleitermaterial aus der
Prozesskammer entfernt wird, ist üblicherweise im Bereich zwischen 600°C und 800°C.
Um eine gezielte Oberflächenrauigkeit der epitaktisch abgeschiedenen Schicht zu erhalten, wird der Wasserstoffstrom erfindungsgemäß während des Abkühlvorgangs so eingestellt, dass er der folgender Formel genügt:
fH2 < 5,08 x CR + 8,71
wobei CR für die Abkühlrate in K/s und fH2 für den Wasserstoff ström in slm stehen. Der Wasserstoffstrom kann dabei entweder konstant oder mit einer variablen
Flussrate (Strömungsgeschwindigkeit) in die Prozesskammer eingeleitet werden. Bei einer variablen Flussrate kann der Wasserstofffluss während des Abkühlvorgangs beispielsweise kontinuierlich erhöht oder kontinuierlich verringert werden.
Bevorzugt genügt der Wasserstoffstrom folgender Formel:
fH2 < 5,08 x CR + 1 ,65
wobei CR für die Abkühlrate in K/s und fH2 für den Wasserstoff ström in slm stehen und besonders bevorzugt: fH2 < 5,08 x CR - 5,39
wobei CR für die Abkühlrate in K/s und fH2 für den Wasserstoff ström in slm stehen.
Fig. 1 zeigt schmatisch die durchgeführten Experimente mit unterschiedliche
Wasserstoffflüssen fH2 und unterschiedlichen Abkührraten CR. Die Wafer aus jedem Experiment wurden dabei einer Messung der Oberflächenrauhigkeit (Haze),
Vierfachsymmetrie und Randgeometrie unterzogen und entsprechend charakterisiert.
Fig. 2 zeigt schematisch das Ergebnis besagter Messung bzgl Oberflächenrauhigkeit (haze), wobei der Grauwert der Fläche im Diagramm die Reduzierung der
Oberflächenrauhigkeit (haze) gegenüber dem Stand der Technik wiedergibt. Je dunkler die Fläche, umso vorteilhafter ist die erhaltene Halbleiterscheibe bzgl.
Oberflächenrauhigkeit, ohne dabei Nachteile gegenüber besagter Vierfachsymmetrie und Randgeometrie aufzuweisen
Bei der Messung der Oberflächenrauhigkeit (Haze) handelt es sich um relative, d.h. auf ein Messgerät, hier das Messgerät Surfscan SPx der Firma KLA Tencor, bezogene Werte. Die mittels Streulichtlaser-Messung ermittelten mittleren
Oberflächenrauigkeiten Dn Haze mean werden dabei gemäß dem Stand der Technik auf einen festgelegten Wert für die Rauigkeit eines Wafers des Standes der Technik kalibriert.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Halbleiterscheibe mit einer definierten
Oberflächenrauigkeit einer epitaktisch abgeschiedenen Schicht, umfassend folgende Schritte in der angegebenen Reihenfolge:
1 ) Auflegen einer Halbleiterscheibe auf einen sich in der Kammer eines Epitaxie- Reaktors befindlichen Suszeptors;
2) Erwärmen der Reaktorkammer;
3) Spülen der Reaktorkammer mit Wasserstoff;
4) Einleiten eines Wasserstoff-Chlorwasserstoff-Gemisches in die
Reaktorkammer;
5) Epitaktische Beschichtung der Halbleiterscheibe durch die Zersetzung eines Gases bei einer Abscheidetemperatur T von mehr als 1 100°C;
6) Abkühlen der Reaktorkammer auf eine Entladetemperatur, dadurch
gekennzeichnet, dass die Abkühlrate CR zwischen 1 100°C und 1060°C kleiner 3 K/s beträgt und
7) Einleiten von Wasserstoff mit einem Wasserstofffluss fH2 in den Reaktorraum, dadurch gekennzeichnet, dass der Wasserstofffluss fH2 der Relation fH2 < A x CR + B genügt, wobei der Zahlenwert A=5,08 und der Zahlenwert B = 8,71 betragen.
2. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass der Wasserstofffluss fH2 der Relation fH2 < A x CR + B genügt und der Zahlenwert von B = 1 ,65 beträgt.
3. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass der Wasserstofffluss fH2 der Relation fH2 < A x CR + B genügt und der Zahlenwert von B = -5,39 beträgt.
PCT/EP2019/084648 2018-12-13 2019-12-11 Verfahren zur herstellung einer epitaxierten halbleiterscheibe WO2020120577A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018221605.3A DE102018221605A1 (de) 2018-12-13 2018-12-13 Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
DE102018221605.3 2018-12-13

Publications (1)

Publication Number Publication Date
WO2020120577A1 true WO2020120577A1 (de) 2020-06-18

Family

ID=68887047

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2019/084648 WO2020120577A1 (de) 2018-12-13 2019-12-11 Verfahren zur herstellung einer epitaxierten halbleiterscheibe

Country Status (3)

Country Link
DE (1) DE102018221605A1 (de)
TW (1) TW202022174A (de)
WO (1) WO2020120577A1 (de)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69702620T2 (de) 1996-01-12 2001-04-12 Toshiba Ceramics Co Verfahren zur Epitaxiezüchtung
US6217650B1 (en) 1998-06-16 2001-04-17 Komatsu Electronic Metals Co., Ltd. Epitaxial-wafer fabricating process
DE10328842A1 (de) 2003-06-26 2005-01-20 Siltronic Ag Beschichtete Halbleiterscheibe und Verfahren und Vorrichtung zur Herstellung der Halbleiterscheibe
EP1533836A1 (de) 2002-08-28 2005-05-25 Shin-Etsu Handotai Co., Ltd Verfahren zur herstellung eines silizium-epitaxialwafers
DE102005045337A1 (de) 2005-09-22 2007-04-05 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102008023054A1 (de) * 2008-05-09 2009-11-19 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
US20120104565A1 (en) 2009-07-08 2012-05-03 Sumco Corporation Epitaxial wafer and method for producing the same
DE102015224446A1 (de) 2015-12-07 2017-06-08 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69702620T2 (de) 1996-01-12 2001-04-12 Toshiba Ceramics Co Verfahren zur Epitaxiezüchtung
US6217650B1 (en) 1998-06-16 2001-04-17 Komatsu Electronic Metals Co., Ltd. Epitaxial-wafer fabricating process
EP1533836A1 (de) 2002-08-28 2005-05-25 Shin-Etsu Handotai Co., Ltd Verfahren zur herstellung eines silizium-epitaxialwafers
DE10328842A1 (de) 2003-06-26 2005-01-20 Siltronic Ag Beschichtete Halbleiterscheibe und Verfahren und Vorrichtung zur Herstellung der Halbleiterscheibe
DE102005045337A1 (de) 2005-09-22 2007-04-05 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102008023054A1 (de) * 2008-05-09 2009-11-19 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
US20120104565A1 (en) 2009-07-08 2012-05-03 Sumco Corporation Epitaxial wafer and method for producing the same
DE102015224446A1 (de) 2015-12-07 2017-06-08 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe

Also Published As

Publication number Publication date
TW202022174A (zh) 2020-06-16
DE102018221605A1 (de) 2020-06-18

Similar Documents

Publication Publication Date Title
DE102005045338B4 (de) Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045337B4 (de) Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045339B4 (de) Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
KR100460308B1 (ko) 에피택셜성장 반도체웨이퍼의 제조방법
JP4866534B2 (ja) 半導体膜の改良された堆積方法
JP5491351B2 (ja) 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法
DE69209901T2 (de) Heteroepitaktisches Aufwachsen von Germanium auf Silizium mittels Ultra-Hochvakuum-CVD
US5227330A (en) Comprehensive process for low temperature SI epit axial growth
DE19847101C1 (de) CVD-Reaktor und Verfahren zur Herstellung einer mit einer epitaktischen Schicht versehenen Halbleiterscheibe
KR101947926B1 (ko) 에피택셜 탄화규소 웨이퍼의 제조 방법
DE112014002762B4 (de) Verfahren zur Herstellung epitaktischer Wafer
WO2018216407A1 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
US10774444B2 (en) Method for producing SiC epitaxial wafer including forming epitaxial layer under different conditions
DE102017201744A1 (de) Verfahren zum Herstellen eines Siliziumkarbid-Epitaxialwafers, Verfahren zum Herstellen einer Siliziumkarbid-Halbleiteranordnung und Vorrichtung zum Herstellen eines Siliziumkarbid-Epitaxialwafers
EP3112504B1 (de) Verfahren zur herstellung eines epitaktischen siliciumcarbidwafers
WO2020120577A1 (de) Verfahren zur herstellung einer epitaxierten halbleiterscheibe
DE102015224446A1 (de) Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
EP1366208A1 (de) Verfahren zur herstellung von teilen und vakuumbehandlungssystem
EP1259978A2 (de) VERFAHREN UND VORRICHTUNG ZUR HERSTELLUNG VON GRUPPE-III-N, GRUP PE-III-V-N UND METALL-STICKSTOFF-BAUELEMENTSTRUKTUREN AUF Si-SUBSTRATEN
JPH0529234A (ja) エピタキシヤル成長法
JP2004363510A (ja) 半導体基板の製造方法
US20040144977A1 (en) Semiconductor wafer with a thin epitaxial silicon layer, and production process
JPH11102871A (ja) 半導体単結晶薄膜の製造方法
DE10239775B3 (de) Verfahren zur Herstellung eines Siliciumwafers mit einer mit polykristallinem Silicium beschichteten Rückseite und Siliciumwafer hergestellt nach diesem Verfahren
Matragrano et al. Characterization and elimination of surface defects in Gax In1− xP grown by organometallic vapor phase epitaxy

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19820742

Country of ref document: EP

Kind code of ref document: A1

DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
122 Ep: pct application non-entry in european phase

Ref document number: 19820742

Country of ref document: EP

Kind code of ref document: A1