WO2020118890A1 - 金属氧化物薄膜晶体管及其制作方法 - Google Patents
金属氧化物薄膜晶体管及其制作方法 Download PDFInfo
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Definitions
- the first source portion and the first drain portion are insulated from each other.
- FIG. 1 is a schematic structural diagram of a metal oxide thin film transistor provided by an embodiment of the present application.
- the metal oxide thin film transistor 10 includes: a substrate 11, a gate 21, a first insulating layer 31, a conductive channel 41, a source 51, and a drain 61.
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本申请实施例的金属氧化物薄膜晶体管及其制作方法,通过将源极、漏极的一部分与第一绝缘层设置在同一层,可以阻挡紫外光经源极、漏极以及第一绝缘层的反射进入导电沟道,进而可以避免导电沟道在紫外光的照射下造成金属氧化物薄膜晶体管的阈值电压偏移,提高阈值电压稳定性以及显示质量。
Description
本申请涉及显示技术领域,特别涉及一种金属氧化物薄膜晶体管及其制作方法。
金属氧化物薄膜晶体管由于具有高迁移率且适用于大面积生产等优势,成为目前显示技术领域内的研究热点。
但金属氧化物薄膜晶体管的导电鼓捣对于工艺和环境非常敏感,常常需要增加一道光罩采用遮光结构对导电沟道层进行保护,不利于制程成本的降低。同时,由于源极、漏极与遮光结构之间的堆叠,使得导电沟道尺寸较大,寄生电容也较大。另外,导电沟道在紫外光的照射下,容易使得金属氧化物薄膜晶体管的阈值电压偏移,造成显示器显示效果不稳定。
因此,现有技术存在缺陷,急需改进。
本申请实施例的目的是提供一种金属氧化物薄膜晶体管及其制作方法,能解决导电沟道在紫外光的照射下,容易使得金属氧化物薄膜晶体管的阈值电压偏移,造成显示器显示效果不稳定的技术问题。
本申请实施例提供一种金属氧化物薄膜晶体管,包括:
基板;
栅极,所述栅极设置在所述基板上;
第一绝缘层,所述第一绝缘层设置在所述栅极以及所述基板上,所述第一绝缘层上设置有贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧;
导电沟道,所述导电沟道设置在所述第一绝缘层上并与所述栅极相对;
源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔;
其中,所述源极包括第一源极部、第二源极部以及第三源极部,所述第一源极部设置在所述导电沟道上,所述第二源极部设置在所述第一绝缘层上,所述第三源极部覆盖所述第一通孔;
所述漏极包括第一漏极部、第二漏极部以及第三漏极部,所述第一漏极部设置在所述导电沟道上,所述第二漏极部设置在所述第一绝缘层上,所述第三漏极部覆盖所述第二通孔;
所述第一绝缘层包括第一绝缘部、第二绝缘部以及第三绝缘部;
所述第二绝缘部设置在所述第一通孔与所述第二通孔之间,所述第一绝缘部设置在所述第一通孔远离所述栅极的一侧,所述第三绝缘部设置在所述第二通孔远离所述栅极的一侧。
在本申请所述的金属氧化物薄膜晶体管中,所述第一源极部与所述第一漏极部相互绝缘。
在本申请所述的金属氧化物薄膜晶体管中,所述第二绝缘部包括设置在所述栅极上的第一子绝缘部、设置在所述栅极一侧的第二子绝缘部以及设置在所述栅极另一侧的第三子绝缘部;所述第一子绝缘部、所述第二子绝缘部以及所述第三子绝缘部一体成型。
在本申请所述的金属氧化物薄膜晶体管中,所述第一通孔与所述栅极之间的距离小于1um,所述第二通孔与所述栅极之间的的距离小于1um。
在本申请所述的金属氧化物薄膜晶体管中,所述金属氧化物薄膜晶体管还包括第二绝缘层以及遮光金属;
所述第二绝缘层设置在所述源极、所述漏极、所述导电沟道以及第一绝缘层上,所述遮光金属层设置在所述第二绝缘层上。
在本申请所述的金属氧化物薄膜晶体管中,所述遮光金属与所述导电沟道相对设置。
本申请实施例还提供一种金属氧化物薄膜晶体管,包括:
基板;
栅极,所述栅极设置在所述基板上;
第一绝缘层,所述第一绝缘层设置在所述栅极以及所述基板上,所述第一绝缘层上设置有贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧;
导电沟道,所述导电沟道设置在所述第一绝缘层上并与所述栅极相对;
源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔。
在本申请所述的金属氧化物薄膜晶体管中,所述源极包括第一源极部、第二源极部以及第三源极部,所述第一源极部设置在所述导电沟道上,所述第二源极部设置在所述第一绝缘层上,所述第三源极部覆盖所述第一通孔;
所述漏极包括第一漏极部、第二漏极部以及第三漏极部,所述第一漏极部设置在所述导电沟道上,所述第二漏极部设置在所述第一绝缘层上,所述第三漏极部覆盖所述第二通孔。
在本申请所述的金属氧化物薄膜晶体管中,所述第一源极部与所述第一漏极部相互绝缘。
在本申请所述的金属氧化物薄膜晶体管中,所述第一绝缘层包括第一绝缘部、第二绝缘部以及第三绝缘部;
所述第二绝缘部设置在所述第一通孔与所述第二通孔之间,所述第一绝缘部设置在所述第一通孔远离所述栅极的一侧,所述第三绝缘部设置在所述第二通孔远离所述栅极的一侧。
在本申请所述的金属氧化物薄膜晶体管中,所述第二绝缘部包括设置在所述栅极上的第一子绝缘部、设置在所述栅极一侧的第二子绝缘部以及设置在所述栅极另一侧的第三子绝缘部;所述第一子绝缘部、所述第二子绝缘部以及所述第三子绝缘部一体成型。
在本申请所述的金属氧化物薄膜晶体管中,所述第一通孔与所述栅极之间的距离小于1um,所述第二通孔与所述栅极之间的的距离小于1um。
在本申请所述的金属氧化物薄膜晶体管中,所述金属氧化物薄膜晶体管还包括第二绝缘层以及遮光金属;
所述第二绝缘层设置在所述源极、所述漏极、所述导电沟道以及第一绝缘层上,所述遮光金属层设置在所述第二绝缘层上。
在本申请所述的金属氧化物薄膜晶体管中,所述遮光金属与所述导电沟道相对设置。
本申请实施例还提供一种金属氧化物薄膜晶体管的制作方法,包括以下步骤:
在基板上形成栅极;
在所述基板以及所述栅极上沉积第一绝缘层,并对所述第一绝缘层进行图形化处理,以形成贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧;
在所述第一绝缘层上形成导电沟道,所述导电沟道与所述栅极相对;
形成源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔。
在本申请所述的金属氧化物薄膜晶体管的制作方法中,所述第一通孔与所述栅极之间的距离小于1um,所述第二通孔与所述栅极之间的的距离小于1um。
在本申请所述的金属氧化物薄膜晶体管的制作方法中,所述源极包括第一源极部、第二源极部以及第三源极部,所述第一源极部设置在所述导电沟道上,所述第二源极部设置在所述第一绝缘层上,所述第三源极部覆盖所述第一通孔;
所述漏极包括第一漏极部、第二漏极部以及第三漏极部,所述第一漏极部设置在所述导电沟道上,所述第二漏极部设置在所述第一绝缘层上,所述第三漏极部覆盖所述第二通孔。
在本申请所述的金属氧化物薄膜晶体管的制作方法中,所述第一源极部与所述第一漏极部相互绝缘。
在本申请所述的金属氧化物薄膜晶体管的制作方法中,所述第一绝缘层包括第一绝缘部、第二绝缘部以及第三绝缘部;
所述第二绝缘部设置在所述第一通孔与所述第二通孔之间,所述第一绝缘部设置在所述第一通孔远离所述栅极的一侧,所述第三绝缘部设置在所述第二通孔远离所述栅极的一侧。
在本申请所述的金属氧化物薄膜晶体管的制作方法中,所述第二绝缘部包括设置在所述栅极上的第一子绝缘部、设置在所述栅极一侧的第二子绝缘部以及设置在所述栅极另一侧的第三子绝缘部;所述第一子绝缘部、所述第二子绝缘部以及所述第三子绝缘部一体成型。
本申请实施例的金属氧化物薄膜晶体管及其制作方法,通过将源极、漏极的一部分与第一绝缘层设置在同一层,可以阻挡紫外光经源极、漏极以及第一绝缘层的反射进入导电沟道,进而可以避免导电沟道在紫外光的照射下造成金属氧化物薄膜晶体管的阈值电压偏移,提高阈值电压稳定性以及显示质量。
为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的金属氧化物薄膜晶体管的结构示意图;
图2为本申请实施例提供的金属氧化物薄膜晶体管另一结构示意图;
图3为本申请实施例中的金属氧化物薄膜晶体管的制作方法的流程示意图。
下面详细描述本申请的实施方式,所述实施方式的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本申请,而不能理解为对本申请的限制。
在本申请的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接或可以相互通讯;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开,下文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本申请。此外,本申请可以在不同例子中重复参考数字和/或参考字母,这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施方式和/或设置之间的关系。此外,本申请提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1,图1为本申请实施例提供的金属氧化物薄膜晶体管的结构示意图。如图1所示,该金属氧化物薄膜晶体管10包括:基板11、栅极21、第一绝缘层31、导电沟道41、源极51、漏极61。
其中,栅极21设置在基板11上。第一绝缘层31设置在栅极21以及基板11上。第一绝缘层31上设置有贯穿至基板11的第一通孔32以及第二通孔33。第一通孔32位于栅极21的一侧,第二通孔33位于栅极21的另一侧。导电沟道41设置在第一绝缘层31上并与栅极21相对。源极51设置在导电沟道41的一侧并延伸至第一通孔32。漏极61设置在导电沟道41的另一侧并延伸至第二通孔33。需要说明的是,在此提及的栅极21的一侧与栅极21的另一侧指的是栅极21相对的两侧。同样,导电沟道41的一侧以及导电沟道41的另一侧指的是导电沟道41相对的两侧。
在一些实施例中,该基板11可以为透明的玻璃基板11或柔性基板11。
在一些实施例中,该栅极21可通过在基板11上先沉积一层金属,随后再经过图形化工艺形成。该栅极21采用的材料可以为Mo、Al、Cu、Ti或Cr等。
在一些实施例中,该第一绝缘层31可采用二氧化硅沉积形成。其中,本申请实施例的第一绝缘层31区别于现有技术设置。即,本申请实施例在基板11上形成第一绝缘层31后,再在第一绝缘层31上形成贯穿至基板11的第一通孔32和第二通孔33。本申请实施例通过在第一绝缘层31上设置第一通孔32和第二通孔33,从而可以避免光线经反射作用反射至导电沟道41。例如,可通过设置第一通孔32与栅极21之间的距离小于1um,第二通孔33与栅极21之间的的距离小于1um,从而可以避免光线从此处射入后反射至导电沟道41。
当然,第一绝缘层31在栅极21上的区域的厚度尽量小,在满足电性隔离的情况下,尽量小的厚度可以减少光线反射进入导电沟道41的可能性。
在一些实施例中,导电沟道41采用的材料可以为铟镓锌氧化物。
在一些实施例中,可通过先形成一金属层,再通过图形化工艺形成源极51和漏极61。同样,源极51和漏极61采用的材料可以为Mo、Al、Cu、Ti或Cr等。
请继续参阅图1,该源极51包括第一源极部511、第二源极部512以及第三源极1部513,第一源极部511设置在导电沟道41上,第二源极部512设置在第一绝缘层31上,第三源极部513覆盖第一通孔32。漏极61包括第一漏极部611、第二漏极部612以及第三漏极部613,第一漏极部611设置在导电沟道41上,第二漏极部612设置在第一绝缘层31上,第三漏极部613覆盖第二通孔33。其中,第一源极部511与第一漏极部611相互绝缘。
第一绝缘层31包括第一绝缘部311、第二绝缘部312以及第三绝缘部313;第二绝缘部312设置在第一通孔32与第二通孔33之间,第一绝缘部311设置在第一通孔32远离栅极21的一侧,第二绝缘部313设置在第二通孔33远离栅极21的一侧。
具体的,第二绝缘部312包括设置在栅极21上的第一子绝缘部3121、设置在栅极21一侧的第二子绝缘部3122以及设置在栅极21另一侧的第三子绝缘部3123;第一子绝缘部3121、第二子绝缘部3122以及第三子绝缘部3123一体成型。
本申请实施例的金属氧化物薄膜晶体管,通过将源极51、漏极61的一部分与第一绝缘层31设置在同一层,可以阻挡紫外光经源极51、漏极61以及第一绝缘层31的反射进入导电沟道41,进而可以避免导电沟道41在紫外光的照射下造成金属氧化物薄膜晶体管的阈值电压偏移,提高阈值电压稳定性以及显示质量。
请参阅图2,图1为本申请实施例提供的金属氧化物薄膜晶体管的另一结构示意图。其中,图2所示的金属氧化物薄膜晶体管20与图1所示的金属氧化物薄膜晶体管10的区别在于:图2所示的金属氧化物薄膜晶体管20还包括第二绝缘层71以及遮光金属81。也即,图2所示的金属氧化物薄膜晶体管20通过在源极51和漏极61上设置第二绝缘层71和遮光金属81,从而可以进一步防止光线射入导电沟道41。
在一些实施例中,第二绝缘层71设置在源极51、漏极61、导电沟道41以及第一绝缘层31上,遮光金属层81设置在第二绝缘层71上。遮光金属81与导电沟道41相对设置。
请参照图3,图3为本申请实施例中的金属氧化物薄膜晶体管的制作方法的流程示意图,金属氧化物薄膜晶体管为以上实施例所述的金属氧化物薄膜晶体管。其中,该金属氧化物薄膜晶体管的制作方法,包括以下步骤:
S101、在基板上形成栅极。
S102、在所述基板以及所述栅极上沉积第一绝缘层,并对所述第一绝缘层进行图形化处理,以形成贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧。
S103、在所述第一绝缘层上形成导电沟道,所述导电沟道与所述栅极相对。
S104、形成源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔。
另外,本申请实施例的金属氧化物薄膜晶体管的制作方法还可以在源极和漏极上设置第二绝缘层和遮光金属。具体的,第二绝缘层设置在源极、漏极、导电沟道以及第一绝缘层上,遮光金属层设置在第二绝缘层上。遮光金属与导电沟道相对设置。
本申请实施例的金属氧化物薄膜晶体管及其制作方法,通过将源极、漏极的一部分与第一绝缘层设置在同一层,可以阻挡紫外光经源极、漏极以及第一绝缘层的反射进入导电沟道,进而可以避免导电沟道在紫外光的照射下造成金属氧化物薄膜晶体管的阈值电压偏移,提高阈值电压稳定性以及显示质量。
在本说明书的描述中,参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
综上所述,虽然本申请已以优选实施例揭露如上,但上述优选实施例并非用以限制本申请,本领域的普通技术人员,在不脱离本申请的精神和范围内,均可作各种更动与润饰,因此本申请的保护范围以权利要求界定的范围为准。
Claims (20)
- 一种金属氧化物薄膜晶体管,其包括:基板;栅极,所述栅极设置在所述基板上;第一绝缘层,所述第一绝缘层设置在所述栅极以及所述基板上,所述第一绝缘层上设置有贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧;导电沟道,所述导电沟道设置在所述第一绝缘层上并与所述栅极相对;源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔;其中,所述源极包括第一源极部、第二源极部以及第三源极部,所述第一源极部设置在所述导电沟道上,所述第二源极部设置在所述第一绝缘层上,所述第三源极部覆盖所述第一通孔;所述漏极包括第一漏极部、第二漏极部以及第三漏极部,所述第一漏极部设置在所述导电沟道上,所述第二漏极部设置在所述第一绝缘层上,所述第三漏极部覆盖所述第二通孔;所述第一绝缘层包括第一绝缘部、第二绝缘部以及第三绝缘部;所述第二绝缘部设置在所述第一通孔与所述第二通孔之间,所述第一绝缘部设置在所述第一通孔远离所述栅极的一侧,所述第三绝缘部设置在所述第二通孔远离所述栅极的一侧。
- 根据权利要求1所述的金属氧化物薄膜晶体管,其中,所述第一源极部与所述第一漏极部相互绝缘。
- 根据权利要求1所述的金属氧化物薄膜晶体管,其中,所述第二绝缘部包括设置在所述栅极上的第一子绝缘部、设置在所述栅极一侧的第二子绝缘部以及设置在所述栅极另一侧的第三子绝缘部;所述第一子绝缘部、所述第二子绝缘部以及所述第三子绝缘部一体成型。
- 根据权利要求1所述的金属氧化物薄膜晶体管,其中,所述第一通孔与所述栅极之间的距离小于1um,所述第二通孔与所述栅极之间的的距离小于1um。
- 根据权利要求1所述的金属氧化物薄膜晶体管,其中,所述金属氧化物薄膜晶体管还包括第二绝缘层以及遮光金属;所述第二绝缘层设置在所述源极、所述漏极、所述导电沟道以及第一绝缘层上,所述遮光金属层设置在所述第二绝缘层上。
- 根据权利要求5所述的金属氧化物薄膜晶体管,其中,所述遮光金属与所述导电沟道相对设置。
- 一种金属氧化物薄膜晶体管,其包括:基板;栅极,所述栅极设置在所述基板上;第一绝缘层,所述第一绝缘层设置在所述栅极以及所述基板上,所述第一绝缘层上设置有贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧;导电沟道,所述导电沟道设置在所述第一绝缘层上并与所述栅极相对;源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔。
- 根据权利要求1所述的金属氧化物薄膜晶体管,其中,所述源极包括第一源极部、第二源极部以及第三源极部,所述第一源极部设置在所述导电沟道上,所述第二源极部设置在所述第一绝缘层上,所述第三源极部覆盖所述第一通孔;所述漏极包括第一漏极部、第二漏极部以及第三漏极部,所述第一漏极部设置在所述导电沟道上,所述第二漏极部设置在所述第一绝缘层上,所述第三漏极部覆盖所述第二通孔。
- 根据权利要求8所述的金属氧化物薄膜晶体管,其中,所述第一源极部与所述第一漏极部相互绝缘。
- 根据权利要求7所述的金属氧化物薄膜晶体管,其中,所述第一绝缘层包括第一绝缘部、第二绝缘部以及第三绝缘部;所述第二绝缘部设置在所述第一通孔与所述第二通孔之间,所述第一绝缘部设置在所述第一通孔远离所述栅极的一侧,所述第三绝缘部设置在所述第二通孔远离所述栅极的一侧。
- 根据权利要求10所述的金属氧化物薄膜晶体管,其中,所述第二绝缘部包括设置在所述栅极上的第一子绝缘部、设置在所述栅极一侧的第二子绝缘部以及设置在所述栅极另一侧的第三子绝缘部;所述第一子绝缘部、所述第二子绝缘部以及所述第三子绝缘部一体成型。
- 根据权利要求7所述的金属氧化物薄膜晶体管,其中,所述第一通孔与所述栅极之间的距离小于1um,所述第二通孔与所述栅极之间的的距离小于1um。
- 根据权利要求7所述的金属氧化物薄膜晶体管,其中,所述金属氧化物薄膜晶体管还包括第二绝缘层以及遮光金属;所述第二绝缘层设置在所述源极、所述漏极、所述导电沟道以及第一绝缘层上,所述遮光金属层设置在所述第二绝缘层上。
- 根据权利要求13所述的金属氧化物薄膜晶体管,其中,所述遮光金属与所述导电沟道相对设置。
- 一种金属氧化物薄膜晶体管的制作方法,其包括以下步骤:在基板上形成栅极;在所述基板以及所述栅极上沉积第一绝缘层,并对所述第一绝缘层进行图形化处理,以形成贯穿至所述基板的第一通孔以及第二通孔,所述第一通孔位于所述栅极的一侧,所述第二通孔位于所述栅极的另一侧;在所述第一绝缘层上形成导电沟道,所述导电沟道与所述栅极相对;形成源极以及漏极,所述源极设置在所述导电沟道的一侧并延伸至所述第一通孔,所述漏极设置在所述导电沟道的另一侧并延伸至所述第二通孔。
- 根据权利要15所述的金属氧化物薄膜晶体管的制作方法,其中,所述第一通孔与所述栅极之间的距离小于1um,所述第二通孔与所述栅极之间的的距离小于1um。
- 根据权利要求15所述的金属氧化物薄膜晶体管的制作方法,其中,所述源极包括第一源极部、第二源极部以及第三源极部,所述第一源极部设置在所述导电沟道上,所述第二源极部设置在所述第一绝缘层上,所述第三源极部覆盖所述第一通孔;所述漏极包括第一漏极部、第二漏极部以及第三漏极部,所述第一漏极部设置在所述导电沟道上,所述第二漏极部设置在所述第一绝缘层上,所述第三漏极部覆盖所述第二通孔。
- 根据权利要求17所述的金属氧化物薄膜晶体管的制作方法,其中,所述第一源极部与所述第一漏极部相互绝缘。
- 根据权利要求15所述的金属氧化物薄膜晶体管的制作方法,其中,所述第一绝缘层包括第一绝缘部、第二绝缘部以及第三绝缘部;所述第二绝缘部设置在所述第一通孔与所述第二通孔之间,所述第一绝缘部设置在所述第一通孔远离所述栅极的一侧,所述第三绝缘部设置在所述第二通孔远离所述栅极的一侧。
- 根据权利要求19所述的金属氧化物薄膜晶体管的制作方法,其中,所述第二绝缘部包括设置在所述栅极上的第一子绝缘部、设置在所述栅极一侧的第二子绝缘部以及设置在所述栅极另一侧的第三子绝缘部;所述第一子绝缘部、所述第二子绝缘部以及所述第三子绝缘部一体成型。
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