WO2020115148A1 - Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil - Google Patents

Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil Download PDF

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metallization
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Pascal Porten
Mathias KÄMPF
Marcus Zenger
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Osram Opto Semiconductors GmbH
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Definitions

  • a method for producing optoelectronic semiconductor components is specified.
  • An optoelectronic semiconductor component is also specified.
  • One task to be solved is to specify a method with which small semiconductor chips can be installed efficiently and in a space-saving manner.
  • This task is accomplished, among other things, by a method and by an optoelectronic semiconductor component with the
  • Semiconductor components are preferably
  • the method comprises the step of providing a chip carrier.
  • the chip carrier is, for example, a
  • Semiconductor wafers for example made of silicon or germanium.
  • the chip carrier can be made electrically
  • insulating material such as a ceramic or a plastic.
  • electrically conductive materials such as metals such as molybdenum or aluminum are used.
  • the method comprises the step of creating holes for electrical
  • the longitudinal axis of the holes is, in particular, perpendicular to a top of the carrier and / or to a bottom of the carrier
  • the holes can be circular when viewed from the top of the chip carrier. However, other shapes for the holes are also possible, for example in
  • Top view seen elongated holes or square holes or rectangular holes or oval holes.
  • the method comprises the step of producing a thin metallization in the holes. If the chip carrier is made of an electrically insulating material, the metallization can be attached directly to the chip carrier. Is it that
  • Chip carrier around an electrically conductive material an electrically insulating material is preferably attached between the metallization and the chip carrier.
  • the fact that the metallization is thin means in particular that a diameter or average diameter or a width of the holes has an average thickness of the metallization
  • the method comprises the step of filling the metallized holes with a filling.
  • the filling is preferably made of an electrically insulating material.
  • the filling is a plastic filling, especially one
  • the method comprises the step of applying semiconductor chips to the metallized holes.
  • the semiconductor chips are preferably optoelectronic semiconductor chips, such as light-emitting diode chips or laser diode chips. Can also
  • Semiconductor chips can be attached as sensors for radiation. Other types of semiconductor chips such as control chips, memory chips or address chips can also be attached to corresponding holes, in particular if the finished semiconductor component is not an optoelectronic semiconductor component.
  • Metallization connected. Between the semiconductor chips and the metallization there is preferably only an electrically conductive connecting means such as a solder.
  • the metallized holes make electrical contacting of the semiconductor chips possible through the chip carrier.
  • the method for producing optoelectronic semiconductor components comprises the following steps, preferably in the order given:
  • Vias through silicon also referred to as through silicon vias or TSV for short, are used to form an integrated circuit or IC for short
  • LED chip short LED chip, to be contacted electrically.
  • Such plated-through holes are usually completely galvanically filled.
  • Aspect ratio of diameter to depth of, for example, less than 1: 2 or 1: 3 is a for cost reasons
  • the placement of small LED chips on the coherent chip carrier ie the later interposer, can still be achieved in a thick and thus stable state. Placing small LED chips on the finished, thin and thus mechanically fragile
  • Silicon vias are conventionally used which comprise holes which are completely filled with copper.
  • the holes are completely filled galvanically using a copper electrolyte. This process can take several hours for plated-through holes with a small aspect ratio and is therefore comparatively expensive.
  • Electroplating for the electrically conductive filling of the holes preferably only uses sputtered metallization
  • this cavity is filled with a temporary or permanent filling made of a polymer.
  • the wafer can be completely planarized again through a targeted ashing process or wet chemical development processes. In conjunction with a temporary carrier, this allows further processing of the carrier top and the
  • the filling can be contained in the finished semiconductor components or can be removed again in a last step, for example by means of ashing.
  • the processing of the thin chip carrier is still possible by using a temporary carrier, also referred to as a basic carrier. Small LED chips can be removed before the auxiliary carrier is released, for example
  • Silicon is placed on the top of the chip carrier and is electrical by means of a metallization step
  • a temporary adhesive on the temporary carrier preferably encloses the LED chips when the chip carrier is turned. This protects the LED chips and
  • Varnishes, solvents or other substances from the otherwise partially hollow holes are processed further. If the filling in the chip carrier is permanently retained, this increases a maximum contact area especially for the semiconductor chips.
  • the filling can also be sputtered over and larger metallic contact surfaces can be created.
  • An electrical contact area, bumps and / or the semiconductor chips therefore do not have to be placed next to the otherwise partially hollow holes, which reduces the space requirement.
  • the filling is preferably still present in the finished semiconductor components.
  • an average thickness of the metallization lies in the holes and / or on the
  • the average thickness of the metallization is at most 1 ⁇ m or 0.7 ⁇ m or 0.4 ⁇ m.
  • each of the plated-through holes and thus each of the metallizations in the respective holes is set up for a current flow of at least 0.5 mA or 1 mA or 3 mA and / or of at most 10 mA or 5 mA.
  • a current flow of at least 0.5 mA or 1 mA or 3 mA and / or of at most 10 mA or 5 mA.
  • the diameter of the holes must be adjusted accordingly to the thickness of the metallization.
  • the metallization is
  • the filling is removed again in particular before step E). This means that the filling is no longer present when the semiconductor chips are applied. As a result, the filling is no longer present in the finished semiconductor components.
  • a material for the filling is applied in the liquid state in step D).
  • the material for the filling is preferably applied at elevated temperature, for example at least 70 ° C. or 80 ° C. and / or at most
  • Material can be set for the filling.
  • the material is preferably an epoxy.
  • the material for the filling in particular in the holes, is cured photochemically and / or thermally. If material of the filling is still present outside the holes after curing, this material is preferably removed outside the holes, for example wet-chemical or dry-chemical or, preferably, by means of ashing, for example with an O2 plasma.
  • step D immediately after step D), including all sub-steps of step D), limited to the holes.
  • step D immediately after step D), including all sub-steps of step D), limited to the holes.
  • a maximum of 2% or 1% or 0.5% of a length of the holes is flush with the holes. That is, through that
  • the method comprises a step A1) which is carried out between steps A) and B).
  • step A1) a mask, in particular an oxide mask, is generated on the chip carrier.
  • step B this mask defines a shape and a position of the
  • this mask can cover the chip carrier in all areas in which no holes are formed. This mask is preferably still present in the finished semiconductor components. This mask is preferably electrical
  • this mask is made from an oxide such as silicon oxide or from an electrically insulating nitride such as silicon nitride.
  • the method comprises a step B1), which is preferably carried out between steps B) and C).
  • step B1) a preferably continuous electrical insulation layer is generated.
  • Insulating layer extends into the holes.
  • the insulating layer preferably covers side surfaces of the holes
  • the electrical insulating layer is made from an oxide such as a silicon oxide or from a nitride such as silicon nitride.
  • the metallization in step C) is applied directly to the insulating layer.
  • the insulating layer and the metallization can be applied congruently.
  • the method comprises a step H).
  • Step H) preferably follows step E).
  • step H) regions of the insulating layer in which the insulating layer was previously applied to the bottom surface of the holes are removed. In other words, the holes are opened.
  • step H) the filling is preferably still in the holes.
  • the method comprises a step Dl), which is preferably carried out between steps D) and E).
  • step Dl electrical connection surfaces for the are on an upper side of the chip carrier
  • a thickness of a solder between the semiconductor chips and the connection areas is preferably at least 0.1 ⁇ m or 0.3 ⁇ m and / or at most 2 ⁇ m or 1 ⁇ m or 0.5 ⁇ m.
  • connection surfaces there is also a thickness of the connection surfaces
  • connection surfaces seen in plan view of the top of the carrier.
  • Approximately means in particular with a tolerance in the direction parallel to the upper side of the carrier of at most 25 ⁇ m or 15 ⁇ m or 5 ⁇ m. This means that the semiconductor chips can protrude laterally with the tolerance mentioned or vice versa.
  • an average edge length of the semiconductor chips lies in a top view of the
  • the average edge length of the semiconductor chips is preferably at most 50 ⁇ m or 40 ⁇ m or 25 ⁇ m.
  • the semiconductor chips which are designed in particular as light-emitting diode chips, are comparatively small.
  • the average edge length of the semiconductor chips is in the same order of magnitude as the average diameter of the holes. That means
  • the mean edge length differs from the mean diameter by at most a factor of 5 or 3 or 1.5. Accordingly, the filling makes up a comparatively large proportion of an area under the
  • the method comprises a step E1) which follows the step E).
  • step E1) electrical contact surfaces are generated on the chip tops of the semiconductor chips facing away from the chip carrier. This is done for example by means of sputtering and / or by means of
  • Electroplate These contact areas can be used for a
  • the method comprises a step F) which follows the step E).
  • step F) the assembled semiconductor chips are in one
  • the fastener is
  • the adhesive can be removed chemically or thermally from the semiconductor chips,
  • the temporary subcarrier is made of glass or a plastic, for example.
  • the temporary subcarrier can
  • Chip carrier in steps A) to E) or in steps A) to F) on a base carrier is preferably mechanically rigid and made of silicon, for example. There is one between the chip carrier and the base carrier
  • Connection layer preferably a metallic
  • Connection layer like a solder.
  • the base carrier is removed in a step G) after step F). This takes place, for example, thermally or chemically by means of etching or mechanically.
  • the method comprises a step I). Step I) follows step F).
  • step I the semiconductor chips are turned away
  • the contact metallizations are set up for external electrical contacting of the finished semiconductor components.
  • the contact metallizations preferably completely cover the holes.
  • the contact metallizations are preferably made of the same material as the metallizations in the
  • the contact metallizations can be applied directly to the respective filling of the holes.
  • Contact metallizations are produced, for example, by means of sputtering and / or by means of galvanizing.
  • Contact metallizations can be provided for solder assembly or for electrical contacting by means of bond wires.
  • a thickness of the contact metallizations is, for example, at least 1 ⁇ m and / or at most 10 ⁇ m or 5 ⁇ m.
  • the contact metallizations partially extend into the holes.
  • Extend holes preferably has only a small depth, for example at most 0.5 ym or 0.2 ym. Alternatively or additionally, it is possible that the
  • the contact metallizations rise to at least 0.2 ⁇ m or 0.5 ⁇ m and / or at most 10 ⁇ m or 5 ⁇ m or 1 ⁇ m above the holes.
  • Step J) separating through the chip carrier so that a size of the semiconductor components is determined.
  • Step J) is preferably carried out after step E).
  • step J) can also take place after or with step B).
  • the individual steps mentioned for the method are preferably carried out according to their alphabetical enumeration. In the event that all process steps are carried out, the sequence is accordingly as follows: A), Al), B), Bl), C), D), Dl), E), El), F), G), H), I), J).
  • the semiconductor chips preferably each cover a plurality of the holes designed as plated-through holes, for example two of the holes. Electrical contacting of the holes
  • the semiconductor component is particularly preferably produced using a method according to one or more of the above-mentioned embodiments. Features of the method are therefore also disclosed for the semiconductor component and vice versa.
  • this includes
  • Semiconductor component a chip carrier with at least one hole.
  • a thin metallization is formed on the side walls of the hole and on a carrier top of the chip carrier. Electrical connection surfaces are formed by the metallization on the upper side of the carrier.
  • a filling made of a plastic is in the hole, so that the filling
  • At least one optoelectronic semiconductor chip is attached to the hole and on the connection surface, so that through the
  • the semiconductor chip Vias for the semiconductor chip through the Chip carrier is formed therethrough.
  • the semiconductor chip When viewed from the top of the carrier, the semiconductor chip has an average edge length of at most 60 ⁇ m or 40 ⁇ m.
  • Figures 1 to 22 are schematic sectional views of
  • Figure 23 is a schematic sectional view of a
  • Figures 24 and 25 are schematic sectional views of
  • Figures 26 and 27 are schematic plan views
  • FIGS. 1 to 22 An exemplary embodiment of a method described here is explained in FIGS. 1 to 22.
  • a wafer 13 'for a chip carrier 13 is provided.
  • the wafer 13 ' is preferably made of silicon.
  • the wafer 13 ′ is attached to a base support 11.
  • the base carrier 11 is also preferably made of silicon. A connection between the
  • Connection means 12 which is preferably a solder.
  • FIG. 2 illustrates that the wafer 13 'is brought to a desired thickness so that the chip carrier 13 is produced.
  • a carrier top 15 of the chip carrier 13 faces away from the base carrier 11, a carrier bottom 16 is located directly on the connecting means 12.
  • a thickness of the chip carrier 13 is preferably at least 40 ⁇ m or 55 ⁇ m and / or at most 200 ⁇ m or 150 ⁇ m or 100 ⁇ m .
  • the chip carrier 13 forms a so-called interposer in order to set a desired thickness of the finished semiconductor components 1.
  • a material 22 ′ for an oxide mask 22 is continuously applied to the upper side 15 of the carrier
  • the material of the oxide mask 22 is preferably silicon dioxide.
  • a first mask layer 61 preferably made of a photoresist, is applied and structured on the oxide mask 22.
  • the oxide mask 22 is generated.
  • structuring takes place on the basis of the first mask layer 61.
  • the upper side 15 of the carrier is thus in places
  • a carrier film 53 is attached to the base carrier 11.
  • the base film 53 is
  • holes 14 are created through the chip carrier 13. A position and a shape of the holes 14 are defined by the oxide mask 22, seen in a top view of the carrier top 15. The holes 14 extend to the connecting means 12 and thus penetrate the chip carrier 13 completely.
  • Chip carrier 13 generated through.
  • FIG. 6 there is no separation of the carrier 13 into areas for later semiconductor components 1.
  • Semiconductor components 1 take place. This is shown in Figure 23.
  • the individual segments or parts of the chip carrier 13, which are optionally still on the base carrier 11, can each comprise one of the holes 14 or more of the holes 14.
  • the insulating layer 23 is preferably made from an oxide, in particular from
  • the insulating layer 23 can thus be produced by means of oxidation of the material of the chip carrier 13, as can apply to the oxide mask 22. A thickness of the Insulating layer 23 and / or the oxide mask 22 is located
  • Example at at least 50 nm or 100 nm and / or at most 500 nm or 250 nm.
  • the insulating layer 23 preferably adjoins the oxide mask 22 directly. If the insulating layer 23 is not produced from the material of the chip carrier 13, as can also apply to the oxide mask 22, but instead, for example, by sputtering or by chemical vapor deposition, the insulating layer 23 preferably covers the chip carrier 13 and also the oxide mask 22 as a coherent, continuous layer.
  • a metallization 21 is preferably produced over the entire surface.
  • the metallization 21 extends into the holes 14 and covers the insulating layer 23 on the side surfaces of the holes 14 and also on a bottom side of the holes 14 on the
  • Metallization 21 is preferred by means of sputtering
  • a thickness of the metallization 21 is
  • the metallization 21 is preferably made of gold.
  • FIG. 9 shows that a filling 3 is introduced into the holes 14. The filling 3 fills the holes 14
  • the filling 3 is preferably made of one
  • Plastic especially from an epoxy.
  • a material for the filling 3 is preferably applied over the entire surface in a first sub-step applied liquid state and subsequently hardened in a second sub-step. Unnecessary material for the filling 3 outside the holes 14 is then removed in a third sub-step, so that the filling 3 is flush with the holes 14, in particular flush with the previously
  • a second mask layer 62 is applied, in particular from a photoresist.
  • the second mask layer 62 completely covers the holes 14 and thus the filling 3.
  • the metallization 21 on the carrier top 15 is only partially covered by the second mask layer 62.
  • the metallization 21 is structured so that several electrical ones are on the top 15 of the carrier
  • connection surfaces 24 preferably extend in a frame-like manner around the associated holes 14 with the filling 3, as seen in a top view of the carrier top 15. It is possible that one
  • connection surfaces 24 on the carrier top 15 and the holes 14 there is an unambiguous assignment between the connection surfaces 24 on the carrier top 15 and the holes 14.
  • several of the holes 14 can be enclosed together by a single connection surface 24.
  • a distance between adjacent connection surfaces 24 in the direction parallel to the upper side 15 of the carrier is, for example, at least 10 ⁇ m or 20 ⁇ m and / or at most 100 ⁇ m or 50 ⁇ m or 20 ⁇ m.
  • connection surfaces 24 then cover the filling 3 completely and do not only run around the fillings 3.
  • semiconductor chips 4 are applied to the connection areas 24.
  • the semiconductor chips 4 are preferably on the associated connection areas 24 by means of
  • the semiconductor chips 4 each have a chip top 40 which faces away from the chip carrier 13. Chip undersides 41 face the chip carrier 13.
  • the chip tops 40 are preferably radiation main sides of the
  • the chip tops 40 are preferably approximately congruent over the connection areas 24.
  • the semiconductor chips 4 are preferably small and, viewed in a top view of the carrier top 15, have, for example, average edge lengths in the range around 50 ⁇ m or around 20 ⁇ m.
  • Semiconductor chips 4 each produce electrical contact surfaces 42.
  • the contact surfaces 42 are preferably made of at least one metal and, for example, for bonding wire contacting or for solder mounting on, for example, a transparent carrier, not shown.
  • the chip carrier 13 is turned over.
  • the semiconductor chips 4 with the contact surfaces 42 are embedded in a fastening means 52.
  • Fastening means 52 is an adhesive.
  • the chip carrier 13 is thus attached to an auxiliary carrier 51 attached.
  • the auxiliary carrier 51 is preferably rigid and, for example, made of glass or silicon.
  • the temporary fastening means 52 can subsequently be detached again from the semiconductor chips 4, for example by radiation or an increase in temperature.
  • step 15 the base support 11 is partially removed, for example by grinding. Thus, only a thin layer of the base support 11 remains over the connecting means 12. This thin layer has, for example, a thickness of at least 2 ⁇ m and / or
  • the base support 11 is preferably at least 150 ⁇ m and / or at most 2 mm thick.
  • Plasma etching or wet chemical etching A corresponding etching process stops at the metallic one
  • the connecting means 12 is completely removed, so that the underside 16 of the carrier is exposed. On surfaces, the former bottom surfaces of the holes 14 to the
  • Insulating layer 23 exposed.
  • FIGS. 15 to 17 can also be carried out in a single step, so that the Basic carrier 11 together with the connecting means 12
  • Insulating layer 23 which is in one plane with the
  • Carrier underside 16 are removed.
  • the metallization 21 is thus exposed on the former bottom side of the holes 14.
  • the insulating layer 23 may be removed by dry chemical means. In this case, a thin layer of the
  • Chip carrier 13 are removed with, so that
  • Carrier back 16 then ends flush or almost flush with the metallization 21.
  • a preferably continuous layer for a contact metallization 25 is deposited on the underside 16 of the carrier.
  • the contact metallization 25 is produced by sputtering and optionally additionally by electroplating.
  • the contact metallization 25 is made, for example, of the same material as the metallization 21, that is to say in particular of gold.
  • Mask layer 63 is applied, in particular from a photoresist.
  • the metallic layer applied in FIG. 19 is structured to form the contact metallizations 25. These Structuring takes place on the basis of the third mask layer 63. The third mask layer 63 is subsequently removed.
  • the layer for the contact metallizations 25 is structured to form islands, which are limited to the holes 14 with the filling 3. Alternatively, it is possible for this layer to also be structured to form conductor tracks, in particular if there are a number of semiconductor chips 4 which
  • a thickness of the semiconductor components 1 can be set via the chip carrier 13, the thickness already being defined in the step in FIG. 2.
  • the semiconductor components 1 can each comprise one or more of the semiconductor chips 4.
  • the filling 3 is not present, so that in each case cavities 8 are formed in the holes 14 on the metallization 21.
  • the method steps in FIGS. 1 to 21 can be carried out essentially in the same way, but the semiconductor chips 4 only between the steps in FIG. 20 and 21 are applied.
  • the filling 3 is thus preferred after the step in FIG. 20 and after the detachment of the
  • FIG. 25 illustrates that the semiconductor chips 4 are designed as flip chips. All electrical contact areas of the semiconductor chips 4 are thus on the chip underside 41, which faces the chip carrier 13. The semiconductor chips 4 thus each cover several of the as
  • the filling 3 is preferably present.
  • FIG. 26 illustrates that the semiconductor chips 4 are approximately congruent on the associated one
  • connection surfaces 24 extend in a frame-like manner completely around the associated hole 14.
  • the holes 14 are
  • Pads 24 can be square or
  • connection surface 24 is preferably located centrally in the respective connection surface 24
  • connection surface 24 can be attached centrally in the chip top side 40.
  • Semiconductor chip 4 may also be larger than the connection area 24 and thus project beyond the connection area 24 all around or on at least some sides.
  • Figure 27 it is illustrated that the hole 14 and the connection area 24
  • connection surface 24 thus extends in a circular shape around the associated hole 14.
  • the semiconductor chip 4 thus projects laterally over the connection area 24 and vice versa.
  • the invention encompasses every new feature and every combination of features, which includes in particular every combination of features in the patent claims, even if this feature or this combination itself is not explicitly specified in the patent claims or exemplary embodiments.

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Abstract

In einer Ausführungsform umfasst das Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen (1) die folgenden Schritte: A) Bereitstellen eines Chipträgers (13), B) Erzeugen von Löchern (14) für elektrische Durchkontaktierungen im Chipträger (13), C) Erzeugen einer dünnen Metallisierung (21) in den Löchern (14), D) Verfüllen der metallisierten Löcher (14) mit einer Füllung (3) aus einem Kunststoff, und E) Anbringen von optoelektronischen HalbleiterChips (4) auf den metallisierten Löchern (14), sodass die HalbleiterChips (4) ohmsch leitend mit der zugehörigen Metallisierung (21) verbunden werden.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG VON OPTOELEKTRONISCHEN
HALBLEITERBAUTEILEN UND OPTOELEKTRONISCHES HALBLEITERBAUTEIL
Es wird ein Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen angegeben. Darüber hinaus wird ein optoelektronisches Halbleiterbauteil angegeben.
Eine zu lösende Aufgabe liegt darin, ein Verfahren anzugeben, mit dem kleine Halbleiterchips effizient und platzsparend montierbar sind.
Diese Aufgabe wird unter anderem durch ein Verfahren und durch ein optoelektronisches Halbleiterbauteil mit den
Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind Gegenstand der übrigen Ansprüche.
Gemäß zumindest einer Ausführungsform werden mit dem
Verfahren Halbleiterbauteile hergestellt. Bei den
Halbleiterbauteilen handelt es sich bevorzugt um
optoelektronische Halbleiterbauteile, insbesondere um
sichtbares Licht emittierende Halbleiterbauteile. Prinzipiell können mit dem Verfahren jedoch auch andere Arten von
Halbleiterbauteilen hergestellt werden.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Bereitstellens eines Chipträgers. Bei dem Chipträger handelt es sich beispielsweise um einen
Halbleiterwafer, etwa aus Silizium oder aus Germanium.
Weiterhin kann der Chipträger aus einem elektrisch
isolierenden Material sein, wie aus einer Keramik oder aus einem Kunststoff. Außerdem können für den Chipträger elektrisch leitfähige Materialien wie Metalle, beispielsweise Molybdän oder Aluminium, zum Einsatz kommen.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Erzeugens von Löchern für elektrische
Durchkontaktierungen in dem Chipträger. Die Löcher
durchdringen den Chipträger bevorzugt vollständig. Eine
Längsachse der Löcher ist insbesondere senkrecht zu einer Trägeroberseite und/oder zu einer Trägerunterseite des
Chipträgers ausgerichtet. Die Löcher können in Draufsicht auf den Chipträger gesehen kreisförmig sein. Jedoch sind auch andere Formen für die Löcher möglich, beispielsweise in
Draufsicht gesehen Langlöcher oder quadratische Löcher oder rechteckige Löcher oder ovale Löcher.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Erzeugens einer dünnen Metallisierung in den Löchern. Ist der Chipträger aus einem elektrisch isolierenden Material, so kann die Metallisierung unmittelbar auf den Chipträger angebracht werden. Handelt es sich bei dem
Chipträger um ein elektrisch leitfähiges Material, so wird zwischen der Metallisierung und dem Chipträger bevorzugt ein elektrisch isolierendes Material angebracht.
Dass die Metallisierung dünn ist, bedeutet insbesondere, dass ein Durchmesser oder mittlerer Durchmesser oder eine Breite der Löcher eine mittlere Dicke der Metallisierung um
mindestens einen Faktor 20 oder 10 oder 5 übersteigt. Mit anderen Worten ist die Metallisierung signifikant dünner, als eine Breite oder ein Durchmesser der Löcher. Die Löcher werden damit nur zu einem verhältnismäßig kleinen Anteil von der Metallisierung ausgefüllt. Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Verfüllens der metallisierten Löcher mit einer Füllung. Die Füllung ist bevorzugt aus einem elektrisch isolierenden Material. Beispielsweise handelt es sich bei der Füllung um eine Kunststofffüllung, insbesondere um eine
Füllung aus einem Epoxidmaterial.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Aufbringens von Halbleiterchips auf den metallisierten Löchern. Bei den Halbleiterchips handelt es sich bevorzugt um optoelektronische Halbleiterchips, wie Leuchtdiodenchips oder Laserdiodenchips. Ferner können
Halbleiterchips als Sensoren für Strahlung angebracht werden. Auch andere Arten von Halbleiterchips wie Ansteuerchips, Speicherchips oder Adresschips können auf entsprechenden Löchern angebracht werden, insbesondere falls es sich bei dem fertigen Halbleiterbauteil nicht um ein optoelektronisches Halbleiterbauteil handelt.
Gemäß zumindest einer Ausführungsform werden die
Halbleiterchips ohmsch leitend mit der zugehörigen
Metallisierung verbunden. Zwischen den Halbleiterchips und der Metallisierung befindet sich bevorzugt lediglich ein elektrisch leitfähiges Verbindungsmittel wie ein Lot. Mittels der metallisierten Löcher ist eine elektrische Kontaktierung der Halbleiterchips durch den Chipträger hindurch ermöglicht.
In mindestens einer Ausführungsform umfasst das Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen die folgenden Schritte, bevorzugt in der angegebenen Reihenfolge:
A) Bereitstellen eines Chipträgers,
B) Erzeugen von Löchern für elektrische Durchkontaktierungen im Chipträger, C) Erzeugen einer dünnen Metallisierung in den Löchern,
D) Verfüllen der metallisierten Löcher mit einer Füllung aus einem Kunststoff, und
E) Anbringen von optoelektronischen Halbleiterchips auf den metallisierten Löchern, sodass die Halbleiterchips ohmsch leitend mit der zugehörigen Metallisierung verbunden werden.
Für viele Produkte, die Halbleiterchips umfassen, werden kostengünstige Zwischenstücke, auch als Interposer
bezeichnet, benötigt. Darin können insbesondere
Durchkontaktierungen durch Silizium, auch als Through Silicon Vias oder kurz TSV bezeichnet, zum Einsatz kommen, um einen integrierten Schaltkreis, kurz IC, oder einen
Leuchtdiodenchip, kurz LED-Chip, elektrisch zu kontaktieren. Solche Durchkontaktierungen sind meist galvanisch vollständig gefüllt .
Bei Durchkontaktierungen mit einem relativ kleinen
Aspektverhältnis von Durchmesser zu Tiefe von beispielsweise kleiner 1:2 oder 1:3 ist aus Kostengründen ein
Alternativprozess zur galvanischen Verfüllung gewünscht. Mit dem hier beschriebenen Verfahren können elektrische
Durchkontaktierungen ohne Galvanik und insbesondere ohne das ansonsten für Durchkontaktierungen übliche Material, nämlich Kupfer, hergestellt werden.
Mit dem hier beschriebenen Verfahren kann das Setzen von kleinen LED-Chips auf dem zusammenhängenden Chipträger, also dem späteren Interposer, noch in dickem und damit stabilem Zustand verwirklicht werden. Ein Setzen von kleinen LED-Chips auf dem fertigen, dünnen und damit mechanisch fragilen
Interposer entfällt. Herkömmlich werden Siliziumdurchkontaktierungen verwendet, die Löcher umfassen, die vollständig mit Kupfer aufgefüllt sind. Dabei werden die Löcher galvanisch mit Hilfe eines Kupferelektrolyts komplett gefüllt. Dieser Prozess kann für Durchkontaktierungen mit einem kleinen Aspektverhältnis mehrere Stunden dauern und ist somit vergleichsweise teuer.
Bei dem hier beschriebenen Verfahren wird statt einer
Galvanik für die elektrisch leitende Verfüllung der Löcher bevorzugt lediglich eine gesputterte Metallisierung
verwendet. Somit werden nicht die kompletten Löcher
aufgefüllt, sondern nur deren Innenseite wird mit einer ausreichend dicken, jedoch vergleichsweise dünnen
Metallschicht versehen. Dadurch bleibt allerdings in dem metallisierten Loch ein Hohlraum zurück, was weitere
Prozessschritte wie weitere Lithographieprozesse erschwert.
Durch die Auffüllung dieses Hohlraums nach dem Erzeugen der metallischen Sputterverkleidung der Innenwände der Löcher wird dieser Hohlraum mit einer temporären oder permanenten Füllung aus einem Polymer aufgefüllt. Durch einen gezielten Veraschungsprozess oder nass-chemische Entwicklungsprozesse kann der Wafer wieder komplett einplanarisiert werden. Dies erlaubt in Verbindung mit einem temporären Träger eine weitere Prozessierung der Trägeroberseite und der
Trägerunterseite des gedünnten Chipträgers, wodurch
Folgeprozesse für die Erzeugung von elektrischen
Kontaktflächen ermöglicht sind. Die Füllung kann in den fertigen Halbleiterbauteilen enthalten sein oder kann in einem letzten Schritt, beispielsweise mittels Veraschen, wieder entfernt werden. Durch die Verwendung eines temporären Trägers, auch als Grundträger bezeichnet, ist die Prozessierung des dünnen Chipträgers weiterhin möglich. Kleine LED-Chips können noch vor dem Lösen des Hilfsträgers , der beispielsweise aus
Silizium ist, auf der Trägeroberseite des Chipträgers gesetzt und mittels eines Metallisierungsschritts elektrisch
angeschlossen werden. Ein zeitweiliger Kleber am temporären Träger umschließt die LED-Chips bevorzugt beim Wenden des Chipträgers. Dadurch sind die LED-Chips geschützt und
vergraben und der temporäre Träger kann entfernt werden, sodass eine rückseitige Anschlussmetallisierung oder andere elektrische Kontaktflächen, wie Metallisierungshügel, englisch Bumps, ermöglicht sind.
Somit kann bei dem hier beschriebenen Verfahren eine
galvanische Verfüllung der Löcher entfallen. Durch die permanente oder temporäre Füllung der Löcher mit einem
Kunststoff kann der Chipträger ohne Kontamination durch
Lacke, Lösungsmittel oder andere Substanzen der ansonsten teilweise hohlen Löcher weiterprozessiert werden. Bleibt die Füllung im Chipträger permanent erhalten, so erhöht dies eine maximale Auflagefläche speziell für die Halbleiterchips.
Optional kann die Füllung ebenso übersputtert werden und dadurch können größere metallische Kontaktflächen erzeugt werden. Eine elektrische Kontaktfläche, Bumps und/oder die Halbleiterchips müssen somit nicht neben die ansonsten teilweise hohlen Löcher gesetzt werden, wodurch sich ein Platzbedarf reduziert.
Weiterhin ist es möglich, eine Schicht für elektrische
Kontaktflächen, insbesondere an der Trägeroberseite,
ganzflächig aufzusputtern und nachträglich zu strukturieren, um vergleichsweise große metallische Auflageflächen für Leuchtdiodenchips oder elektrische Kontakthügel, also Bumps, zu erhalten. Insbesondere durch das Setzen von kleinen
Leuchtdiodenchips vor dem Entfernen des temporären Trägers und durch das nachträgliche Einbetten der LED-Chips in einen Kleber an einem weiteren Hilfsträger entfällt das Setzen der LED-Chips auf den fertigen und dünnen Chipträger. Dies reduziert die Bruchgefahr und macht eine Handhabung des dünnen Chipträgers am Ende nicht mehr nötig oder reduziert eine solche Handhabung zumindest.
Gemäß zumindest einer Ausführungsform überdecken die
Halbleiterchips die Füllung nach dem Schritt E) . Die Füllung ist bevorzugt in den fertigen Halbleiterbauteilen noch vorhanden .
Gemäß zumindest einer Ausführungsform liegt eine mittlere Dicke der Metallisierung in den Löchern und/oder an der
Trägeroberseite und/oder an der Trägerunterseite bei
mindestens 0,1 ym oder 0,2 ym. Alternativ oder zusätzlich liegt die mittlere Dicke der Metallisierung bei höchstens 1 ym oder 0,7 ym oder 0,4 ym.
Beispielsweise ist jede der Durchkontaktierungen und damit jede der Metallisierungen in den jeweiligen Löchern für einen Stromfluss von mindestens 0,5 mA oder 1 mA oder 3 mA und/oder von höchstens 10 mA oder 5 mA eingerichtet. Abhängig von einem Material für die Metallisierung und von einem
Durchmesser der Löcher ist die Dicke der Metallisierung entsprechend einzustellen. Die Metallisierung ist
beispielsweise aus Gold, kann aber auch zusätzlich oder alternativ aus Kupfer, Nickel und/oder Silber sein. Gemäß zumindest einer Ausführungsform wird die Füllung insbesondere vor dem Schritt E) wieder entfernt. Das heißt, beim Aufbringen der Halbleiterchips ist die Füllung nicht mehr vorhanden. Somit ist die Füllung auch in den fertigen Halbleiterbauteilen nicht mehr vorhanden.
Gemäß zumindest einer Ausführungsform wird im Schritt D) ein Material für die Füllung in flüssigem Zustand aufgebracht.
Das Aufbringen des Materials für die Füllung kann bei
Raumtemperatur erfolgen. Bevorzugt wird das Material für die Füllung bei erhöhter Temperatur aufgebracht, beispielsweise bei mindestens 70 °C oder 80 °C und/oder bei höchstens
100 °C. Über die Temperatur kann eine Viskosität des
Materials für die Füllung eingestellt werden. Das Material ist bevorzugt ein Epoxid.
Gemäß zumindest einer Ausführungsform wird das Material für die Füllung, insbesondere in den Löchern, fotochemisch und/oder thermisch ausgehärtet. Ist nach dem Aushärten noch Material der Füllung außerhalb der Löcher vorhanden, so wird dieses Material außerhalb der Löcher bevorzugt entfernt, beispielsweise nasschemisch oder trockenchemisch oder, bevorzugt, mittels Veraschen, zum Beispiel mit einem O2- Plasma .
Gemäß zumindest einer Ausführungsform ist die Füllung
unmittelbar nach dem Schritt D) , samt aller Teilschritte des Schritts D) , auf die Löcher beschränkt. Dies bedeutet insbesondere, dass die Füllung mit einer Toleranz von
höchstens 2 % oder 1 % oder 0,5 % einer Länge der Löcher bündig mit den Löchern abschließt. Das heißt, durch die
Füllung oder durch ein Fehlen von Material der Füllung an den Löchern sind keine signifikanten Unebenheiten am Chipträger gebildet, die spätere Verfahrensschritte beeinträchtigen könnten .
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt Al), der zwischen den Schritten A) und B) durchgeführt wird. In Schritt Al) wird auf dem Chipträger eine Maske erzeugt, insbesondere eine Oxidmaske. Diese Maske definiert in Schritt B) eine Form und eine Position der
Löcher. Das heißt, diese Maske kann den Chipträger in allen Bereichen bedecken, in denen keine Löcher geformt werden. Diese Maske ist bevorzugt in den fertigen Halbleiterbauteilen noch vorhanden. Dies Maske ist bevorzugt elektrisch
isolierend. Beispielsweise ist diese Maske aus einem Oxid wie Siliziumoxid oder aus einem elektrisch isolierenden Nitrid wie Siliziumnitrid.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt Bl), der bevorzugt zwischen den Schritten B) und C) durchgeführt wird. Im Schritt Bl) wird eine bevorzugt durchgehende elektrische Isolierschicht erzeugt. Die
Isolierschicht erstreckt sich in die Löcher. Bevorzugt bedeckt die Isolierschicht Seitenflächen der Löcher
vollständig. Optional wird auch eine Bodenfläche der Löcher von der elektrischen Isolierschicht bedeckt. Beispielsweise ist die Isolierschicht aus einem Oxid wie einem Siliziumoxid oder aus einem Nitrid wie Siliziumnitrid.
Gemäß zumindest einer Ausführungsform wird die Metallisierung in Schritt C) unmittelbar auf die Isolierschicht aufgebracht. Dabei können die Isolierschicht und die Metallisierung deckungsgleich aufgebracht werden. Somit bedeckt die
Metallisierung die Isolierschicht bevorzugt vollständig, insbesondere in den Löchern. Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt H) . Der Schritt H) folgt bevorzugt dem Schritt E) nach. Im Schritt H) werden Gebiete der Isolierschicht, in denen die Isolierschicht zuvor auf die Bodenfläche der Löcher aufgebracht wurde, entfernt. Mit anderen Worten werden die Löcher geöffnet. Während des Schritts H) befindet sich die Füllung bevorzugt noch in den Löchern.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt Dl), der bevorzugt zwischen den Schritten D) und E) erfolgt. Im Schritt Dl) werden an einer Oberseite des Chipträgers elektrische Anschlussflächen für die
Halbleiterchips erzeugt. Die Anschlussflächen werden
bevorzugt aus der Metallisierung heraus geformt. Das heißt, die zuvor ganzflächig auf die Trägeroberseite aufgebrachte Metallisierung wird bereichsweise entfernt und an der
Trägeroberseite zu den Anschlussflächen strukturiert.
Gemäß zumindest einer Ausführungsform werden die
Halbleiterchips in Schritt E) mittels Dünnfilmlöten auf den Anschlussflächen angebracht. Eine Dicke eines Lots zwischen den Halbleiterchips und den Anschlussflächen liegt hierbei bevorzugt bei mindestens 0,1 ym oder 0,3 ym und/oder bei höchstens 2 ym oder 1 ym oder 0,5 ym. Alternativ oder
zusätzlich liegt eine Dicke der Anschlussflächen bei
mindestens 0,1 ym oder 0,2 ym und/oder bei höchstens 1 ym oder 0 , 4 ym.
Gemäß zumindest einer Ausführungsform werden die
Halbleiterchips in Schritt E) deckungsgleich oder
näherungsweise deckungsgleich auf den Anschlussflächen aufgebracht, in Draufsicht auf die Trägeroberseite gesehen. Näherungsweise bedeutet insbesondere mit einer Toleranz in Richtung parallel zur Trägeroberseite von höchstens 25 ym oder 15 ym oder 5 ym. Das heißt, die Halbleiterchips können die Anschlussflächen mit der genannten Toleranz seitlich überragen oder umgekehrt.
Gemäß zumindest einer Ausführungsform liegt eine mittlere Kantenlänge der Halbleiterchips in Draufsicht auf die
Anschlussflächen und/oder auf die Trägeroberseite gesehen bei höchstens 60 ym. Bevorzugt liegt die mittlere Kantenlänge der Halbleiterchips bei höchstens 50 ym oder 40 ym oder 25 ym.
Mit anderen Worten sind die Halbleiterchips, die insbesondere als Leuchtdiodenchips gestaltet sein, vergleichsweise klein.
Gemäß zumindest einer Ausführungsform liegt die mittlere Kantenlänge der Halbleiterchips in der gleichen Größenordnung wie der mittlere Durchmesser der Löcher. Das bedeutet
insbesondere, dass sich die mittlere Kantenlänge von dem mittleren Durchmesser um höchstens einen Faktor 5 oder 3 oder 1,5 unterscheidet. Entsprechend macht die Füllung einen vergleichsweise großen Anteil einer Fläche unter den
Halbleiterchips aus.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt El), der dem Schritt E) nachfolgt. Im Schritt El) werden an dem Chipträger abgewandten Chipoberseiten der Halbleiterchips elektrische Kontaktflächen erzeugt. Dies erfolgt zum Beispiel mittels Sputtern und/oder mittels
Galvanisieren. Diese Kontaktflächen können für eine
Lötmontage oder für eine elektrische Kontaktierung mittels Bonddrähten eingerichtet sein. Eine Dicke der Kontaktflächen beträgt zum Beispiel mindestens 1 ym und/oder höchstens 10 ym oder 5 ym. Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt F) , der dem Schritt E) nachfolgt. In Schritt F) werden die montierten Halbleiterchips in einem
Befestigungsmittel eingebettet und mittels des
Befestigungsmittels an einem temporären Hilfsträger
befestigt. Bei dem Befestigungsmittel handelt es sich
bevorzugt um einen Klebstoff. Der Klebstoff ist chemisch oder thermisch wieder von den Halbleiterchips entfernbar,
insbesondere rückstandfrei entfernbar. Das Befestigungsmittel ist in den fertigen Halbleiterbauteilen nicht mehr vorhanden. Der temporäre Hilfsträger ist beispielsweise aus Glas oder aus einem Kunststoff. Der temporäre Hilfsträger kann
mechanisch starr sein oder auch mechanisch flexibel, also als Folie ausgeführt sein.
Gemäß zumindest einer Ausführungsform befindet sich der
Chipträger in den Schritten A) bis E) oder in den Schritten A) bis F) an einem Grundträger. Der Grundträger ist bevorzugt mechanisch starr und beispielsweise aus Silizium. Zwischen dem Chipträger und dem Grundträger befindet sich eine
Verbindungsmittelschicht, bevorzugt eine metallische
Verbindungsmittelschicht wie ein Lot.
Gemäß zumindest einer Ausführungsform wird der Grundträger in einem Schritt G) nach dem Schritt F) entfernt. Dies erfolgt zum Beispiel thermisch oder chemisch mittels Ätzen oder mechanisch .
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt I) . Der Schritt I) folgt dem Schritt F) nach.
Im Schritt I) werden an den Halbleiterchips abgewandten
Seiten der Löcher jeweils Kontaktmetallisierungen erzeugt. Die Kontaktmetallisierungen sind für eine externe elektrische Kontaktierung der fertigen Halbleiterbauteile eingerichtet. Die Kontaktmetallisierungen bedecken die Löcher bevorzugt vollständig. Bevorzugt sind die Kontaktmetallisierungen aus dem gleichen Material wie die Metallisierungen in den
Löchern .
Die Kontaktmetallisierungen können unmittelbar auf die jeweilige Füllung der Löcher aufgebracht werden. Die
Kontaktmetallisierungen werden zum Beispiel mittels Sputtern und/oder mittels Galvanisieren erzeugt. Die
Kontaktmetallisierungen können für eine Lötmontage oder für eine elektrische Kontaktierung mittels Bonddrähten vorgesehen sein. Eine Dicke der Kontaktmetallisierungen beträgt zum Beispiel mindestens 1 ym und/oder höchstens 10 ym oder 5 ym.
Gemäß zumindest einer Ausführungsform erstrecken sich die Kontaktmetallisierungen zum Teil bis in die Löcher. Ein
Bereich, in den sich die Kontaktmetallisierungen in die
Löcher erstrecken, weist bevorzugt nur eine geringe Tiefe auf, beispielsweise höchstens 0,5 ym oder 0,2 ym. Alternativ oder zusätzlich ist es möglich, dass sich die
Kontaktmetallisierungen über die Löcher erheben.
Beispielsweise erheben sich die Kontaktmetallisierungen zu mindestens 0,2 ym oder 0,5 ym und/oder zu höchstens 10 ym oder 5 ym oder 1 ym über die Löcher.
Gemäß zumindest einer Ausführungsform erfolgt in einem
Schritt J) ein Vereinzeln durch den Chipträger hindurch, sodass eine Größe der Halbleiterbauteile festgelegt wird. Der Schritt J) wird bevorzugt nach dem Schritt E) durchgeführt. Alternativ kann der Schritt J) auch bereits nach oder mit dem Schritt B) erfolgen. Die zum Verfahren genannten einzelnen Schritte erfolgen bevorzugt gemäß ihrer alphabetischen Aufzählung aufeinander. Für den Fall, dass alle Verfahrensschritte durchgeführt werden, ist demnach die Reihenfolge wie folgt: A) , Al), B) , Bl), C), D), Dl), E), El), F) , G) , H) , I), J) .
Gemäß zumindest einer Ausführungsform sind die
Halbleiterchips als Flip-Chips gestaltet. In diesem Fall überdecken die Halbleiterchips bevorzugt jeweils mehrere der als Durchkontaktierungen gestalteten Löcher, zum Beispiel zwei der Löcher. Eine elektrische Kontaktierung der
Halbleiterchips in den fertigen Halbleiterbauteilen erfolgt demnach ausschließlich über die Trägerrückseite.
Darüber hinaus wird ein optoelektronisches Halbleiterbauteil angegeben. Das Halbleiterbauteil ist besonders bevorzugt mit einem Verfahren gemäß einer oder mehrerer der oben genannten Ausführungsformen hergestellt. Merkmale des Verfahrens sind daher auch für das Halbleiterbauteil offenbart und umgekehrt.
In mindestens einer Ausführungsform umfasst das
Halbleiterbauteil einen Chipträger mit mindestens einem Loch. Eine dünne Metallisierung ist an Seitenwänden des Lochs und an einer Trägeroberseite des Chipträgers gebildet. An der Trägeroberseite sind durch die Metallisierung elektrische Anschlussflächen gebildet. Eine Füllung aus einem Kunststoff befindet sich in dem Loch, sodass die Füllung die
Metallisierung und damit das Loch ausfüllt. Mindestens ein optoelektronischer Halbleiterchip ist auf dem Loch und auf der Anschlussfläche angebracht, sodass durch die
Metallisierung in dem Loch eine elektrische
Durchkontaktierung für den Halbleiterchip durch den Chipträger hindurch gebildet ist. Der Halbleiterchip weist in Draufsicht auf die Trägeroberseite gesehen eine mittlere Kantenlänge von höchstens 60 ym oder 40 ym auf.
Nachfolgend werden ein hier beschriebenes Verfahren und ein hier beschriebenes optoelektronisches Halbleiterbauteil unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Figuren 1 bis 22 schematische Schnittdarstellungen von
Verfahrensschritten eines Ausführungsbeispiels eines hier beschriebenen Verfahrens,
Figur 23 eine schematische Schnittdarstellung eines
Verfahrensschritts eines Ausführungsbeispiels eines hier beschriebenen Verfahrens,
Figuren 24 und 25 schematische Schnittdarstellungen von
Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterbauteilen, und
Figuren 26 und 27 schematische Draufsichten auf
Ausführungsbeispiele von hier beschriebenen optoelektronischen Halbleiterbauteilen.
In den Figuren 1 bis 22 ist ein Ausführungsbeispiel eines hier beschriebenen Verfahrens erläutert. Gemäß Figur 1 wird ein Wafer 13' für einen Chipträger 13 bereitgestellt. Der Wafer 13' ist bevorzugt aus Silizium.
Für eine mechanische Stabilisierung ist der Wafer 13' auf einem Grundträger 11 angebracht. Auch der Grundträger 11 ist bevorzugt aus Silizium. Eine Verbindung zwischen dem
Grundträger 11 und dem Wafer 13' erfolgt über ein
Verbindungsmittel 12, das bevorzugt ein Lot ist.
In Figur 2 ist illustriert, dass der Wafer 13' auf eine gewünschte Dicke gebracht wird, sodass der Chipträger 13 entsteht. Eine Trägeroberseite 15 des Chipträgers 13 ist dem Grundträger 11 abgewandt, eine Trägerunterseite 16 befindet sich direkt an dem Verbindungsmittel 12. Eine Dicke des Chipträgers 13 liegt bevorzugt bei mindestens 40 ym oder 55 ym und/oder bei höchstens 200 ym oder 150 ym oder 100 ym. Der Chipträger 13 bildet einen sogenannten Interposer, um eine gewünschte Dicke der fertigen Halbleiterbauteile 1 einzustellen .
Im Schritt der Figur 3 wird auf die Trägeroberseite 15 durchgehend ein Material 22 ' für eine Oxidmaske 22
aufgebracht. Das Material der Oxidmaske 22 ist bevorzugt Siliziumdioxid. Außerdem ist in Figur 3 zu sehen, dass auf die Oxidmaske 22 eine erste Maskenschicht 61, bevorzugt aus einem Fotolack, aufgebracht und strukturiert wird.
Im Schritt der Figur 4 wird die Oxidmaske 22 erzeugt. Dabei erfolgt eine Strukturierung anhand der ersten Maskenschicht 61. Somit wird die Trägeroberseite 15 stellenweise
freigelegt . Im optionalen Schritt der Figur 5 wird eine Trägerfolie 53 an dem Grundträger 11 angebracht. Die Grundfolie 53 ist
bevorzugt dehnbar.
Gemäß Figur 6 werden Löcher 14 durch den Chipträger 13 hindurch erzeugt. Eine Position und eine Form der Löcher 14 sind durch die Oxidmaske 22 definiert, in Draufsicht auf die Trägeroberseite 15 gesehen. Die Löcher 14 reichen bis zum Verbindungsmittel 12 und durchdringen den Chipträger 13 somit vollständig .
Gemäß Figur 6 werden lediglich die Löcher 14 durch den
Chipträger 13 hindurch erzeugt. Darüber hinaus erfolgt gemäß Figur 6 keine Vereinzelung des Trägers 13 in Bereiche für spätere Halbleiterbauteile 1. Alternativ hierzu kann bereits in einem Schritt, der der Figur 6 entspricht, auch eine
Strukturierung des Chipträgers 13 zu den späteren
Halbleiterbauteilen 1 erfolgen. Dies ist in Figur 23 gezeigt. Die einzelnen Segmente oder Teile des Chipträgers 13, die sich optional noch am Grundträger 11 befinden, können jeweils eines der Löcher 14 oder mehrere der Löcher 14 umfassen.
Im Schritt der Figur 7 ist die erste Maskenschicht 61
entfernt. Alternativ hierzu ist es möglich, die erste
Maskenschicht 61 bereits zum Schritt der Figur 5 zu
entfernen .
Im Schritt der Figur 8 wird zuerst eine elektrisch
isolierende Isolierschicht 23 angebracht. Die Isolierschicht 23 ist bevorzugt aus einem Oxid, insbesondere aus
Siliziumdioxid. Damit kann die Isolierschicht 23 mittels Oxidation des Materials des Chipträgers 13 erzeugt sein, wie dies für die Oxidmaske 22 gelten kann. Eine Dicke der Isolierschicht 23 und/oder der Oxidmaske 22 liegt zum
Beispiel bei mindestens 50 nm oder 100 nm und/oder bei höchstens 500 nm oder 250 nm.
Die Isolierschicht 23 schließt sich bevorzugt unmittelbar an die Oxidmaske 22 an. Wird die Isolierschicht 23 nicht aus Material des Chipträgers 13 heraus erzeugt, wie dies ebenso für die Oxidmaske 22 gelten kann, sondern beispielsweise über Sputtern oder über eine chemische Gasphasenabscheidung, so bedeckt die Isolierschicht 23 bevorzugt den Chipträger 13 und auch die Oxidmaske 22 als zusammenhängende, ununterbrochene Schicht .
Nachfolgend wird, wie ebenfalls in Figur 8 dargestellt, bevorzugt ganzflächig eine Metallisierung 21 erzeugt. Die Metallisierung 21 erstreckt sich bis in die Löcher 14 und bedeckt die Isolierschicht 23 an den Seitenflächen der Löcher 14 sowie auch an einer Bodenseite der Löcher 14 an dem
Verbindungsmittel 12 vollständig.
Bevorzugt wird die Metallisierung 21 mittels Sputtern
erzeugt. Eine Dicke der Metallisierung 21 liegt
beispielsweise zwischen einschließlich 200 nm und 500 nm. Bevorzugt ist die Metallisierung 21 aus Gold.
In Figur 9 ist gezeigt, dass eine Füllung 3 in die Löcher 14 eingebracht wird. Die Füllung 3 füllt die Löcher 14
vollständig auf. Die Füllung 3 ist bevorzugt aus einem
Kunststoff, insbesondere aus einem Epoxid.
In Figur 9 ist lediglich die fertige Füllung 3 illustriert. Zum Erzeugen der Füllung 3 wird in einem ersten Teilschritt ein Material für die Füllung 3 bevorzugt ganzflächig in flüssigem Zustand aufgebracht und in einem zweiten Teilschritt nachfolgend gehärtet. Überflüssiges Material für die Füllung 3 außerhalb der Löcher 14 wird daraufhin in einem dritten Teilschritt entfernt, sodass die Füllung 3 bündig mit den Löchern 14, insbesondere bündig mit der zuvor
aufgebrachten Metallisierung 21, abschließt.
Im Schritt der Figur 10 wird eine zweite Maskenschicht 62 aufgebracht, insbesondere aus einem Fotolack. Die zweite Maskenschicht 62 deckt die Löcher 14 und damit die Füllung 3 vollständig ab. Die Metallisierung 21 an der Trägeroberseite 15 ist nur zum Teil von der zweiten Maskenschicht 62 bedeckt.
Gemäß Figur 11 wird die Metallisierung 21 strukturiert, sodass an der Trägeroberseite 15 mehrere elektrische
Anschlussflächen 24 entstehen. Die Anschlussflächen 24 erstrecken sich bevorzugt rahmenförmig um die zugehörigen Löcher 14 mit der Füllung 3 herum, in Draufsicht auf die Trägeroberseite 15 gesehen. Es ist möglich, dass eine
eineindeutige Zuordnung zwischen den Anschlussflächen 24 an der Trägeroberseite 15 und den Löchern 14 besteht. Alternativ können mehrere der Löcher 14 gemeinsam von einer einzigen Anschlussfläche 24 umschlossen werden.
Ein Abstand zwischen benachbarten Anschlussflächen 24 in Richtung parallel zur Trägeroberseite 15 liegt beispielsweise bei mindestens 10 ym oder 20 ym und/oder bei höchstens 100 ym oder 50 ym oder 20 ym.
Anders als in Figur 11 dargestellt, ist es optional möglich, dass eine zusätzliche Metallschicht nach dem Schritt der Figur 9 erzeugt wird, sodass sich die Metallisierung 21 auch über die Füllung 3 erstrecken kann. Die Anschlussflächen 24 bedecken dann die Füllung 3 vollständig und verlaufen nicht nur um die Füllungen 3 herum.
Im Schritt der Figur 12 werden Halbleiterchips 4 auf den Anschlussflächen 24 aufgebracht. Die Halbleiterchips 4, die bevorzugt Leuchtdiodenchips sind, überdecken die zugehörige Füllung 3 vollständig. Die Halbleiterchips 4 werden auf den zugeordneten Anschlussflächen 24 bevorzugt mittels
Dünnfilmlöten befestigt.
Die Halbleiterchips 4 weisen je eine Chipoberseite 40 auf, die dem Chipträger 13 abgewandt ist. Chipunterseiten 41 sind dem Chipträger 13 zugewandt. Bei den Chipoberseiten 40 handelt es sich bevorzugt um Strahlungshauptseiten der
Halbleiterchips 4. Die Chipoberseiten 40 liegen bevorzugt näherungsweise deckungsgleich über den Anschlussflächen 24.
Die Halbleiterchips 4 sind bevorzugt klein und weisen in Draufsicht auf die Trägeroberseite 15 gesehen beispielsweise mittlere Kantenlängen im Bereich um 50 ym oder um 20 ym auf.
Gemäß Figur 13 werden an den Chipoberseiten 40 der
Halbleiterchips 4 jeweils elektrische Kontaktflächen 42 erzeugt. Die Kontaktflächen 42 sind bevorzugt aus zumindest einem Metall und zum Beispiel für eine Bonddrahtkontaktierung oder für eine Lötmontage an einem zum Beispiel transparenten, nicht gezeichneten Träger eingerichtet.
Im Schritt der Figur 14 wird der Chipträger 13 gewendet. Die Halbleiterchips 4 mit den Kontaktflächen 42 werden dabei in ein Befestigungsmittel 52 eingebettet. Bei dem
Befestigungsmittel 52 handelt es sich um einen Klebstoff. Somit wird der Chipträger 13 an einem Hilfsträger 51 befestigt. Der Hilfsträger 51 ist bevorzugt starr und beispielsweise aus einem Glas oder auch aus Silizium. Das temporäre Befestigungsmittel 52 ist beispielsweise über Strahlung oder Temperaturerhöhung nachfolgend wieder von den Halbleiterchips 4 ablösbar.
Gemäß Figur 14 liegt zwischen dem Befestigungsmittel 52 und der Oxidmaske 22 ein Spalt 26 vor. Abweichend hiervon kann das Befestigungsmittel 52 auch bis direkt zur Oxidmaske 22 reichen, sodass dann kein Spalt 26 vorhanden ist.
Im Schritt der Figur 15 erfolgt ein teilweises Entfernen des Grundträgers 11, beispielsweise mittels Schleifen. Somit bleibt nur eine dünne Schicht des Grundträgers 11 über dem Verbindungsmittel 12 vorhanden. Diese dünne Schicht hat zum Beispiel eine Dicke von mindestens 2 ym und/oder von
höchstens 20 ym. Zuvor ist der Grundträger 11 bevorzugt mindestens 150 ym und/oder höchstens 2 mm dick.
Im Schritt der Figur 16 ist gezeigt, dass der Grundträger 11 vollständig entfernt wurde, beispielsweise mittels
Plasmaätzen oder nasschemischem Ätzen. Ein entsprechender Ätzprozess stoppt an der metallischen
Verbindungsmittelschicht 12.
Gemäß Figur 17 wird das Verbindungsmittel 12 vollständig entfernt, sodass die Trägerunterseite 16 freigelegt wird. An Flächen, die ehemals Bodenflächen der Löcher 14 zu dem
Verbindungsmittel 12 hin waren, wird somit auch die
Isolierschicht 23 freigelegt.
Optional können die Schritte der Figuren 15 bis 17 auch in einem einzigen Schritt ausgeführt werden, sodass der Grundträger 11 zusammen mit dem Verbindungsmittel 12
beispielsweise über ein thermisches Verfahren und/oder über ein Ätzverfahren in einem gemeinsamen Schritt abgetragen wird .
Im Schritt der Figur 18 ist gezeigt, dass Gebiete der
Isolierschicht 23, die in einer Ebene mit der
Trägerunterseite 16 liegen, entfernt werden. Damit wird die Metallisierung 21 an der ehemaligen Bodenseite der Löcher 14 freigelegt .
Abweichend von der Darstellung in Figur 18 ist es auch möglich, dass die Isolierschicht 23 trockenchemisch entfernt wird. In diesem Fall kann auch eine dünne Schicht des
Chipträgers 13 mit entfernt werden, sodass die
Trägerrückseite 16 dann bündig oder nahezu bündig mit der Metallisierung 21 abschließt.
Gemäß Figur 19 wird an der Trägerunterseite 16 eine bevorzugt durchgehende Schicht für eine Kontaktmetallisierung 25 abgeschieden. Die Kontaktmetallisierung 25 wird über Sputtern und optional zusätzlich über ein Galvanisieren erzeugt. Die Kontaktmetallisierung 25 ist beispielsweise aus dem gleichen Material wie die Metallisierung 21, also insbesondere aus Gold .
Ferner ist in Figur 19 zu sehen, dass eine dritte
Maskenschicht 63 aufgebracht wird, insbesondere aus einem Fotolack .
Gemäß Figur 20 wird die in Figur 19 aufgebrachte metallische Schicht zu den Kontaktmetallisierungen 25 strukturiert. Diese Strukturierung erfolgt anhand der dritten Maskenschicht 63. Die dritte Maskenschicht 63 wird nachfolgend entfernt.
Die Schicht für die Kontaktmetallisierungen 25 wird jeweils zu Inseln strukturiert, die auf die Löcher 14 mit der Füllung 3 beschränkt sind. Alternativ ist es möglich, dass diese Schicht auch zu Leiterbahnen strukturiert wird, insbesondere falls mehrere Halbleiterchips 4 vorhanden sind, die
elektrisch zu verschalten sind. Entsprechendes kann für die Anschlussflächen 24 an der Trägeroberseite 15 gelten.
Gemäß Figur 21 werden der Hilfsträger 51 und das
Befestigungsmittel 52 entfernt, sodass der Chipträger 13 als tragendes Element des Halbleiterbauteils 1 fungiert. Über den Chipträger 13 ist eine Dicke der Halbleiterbauteile 1 einstellbar, wobei die Dicke bereits im Schritt der Figur 2 definiert wurde.
Im optionalen Schritt der Figur 22 erfolgt ein Vereinzeln zu kleineren Halbleiterbauteilen 1. Die Halbleiterbauteile 1 können jeweils einen oder mehrere der Halbleiterchips 4 umfassen .
In Figur 24 ist ein weiteres Ausführungsbeispiel des
Halbleiterbauteils 1 dargestellt. In diesem
Ausführungsbeispiel ist die Füllung 3 nicht vorhanden, sodass in den Löchern 14 an der Metallisierung 21 jeweils Hohlräume 8 gebildet werden.
Um das Halbleiterbauteil 1 der Figur 24 zu erhalten, können die Verfahrensschritte der Figuren 1 bis 21 im Wesentlichen in gleicher Weise durchgeführt werden, wobei allerdings die Halbleiterchips 4 erst zwischen den Schritten der Figuren 20 und 21 aufgebracht werden. Die Füllung 3 wird damit bevorzugt nach dem Schritt der Figur 20 und nach dem Ablösen des
Hilfsträgers 51 und des Befestigungsmittels 52 entfernt, woraufhin die Halbleiterchips 4 montiert werden.
In Figur 25 ist illustriert, dass die Halbleiterchips 4 als Flip-Chips gestaltet sind. Damit liegen alle elektrischen Kontaktflachen der Halbleiterchips 4 an der Chipunterseite 41, die dem Chipträger 13 zugewandt ist. Die Halbleiterchips 4 überdecken somit jeweils mehrere der als
Durchkontaktierungen gestalteten Löcher 14. Wiederum ist bevorzugt die Füllung 3 vorhanden.
In Figur 26 ist illustriert, dass die Halbleiterchips 4 näherungsweise deckungsgleich auf der zugehörigen
Anschlussfläche 24 des Chipträgers 13 angebracht sind. Die Anschlussflächen 24 erstrecken sich rahmenförmig vollständig um das zugehörige Loch 14 herum. Die Löcher 14 sind
beispielsweise in Draufsicht gesehen kreisförmig, die
Anschlussflächen 24 können dagegen quadratisch oder
rechteckig geformt sein. Bevorzugt liegen die Löcher 14 mittig in der jeweiligen Anschlussfläche 24, können
abweichend von der Darstellung der Figur 26 jedoch auch an einem Rand der Anschlussfläche 24 untergebracht sein. Die elektrische Kontaktfläche 42 kann mittig in der Chipoberseite 40 angebracht sein.
Abweichend von der Darstellung der Figur 26 kann der
Halbleiterchip 4 auch größer sein als die Anschlussfläche 24 und die Anschlussfläche 24 damit ringsum oder an zumindest einigen Seiten überragen. In Figur 27 ist illustriert, dass das Loch 14 und die
zugehörige Anschlussfläche 24 die gleiche geometrische
Grundform aufweisen, beispielsweise eine kreisförmige äußere Umrisslinie aufweisen. Die Anschlussfläche 24 erstreckt sich somit kreisringförmig um das zugehörige Loch 14 herum. Der Halbleiterchip 4 steht damit stellenweise seitlich über die Anschlussfläche 24 über und umgekehrt.
Die in den Figuren gezeigten Komponenten folgen, sofern nicht anders kenntlich gemacht, bevorzugt in der angegebenen
Reihenfolge jeweils unmittelbar aufeinander. Sich in den Figuren nicht berührende Schichten sind bevorzugt voneinander beabstandet. Soweit Linien parallel zueinander gezeichnet sind, sind die entsprechenden Flächen bevorzugt ebenso parallel zueinander ausgerichtet. Ebenfalls, soweit nicht anders kenntlich gemacht, sind die relativen Positionen der gezeichneten Komponenten zueinander in den Figuren korrekt wiedergegeben .
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist .
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2018 131 386.1, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Bezugszeichenliste
1 optoelektronisches Halbleiterbauteil
11 Grundträger
12 Verbindungsmittel
13 Chipträger
13" Wafer für den Chipträger
14 Loch im Chipträger
15 Trägeroberseite des Chipträgers
16 Trägerunterseite des Chipträgers
21 Metallisierung
22 Oxidmaske
23 Isolierschicht
24 elektrische Anschlussfläche des Chipträgers
25 Kontaktmetallisierung
26 Spalt
3 Füllung aus einem Kunststoff
4 optoelektronischer Halbleiterchip
40 Chipoberseite
41 Chipunterseite
42 elektrische Kontaktfläche der Halbleiterchips
2 Halbleiterschichtenfolge
51 Hilfsträger
52 Befestigungsmittel
53 Trägerfolie
61 erste Maskenschicht
62 zweite Maskenschicht
63 dritte Maskenschicht
7 Vereinzelungsgraben
8 Hohlraum

Claims

Patentansprüche
1. Verfahren zur Herstellung von optoelektronischen
Halbleiterbauteilen (1) mit den Schritten:
A) Bereitstellen eines Chipträgers (13),
B) Erzeugen von Löchern (14) für elektrische
Durchkontaktierungen im Chipträger (13),
C) Erzeugen einer dünnen Metallisierung (21) in den Löchern (14) ,
D) Verfüllen der metallisierten Löcher (14) mit einer Füllung
(3) aus einem Kunststoff, und
E) Anbringen von optoelektronischen Halbleiterchips (4) auf den metallisierten Löchern (14), sodass die Halbleiterchips
(4) ohmsch leitend mit der zugehörigen Metallisierung (21) verbunden werden.
2. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Halbleiterchips (4) die Füllung (3) nach dem
Schritt E) überdecken und die Füllung (3) in den fertigen
Halbleiterbauteilen (1) noch vorhanden ist,
wobei eine mittlere Dicke der Metallisierung (21) in den
Löchern (14) zwischen einschließlich 0,1 ym und 0,7 ym liegt und ein Durchmesser der Löcher (14) die mittlere Dicke der
Metallisierung (21) um mindestens einen Faktor 10 übersteigt.
3. Verfahren nach Anspruch 1,
bei dem die Füllung (4) vor dem Schritt E) wieder entfernt wird .
4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem im Schritt D) ein Material für die Füllung (4) in flüssigem Zustand aufgebracht wird,
wobei dieses Material nachfolgend in den Löchern (14)
fotochemisch und/oder thermisch ausgehärtet wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt D) beinhaltet, die Füllung (4)
ganzflächig aufzubringen und nachfolgend zu planarisieren, sodass die Füllung (4) unmittelbar nach dem Schritt D) auf die Löcher (14) beschränkt ist und mit einer Toleranz von höchstens 2 % einer Länge der Löcher (14) bündig mit den Löchern (14) abschließt.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem in einem Schritt Al) zwischen den Schritten A) und B) auf dem Chipträger (13) eine Oxidmaske (22) erzeugt wird, die im Schritt B) eine Form der Löcher (14) definiert,
wobei die Oxidmaske (22) in den fertigen Halbleiterbauteilen (1) noch vorhanden ist.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem zwischen den Schritten B) und C) in einem Schritt Bl) eine durchgehende elektrische Isolierschicht (23) erzeugt wird, die sich in die Löcher (14) erstreckt und eine
Bodenfläche der Löcher (14) vollständig bedeckt,
wobei die Metallisierung (21) im Schritt C) unmittelbar auf die Isolierschicht (23) aufgebracht wird.
8. Verfahren nach dem vorhergehenden Anspruch,
bei dem Gebiete der Isolierschicht (23) , in denen die
Isolierschicht (23) zuvor auf die Bodenfläche der Löcher (14) aufgebracht wurde, in einem Schritt H) nach dem Schritt E) entfernt werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem zwischen den Schritten D) und E) in einem Schritt Dl) an einer Trägeroberseite (15) des Chipträgers (13)
elektrische Anschlussflächen (24) für die Halbleiterchips (4) erzeugt werden, wobei die Halbleiterchips (4) im Schritt E) auf den
Anschlussflächen (24) mittels Dünnfilmlöten angebracht werden und die Anschlussflächen (24) eine Dicke zwischen
einschließlich 0,1 ym und 1 ym liegt.
10. Verfahren nach dem vorhergehenden Anspruch,
bei dem die Halbleiterchips (4) im Schritt E) mit einer
Toleranz von höchstens 15 ym deckungsgleich auf den
Anschlussflächen (24) aufgebracht werden,
wobei in Draufsicht auf die Anschlussflächen (24) gesehen eine mittlere Kantenlänge der Halbleiterchips (4) bei höchstens 60 ym liegt.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem nach dem Schritt E) in einem Schritt El) an dem
Chipträger (13) abgewandten Chipoberseiten (40) der
Halbleiterchips (4) elektrische Kontaktflächen (42) erzeugt werden .
12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem nach dem Schritt E) in einem Schritt F) die
montierten Halbleiterchips (4) in einem Befestigungsmittel (52) eingebettet und mittels des Befestigungsmittels (52) an einem temporären Hilfsträger (51) befestigt werden.
13. Verfahren nach dem vorhergehenden Anspruch,
bei dem sich der Chipträger (14) in den Schritten A) bis F) an einem Grundträger (11) befindet und mittels einer
metallischen Verbindungsmittelschicht (12) an dem Grundträger (11) befestigt ist,
wobei der Grundträger (11) in einem Schritt G) nach dem
Schritt F) entfernt wird,
wobei in einem Schritt I) nach dem Schritt F) an den
Halbleiterchips (4) abgewandten Seiten der Löcher (14) jeweils Kontaktmetallisierungen (25) für eine externe
elektrische Kontaktierung der fertigen Halbleiterbauteile (1) erzeugt werden.
14. Verfahren nach dem vorhergehenden Anspruch,
bei dem sich die Kontaktmetallisierung (25) zum Teil bis in die Löcher (14) erstreckt, sodass sich die
Kontaktmetallisierung (25) über die Löcher (14) erhebt.
15. Verfahren nach einem der vorhergehenden Ansprüche, bei dem in einem Schritt J) ein Vereinzeln durch den
Chipträger (13) hindurch zu den Halbleiterbauteilen (1) erfolgt,
wobei der Schritt J) entweder nach dem Schritt E) oder vor dem Schritt B) durchgeführt wird.
16. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Halbleiterchips (4) als Flip-Chips gestaltet sind .
17. Optoelektronisches Halbleiterbauteil (1), das mit einem Verfahren nach einem der vorherigen Ansprüche hergestellt ist, mit
- einem Chipträger (13) mit mindestens einem Loch (14),
- einer dünnen Metallisierung (21) an Seitenwänden des Lochs (14) und an einer Trägeroberseite (15) des Chipträgers (13), sodass an der Trägeroberseite (15) eine elektrische
Anschlussfläche (24) gebildet ist,
- einer Füllung (3) aus einem Kunststoff in dem Loch (14), sodass die Füllung (3) die Metallisierung (21) und damit das Loch (14) ausfüllt, und
- mindestens einem optoelektronischen Halbleiterchips (4) auf dem Loch (14) und auf der Anschlussfläche (24), sodass durch die Metallisierung (21) in dem Loch (14) eine elektrische Durchkontaktierung für den Halbleiterchip (4) durch den Chipträger (13) hindurch gebildet ist,
wobei der Halbleiterchip (4) in Draufsicht auf die
Trägeroberseite (15) gesehen eine mittlere Kantenlänge von höchstens 60 ym aufzeigt.
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