WO2020100442A1 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
WO2020100442A1
WO2020100442A1 PCT/JP2019/037576 JP2019037576W WO2020100442A1 WO 2020100442 A1 WO2020100442 A1 WO 2020100442A1 JP 2019037576 W JP2019037576 W JP 2019037576W WO 2020100442 A1 WO2020100442 A1 WO 2020100442A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
sub
pixels
display device
pixel electrode
Prior art date
Application number
PCT/JP2019/037576
Other languages
English (en)
French (fr)
Inventor
晶仁 佐藤
弘志 田畠
哲生 森田
Original Assignee
株式会社ジャパンディスプレイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
Publication of WO2020100442A1 publication Critical patent/WO2020100442A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/302—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements characterised by the form or geometrical disposition of the individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/26—Light sources with substantially two-dimensional radiating surfaces characterised by the composition or arrangement of the conductive material used as an electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • the present invention relates to a display device in which a plurality of sub-pixels and a pixel circuit corresponding to the sub-pixels are arranged on an insulating substrate.
  • a display device in which a pixel circuit is formed by using a thin film transistor (TFT) on an insulating substrate has been put into practical use.
  • the display device include an organic EL display device using an organic electroluminescence (EL) element and a liquid crystal display device.
  • General TFT has a semiconductor layer made of amorphous silicon or polysilicon.
  • LTPS low temperature polysilicon
  • IGZO indium gallium zinc oxide
  • the TFT using the oxide semiconductor has a feature that the leak current at the time of OFF is smaller than that of the TFT using the LTPS.
  • the oxide semiconductor layer generates a current when light enters. Therefore, when a TFT including an oxide semiconductor layer is used for a pixel circuit in a display device, there is an advantage that stable image display can be achieved by suppressing off-state current.
  • image quality is improved. Deterioration occurs and the merit is lost.
  • the present invention has been made to solve the above problems, and an object thereof is to enable stable image display in a display device having a pixel circuit including a transistor including an oxide semiconductor layer.
  • a display device is a display device that is formed on an insulating substrate and has a plurality of pixels that are two-dimensionally arranged. Each of the pixels includes a plurality of sub-pixels in which separate pixel electrodes are arranged.
  • a pixel circuit corresponding to each of the sub-pixels, the pixel circuit is provided below the pixel electrode, includes a first transistor having an oxide semiconductor layer, and includes a plurality of pixels provided in each pixel.
  • Each of the first transistors in the pixel circuit is disposed behind a specific pixel electrode, which is one of the plurality of pixel electrodes provided in the pixel, when viewed from the display surface side.
  • FIG. 4 is a schematic vertical sectional view of the organic EL display device according to the present embodiment, which is a partial sectional view taken along line IV-IV of the display panel shown in FIG. 3.
  • FIG. 5 is a schematic vertical cross-sectional view of the organic EL display device according to the present embodiment, which is a partial cross-sectional view taken along line VV shown in FIG. 3.
  • FIG. 3 is a schematic plan view of a pixel in the organic EL display device according to the embodiment of the present invention.
  • An organic EL element is generally called an OLED (organic light emitting diode), and an organic EL display device uses light emitted from the OLED to generate a plurality of colors such as red (R), green (G), and blue (B), and color. Display the image.
  • the organic EL display device has a plurality of pixels arranged two-dimensionally in the image display area, and each pixel is composed of a plurality of types of sub-pixels that emit light of different colors.
  • the emission intensity of the OLED of each sub-pixel can be controlled independently, and the pixel can express various colors depending on the balance of the emission intensity.
  • the organic EL display device is an active matrix type display device and is mounted on a television, a personal computer, a mobile terminal, a mobile phone and the like.
  • the x-axis and the y-axis of the three-dimensional xyz orthogonal coordinate system are respectively associated with the horizontal direction and the vertical direction of the image, and the z-axis is associated with the direction orthogonal to the display surface.
  • each pixel in the color image is composed of a set of sub-pixels of a plurality of types of sub-pixels having different emission colors in the display device.
  • the three emission colors RGB are used and each pixel is composed of an R sub pixel, a G sub pixel, and a B sub pixel.
  • the term pixel may mean a subpixel.
  • the pixel circuit is provided for each sub pixel.
  • FIG. 1 is a schematic diagram showing a schematic circuit configuration of an organic EL display device 2 according to an embodiment.
  • the organic EL display device 2 includes a pixel array section 4 corresponding to an image display area and a drive section that drives the pixel array section.
  • the organic EL display device 2 has a laminated structure such as TFTs and OLEDs formed on a substrate made of a glass substrate or a flexible resin film.
  • display elements 6 including OLEDs and pixel circuits are arranged in a matrix corresponding to the sub-pixels.
  • the driving unit includes a scanning line driving circuit 10, a video line driving circuit 12, a power supply circuit 14 and a control device 16, and has a function of driving a pixel circuit and controlling light emission of an OLED.
  • the scanning line drive circuit 10 is connected to a scanning signal line 20 provided for each horizontal arrangement (pixel row) of pixels or sub-pixels.
  • the scanning signal line 20 of each pixel row is commonly connected to the display elements 6 arranged in the pixel row.
  • the scanning line drive circuit 10 sequentially selects the scanning signal lines 20 according to the timing signal input from the control device 16, and outputs a control signal for controlling the operation of the display element 6 to the selected scanning signal lines 20.
  • a plurality of scanning signal lines 20 may be arranged in each pixel row corresponding to a plurality of types of control signals.
  • the video line drive circuit 12 is connected to a video signal line 22 provided for each vertical arrangement (pixel column) of pixels or sub-pixels.
  • the video line drive circuit 12 receives a video signal from the control device 16, and the scan line drive circuit 10 interlocks with the operation of enabling writing to the display element 6 for each pixel row, and outputs the video signal of the corresponding pixel row.
  • the corresponding voltage is output to each video signal line 22.
  • the power supply circuit 14 is connected to the power supply line 24 provided for each pixel column, and supplies the voltage and current necessary for the operation of the display element 6.
  • a plurality of power supply lines 24 may be arranged in each pixel column corresponding to a plurality of types of power supplies.
  • FIG. 2 is a schematic circuit diagram showing an example of the display element 6.
  • the display element 6 is composed of a plurality of TFTs and capacitors.
  • the display element 6 includes an OLED and a pixel circuit that controls light emission of the OLED.
  • the pixel circuit includes, for example, five TFTs SST, IST, DRT, BCT, and RST as TFTs, and a storage capacitor Cs and an additional capacitance Cad as capacitors.
  • SST, IST, and DRT are provided as transistors unique to the sub-pixel.
  • the BCT and RST may be provided as transistors unique to the sub-pixels or may be provided so as to be shared by a plurality of adjacent sub-pixels.
  • the scanning line drive circuit 10 supplies three types of scanning signals (Reset / Write / Emit) as control signals.
  • the video line drive circuit 12 supplies a video signal (Vsig).
  • the power supply circuit 14 supplies VDD, VSS, Vres and Vini. Among these power supplies, VDD and VSS are respectively used as power supplies for driving the light emitting element OLED and have potential differences from each other. Further, the power supplies Vres and Vini are power supplies used for initializing the nodes in the sub-pixels, and here apply a constant potential.
  • a pixel electrode separated for each pixel is used as an anode electrode, and a common electrode that can be integrally formed over all the pixels of the pixel array portion 4 is basically used as a cathode electrode, and an organic material layer such as a light emitting layer is provided between them.
  • the cathode electrode of the OLED is connected to VSS.
  • the anode electrode of the OLED is connected to VDD via the drive transistor DRT and the lighting switch BCT.
  • one end (in the present embodiment, the source electrode) of the drain / source electrode (S / D electrode) of the DRT is connected to the anode electrode of the OLED and the other end (in the present embodiment, the source electrode).
  • the drain electrode is connected to one end of the S / D of the BCT, and the other end of the BCT is connected to VDD.
  • the OLED connected to VDD and VSS is supplied with a forward current and emits light.
  • drain electrode of the DRT is connected to Vres via the reset switch RST.
  • the gate electrode of the DRT is connected to Vsig via SST and to Vini via IST.
  • Cs is connected between the gate electrode and the source electrode of the DRT, and Cad is connected between the source electrode of the DRT and VSS.
  • the potentials of the gate, source, and drain of the DRT are initialized by setting BCT and SST in a non-conducting state and setting IST and RST in a conducting state. At this time, the potential of the source and drain of the DRT is lower than VSS so that the OLED does not emit light, and the potential of the gate of the DRT is equal to the threshold voltage of the source and drain of the DRT. It is high enough to have the above potential difference. By this operation, the potential of the gate of the DRT is initialized and the light emitting element OLED is forced to be in the non-light emitting state.
  • Video signal input> Subsequently, IST and RST are turned off, SST and BCT are turned on, and a video signal is input to the gate of the DRT through the SST.
  • the gate-source voltage of the DRT at the moment when the input of the video signal is completed is ⁇ Vsig- (Vini-Vth) ⁇ . That is, when video signals of the same value are input to different sub-pixels, the gate-source voltage of the DRT is determined according to the DRT threshold value of each sub-pixel.
  • the amount of increase in the gate potential of the DRT at this time is determined by the amount of increase in the source potential of the DRT and the ratio of the holding capacitance Cs and the additional capacitance Cad.
  • the source potential of the DRT has already started to rise while the SST is conducting and the gate of the DRT is fixed to Vsig. That is, while the SST is conducting, the gate-source voltage of the DRT is once set to the voltage at the time of inputting the video signal and then decreases.
  • the rate of decrease at this time is based on the rate of rise of the DRT source potential, and the rate of rise of the DRT source potential is based on the mobility of the DRT.
  • the sub-pixel having a high DRT mobility has a large decrease in the gate-source voltage of the DRT, and the sub-pixel having a low DRT mobility has a small decrease in the DRT gate-source voltage.
  • This operation cancels the variation in the mobility of the DRT.
  • the potentials of the gate, the source, and the drain of the DRT are determined based on the video signal Vsig and the threshold value of the DRT, and the current supplied to the light emitting element OLED is determined based on the potentials. Light is emitted with an intensity based on the current value.
  • SST and IST are transistors (first transistors) having an oxide semiconductor layer.
  • the SST and IST are TFTs (TAOS-TFTs) in which the channel layer is made of transparent amorphous oxide semiconductors (TAOS).
  • TAOS-TFTs transparent amorphous oxide semiconductors
  • DRT, BCT, and RST are transistors that control conduction between the pixel electrode and the power supply lines VDD and Vres, and these are low-temperature polycrystalline semiconductor layers, for example, channel layers made of LTPS.
  • the transistor included therein (second transistor), that is, an LTPS-TFT can be used.
  • FIG. 3 is a schematic plan view of the display panel 40 of the organic EL display device 2.
  • the display panel 40 is rectangular and includes a display area 42, a frame area 44, and a connection terminal area 46.
  • the pixel array section 4 shown in FIG. 1 is provided in the display area 42, and as described above, the OLED, the pixel circuit, and the like are formed in the pixel array section 4.
  • the frame area 44 is the outer edge area of the display area 42, the inner boundary matches the contour of the display area 42, the outer boundary is a rectangle, three sides of which overlap the sides of the display panel 40, and the remaining one side is connected. It becomes a boundary with the terminal region 46.
  • connection terminal area 46 is provided adjacent to the frame area 44.
  • the connection terminal area 46 has a rectangular shape in which three sides overlap the sides of the display panel 40 and the remaining one side is a boundary with the frame area 44.
  • Wirings for inputting and outputting electric signals necessary for the operation of the pixel array section 4 formed in the display region 42 are drawn from the display region 42 and the frame region 44 to the connection terminal region 46. That is, a group of wirings drawn from the display area 42 and the frame area 44 is arranged in the connection terminal area 46.
  • connection terminals for connecting the wiring group to an external circuit are arranged.
  • the FPC 48 is connected to the connection terminal
  • the FPC 48 is connected to the control device 16 and the other circuits 10, 12, 14 and the like, or the IC 50 is mounted thereon.
  • the pixels 52 are two-dimensionally arranged in a matrix in the display area 42 of the present embodiment, and each pixel 52 includes an R sub pixel 54r, a G sub pixel 54g, and a B sub pixel 54b.
  • the R sub-pixel 54r, the G sub-pixel 54g, and the B sub-pixel 54b in FIG. 3 each schematically show an effective light emitting region, and structurally correspond to a pixel opening or a pixel electrode, and a region between them. Corresponds to the bank described later.
  • FIGS. 4 and 5 are schematic vertical sectional views of the organic EL display device 2 according to the present embodiment, and FIG. 4 is a partial sectional view of the display panel 40 shown in FIG. 3 along the line IV-IV.
  • FIG. 5 is a partial cross-sectional view taken along the line VV shown in FIG.
  • the laminated structure shown in FIGS. 4 and 5 of the display panel 40 will be described with reference to FIG.
  • the substrate 70 is made of a flexible film such as polyimide or polyethylene terephthalate.
  • the substrate 70 can also be formed of other resin or glass.
  • An undercoat layer 71 which serves as a barrier against impurities contained in the substrate 70, is formed on the surface of the substrate 70.
  • the undercoat layer 71 is made of a silicon oxide film, a silicon nitride film, or the like, and may have a laminated structure of them.
  • a semiconductor layer 72 made of TAOS and LTPS is laminated on the undercoat layer 71, and the semiconductor layer 72 forms a channel region, a source region, and a drain region of a TFT such as a pixel circuit.
  • the gate insulating film 75 is formed of silicon oxide or the like, and the metal film laminated thereon is patterned to form the gate electrode 76 of the TFT.
  • An inorganic film 77 is laminated as an interlayer insulating film so as to cover the gate electrode 76 and the like.
  • a metal film is formed on the inorganic film 77, and the S / D electrodes 78 (78s, 78d) of the TFT are formed using the metal film.
  • the S / D electrode 78 is electrically connected to the semiconductor layer 72 of the TFT via a contact hole penetrating the gate insulating film 75 and the inorganic film 77.
  • a portion of the semiconductor layer 72 that is connected to the S / D electrode 78s is a source region
  • a portion that is connected to the S / D electrode 78d is a drain region.
  • the metal film is a conductive film laminated between the OLED and the substrate 70, and the metal film can be used to form a lower layer wiring located below the OLED.
  • the wiring 79 and the connection terminal 79p of the pixel circuit and the connection terminal area 46 are formed by the lower layer wiring.
  • a flattening film 80 made of an organic material is laminated to cover the inorganic film 77.
  • Polyimide, acrylic resin, or the like is used as the flattening film 80.
  • the flattening film 80 flattens the surface on which the OLED is formed.
  • an inorganic film 81 is formed on the flattening film 80 in order to prevent water from entering the OLED from the flattening film 80 or the like.
  • the inorganic film 81 is formed of a material having moisture resistance and insulation.
  • the inorganic film 81 is formed using a silicon nitride film or a laminated film of a silicon nitride film and a silicon oxide film.
  • a pixel electrode 82 which serves as the anode electrode of the OLED, is arranged on the surface of the inorganic film 81.
  • the pixel electrode 82 is electrically connected to the S / D electrode 78s of the TFT 73 corresponding to the drive transistor DRT in FIG. 2 via a contact hole penetrating the inorganic film 81 and the flattening film 80.
  • the pixel electrode 82 may have a structure including a reflective film that reflects the light emitted from the OLED to the display surface side.
  • the pixel electrode 82 has a laminated structure of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) and a reflective material such as silver (Ag). be able to.
  • the S / D electrode 78s connected to the pixel electrode 82 and the source region of the semiconductor layer 72, and the metal layer 76c located between them and connected to the gate electrode 76 form the capacitance Cs shown in FIG.
  • the ITO film 83 may be disposed below the pixel electrode 82 with the inorganic film 81 interposed therebetween, and the ITO film 83 may be grounded, for example, to form the capacitance Cad shown in FIG. ..
  • a bank 84 made of an insulating material is formed on the surface of the inorganic film 81 on which the pixel electrode 82 is formed.
  • the bank 84 is formed along the periphery of the pixel, covers the end of the pixel electrode 82, and has an opening at the position of the light emitting surface of the OLED.
  • the upper surface of the pixel electrode 82 is exposed at the bottom of the opening, and an organic material layer 85 that is an organic layer including a light emitting layer is laminated on the surface.
  • the bank 84 is formed of polyimide, acrylic resin, or the like.
  • a common electrode 86 serving as a cathode electrode of the OLED is formed on the organic material layer 85.
  • the common electrode 86 is formed of a material that transmits the light emitted from the organic material layer 85.
  • the common electrode 86 is a semi-transparent thin film of a metal having a low work function so that electrons can be efficiently injected into the organic material layer 85, and is formed of, for example, a MgAg alloy. ..
  • the common electrode 86 is electrically connected to the wiring 79 through the contact hole 87 provided in the frame region 44.
  • a sealing film that seals the upper surface of the OLED and prevents deterioration of the OLED due to moisture is formed in the display region 42 in which the OLED including the pixel electrode 82, the organic material layer 85, and the common electrode 86 is formed.
  • the sealing film is a multilayer film including two inorganic films 88 and 89 and an organic film 90.
  • the inorganic films 88 and 89 are formed of, for example, a silicon nitride film, and the organic film 90 is formed of a resin such as acrylic.
  • the inorganic film 88 is laminated on the surface of the common electrode 86 in the display region 42, the organic film 90 is sandwiched between the inorganic film 88 and the inorganic film 89 in the display region 42, and the inorganic films 88 and 89 are frame regions. At 44, there are contact areas that directly contact and overlap each other.
  • an inorganic film bonding portion 91 in which the inorganic films 88 and 89 and the inorganic film 81 are bonded is provided.
  • the inorganic film bonding portion 91 is basically provided so as to be continuous with the periphery of the display region 42, and thereby water intrusion can be prevented more effectively.
  • FIG. 6 is a schematic plan view of the pixel 52.
  • the VV line shown in FIG. 6 indicates the position of the cross section shown in FIG. 5, as in FIG.
  • the layout of the pixel 52 shown in FIG. 6 will be described, and points that are not described in the description of FIG. 4 with respect to the cross-sectional structure of FIG.
  • FIG. 6 shows pixel electrodes 82r, 82g, and 82b corresponding to the RGB sub pixels 54r, 54g, and 54b, and regions 100r, 100g, and 100b in which pixel circuits corresponding to the RGB sub pixels are formed. . Further, some arrangements of the TFTs that form the pixel circuit are shown. Specifically, the TFTs 101r and 102r, which are schematically shown by rectangles, are TAOS-TFTs provided in the pixel circuit of the R sub-pixel. Similarly, the TFTs 101g and 102g are the G sub-pixels, and the TFTs 101b and 102b are the TAOSs of the B sub-pixels. -TFT.
  • TFT 101 101r, 101g, 101b
  • TFT 102 102r, 102g
  • 102b the transistors SST and IST in FIG.
  • TFTs 73r, 73g, and 73b are the TFTs 73 in FIGS. 4 and 5, and correspond to the drive transistor DRT of each of the RGB sub-pixels.
  • Each of the TAOS-TFTs in the pixel circuit of the RGB sub-pixel provided in each pixel 52 is arranged behind one of the pixel electrodes of the RGB sub-pixels provided in the pixel when viewed from the display surface side. ..
  • the pixel electrode on which the TAOS-TFT is arranged behind is called a specific pixel electrode.
  • the specific pixel electrode is the pixel electrode 82b of the B sub-pixel, and the TFTs 101 and 102 which are TAOS-TFTs of the RGB sub-pixels are both included in the area where the pixel electrode 82b is arranged in plan view.
  • the B-emitting OLED is formed to be larger than the other emission colors from the viewpoint of avoiding the influence of deterioration of the B-emitting OLED faster than other emission colors, for example, R emission and G emission.
  • the area of the pixel electrode 82b of the B sub-pixel is formed larger than the area of the pixel electrode 82r of the R sub-pixel and the pixel electrode 82g of the G sub-pixel.
  • one of the pixel electrodes of the sub-pixels forming the pixel 52 having a larger area than the other pixel electrodes can be the specific pixel electrode.
  • the pixel circuits can be two-dimensionally arranged in a matrix along the first direction and the second direction, which are different from each other, corresponding to the pixels.
  • the pixel circuits are two-dimensionally arranged in a matrix in the pixel array section 4 with the pixel row direction, that is, the horizontal direction as the first direction and the pixel column direction, that is, the vertical direction as the second direction.
  • the pixel circuit areas 100r, 100g, 100b of the RGB sub-pixels are arranged side by side in the horizontal direction.
  • the pixel circuit regions 100r of the plurality of pixels 52 forming each pixel column are arranged in a line in the vertical direction, and similarly, the pixel circuit regions 100g and 100b are also arranged in a line in the vertical direction.
  • the specific pixel electrode of each pixel is arranged across the formation region of the pixel circuits of the plurality of sub-pixels that form the pixel.
  • the pixel electrode 82b of the B sub-pixel which is the specific pixel electrode, extends in the horizontal direction and overlaps a portion of each of the pixel circuit regions 100r, 100g, 100b of the RGB sub-pixel in plan view.
  • the pixel electrode 82r of the R sub-pixel and the pixel electrode 82g of the G sub-pixel are vertically adjacent to the pixel electrode 82b of the B sub-pixel.
  • the pixel 52 is a rectangle close to a square, and the pixel circuit regions 100r, 100g, and 100b each having a vertically elongated rectangular shape are juxtaposed in the pixel 52 in the horizontal direction.
  • rectangular pixel electrodes 82b each having a horizontal size substantially equal to that of the pixel 52 are arranged in an upper area in the vertical direction of the pixel 52, and rectangular pixel electrodes 82r and 82g are respectively arranged in the lower area in the horizontal direction. Placed next to each other.
  • the pixel electrode 82 reflects light and functions as a light-shielding film, while a gap exists at the boundary between the pixel electrodes 82r, 82g, and 82b, and light can enter the pixel circuit side through the gap.
  • the TAOS-TFTs of the RGB sub-pixels are hidden under the pixel electrode 82b, and the TAOS-TFTs have no overlap with the gap. Therefore, the incidence of light from the display surface side to the TAOS-TFT of the pixel circuit is blocked, and the off currents of SST and IST are suppressed.
  • the TFT 101 shown in FIG. 5 has the TAOS layer 72t as the semiconductor layer 72 on the gate electrode 76. That is, the TFT 101 is a bottom gate type TFT having a channel layer formed of the TAOS layer 72t. Similarly, the TFT 102 can also be a bottom gate type. Light from above is more likely to be incident on the semiconductor layer in the bottom-gate TFT than in the top-gate TFT. Therefore, the light shielding of the TAOS-TFT by the pixel electrode is particularly effective in the bottom gate type.
  • the LTPS-TFT of each sub-pixel can be arranged below the pixel electrode of the sub-pixel.
  • the TFT 73r connected to the pixel electrode 82r is arranged at a position overlapping with the pixel electrode
  • the TFT 73g is The TFT 73b is arranged at a position overlapping with the pixel electrode 82g
  • the TFT 73b is arranged at a position overlapping with the pixel electrode 82b.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made.
  • the configurations described in the embodiments can be replaced with substantially the same configurations, configurations having the same operational effects, or configurations capable of achieving the same object.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

酸化物半導体層を用いたトランジスタを含む画素回路を有した表示装置において安定した画像表示を可能とする。各画素（５２）は、別々の画素電極（８２）を配置された複数のサブ画素と、サブ画素それぞれに対応する画素回路とを有する。画素回路は画素電極（８２）より下に設けられ、酸化物半導体層を有した第１のトランジスタ（１０１，１０２）を含む。各画素（５２）に設けられた複数の画素回路における第１のトランジスタ（１０１，１０２）はいずれも、表示面側から見て、当該画素に設けられた複数の画素電極のうちの１つである特定画素電極（８２ｂ）の背後に配置される。

Description

表示装置
　本発明は、絶縁基板の上に複数のサブ画素とサブ画素に対応した画素回路とが配列された表示装置に関する。
　近年、絶縁基板上に薄膜トランジスタ（thin film transistor：ＴＦＴ）を用いて画素回路を構成した表示装置が実用化されている。表示装置の一例として、有機エレクトロルミネッセンス（electroluminescence：ＥＬ）素子を用いた有機ＥＬ表示装置や、液晶表示装置などが挙げられる。
　一般的なＴＦＴは、アモルファスシリコンやポリシリコンなどからなる半導体層を備えている。例えば、半導体層として、低温で形成した低温ポリシリコン(low temperature polycrystalline silicon：ＬＴＰＳ)が用いられている。また、最近では、半導体層として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を代表例とする酸化物半導体層を備えたＴＦＴも画素回路に用いられる。
特開２０１５－１７０６４２号公報
　酸化物半導体を用いたＴＦＴは基本的には、ＬＴＰＳを用いたＴＦＴと比較してオフ時のリーク電流が少ないという特長を有する。一方、酸化物半導体層は光が入射すると電流を発生する。そのため、表示装置にて、酸化物半導体層を用いたＴＦＴを画素回路に用いると、オフ電流の抑制により安定した画像表示が可能になるメリットがある一方、光が酸化物半導体に入射すると画質の劣化を生じ当該メリットが損なわれる。
　本発明は上記問題を解決するためになされたものであり、酸化物半導体層を用いたトランジスタを含む画素回路を有した表示装置において、安定した画像表示を可能とすることを目的とする。
　本発明に係る表示装置は、絶縁基板の上に形成され、２次元配列された複数の画素を有する表示装置であって、前記各画素は、別々の画素電極を配置された複数のサブ画素と、前記サブ画素それぞれに対応する画素回路とを有し、前記画素回路は前記画素電極より下に設けられ、酸化物半導体層を有した第１のトランジスタを含み、前記各画素に設けられた複数の前記画素回路における前記第１のトランジスタはいずれも、表示面側から見て、当該画素に設けられた複数の前記画素電極のうちの１つである特定画素電極の背後に配置される。
本発明の実施形態に係る有機ＥＬ表示装置の概略の回路構成を示す模式図である。 ＯＬＥＤ及び画素回路を含む表示エレメントの一例を示す概略の回路図である。 本発明の実施形態に係る表示パネルの模式的な平面図である。 本実施形態に係る有機ＥＬ表示装置の模式的な垂直断面図であり、図３に示す表示パネルのＩＶ－ＩＶ線に沿った部分断面図である。 本実施形態に係る有機ＥＬ表示装置の模式的な垂直断面図であり、図３に示すＶ－Ｖ線に沿った部分断面図である。 本発明の実施形態に係る有機ＥＬ表示装置における画素の模式的な平面図である。
　以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
　以下に説明する実施形態は有機ＥＬ表示装置である。有機ＥＬ素子は一般にＯＬＥＤ（organic light emitting diode）と称され、有機ＥＬ表示装置はＯＬＥＤが発する光を用いて赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）等の複数色を生成しカラー画像を表示する。具体的には、有機ＥＬ表示装置は画像表示領域に２次元配列された複数の画素を有し、各画素は互いに異なる色の光を発する複数種類のサブ画素で構成される。各サブ画素のＯＬＥＤの発光強度は独立して制御でき、それらの発光強度のバランスに応じて画素は様々な色を表現することができる。また、有機ＥＬ表示装置は、アクティブマトリクス型表示装置であり、テレビ、パソコン、携帯端末、携帯電話等に搭載される。
　本実施形態では、３次元のｘｙｚ直交座標系のｘ軸、ｙ軸をそれぞれ画像の水平方向、垂直方向に対応付け、ｚ軸を表示面に直交する方向に対応付ける。
　上述のように、カラー画像における各画素は、表示装置において、互いに発光色が異なる複数種類のサブ画素からなる一組のサブ画素により構成される。本実施形態では、発光色はＲＧＢの３色とし、各画素がＲサブ画素、Ｇサブ画素、Ｂサブ画素からなる例を説明する。なお、以下の説明では、画素という用語がサブ画素を意味する場合がある。例えば、画素回路はサブ画素ごとに設けられる。
［回路構成］
　図１は実施形態に係る有機ＥＬ表示装置２の概略の回路構成を示す模式図である。有機ＥＬ表示装置２は、画像表示領域に相当する画素アレイ部４と、当該画素アレイ部を駆動する駆動部とを備える。有機ＥＬ表示装置２はガラス基板や可撓性を有した樹脂フィルムなどからなる基材の上にＴＦＴやＯＬＥＤなどの積層構造を形成されている。
　画素アレイ部４にはサブ画素に対応してＯＬＥＤ及び画素回路を含む表示エレメント６がマトリクス状に配置される。
　一方、駆動部は走査線駆動回路１０、映像線駆動回路１２、電源回路１４及び制御装置１６を含み、画素回路を駆動しＯＬＥＤの発光を制御するなどの機能を担う。
　走査線駆動回路１０は画素又はサブ画素の水平方向の並び（画素行）ごとに設けられた走査信号線２０に接続されている。各画素行の走査信号線２０は当該画素行に並ぶ表示エレメント６に共通に接続される。走査線駆動回路１０は制御装置１６から入力されるタイミング信号に応じて走査信号線２０を順番に選択し、選択した走査信号線２０に表示エレメント６の動作を制御する制御信号を出力する。複数種類の制御信号に対応して走査信号線２０は各画素行に複数本配置され得る。
　映像線駆動回路１２は画素又はサブ画素の垂直方向の並び（画素列）ごとに設けられた映像信号線２２に接続されている。映像線駆動回路１２は制御装置１６から映像信号を入力され、走査線駆動回路１０が画素行ごとに表示エレメント６への書き込みを可能とする動作に連動して、対応する画素行の映像信号に応じた電圧を各映像信号線２２に出力する。
　電源回路１４は画素列ごとに設けられた電源線２４に接続され、表示エレメント６の動作に必要な電圧、電流を供給する。複数種類の供給電源に対応して電源線２４は各画素列に複数本配置され得る。
　図２は表示エレメント６の一例を示す概略の回路図である。表示エレメント６は複数のＴＦＴやキャパシタなどで構成される。表示エレメント６はＯＬＥＤ、及び当該ＯＬＥＤの発光等を制御する画素回路を含む。画素回路は例えば、ＴＦＴとしてＳＳＴ、ＩＳＴ、ＤＲＴ、ＢＣＴ及びＲＳＴの５つを含み、また、キャパシタとして保持容量Ｃｓ及び付加容量Ｃａｄを含む。ここで、ＳＳＴ、ＩＳＴ及びＤＲＴは、サブ画素に固有のトランジスタとして設けられる。一方、ＢＣＴ及びＲＳＴについては、サブ画素に固有のトランジスタとして設けられても良いし、隣接する複数のサブ画素間で共有するように設けられても良い。
　走査線駆動回路１０は制御信号として３種類の走査信号（Ｒｅｓｅｔ／Ｗｒｉｔｅ／Ｅｍｉｔ）を供給する。映像線駆動回路１２は映像信号（Ｖｓｉｇ）を供給する。電源回路１４はＶＤＤ，ＶＳＳ，Ｖｒｅｓ及びＶｉｎｉを供給する。それら電源のうちＶＤＤ，ＶＳＳはそれぞれ、発光素子ＯＬＥＤを駆動するための電源として用いられ、互いに電位差を有する。また電源Ｖｒｅｓ，Ｖｉｎｉは、サブ画素内のノード初期化に用いられる電源であり、ここでは一定電位を与える。
　ＯＬＥＤは画素ごとに分離した画素電極をアノード電極とし、また基本的に画素アレイ部４の全画素に亘り一体に形成できる共通電極をカソード電極とし、それらの間に発光層等の有機材料層を有する。ＯＬＥＤのカソード電極はＶＳＳに接続される。また、ＯＬＥＤのアノード電極は、駆動トランジスタＤＲＴと点灯スイッチであるＢＣＴとを介してＶＤＤに接続される。具体的には、ＤＲＴのドレイン／ソース電極（Ｓ／Ｄ電極）のうちの一方端（本実施形態ではソース電極とする。）は、ＯＬＥＤのアノード電極に接続され、他方端（本実施形態ではドレイン電極とする。）はＢＣＴのＳ／Ｄのうちの一方端に接続され、ＢＣＴの他方端はＶＤＤに接続される。ＶＤＤ，ＶＳＳに接続されたＯＬＥＤは順方向電流を供給され発光する。
　また、ＤＲＴのドレイン電極はリセットスイッチであるＲＳＴを介してＶｒｅｓにも接続される。ＤＲＴのゲート電極は、ＳＳＴを介してＶｓｉｇに接続され、ＩＳＴを介してＶｉｎｉに接続される。ＤＲＴのゲート電極とソース電極との間にはＣｓが接続され、ＤＲＴのソース電極とＶＳＳとの間にはＣａｄが接続される。
［回路動作］
　当該サブ画素の回路動作について以下順を追って説明する。
＜１．初期化＞
　まず、ＢＣＴ、ＳＳＴを非導通状態、ＩＳＴ、ＲＳＴを導通状態として、ＤＲＴのゲート及びソース、ドレインの電位が初期化される。このときの電位の条件としては、ＤＲＴのソース及びドレインの電位はＶＳＳに対し、ＯＬＥＤが発光しない程度に低く、ＤＲＴのゲートの電位は、ＤＲＴのソース、ドレインに対し、そのしきい値電圧分以上の電位差を有する程度に高い。この動作により、ＤＲＴのゲートの電位が初期化されると共に、発光素子ＯＬＥＤは強制的に非発光状態となる。
＜２．オフセットキャンセル＞
　続いて、ＲＳＴ、ＳＳＴを非導通状態、ＩＳＴ、ＢＣＴを導通状態とすると、ゲートにＶｉｎｉを印加され導通状態となっているＤＲＴに、ＢＣＴを介してＶＤＤから電流が供給され、ＤＲＴのソースの電位が上昇する。一方、ＤＲＴのゲートは既に述べたようにＶｉｎｉであるのでＤＲＴのゲート・ソース間の電位差は縮小する。そして、ＤＲＴのソースが（Ｖｉｎｉ－Ｖｔｈ）となったところで、ＤＲＴのゲート・ソース間電圧がしきい値に等しくなり、ＤＲＴは非導通状態となる。この動作は、複数のサブ画素で同時に行われるが、各サブ画素に設けられるＤＲＴのしきい値によって、（Ｖｉｎｉ－Ｖｔｈ）の値は異なる。つまり、各ＤＲＴのしきい値に応じた電位差が現れている。
＜３．映像信号入力＞
　続いて、ＩＳＴ、ＲＳＴを非導通状態、ＳＳＴ、ＢＣＴを導通状態とし、ＤＲＴのゲートにＳＳＴを通じて映像信号が入力される。映像信号の入力が完了した瞬間のＤＲＴのゲート・ソース間電圧は、｛Ｖｓｉｇ－（Ｖｉｎｉ－Ｖｔｈ）｝となる。つまり、同じ値の映像信号を異なるサブ画素に入力したとき、各サブ画素のＤＲＴのしきい値に応じて、ＤＲＴのゲート・ソース間電圧が決定される。
＜４．移動度キャンセル及び発光＞
　続いて、ＩＳＴ、ＳＳＴ、ＲＳＴを非導通状態、ＢＣＴを導通状態とし、映像信号の入力を完了する。ＤＲＴは、先の映像信号の入力によって、非導通状態から導通状態に移行するので、ＤＲＴのソース電位は上昇を始めている。一方、ＤＲＴのゲートは、ＳＳＴが非導通になった瞬間から浮遊状態となるため、ＤＲＴのソース電位の上昇に伴って、保持容量Ｃｓのカップリングにより、共に電位が上昇する。このときのＤＲＴのゲート電位の上昇量は、ＤＲＴのソース電位の上昇量と、保持容量Ｃｓと付加容量Ｃａｄとの比で決定される。ところで、ＳＳＴが導通してＤＲＴのゲートがＶｓｉｇに固定されている間にもＤＲＴのソース電位は既に上昇を始めている。つまり、ＳＳＴが導通している間は、ＤＲＴのゲート・ソース間電圧は、一旦映像信号入力時の電圧に決まった後、減少していく。このときの減少速度は、ＤＲＴのソース電位の上昇速度に基づき、ＤＲＴのソース電位の上昇速度は、ＤＲＴの移動度に基づく。ＤＲＴの移動度が高いサブ画素においては、ＤＲＴのゲート・ソース間電圧の減少量が大きく、ＤＲＴの移動度が低いサブ画素においては、ＤＲＴのゲート・ソース間電圧の減少量が小さい。この動作により、ＤＲＴの移動度のばらつきがキャンセルされる。以上の動作を経て、ＤＲＴのゲート、ソース、ドレインの電位が映像信号Ｖｓｉｇ及びＤＲＴのしきい値に基づいて決定し、それに基づいて発光素子ＯＬＥＤに供給される電流が決定され、発光素子ＯＬＥＤはその電流値に基づいた強度で発光する。
　本実施形態において、図２に示した５つのＴＦＴのうち例えばＳＳＴ、ＩＳＴが酸化物半導体層を有したトランジスタ（第１のトランジスタ）である。具体的には、ＳＳＴ及びＩＳＴはチャネル層が透明アモルファス酸化物半導体（transparent amorphous oxide semiconductors：ＴＡＯＳ）からなるＴＦＴ（ＴＡＯＳ－ＴＦＴ）である。前述の通り、発光素子ＯＬＥＤの発光強度は、ＤＲＴが供給する電流値によって決定されるため、ＤＲＴのゲート電位は、発光期間を通じて一定に保持されることが好ましい。そこで、ＤＲＴのゲートからの電荷のリークを抑えるため、ＤＲＴのゲートに接続されたトランジスタ、すなわちＳＳＴ、ＩＳＴに、リーク電流の小さいＴＡＯＳ－ＴＦＴを用いる。
　一方、５つのＴＦＴのうちＤＲＴ、ＢＣＴ、ＲＳＴは、画素電極と電源線ＶＤＤ，Ｖｒｅｓとの間の導通を制御するトランジスタであり、これらは、低温多結晶半導体層、例えばＬＴＰＳからなるチャネル層を有したトランジスタ（第２のトランジスタ）、つまりＬＴＰＳ－ＴＦＴとすることができる。
［平面構造及び断面構造］
　図３は有機ＥＬ表示装置２の表示パネル４０の模式的な平面図である。表示パネル４０は矩形であり、表示領域４２、額縁領域４４及び接続端子領域４６からなる。表示領域４２に図１に示した画素アレイ部４が設けられ、上述したように画素アレイ部４にはＯＬＥＤや画素回路などが形成される。
　額縁領域４４は表示領域４２の外縁領域であり、内側境界は表示領域４２の輪郭に一致し、外側境界は矩形であり、その３辺が表示パネル４０の辺と重複し、残り１辺が接続端子領域４６との境界となる。
　接続端子領域４６は額縁領域４４に隣接して設けられる。接続端子領域４６は３辺が表示パネル４０の辺と重複し、残り１辺が額縁領域４４との境界である矩形である。表示領域４２に形成される画素アレイ部４の動作に必要な電気信号を入出力するための配線は表示領域４２及び額縁領域４４から接続端子領域４６に引き出される。つまり、接続端子領域４６には表示領域４２及び額縁領域４４から引き出された一群の配線が配置される。また、接続端子領域４６には、当該配線群を外部回路に接続するための接続端子が配置される。例えば、接続端子にはＦＰＣ４８が接続され、ＦＰＣ４８は制御装置１６やその他の回路１０，１２，１４等に接続されたり、その上にＩＣ５０を搭載されたりする。
　本実施形態の表示領域４２には画素５２がマトリクス状に２次元配列され、各画素５２はＲサブ画素５４ｒ、Ｇサブ画素５４ｇ、Ｂサブ画素５４ｂを含む。なお、図３におけるＲサブ画素５４ｒ、Ｇサブ画素５４ｇ、Ｂサブ画素５４ｂはそれぞれ有効な発光領域を模式的に示しており、構造上は画素開口又は画素電極に対応し、それらの間の領域は後述するバンクに対応している。
　図４、図５は本実施形態に係る有機ＥＬ表示装置２の模式的な垂直断面図であり、図４は図３に示す表示パネル４０のＩＶ－ＩＶ線に沿った部分断面図である。また、図５は図３に示すＶ－Ｖ線に沿った部分断面図である。表示パネル４０の図４及び図５に示す積層構造を図４を参照しつつ説明する。
　基板７０は、ポリイミドやポリエチレンテレフタラート等の可撓性を有するフィルムからなる。また基板７０はその他の樹脂又はガラスで形成することもできる。基板７０の表面には、基板７０が含有する不純物に対するバリアとなるアンダーコート層７１が形成される。アンダーコート層７１は、シリコン酸化膜、シリコン窒化膜等からなり、それらの積層構造であっても良い。
　アンダーコート層７１の上にはＴＡＯＳ及びＬＴＰＳで半導体層７２が積層され、当該半導体層７２により画素回路などのＴＦＴのチャネル領域、ソース領域及びドレイン領域が形成される。半導体層７２の形成後、シリコン酸化物等でゲート絶縁膜７５が形成され、その上に積層した金属膜をパターニングしてＴＦＴのゲート電極７６などが形成される。
　ゲート電極７６等を覆って、層間絶縁膜として無機膜７７が積層される。この無機膜７７の上には金属膜が形成され、当該金属膜を用いてＴＦＴのＳ／Ｄ電極７８（７８ｓ，７８ｄ）が形成される。Ｓ／Ｄ電極７８は、ゲート絶縁膜７５、無機膜７７を貫通するコンタクトホールを介して、ＴＦＴの半導体層７２に電気的に接続する。ここでは、半導体層７２のうちＳ／Ｄ電極７８ｓとの接続部分をソース領域とし、Ｓ／Ｄ電極７８ｄとの接続部分をドレイン領域とする。
　また、当該金属膜はＯＬＥＤと基板７０との間に積層された導電膜であり、当該金属膜を用いてＯＬＥＤより下に位置する下層配線を形成することができる。特に、下層配線により、画素回路及び接続端子領域４６の配線７９や接続端子７９ｐが形成される。
　無機膜７７を覆って、有機材料からなる平坦化膜８０が積層される。平坦化膜８０としてポリイミドやアクリル樹脂等が用いられる。平坦化膜８０はＯＬＥＤが形成される面を平坦にする。
　一方、当該平坦化膜８０などからＯＬＥＤへの水分浸入を防止するために、平坦化膜８０の上に無機膜８１が形成される。無機膜８１は防湿性及び絶縁性を有する材料で形成される。例えば、無機膜８１はシリコン窒化膜や、シリコン窒化膜とシリコン酸化膜との積層膜を用いて形成される。
　無機膜８１の表面上にＯＬＥＤのアノード電極となる画素電極８２が配置される。画素電極８２は無機膜８１及び平坦化膜８０を貫通するコンタクトホールを介して、図２の駆動トランジスタＤＲＴに相当するＴＦＴ７３のＳ／Ｄ電極７８ｓに電気的に接続される。なお、画素電極８２は、ＯＬＥＤの発光を表示面側に反射する反射膜を含む構造とすることができる。例えば、画素電極８２は、酸化インジウム・スズ（Indium Tin Oxide：ＩＴＯ）や酸化インジウム亜鉛（Indium Zinc Oxide：ＩＺＯ）などの透明導電材と、銀（Ａｇ）などの反射材との積層構造とすることができる。
　なお、画素電極８２に接続されるＳ／Ｄ電極７８ｓ及び半導体層７２のソース領域と、それらの間に位置しゲート電極７６につながる金属層７６ｃとは図２に示す容量Ｃｓを形成する。また、画素電極８２の下に、無機膜８１を挟んでＩＴＯ膜８３を配置し、当該ＩＴＯ膜８３を例えば接地して画素電極８２との間に図２に示す容量Ｃａｄを形成することができる。
　画素電極８２が形成された無機膜８１の表面に、絶縁材料からなるバンク８４が形成される。バンク８４は画素の周囲に沿って形成され、画素電極８２の端部を覆うとともにＯＬＥＤの発光面の位置に開口部を有する。当該開口部の底部には画素電極８２の上面が露出し、その表面に発光層を含む有機層である有機材料層８５が積層される。バンク８４はポリイミドやアクリル樹脂等で形成される。
　有機材料層８５の上にＯＬＥＤのカソード電極となる共通電極８６が形成される。なお、共通電極８６は有機材料層８５から出射される光を透過する材料で形成される。具体的には、共通電極８６は、有機材料層８５へ電子を効率的に注入できるように仕事関数の低い金属で、かつ半透明に形成された薄膜であり、例えば、ＭｇＡｇ合金で形成される。ちなみに、共通電極８６は額縁領域４４に設けられたコンタクトホール８７を介して配線７９に電気的に接続される。
　画素電極８２、有機材料層８５及び共通電極８６からなるＯＬＥＤが形成された表示領域４２に、ＯＬＥＤの上面を封止しＯＬＥＤの水分による劣化を防止する封止膜が形成される。本実施形態では当該封止膜は、２つの無機膜８８，８９と有機膜９０とからなる多層膜である。無機膜８８，８９は例えば、シリコン窒化膜で形成され、有機膜９０はアクリルなどの樹脂で形成される。無機膜８８は表示領域４２にて共通電極８６の表面に積層され、有機膜９０は表示領域４２にて無機膜８８と無機膜８９との間に挟まれ、無機膜８８，８９同士は額縁領域４４にて互いに直に接して重なる接触領域を有する。
　ここで、額縁領域４４には、無機膜８８，８９と無機膜８１とが接合した無機膜接合部９１が設けられる。無機膜接合部９１を設けることで、無機膜８８，８９と無機膜８１とに挟まれる領域への側方からの水分浸入が妨げられ、ＯＬＥＤの劣化防止が図られる。無機膜接合部９１は基本的には表示領域４２の周囲に連なって設けられ、これにより、水分浸入をより効果的に防止できる。
　図６は画素５２の模式的な平面図である。図６に示すＶ－Ｖ線は図３と同様、図５に示す断面の位置を示している。図６に示す画素５２のレイアウトを説明すると共に、図５の断面構造に関し図４の説明にて述べなかった点について説明する。
　図６には、ＲＧＢサブ画素５４ｒ，５４ｇ，５４ｂそれぞれに対応する画素電極８２ｒ，８２ｇ，８２ｂ、及びＲＧＢサブ画素それぞれに対応する画素回路が形成される領域１００ｒ，１００ｇ，１００ｂが示されている。また、画素回路を構成するＴＦＴのいくつかの配置が示されている。具体的には、矩形で模式的に示すＴＦＴ１０１ｒ，１０２ｒはＲサブ画素の画素回路に設けられるＴＡＯＳ－ＴＦＴであり、同様に、ＴＦＴ１０１ｇ，１０２ｇはＧサブ画素、ＴＦＴ１０１ｂ，１０２ｂはＢサブ画素のＴＡＯＳ－ＴＦＴである。ちなみに、図２に示した画素回路の例に対応させて図６にて各サブ画素に２つのＴＡＯＳ－ＴＦＴを示しており、図６のＴＦＴ１０１（１０１ｒ，１０１ｇ，１０１ｂ）及びＴＦＴ１０２（１０２ｒ，１０２ｇ，１０２ｂ）は図２のトランジスタＳＳＴ，ＩＳＴに相当する。また、ＴＦＴ７３ｒ，７３ｇ，７３ｂは図４及び図５のＴＦＴ７３であり、ＲＧＢサブ画素それぞれの駆動トランジスタＤＲＴに相当する。
　各画素５２に設けられたＲＧＢサブ画素の画素回路におけるＴＡＯＳ－ＴＦＴはいずれも、表示面側から見て、当該画素に設けられたＲＧＢサブ画素の画素電極のうちの１つの背後に配置される。このＴＡＯＳ－ＴＦＴが背後に配置される画素電極を特定画素電極と呼ぶことにする。本実施形態では、特定画素電極はＢサブ画素の画素電極８２ｂであり、ＲＧＢサブ画素のＴＡＯＳ－ＴＦＴであるＴＦＴ１０１，１０２はいずれも平面視にて画素電極８２ｂが配置される領域内に包含される。
　ここで、一般にＢ発光のＯＬＥＤの劣化は他の発光色、例えばＲ発光やＧ発光に比べて早いことの影響を回避するなどの観点から、Ｂ発光のＯＬＥＤは他の発光色よりも大きく形成され得、これに対応して本実施形態ではＢサブ画素の画素電極８２ｂの面積は、Ｒサブ画素の画素電極８２ｒ、Ｇサブ画素の画素電極８２ｇの面積よりも大きく形成されている。このように、画素５２を構成するサブ画素の画素電極のうち他の画素電極よりも面積が大きいものを特定画素電極とすることができる。
　画素回路は画素に対応して互いに異なる第１方向と第２方向とに沿ってマトリクス状に２次元配列することができる。本実施形態では画素行方向、すなわち水平方向を第１方向とし、画素列方向、すなわち垂直方向を第２方向として、画素回路は画素アレイ部４にマトリクス状に２次元配列される。さらに、各画素５２において、ＲＧＢサブ画素の画素回路領域１００ｒ，１００ｇ，１００ｂは水平方向に並べて配置される。また、各画素列を構成する複数の画素５２の画素回路領域１００ｒは垂直方向に一列に並び、同様に画素回路領域１００ｇ、１００ｂもそれぞれ垂直方向に一列に並ぶ。
　各画素の特定画素電極は当該画素を構成する複数のサブ画素の画素回路の形成領域に跨がって配置される。本実施形態では、特定画素電極であるＢサブ画素の画素電極８２ｂは水平方向に延在して、平面視にてＲＧＢサブ画素の画素回路領域１００ｒ，１００ｇ，１００ｂそれぞれの一部分と重なる。一方、Ｒサブ画素の画素電極８２ｒ及びＧサブ画素の画素電極８２ｇはそれぞれＢサブ画素の画素電極８２ｂに対して垂直方向に隣り合う。
　図６に示す例では、画素５２は正方形に近い矩形であり、当該画素５２に、それぞれ垂直方向に細長い矩形の画素回路領域１００ｒ，１００ｇ，１００ｂが水平方向に並置される。図６にて画素５２の垂直方向の上側の領域に、水平方向のサイズがおおよそ画素５２と等しい矩形の画素電極８２ｂが配置され、下側の領域にそれぞれ矩形の画素電極８２ｒ，８２ｇが水平方向に隣り合って配置される。
　画素電極８２は光を反射し遮光膜として機能する一方、画素電極８２ｒ，８２ｇ，８２ｂの境界には間隙が存在し、当該間隙から画素回路側へ光が入射し得る。しかし、既に述べたように、ＲＧＢサブ画素のＴＡＯＳ－ＴＦＴは画素電極８２ｂの下に隠蔽され、ＴＡＯＳ－ＴＦＴは当該間隙とは重なりを有さない。よって、画素回路のＴＡＯＳ－ＴＦＴへの表示面側からの光の入射が阻止され、ＳＳＴ，ＩＳＴのオフ電流が抑制される。
　図５に示すＴＦＴ１０１は半導体層７２としてＴＡＯＳ層７２ｔをゲート電極７６の上に有する。すなわち、ＴＦＴ１０１はＴＡＯＳ層７２ｔからなるチャネル層を有したボトムゲート型のＴＦＴである。また、同様にＴＦＴ１０２もボトムゲート型とすることができる。ボトムゲート型のＴＦＴはトップゲート型のＴＦＴに比べて半導体層へ上方からの光が入射しやすい。よって、画素電極によるＴＡＯＳ－ＴＦＴの遮光は特にボトムゲート型において有効である。
　なお、各サブ画素のＬＴＰＳ－ＴＦＴは当該サブ画素の画素電極の下に配置することができ、例えば、画素電極８２ｒに接続されるＴＦＴ７３ｒは当該画素電極と重なる位置に配置され、同様にＴＦＴ７３ｇは画素電極８２ｇと重なる位置に配置され、ＴＦＴ７３ｂは画素電極８２ｂと重なる位置に配置される。
　本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

Claims (7)

  1. 　絶縁基板の上に形成され、２次元配列された複数の画素を有する表示装置であって、
    　前記各画素は、別々の画素電極を配置された複数のサブ画素と、前記サブ画素それぞれに対応する画素回路とを有し、
    　前記画素回路は前記画素電極より下に設けられ、酸化物半導体層を有した第１のトランジスタを含み、
    　前記各画素に設けられた複数の前記画素回路における前記第１のトランジスタはいずれも、表示面側から見て、当該画素に設けられた複数の前記画素電極のうちの１つである特定画素電極の背後に配置されること、
    　を特徴とする表示装置。
  2. 　前記各画素において、前記特定画素電極の面積は、他の前記画素電極の面積よりも大きいこと、を特徴とする請求項１に記載の表示装置。
  3. 　前記特定画素電極を有する前記サブ画素は、青色発光を呈する発光素子を有すること、を特徴とする請求項１又は請求項２に記載の表示装置。
  4. 　前記第１のトランジスタは、前記酸化物半導体層からなるチャネル層を有したボトムゲート型の薄膜トランジスタであること、を特徴とする請求項１から請求項３のいずれか１つに記載の表示装置。
  5. 　前記画素回路はさらに、対応する前記サブ画素の前記画素電極にソース又はドレインを接続され、当該画素電極と電源線との間の導通を制御する、低温多結晶半導体層を有した第２のトランジスタを含み、
    　前記第１のトランジスタは、ソース又はドレインを前記第２のトランジスタのゲートに接続されること、
    　を特徴とする請求項１から請求項４のいずれか１つに記載の表示装置。
  6. 　前記複数の画素の前記画素回路は前記絶縁基板上に、互いに異なる第１方向と第２方向とに沿ってマトリクス状に２次元配列され、
    　前記各画素において、前記複数の画素回路は前記第１方向に並んで配置され、前記特定画素電極は前記第１方向に延在して、平面視にて当該複数の画素回路それぞれの一部分と重なり、前記特定画素電極とその他の前記画素電極とは前記第２方向に隣り合うこと、
    　を特徴とする請求項１から請求項５のいずれか１つに記載の表示装置。
  7. 　前記各画素は互いに発光色が異なる第１乃至第３の前記サブ画素を有し、
    　前記複数の画素の２次元配列にて前記第２の方向に並ぶ画素列において、前記第１乃至第３のサブ画素それぞれに対応する前記画素回路同士はそれぞれ前記第２の方向に一列に並び、
    　前記第１のサブ画素の前記画素電極は前記特定画素電極であり、
    　前記第２のサブ画素の前記画素電極と前記第３のサブ画素の前記画素電極とは、前記第２の方向に関し前記特定画素電極に対して同じ側に位置し、かつ前記第１の方向に互いに隣り合うこと、
    　を特徴とする請求項６に記載の表示装置。
PCT/JP2019/037576 2018-11-14 2019-09-25 表示装置 WO2020100442A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018214022A JP2020080290A (ja) 2018-11-14 2018-11-14 表示装置
JP2018-214022 2018-11-14

Publications (1)

Publication Number Publication Date
WO2020100442A1 true WO2020100442A1 (ja) 2020-05-22

Family

ID=70730699

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/037576 WO2020100442A1 (ja) 2018-11-14 2019-09-25 表示装置

Country Status (2)

Country Link
JP (1) JP2020080290A (ja)
WO (1) WO2020100442A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885876A (zh) * 2021-01-18 2021-06-01 武汉华星光电半导体显示技术有限公司 显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003228301A (ja) * 2002-02-06 2003-08-15 Fujitsu Ltd フラットパネル表示装置およびその製造方法
JP2009258710A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 表示装置及び当該表示装置の作製方法
JP2009282190A (ja) * 2008-05-21 2009-12-03 Sony Corp 表示装置、発光素子のレイアウト方法および電子機器
JP2015156486A (ja) * 2014-02-19 2015-08-27 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 有機発光ディスプレイ装置
JP2017156598A (ja) * 2016-03-03 2017-09-07 セイコーエプソン株式会社 電気光学装置、および電子機器
US20180024392A1 (en) * 2016-07-21 2018-01-25 Samsung Display Co., Ltd. Display device
US20180144684A1 (en) * 2016-11-18 2018-05-24 Samsung Display Co., Ltd. Organic light emitting diode display
JP2018124540A (ja) * 2017-02-01 2018-08-09 セイコーエプソン株式会社 電気光学装置、電子機器、ヘッドマウントディスプレイ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003228301A (ja) * 2002-02-06 2003-08-15 Fujitsu Ltd フラットパネル表示装置およびその製造方法
JP2009258710A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 表示装置及び当該表示装置の作製方法
JP2009282190A (ja) * 2008-05-21 2009-12-03 Sony Corp 表示装置、発光素子のレイアウト方法および電子機器
JP2015156486A (ja) * 2014-02-19 2015-08-27 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 有機発光ディスプレイ装置
JP2017156598A (ja) * 2016-03-03 2017-09-07 セイコーエプソン株式会社 電気光学装置、および電子機器
US20180024392A1 (en) * 2016-07-21 2018-01-25 Samsung Display Co., Ltd. Display device
US20180144684A1 (en) * 2016-11-18 2018-05-24 Samsung Display Co., Ltd. Organic light emitting diode display
JP2018124540A (ja) * 2017-02-01 2018-08-09 セイコーエプソン株式会社 電気光学装置、電子機器、ヘッドマウントディスプレイ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885876A (zh) * 2021-01-18 2021-06-01 武汉华星光电半导体显示技术有限公司 显示装置
US11917861B2 (en) 2021-01-18 2024-02-27 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display device

Also Published As

Publication number Publication date
JP2020080290A (ja) 2020-05-28

Similar Documents

Publication Publication Date Title
US10269884B2 (en) Organic light emitting display having an insulating layer and a metal layer forming a capacitor
US20230189593A1 (en) Display apparatus
KR102092924B1 (ko) 유기 발광 표시 장치
JP2016085913A (ja) 表示装置
WO2022056907A1 (zh) 显示基板及显示装置
US10923558B2 (en) Display device and method of manufacturing display device
US11903266B2 (en) Display apparatus including a thin-film transistor including a silicon semiconductor and a thin-film transistor including an oxide semiconductor
US9893087B2 (en) Thin film transistor substrate, display apparatus including thin film transistor substrate, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus
US20210098549A1 (en) Thin film transistor array substrate and organic light emitting diode panel
US11563067B2 (en) Display device with improved aperture ratio and transmissivity
US10340327B2 (en) Display device
US20240065028A1 (en) Display device and pixel array substrate thereof
KR20190079309A (ko) 전계발광 표시장치
JP2024007399A (ja) 複数の発光素子を含む画素回路及びその表示装置および表示パネル
KR20220097678A (ko) 디스플레이 장치
WO2020100442A1 (ja) 表示装置
US11751441B2 (en) Display apparatus
KR100739649B1 (ko) 유기 전계 발광 표시장치 및 이의 제조 방법
JP2006195255A (ja) ディスプレイパネル
WO2021161635A1 (ja) 半導体装置及びその製造方法
WO2024000317A1 (zh) 显示面板及显示装置
KR20230157577A (ko) 디스플레이 장치
KR20220076173A (ko) 전계 발광 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19885814

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19885814

Country of ref document: EP

Kind code of ref document: A1