JP2020080290A

JP2020080290A - 表示装置

Info

Publication number: JP2020080290A
Application number: JP2018214022A
Authority: JP
Inventors: 晶仁佐藤; Akihito Sato; 弘志田畠; Hiroshi Tabata; 哲生森田; Tetsuo Morita
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2018-11-14
Filing date: 2018-11-14
Publication date: 2020-05-28
Also published as: WO2020100442A1

Abstract

【課題】酸化物半導体層を用いたトランジスタを含む画素回路を有した表示装置において安定した画像表示を可能とする。【解決手段】各画素５２は、別々の画素電極８２を配置された複数のサブ画素と、サブ画素それぞれに対応する画素回路とを有する。画素回路は画素電極８２より下に設けられ、酸化物半導体層を有した第１のトランジスタ１０１，１０２を含む。各画素５２に設けられた複数の画素回路における第１のトランジスタ１０１，１０２はいずれも、表示面側から見て、当該画素に設けられた複数の画素電極のうちの１つである特定画素電極８２ｂの背後に配置される。【選択図】図６

Description

本発明は、絶縁基板の上に複数のサブ画素とサブ画素に対応した画素回路とが配列された表示装置に関する。

近年、絶縁基板上に薄膜トランジスタ（thin film transistor：ＴＦＴ）を用いて画素回路を構成した表示装置が実用化されている。表示装置の一例として、有機エレクトロルミネッセンス（electroluminescence：ＥＬ）素子を用いた有機ＥＬ表示装置や、液晶表示装置などが挙げられる。

一般的なＴＦＴは、アモルファスシリコンやポリシリコンなどからなる半導体層を備えている。例えば、半導体層として、低温で形成した低温ポリシリコン(low temperature polycrystalline silicon：ＬＴＰＳ)が用いられている。また、最近では、半導体層として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を代表例とする酸化物半導体層を備えたＴＦＴも画素回路に用いられる。

特開２０１５−１７０６４２号公報

酸化物半導体を用いたＴＦＴは基本的には、ＬＴＰＳを用いたＴＦＴと比較してオフ時のリーク電流が少ないという特長を有する。一方、酸化物半導体層は光が入射すると電流を発生する。そのため、表示装置にて、酸化物半導体層を用いたＴＦＴを画素回路に用いると、オフ電流の抑制により安定した画像表示が可能になるメリットがある一方、光が酸化物半導体に入射すると画質の劣化を生じ当該メリットが損なわれる。

本発明は上記問題を解決するためになされたものであり、酸化物半導体層を用いたトランジスタを含む画素回路を有した表示装置において、安定した画像表示を可能とすることを目的とする。

本発明に係る表示装置は、絶縁基板の上に形成され、２次元配列された複数の画素を有する表示装置であって、前記各画素は、別々の画素電極を配置された複数のサブ画素と、前記サブ画素それぞれに対応する画素回路とを有し、前記画素回路は前記画素電極より下に設けられ、酸化物半導体層を有した第１のトランジスタを含み、前記各画素に設けられた複数の前記画素回路における前記第１のトランジスタはいずれも、表示面側から見て、当該画素に設けられた複数の前記画素電極のうちの１つである特定画素電極の背後に配置される。

本発明の実施形態に係る有機ＥＬ表示装置の概略の回路構成を示す模式図である。ＯＬＥＤ及び画素回路を含む表示エレメントの一例を示す概略の回路図である。本発明の実施形態に係る表示パネルの模式的な平面図である。本実施形態に係る有機ＥＬ表示装置の模式的な垂直断面図であり、図３に示す表示パネルのＩＶ−ＩＶ線に沿った部分断面図である。本実施形態に係る有機ＥＬ表示装置の模式的な垂直断面図であり、図３に示すＶ−Ｖ線に沿った部分断面図である。本発明の実施形態に係る有機ＥＬ表示装置における画素の模式的な平面図である。

以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。

以下に説明する実施形態は有機ＥＬ表示装置である。有機ＥＬ素子は一般にＯＬＥＤ（organic light emitting diode）と称され、有機ＥＬ表示装置はＯＬＥＤが発する光を用いて赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）等の複数色を生成しカラー画像を表示する。具体的には、有機ＥＬ表示装置は画像表示領域に２次元配列された複数の画素を有し、各画素は互いに異なる色の光を発する複数種類のサブ画素で構成される。各サブ画素のＯＬＥＤの発光強度は独立して制御でき、それらの発光強度のバランスに応じて画素は様々な色を表現することができる。また、有機ＥＬ表示装置は、アクティブマトリクス型表示装置であり、テレビ、パソコン、携帯端末、携帯電話等に搭載される。

本実施形態では、３次元のｘｙｚ直交座標系のｘ軸、ｙ軸をそれぞれ画像の水平方向、垂直方向に対応付け、ｚ軸を表示面に直交する方向に対応付ける。

上述のように、カラー画像における各画素は、表示装置において、互いに発光色が異なる複数種類のサブ画素からなる一組のサブ画素により構成される。本実施形態では、発光色はＲＧＢの３色とし、各画素がＲサブ画素、Ｇサブ画素、Ｂサブ画素からなる例を説明する。なお、以下の説明では、画素という用語がサブ画素を意味する場合がある。例えば、画素回路はサブ画素ごとに設けられる。

［回路構成］
図１は実施形態に係る有機ＥＬ表示装置２の概略の回路構成を示す模式図である。有機ＥＬ表示装置２は、画像表示領域に相当する画素アレイ部４と、当該画素アレイ部を駆動する駆動部とを備える。有機ＥＬ表示装置２はガラス基板や可撓性を有した樹脂フィルムなどからなる基材の上にＴＦＴやＯＬＥＤなどの積層構造を形成されている。

画素アレイ部４にはサブ画素に対応してＯＬＥＤ及び画素回路を含む表示エレメント６がマトリクス状に配置される。

一方、駆動部は走査線駆動回路１０、映像線駆動回路１２、電源回路１４及び制御装置１６を含み、画素回路を駆動しＯＬＥＤの発光を制御するなどの機能を担う。

走査線駆動回路１０は画素又はサブ画素の水平方向の並び（画素行）ごとに設けられた走査信号線２０に接続されている。各画素行の走査信号線２０は当該画素行に並ぶ表示エレメント６に共通に接続される。走査線駆動回路１０は制御装置１６から入力されるタイミング信号に応じて走査信号線２０を順番に選択し、選択した走査信号線２０に表示エレメント６の動作を制御する制御信号を出力する。複数種類の制御信号に対応して走査信号線２０は各画素行に複数本配置され得る。

映像線駆動回路１２は画素又はサブ画素の垂直方向の並び（画素列）ごとに設けられた映像信号線２２に接続されている。映像線駆動回路１２は制御装置１６から映像信号を入力され、走査線駆動回路１０が画素行ごとに表示エレメント６への書き込みを可能とする動作に連動して、対応する画素行の映像信号に応じた電圧を各映像信号線２２に出力する。

電源回路１４は画素列ごとに設けられた電源線２４に接続され、表示エレメント６の動作に必要な電圧、電流を供給する。複数種類の供給電源に対応して電源線２４は各画素列に複数本配置され得る。

図２は表示エレメント６の一例を示す概略の回路図である。表示エレメント６は複数のＴＦＴやキャパシタなどで構成される。表示エレメント６はＯＬＥＤ、及び当該ＯＬＥＤの発光等を制御する画素回路を含む。画素回路は例えば、ＴＦＴとしてＳＳＴ、ＩＳＴ、ＤＲＴ、ＢＣＴ及びＲＳＴの５つを含み、また、キャパシタとして保持容量Ｃｓ及び付加容量Ｃａｄを含む。ここで、ＳＳＴ、ＩＳＴ及びＤＲＴは、サブ画素に固有のトランジスタとして設けられる。一方、ＢＣＴ及びＲＳＴについては、サブ画素に固有のトランジスタとして設けられても良いし、隣接する複数のサブ画素間で共有するように設けられても良い。

走査線駆動回路１０は制御信号として３種類の走査信号（Ｒｅｓｅｔ／Ｗｒｉｔｅ／Ｅｍｉｔ）を供給する。映像線駆動回路１２は映像信号（Ｖｓｉｇ）を供給する。電源回路１４はＶＤＤ，ＶＳＳ，Ｖｒｅｓ及びＶｉｎｉを供給する。それら電源のうちＶＤＤ，ＶＳＳはそれぞれ、発光素子ＯＬＥＤを駆動するための電源として用いられ、互いに電位差を有する。また電源Ｖｒｅｓ，Ｖｉｎｉは、サブ画素内のノード初期化に用いられる電源であり、ここでは一定電位を与える。

ＯＬＥＤは画素ごとに分離した画素電極をアノード電極とし、また基本的に画素アレイ部４の全画素に亘り一体に形成できる共通電極をカソード電極とし、それらの間に発光層等の有機材料層を有する。ＯＬＥＤのカソード電極はＶＳＳに接続される。また、ＯＬＥＤのアノード電極は、駆動トランジスタＤＲＴと点灯スイッチであるＢＣＴとを介してＶＤＤに接続される。具体的には、ＤＲＴのドレイン／ソース電極（Ｓ／Ｄ電極）のうちの一方端（本実施形態ではソース電極とする。）は、ＯＬＥＤのアノード電極に接続され、他方端（本実施形態ではドレイン電極とする。）はＢＣＴのＳ／Ｄのうちの一方端に接続され、ＢＣＴの他方端はＶＤＤに接続される。ＶＤＤ，ＶＳＳに接続されたＯＬＥＤは順方向電流を供給され発光する。

また、ＤＲＴのドレイン電極はリセットスイッチであるＲＳＴを介してＶｒｅｓにも接続される。ＤＲＴのゲート電極は、ＳＳＴを介してＶｓｉｇに接続され、ＩＳＴを介してＶｉｎｉに接続される。ＤＲＴのゲート電極とソース電極との間にはＣｓが接続され、ＤＲＴのソース電極とＶＳＳとの間にはＣａｄが接続される。

［回路動作］
当該サブ画素の回路動作について以下順を追って説明する。

＜１．初期化＞
まず、ＢＣＴ、ＳＳＴを非導通状態、ＩＳＴ、ＲＳＴを導通状態として、ＤＲＴのゲート及びソース、ドレインの電位が初期化される。このときの電位の条件としては、ＤＲＴのソース及びドレインの電位はＶＳＳに対し、ＯＬＥＤが発光しない程度に低く、ＤＲＴのゲートの電位は、ＤＲＴのソース、ドレインに対し、そのしきい値電圧分以上の電位差を有する程度に高い。この動作により、ＤＲＴのゲートの電位が初期化されると共に、発光素子ＯＬＥＤは強制的に非発光状態となる。

＜２．オフセットキャンセル＞
続いて、ＲＳＴ、ＳＳＴを非導通状態、ＩＳＴ、ＢＣＴを導通状態とすると、ゲートにＶｉｎｉを印加され導通状態となっているＤＲＴに、ＢＣＴを介してＶＤＤから電流が供給され、ＤＲＴのソースの電位が上昇する。一方、ＤＲＴのゲートは既に述べたようにＶｉｎｉであるのでＤＲＴのゲート・ソース間の電位差は縮小する。そして、ＤＲＴのソースが（Ｖｉｎｉ−Ｖｔｈ）となったところで、ＤＲＴのゲート・ソース間電圧がしきい値に等しくなり、ＤＲＴは非導通状態となる。この動作は、複数のサブ画素で同時に行われるが、各サブ画素に設けられるＤＲＴのしきい値によって、（Ｖｉｎｉ−Ｖｔｈ）の値は異なる。つまり、各ＤＲＴのしきい値に応じた電位差が現れている。

＜３．映像信号入力＞
続いて、ＩＳＴ、ＲＳＴを非導通状態、ＳＳＴ、ＢＣＴを導通状態とし、ＤＲＴのゲートにＳＳＴを通じて映像信号が入力される。映像信号の入力が完了した瞬間のＤＲＴのゲート・ソース間電圧は、｛Ｖｓｉｇ−（Ｖｉｎｉ−Ｖｔｈ）｝となる。つまり、同じ値の映像信号を異なるサブ画素に入力したとき、各サブ画素のＤＲＴのしきい値に応じて、ＤＲＴのゲート・ソース間電圧が決定される。

＜４．移動度キャンセル及び発光＞
続いて、ＩＳＴ、ＳＳＴ、ＲＳＴを非導通状態、ＢＣＴを導通状態とし、映像信号の入力を完了する。ＤＲＴは、先の映像信号の入力によって、非導通状態から導通状態に移行するので、ＤＲＴのソース電位は上昇を始めている。一方、ＤＲＴのゲートは、ＳＳＴが非導通になった瞬間から浮遊状態となるため、ＤＲＴのソース電位の上昇に伴って、保持容量Ｃｓのカップリングにより、共に電位が上昇する。このときのＤＲＴのゲート電位の上昇量は、ＤＲＴのソース電位の上昇量と、保持容量Ｃｓと付加容量Ｃａｄとの比で決定される。ところで、ＳＳＴが導通してＤＲＴのゲートがＶｓｉｇに固定されている間にもＤＲＴのソース電位は既に上昇を始めている。つまり、ＳＳＴが導通している間は、ＤＲＴのゲート・ソース間電圧は、一旦映像信号入力時の電圧に決まった後、減少していく。このときの減少速度は、ＤＲＴのソース電位の上昇速度に基づき、ＤＲＴのソース電位の上昇速度は、ＤＲＴの移動度に基づく。ＤＲＴの移動度が高いサブ画素においては、ＤＲＴのゲート・ソース間電圧の減少量が大きく、ＤＲＴの移動度が低いサブ画素においては、ＤＲＴのゲート・ソース間電圧の減少量が小さい。この動作により、ＤＲＴの移動度のばらつきがキャンセルされる。以上の動作を経て、ＤＲＴのゲート、ソース、ドレインの電位が映像信号Ｖｓｉｇ及びＤＲＴのしきい値に基づいて決定し、それに基づいて発光素子ＯＬＥＤに供給される電流が決定され、発光素子ＯＬＥＤはその電流値に基づいた強度で発光する。

本実施形態において、図２に示した５つのＴＦＴのうち例えばＳＳＴ、ＩＳＴが酸化物半導体層を有したトランジスタ（第１のトランジスタ）である。具体的には、ＳＳＴ及びＩＳＴはチャネル層が透明アモルファス酸化物半導体（transparent amorphous oxide semiconductors：ＴＡＯＳ）からなるＴＦＴ（ＴＡＯＳ−ＴＦＴ）である。前述の通り、発光素子ＯＬＥＤの発光強度は、ＤＲＴが供給する電流値によって決定されるため、ＤＲＴのゲート電位は、発光期間を通じて一定に保持されることが好ましい。そこで、ＤＲＴのゲートからの電荷のリークを抑えるため、ＤＲＴのゲートに接続されたトランジスタ、すなわちＳＳＴ、ＩＳＴに、リーク電流の小さいＴＡＯＳ−ＴＦＴを用いる。

一方、５つのＴＦＴのうちＤＲＴ、ＢＣＴ、ＲＳＴは、画素電極と電源線ＶＤＤ，Ｖｒｅｓとの間の導通を制御するトランジスタであり、これらは、低温多結晶半導体層、例えばＬＴＰＳからなるチャネル層を有したトランジスタ（第２のトランジスタ）、つまりＬＴＰＳ−ＴＦＴとすることができる。

［平面構造及び断面構造］
図３は有機ＥＬ表示装置２の表示パネル４０の模式的な平面図である。表示パネル４０は矩形であり、表示領域４２、額縁領域４４及び接続端子領域４６からなる。表示領域４２に図１に示した画素アレイ部４が設けられ、上述したように画素アレイ部４にはＯＬＥＤや画素回路などが形成される。

額縁領域４４は表示領域４２の外縁領域であり、内側境界は表示領域４２の輪郭に一致し、外側境界は矩形であり、その３辺が表示パネル４０の辺と重複し、残り１辺が接続端子領域４６との境界となる。

接続端子領域４６は額縁領域４４に隣接して設けられる。接続端子領域４６は３辺が表示パネル４０の辺と重複し、残り１辺が額縁領域４４との境界である矩形である。表示領域４２に形成される画素アレイ部４の動作に必要な電気信号を入出力するための配線は表示領域４２及び額縁領域４４から接続端子領域４６に引き出される。つまり、接続端子領域４６には表示領域４２及び額縁領域４４から引き出された一群の配線が配置される。また、接続端子領域４６には、当該配線群を外部回路に接続するための接続端子が配置される。例えば、接続端子にはＦＰＣ４８が接続され、ＦＰＣ４８は制御装置１６やその他の回路１０，１２，１４等に接続されたり、その上にＩＣ５０を搭載されたりする。

本実施形態の表示領域４２には画素５２がマトリクス状に２次元配列され、各画素５２はＲサブ画素５４ｒ、Ｇサブ画素５４ｇ、Ｂサブ画素５４ｂを含む。なお、図３におけるＲサブ画素５４ｒ、Ｇサブ画素５４ｇ、Ｂサブ画素５４ｂはそれぞれ有効な発光領域を模式的に示しており、構造上は画素開口又は画素電極に対応し、それらの間の領域は後述するバンクに対応している。

図４、図５は本実施形態に係る有機ＥＬ表示装置２の模式的な垂直断面図であり、図４は図３に示す表示パネル４０のＩＶ−ＩＶ線に沿った部分断面図である。また、図５は図３に示すＶ−Ｖ線に沿った部分断面図である。表示パネル４０の図４及び図５に示す積層構造を図４を参照しつつ説明する。

基板７０は、ポリイミドやポリエチレンテレフタラート等の可撓性を有するフィルムからなる。また基板７０はその他の樹脂又はガラスで形成することもできる。基板７０の表面には、基板７０が含有する不純物に対するバリアとなるアンダーコート層７１が形成される。アンダーコート層７１は、シリコン酸化膜、シリコン窒化膜等からなり、それらの積層構造であっても良い。

アンダーコート層７１の上にはＴＡＯＳ及びＬＴＰＳで半導体層７２が積層され、当該半導体層７２により画素回路などのＴＦＴのチャネル領域、ソース領域及びドレイン領域が形成される。半導体層７２の形成後、シリコン酸化物等でゲート絶縁膜７５が形成され、その上に積層した金属膜をパターニングしてＴＦＴのゲート電極７６などが形成される。

ゲート電極７６等を覆って、層間絶縁膜として無機膜７７が積層される。この無機膜７７の上には金属膜が形成され、当該金属膜を用いてＴＦＴのＳ／Ｄ電極７８（７８ｓ，７８ｄ）が形成される。Ｓ／Ｄ電極７８は、ゲート絶縁膜７５、無機膜７７を貫通するコンタクトホールを介して、ＴＦＴの半導体層７２に電気的に接続する。ここでは、半導体層７２のうちＳ／Ｄ電極７８ｓとの接続部分をソース領域とし、Ｓ／Ｄ電極７８ｄとの接続部分をドレイン領域とする。

また、当該金属膜はＯＬＥＤと基板７０との間に積層された導電膜であり、当該金属膜を用いてＯＬＥＤより下に位置する下層配線を形成することができる。特に、下層配線により、画素回路及び接続端子領域４６の配線７９や接続端子７９ｐが形成される。

無機膜７７を覆って、有機材料からなる平坦化膜８０が積層される。平坦化膜８０としてポリイミドやアクリル樹脂等が用いられる。平坦化膜８０はＯＬＥＤが形成される面を平坦にする。

一方、当該平坦化膜８０などからＯＬＥＤへの水分浸入を防止するために、平坦化膜８０の上に無機膜８１が形成される。無機膜８１は防湿性及び絶縁性を有する材料で形成される。例えば、無機膜８１はシリコン窒化膜や、シリコン窒化膜とシリコン酸化膜との積層膜を用いて形成される。

無機膜８１の表面上にＯＬＥＤのアノード電極となる画素電極８２が配置される。画素電極８２は無機膜８１及び平坦化膜８０を貫通するコンタクトホールを介して、図２の駆動トランジスタＤＲＴに相当するＴＦＴ７３のＳ／Ｄ電極７８ｓに電気的に接続される。なお、画素電極８２は、ＯＬＥＤの発光を表示面側に反射する反射膜を含む構造とすることができる。例えば、画素電極８２は、酸化インジウム・スズ（Indium Tin Oxide：ＩＴＯ）や酸化インジウム亜鉛（Indium Zinc Oxide：ＩＺＯ）などの透明導電材と、銀（Ａｇ）などの反射材との積層構造とすることができる。

なお、画素電極８２に接続されるＳ／Ｄ電極７８ｓ及び半導体層７２のソース領域と、それらの間に位置しゲート電極７６につながる金属層７６ｃとは図２に示す容量Ｃｓを形成する。また、画素電極８２の下に、無機膜８１を挟んでＩＴＯ膜８３を配置し、当該ＩＴＯ膜８３を例えば接地して画素電極８２との間に図２に示す容量Ｃａｄを形成することができる。

画素電極８２が形成された無機膜８１の表面に、絶縁材料からなるバンク８４が形成される。バンク８４は画素の周囲に沿って形成され、画素電極８２の端部を覆うとともにＯＬＥＤの発光面の位置に開口部を有する。当該開口部の底部には画素電極８２の上面が露出し、その表面に発光層を含む有機層である有機材料層８５が積層される。バンク８４はポリイミドやアクリル樹脂等で形成される。

有機材料層８５の上にＯＬＥＤのカソード電極となる共通電極８６が形成される。なお、共通電極８６は有機材料層８５から出射される光を透過する材料で形成される。具体的には、共通電極８６は、有機材料層８５へ電子を効率的に注入できるように仕事関数の低い金属で、かつ半透明に形成された薄膜であり、例えば、ＭｇＡｇ合金で形成される。ちなみに、共通電極８６は額縁領域４４に設けられたコンタクトホール８７を介して配線７９に電気的に接続される。

画素電極８２、有機材料層８５及び共通電極８６からなるＯＬＥＤが形成された表示領域４２に、ＯＬＥＤの上面を封止しＯＬＥＤの水分による劣化を防止する封止膜が形成される。本実施形態では当該封止膜は、２つの無機膜８８，８９と有機膜９０とからなる多層膜である。無機膜８８，８９は例えば、シリコン窒化膜で形成され、有機膜９０はアクリルなどの樹脂で形成される。無機膜８８は表示領域４２にて共通電極８６の表面に積層され、有機膜９０は表示領域４２にて無機膜８８と無機膜８９との間に挟まれ、無機膜８８，８９同士は額縁領域４４にて互いに直に接して重なる接触領域を有する。

ここで、額縁領域４４には、無機膜８８，８９と無機膜８１とが接合した無機膜接合部９１が設けられる。無機膜接合部９１を設けることで、無機膜８８，８９と無機膜８１とに挟まれる領域への側方からの水分浸入が妨げられ、ＯＬＥＤの劣化防止が図られる。無機膜接合部９１は基本的には表示領域４２の周囲に連なって設けられ、これにより、水分浸入をより効果的に防止できる。

図６は画素５２の模式的な平面図である。図６に示すＶ−Ｖ線は図３と同様、図５に示す断面の位置を示している。図６に示す画素５２のレイアウトを説明すると共に、図５の断面構造に関し図４の説明にて述べなかった点について説明する。

図６には、ＲＧＢサブ画素５４ｒ，５４ｇ，５４ｂそれぞれに対応する画素電極８２ｒ，８２ｇ，８２ｂ、及びＲＧＢサブ画素それぞれに対応する画素回路が形成される領域１００ｒ，１００ｇ，１００ｂが示されている。また、画素回路を構成するＴＦＴのいくつかの配置が示されている。具体的には、矩形で模式的に示すＴＦＴ１０１ｒ，１０２ｒはＲサブ画素の画素回路に設けられるＴＡＯＳ−ＴＦＴであり、同様に、ＴＦＴ１０１ｇ，１０２ｇはＧサブ画素、ＴＦＴ１０１ｂ，１０２ｂはＢサブ画素のＴＡＯＳ−ＴＦＴである。ちなみに、図２に示した画素回路の例に対応させて図６にて各サブ画素に２つのＴＡＯＳ−ＴＦＴを示しており、図６のＴＦＴ１０１（１０１ｒ，１０１ｇ，１０１ｂ）及びＴＦＴ１０２（１０２ｒ，１０２ｇ，１０２ｂ）は図２のトランジスタＳＳＴ，ＩＳＴに相当する。また、ＴＦＴ７３ｒ，７３ｇ，７３ｂは図４及び図５のＴＦＴ７３であり、ＲＧＢサブ画素それぞれの駆動トランジスタＤＲＴに相当する。

各画素５２に設けられたＲＧＢサブ画素の画素回路におけるＴＡＯＳ−ＴＦＴはいずれも、表示面側から見て、当該画素に設けられたＲＧＢサブ画素の画素電極のうちの１つの背後に配置される。このＴＡＯＳ−ＴＦＴが背後に配置される画素電極を特定画素電極と呼ぶことにする。本実施形態では、特定画素電極はＢサブ画素の画素電極８２ｂであり、ＲＧＢサブ画素のＴＡＯＳ−ＴＦＴであるＴＦＴ１０１，１０２はいずれも平面視にて画素電極８２ｂが配置される領域内に包含される。

ここで、一般にＢ発光のＯＬＥＤの劣化は他の発光色、例えばＲ発光やＧ発光に比べて早いことの影響を回避するなどの観点から、Ｂ発光のＯＬＥＤは他の発光色よりも大きく形成され得、これに対応して本実施形態ではＢサブ画素の画素電極８２ｂの面積は、Ｒサブ画素の画素電極８２ｒ、Ｇサブ画素の画素電極８２ｇの面積よりも大きく形成されている。このように、画素５２を構成するサブ画素の画素電極のうち他の画素電極よりも面積が大きいものを特定画素電極とすることができる。

画素回路は画素に対応して互いに異なる第１方向と第２方向とに沿ってマトリクス状に２次元配列することができる。本実施形態では画素行方向、すなわち水平方向を第１方向とし、画素列方向、すなわち垂直方向を第２方向として、画素回路は画素アレイ部４にマトリクス状に２次元配列される。さらに、各画素５２において、ＲＧＢサブ画素の画素回路領域１００ｒ，１００ｇ，１００ｂは水平方向に並べて配置される。また、各画素列を構成する複数の画素５２の画素回路領域１００ｒは垂直方向に一列に並び、同様に画素回路領域１００ｇ、１００ｂもそれぞれ垂直方向に一列に並ぶ。

各画素の特定画素電極は当該画素を構成する複数のサブ画素の画素回路の形成領域に跨がって配置される。本実施形態では、特定画素電極であるＢサブ画素の画素電極８２ｂは水平方向に延在して、平面視にてＲＧＢサブ画素の画素回路領域１００ｒ，１００ｇ，１００ｂそれぞれの一部分と重なる。一方、Ｒサブ画素の画素電極８２ｒ及びＧサブ画素の画素電極８２ｇはそれぞれＢサブ画素の画素電極８２ｂに対して垂直方向に隣り合う。

図６に示す例では、画素５２は正方形に近い矩形であり、当該画素５２に、それぞれ垂直方向に細長い矩形の画素回路領域１００ｒ，１００ｇ，１００ｂが水平方向に並置される。図６にて画素５２の垂直方向の上側の領域に、水平方向のサイズがおおよそ画素５２と等しい矩形の画素電極８２ｂが配置され、下側の領域にそれぞれ矩形の画素電極８２ｒ，８２ｇが水平方向に隣り合って配置される。

画素電極８２は光を反射し遮光膜として機能する一方、画素電極８２ｒ，８２ｇ，８２ｂの境界には間隙が存在し、当該間隙から画素回路側へ光が入射し得る。しかし、既に述べたように、ＲＧＢサブ画素のＴＡＯＳ−ＴＦＴは画素電極８２ｂの下に隠蔽され、ＴＡＯＳ−ＴＦＴは当該間隙とは重なりを有さない。よって、画素回路のＴＡＯＳ−ＴＦＴへの表示面側からの光の入射が阻止され、ＳＳＴ，ＩＳＴのオフ電流が抑制される。

図５に示すＴＦＴ１０１は半導体層７２としてＴＡＯＳ層７２ｔをゲート電極７６の上に有する。すなわち、ＴＦＴ１０１はＴＡＯＳ層７２ｔからなるチャネル層を有したボトムゲート型のＴＦＴである。また、同様にＴＦＴ１０２もボトムゲート型とすることができる。ボトムゲート型のＴＦＴはトップゲート型のＴＦＴに比べて半導体層へ上方からの光が入射しやすい。よって、画素電極によるＴＡＯＳ−ＴＦＴの遮光は特にボトムゲート型において有効である。

なお、各サブ画素のＬＴＰＳ−ＴＦＴは当該サブ画素の画素電極の下に配置することができ、例えば、画素電極８２ｒに接続されるＴＦＴ７３ｒは当該画素電極と重なる位置に配置され、同様にＴＦＴ７３ｇは画素電極８２ｇと重なる位置に配置され、ＴＦＴ７３ｂは画素電極８２ｂと重なる位置に配置される。

本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

２有機ＥＬ表示装置、４画素アレイ部、６表示エレメント、１０走査線駆動回路、１２映像線駆動回路、１４電源回路、１６制御装置、２０走査信号線、２２映像信号線、２４電源線、４０表示パネル、４２表示領域、４４額縁領域、４６接続端子領域、４８ＦＰＣ、５０ドライバＩＣ、５２画素、５４ｒＲサブ画素、５４ｇＧサブ画素、５４ｂＢサブ画素、７０基板、７２半導体層、７２ｔＴＡＯＳ層、７３，１０１，１０２ＴＦＴ、７５ゲート絶縁膜、７６ゲート電極、７８，７８ｓ，７８ｄＳ／Ｄ電極、８２画素電極、８４バンク、８５有機材料層、８６共通電極、１００ｒ，１００ｇ，１００ｂ画素回路領域。

Claims

絶縁基板の上に形成され、２次元配列された複数の画素を有する表示装置であって、
前記各画素は、別々の画素電極を配置された複数のサブ画素と、前記サブ画素それぞれに対応する画素回路とを有し、
前記画素回路は前記画素電極より下に設けられ、酸化物半導体層を有した第１のトランジスタを含み、
前記各画素に設けられた複数の前記画素回路における前記第１のトランジスタはいずれも、表示面側から見て、当該画素に設けられた複数の前記画素電極のうちの１つである特定画素電極の背後に配置されること、
を特徴とする表示装置。
前記各画素において、前記特定画素電極の面積は、他の前記画素電極の面積よりも大きいこと、を特徴とする請求項１に記載の表示装置。
前記特定画素電極を有する前記サブ画素は、青色発光を呈する発光素子を有すること、を特徴とする請求項１又は請求項２に記載の表示装置。
前記第１のトランジスタは、前記酸化物半導体層からなるチャネル層を有したボトムゲート型の薄膜トランジスタであること、を特徴とする請求項１から請求項３のいずれか１つに記載の表示装置。
前記画素回路はさらに、対応する前記サブ画素の前記画素電極にソース又はドレインを接続され、当該画素電極と電源線との間の導通を制御する、低温多結晶半導体層を有した第２のトランジスタを含み、
前記第１のトランジスタは、ソース又はドレインを前記第２のトランジスタのゲートに接続されること、
を特徴とする請求項１から請求項４のいずれか１つに記載の表示装置。
前記複数の画素の前記画素回路は前記絶縁基板上に、互いに異なる第１方向と第２方向とに沿ってマトリクス状に２次元配列され、
前記各画素において、前記複数の画素回路は前記第１方向に並んで配置され、前記特定画素電極は前記第１方向に延在して、平面視にて当該複数の画素回路それぞれの一部分と重なり、前記特定画素電極とその他の前記画素電極とは前記第２方向に隣り合うこと、
を特徴とする請求項１から請求項５のいずれか１つに記載の表示装置。
前記各画素は互いに発光色が異なる第１乃至第３の前記サブ画素を有し、
前記複数の画素の２次元配列にて前記第２の方向に並ぶ画素列において、前記第１乃至第３のサブ画素それぞれに対応する前記画素回路同士はそれぞれ前記第２の方向に一列に並び、
前記第１のサブ画素の前記画素電極は前記特定画素電極であり、
前記第２のサブ画素の前記画素電極と前記第３のサブ画素の前記画素電極とは、前記第２の方向に関し前記特定画素電極に対して同じ側に位置し、かつ前記第１の方向に互いに隣り合うこと、
を特徴とする請求項６に記載の表示装置。