WO2020095850A1 - 固体撮像装置、固体撮像装置の製造方法および電子機器 - Google Patents

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納土　晋一郎
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Definitions

  • the present disclosure relates to a solid-state imaging device, a method for manufacturing a solid-state imaging device, and electronic equipment.
  • CMOS Complementary Metal Oxide Semiconductor
  • the present disclosure proposes a solid-state imaging device, a method for manufacturing the solid-state imaging device, and an electronic apparatus that can reduce light leakage from adjacent unit pixels.
  • a solid-state imaging device includes a semiconductor layer, a light blocking wall, and an insulating layer.
  • the semiconductor layer is provided with a plurality of photoelectric conversion units and a plurality of charge holding units that hold the charges generated by the photoelectric conversion units.
  • the light shielding wall is provided inside the groove formed in the semiconductor layer in the depth direction from the light incident side between the photoelectric conversion unit and the charge holding unit which are adjacent to each other.
  • the insulating layer is provided on the side opposite to the light incident side of the semiconductor layer, and has an opening that surrounds the groove.
  • a solid-state imaging device includes a semiconductor layer, a light blocking wall, and an insulating layer.
  • a plurality of photoelectric conversion units are provided in the semiconductor layer.
  • the light shielding wall is provided inside the groove formed in the semiconductor layer in the depth direction from the light incident side between the adjacent photoelectric conversion units.
  • the insulating layer is provided on the side opposite to the light incident side of the semiconductor layer, and has an opening that surrounds the groove.
  • a method for manufacturing a solid-state imaging device includes a step of forming an insulating layer on a semiconductor substrate, a step of forming an opening in a predetermined region of the insulating layer, and a step of forming another insulating layer so as to fill the opening. And a step of grinding the surface of the semiconductor substrate opposite to the side on which the insulating layer is formed. Further, the method for manufacturing a solid-state imaging device includes a step of forming a groove portion in a depth direction from a ground surface of the semiconductor substrate toward the opening portion, and a step of forming a light shielding wall inside the groove portion. Including.
  • FIG. 1 is a system configuration diagram illustrating a schematic configuration example of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 3 is a circuit diagram showing a configuration example of a unit pixel of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view schematically showing the light blocking structure of the solid-state imaging device according to the first embodiment of the present disclosure. It is an expanded sectional view which shows typically one manufacturing process of the solid-state imaging device in a reference example. It is an expanded sectional view which shows typically one manufacturing process of the solid-state imaging device in a reference example. It is an expanded sectional view which shows typically one manufacturing process of the solid-state imaging device in a reference example. It is an expanded sectional view which shows typically one manufacturing process of the solid-state imaging device in a reference example.
  • FIG. 1 is a system configuration diagram illustrating a schematic configuration example of a solid-state imaging device according to a first embodiment of the present disclosure.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure. It is a figure which shows typically the planar structure of the solid-state imaging device which concerns on the 1st Embodiment of this indication. It is a figure which shows typically the planar structure of the solid-state imaging device which concerns on the 1st Embodiment of this indication.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 4 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 3 is a flowchart showing a procedure of manufacturing steps of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 8 is an enlarged cross-sectional view schematically showing a light shielding structure of a solid-state imaging device according to Modification 1 of the first embodiment of the present disclosure.
  • FIG. 9 is an enlarged cross-sectional view schematically showing a light-shielding structure of a solid-state imaging device according to Modification 2 of the first embodiment of the present disclosure.
  • FIG. 9 is an enlarged cross-sectional view schematically showing a light-shielding structure of a solid-state imaging device according to Modification 3 of the first embodiment of the present disclosure.
  • FIG. 8 is an enlarged cross-sectional view schematically showing a light shielding structure of a solid-state imaging device according to Modification 1 of the first embodiment of the present disclosure.
  • FIG. 9 is an enlarged cross-sectional view schematically showing a light-shielding structure of a solid-state imaging device according
  • FIG. 10 is an enlarged cross-sectional view schematically showing a light shielding structure of a solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing a light-shielding structure of a solid-state imaging device according to Modification 5 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure.
  • FIG. 11 is an enlarged cross-sectional view schematically showing one manufacturing process of the solid-state imaging device according to Modification 4 of the first embodiment of the present disclosure. It is sectional drawing which shows typically the light-shielding structure of the solid-state imaging device which concerns on the 2nd Embodiment of this indication. It is an expanded sectional view which shows typically the light-shielding structure of the solid-state imaging device concerning the 2nd Embodiment of this indication.
  • FIG. 13 is an enlarged cross-sectional view schematically showing a light-shielding structure of a solid-state imaging device according to Modification 6 of the second embodiment of the present disclosure.
  • FIG. 16 is an enlarged cross-sectional view schematically showing a light-shielding structure of a solid-state imaging device according to Modification 7 of the second embodiment of the present disclosure.
  • FIG. 16 is a block diagram illustrating a configuration example of an electronic device according to each embodiment of the present disclosure.
  • FIG. 1 is a system configuration diagram illustrating a schematic configuration example of a solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • a solid-state imaging device 1 that is a CMOS image sensor includes a pixel array unit 10, a system control unit 12, a vertical drive unit 13, a column read circuit unit 14, a column signal processing unit 15, and The horizontal drive unit 16 and the signal processing unit 17 are provided.
  • the pixel array unit 10, the system control unit 12, the vertical drive unit 13, the column read circuit unit 14, the column signal processing unit 15, the horizontal drive unit 16, and the signal processing unit 17 are electrically connected to each other on the same semiconductor substrate. It is provided on a plurality of laminated semiconductor substrates.
  • the pixel array section 10 is an effective unit pixel having a photoelectric conversion element (photodiode 21 (see FIG. 2)) capable of photoelectrically converting the amount of charge according to the amount of incident light, accumulating it internally, and outputting it as a signal.
  • photoelectric conversion element photodiode 21 (see FIG. 2)
  • unit pixel are two-dimensionally arranged in a matrix.
  • the pixel array unit 10 includes a dummy unit pixel having a structure without the photodiode 21, a light-shielding unit pixel in which light from the outside is blocked by shielding the light-receiving surface, and the like. , And may include regions arranged in rows and / or columns.
  • the light-shielding unit pixel may have the same configuration as the effective unit pixel 11 except that the light-receiving surface has a light-shielding structure. Further, hereinafter, the photocharge having the charge amount corresponding to the incident light amount may be simply referred to as “charge”, and the unit pixel 11 may be simply referred to as “pixel”.
  • a pixel drive line LD is formed for each row along the left-right direction (arrangement direction of pixels in a pixel row) in a matrix-shaped pixel array, and vertical pixel wiring is provided for each column.
  • the LVs are formed along the vertical direction (arrangement direction of pixels in the pixel column) in the drawing.
  • One end of the pixel drive line LD is connected to the output end corresponding to each row of the vertical drive unit 13.
  • the column read circuit unit 14 includes at least a circuit that supplies a constant current to each unit pixel 11 in a selected row in the pixel array unit 10 for each column, a current mirror circuit, and a changeover switch for the unit pixel 11 to be read.
  • the column readout circuit unit 14 constitutes an amplifier together with the transistor in the selected pixel in the pixel array unit 10, converts the photocharge signal into a voltage signal and outputs it to the vertical pixel wiring LV.
  • the vertical drive unit 13 includes a shift register, an address decoder, and the like, and drives each unit pixel 11 of the pixel array unit 10 at the same time for all pixels or in units of rows. Although not specifically shown in the drawings, the vertical drive unit 13 has a read scanning system and a sweep scanning system or a batch sweep and batch transfer system.
  • the read scanning system sequentially selects and scans the unit pixels 11 of the pixel array unit 10 row by row in order to read pixel signals from the unit pixels 11.
  • row driving rolling shutter operation
  • a sweeping scan is performed prior to the read scan by a shutter speed for a read row in which the read scan system performs the read scan.
  • the electronic shutter operation means an operation of discarding unnecessary photocharges accumulated in the photodiode 21 until immediately before and starting a new exposure (starting accumulation of photocharges).
  • the signal read by the read operation by the read scanning system corresponds to the amount of light incident after the read operation immediately before that or the electronic shutter operation.
  • the period from the read timing of the immediately previous read operation or the sweep timing of the electronic shutter operation to the read timing of the current read operation is the photocharge accumulation time (exposure time) in the unit pixel 11.
  • the time from batch sweep to batch transfer is the accumulation time (exposure time).
  • the pixel signal output from each unit pixel 11 in the pixel row selectively scanned by the vertical drive unit 13 is supplied to the column signal processing unit 15 through each vertical pixel wiring LV.
  • the column signal processing unit 15 performs, for each pixel column of the pixel array unit 10, predetermined signal processing on a pixel signal output from each unit pixel 11 of a selected row through the vertical pixel wiring LV, and after the signal processing, The pixel signal is temporarily held.
  • the column signal processing unit 15 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • the column signal processing unit 15 By the CDS processing by the column signal processing unit 15, fixed noise peculiar to pixels such as reset noise and threshold variation of the amplification transistor AMP is removed.
  • the column signal processing unit 15 may be configured to have, for example, an AD conversion function in addition to the noise removal processing so as to output a pixel signal as a digital signal.
  • the horizontal drive unit 16 includes a shift register, an address decoder, etc., and sequentially selects unit circuits corresponding to the pixel columns of the column signal processing unit 15. By the selective scanning by the horizontal driving unit 16, the pixel signals processed by the column signal processing unit 15 are sequentially output to the signal processing unit 17.
  • the system control unit 12 includes a timing generator that generates various timing signals, and based on the various timing signals generated by the timing generator, the vertical drive unit 13, the column signal processing unit 15, the horizontal drive unit 16, and the like. Drive control is performed.
  • the solid-state imaging device 1 further includes a signal processing unit 17 and a data storage unit (not shown).
  • the signal processing unit 17 has at least an addition processing function and performs various signal processing such as addition processing on the pixel signals output from the column signal processing unit 15.
  • the data storage unit temporarily stores the data required for the signal processing in the signal processing unit 17 during the signal processing.
  • the signal processing unit 17 and the data storage unit may be an external signal processing unit provided on a board different from the solid-state imaging device 1, for example, a DSP (Digital Signal Processor) or software processing. It may be mounted on the same substrate as 1.
  • DSP Digital Signal Processor
  • FIG. 2 is a circuit diagram showing a configuration example of the unit pixel 11 of the solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • the unit pixel 11 includes a photodiode (PD) 21.
  • the photodiode 21 is an example of a photoelectric conversion unit.
  • the photodiode 21 is formed, for example, by forming the p-type layer 21a on the substrate surface side of the p-type well layer 23 formed on the n-type substrate 22 and burying the n-type buried layer 21b.
  • the photodiode 21 is an embedded photodiode.
  • the n-type buried layer 21b has an impurity concentration that causes a depletion state when discharging charges.
  • the unit pixel 11 includes a TRY gate 24, a TX1 gate 25a, a TX2 gate 25b, and a charge holding unit (MEM) 26 in addition to the photodiode 21.
  • the TRY gate 24 is connected between the photodiode 21 and the charge holding unit 26.
  • the TX1 gate 25a and the TX2 gate 25b are arranged near the charge holding unit 26.
  • the charge holding portion 26 is formed, for example, by forming the p-type layer 26a on the substrate surface side of the p-type well layer 23 formed on the n-type substrate 22 and burying the n-type buried layer 26b.
  • the n-type buried layer 26b of the charge holding unit 26 may be formed by an n-type diffusion region.
  • the n-type diffusion region may be formed inside the p-type well layer 23, and the p-type layer 26a may be formed on the substrate surface side.
  • the dark current generated at the Si-SiO 2 interface can be suppressed from being accumulated in the n-type diffusion region of the charge holding unit 26, and thus the image quality of the solid-state imaging device 1 can be improved.
  • the TRY gate 24 photoelectrically converts by the photodiode 21 when the drive signal TRY is applied to the gate electrode, and transfers the charge accumulated inside the photodiode 21 to the charge holding unit 26. Further, the TRY gate 24 also functions as a gate for preventing charges from flowing back from the charge holding unit 26 to the photodiode 21.
  • the TX1 gate 25a functions as a gate when transferring charges from the charge holding unit 26 to a floating diffusion region (FD: Floating Diffusion) 28 described later.
  • the TX1 gate 25a also functions as a gate for holding the charge in the charge holding unit 26.
  • the TX2 gate 25b functions as a gate when transferring charges from the photodiode 21 to the charge holding unit 26.
  • the TX2 gate 25b also functions as a gate for holding the charges in the charge holding unit 26.
  • the charge holding unit 26 is modulated by applying the drive signal TX2 and the drive signal TX1 to the gate electrode of the TX2 gate 25b and the gate electrode of the TX1 gate 25a, respectively.
  • the drive signal TX2 and the drive signal TX1 are applied to the gate electrode of the TX2 gate 25b and the gate electrode of the TX1 gate 25a, respectively, whereby the potential of the charge holding portion 26 can be deepened.
  • the saturated charge amount of the charge holding unit 26 can be increased as compared with the case where no modulation is applied.
  • the unit pixel 11 further includes a TRG gate 27 and a floating diffusion region 28.
  • the TRG gate 27 transfers the charge accumulated in the charge holding unit 26 to the floating diffusion region 28 by applying the drive signal TRG to the gate electrode.
  • the floating diffusion region 28 is a charge-voltage conversion unit including an n-type layer, and converts the charge transferred from the charge holding unit 26 by the TRG gate 27 into a voltage.
  • the unit pixel 11 further includes a reset transistor (RST) 29, an amplification transistor (AMP) 30, and a selection transistor (SEL) 31.
  • RST reset transistor
  • AMP amplification transistor
  • SEL selection transistor
  • FIG. 2 shows an example in which n-channel MOS transistors are used for the reset transistor 29, the amplification transistor 30, and the selection transistor 31.
  • the configurations of the reset transistor 29, the amplification transistor 30, and the selection transistor 31 are not limited to the example shown in FIG.
  • the reset transistor 29 is connected between the power supply Vrst and the floating diffusion region 28.
  • the reset transistor 29 resets the floating diffusion region 28 by applying the drive signal RST to the gate electrode.
  • the amplification transistor 30 has a drain electrode connected to the power supply Vdd and a gate electrode connected to the floating diffusion region 28, and reads the voltage of the floating diffusion region 28.
  • the drain electrode of the selection transistor 31 is connected to the source electrode of the amplification transistor 30, and the source electrode is connected to the vertical signal line (VSL) 32.
  • the selection transistor 31 selects the unit pixel 11 from which the pixel signal is to be read by applying the drive signal SEL to the gate electrode.
  • the selection transistor 31 is connected between the source electrode of the amplification transistor 30 and the vertical signal line 32, but the selection transistor 31 is connected to the power supply Vdd and the drain electrode of the amplification transistor 30. You may connect in between.
  • one or more of the reset transistor 29, the amplification transistor 30, and the selection transistor 31 may be omitted depending on the pixel signal reading method.
  • the unit pixel 11 is provided with an overflow gate (OFG) 33 for preventing blooming.
  • the overflow gate 33 discharges the charges of the photodiode 21 to the n-type layer 34 connected to the power supply Vdd by applying the drive signal OFG to the gate electrode at the start of exposure.
  • the solid-state imaging device 1 having the unit pixel 11 described so far can realize global shutter operation (global exposure) by starting exposure of all pixels simultaneously and ending exposure of all pixels simultaneously. By this global shutter operation, it is possible to realize image pickup without distortion due to the exposure period in which all the pixels match.
  • the unit pixel 11 is formed by forming the n-type buried channel in the p-type p-type well layer 23, but the conductivity types may be opposite to each other. In this case, the potential relationships described below are all reversed.
  • FIG. 3 is a cross-sectional view schematically showing the light shielding structure of the solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • the layer 56 and the wiring layer 57 are laminated.
  • the LP-SiN layer 53 is an example of an insulating layer
  • the P-SiN layer 54 is an example of another insulating layer.
  • a gate electrode 58 is provided at a predetermined position inside the insulating multilayer film including the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54, and the SiO layer 55.
  • the back surface irradiation is performed in which the photodiode 21 is irradiated with light from the back surface side opposite to the front surface of the semiconductor layer 51 on which the wiring layer 57 is laminated.
  • Type image pickup device
  • a flattening film 61, a color filter 62, and a microlens 63 are laminated on the back surface side of the semiconductor layer 51 which is irradiated with light from the outside.
  • a support substrate is laminated below the wiring layer 57.
  • the back surface of the semiconductor layer 51 is also referred to as an incident surface
  • the front surface of the semiconductor layer 51 which is arranged at the boundary with the wiring layer 57, is also referred to as a boundary surface.
  • the surface of the photodiode 21 on the incident surface side of the semiconductor layer 51 is referred to as a light receiving surface
  • the surface opposite to the light receiving surface is referred to as a bottom surface.
  • the surface of the charge holding portion 26 on the incident surface side of the semiconductor layer 51 is also referred to as an upper surface
  • the surface opposite to the upper surface is also referred to as a bottom surface.
  • the semiconductor layer 51 includes, for example, silicon.
  • the semiconductor layer 51 has a plurality of photodiodes 21 and a plurality of charge holding units 26. It should be noted that one unit pixel 11 (see FIG. 1) is provided with a pair of photodiodes 21 and charge holding portions 26.
  • the SiO layer 52 is composed of, for example, a silicon oxide film.
  • the SiO layer 52 has a function of a gate insulating film between the semiconductor layer 51 and the gate electrode 58.
  • the gate electrode 58 corresponds to, for example, the gate electrode of the TRY gate 24 shown in FIG.
  • the LP (Low Pressure) -SiN layer 53 is composed of, for example, a silicon nitride film formed by a low pressure CVD (Chemical Vapor Deposition) method.
  • the LP-SiN layer 53 has a higher film density than the surrounding SiO layer 52, P-SiN layer 54 and SiO layer 55.
  • the P (Plasma) -SiN layer 54 is composed of, for example, a silicon nitride film formed by a plasma CVD method.
  • the SiO layer 55 is composed of, for example, a silicon oxide film.
  • the insulating multilayer film including the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54, and the SiO layer 55 described above is used as the TRY gate in the solid-state imaging device 1 according to the first embodiment. Used in forming device structures such as 24.
  • the SiO layer 52 may be set to a thickness of 10 nm or more, for example. This is, for example, a thickness necessary for processing adjustment of the depth of the groove penetrating the semiconductor layer 51 for forming the light shielding wall 60b (described later). On the other hand, since the SiO layer 52 also serves as an insulating film between the gate electrode 58 and the semiconductor layer 51, it is not desirable to make it too thick. Therefore, the thickness of the SiO layer 52 may be set in the range of 10 nm to 20 nm, for example.
  • the laminated film composed of the LP-SiN layer 53 and the P-SiN layer 54 is preferably set to have a thickness of 50 nm or more, for example. This is a thickness necessary for, for example, processing adjustment of the contact formed in the wiring layer 57 and processing control of a groove portion 51a (described later) that penetrates the semiconductor layer 51 for forming the light shielding wall 60b.
  • the thickness is, for example, a thickness necessary for preventing a groove for forming a contact from reaching the semiconductor layer 51 and preventing the semiconductor layer 51 from being damaged due to damage caused by processing the contact. Further, such a thickness is a thickness necessary for stopping the groove portion 51a penetrating the semiconductor layer 51 for forming the light shielding wall 60b with the laminated film.
  • the thickness of the laminated film formed of the LP-SiN layer 53 and the P-SiN layer 54 may be set in the range of 50 nm to 100 nm, for example.
  • the SiO layer 55 may be set to have a thickness of 25 nm or more, for example. This is, for example, a thickness required to prevent the SiO layer 55 from being damaged and the laminated film of the LP-SiN layer 53 and the P-SiN layer 54 from being exposed when the light shielding layer 56 is processed.
  • the thickness of the SiO layer 55 may be set in the range of 30 nm to 100 nm, for example.
  • the light shielding layer 56 is made of, for example, a metal film having a light shielding property.
  • the material of the light shielding layer 56 may be any material that shields light, and for example, tungsten (W), aluminum (Al), copper (Cu), or the like can be used.
  • the light shielding layer 56 prevents the light, which is not absorbed by the photodiode 21 and transmitted through the semiconductor layer 51, from entering the wiring layer 57. Accordingly, it is possible to prevent the light transmitted through the semiconductor layer 51 from entering the wiring layer 57, being reflected by the wiring film 57a of the wiring layer 57, and leaking to the adjacent charge holding portions 26 and the like.
  • FIG. 3 shows an example in which the light shielding layer 56 is arranged so as to cover the bottom surface side of the photodiode 21 and the charge holding portion 26, the arrangement of the light shielding layer 56 is not limited to such an example.
  • the light shielding layer 56 may be arranged so as to cover only the bottom surface side of the charge holding unit 26.
  • the wiring layer 57 has a plurality of wiring films 57a and an interlayer insulating film 57b.
  • the wiring film 57a is made of aluminum, copper or the like
  • the interlayer insulating film 57b is made of a silicon oxide film or the like.
  • an opening (not shown) is formed in the light shielding layer 56, and a through via (not shown) that penetrates the opening is formed.
  • a through via (not shown) that penetrates the opening is formed.
  • a groove 51 a and a groove 51 b are formed between the photodiode 21 and the charge holding portion 26 which are adjacent to each other in the semiconductor layer 51.
  • the groove 51a is formed so as to penetrate the semiconductor layer 51 from the incident surface of the semiconductor layer 51 in the depth direction.
  • the groove portion 51b is formed so as not to penetrate the semiconductor layer 51 and extend from the incident surface of the semiconductor layer 51 to the middle of the semiconductor layer 51 in the depth direction.
  • a multilayer film 59 and a light shielding portion 60 are provided on the groove portions 51a and 51b and the incident surface of the semiconductor layer 51.
  • the multilayer film 59 is formed on the incident surface of the semiconductor layer 51 and the inner walls of the grooves 51a and 51b.
  • the multilayer film 59 includes, for example, a fixed charge film, an antireflection film, and an insulating film.
  • the light shielding portion 60 formed on the surface of the multilayer film 59 is made of, for example, a metal film having a light shielding property.
  • the material of the light shielding portion 60 may be any material that shields light, and for example, tungsten, aluminum, copper or the like can be used.
  • the light shielding unit 60 suppresses the light incident from the incident surface of the semiconductor layer 51 from directly or indirectly leaking into the charge holding unit 26.
  • the light shielding portion 60 has a front light shielding portion 60a, a light shielding wall 60b, and a non-penetrating light shielding wall 60c.
  • the front light-shielding portion 60a covers a region of the incident surface of the semiconductor layer 51 except above the light-receiving surface of the photodiode 21. That is, the surface light-shielding portion 60a covers a region of the light-receiving surface of the semiconductor layer 51 except a region where light is incident on the photodiode 21.
  • the light shielding wall 60b penetrates the semiconductor layer 51 from the incident surface of the semiconductor layer 51 and reaches the bottom surface of the semiconductor layer 51.
  • the non-penetrating light-shielding wall 60c does not penetrate the semiconductor layer 51 and extends from the incident surface of the semiconductor layer 51 to the middle of the semiconductor layer 51.
  • the light shielding wall 60b is provided, for example, in a different unit pixel 11 and is arranged between the photodiode 21 and the charge holding unit 26 which are adjacent to each other.
  • the non-penetrating light shielding wall 60c is arranged, for example, between the photodiode 21 and the charge holding unit 26 in the same unit pixel 11.
  • an opening 53a is provided in the LP-SiN layer 53 so as to surround the groove 51a penetrating the semiconductor layer 51.
  • the opening 53a is provided in the region where the groove 51a is formed in the LP-SiN layer 53.
  • FIGS. 4A to 5C are enlarged cross-sectional views schematically showing one manufacturing process of the solid-state imaging device 1 in the reference example, which is an enlarged view of a region where the groove portion 51a and the light shielding layer 56 are close to each other.
  • the reference examples shown in FIGS. 4A to 4C show the case where the opening 53a is not provided in the LP-SiN layer 53.
  • the photodiode 21 and the charge holding portion 26 are attached to the semiconductor substrate 151 (see FIG. 9A) used to form the semiconductor layer 51. It is formed.
  • the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54, the SiO layer 55, the light shielding layer 56, and the wiring layer 57 are laminated. Then, a support substrate (not shown) is attached. Then, the semiconductor layer 51 is formed by grinding the back surface of the semiconductor substrate 151, and the state shown in FIG. 4A is obtained.
  • the groove portion 51a is formed between the photodiode 21 and the charge holding portion 26. ..
  • the groove 51a is formed, for example, by forming a hard mask (not shown) having a desired opening on the back surface of the semiconductor layer 51 and selectively etching the semiconductor layer 51 in the depth direction through the hard mask. It is formed.
  • the insulating multilayer film including the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54 and the SiO layer 55 is used as a stopper.
  • the film density of the LP-SiN layer 53 is higher than that of the SiO layer 52, the P-SiN layer 54 and the SiO layer 55, the LP-SiN layer 53 may not be sufficiently etched. Therefore, in the reference example, as shown in FIG. 4B, the LP-SiN layer 53 remains so as to project into the groove 51a.
  • the tip of the light shielding wall 60b does not have a rectangular shape but has a tapered wedge shape as shown in FIG. 4C. turn into.
  • the multilayer film 59 is formed by a method having high coverage such as ALD (Atomic Layer Deposition) method, it is formed not only on the inner wall of the groove 51a but also on the surface of the protruding LP-SiN layer 53. Because it will be done.
  • ALD Atomic Layer Deposition
  • the light L reaching the region where the groove 51 a and the light shielding layer 56 are close to each other from the inside of the photodiode 21 may not be shielded by the light shielding wall 60 b.
  • the unshielded light L is reflected by the light shielding layer 56, so that the light L leaks into the adjacent charge holding portions 26.
  • the tip of the light shielding wall 60b has a tapered wedge shape, so that the adjacent unit pixels 11 It becomes difficult to reduce the leakage of light from the.
  • 5A to 5C are enlarged cross-sectional views schematically showing one manufacturing process of the solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • the photodiode 21 and the charge holding portion 26 are formed on the semiconductor substrate 151 (see FIG. 9A) used to form the semiconductor layer 51. It
  • the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54, the SiO layer 55, the light shielding layer 56, and the wiring layer 57 are laminated. Then, a support substrate (not shown) is attached. As will be described in detail later, during the laminating step, the LP-SiN layer 53 is provided with an opening 53a, and the opening 53a is filled with the P-SiN layer 54.
  • the semiconductor layer 51 is formed by grinding the back surface of the semiconductor substrate 151, and the state shown in FIG. 5A is obtained.
  • a groove portion 51 a is formed between the photodiode 21 and the charge holding portion 26 in order to form the light shielding wall 60 b between the adjacent photodiode 21 and the charge holding portion 26. ..
  • the groove 51a is formed, for example, by forming a hard mask (not shown) having a desired opening on the back surface of the semiconductor layer 51 and selectively etching the semiconductor layer 51 in the depth direction through the hard mask. It is formed.
  • the insulating multilayer film including the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54 and the SiO layer 55 is used as a stopper.
  • the opening 53a is provided in advance in the region where the groove 51a is formed.
  • the LP-SiN layer 53 is not originally provided in the region where the groove 51a is formed, the LP-SiN layer 53 is not etched and remains in the groove 51a. Can be suppressed.
  • a multilayer film 59 is formed on the inner wall of the groove 51a by using the ALD method or the like, and then the inside of the groove 51a is filled with a metal film to form a light shielding wall 60b.
  • the tip shape of the light shielding wall 60b has a rectangular shape similar to the shape of the groove portion 51a.
  • the light L that reaches the region where the groove 51a and the light shielding layer 56 are close to each other from the inside of the photodiode 21 can be blocked by the light shielding wall 60b. Therefore, according to the first embodiment, it is possible to reduce the leakage of light from the adjacent unit pixels 11.
  • the size of the opening 53a is preferably larger than the portion of the groove 51a surrounded by the opening 53a when viewed from the light incident side. As a result, it is possible to further suppress the LP-SiN layer 53 from remaining so as to project into the groove 51a when forming the groove 51a.
  • the LP-SiN layer 53 which is an example of an insulating layer, may be composed of a silicon nitride film formed by a low pressure CVD method. Thereby, a highly reliable transistor can be formed in the solid-state imaging device 1.
  • the LP-SiN layer 53 is composed of the silicon nitride film formed by the low pressure CVD method, but the material of the LP-SiN layer 53 is not limited to this example. ..
  • the LP-SiN layer 53 is formed by the low pressure CVD method as long as it has a higher film density than the surrounding SiO layer 52, P-SiN layer 54 and SiO layer 55. Also, a material different from the silicon nitride film may be used.
  • the insulating multilayer film used when forming a device structure such as the TRY gate 24 and used as a stopper when forming the groove 51a has a four-layer structure.
  • the insulating multilayer film is not limited to the four-layer structure of the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54, and the SiO layer 55, and may be a multilayer structure including the LP-SiN layer 53.
  • FIGS. 6 to 8. are diagrams schematically showing the planar structure of the solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • FIG. 6 shows a cross section near the depth D1 shown in FIG. 3
  • FIG. 7 shows a cross section near the depth D2 shown in FIG. 3
  • FIG. 8 shows a cross section near the depth D3 shown in FIG. Indicates.
  • different hatching is added to each of the light-shielding walls 60b and the non-penetrating light-shielding walls 60c so that they can be easily identified.
  • description will be made using the vertical and horizontal directions in FIGS. 6 to 8.
  • one unit pixel 11 is shown as the center, and a part of the unit pixels 11 around it is also shown.
  • the arrangement of each unit in the vertically adjacent unit pixel 11 is similar to the arrangement of the unit pixel 11 shown in the center, and the arrangement of each unit in the unit pixels 11 adjacent to the left and right is the unit shown in the center.
  • the pixels 11 are symmetrical with respect to the arrangement of the pixels 11.
  • a TRY gate 24, a TX2 gate 25b, a TX1 gate 25a, and a TRG gate 27 are arranged on the photodiode 21 from left to right.
  • the contact 70a and the contact 70b are arranged side by side in the approximate center of the TRY gate 24, and the contact 70c and the contact 70d are arranged side by side in the approximate center of the TX2 gate 25b. Further, a contact 70e and a contact 70f are arranged side by side in the left-right direction at substantially the center of the TX1 gate 25a. The contacts 70a to 70f are arranged side by side in a row.
  • a contact 70g and a contact 70h are arranged vertically. Then, the charge holding unit 26 is arranged so as to substantially overlap the TRY gate 24, the TX2 gate 25b, and the TX1 gate 25a.
  • a gate portion 29a of the reset transistor 29 (see FIG. 2)
  • a gate portion 30a of the amplification transistor 30 (see FIG. 2)
  • a gate portion 31a of the selection transistor 31 (see FIG. 2). It is arranged so that it is lined up and down.
  • a contact 70i is arranged on the gate portion 29a, and a contact 70j is arranged on the lower end of the gate portion 29a.
  • a contact 70k is arranged between the gate portion 29a and the gate portion 30a.
  • a contact 70l and a contact 70m are arranged in the vertical direction at substantially the center of the gate portion 30a.
  • the contacts 70i to 70m are arranged side by side in a line up and down.
  • a contact 70n and a contact 70o are arranged side by side between the gate portion 30a and the gate portion 31a, and a contact 70p and a contact 70q are arranged side by side at the substantially center of the gate portion 31a. To be done. Under the gate portion 31a, the contacts 70r and the contacts 70s are arranged side by side in the left-right direction.
  • the contact 70n, the contact 70p, and the contact 70r are arranged vertically in a line. Further, the contact 70o, the contact 70q, and the contact 70s are arranged vertically in a line.
  • An overflow gate 33 is arranged to the left of the photodiode 21. Above the inside of the overflow gate 33, the contacts 70t and the contacts 70u are arranged vertically. The contact 70v is arranged in the recessed portion at the lower end of the overflow gate 33, and the contact 70w is arranged under the overflow gate 33. The contacts 70t to 70w are arranged vertically in a line.
  • the periphery (side surface) of the photodiode 21 is surrounded by the light shielding wall 60b and the non-penetrating light shielding wall 60c of the light shielding unit 60.
  • the light-shielding wall 60b and the non-penetrating light-shielding wall 60c are connected without interruption in a direction parallel to the incident surface of the semiconductor layer 51, and surround the periphery (side surface) of the photodiode 21 without interruption.
  • the non-penetrating light-shielding wall 60c is also connected without interruption to the unit pixels 11 that are adjacent to the left and right.
  • the light shielding wall 60b of the light shielding portion 60 surrounding the photodiode 21 is arranged between the photodiode 21 and the TX1 gate 25a and the TX2 gate 25b in the same unit pixel 11 as the photodiode 21.
  • the light blocking wall 60b is arranged between the photodiode 21 and the charge holding portions 26 of the unit pixels 11 that are vertically adjacent to each other.
  • a non-penetrating light-shielding wall 60c is arranged in a portion other than the above in the light-shielding portion 60 surrounding the periphery of the photodiode 21. Specifically, the non-penetrating light shielding wall 60c is arranged between the photodiode 21 and the unit pixels 11 that are adjacent to each other on the left and right. This is for forming the gate portion and contact of each transistor.
  • a non-penetrating light shielding wall 60c is arranged between the photodiode 21 and the TRY gate 24 in the same unit pixel 11. This is to ensure a path for the charge to flow from the photodiode 21 to the charge holding unit 26.
  • the non-penetrating light shielding wall 60c is arranged at a connecting portion (a portion where the non-penetrating light shielding wall 60c intersects) between the non-penetrating light shielding wall 60c extending in the left-right direction and the non-penetrating light shielding wall 60c extending in the vertical direction. This is because if the light shielding wall 60b is formed in this portion, etching may be accelerated by the microloading phenomenon and the light shielding wall 60b may reach the wiring layer 57.
  • the side surface of the photodiode 21 is surrounded by the non-penetrating light shielding wall 60c and the light shielding wall 60b. Accordingly, it is possible to prevent the light incident on the incident surface of the semiconductor layer 51 from passing through the photodiode 21 and leaking to the adjacent photodiode 21, the charge holding portion 26, or the like.
  • the first embodiment it is possible to suppress the generation of optical noise due to light leaking into the adjacent photodiode 21 or charge holding unit 26.
  • the light-shielding wall 60b is penetrated from the semiconductor layer 51 to enlarge the light-shielding region, so that the incidence of light on the charge holding portion 26 can be further suppressed.
  • the pinning is strengthened by applying the negative bias to the light shielding wall 60b, so that the generation of the dark current can be suppressed.
  • the p-type well layer 23 of the semiconductor layer 51 can be made to have a low concentration, so that the surface charge density Qs of the semiconductor layer 51 and the capacity of the charge holding portion 26 can be increased. Therefore, according to the first embodiment, the pixel characteristics can be improved.
  • the shaded portion in FIG. 7 indicates the area where the front light-shielding portion 60a is arranged. As shown in FIG. 7, the front light-shielding portion 60 a covers the area of the incident surface of the semiconductor layer 51 except the light-receiving surface of the photodiode 21.
  • the area of the incident surface of the semiconductor layer 51 except the area where the light is incident on the photodiode 21 is covered with the surface light shielding portion 60a.
  • the first embodiment it is possible to prevent the light that has entered the incident surface of the semiconductor layer 51 from entering the region of the photodiode 21 other than the light receiving surface.
  • the shaded portion in FIG. 8 indicates the region where the light shielding layer 56 is arranged. As shown in FIG. 8, the light shielding layer 56 is arranged in a region excluding the active region in the boundary surface of the semiconductor layer 51 and the region in which the contacts 70a to 70w are arranged.
  • the bottom surface of the photodiode 21 is entirely covered with the light shielding layer 56. Further, the bottom surface of the charge holding portion 26 is substantially covered with the light shielding layer 56, except for the active area on the boundary surface of the semiconductor layer 51 and the area where the contacts 70a to 70f are arranged.
  • the light shielding layer 56 on the bottom surface of the semiconductor layer 51, the light incident on the incident surface of the semiconductor layer 51 passes through the inside of the photodiode 21 and is reflected by the wiring film 57a, and the adjacent photodiode 21 and Leakage into the charge holding portion 26 and the like can be suppressed.
  • the first embodiment it is possible to suppress the generation of optical noise due to light leaking into the adjacent photodiode 21 or charge holding unit 26.
  • FIGS. 9A to 10 are enlarged cross-sectional views schematically showing one manufacturing process of the solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • a SiO layer 52 having a predetermined thickness is formed on the surface of the semiconductor substrate 151 used for forming the semiconductor layer 51 (see FIG. 3) by a known method. Subsequently, an LP-SiN layer 53 having a predetermined thickness is formed on the SiO layer 52 by a low pressure CVD method or the like.
  • an opening 53a is formed in a region where a groove 51a will be formed later.
  • the opening 53a forms, for example, a hard mask (not shown) having a desired opening on the surface of the LP-SiN layer 53, and the LP-SiN layer 53 is selectively formed in the depth direction through the hard mask. It is formed by dry etching.
  • a P-SiN layer 54 having a predetermined thickness is formed on the LP-SiN layer 53 by a plasma CVD method or the like so as to fill the opening 53a.
  • a SiO layer 55 having a predetermined thickness is formed on the P-SiN layer 54 by a known method, and a light shielding layer 56 having a predetermined thickness is formed on the SiO layer 55.
  • the film is formed by the method.
  • the wiring layer 57 (see FIG. 3) is formed on the light shielding layer 56 by a known method, and the support substrate is bonded onto the wiring layer 57. Then, the back surface of the semiconductor substrate 151 is ground by a known method to form the semiconductor layer 51 having a predetermined thickness. As a result, the state shown in FIG. 5A is obtained.
  • a groove 51a is formed between the photodiode 21 and the charge holding portion 26.
  • the groove 51a is formed, for example, by forming a hard mask (not shown) having a desired opening on the back surface of the semiconductor layer 51 and selectively etching the semiconductor layer 51 in the depth direction through the hard mask. It is formed.
  • the etching process for forming the groove 51a is performed by using the insulating multilayer film including the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54 and the SiO layer 55 as a stopper. Good to do.
  • the etching process for forming the groove 51a reaches the light-shielding layer 56 made of a metal film, metal such as tungsten is released from the exposed light-shielding layer 56 to the outside, and the device under formation is formed. May be contaminated with such metal. The contamination may deteriorate the dark characteristics of the device.
  • the first embodiment by using the above-mentioned insulating multilayer film as the stopper, it is possible to prevent the etching process for forming the groove 51a from reaching the light shielding layer 56. Therefore, according to the first embodiment, metal contamination caused by the light shielding layer 56 can be suppressed, so that the dark characteristics of the device can be favorably maintained.
  • a multilayer film 59 is formed on the inner wall of the groove 51a by using the ALD method or the like, and the inside of the groove 51a is filled with a metal film by a known method to form a light shielding wall 60b.
  • the metal film covering the light receiving surface of the photodiode 21 is etched to form an opening, and the flattening film 61, the color filter 62, the microlens 63, etc. are formed.
  • the unit pixel 11 of the solid-state imaging device 1 according to the embodiment is completed.
  • FIG. 10 is a flowchart showing the procedure of the manufacturing process of the solid-state imaging device 1 according to the first embodiment of the present disclosure.
  • the SiO layer 52 is formed on the surface of the semiconductor substrate 151 (step S101).
  • the LP-SiN layer 53 is formed on the SiO layer 52 (step S102).
  • the opening 53a is formed in a predetermined region of the LP-SiN layer 53 (step S103). Then, the P-SiN layer 54 is formed on the LP-SiN layer 53 so as to fill the opening 53a (step S104).
  • the SiO layer 55 is formed on the P-SiN layer 54 (step S105), and the light shielding layer 56 is formed on the SiO layer 55 (step S106).
  • the wiring layer 57 is formed on the light shielding layer 56 (step S107), and the support substrate is attached to the wiring layer 57 (step S108).
  • step S109 the back surface of the semiconductor substrate 151 is ground (step S109) to form the semiconductor layer 51.
  • the groove 51a is formed in the depth direction from the ground surface toward the opening 53a (step S110).
  • the multilayer film 59 is formed on the inner wall of the groove 51a (step S111). Then, the light shielding wall 60b is formed in the groove 51a by filling the inside of the groove 51a with a metal film (step S112), and the process is completed.
  • FIG. 11 is an enlarged cross-sectional view schematically showing the light shielding structure of the solid-state imaging device 1 according to Modification 1 of the first embodiment of the present disclosure, and is a drawing corresponding to FIG. 5C of the first embodiment. ..
  • an opening 56a is provided in the light shielding layer 56 so as to surround the groove 51a penetrating the semiconductor layer 51.
  • the opening 56a is provided in the region of the light shielding layer 56 where the groove 51a is formed.
  • the light shielding wall 60b is provided so as to reach the opening 56a.
  • a light shielding wall 60b is provided so as to penetrate the opening 56a.
  • the light shielding wall 60b so as to penetrate the opening 56a, as shown in FIG. 11, the light L reaching the region where the groove 51a and the light shielding layer 56 are close to each other from inside the photodiode 21 is provided. It can be blocked by the light blocking wall 60b. As a result, the leakage of light from the adjacent unit pixels 11 can be reduced.
  • the opening 56a is provided in advance in the region where the groove 51a is formed, so that the light shielding layer 56 is prevented from being exposed to the outside during the etching process for forming the groove 51a. You can Therefore, according to the first modification, it is possible to suppress metal contamination due to the light shielding layer 56, and thus it is possible to favorably maintain the dark characteristics of the device.
  • the size of the opening 56a when viewed from the light incident side, may be larger than the portion of the groove 51a surrounded by the opening 56a. Thereby, it is possible to further suppress the light shielding layer 56 from being exposed to the outside during the etching process for forming the groove 51a.
  • the metal contamination caused by the light shielding layer 56 can be further suppressed, so that the dark characteristics of the device can be more favorably maintained.
  • FIG. 12 is an enlarged cross-sectional view schematically showing the light shielding structure of the solid-state imaging device 1 according to the modified example 2 of the first embodiment of the present disclosure.
  • the light shielding wall 60b may be provided so that the tip portion of the light shielding wall 60b is located inside the opening 56a. That is, the tip of the light shielding wall 60b may be disposed between the upper surface (the surface on the SiO layer 55 side) 56b of the light shielding layer 56 and the lower surface (the surface on the wiring layer 57 side) 56c of the light shielding layer 56. ..
  • the light shielding wall 60b is provided so that the tip end portion is arranged inside the opening portion 56a, so that the light reaching the region where the groove portion 51a and the light shielding layer 56 are close to each other from the inside of the photodiode 21 is shielded by the light shielding wall. It can be blocked by 60b.
  • FIG. 13 is an enlarged cross-sectional view schematically showing the light-shielding structure of the solid-state imaging device 1 according to Modification 3 of the first embodiment of the present disclosure.
  • the light shielding wall 60b may be provided so that the tip of the light shielding wall 60b reaches the opening 56a. That is, the tip of the light shielding wall 60b may be arranged so as to be substantially flush with the upper surface 56b of the light shielding layer 56.
  • the light shielding wall 60b By thus providing the light shielding wall 60b so that the tip portion reaches the opening 56a, the light shielding wall 60b shields the light reaching the region where the groove 51a and the light shielding layer 56 are close to each other from the inside of the photodiode 21. You can
  • FIG. 14 is an enlarged cross-sectional view schematically showing the light shielding structure of the solid-state imaging device 1 according to the modified example 4 of the first embodiment of the present disclosure.
  • a wall portion 64 may be provided in the wiring layer 57 adjacent to the opening portion 56a and arranged so as to block between the light shielding layer 56 and the wiring film 57a of the wiring layer 57.
  • the wall portion 64 is composed of a metal film having a light shielding property.
  • the material of the wall 64 may be any material that blocks light, and for example, tungsten (W), aluminum (Al), copper (Cu), or the like can be used.
  • FIG. 15 is an enlarged cross-sectional view schematically showing the light-shielding structure of the solid-state imaging device 1 according to Modification 5 of the first embodiment of the present disclosure.
  • the wall portion 64 may be arranged so as not to contact the light shielding layer 56 but contact only the wiring film 57a. This also makes it possible to prevent the light L reflected by the tip of the light shielding wall 60b from entering between the light shielding layer 56 and the wiring film 57a.
  • FIGS. 16A to 16G are enlarged cross-sectional views schematically showing one manufacturing process of the solid-state imaging device 1 according to Modification 4 of the first embodiment of the present disclosure.
  • the manufacturing process of the modified example 4 will be described below, but the manufacturing process described below can be appropriately applied to the manufacturing process of other modified examples. Further, the steps of forming the SiO layer 52, the LP-SiN layer 53 having the opening 53a, the P-SiN layer 54, the SiO layer 55, and the light shielding layer 56 on the semiconductor substrate 151 are shown in FIG. Since it is shown in FIG. 9D, details of this step are omitted.
  • an opening 56a is formed in a region where a groove 51a will be formed later.
  • the opening 56a is formed by, for example, forming a hard mask (not shown) having a desired opening on the surface of the light shielding layer 56 and selectively etching the light shielding layer 56 in the depth direction through the hard mask. Is formed by.
  • an interlayer insulating film 57b1 having a predetermined thickness is formed on the light shielding layer 56 by a known method so as to fill the opening 56a.
  • the interlayer insulating film 57b1 is an interlayer insulating film provided between the light shielding layer 56 and the wiring film 57a1 (see FIG. 16G) closest to the light shielding layer 56 in the interlayer insulating film 57b.
  • the opening 57ba is formed in the region where the wall 64 is formed.
  • the opening 57ba is formed, for example, by forming a hard mask (not shown) having a desired opening on the surface of the interlayer insulating film 57b1 and selectively etching the interlayer insulating film 57b1 in the depth direction through the hard mask. It is formed by
  • the wall 57 is formed by filling the opening 57ba with a metal film by a known method and planarizing the surface by CMP (Chemical Mechanical Polishing) or the like. ..
  • an interlayer insulating film 57b2 having a predetermined thickness is formed on the interlayer insulating film 57b1 by a known method.
  • the interlayer insulating film 57b2 is an interlayer insulating film provided in the same layer of the interlayer insulating film 57b as the wiring film 57a1 closest to the light shielding layer 56.
  • an opening 57bb is formed in the region where the wiring film 57a is formed in the interlayer insulating film 57b2.
  • the opening 57bb forms, for example, a hard mask (not shown) having a desired opening on the surface of the interlayer insulating film 57b2, and the interlayer insulating film 57b2 is selectively etched in the depth direction through the hard mask. It is formed by
  • a wiring film 57a1 is formed by embedding the opening 57bb with a metal film by a known method and flattening the surface by CMP or the like. Then, the wiring layer 57 is formed by forming the other wiring film 57a and the interlayer insulating film 57b by the same method.
  • the wall portion 64 is formed so as to be in contact with at least the wiring film 57a (for example, the wiring film 57a1), so that the wall portion 64 is formed in parallel with the normal wiring layer 57 forming process. be able to.
  • the support substrate is bonded onto the wiring layer 57. Then, the back surface of the semiconductor substrate 151 is ground to form the semiconductor layer 51 having a predetermined thickness.
  • a groove 51a is formed between the photodiode 21 and the charge holding portion 26.
  • the groove 51a is formed, for example, by forming a hard mask (not shown) having a desired opening on the back surface of the semiconductor layer 51 and selectively etching the semiconductor layer 51 in the depth direction through the hard mask. It is formed.
  • the multilayer film 59 is formed on the inner wall of the groove 51a by using the ALD method or the like, and the inside of the groove 51a is filled with the metal film to form the light shielding wall 60b, thereby forming the light shielding structure of the modified example 4 shown in FIG. Can be realized.
  • the opening 53a be provided in advance in the region where the groove 51a is formed in the LP-SiN layer 53. Accordingly, when the groove 51a is formed so as to reach the light shielding layer 56, it is possible to prevent the groove 51a from being deformed from a desired shape due to the LP-SiN layer 53 remaining in the groove 51a.
  • FIG. 17 is a sectional view schematically showing the light shielding structure of the solid-state imaging device 1A according to the second embodiment of the present disclosure.
  • the solid-state imaging device 1A according to the second embodiment is a backside illumination CMOS image sensor in which the charge holding unit 26 is not provided. Therefore, the semiconductor layer 51 of the solid-state imaging device 1A includes a plurality of photodiodes 21, and one unit pixel 11 (see FIG. 1) of the solid-state imaging device 1A is provided with one photodiode 21.
  • a groove 51a is formed between the adjacent photodiodes 21.
  • the groove 51a is formed so as to penetrate the semiconductor layer 51 from the incident surface of the semiconductor layer 51, as in the first embodiment.
  • a multilayer film 59 and a light shielding portion 60 are provided on the incident surface of the semiconductor layer 51 and the groove portion 51a.
  • the multilayer film 59 is formed on the incident surface of the semiconductor layer 51 and the inner wall of the groove 51a.
  • the light shielding unit 60 suppresses the light incident from the incident surface of the semiconductor layer 51 from directly or indirectly leaking into the adjacent photodiode 21.
  • the light shield 60 has a front light shield 60a and a light shield wall 60b.
  • the front light-shielding portion 60a covers a region of the incident surface of the semiconductor layer 51 except above the light-receiving surface of the photodiode 21. That is, the surface light-shielding portion 60a covers a region of the light-receiving surface of the semiconductor layer 51 except a region where light is incident on the photodiode 21.
  • the light shielding wall 60b extends from the incident surface of the semiconductor layer 51 through the semiconductor layer 51 to the bottom surface of the semiconductor layer 51.
  • the light shielding wall 60b is arranged, for example, between the photodiodes 21 adjacent to each other.
  • the opening 53a is provided in the LP-SiN layer 53 so as to surround the groove 51a penetrating the semiconductor layer 51.
  • the opening 53a is provided in the region where the groove 51a is formed in the LP-SiN layer 53.
  • the LP-SiN layer 53 is not provided in the region where the groove 51a is formed, it is possible to prevent the LP-SiN layer 53 from remaining in the groove 51a without being etched.
  • FIG. 18 is an enlarged cross-sectional view schematically showing the light shielding structure of the solid-state imaging device 1A according to the second embodiment of the present disclosure.
  • the light L that reaches the region where the groove 51a and the light shielding layer 56 are close to each other from the inside of the photodiode 21 can be blocked by the light shielding wall 60b. Therefore, according to the second embodiment, it is possible to reduce the leakage of light from the adjacent unit pixels 11.
  • the size of the opening 53a is preferably larger than the portion of the groove 51a surrounded by the opening 53a when viewed from the light incident side. As a result, it is possible to further suppress the LP-SiN layer 53 from remaining so as to project into the groove 51a when forming the groove 51a.
  • the LP-SiN layer 53 which is an example of an insulating layer, may be composed of a silicon nitride film formed by a low pressure CVD method.
  • a highly reliable transistor can be formed in the solid-state imaging device 1A.
  • the LP-SiN layer 53 is formed of the silicon nitride film formed by the low pressure CVD method, but the material of the LP-SiN layer 53 is not limited to this example. ..
  • the LP-SiN layer 53 is formed by the low pressure CVD method as long as it has a higher film density than the surrounding SiO layer 52, P-SiN layer 54 and SiO layer 55. Also, a material different from the silicon nitride film may be used.
  • the etching process for forming the groove 51a is performed using the insulating multilayer film including the SiO layer 52, the LP-SiN layer 53, the P-SiN layer 54, and the SiO layer 55 as a stopper. Good.
  • FIG. 19 is an enlarged cross-sectional view schematically showing the light shielding structure of the solid-state imaging device 1A according to Modification 6 of the second embodiment of the present disclosure.
  • an opening 56a is provided in the light shielding layer 56 so as to surround the groove 51a penetrating the semiconductor layer 51.
  • the opening 56a is provided in the region of the light shielding layer 56 where the groove 51a is formed.
  • the light shielding wall 60b is provided so as to reach the opening 56a.
  • a light shielding wall 60b is provided so as to penetrate the opening 56a.
  • the light shielding wall 60b so as to penetrate the opening 56a, as shown in FIG. 19, the light L reaching the region where the groove 51a and the light shielding layer 56 are close to each other from inside the photodiode 21 is provided. It can be blocked by the light blocking wall 60b. Therefore, leakage of light from the adjacent unit pixels 11 can be reduced.
  • Modification 6 by providing the opening 56a in advance in the region where the groove 51a is formed, it is possible to prevent the light shielding layer 56 from being exposed to the outside during the etching process for forming the groove 51a. You can Therefore, according to the modified example 6, since metal contamination caused by the light shielding layer 56 can be suppressed, the dark characteristics of the device can be favorably maintained.
  • FIG. 20 is an enlarged cross-sectional view schematically showing the light-shielding structure of the solid-state imaging device 1A according to Modification 7 of the second embodiment of the present disclosure.
  • the wall portion 64 that is adjacent to the opening portion 56a and that is arranged so as to block between the light shielding layer 56 and the wiring film 57a of the wiring layer 57 is provided. It is provided in the wiring layer 57.
  • the modification 7 shows the example in which the wall portion 64 is provided so as to be in contact with both the light shielding layer 56 and the wiring film 57a, the light shielding layer 56 is not contacted but only the wiring film 57a is contacted.
  • the wall portion 64 may be arranged in the wall. This also makes it possible to prevent the light L reflected by the tip of the light shielding wall 60b from entering between the light shielding layer 56 and the wiring film 57a.
  • the present disclosure is not limited to the application to the solid-state imaging device. That is, the present disclosure is applicable to general electronic devices including a solid-state imaging device, such as a camera module, an imaging device, a mobile terminal device having an imaging function, or a copying machine using the solid-state imaging device for an image reading unit. Applicable.
  • imaging devices include digital still cameras and video cameras.
  • mobile terminal device having such an imaging function examples include a smartphone and a tablet terminal.
  • FIG. 21 is a block diagram showing a configuration example of the electronic device 100 according to each embodiment of the present disclosure.
  • the electronic device 100 in FIG. 21 is, for example, an electronic device such as an imaging device such as a digital still camera or a video camera, or a mobile terminal device such as a smartphone or a tablet terminal.
  • the electronic device 100 includes a solid-state imaging device 101, a DSP circuit 102, a frame memory 103, a display unit 104, a recording unit 105, an operation unit 106, and a power supply unit 107.
  • the DSP circuit 102, the frame memory 103, the display unit 104, the recording unit 105, the operation unit 106, and the power supply unit 107 are connected to each other via a bus line 108.
  • the solid-state imaging device 101 takes in incident light (image light) from a subject through an optical lens system (not shown), and converts the light amount of the incident light imaged on the imaging surface into an electric signal on a pixel-by-pixel basis. And outputs as a pixel signal.
  • the solid-state imaging device 101 corresponds to the solid-state imaging device 1 according to the first embodiment and the solid-state imaging device 1A according to the second embodiment described above.
  • the DSP circuit 102 is a camera signal processing circuit that processes a signal supplied from the solid-state imaging device 101.
  • the frame memory 103 temporarily holds the image data processed by the DSP circuit 102 in frame units.
  • the display unit 104 is made up of a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 101.
  • the recording unit 105 records image data of a moving image or a still image captured by the solid-state imaging device 101 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 106 issues operation commands for various functions of the electronic device 100 in accordance with a user operation.
  • the power supply unit 107 appropriately supplies various power supplies serving as operating power supplies of the DSP circuit 102, the frame memory 103, the display unit 104, the recording unit 105, and the operation unit 106 to these supply targets.
  • the insulating layer is The solid-state imaging device according to (1) or (2), which includes an LP (Low Pressure) -SiN film.
  • the light shielding layer is The solid-state imaging device according to (4), including an opening that surrounds the groove.
  • the light shielding wall is The solid-state imaging device according to (5) or (6), which reaches the opening of the light shielding layer.
  • a wiring film provided on the side opposite to the insulating layer of the light shielding layer, A wall portion that is adjacent to the opening of the light-shielding layer and that is provided so as to block between the light-shielding layer and the wiring film;
  • the solid-state imaging device according to any one of (5) to (7) above.
  • a semiconductor layer provided with a plurality of photoelectric conversion units, In the semiconductor layer, a light shielding wall provided inside a groove formed in the depth direction from the light incident side between adjacent photoelectric conversion units, An insulating layer provided on the side opposite to the light incident side of the semiconductor layer and having an opening surrounding the groove;
  • a solid-state imaging device including.
  • the insulating layer is The solid-state imaging device according to (9) or (10), which includes an LP (Low Pressure) -SiN film.
  • the light shielding layer is The solid-state imaging device according to (12), which includes an opening that surrounds the groove.
  • the solid-state imaging device according to (13), wherein the size of the opening of the light shielding layer is larger than that of the groove surrounded by the opening when viewed from the light incident side.
  • the light shielding wall is The solid-state imaging device according to (13) or (14), which reaches the opening of the light shielding layer.
  • a wiring film provided on the side opposite to the insulating layer of the light shielding layer, A wall portion that is adjacent to the opening of the light-shielding layer and that is provided so as to block between the light-shielding layer and the wiring film; The solid-state imaging device according to any one of (13) to (15) above.
  • a step of forming an insulating layer on the semiconductor substrate Forming an opening in a predetermined region of the insulating layer, A step of forming another insulating layer so as to fill the opening, Grinding the surface of the semiconductor substrate opposite to the side on which the insulating layer is formed, Forming a groove in the depth direction from the ground surface of the semiconductor substrate toward the opening, Forming a light blocking wall inside the groove, And a method for manufacturing a solid-state imaging device including.
  • the step of forming the groove The method for manufacturing a solid-state imaging device according to (17), wherein an insulating multilayer film including the insulating layer and the another insulating layer is used as a stopper.
  • a semiconductor layer provided with a plurality of photoelectric conversion units, In the semiconductor layer, a light shielding wall provided inside a groove formed in the depth direction from the light incident side between adjacent photoelectric conversion units, An insulating layer provided on the side opposite to the light incident side of the semiconductor layer and having an opening surrounding the groove; An electronic device including a solid-state imaging device including.
  • Photodiode an example of photoelectric conversion unit
  • Photodiode an example of photoelectric conversion unit
  • 26 Charge Retaining Section 51 Semiconductor Layers 51a, 51b Groove Sections 52, 55 SiO Layer 53 LP-SiN Layer (an example of an insulating layer) 53a Opening 54 P-SiN layer (an example of another insulating layer) 56
  • Light-shielding layer 56a Opening 57 Wiring layers 57a, 57a1 Wiring films 57b, 57b1, 57b2 Interlayer insulating film
  • 60b Light-shielding wall 64 Wall portion 100 Electronic device

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Abstract

本開示に係る固体撮像装置（１）は、半導体層（５１）と、遮光壁（６０ｂ）と、絶縁層とを備える。半導体層（５１）は、複数の光電変換部と、光電変換部により生成される電荷を保持する複数の電荷保持部（２６）とが設けられる。遮光壁（６０ｂ）は、半導体層（５１）において、隣接する光電変換部と電荷保持部（２６）との間に光入射側から深さ方向に形成される溝部（５１ａ）の内部に設けられる。絶縁層は、半導体層（５１）の光入射側とは反対側に設けられ、溝部（５１ａ）を囲む開口部（５３ａ）を有する。

Description

固体撮像装置、固体撮像装置の製造方法および電子機器
　本開示は、固体撮像装置、固体撮像装置の製造方法および電子機器に関する。
　近年、裏面照射型のＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサにおいて、隣接する単位画素同士の間に壁状の遮光壁を形成することにより、隣接する単位画素からの光の漏れ込みを低減させる技術がある（たとえば、特許文献１参照）。
特開２０１３－１９１８６９号公報
　しかしながら、上記の従来技術では、遮光壁による遮光性が十分でないことから、隣接する単位画素から光の漏れ込みを低減させることについて改善の余地があった。
　そこで、本開示では、隣接する単位画素からの光の漏れ込みを低減させることができる固体撮像装置、固体撮像装置の製造方法および電子機器を提案する。
　本開示によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、遮光壁と、絶縁層とを備える。半導体層は、複数の光電変換部と、前記光電変換部により生成される電荷を保持する複数の電荷保持部とが設けられる。遮光壁は、前記半導体層において、隣接する前記光電変換部と前記電荷保持部との間に光入射側から深さ方向に形成される溝部の内部に設けられる。絶縁層は、前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する。
　また、本開示によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、遮光壁と、絶縁層とを備える。半導体層は、複数の光電変換部が設けられる。遮光壁は、前記半導体層において、隣接する前記光電変換部同士の間に光入射側から深さ方向に形成される溝部の内部に設けられる。絶縁層は、前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する。
　また、本開示によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、半導体基板に絶縁層を形成する工程と、前記絶縁層の所定の領域に開口部を形成する工程と、前記開口部を埋めるように別の絶縁層を形成する工程と、前記半導体基板の前記絶縁層が形成された側とは反対側の面を研削する工程とを含む。また、固体撮像装置の製造方法は、前記半導体基板の研削された面から前記開口部に向かって深さ方向に溝部を形成する工程と、前記溝部の内部に遮光壁を形成する工程と、を含む。
　本開示によれば、隣接する単位画素からの光の漏れ込みを低減させることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の第１の実施形態に係る固体撮像装置の概略構成例を示すシステム構成図である。 本開示の第１の実施形態に係る固体撮像装置の単位画素の構成例を示す回路図である。 本開示の第１の実施形態に係る固体撮像装置の遮光構造を模式的に示す断面図である。 参考例における固体撮像装置の一製造工程を模式的に示す拡大断面図である。 参考例における固体撮像装置の一製造工程を模式的に示す拡大断面図である。 参考例における固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の平面構造を模式的に示す図である。 本開示の第１の実施形態に係る固体撮像装置の平面構造を模式的に示す図である。 本開示の第１の実施形態に係る固体撮像装置の平面構造を模式的に示す図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態に係る固体撮像装置の製造工程の手順を示すフローチャートである。 本開示の第１の実施形態の変形例１に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例２に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例３に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例５に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第１の実施形態の変形例４に係る固体撮像装置の一製造工程を模式的に示す拡大断面図である。 本開示の第２の実施形態に係る固体撮像装置の遮光構造を模式的に示す断面図である。 本開示の第２の実施形態に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第２の実施形態の変形例６に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の第２の実施形態の変形例７に係る固体撮像装置の遮光構造を模式的に示す拡大断面図である。 本開示の各実施形態の電子機器の構成例を示すブロック図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
（第１の実施形態）
［固体撮像装置の構成］
　図１は、本開示の第１の実施形態に係る固体撮像装置１の概略構成例を示すシステム構成図である。図１に示すように、ＣＭＯＳイメージセンサである固体撮像装置１は、画素アレイ部１０と、システム制御部１２と、垂直駆動部１３と、カラム読出し回路部１４と、カラム信号処理部１５と、水平駆動部１６と、信号処理部１７とを備える。
　これら画素アレイ部１０、システム制御部１２、垂直駆動部１３、カラム読出し回路部１４、カラム信号処理部１５、水平駆動部１６および信号処理部１７は、同一の半導体基板上または電気的に接続された複数の積層半導体基板上に設けられる。
　画素アレイ部１０には、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力することが可能な光電変換素子（フォトダイオード２１（図２参照））を有する有効単位画素（以下、「単位画素」とも呼称する）１１が行列状に２次元配置されている。
　また、画素アレイ部１０は、有効単位画素１１の他に、フォトダイオード２１を持たない構造のダミー単位画素や、受光面を遮光することで外部からの光入射が遮断された遮光単位画素などが、行および／または列状に配置されている領域を含む場合がある。
　なお、遮光単位画素は、受光面が遮光された構造である以外は、有効単位画素１１と同様の構成を備えていてもよい。また、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」とも呼称し、単位画素１１を、単に「画素」とも呼称する場合もある。
　画素アレイ部１０には、行列状の画素配列に対して、行ごとに画素駆動線ＬＤが図面中の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線ＬＶが図面中の上下方向（画素列の画素の配列方向）に沿って形成される。画素駆動線ＬＤの一端は、垂直駆動部１３の各行に対応した出力端に接続される。
　カラム読出し回路部１４は、少なくとも、画素アレイ部１０内の選択行における単位画素１１に列ごとに定電流を供給する回路、カレントミラー回路および読出し対象となる単位画素１１の切替えスイッチなどを含む。
　そして、カラム読出し回路部１４は、画素アレイ部１０内の選択画素におけるトランジスタとともに増幅器を構成し、光電荷信号を電圧信号に変換して垂直画素配線ＬＶに出力する。
　垂直駆動部１３は、シフトレジスタやアドレスデコーダなどを含み、画素アレイ部１０の各単位画素１１を、全画素同時や行単位などで駆動する。この垂直駆動部１３は、その具体的な構成については図示を省略するが、読出し走査系と、掃出し走査系あるいは一括掃出しおよび一括転送系とを有する構成となっている。
　読出し走査系は、単位画素１１から画素信号を読み出すために、画素アレイ部１０の単位画素１１を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃出しについては、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査が行なわれる。
　また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃出しが行なわれる。このような掃出しにより、読出し行の単位画素１１のフォトダイオード２１から不要な電荷が掃出し（リセット）される。そして、不要電荷の掃出し（リセット）により、いわゆる電子シャッタ動作が行われる。
　ここで、電子シャッタ動作とは、直前までフォトダイオード２１に溜まっていた不要な光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１１における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃出しから一括転送までの時間が蓄積時間（露光時間）となる。
　垂直駆動部１３によって選択走査された画素行の各単位画素１１から出力される画素信号は、垂直画素配線ＬＶの各々を通してカラム信号処理部１５に供給される。カラム信号処理部１５は、画素アレイ部１０の画素列ごとに、選択行の各単位画素１１から垂直画素配線ＬＶを通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム信号処理部１５は、信号処理として少なくとも、ノイズ除去処理、たとえばＣＤＳ（Correlated　Double　Sampling：相関二重サンプリング）処理を行う。このカラム信号処理部１５によるＣＤＳ処理により、リセットノイズや増幅トランジスタＡＭＰの閾値ばらつきなどの画素固有の固定パターンノイズが除去される。
　なお、カラム信号処理部１５には、ノイズ除去処理以外に、たとえば、ＡＤ変換機能を持たせて、画素信号をデジタル信号として出力するように構成することもできる。
　水平駆動部１６は、シフトレジスタやアドレスデコーダなどを含み、カラム信号処理部１５の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査により、カラム信号処理部１５で信号処理された画素信号が順番に信号処理部１７に出力される。
　システム制御部１２は、各種のタイミング信号を生成するタイミングジェネレータなどを含み、タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１３、カラム信号処理部１５、水平駆動部１６などの駆動制御を行う。
　固体撮像装置１は、さらに、信号処理部１７と、図示しないデータ格納部とを備える。信号処理部１７は、少なくとも加算処理機能を有し、カラム信号処理部１５から出力される画素信号に対して加算処理などの種々の信号処理を行う。
　データ格納部は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。これら信号処理部１７およびデータ格納部については、固体撮像装置１とは別の基板に設けられる外部信号処理部、たとえばＤＳＰ（Digital　Signal　Processor）やソフトウェアによる処理であってもよいし、固体撮像装置１と同じ基板上に搭載されてもよい。
［単位画素の構成］
　つづいて、画素アレイ部１０に行列状に配置されている単位画素１１の具体的な構造について、図２を参照しながら説明する。図２は、本開示の第１の実施形態に係る固体撮像装置１の単位画素１１の構成例を示す回路図である。
　単位画素１１は、フォトダイオード（ＰＤ）２１を備える。フォトダイオード２１は、光電変換部の一例である。フォトダイオード２１は、たとえば、ｎ型基板２２上に形成されたｐ型ウエル層２３に対してｐ型層２１ａを基板表面側に形成し、ｎ型埋め込み層２１ｂを埋め込むことによって形成される。
　すなわち、かかるフォトダイオード２１は、埋め込み型フォトダイオードである。なお、ｎ型埋め込み層２１ｂは、電荷排出時に空乏状態となる不純物濃度とされる。
　単位画素１１は、フォトダイオード２１に加えて、ＴＲＹゲート２４と、ＴＸ１ゲート２５ａと、ＴＸ２ゲート２５ｂと、電荷保持部（ＭＥＭ）２６とを備える。ＴＲＹゲート２４は、フォトダイオード２１と電荷保持部２６との間に接続される。ＴＸ１ゲート２５ａおよびＴＸ２ゲート２５ｂは、電荷保持部２６の近傍に配置される。
　電荷保持部２６は、たとえば、ｎ型基板２２上に形成されたｐ型ウエル層２３に対してｐ型層２６ａを基板表面側に形成し、ｎ型埋め込み層２６ｂを埋め込むことによって形成される。
　なお、第１の実施形態では、電荷保持部２６のｎ型埋め込み層２６ｂをｎ型拡散領域によって形成してもよい。具体的には、ｐ型ウエル層２３の内部にｎ型拡散領域を形成し、基板表面側にｐ型層２６ａを形成すればよい。
　これにより、Ｓｉ－ＳｉＯ２界面で発生する暗電流が電荷保持部２６のｎ型拡散領域に蓄積されることを抑制することができることから、固体撮像装置１の画質を向上させることができる。
　ＴＲＹゲート２４は、ゲート電極に駆動信号ＴＲＹが印加されることによって、フォトダイオード２１で光電変換され、フォトダイオード２１の内部に蓄積された電荷を電荷保持部２６に転送する。また、ＴＲＹゲート２４は、電荷保持部２６からフォトダイオード２１に電荷が逆流しないためのゲートとしても機能する。
　ＴＸ１ゲート２５ａは、電荷保持部２６から、後述する浮遊拡散領域（ＦＤ：Floating　Diffusion）２８へ電荷を転送する際のゲートとして機能する。また、ＴＸ１ゲート２５ａは、電荷保持部２６に電荷を保持させるためのゲートとしても機能する。
　ＴＸ２ゲート２５ｂは、フォトダイオード２１から電荷保持部２６へ電荷を転送する際のゲートとして機能する。また、ＴＸ２ゲート２５ｂは、電荷保持部２６に電荷を保持させるためのゲートとしても機能する。
　電荷保持部２６では、ＴＸ２ゲート２５ｂのゲート電極およびＴＸ１ゲート２５ａのゲート電極にそれぞれ駆動信号ＴＸ２および駆動信号ＴＸ１が印加されることによって、電荷保持部２６に変調がかけられる。
　すなわち、ＴＸ２ゲート２５ｂのゲート電極およびＴＸ１ゲート２５ａのゲート電極にそれぞれ駆動信号ＴＸ２および駆動信号ＴＸ１が印加されることによって、電荷保持部２６のポテンシャルを深くすることができる。これにより、電荷保持部２６の飽和電荷量を、変調をかけない場合よりも増加させることができる。
　また、単位画素１１は、さらに、ＴＲＧゲート２７および浮遊拡散領域２８を備える。ＴＲＧゲート２７は、ゲート電極に駆動信号ＴＲＧが印加されることによって、電荷保持部２６に蓄積された電荷を浮遊拡散領域２８に転送する。
　浮遊拡散領域２８は、ｎ型層を含む電荷電圧変換部であり、ＴＲＧゲート２７によって電荷保持部２６から転送された電荷を電圧に変換する。
　単位画素１１は、さらにリセットトランジスタ（ＲＳＴ）２９と、増幅トランジスタ（ＡＭＰ）３０と、選択トランジスタ（ＳＥＬ）３１とを備える。なお、図２の例では、リセットトランジスタ２９と、増幅トランジスタ３０と、選択トランジスタ３１とに、ｎチャネルのＭＯＳトランジスタが用いられた例を示している。
　しかしながら、リセットトランジスタ２９、増幅トランジスタ３０および選択トランジスタ３１の構成は、図２に示した例に限られない。
　リセットトランジスタ２９は、電源Ｖｒｓｔと浮遊拡散領域２８との間に接続される。リセットトランジスタ２９は、ゲート電極に駆動信号ＲＳＴが印加されることによって、浮遊拡散領域２８をリセットする。
　増幅トランジスタ３０は、ドレイン電極が電源Ｖｄｄに接続され、ゲート電極が浮遊拡散領域２８に接続されており、かかる浮遊拡散領域２８の電圧を読み出す。
　選択トランジスタ３１は、ドレイン電極が増幅トランジスタ３０のソース電極に接続され、ソース電極が垂直信号線（ＶＳＬ）３２に接続される。選択トランジスタ３１は、ゲート電極に駆動信号ＳＥＬが印加されることによって、画素信号を読み出すべき単位画素１１を選択する。
　なお、図２の例では、選択トランジスタ３１を増幅トランジスタ３０のソース電極と垂直信号線３２との間に接続した例について示したが、選択トランジスタ３１を電源Ｖｄｄと増幅トランジスタ３０のドレイン電極との間に接続してもよい。
　なお、第１の実施形態では、リセットトランジスタ２９、増幅トランジスタ３０および選択トランジスタ３１については、その１つあるいは複数を画素信号の読み出し方法によって省略することもできる。
　また、第１の実施形態において、単位画素１１にはブルーミング防止用のオーバーフローゲート（ＯＦＧ）３３が設けられる。かかるオーバーフローゲート３３は、露光開始時にゲート電極に駆動信号ＯＦＧが印加されることによって、電源Ｖｄｄに接続されたｎ型層３４へフォトダイオード２１の電荷を排出する。
　ここまで説明した単位画素１１を有する固体撮像装置１は、全画素同時に露光を開始し、全画素同時に露光を終了することによって、グローバルシャッタ動作（グローバル露光）を実現することができる。そして、このグローバルシャッタ動作によって、全画素一致した露光期間による歪みのない撮像を実現することができる。
　なお、図２の例では、ｐ型のｐ型ウエル層２３にｎ型の埋め込みチャネルを形成して単位画素１１を構成した例について示したが、それぞれ逆の導電型を用いてもよい。この場合、後述するポテンシャルの関係はすべて逆になる。
［単位画素の遮光構造］
　つづいて、第１の実施形態における固体撮像装置１の遮光構造について、図３を参照しながら説明する。図３は、本開示の第１の実施形態に係る固体撮像装置１の遮光構造を模式的に示す断面図である。
　第１の実施形態に係る固体撮像装置１では、図３の上から順に、半導体層５１と、ＳｉＯ層５２と、ＬＰ－ＳｉＮ層５３と、Ｐ－ＳｉＮ層５４と、ＳｉＯ層５５と、遮光層５６と、配線層５７とが積層される。なお、ＬＰ－ＳｉＮ層５３は絶縁層の一例であり、Ｐ－ＳｉＮ層５４は別の絶縁層の一例である。
　また、ＳｉＯ層５２と、ＬＰ－ＳｉＮ層５３と、Ｐ－ＳｉＮ層５４と、ＳｉＯ層５５とを含んだ絶縁多層膜の内部には、所定の位置にゲート電極５８が設けられる。
　そして、第１の実施形態に係る固体撮像装置１は、配線層５７が積層されている半導体層５１のおもて面とは反対側の裏面側から、フォトダイオード２１に光を照射する裏面照射型の撮像素子である。
　外部からの光が照射される半導体層５１の裏面側には、たとえば、平坦化膜６１と、カラーフィルタ６２と、マイクロレンズ６３とが積層される。また、図示は省略するが、配線層５７の下には、たとえば、支持基板が積層される。
　なお、以下においては、半導体層５１の裏面を入射面とも呼称し、半導体層５１のおもて面であって、配線層５７との境界に配置されている面を境界面とも呼称する。また、以下、フォトダイオード２１の半導体層５１の入射面側の面を受光面と呼称し、受光面と反対側の面を底面と称する。また、以下、電荷保持部２６の半導体層５１の入射面側の面を上面とも呼称し、上面と反対側の面を底面とも呼称する。
　半導体層５１は、たとえば、シリコンを含む。半導体層５１は、複数のフォトダイオード２１と、複数の電荷保持部２６とを有する。なお、１つの単位画素１１（図１参照）には、一対のフォトダイオード２１および電荷保持部２６が設けられる。
　ＳｉＯ層５２は、たとえば、シリコン酸化膜で構成される。かかるＳｉＯ層５２は、半導体層５１とゲート電極５８との間のゲート絶縁膜の機能を有する。かかるゲート電極５８は、たとえば、図２に示したＴＲＹゲート２４のゲート電極に相当する。
　ＬＰ（Low　Pressure）－ＳｉＮ層５３は、たとえば、減圧ＣＶＤ（Chemical　Vapor　Deposition：化学気相成長）法により成膜されたシリコン窒化膜で構成される。かかるＬＰ－ＳｉＮ層５３は、周囲のＳｉＯ層５２、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５に比べて膜密度が高い。
　Ｐ（Plasma）－ＳｉＮ層５４は、たとえば、プラズマＣＶＤ法により成膜されたシリコン窒化膜で構成される。ＳｉＯ層５５は、たとえば、シリコン酸化膜で構成される。
　ここまで説明したＳｉＯ層５２と、ＬＰ－ＳｉＮ層５３と、Ｐ－ＳｉＮ層５４と、ＳｉＯ層５５とを含んだ絶縁多層膜は、第１の実施形態に係る固体撮像装置１において、ＴＲＹゲート２４などのデバイス構造を形成する際に用いられる。
　ＳｉＯ層５２は、たとえば、１０ｎｍ以上の厚みに設定するとよい。これは、たとえば、遮光壁６０ｂ（後述）を形成するための半導体層５１を貫通する溝の深さの加工調整をするために必要な厚みである。一方で、ＳｉＯ層５２は、ゲート電極５８と半導体層５１との間の絶縁膜を兼ねているため、あまり厚くしすぎるのは望ましくない。したがって、ＳｉＯ層５２の厚みは、たとえば、１０ｎｍ～２０ｎｍの範囲に設定するとよい。
　ＬＰ－ＳｉＮ層５３およびＰ－ＳｉＮ層５４で構成される積層膜は、たとえば、５０ｎｍ以上の厚みに設定するとよい。これは、たとえば、配線層５７に形成されるコンタクトの加工調整、および遮光壁６０ｂを形成するための半導体層５１を貫通する溝部５１ａ（後述）の加工制御のために必要な厚みである。
　かかる厚みは、たとえば、コンタクトを形成するための溝が半導体層５１にまで達したり、コンタクトの加工によるダメージにより半導体層５１が損傷したりするのを防いだりするために必要な厚みである。また、かかる厚みは、遮光壁６０ｂを形成するための半導体層５１を貫通する溝部５１ａを積層膜で止めるために必要な厚みである。
　ただし、ＬＰ－ＳｉＮ層５３およびＰ－ＳｉＮ層５４で構成される積層膜は、固体撮像装置１の薄型化などの観点から、あまり厚くしすぎるのは望ましくない。したがって、ＬＰ－ＳｉＮ層５３およびＰ－ＳｉＮ層５４とで構成される積層膜の厚みは、たとえば、５０ｎｍ～１００ｎｍの範囲に設定するとよい。
　ＳｉＯ層５５は、たとえば、２５ｎｍ以上の厚みに設定するとよい。これは、たとえば、遮光層５６の加工時に、ＳｉＯ層５５が損傷し、ＬＰ－ＳｉＮ層５３とＰ－ＳｉＮ層５４との積層膜が露出しないようにするために必要な厚みである。
　ただし、ＳｉＯ層５５は、固体撮像装置１の薄型化などの観点から、あまり厚くしすぎるのは望ましくない。したがって、ＳｉＯ層５５の厚みは、たとえば、３０ｎｍ～１００ｎｍの範囲に設定するとよい。
　遮光層５６は、たとえば、遮光性を有する金属膜で構成される。遮光層５６の材料は、光を遮光する材料であればよく、たとえば、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）などを用いることができる。
　遮光層５６は、フォトダイオード２１で吸収されずに半導体層５１を透過した光が、配線層５７に入射することを防止する。これにより、半導体層５１を透過した光が、配線層５７に入射し、配線層５７の配線膜５７ａで反射されて、隣接する電荷保持部２６などに漏れ込むことを抑制することができる。
　なお、図３の例では、フォトダイオード２１および電荷保持部２６の底面側を覆うように遮光層５６を配置した例について示したが、遮光層５６の配置はかかる例に限られない。たとえば、第１の実施形態では、電荷保持部２６の底面側のみを覆うように遮光層５６を配置してもよい。
　配線層５７は、複数の配線膜５７ａと、層間絶縁膜５７ｂとを有する。配線膜５７ａは、アルミニウムや銅などで構成され、層間絶縁膜５７ｂは、シリコン酸化膜などで構成される。
　また、配線膜５７ａとゲート電極５８との間の領域では、遮光層５６に図示しない開口部が形成され、さらにかかる開口部を挿通する図示しない貫通ビアが形成される。これにより、配線膜５７ａとゲート電極５８とが電気的に接続される。
　半導体層５１内で隣接するフォトダイオード２１と電荷保持部２６との間には、溝部５１ａと、溝部５１ｂとが形成される。溝部５１ａは、半導体層５１の入射面から半導体層５１を深さ方向に貫通するように形成される。溝部５１ｂは、半導体層５１を貫通せず、半導体層５１の入射面から深さ方向に半導体層５１の途中まで延びるように形成される。
　そして、溝部５１ａ、５１ｂと、半導体層５１の入射面とには、多層膜５９および遮光部６０が設けられる。多層膜５９は、半導体層５１の入射面および溝部５１ａ、５１ｂの内壁に形成される。多層膜５９は、たとえば、固定電荷膜と、反射防止膜と、絶縁膜とを含む。
　多層膜５９の表面に形成される遮光部６０は、たとえば、遮光性を有する金属膜で構成される。遮光部６０の材料は、光を遮光する材料であればよく、たとえば、タングステン、アルミニウムまたは銅などを用いることができる。
　かかる遮光部６０は、半導体層５１の入射面から入射した光が直接または間接的に電荷保持部２６に漏れ込むことを抑制する。遮光部６０は、表面遮光部６０ａと、遮光壁６０ｂと、非貫通遮光壁６０ｃとを有する。
　表面遮光部６０ａは、半導体層５１の入射面のうち、フォトダイオード２１の受光面の上方を除く領域を覆っている。すなわち、表面遮光部６０ａは、半導体層５１の受光面のうち、フォトダイオード２１に光が入射する領域を除く領域を覆っている。
　遮光壁６０ｂは、半導体層５１の入射面から半導体層５１を貫通し、半導体層５１の底面に達している。非貫通遮光壁６０ｃは、半導体層５１を貫通せず、半導体層５１の入射面から半導体層５１の途中まで延びる。
　遮光壁６０ｂは、たとえば、異なる単位画素１１内に設けられ、たがいに隣接するフォトダイオード２１と電荷保持部２６との間に配置される。非貫通遮光壁６０ｃは、たとえば、同じ単位画素１１内のフォトダイオード２１と電荷保持部２６との間に配置される。
　ここで、第１の実施形態では、図３に示すように、半導体層５１を貫通する溝部５１ａを囲むように、ＬＰ－ＳｉＮ層５３に開口部５３ａが設けられる。換言すると、ＬＰ－ＳｉＮ層５３において溝部５１ａが形成される領域に、開口部５３ａが設けられる。
　つづいては、かかる開口部５３ａの効果について、図４Ａ～図５Ｃを参照しながら説明する。図４Ａ～図４Ｃは、参考例における固体撮像装置１の一製造工程を模式的に示す拡大断面図であり、溝部５１ａと遮光層５６とが近接する領域を拡大して示した図である。また、図４Ａ～図４Ｃに示す参考例は、ＬＰ－ＳｉＮ層５３に開口部５３ａが設けられていない場合について示している。
　なお、詳細は省略するが、図４Ａに示す状態になる前に、半導体層５１を形成するために用いられる半導体基板１５１（図９Ａ参照）に対して、フォトダイオード２１と電荷保持部２６とが形成される。
　また、半導体基板１５１の表面には、ＳｉＯ層５２と、ＬＰ－ＳｉＮ層５３と、Ｐ－ＳｉＮ層５４と、ＳｉＯ層５５と、遮光層５６と、配線層５７（図３参照）とが積層され、支持基板（図示せず）が貼り合わされる。そして、半導体基板１５１の裏面が研削されることで半導体層５１が形成されて、図４Ａに示す状態となる。
　そして、図４Ｂに示すように、隣接するフォトダイオード２１と電荷保持部２６との間に遮光壁６０ｂを形成するために、フォトダイオード２１と電荷保持部２６との間に溝部５１ａが形成される。かかる溝部５１ａは、たとえば、半導体層５１の裏面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して半導体層５１を深さ方向に選択的にエッチングすることにより形成される。
　また、溝部５１ａを形成するエッチング処理は、ＳｉＯ層５２、ＬＰ－ＳｉＮ層５３、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５が含まれる絶縁多層膜をストッパーとして用いる。
　しかしながら、ＬＰ－ＳｉＮ層５３の膜密度がＳｉＯ層５２、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５に比べて高いことから、ＬＰ－ＳｉＮ層５３が十分にエッチングされない場合がある。したがって、参考例では、図４Ｂに示すように、ＬＰ－ＳｉＮ層５３が溝部５１ａ内に突出するように残ってしまう。
　そして、図４Ｂに示す状態で、溝部５１ａ内に多層膜５９および遮光壁６０ｂを形成すると、図４Ｃに示すように、遮光壁６０ｂの先端部が矩形状にならず、先細ったくさび形状となってしまう。
　なぜなら、多層膜５９はＡＬＤ（Atomic　Layer　Deposition：原子層堆積）法などの被覆性が高い手法で形成されることから、溝部５１ａの内壁のみならず突出するＬＰ－ＳｉＮ層５３の表面にも形成されてしまうからである。
　そして、図４Ｃに示すように、参考例では、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光Ｌを遮光壁６０ｂで遮れない場合が生じる。そして、参考例では、かかる遮れなかった光Ｌが遮光層５６で反射されることにより、隣接する電荷保持部２６に光Ｌが漏れ込んでしまうことになる。
　ここまで説明したように、参考例では、ＬＰ－ＳｉＮ層５３が溝部５１ａに突出するように残ることから、遮光壁６０ｂの先端部が先細ったくさび形状となることにより、隣接する単位画素１１からの光の漏れ込みを低減させることが困難となる。
　そこで、第１の実施形態では、ＬＰ－ＳｉＮ層５３に開口部５３ａを設けることにより、上述の課題を解決することとした。図５Ａ～図５Ｃは、本開示の第１の実施形態に係る固体撮像装置１の一製造工程を模式的に示す拡大断面図である。
　参考例と同様に、図５Ａに示す状態になる前に、半導体層５１を形成するために用いられる半導体基板１５１（図９Ａ参照）に対して、フォトダイオード２１と電荷保持部２６とが形成される。
　また、半導体基板１５１の表面には、ＳｉＯ層５２と、ＬＰ－ＳｉＮ層５３と、Ｐ－ＳｉＮ層５４と、ＳｉＯ層５５と、遮光層５６と、配線層５７（図３参照）とが積層され、支持基板（図示せず）が貼り合わされる。詳細は後述するが、かかる積層工程の際に、ＬＰ－ＳｉＮ層５３には開口部５３ａが設けられ、かかる開口部５３ａがＰ－ＳｉＮ層５４で埋められる。
　そして、半導体基板１５１の裏面が研削されることで半導体層５１が形成されて、図５Ａに示す状態となる。
　そして、図５Ｂに示すように、隣接するフォトダイオード２１と電荷保持部２６との間に遮光壁６０ｂを形成するために、フォトダイオード２１と電荷保持部２６との間に溝部５１ａが形成される。かかる溝部５１ａは、たとえば、半導体層５１の裏面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して半導体層５１を深さ方向に選択的にエッチングすることにより形成される。
　また、溝部５１ａを形成するエッチング処理は、ＳｉＯ層５２、ＬＰ－ＳｉＮ層５３、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５が含まれる絶縁多層膜をストッパーとして用いる。
　ここで、第１の実施形態では、溝部５１ａが形成される領域にあらかじめ開口部５３ａが設けられる。これにより、図５Ｂに示すように、溝部５１ａが形成される領域にはＬＰ－ＳｉＮ層５３がそもそも設けられていないことから、ＬＰ－ＳｉＮ層５３がエッチングされずに溝部５１ａ内に残ることを抑制することができる。
　次に、図５Ｃに示すように、溝部５１ａの内壁にＡＬＤ法などを用いて多層膜５９を形成し、その後に溝部５１ａの内部を金属膜で埋め込んで遮光壁６０ｂを形成する。ここで、第１の実施形態では、溝部５１ａの内壁が多層膜５９で略均等に覆われていることから、遮光壁６０ｂの先端形状は溝部５１ａの形状と同様の矩形状となる。
　これにより、図５Ｃに示すように、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光Ｌを遮光壁６０ｂで遮ることができる。したがって、第１の実施形態によれば、隣接する単位画素１１からの光の漏れ込みを低減させることができる。
　また、第１の実施形態では、光入射側から見た場合に、開口部５３ａの大きさが、溝部５１ａにおいて開口部５３ａに囲まれる部位より大きいとよい。これにより、溝部５１ａを形成する際に、ＬＰ－ＳｉＮ層５３が溝部５１ａに突出するように残ることをさらに抑制することができる。
　したがって、第１の実施形態によれば、隣接する単位画素１１からの光の漏れ込みをさらに低減させることができる。
　また、第１の実施形態では、絶縁層の一例であるＬＰ－ＳｉＮ層５３が、減圧ＣＶＤ法により成膜されたシリコン窒化膜で構成されるとよい。これにより、信頼性の高いトランジスタを固体撮像装置１内に形成することができる。
　なお、第１の実施形態では、ＬＰ－ＳｉＮ層５３が減圧ＣＶＤ法により成膜されたシリコン窒化膜で構成された例について示したが、ＬＰ－ＳｉＮ層５３の材料はかかる例に限られない。第１の実施形態において、ＬＰ－ＳｉＮ層５３の材料は、周囲のＳｉＯ層５２、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５に比べて膜密度が高い材料であれば、減圧ＣＶＤ法により成膜されたシリコン窒化膜とは異なる材料であってもよい。
　なお、第１の実施形態では、ＴＲＹゲート２４などのデバイス構造を形成する際に用いられ、溝部５１ａを形成する際のストッパーとして用いられる絶縁多層膜が、４層構造である場合について示した。しかしながら、かかる絶縁多層膜は、ＳｉＯ層５２、ＬＰ－ＳｉＮ層５３、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５の４層構造に限られず、ＬＰ－ＳｉＮ層５３を含んだ多層構造であればよい。
［単位画素の平面構造］
　つづいて、第１の実施形態における固体撮像装置１の平面構造について、図６～図８を参照しながら説明する。図６～図８は、本開示の第１の実施形態に係る固体撮像装置１の平面構造を模式的に示す図である。
　なお、図６は図３に示した深さＤ１付近の断面を示し、図７は図３に示した深さＤ２付近の断面を示し、図８は図３に示した深さＤ３付近の断面を示す。また、図６では、遮光壁６０ｂと非貫通遮光壁６０ｃとを識別しやすくするために、それぞれ異なるハッチングを付している。また、単位画素１１（図１参照）内の各部の位置関係を説明する場合、図６～図８における上下左右の方向を用いて説明する。
　また、図６～図８では、１つの単位画素１１が中心に図示されるとともに、その周辺の単位画素１１の一部が図示されている。そして、上下に隣接する単位画素１１内の各部の配置は中心に図示される単位画素１１の配置と同様であり、左右に隣接する単位画素１１内の各部の配置は、中心に図示される単位画素１１の配置とたがいに左右対称になっている。
　図６に示すように、フォトダイオード２１の上には、ＴＲＹゲート２４と、ＴＸ２ゲート２５ｂと、ＴＸ１ゲート２５ａと、ＴＲＧゲート２７とが左から右に並ぶように配置される。
　ＴＲＹゲート２４のほぼ中央には、コンタクト７０ａとコンタクト７０ｂとが左右に並ぶように配置され、ＴＸ２ゲート２５ｂのほぼ中央には、コンタクト７０ｃとコンタクト７０ｄとが左右に並ぶように配置される。また、ＴＸ１ゲート２５ａのほぼ中央には、コンタクト７０ｅとコンタクト７０ｆとが左右に並ぶように配置される。そして、コンタクト７０ａ～７０ｆは、左右に一列に並んで配置される。
　ＴＲＧゲート２７の右端には、コンタクト７０ｇとコンタクト７０ｈとが上下に並ぶように配置される。そして、ＴＲＹゲート２４と、ＴＸ２ゲート２５ｂと、ＴＸ１ゲート２５ａとにほぼ重なるように、電荷保持部２６が配置される。
　フォトダイオード２１の右には、リセットトランジスタ２９（図２参照）のゲート部２９ａと、増幅トランジスタ３０（図２参照）のゲート部３０ａと、選択トランジスタ３１（図２参照）のゲート部３１ａとが上下に並ぶように配置される。
　ゲート部２９ａの上には、コンタクト７０ｉが配置され、ゲート部２９ａの下端には、コンタクト７０ｊが配置される。ゲート部２９ａとゲート部３０ａとの間には、コンタクト７０ｋが配置される。ゲート部３０ａの略中央には、コンタクト７０ｌとコンタクト７０ｍとが上下に並ぶように配置される。コンタクト７０ｉ～７０ｍは、上下に一列に並んで配置される。
　ゲート部３０ａとゲート部３１ａとの間には、コンタクト７０ｎとコンタクト７０ｏとが左右に並ぶように配置され、ゲート部３１ａのほぼ中央には、コンタクト７０ｐとコンタクト７０ｑとが左右に並ぶように配置される。ゲート部３１ａの下には、コンタクト７０ｒとコンタクト７０ｓとが左右に並ぶように配置される。
　コンタクト７０ｎと、コンタクト７０ｐと、コンタクト７０ｒとは、上下に一列に並んで配置される。また、コンタクト７０ｏと、コンタクト７０ｑと、コンタクト７０ｓとは、上下に一列に並んで配置される。
　フォトダイオード２１の左には、オーバーフローゲート３３が配置される。オーバーフローゲート３３内の上方には、コンタクト７０ｔとコンタクト７０ｕとが上下に並ぶように配置される。オーバーフローゲート３３の下端の窪んだ部分には、コンタクト７０ｖが配置され、オーバーフローゲート３３の下には、コンタクト７０ｗが配置される。コンタクト７０ｔ～７０ｗは、上下に一列に並んで配置される。
　フォトダイオード２１の周囲（側面）は、遮光部６０の遮光壁６０ｂおよび非貫通遮光壁６０ｃで囲まれている。遮光壁６０ｂおよび非貫通遮光壁６０ｃは、半導体層５１の入射面に平行な方向において途切れることなく繋がっており、フォトダイオード２１の周囲（側面）を途切れることなく囲んでいる。また、非貫通遮光壁６０ｃは、左右に隣接する単位画素１１とも途切れることなく繋がっている。
　フォトダイオード２１の周囲を囲む遮光部６０のうち、遮光壁６０ｂは、フォトダイオード２１と、かかるフォトダイオード２１と同じ単位画素１１内のＴＸ１ゲート２５ａおよびＴＸ２ゲート２５ｂとの間に配置される。また、遮光壁６０ｂは、フォトダイオード２１と、上下に隣接する単位画素１１の電荷保持部２６との間に配置される。
　フォトダイオード２１の周囲を囲む遮光部６０のうち、上記以外の部分には、非貫通遮光壁６０ｃが配置される。具体的には、フォトダイオード２１と、左右に隣接する単位画素１１との間に非貫通遮光壁６０ｃが配置される。これは、各トランジスタのゲート部やコンタクトを形成するためである。
　また、フォトダイオード２１と、同じ単位画素１１内のＴＲＹゲート２４との間に、非貫通遮光壁６０ｃが配置される。これは、フォトダイオード２１から電荷保持部２６へ電荷が流れる経路を確保するためである。
　また、左右方向に延びる非貫通遮光壁６０ｃと上下方向に延びる非貫通遮光壁６０ｃの接続部（非貫通遮光壁６０ｃが交わる部分）に、非貫通遮光壁６０ｃが配置される。これは、この部分に遮光壁６０ｂを形成すると、マイクロローディング現象によりエッチングが加速し、遮光壁６０ｂが配線層５７まで達する恐れがあるためである。
　ここまで説明したように、フォトダイオード２１の側面は、非貫通遮光壁６０ｃおよび遮光壁６０ｂによって囲まれている。これにより、半導体層５１の入射面に入射した光がフォトダイオード２１内を通過して、隣接するフォトダイオード２１や電荷保持部２６などに漏れ込むことを抑制することができる。
　したがって、第１の実施形態によれば、隣接するフォトダイオード２１や電荷保持部２６に光が漏れ込むことによる光学的ノイズの発生を抑制することができる。
　また、第１の実施形態では、遮光壁６０ｂを半導体層５１から貫通させて遮光領域を大きくすることにより、電荷保持部２６への光の入射をさらに抑制することができる。
　また、第１の実施形態では、遮光壁６０ｂに負バイアスを印加することにより、ピニングが強化されるため、暗電流の発生を抑制することができる。これにより、半導体層５１のｐ型ウエル層２３を低濃度化することができることから、半導体層５１の表面電荷密度Ｑｓおよび電荷保持部２６の容量を大きくすることができる。したがって、第１の実施形態によれば、画素特性を向上させることができる。
　図７の斜線で示される部分は、表面遮光部６０ａが配置されている領域を示している。図７に示すように、表面遮光部６０ａは、半導体層５１の入射面のうち、フォトダイオード２１の受光面を除く領域を覆っている。
　すなわち、半導体層５１の入射面のうち、フォトダイオード２１への光が入射する領域を除く領域が表面遮光部６０ａにより覆われている。これにより、第１の実施形態では、半導体層５１の入射面に入射した光がフォトダイオード２１における受光面以外の領域に入射されることを抑制することができる。
　図８の斜線で示される部分は、遮光層５６が配置されている領域を示している。図８に示すように、遮光層５６は、半導体層５１の境界面におけるアクティブ領域と、コンタクト７０ａ～７０ｗが配置されている領域とを除く領域に配置される。
　すなわち、フォトダイオード２１の底面は、すべて遮光層５６により覆われている。また、電荷保持部２６の底面は、半導体層５１の境界面のアクティブ領域と、コンタクト７０ａ～７０ｆが配置されている領域を除いて、ほぼ遮光層５６により覆われている。
　このように、半導体層５１の底面に遮光層５６を設けることにより、半導体層５１の入射面に入射した光がフォトダイオード２１内を通過して配線膜５７ａで反射し、隣接するフォトダイオード２１や電荷保持部２６などに漏れ込むことを抑制することができる。
　したがって、第１の実施形態によれば、隣接するフォトダイオード２１や電荷保持部２６に光が漏れ込むことによる光学的ノイズの発生を抑制することができる。
［製造工程］
　つづいて、第１の実施形態における固体撮像装置１の製造工程について、図９Ａ～図１０などを参照しながら説明する。図９Ａ～図９Ｄは、本開示の第１の実施形態に係る固体撮像装置１の一製造工程を模式的に示す拡大断面図である。
　図９Ａに示すように、半導体層５１（図３参照）を形成するために用いられる半導体基板１５１の表面に、所定の厚さのＳｉＯ層５２を公知の手法により成膜する。つづいて、かかるＳｉＯ層５２上に、所定の厚さのＬＰ－ＳｉＮ層５３を低圧ＣＶＤ法などにより成膜する。
　つづいて、図９Ｂに示すように、ＬＰ－ＳｉＮ層５３において、後に溝部５１ａが形成される領域に開口部５３ａを形成する。かかる開口部５３ａは、たとえば、ＬＰ－ＳｉＮ層５３の表面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介してＬＰ－ＳｉＮ層５３を深さ方向に選択的にドライエッチングすることにより形成される。
　つづいて、図９Ｃに示すように、開口部５３ａを埋めるように、ＬＰ－ＳｉＮ層５３上に所定の厚さのＰ－ＳｉＮ層５４をプラズマＣＶＤ法などにより成膜する。
　つづいて、図９Ｄに示すように、Ｐ－ＳｉＮ層５４上に所定の厚さのＳｉＯ層５５を公知の手法により成膜し、かかるＳｉＯ層５５上に所定の厚さの遮光層５６を公知の手法により成膜する。
　なお、ここまで説明した製造工程の際には、イオン注入やパターニングなどにより、半導体基板１５１にフォトダイオード２１や電荷保持部２６、各種トランジスタなどを形成する工程が別途実施されるが、かかる工程については説明を省略する。
　つづいて、図示は省略するが、公知の手法により遮光層５６上に配線層５７（図３参照）が形成され、かかる配線層５７上に支持基板が貼り合わされる。そして、公知の手法により半導体基板１５１の裏面が研削されて、所定の厚さを有する半導体層５１が形成される。これにより、図５Ａに図示した状態となる。
　次に、図５Ｂに示したように、フォトダイオード２１と電荷保持部２６との間に溝部５１ａが形成される。かかる溝部５１ａは、たとえば、半導体層５１の裏面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して半導体層５１を深さ方向に選択的にエッチングすることにより形成される。
　ここで、第１の実施形態では、溝部５１ａを形成するエッチング処理を、ＳｉＯ層５２、ＬＰ－ＳｉＮ層５３、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５が含まれる絶縁多層膜をストッパーとして用いて実施するとよい。
　もし仮に、溝部５１ａを形成するエッチング処理が金属膜で構成される遮光層５６に達してしまった場合、露出した遮光層５６からタングステンなどの金属が外部に放出されることにより、形成中のデバイスがかかる金属で汚染されてしまう場合がある。そして、かかる汚染により、デバイスの暗時特性などが劣化する恐れがある。
　しかしながら、第１の実施形態では、上述の絶縁多層膜をストッパーとして用いることにより、溝部５１ａを形成するエッチング処理が遮光層５６に達することを抑制することができる。したがって、第１の実施形態によれば、遮光層５６に起因する金属汚染を抑制することができることから、デバイスの暗時特性などを良好に維持することができる。
　次に、図５Ｃに示すように、溝部５１ａの内壁にＡＬＤ法などを用いて多層膜５９を形成し、溝部５１ａの内部を公知の手法により金属膜で埋め込んで遮光壁６０ｂを形成する。
　そして、半導体層５１の入射面のうち、フォトダイオード２１の受光面を覆う金属膜をエッチングして開口部を形成し、平坦化膜６１やカラーフィルタ６２、マイクロレンズ６３などを形成する。これにより、実施形態に係る固体撮像装置１の単位画素１１が完成する。
　図１０は、本開示の第１の実施形態に係る固体撮像装置１の製造工程の手順を示すフローチャートである。図１０に示すように、まず、半導体基板１５１の表面にＳｉＯ層５２を形成する（ステップＳ１０１）。次に、ＳｉＯ層５２上にＬＰ－ＳｉＮ層５３を形成する（ステップＳ１０２）。
　次に、ＬＰ－ＳｉＮ層５３の所定の領域に開口部５３ａを形成する（ステップＳ１０３）。そして、かかる開口部５３ａを埋めるように、ＬＰ－ＳｉＮ層５３上にＰ－ＳｉＮ層５４を形成する（ステップＳ１０４）。
　次に、Ｐ－ＳｉＮ層５４上にＳｉＯ層５５を形成し（ステップＳ１０５）、ＳｉＯ層５５上に遮光層５６を形成する（ステップＳ１０６）。そして、遮光層５６上に配線層５７を形成し（ステップＳ１０７）、配線層５７に支持基板を貼り合わせる（ステップＳ１０８）。
　次に、半導体基板１５１の裏面を研削し（ステップＳ１０９）、半導体層５１を形成する。そして、研削された面から開口部５３ａに向かって深さ方向に溝部５１ａを形成する（ステップＳ１１０）。
　次に、溝部５１ａの内壁に多層膜５９を形成する（ステップＳ１１１）。そして、溝部５１ａの内部を金属膜で埋め込むことにより、溝部５１ａに遮光壁６０ｂを形成して（ステップＳ１１２）、処理を完了する。
［各種変形例］
　つづいて、第１の実施形態の各種変形例について、図１１～図１５を参照しながら説明する。図１１は、本開示の第１の実施形態の変形例１に係る固体撮像装置１の遮光構造を模式的に示す拡大断面図であり、第１の実施形態の図５Ｃに対応する図面である。
　図１１に示すように、変形例１では、半導体層５１を貫通する溝部５１ａを囲むように、遮光層５６に開口部５６ａが設けられる。換言すると、遮光層５６において溝部５１ａが形成される領域に、開口部５６ａが設けられる。
　さらに、変形例１では、かかる開口部５６ａに達するように遮光壁６０ｂが設けられる。たとえば、図１１に示すように、開口部５６ａを貫通するように遮光壁６０ｂが設けられる。
　このように、開口部５６ａを貫通するように遮光壁６０ｂが設けられることにより、図１１に示すように、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光Ｌを遮光壁６０ｂで遮ることができる。これにより、隣接する単位画素１１からの光の漏れ込みを低減させることができる。
　さらに、変形例１では、溝部５１ａが形成される領域にあらかじめ開口部５６ａを設けておくことにより、溝部５１ａを形成するエッチング処理の際に、遮光層５６が外部に露出することを抑制することができる。したがって、変形例１によれば、遮光層５６に起因する金属汚染を抑制することができることから、デバイスの暗時特性などを良好に維持することができる。
　また、変形例１では、光入射側から見た場合に、開口部５６ａの大きさが、溝部５１ａにおいて開口部５６ａに囲まれる部位より大きいとよい。これにより、溝部５１ａを形成するエッチング処理の際に、遮光層５６が外部に露出することをさらに抑制することができる。
　したがって、変形例１によれば、遮光層５６に起因する金属汚染をさらに抑制することができることから、デバイスの暗時特性などをさらに良好に維持することができる。
　なお、変形例１では、開口部５６ａを貫通するように遮光壁６０ｂが設けられた例について示したが、遮光壁６０ｂの配置はかかる例に限られない。図１２は、本開示の第１の実施形態の変形例２に係る固体撮像装置１の遮光構造を模式的に示す拡大断面図である。
　図１２に示すように、遮光壁６０ｂの先端部が開口部５６ａ内に位置するように、遮光壁６０ｂを設けてもよい。すなわち、遮光壁６０ｂの先端部が、遮光層５６の上面（ＳｉＯ層５５側の面）５６ｂと、遮光層５６の下面（配線層５７側の面）５６ｃとの間に配置されていてもよい。
　このように、開口部５６ａの内部に先端部が配置されるように遮光壁６０ｂが設けられることにより、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光を遮光壁６０ｂで遮ることができる。
　図１３は、本開示の第１の実施形態の変形例３に係る固体撮像装置１の遮光構造を模式的に示す拡大断面図である。図１３に示すように、遮光壁６０ｂの先端部が開口部５６ａに達するように、遮光壁６０ｂを設けてもよい。すなわち、遮光壁６０ｂの先端部が、遮光層５６の上面５６ｂと略面一になるように配置されていてもよい。
　このように、開口部５６ａに先端部が達するように遮光壁６０ｂが設けられることにより、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光を遮光壁６０ｂで遮ることができる。
　図１４は、本開示の第１の実施形態の変形例４に係る固体撮像装置１の遮光構造を模式的に示す拡大断面図である。図１４に示すように、開口部５６ａに隣接し、遮光層５６と配線層５７の配線膜５７ａとの間を遮るように配置される壁部６４を配線層５７内に設けてもよい。
　かかる壁部６４は、遮光性を有する金属膜で構成される。壁部６４の材料は、光を遮光する材料であればよく、たとえば、タングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）などを用いることができる。
　これにより、図１４に示すように、遮光壁６０ｂの先端部で反射された光Ｌが遮光層５６と配線膜５７ａとの間に入り込むことを抑制することができる。したがって、変形例４によれば、遮光層５６と配線膜５７ａとの間に入り込んだ光Ｌが他の単位画素１１に漏れ込んで、光学的ノイズが発生することを抑制することができる。
　なお、変形例４では、遮光層５６と配線膜５７ａとの両方に接するように壁部６４を設けた例について示したが、壁部６４の配置はかかる例に限られない。図１５は、本開示の第１の実施形態の変形例５に係る固体撮像装置１の遮光構造を模式的に示す拡大断面図である。
　図１５に示すように、遮光層５６には当接せず、配線膜５７ａにのみ接するように壁部６４を配置してもよい。これによっても、遮光壁６０ｂの先端部で反射された光Ｌが遮光層５６と配線膜５７ａとの間に入り込むことを抑制することができる。
　したがって、変形例５によれば、遮光層５６と配線膜５７ａとの間に入り込んだ光Ｌが他の単位画素１１に漏れ込んで、光学的ノイズが発生することを抑制することができる。
［第１の実施形態の変形例の製造工程］
　つづいて、第１の実施形態の変形例における固体撮像装置１の製造工程について、図１６Ａ～図１６Ｇを参照しながら説明する。図１６Ａ～図１６Ｇは、本開示の第１の実施形態の変形例４に係る固体撮像装置１の一製造工程を模式的に示す拡大断面図である。
　なお、以下においては変形例４の製造工程について説明するが、以下に説明する製造工程は、その他の変形例の製造工程においても適宜適用できる。また、半導体基板１５１上に、ＳｉＯ層５２と、開口部５３ａを有するＬＰ－ＳｉＮ層５３と、Ｐ－ＳｉＮ層５４と、ＳｉＯ層５５と、遮光層５６とが形成される工程は図９Ａ～図９Ｄに示したので、かかる工程の詳細は省略する。
　図９Ｄに示したように、遮光層５６まで設けられた半導体基板１５１に対して、図１６Ａに示すように、遮光層５６において、後に溝部５１ａが形成される領域に開口部５６ａを形成する。
　かかる開口部５６ａは、たとえば、遮光層５６の表面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して遮光層５６を深さ方向に選択的にエッチングすることにより形成される。
　次に、図１６Ｂに示すように、開口部５６ａを埋めるように、遮光層５６上に所定の厚さの層間絶縁膜５７ｂ１を公知の手法により形成する。なお、かかる層間絶縁膜５７ｂ１は、層間絶縁膜５７ｂのうち、遮光層５６と、かかる遮光層５６にもっとも近い配線膜５７ａ１（図１６Ｇ参照）との間に設けられる層間絶縁膜である。
　次に、図１６Ｃに示すように、層間絶縁膜５７ｂ１において、壁部６４が形成される領域に開口部５７ｂａを形成する。かかる開口部５７ｂａは、たとえば、層間絶縁膜５７ｂ１の表面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して層間絶縁膜５７ｂ１を深さ方向に選択的にエッチングすることにより形成される。
　次に、図１６Ｄに示すように、公知の手法により開口部５７ｂａを金属膜で埋め込んで、表面をＣＭＰ（Chemical　Mechanical　Polishing：化学機械研磨）などによって平坦化することにより、壁部６４を形成する。
　次に、図１６Ｅに示すように、層間絶縁膜５７ｂ１上に所定の厚さの層間絶縁膜５７ｂ２を公知の手法により形成する。なお、かかる層間絶縁膜５７ｂ２は、層間絶縁膜５７ｂのうち、遮光層５６にもっとも近い配線膜５７ａ１と同じ層に設けられる層間絶縁膜である。
　次に、図１６Ｆに示すように、層間絶縁膜５７ｂ２において、配線膜５７ａが形成される領域に開口部５７ｂｂを形成する。かかる開口部５７ｂｂは、たとえば、層間絶縁膜５７ｂ２の表面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して層間絶縁膜５７ｂ２を深さ方向に選択的にエッチングすることにより形成される。
　次に、図１６Ｇに示すように、公知の手法により開口部５７ｂｂを金属膜で埋め込んで、表面をＣＭＰなどによって平坦化することにより、配線膜５７ａ１を形成する。そして、その他の配線膜５７ａおよび層間絶縁膜５７ｂを同様の手法によって形成することにより、配線層５７を形成する。
　ここで、変形例４では、少なくとも配線膜５７ａ（たとえば、配線膜５７ａ１）と接するように壁部６４を形成することにより、通常の配線層５７の形成工程と並行して壁部６４を形成することができる。
　したがって、変形例４によれば、壁部６４を形成するために工程を追加することが不要となることから、製造コストの増加を抑制することができる。
　つづいて、図示は省略するが、上述したように、かかる配線層５７上に支持基板が貼り合わされる。そして、半導体基板１５１の裏面が研削されて、所定の厚さを有する半導体層５１が形成される。
　さらに、フォトダイオード２１と電荷保持部２６との間に溝部５１ａが形成される。かかる溝部５１ａは、たとえば、半導体層５１の裏面に所望の開口を有するハードマスク（図示せず）を形成し、かかるハードマスクを介して半導体層５１を深さ方向に選択的にエッチングすることにより形成される。
　そして、溝部５１ａの内壁にＡＬＤ法などを用いて多層膜５９を形成し、溝部５１ａの内部を金属膜で埋め込んで遮光壁６０ｂを形成することにより、図１４に示した変形例４の遮光構造を実現することができる。
　なお、変形例１～５では、実施形態と同様に、ＬＰ－ＳｉＮ層５３において、溝部５１ａが形成される領域にあらかじめ開口部５３ａを設けておくとよい。これにより、遮光層５６まで達するように溝部５１ａを形成する際に、溝部５１ａ内にＬＰ－ＳｉＮ層５３が残ることにより、溝部５１ａが所望の形状から変形することを抑制することができる。
　したがって、変形例１～５によれば、ＬＰ－ＳｉＮ層５３に開口部５３ａを設けておくことにより、遮光壁６０ｂが所望の形状から変形することを抑制することができる。
　なお、変形例１～５では、遮光層５６に開口部５６ａを設けるとともに、ＬＰ－ＳｉＮ層５３に開口部５３ａを設けた例について示したが、ＬＰ－ＳｉＮ層５３には必ずしも開口部５３ａを設けなくともよい。
（第２の実施形態）
［遮光構造］
　つづいて、第２の実施形態における固体撮像装置１の遮光構造について、図１７および図１８を参照しながら説明する。図１７は、本開示の第２の実施形態に係る固体撮像装置１Ａの遮光構造を模式的に示す断面図である。
　図１７に示すように、第２の実施形態に係る固体撮像装置１Ａは、第１の実施形態とは異なり、電荷保持部２６が設けられない裏面照射型のＣＭＯＳイメージセンサである。したがって、固体撮像装置１Ａの半導体層５１は、複数のフォトダイオード２１を有し、固体撮像装置１Ａの１つの単位画素１１（図１参照）には、１つのフォトダイオード２１が設けられる。
　また、隣接するフォトダイオード２１同士の間には、溝部５１ａが形成される。かかる溝部５１ａは、第１の実施形態と同様に、半導体層５１の入射面から半導体層５１を貫通するように形成される。
　そして、半導体層５１の入射面および溝部５１ａには、多層膜５９と遮光部６０とが設けられる。多層膜５９は、半導体層５１の入射面および溝部５１ａの内壁に形成される。
　遮光部６０は、半導体層５１の入射面から入射した光が直接または間接的に隣接するフォトダイオード２１に漏れ込むことを抑制する。遮光部６０は、表面遮光部６０ａと遮光壁６０ｂとを有する。
　表面遮光部６０ａは、半導体層５１の入射面のうち、フォトダイオード２１の受光面の上方を除く領域を覆っている。すなわち、表面遮光部６０ａは、半導体層５１の受光面のうち、フォトダイオード２１への光が入射する領域を除く領域を覆っている。
　遮光壁６０ｂは、半導体層５１の入射面から半導体層５１を貫通し、半導体層５１の底面まで延びる。遮光壁６０ｂは、たとえば、たがいに隣接するフォトダイオード２１同士の間に配置される。
　ここで、第２の実施形態では、第１の実施形態と同様に、半導体層５１を貫通する溝部５１ａを囲むように、ＬＰ－ＳｉＮ層５３に開口部５３ａが設けられる。換言すると、ＬＰ－ＳｉＮ層５３において溝部５１ａが形成される領域に、開口部５３ａが設けられる。
　これにより、溝部５１ａが形成される領域にはＬＰ－ＳｉＮ層５３が設けられていないことから、ＬＰ－ＳｉＮ層５３がエッチングされずに溝部５１ａ内に残ることを抑制することができる。
　そのため、第２の実施形態では、第１の実施形態と同様に、溝部５１ａの内壁が多層膜５９で略均等に覆われていることから、図１８に示すように、遮光壁６０ｂの先端形状は溝部５１ａの形状と同様の矩形状となる。図１８は、本開示の第２の実施形態に係る固体撮像装置１Ａの遮光構造を模式的に示す拡大断面図である。
　これにより、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光Ｌを遮光壁６０ｂで遮ることができる。したがって、第２の実施形態によれば、隣接する単位画素１１からの光の漏れ込みを低減させることができる。
　また、第２の実施形態では、光入射側から見た場合に、開口部５３ａの大きさが、溝部５１ａにおいて開口部５３ａに囲まれる部位より大きいとよい。これにより、溝部５１ａを形成する際に、ＬＰ－ＳｉＮ層５３が溝部５１ａに突出するように残ることをさらに抑制することができる。
　したがって、第２の実施形態によれば、隣接する単位画素１１からの光の漏れ込みをさらに低減させることができる。
　また、第２の実施形態では、絶縁層の一例であるＬＰ－ＳｉＮ層５３が、減圧ＣＶＤ法により成膜されたシリコン窒化膜で構成されるとよい。これにより、信頼性の高いトランジスタを固体撮像装置１Ａ内に形成することができる。
　なお、第２の実施形態では、ＬＰ－ＳｉＮ層５３が減圧ＣＶＤ法により成膜されたシリコン窒化膜で構成された例について示したが、ＬＰ－ＳｉＮ層５３の材料はかかる例に限られない。第２の実施形態において、ＬＰ－ＳｉＮ層５３の材料は、周囲のＳｉＯ層５２、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５に比べて膜密度が高い材料であれば、減圧ＣＶＤ法により成膜されたシリコン窒化膜とは異なる材料であってもよい。
　また、第２の実施形態では、溝部５１ａを形成するエッチング処理を、ＳｉＯ層５２、ＬＰ－ＳｉＮ層５３、Ｐ－ＳｉＮ層５４およびＳｉＯ層５５が含まれる絶縁多層膜をストッパーとして用いて実施するとよい。
　これにより、第１の実施形態と同様に、遮光層５６に起因する金属汚染を抑制することができることから、デバイスの暗時特性などを良好に維持することができる。
［各種変形例］
　つづいて、第２の実施形態の各種変形例について、図１９および図２０を参照しながら説明する。図１９は、本開示の第２の実施形態の変形例６に係る固体撮像装置１Ａの遮光構造を模式的に示す拡大断面図である。
　変形例６は、第１の実施形態の変形例１と同様に、半導体層５１を貫通する溝部５１ａを囲むように、遮光層５６に開口部５６ａが設けられる。換言すると、遮光層５６において溝部５１ａが形成される領域に、開口部５６ａが設けられる。
　さらに、変形例６では、かかる開口部５６ａに達するように遮光壁６０ｂが設けられる。たとえば、図１９に示すように、開口部５６ａを貫通するように遮光壁６０ｂが設けられる。
　このように、開口部５６ａを貫通するように遮光壁６０ｂが設けられることにより、図１９に示すように、フォトダイオード２１内から溝部５１ａと遮光層５６とが近接する領域に到達する光Ｌを遮光壁６０ｂで遮ることができる。したがって、隣接する単位画素１１からの光の漏れ込みを低減させることができる。
　さらに、変形例６では、溝部５１ａが形成される領域にあらかじめ開口部５６ａを設けておくことにより、溝部５１ａを形成するエッチング処理の際に、遮光層５６が外部に露出することを抑制することができる。したがって、変形例６によれば、遮光層５６に起因する金属汚染を抑制することができることから、デバイスの暗時特性などを良好に維持することができる。
　なお、変形例６では、開口部５６ａを貫通するように遮光壁６０ｂが設けられた例について示したが、遮光壁６０ｂの配置はかかる例に限られず、かかる開口部５６ａに達するように遮光壁６０ｂが設けられるとよい。これによっても、隣接する単位画素１１からの光の漏れ込みを低減させることができる。
　図２０は、本開示の第２の実施形態の変形例７に係る固体撮像装置１Ａの遮光構造を模式的に示す拡大断面図である。
　変形例７は、第１の実施形態の変形例４と同様に、開口部５６ａに隣接し、遮光層５６と配線層５７の配線膜５７ａとの間を遮るように配置される壁部６４を配線層５７内に設けている。
　これにより、図２０に示すように、遮光壁６０ｂの先端部で反射された光Ｌが遮光層５６と配線膜５７ａとの間に入り込むことを抑制することができる。したがって、変形例７によれば、遮光層５６と配線膜５７ａとの間に入り込んだ光Ｌが他の単位画素１１に漏れ込んで、光学的ノイズが発生することを抑制することができる。
　なお、変形例７では、遮光層５６と配線膜５７ａとの両方に接するように壁部６４を設けた例について示したが、遮光層５６には当接せず、配線膜５７ａにのみ接するように壁部６４を配置してもよい。これによっても、遮光壁６０ｂの先端部で反射された光Ｌが遮光層５６と配線膜５７ａとの間に入り込むことを抑制することができる。
（電子機器）
　なお、本開示は、固体撮像装置への適用に限られるものではない。すなわち、本開示は、固体撮像装置のほかにカメラモジュールや撮像装置、撮像機能を有する携帯端末装置、または画像読取部に固体撮像装置を用いる複写機など、固体撮像装置を有する電子機器全般に対して適用可能である。
　かかる撮像装置としては、たとえば、デジタルスチルカメラやビデオカメラなどが挙げられる。また、かかる撮像機能を有する携帯端末装置としては、たとえば、スマートフォンやタブレット型端末などが挙げられる。
　図２１は、本開示の各実施形態の電子機器１００の構成例を示すブロック図である。図２１の電子機器１００は、たとえば、デジタルスチルカメラやビデオカメラなどの撮像装置や、スマートフォンやタブレット型端末などの携帯端末装置などの電子機器である。
　図２１において、電子機器１００は、固体撮像装置１０１と、ＤＳＰ回路１０２と、フレームメモリ１０３と、表示部１０４と、記録部１０５と、操作部１０６と、電源部１０７とから構成される。また、電子機器１００において、ＤＳＰ回路１０２、フレームメモリ１０３、表示部１０４、記録部１０５、操作部１０６、および電源部１０７は、バスライン１０８を介して相互に接続されている。
　固体撮像装置１０１は、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。また、固体撮像装置１０１は、上述した第１の実施形態に係る固体撮像装置１および第２の実施形態に係る固体撮像装置１Ａに対応する。
　ＤＳＰ回路１０２は、固体撮像装置１０１から供給される信号を処理するカメラ信号処理回路である。フレームメモリ１０３は、ＤＳＰ回路１０２により処理された画像データを、フレーム単位で一時的に保持する。
　表示部１０４は、たとえば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネルなどのパネル型表示装置からなり、固体撮像装置１０１で撮像された動画または静止画を表示する。記録部１０５は、固体撮像装置１０１で撮像された動画または静止画の画像データを、半導体メモリやハードディスクなどの記録媒体に記録する。
　操作部１０６は、ユーザによる操作にしたがい、電子機器１００が有する各種の機能についての操作指令を発する。電源部１０７は、ＤＳＰ回路１０２、フレームメモリ１０３、表示部１０４、記録部１０５、および操作部１０６の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このように構成されている電子機器１００では、固体撮像装置１０１として、上述した各実施形態の固体撮像装置１、１Ａを適用することにより、隣接する単位画素１１からの光の漏れ込みを低減させることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の光電変換部と、前記光電変換部により生成される電荷を保持する複数の電荷保持部とが設けられる半導体層と、
　前記半導体層において、隣接する前記光電変換部と前記電荷保持部との間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
　を備える固体撮像装置。
（２）
　光入射側から見た場合に、前記絶縁層の前記開口部の大きさは、前記溝部の当該開口部に囲まれる部位より大きい
　前記（１）に記載の固体撮像装置。
（３）
　前記絶縁層は、
　ＬＰ（Low　Pressure）－ＳｉＮ膜で構成される
　前記（１）または（２）に記載の固体撮像装置。
（４）
　前記絶縁層の前記半導体層とは反対側に設けられる遮光層
　を備える前記（１）～（３）のいずれか一つに記載の固体撮像装置。
（５）
　前記遮光層は、
　前記溝部を囲む開口部を有する
　前記（４）に記載の固体撮像装置。
（６）
　光入射側から見た場合に、前記遮光層の前記開口部の大きさは、前記溝部の当該開口部に囲まれる部位より大きい
　前記（５）に記載の固体撮像装置。
（７）
　前記遮光壁は、
　前記遮光層の前記開口部に達している
　前記（５）または（６）に記載の固体撮像装置。
（８）
　前記遮光層の前記絶縁層とは反対側に設けられる配線膜と、
　前記遮光層の前記開口部に隣接し、前記遮光層と前記配線膜との間を遮るように設けられる壁部と、
　を備える前記（５）～（７）のいずれか一つに記載の固体撮像装置。
（９）
　複数の光電変換部が設けられる半導体層と、
　前記半導体層において、隣接する前記光電変換部同士の間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
　を備える固体撮像装置。
（１０）
　光入射側から見た場合に、前記絶縁層の前記開口部の大きさは、前記溝部の当該開口部に囲まれる部位より大きい
　前記（９）に記載の固体撮像装置。
（１１）
　前記絶縁層は、
　ＬＰ（Low　Pressure）－ＳｉＮ膜で構成される
　前記（９）または（１０）に記載の固体撮像装置。
（１２）
　前記絶縁層の前記半導体層とは反対側に設けられる遮光層
　を備える前記（９）～（１１）のいずれか一つに記載の固体撮像装置。
（１３）
　前記遮光層は、
　前記溝部を囲む開口部を有する
　前記（１２）に記載の固体撮像装置。
（１４）
　光入射側から見た場合に、前記遮光層の前記開口部の大きさは、前記溝部の当該開口部に囲まれる部位より大きい
　前記（１３）に記載の固体撮像装置。
（１５）
　前記遮光壁は、
　前記遮光層の前記開口部に達している
　前記（１３）または（１４）に記載の固体撮像装置。
（１６）
　前記遮光層の前記絶縁層とは反対側に設けられる配線膜と、
　前記遮光層の前記開口部に隣接し、前記遮光層と前記配線膜との間を遮るように設けられる壁部と、
　を備える前記（１３）～（１５）のいずれか一つに記載の固体撮像装置。
（１７）
　半導体基板に絶縁層を形成する工程と、
　前記絶縁層の所定の領域に開口部を形成する工程と、
　前記開口部を埋めるように別の絶縁層を形成する工程と、
　前記半導体基板の前記絶縁層が形成された側とは反対側の面を研削する工程と、
　前記半導体基板の研削された面から前記開口部に向かって深さ方向に溝部を形成する工程と、
　前記溝部の内部に遮光壁を形成する工程と、
　を含む固体撮像装置の製造方法。
（１８）
　前記溝部を形成する工程は、
　前記絶縁層および前記別の絶縁層を含んだ絶縁多層膜をストッパーとして用いる
　前記（１７）に記載の固体撮像装置の製造方法。
（１９）
　前記別の絶縁層を形成する工程の後に、遮光層を形成する工程と、
　前記遮光層の所定の領域に開口部を形成する工程と、
　を含む前記（１７）または（１８）に記載の固体撮像装置の製造方法。
（２０）
　複数の光電変換部と、前記光電変換部により生成される電荷を保持する複数の電荷保持部とが設けられる半導体層と、
　前記半導体層において、隣接する前記光電変換部と前記電荷保持部との間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
　を備える固体撮像装置を備える
　電子機器。
（２１）
　複数の光電変換部が設けられる半導体層と、
　前記半導体層において、隣接する前記光電変換部同士の間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
　を備える固体撮像装置を備える
　電子機器。
１、１Ａ　固体撮像装置
１０　画素アレイ部
１１　単位画素
２１　フォトダイオード（光電変換部の一例）
２６　電荷保持部
５１　半導体層
５１ａ、５１ｂ　溝部
５２、５５　ＳｉＯ層
５３　ＬＰ－ＳｉＮ層（絶縁層の一例）
５３ａ　開口部
５４　Ｐ－ＳｉＮ層（別の絶縁層の一例）
５６　遮光層
５６ａ　開口部
５７　配線層
５７ａ、５７ａ１　配線膜
５７ｂ、５７ｂ１、５７ｂ２　層間絶縁膜
６０　遮光部
６０ｂ　遮光壁
６４　壁部
１００　電子機器

Claims (14)

  1. 　複数の光電変換部と、前記光電変換部により生成される電荷を保持する複数の電荷保持部とが設けられる半導体層と、
    　前記半導体層において、隣接する前記光電変換部と前記電荷保持部との間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
    　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
    　を備える固体撮像装置。
  2. 　光入射側から見た場合に、前記絶縁層の前記開口部の大きさは、前記溝部の当該開口部に囲まれる部位より大きい
    　請求項１に記載の固体撮像装置。
  3. 　前記絶縁層は、
    　ＬＰ（Low　Pressure）－ＳｉＮ膜で構成される
    　請求項１に記載の固体撮像装置。
  4. 　前記絶縁層の前記半導体層とは反対側に設けられる遮光層
    　を備える請求項１に記載の固体撮像装置。
  5. 　前記遮光層は、
    　前記溝部を囲む開口部を有する
    　請求項４に記載の固体撮像装置。
  6. 　光入射側から見た場合に、前記遮光層の前記開口部の大きさは、前記溝部の当該開口部に囲まれる部位より大きい
    　請求項５に記載の固体撮像装置。
  7. 　前記遮光壁は、
    　前記遮光層の前記開口部に達している
    　請求項５に記載の固体撮像装置。
  8. 　前記遮光層の前記絶縁層とは反対側に設けられる配線膜と、
    　前記遮光層の前記開口部に隣接し、前記遮光層と前記配線膜との間を遮るように設けられる壁部と、
    　を備える請求項５に記載の固体撮像装置。
  9. 　複数の光電変換部が設けられる半導体層と、
    　前記半導体層において、隣接する前記光電変換部同士の間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
    　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
    　を備える固体撮像装置。
  10. 　半導体基板に絶縁層を形成する工程と、
    　前記絶縁層の所定の領域に開口部を形成する工程と、
    　前記開口部を埋めるように別の絶縁層を形成する工程と、
    　前記半導体基板の前記絶縁層が形成された側とは反対側の面を研削する工程と、
    　前記半導体基板の研削された面から前記開口部に向かって深さ方向に溝部を形成する工程と、
    　前記溝部の内部に遮光壁を形成する工程と、
    　を含む固体撮像装置の製造方法。
  11. 　前記溝部を形成する工程は、
    　前記絶縁層および前記別の絶縁層を含んだ絶縁多層膜をストッパーとして用いる
    　請求項１０に記載の固体撮像装置の製造方法。
  12. 　前記別の絶縁層を形成する工程の後に、遮光層を形成する工程と、
    　前記遮光層の所定の領域に開口部を形成する工程と、
    　を含む請求項１０に記載の固体撮像装置の製造方法。
  13. 　複数の光電変換部と、前記光電変換部により生成される電荷を保持する複数の電荷保持部とが設けられる半導体層と、
    　前記半導体層において、隣接する前記光電変換部と前記電荷保持部との間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
    　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
    　を備える固体撮像装置を備える
    　電子機器。
  14. 　複数の光電変換部が設けられる半導体層と、
    　前記半導体層において、隣接する前記光電変換部同士の間に光入射側から深さ方向に形成される溝部の内部に設けられる遮光壁と、
    　前記半導体層の光入射側とは反対側に設けられ、前記溝部を囲む開口部を有する絶縁層と、
    　を備える固体撮像装置を備える
    　電子機器。
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