JP2021193718A - 撮像素子 - Google Patents
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Abstract
【課題】画素の境界において半導体基板を透過した入射光を遮光する。【解決手段】撮像素子は、画素、表面側遮光部および裏面側遮光部を具備する。画素は、表面側に配線領域が形成される半導体基板に配置されて半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える。表面側遮光部は、画素の境界における半導体基板の表面側に埋め込まれて入射光を遮光する。裏面側遮光部とは、画素の境界における半導体基板の裏面側に埋め込まれるとともに半導体基板の表面側と表面側遮光部の底部との間に自身の底部が配置される深さに形成されて入射光を遮光する。【選択図】図３
Description
本開示は、撮像素子に関する。詳しくは、複数の画素の境界に入射光を遮光する遮光部が配置される撮像素子に関する。
従来、半導体基板に形成された光電変換部をそれぞれ備える画素が２次元格子状に配置されて構成された撮像素子が使用されている。この撮像素子のうち、半導体基板の裏面側に照射された入射光の撮像を行う撮像素子である裏面照射型の撮像素子は、半導体基板の表面側に照射された入射光の撮像を行う表面照射型の撮像素子と比較して、高い変換効率を得ることができる。半導体基板の表面側に配置される配線領域を介さずに入射光を半導体基板に入射することができるためである。このような裏面照射型の撮像素子において、隣接する画素から斜めに入射する入射光を遮光する遮光部が画素の境界の半導体基板に配置された撮像素子が使用されている。この隣接する画素からの入射光を遮光することにより、クロストークの発生を軽減することができる。ここでクロストークとは、隣接する画素からの入射光等の光学的なノイズにより、画素から出力される画像信号が影響を受ける現象である。このクロストークが発生すると、画像信号にノイズが混入し、画質が低下する。
この遮光部を備える撮像素子として、例えば、画素の境界の半導体基板に形成された縦溝に金属が埋め込まれて構成された遮光部を備える撮像素子が提案されている（例えば、特許文献１参照。）。
上述の従来技術では、半導体基板を透過した入射光の遮光が十分でないという問題がある。上述の従来技術の撮像素子では、半導体基板の表面側の絶縁膜等により反射された入射光の遮光を行うことができず、隣接する画素においてクロストークを生じるという問題がある。
本開示は、上述した問題点に鑑みてなされたものであり、画素の境界において半導体基板を透過した入射光を遮光することを目的としている。
本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、表面側に配線領域が形成される半導体基板に配置されて上記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、上記画素の境界における上記半導体基板の表面側に埋め込まれて上記入射光を遮光する表面側遮光部と、上記画素の境界における上記半導体基板の裏面側に埋め込まれるとともに上記半導体基板の表面側と上記表面側遮光部の底部との間に自身の底部が配置される深さに形成されて上記入射光を遮光する裏面側遮光部とを具備する撮像素子である。
また、この第１の態様において、上記表面側遮光部は、上記半導体基板の表面側に形成された溝部である表面側溝部に遮光部材が配置されて形成されてもよい。
また、この第１の態様において、上記遮光部材は、金属により構成されてもよい。
また、この第１の態様において、上記表面側溝部と上記遮光部材との間に配置される絶縁膜をさらに具備してもよい。
また、この第１の態様において、上記半導体基板の表面側に配置されるシリコン化合物を有する絶縁膜を更に具備し、上記溝部は、上記絶縁膜を貫通して形成されてもよい。
また、この第１の態様において、上記裏面側遮光部は、上記半導体基板を貫通する形状に構成されてもよい。
また、この第１の態様において、上記裏面側遮光部は、上記半導体基板の裏面側に形成された溝部である裏面側溝部に遮光部材が配置されて形成されてもよい。
また、この第１の態様において、上記遮光部材は、金属により構成されてもよい。
また、この第１の態様において、上記裏面側溝部と上記遮光部材との間に配置される絶縁膜をさらに具備してもよい。
また、この第１の態様において、上記裏面側溝部は、上記半導体基板の裏面側をウェットエッチングすることにより形成されてもよい。
また、この第１の態様において、上記裏面側溝部は、上記半導体基板を貫通して配置された充填部材を上記裏面側からエッチングすることにより形成されてもよい。
また、この第１の態様において、上記充填部材は、多結晶シリコンにより構成されてもよい。
また、この第１の態様において、上記裏面側遮光部は、底部における断面の幅が上記表面側遮光部の底部より広い幅に構成されてもよい。
また、この第１の態様において、上記裏面側遮光部は、上記底部に溝形状の凹部を備え、上記表面側遮光部は、自身の底部が上記凹部に嵌合する形状に構成されてもよい。
また、この第１の態様において、２つの上記表面側遮光部を備え、上記裏面側遮光部は、上記２つの表面側遮光部の間に配置されてもよい。
また、この第１の態様において、上記光電変換により生成された電荷を保持する保持部と、上記光電変換部および上記保持部の境界における上記半導体基板の表面側に埋め込まれて上記入射光を遮光する画素内表面側遮光部と、上記光電変換部および上記保持部の境界における上記半導体基板の裏面側に埋め込まれるとともに上記半導体基板の表面側と上記画素内表面側遮光部の底部との間に自身の底部が配置される深さに形成されて上記入射光を遮光する画素内裏面側遮光部とをさらに具備してもよい。
また、本開示の第２の態様は、表面側に配線領域が形成される半導体基板に配置されて上記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、上記画素の境界における上記半導体基板の表面側に埋め込まれて上記入射光を遮光する表面側遮光部と、上記画素の境界における上記半導体基板の裏面側に埋め込まれるとともに上記表面側遮光部の底部と接する深さに形成されて上記入射光を遮光する裏面側遮光部とを具備する撮像素子である。
また、この第２の態様において、上記裏面側遮光部は、絶縁膜を介して上記表面側遮光部の底部に接してもよい。
また、本開示の第３の態様は、表面側に配線領域が形成される半導体基板に配置されて上記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、上記半導体基板および上記配線領域の間に配置される絶縁膜である表面絶縁膜と、上記画素の境界における上記表面絶縁膜に配置されて上記入射光を遮光する表面絶縁膜遮光部と、上記画素の境界における上記半導体基板を貫通するとともに上記表面絶縁膜遮光部の底部に接する形状に構成されて上記入射光を遮光する半導体基板遮光部とを具備する撮像素子である。
また、この第３の態様において、上記半導体基板および上記表面絶縁膜の間に配置される絶縁膜である下層絶縁膜をさらに具備し、上記半導体基板遮光部は、上記半導体基板に形成された貫通溝部に配置される第１の半導体基板遮光部と、上記貫通溝部の底部の近傍の上記下層絶縁膜を除去することにより形成された下層絶縁膜除去領域に配置される第２の半導体基板遮光部とを備えてもよい。
また、この第３の態様において、上記第１の半導体基板遮光部は、上記貫通溝部に遮光部材が配置されて構成され、上記第２の半導体基板遮光部は、上記下層絶縁膜除去領域に遮光部材が配置されて構成されてもよい。
また、この第３の態様において、上記下層絶縁膜除去領域は、上記貫通溝部を介したエッチングにより上記下層絶縁膜を除去して形成されてもよい。
また、この第３の態様において、上記下層絶縁膜に配置されて上記エッチングを抑制するエッチング抑制部をさらに具備してもよい。
また、この第３の態様において、上記エッチング抑制部は、上記表面絶縁膜と同じ部材により構成されてもよい。
また、この第３の態様において、上記下層絶縁膜は、シリコン化合物により構成されてもよい。
また、この第３の態様において、上記第２の半導体基板遮光部は、断面の幅が上記貫通溝部より広い幅に構成されてもよい。
また、この第３の態様において、上記貫通溝部と上記遮光部材との間に配置される絶縁膜をさらに具備してもよい。
また、この第３の態様において、上記第２の半導体基板遮光部は、断面の幅が上記貫通溝部より広い幅に構成され、上記絶縁膜は、自身の底部が上記第２の半導体基板遮光部に形成された凹部に嵌合する形状に構成されてもよい。
また、この第３の態様において、上記光電変換により生成された電荷を保持する保持部と、上記光電変換部および上記保持部の境界における上記表面絶縁膜に配置されて上記入射光を遮光する画素内表面絶縁膜遮光部と、上記光電変換部および上記保持部の境界における上記半導体基板を貫通するとともに前画素内表面側絶縁膜遮光部の底部に接する形状に構成されて上記入射光を遮光する画素内半導体基板遮光部とをさらに具備してもよい。
また、この第３の態様において、上記画素内半導体基板遮光部は、上記半導体基板遮光部より狭い幅の断面に構成されてもよい。
本開示の態様により、画素の境界の半導体基板および半導体基板の表面側の絶縁膜に遮光部が配置されるという作用をもたらす。
次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．第７の実施の形態
８．第８の実施の形態
９．第９の実施の形態
１０．第１０の実施の形態
１１．第１１の実施の形態
１２．第１２の実施の形態
１３．カメラへの応用例
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．第７の実施の形態
８．第８の実施の形態
９．第９の実施の形態
１０．第１０の実施の形態
１１．第１１の実施の形態
１２．第１２の実施の形態
１３．カメラへの応用例
＜１．第１の実施の形態＞
［撮像素子の構成］
図１は、本開示の実施の形態に係る撮像素子の構成例を示すブロック図である。同図の撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
［撮像素子の構成］
図１は、本開示の実施の形態に係る撮像素子の構成例を示すブロック図である。同図の撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
画素アレイ部１０は、画素１００が２次元格子状に配置されて構成されたものである。ここで、画素１００は、照射された光に応じた画像信号を生成するものである。この画素１００は、照射された光に応じた電荷を生成する光電変換部を有する。また画素１００は、画素回路をさらに有する。この画素回路は、光電変換部により生成された電荷に基づく画像信号を生成する。画像信号の生成は、後述する垂直駆動部２０により生成された制御信号により制御される。画素アレイ部１０には、信号線１１および１２がＸＹマトリクス状に配置される。信号線１１は、画素１００における画素回路の制御信号を伝達する信号線であり、画素アレイ部１０の行毎に配置され、各行に配置される画素１００に対して共通に配線される。信号線１２は、画素１００の画素回路により生成された画像信号を伝達する信号線であり、画素アレイ部１０の列毎に配置され、各列に配置される画素１００に対して共通に配線される。これら光電変換部および画素回路は、半導体基板に形成される。
垂直駆動部２０は、画素１００の画素回路の制御信号を生成するものである。この垂直駆動部２０は、生成した制御信号を同図の信号線１１を介して画素１００に伝達する。カラム信号処理部３０は、画素１００により生成された画像信号を処理するものである。このカラム信号処理部３０は、同図の信号線１２を介して画素１００から伝達された画像信号の処理を行う。カラム信号処理部３０における処理には、例えば、画素１００において生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換が該当する。カラム信号処理部３０により処理された画像信号は、撮像素子１の画像信号として出力される。制御部４０は、撮像素子１の全体を制御するものである。この制御部４０は、垂直駆動部２０およびカラム信号処理部３０を制御する制御信号を生成して出力することにより、撮像素子１の制御を行う。制御部４０により生成された制御信号は、信号線４１および４２により垂直駆動部２０およびカラム信号処理部３０に対してそれぞれ伝達される。なお、カラム信号処理部３０は、処理回路の一例である。
［画素の回路構成］
図２は、本開示の第１の実施の形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。同図の画素１００は、光電変換部１０１と、電荷保持部１０３と、ＭＯＳトランジスタ１０６乃至１０９とを備える。
図２は、本開示の第１の実施の形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。同図の画素１００は、光電変換部１０１と、電荷保持部１０３と、ＭＯＳトランジスタ１０６乃至１０９とを備える。
光電変換部１０１のアノードは接地され、カソードはＭＯＳトランジスタ１０６のソースに接続される。ＭＯＳトランジスタ１０６のドレインは、ＭＯＳトランジスタ１０７のソース、ＭＯＳトランジスタ１０８のゲートおよび電荷保持部１０３の一端に接続される。電荷保持部１０３の他の一端は、接地される。ＭＯＳトランジスタ１０７および１０８のドレインは電源線Ｖｄｄに共通に接続され、ＭＯＳトランジスタ１０８のソースはＭＯＳトランジスタ１０９のドレインに接続される。ＭＯＳトランジスタ１０９のソースは、信号線１２に接続される。ＭＯＳトランジスタ１０６、１０７および１０９のゲートは、それぞれ信号線ＴＲ、信号線ＲＳＴおよび信号線ＳＥＬに接続される。なお、信号線ＴＲ、信号線ＲＳＴおよび信号線ＳＥＬは、信号線１１を構成する。
光電変換部１０１は、前述のように照射された光に応じた電荷を生成するものである。この光電変換部１０１には、フォトダイオードを使用することができる。
ＭＯＳトランジスタ１０６は、光電変換部１０１の光電変換により生成される電荷を電荷保持部１０３に転送するトランジスタである。ＭＯＳトランジスタ１０６における電荷の転送は、信号線ＴＲにより伝達される信号により制御される。電荷保持部１０３は、ＭＯＳトランジスタ１０６により転送された電荷を保持するキャパシタである。ＭＯＳトランジスタ１０８は、電荷保持部１０３に保持された電荷に基づく信号を生成するトランジスタである。ＭＯＳトランジスタ１０９は、ＭＯＳトランジスタ１０８により生成された信号を画像信号として信号線１２に出力するトランジスタである。このＭＯＳトランジスタ１０９は、信号線ＳＥＬにより伝達される信号により制御される。
ＭＯＳトランジスタ１０７は、電荷保持部１０３に保持された電荷を電源線Ｖｄｄに排出することにより電荷保持部１０３をリセットするＭＯＳトランジスタである。このＭＯＳトランジスタ１０７によるリセットは、信号線ＲＳＴにより伝達される信号により制御され、ＭＯＳトランジスタ１０６による電荷の転送の前に実行される。なお、このリセットの際、ＭＯＳトランジスタ１０６を導通させることにより、光電変換部１０１のリセットも行うことができる。
同図の画素１００における撮像は、次のように行うことができる。まず、ＭＯＳトランジスタ１０６および１０７を導通させて光電変換部１０１をリセットする。所定の露光期間の経過後にＭＯＳトランジスタ１０７を再度導通させて電荷保持部１０３をリセットする。電荷保持部１０３のリセット終了後に、ＭＯＳトランジスタ１０６を導通させて光電変換部１０１により生成された電荷を電荷保持部１０３に転送する。その後、電荷保持部１０３に転送されて保持された電荷に基づいてＭＯＳトランジスタ１０８により画像信号が生成され、ＭＯＳトランジスタ１０９により信号線１２に出力される。
これら光電変換部１０１における露光と露光後の画像信号の出力とを画素アレイ部１０の行に配置された画素１００毎に時間をずらして順次実行することにより、１画面分の画像信号（フレーム）を生成することができる。このような撮像方法は、ローリングシャッタと称される。当該撮像方法を適用することにより、画素１００の構成を簡略化することができる。しかし、このローリングシャッタ形式の撮像においては、行毎の撮像時間にずれを生じるため、動きのある被写体を撮像する際にフレームに歪みを生じる。
［画素の構成］
図３は、本開示の第１の実施の形態に係る画素の構成例を示す断面図である。同図は、本開示の第１の実施の形態に係る画素１００の構成例を表す模式断面図である。同図の画素１００は、半導体基板１１０と、配線領域１６０と、遮光膜１５８および１８０と、平坦化膜１９１と、カラーフィルタ１９２と、オンチップレンズ１９３とを備える。また、画素１００の境界には、表面側遮光部１５０と、裏面側遮光部１７０とが配置される。
図３は、本開示の第１の実施の形態に係る画素の構成例を示す断面図である。同図は、本開示の第１の実施の形態に係る画素１００の構成例を表す模式断面図である。同図の画素１００は、半導体基板１１０と、配線領域１６０と、遮光膜１５８および１８０と、平坦化膜１９１と、カラーフィルタ１９２と、オンチップレンズ１９３とを備える。また、画素１００の境界には、表面側遮光部１５０と、裏面側遮光部１７０とが配置される。
半導体基板１１０は、前述のように画素１００に配置される素子の半導体部分（拡散層）が形成される半導体の基板である。この半導体基板１１０は、例えば、シリコン（Ｓｉ）により構成することができる。素子の半導体部分は、半導体基板１１０に形成されたウェル領域に配置される。便宜上、同図の半導体基板１１０は、ｐ型のウェル領域に構成されるものと想定する。このｐ型のウェル領域にｎ型の半導体領域を配置することにより、素子の半導体部分を形成することができる。同図においては、光電変換部１０１、ＭＯＳトランジスタ１０６および電荷保持部１０３を記載した。
光電変換部１０１は、同図のｎ型の半導体領域１１１により構成される。具体的には、ｎ型の半導体領域１１１と周囲のｐ型のウェル領域との間のｐｎ接合により構成されるフォトダイオードが光電変換部１０１に該当する。半導体基板１１０の裏面側から入射した入射光がｎ型の半導体領域１１１において光電変換される。この光電変換により生成された電荷のうち電子が露光期間にｎ型の半導体領域１１１に蓄積される。
電荷保持部１０３は、同図のｎ型の半導体領域１１３により構成される。露光期間にｎ型の半導体領域１１１に蓄積された電子が、露光期間の経過後にｎ型の半導体領域１１３に転送されて保持される。また、半導体領域１１３の近傍の半導体基板１１０の表面側には、ゲート１２２が配置される。このゲート１２２は、上述のＭＯＳトランジスタ１０６のゲートを構成する。また、半導体領域１１１および１１３は、ＭＯＳトランジスタ１０６のソース領域およびドレイン領域に該当する。このＭＯＳトランジスタ１０６を導通させることにより、光電変換部１０１に蓄積された電荷を電荷保持部１０３に転送することができる。
なお、半導体基板１１０の表側の表面に比較的高い不純物濃度に構成されたｐ型の半導体領域を形成することもできる。この半導体領域を配置することにより、半導体基板１１０の表面側の表面準位をピニングすることができる。
同図のゲート１２２は、例えば多結晶シリコンにより構成することができる。なお、ゲート１２２および半導体基板１１０の間には、ゲート絶縁膜を構成する絶縁膜（後述する絶縁膜１３１）が配置される。また、ゲート１２２と配線領域１６０との間には、後述する絶縁膜１３２および絶縁膜１３４が積層される。
配線領域１６０は、半導体基板１１０の表面側に配置されて配線層１６２および絶縁層１６１により構成される領域である。配線層１６２は、画素１００等の素子の電気信号を伝達する配線である。この配線層１６２は、例えば、銅（Ｃｕ）により構成することができる。絶縁層１６１は、配線層１６２を絶縁するものである。この絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。絶縁層１６１および配線層１６２は、多層構成にすることができる。同図には、２層に構成された絶縁層１６１および配線層１６２の例を表した。
遮光膜１５８は、半導体基板１１０および配線領域１６０の間に配置される遮光膜である。この遮光膜１５８は、半導体基板１１０を透過して配線領域１６０に入射する入射光を遮光する。配線領域１６０に入射した光は、配線層１６２等により反射されて反射光になる。この反射光が隣接する画素１００に入射すると、ノイズの原因となる。遮光膜１５８を配置することにより、反射光の発生を低減することができる。同図の遮光膜１５８は、画素１００の境界近傍に配置される例を表したものである。遮光膜１５８は、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、Ｃｕ、白金（Ｐｔ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、鉄（Ｆｅ）、Ｓｉ、ゲルマニウム（Ｇｅ）およびテルル（Ｔｅ）等の金属により構成することができる。また、これらの金属を含む合金やこれらの金属の積層膜を使用することもできる。なお、遮光膜１５８の構成は、同図の例に限定されない。例えば、ゲート１２２や光電変換部１０１が配置される領域に展延された形状にすることもできる。
遮光膜１８０は、半導体基板１１０の裏面側を遮光する遮光膜である。この遮光膜１８０は、隣接する画素１００から斜めに入射する入射光を遮光する。遮光膜１８０には、開口部１８１が配置される。この開口部１８１を介して入射光が光電変換部１０１に照射される。遮光膜１８０は、遮光膜１５８と同様の金属材料により構成することができる。
平坦化膜１９１は、半導体基板１１０の裏面側を平坦化する膜である。この平坦化膜１９１は、例えばＳｉＯ２により構成することができる。
カラーフィルタ１９２は、入射光のうち所定の波長の入射光を透過させる光学的なフィルタである。このカラーフィルタ１９２として、赤色光、緑色光および青色光の何れかを透過させるカラーフィルタ１９２を画素１００毎に配置することができる。また、これらの原色系のカラーフィルタ１９２のほかに、シアン光、黄色光およびマゼンタ光の何れかを透過させる補色系のカラーフィルタ１９２を使用することもできる。また、赤外光を透過させるカラーフィルタ１９２を使用することもできる。
オンチップレンズ１９３は、入射光を集光するレンズである。このオンチップレンズ１９３は、半球形状に構成され、画素１００毎に配置されて入射光を光電変換部１０１の半導体領域１１１に集光する。このオンチップレンズ１９３は、例えば、スチレン系樹脂、アクリル系樹脂、スチレン−アクリル系樹脂およびシロキサン系樹脂等の有機材料により構成することができる。また、窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）等の無機材料により構成することもできる。また、上述の有機材料やポリイミド系樹脂に酸化チタン（ＴｉＯ）粒子を分散させて構成することもできる。
表面側遮光部１５０は、画素１００の境界における半導体基板１１０の表面側に埋め込まれて入射光を遮光するものである。この表面側遮光部１５０は、半導体基板１１０の表面側に形成された溝部である表面側溝部１５１に遮光部材を配置することにより構成することができる。遮光部材は、前述の遮光膜１５８と同様の金属材料により構成することができる。また、表面側遮光部１５０は、遮光膜１５８に結合させることができる。これにより、画素１００の境界の配線領域１６０の近傍における入射光の隣接画素１００への漏洩をさらに低減することができる。この場合、表面側遮光部１５０を遮光膜１５８と同じ材料により構成することにより、表面側遮光部１５０および遮光膜１５８を同時に形成することができる。以下、Ｗにより構成される表面側遮光部１５０および遮光膜１５８を想定する。
裏面側遮光部１７０は、画素１００の境界における半導体基板１１０の裏面側に埋め込まれて入射光を遮光するものである。この裏面側遮光部１７０は、半導体基板１１０の表面側と表面側遮光部１５０の底部との間に自身の底部が配置される深さに形成することができる。裏面側遮光部１７０は、半導体基板１１０の裏面側に形成される溝部である裏面側溝部１７１に遮光部材を配置することにより構成することができる。この裏面側遮光部１７０の遮光部材は、前述の遮光膜１５８と同様の金属材料により構成することができる。また、裏面側遮光部１７０は、遮光膜１８０に結合させることができる。この場合、裏面側遮光部１７０を遮光膜１８０と同じ材料により構成することにより、裏面側遮光部１７０および遮光膜１８０を同時に形成することができる。以下、Ｗにより構成される裏面側遮光部１７０および遮光膜１８０を想定する。
［遮光部の構成］
図４は、本開示の第１の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の表面側遮光部１５０および裏面側遮光部１７０の構成例を表す模式断面図である。
図４は、本開示の第１の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の表面側遮光部１５０および裏面側遮光部１７０の構成例を表す模式断面図である。
半導体基板１１０の表面側と配線領域１６０との間には、絶縁膜１３１、１３２および１３４が順に積層されて配置される。絶縁膜１３１には、ＳｉＯ２膜を使用することができる。絶縁膜１３２には、ＳｉＮ膜を使用することができる。絶縁膜１３４には、ＳｉＯ２膜を使用することができる。
表面側遮光部１５０は、半導体基板１１０の表面側に形成された表面側溝部１５１に配置される。同図の表面側溝部１５１は、絶縁膜１３４、１３２および１３１を貫通するとともに半導体基板１１０の表面側を比較的浅く削る形状に構成される。表面側遮光部１５０は、この表面側溝部１５１に配置される。また、同図の表面側溝部１５１と表面側遮光部１５０との間には、絶縁膜１５２が配置される。この絶縁膜１５２は、例えば、ＳｉＯ２により構成することができる。また、絶縁膜１５２は、半導体基板１１０および配線領域１６０の間にも配置される。なお、表面側溝部１５１および絶縁膜１５２の間に固定電荷膜を配置することもできる。この固定電荷膜は、負の固定電荷を有する誘電体により構成される膜である。この負の固定電荷により半導体基板１１０の界面近傍にホール蓄積領域を形成することができ、半導体基板１１０の界面準位の影響を軽減することができる。この固定電荷膜は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸化タンタル（Ｔａ２Ｏ５）により構成することができる。
表面側溝部１５１は、ドライエッチングまたは薬液を使用したウェットエッチングにより形成することができる。表面側溝部１５１は、半導体基板１１０に対して５０乃至３５０ｎｍの深さに形成することができる。好ましくは、表面側溝部１５１を１５０乃至２５０ｎｍの深さに構成する。表面側溝部１５１を深くするほど表面側遮光部１５０を深くすることができ、後述する裏面側遮光部１７０と相俟った入射光の遮光能力を向上させることができる。しかし、表面側溝部１５１を深く形成するほど加工が困難になるとともに遮光能力の向上特性が飽和する。また、表面側溝部１５１は、微細加工するほど、表面側遮光部１５０の専有面積を縮小することができる。表面側溝部１５１は、例えば、５０ｎｍ以下の幅に形成することができる。
裏面側遮光部１７０は、半導体基板１１０の裏面側に形成された裏面側溝部１７１に配置される。同図の裏面側溝部１７１は、半導体基板１１０を貫通する形状に配置される例を表したものである。この場合、裏面側遮光部１７０は、半導体基板１１０を略貫通する形状に構成されることとなる。また、同図の裏面側溝部１７１と裏面側遮光部１７０との間には、絶縁膜１７２が配置される。絶縁膜１７２は、絶縁膜１５２と同様に、ＳｉＯ２膜により構成することができる。また、絶縁膜１７２は、半導体基板１１０の裏面側を覆う形状に構成され、半導体基板１１０の裏面側をさらに絶縁する。また、裏面側溝部１７１を含む半導体基板１１０および絶縁膜１７２の間に固定電荷膜を配置することもできる。
同図に表したように、裏面側遮光部１７０の底部１７９が表面側遮光部１５０の底部１５９と半導体基板１１０の表面側との間の位置に達する深さに裏面側遮光部１７０を形成することができる。また、裏面側遮光部１７０の底部における断面の幅を表面側遮光部１５０の底部における断面の幅より広い幅に構成するとともに、表面側遮光部１５０の底部を包含する位置に裏面側遮光部１７０を形成することができる。これにより、裏面側遮光部１７０の底部に形成された凹部２７９に表面側遮光部１５０の底部が嵌合する形状に構成することができる。すなわち、表面側遮光部１５０および裏面側遮光部１７０の底部同士が入り組んだ形状に構成することができる。表面側遮光部１５０および裏面側遮光部１７０の間に絶縁膜１５２および絶縁膜１７２が配置される場合であっても、これらの絶縁膜を介して隣接する画素１００に達する光を大きく減衰することができる。同図の白抜きの矢印４０１は、裏面側遮光部１７０の底部近傍に入射する光が遮光される様子を表したものである。
裏面側溝部１７１は、半導体基板１１０の裏面側をエッチングすることにより形成することができる。具体的には、ボッシュプロセス等の異方性のドライエッチングにより半導体基板１１０を貫通する溝を形成する。その後、等方性のウェットエッチングを行って溝を広げるとともに上述のドライエッチングにより損傷を受けた溝の側面の半導体基板１１０を除去してもよい。
なお、表面側遮光部１５０を省略し、裏面側溝部１７１を半導体基板１１０の裏面側から遮光膜１５８の領域に達する深さに形成して遮光部材を配置することにより、遮光膜１５８および遮光膜１８０に結合された裏面側遮光部１７０を形成することができる。しかし、ＳｉＮからなる絶縁膜１３２やＷからなる遮光膜１５８をドライエッチングすることとなり、半導体基板１１０の損傷が増加するとともにＷにより半導体基板１１０の壁面が汚染されるという問題を生じる。この損傷等により半導体基板１１０に結晶欠陥が生成される。この結晶欠陥に捕獲される電荷により暗電流を生じ、画像信号にノイズを生じることとなる。また、ドライエッチングの際のプラズマの発光による半導体基板１１０の損傷も問題となる。
これらを防ぐため、裏面側溝部１７１を半導体基板１１０の領域に止めるとともに表面側遮光部１５０を予め形成する。表面側遮光部１５０は、表面側溝部１５１にＷを配置することにより形成されるため、上述のＷのドライエッチングの工程が不要となる。表面側溝部１５１を形成する際には絶縁膜１３２および半導体基板１１０をドライエッチングすることになるが、表面側溝部１５１の形成の際に損傷を受けた半導体基板１１０の領域は、裏面側溝部１７１を形成する際に除去される。このように、表面側遮光部１５０および裏面側遮光部１７０を使用することにより、画素１００の境界において遮光を行う半導体基板１１０の欠陥を削減することができる。
［撮像素子の製造方法］
図５乃至９は、本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。図５乃至９は、撮像素子１の画素１００部分の製造工程の一例を表す図である。まず、半導体基板１１０の表面側にウェル領域を形成し、半導体領域１１１等を形成する。次に、半導体基板１１０の表面側に絶縁膜１３１、絶縁膜１３２および絶縁膜１３４を積層する。その際ゲート１２２（不図示）および側壁絶縁膜（不図示）を形成する（図５におけるＡ）。
図５乃至９は、本開示の第１の実施の形態に係る撮像素子の製造方法の一例を示す図である。図５乃至９は、撮像素子１の画素１００部分の製造工程の一例を表す図である。まず、半導体基板１１０の表面側にウェル領域を形成し、半導体領域１１１等を形成する。次に、半導体基板１１０の表面側に絶縁膜１３１、絶縁膜１３２および絶縁膜１３４を積層する。その際ゲート１２２（不図示）および側壁絶縁膜（不図示）を形成する（図５におけるＡ）。
次に、半導体基板１１０の表面側にレジスト３０１を配置する。このレジスト３０１は、表面側溝部１５１を形成する領域に開口部３０２を備える（図５におけるＢ）。
次に、レジスト３０１をマスクとして使用して絶縁膜１３１、１３２および１３４ならびに半導体基板１１０のエッチングを行い、表面側溝部１５１を形成する。このエッチングには、ドライエッチングを適用することができる（図５におけるＣ）。
次に、表面側溝部１５１を含む半導体基板１１０の表面側に絶縁膜１５２を配置する。絶縁膜１５２には、ＳｉＯ２を使用することができる。絶縁膜１５２は、例えば、ＡＬＤ（Atomic Layer Deposition）により形成することができる（図６におけるＤ）。なお、絶縁膜１５２を配置する前に、固定電荷膜を配置することもできる。
次に、半導体基板１１０の表面側に遮光部材の膜３０３を配置する。この際、表面側溝部１５１にも遮光部材の膜３０３が配置され、表面側遮光部１５０が形成される。遮光部材には、Ｗを使用することができる。遮光部材の膜３０３は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成することができる（図６におけるＥ）。当該工程は、表面側遮光部形成工程に該当する。
次に、遮光部材の膜３０３を加工して遮光膜１５８を形成する。これは、遮光部材の膜３０３をエッチングすることにより行うことができる（図６におけるＦ）。
次に、半導体基板１１０の表面側に配線領域１６０を形成する（図７におけるＧ）。次に、配線領域１６０に隣接して支持基板（不図示）を接着する。ここで、支持基板とは、撮像素子１が形成される半導体ウェハを支持する基板である。
次に、半導体基板１１０の天地を反転させて裏面側を研削し、半導体基板１１０を薄肉化する。次に、半導体基板１１０の裏面側にレジスト３０４を配置する。このレジスト３０４は、裏面側溝部１７１を形成する領域に開口部３０５を備える（図７におけるＨ）。
次に、レジスト３０４をマスクとして使用してエッチングを行い、裏面側溝部１７１を形成する。このエッチングには、異方性のドライエッチングと等方性のウェットエッチングとを併用することができる。この際、絶縁膜１３１および１５２を構成するＳｉＯ２に対して高い選択比になる条件においてエッチングを行うと好適である（図８におけるＩ）。
次に、裏面側溝部１７１を含む半導体基板１１０の裏面側に絶縁膜１７２を配置する。絶縁膜１７２には、ＳｉＯ２を使用することができる。絶縁膜１５２は、例えば、ＡＬＤにより形成することができる（図６におけるＪ）。なお、絶縁膜１７２を配置する前に、固定電荷膜を配置することもできる。
次に、半導体基板１１０の裏面側に遮光部材の膜３０６を配置する。この際、裏面側溝部１７１にも遮光部材の膜３０６が配置され、裏面側遮光部１７０が形成される。遮光部材には、Ｗを使用することができる。遮光部材の膜３０６は、例えば、ＣＶＤにより形成することができる（図９におけるＫ）。当該工程は、表面側遮光部形成工程に該当する。
次に、遮光部材の膜３０６を加工して遮光膜１８０を形成する。これは、遮光部材の膜３０６をエッチングすることにより行うことができる（図９におけるＬ）。
次に、平坦化膜１９１、カラーフィルタ１９２およびオンチップレンズ１９３を配置することにより画素１００および撮像素子１を形成することができる。
以上説明したように、本開示の第１の実施の形態の撮像素子１は、画素１００の境界における半導体基板１１０に表面側遮光部１５０および裏面側遮光部１７０を配置することにより、隣接する画素１００から入射する入射光を遮光することができる。クロストークの発生を低減することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態の撮像素子１は、１つの表面側遮光部１５０を使用していた。これに対し、本開示の第２の実施の形態の撮像素子１は、２つの表面側遮光部を使用する点で、上述の第１の実施の形態と異なる。
上述の第１の実施の形態の撮像素子１は、１つの表面側遮光部１５０を使用していた。これに対し、本開示の第２の実施の形態の撮像素子１は、２つの表面側遮光部を使用する点で、上述の第１の実施の形態と異なる。
［遮光部の構成］
図１０は、本開示の第２の実施の形態に係る遮光部の構成例を示す断面図である。同図は、図４と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。半導体基板１１０の表面側に表面側遮光部１５３がさらに配置され、表面側遮光部１５０および１５３の間に裏面側遮光部１７０が配置される点で、図４において説明した遮光部と異なる。
図１０は、本開示の第２の実施の形態に係る遮光部の構成例を示す断面図である。同図は、図４と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。半導体基板１１０の表面側に表面側遮光部１５３がさらに配置され、表面側遮光部１５０および１５３の間に裏面側遮光部１７０が配置される点で、図４において説明した遮光部と異なる。
同図の表面側遮光部１５３は、表面側遮光部１５０に並行して配置される表面側遮光部である。この表面側遮光部１５３は、半導体基板１１０の表面側に形成される表面側溝部１５４に遮光部材が配置されて構成され、遮光膜１５８に結合される。また、同図の表面側溝部１５４と表面側遮光部１５３との間には、絶縁膜１５２が配置される。
同図の裏面側遮光部１７０は、図４において説明した裏面側遮光部１７０と比較して狭い断面の幅に構成され、表面側遮光部１５０および１５３の間に配置される。同図の遮光部においても、底部１７９が表面側遮光部１５０および１５３の底部１５９と半導体基板１１０の表面側との間の位置に達する深さに裏面側遮光部１７０を形成することができる。２つの表面側遮光部１５０および１５３により構成された凹部に裏面側遮光部１７０の底部が嵌合する形状に構成され、表面側遮光部１５０および１５３と裏面側遮光部１７０との底部同士が入り組んだ形状に構成される。裏面側遮光部１７０の底部近傍に入射する光を遮光することができる。また、表面側遮光部１５０の幅を狭くすることができ、半導体基板１１０の画素１００の領域を広くすることができる。
［遮光部の他の構成］
図１１は、本開示の第２の実施の形態に係る遮光部の他の構成例を示す断面図である。同図は、図１０と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。裏面側遮光部１７０が遮光膜１５８に接する形状に構成される点で、図１０において説明した遮光部と異なる。
図１１は、本開示の第２の実施の形態に係る遮光部の他の構成例を示す断面図である。同図は、図１０と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。裏面側遮光部１７０が遮光膜１５８に接する形状に構成される点で、図１０において説明した遮光部と異なる。
同図の裏面側遮光部１７０は、次の工程により形成することができる。半導体基板１１０の裏面側に裏面側溝部１７１が形成されて絶縁膜１７２が配置された半導体基板１１０において、裏面側溝部１７１の底部の絶縁膜１７２をエッチバックにより除去する。さらに、エッチバックを行い、絶縁膜１３１、絶縁膜１３２、絶縁膜１３４および絶縁膜１５２を順に除去し、裏面側溝部１７１を底部が遮光膜１５８に達する深さに形成し、遮光部材を配置する。これにより、遮光膜１５８と結合した裏面側遮光部１７０を形成することができる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第２の実施の形態の撮像素子１は、２つの表面側遮光部１５０および１５３の間に裏面側遮光部１７０が配置される。裏面側遮光部１７０を比較的狭い幅に構成することができ、半導体基板１１０における画素１００の領域を広くすることができる。光電変換部１０１の領域を広げることが可能となり、感度を向上させることができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態の撮像素子１は、半導体基板１１０のウェル領域に裏面側遮光部１７０が配置されていた。これに対し、本開示の第３の実施の形態の撮像素子１は、固相拡散により形成された半導体領域が裏面側遮光部１７０に隣接して配置される点で、上述の第１の実施の形態と異なる。
上述の第１の実施の形態の撮像素子１は、半導体基板１１０のウェル領域に裏面側遮光部１７０が配置されていた。これに対し、本開示の第３の実施の形態の撮像素子１は、固相拡散により形成された半導体領域が裏面側遮光部１７０に隣接して配置される点で、上述の第１の実施の形態と異なる。
［画素の構成］
図１２は、本開示の第３の実施の形態に係る画素の構成例を示す図である。同図は、図３と同様に、画素１００の構成例を表す模式断面図である。半導体領域１１１および裏面側遮光部１７０の間に固相拡散層１１９が配置され、半導体領域１１１が半導体基板の表面側から離隔するとともに半導体領域１１３が半導体領域１１１と垂直方向に重なる位置に形成される点で、図３において説明した画素１００と異なる。
図１２は、本開示の第３の実施の形態に係る画素の構成例を示す図である。同図は、図３と同様に、画素１００の構成例を表す模式断面図である。半導体領域１１１および裏面側遮光部１７０の間に固相拡散層１１９が配置され、半導体領域１１１が半導体基板の表面側から離隔するとともに半導体領域１１３が半導体領域１１１と垂直方向に重なる位置に形成される点で、図３において説明した画素１００と異なる。
固相拡散層１１９は、固相拡散法により半導体基板１１０に不純物を拡散させて形成された半導体領域であり、光電変換部１０１を構成するｎ型の半導体領域１１１等とは異なる導電型に構成される半導体領域である。同図の固相拡散層１１９は、ｐ型に構成される例を表したものである。ｐ型に構成された固相拡散層１１９は、ｎ型の半導体領域１１１とｐｎ接合を形成し、画素１００の光電変換部１０１を電気的に分離する。また、固相拡散層１１９は、ｐ型のウェル領域より高い不純物濃度に構成することができる。これにより、半導体領域１１１および固相拡散層１１９の界面のｐｎ接合部の電界を高くすることができ、半導体領域１１１に蓄積される電荷の容量を向上させることができる。
このような固相拡散層１１９は、半導体基板１１０の表面側から深い領域にわたって形成することができる。また、固相拡散層１１９を半導体領域１１１の周囲に配置することにより、光電変換部１０１の飽和電荷量を向上させることができる。同図に表したように、半導体領域１１１を半導体基板１１０の表面側から深い領域に埋め込むことができ、半導体領域１１１と重なる位置の半導体基板１１０の表面側には半導体領域１１３等の他の半導体領域を配置することも可能となる。
なお、同図のＭＯＳトランジスタ１０６のゲート１２２は、半導体基板１１０の表面側から半導体領域１１１に達する位置に埋め込まれた形状に構成されるとともに半導体領域１１３に隣接する位置に配置される。ＭＯＳトランジスタ１０６の導通時には、半導体領域１１１の電荷が半導体基板１１０に対して垂直方向に伝達される。このような構成のＭＯＳトランジスタは、縦型トランジスタと称される。なお、半導体基板１１０の表面側における光電変換部１０１以外の素子が形成される領域と固相拡散層１１９との間に分離領域（不図示）を配置することもできる。この分離領域には、例えば、ＳＴＩ（Shallow Trench Isolation）を使用することができる。
上述のように、固相拡散層１１９は、固相拡散法により形成することができる。具体的には、画素１００の境界の半導体基板１１０に溝部１５７（不図示）を形成する。この溝部１５７の側壁に不純物を多量に含んだ固体薄膜を配置して加熱する。これにより、固体薄膜の不純物が半導体基板１１０に拡散し、溝部１５７の周囲の半導体基板１１０に固相拡散層１１９を形成することができる。固体薄膜には、不純物を多量に含んだＳｉＯ２の膜を使用することができる。また、固体薄膜の不純物には、アクセプタであるホウ素（Ｂ）を使用することができる。なお、ｎ型の固相拡散層１１９を形成する際には、ドナーであるリン（Ｐ）を固体薄膜に含有させる。この固相拡散の際、半導体基板１１０は、１０００℃程度の高温に加熱される。このため、固相拡散は配線領域１６０を形成する前に行う必要がある。
固相拡散層１１９の形成後、溝部１５７に配置した固体薄膜を除去する。次に、溝部１５７に絶縁膜（絶縁膜１７３）を配置し、多結晶Ｓｉ等の充填部材（充填部材１１８）を配置する。すなわち、溝部１５７が充填部材１１８により埋め戻される。この充填部材の領域に表面側遮光部１５０を形成することができる。その後、充填部材を半導体基板１１０の裏面側からエッチングすることにより除去する。この充填部材１１８が除去された後の溝部を裏面側溝部１７１として使用することができる。すなわち、固相拡散層１１９を形成するために配置された溝部１５７を裏面側溝部１７１に転用することができる。充填部材１１８は、例えば、多結晶Ｓｉにより構成することができる。
［撮像素子の製造方法］
図１３乃至１７は、本開示の第３の実施の形態に係る撮像素子の製造方法の一例を示す図である。図１３乃至１７は、撮像素子１の画素１００部分の製造工程の一例を表す図である。まず、半導体基板１１０の表面側にレジスト３０７を配置する。このレジスト３０７は、固相拡散層１１９を形成する領域に開口部３０８を備える（図１３におけるＡ）。
図１３乃至１７は、本開示の第３の実施の形態に係る撮像素子の製造方法の一例を示す図である。図１３乃至１７は、撮像素子１の画素１００部分の製造工程の一例を表す図である。まず、半導体基板１１０の表面側にレジスト３０７を配置する。このレジスト３０７は、固相拡散層１１９を形成する領域に開口部３０８を備える（図１３におけるＡ）。
次に、レジスト３０７をマスクとして使用して半導体基板１１０のエッチングを行い、溝部１５７を形成する。このエッチングには、ドライエッチングを適用することができる（図１３におけるＢ）。
次に、溝部１５７の内壁にＢを含んだ固体薄膜３０９を配置する。これは、例えば、ＣＶＤにより行うことができる（図１３におけるＣ）。
次に、半導体基板１１０を加熱して固相拡散を行う。これにより溝部１５７に隣接する半導体基板１１０に固相拡散層１１９を形成することができる（図１４におけるＤ）。
次に、固体薄膜３０９を除去する。これにより、以降の工程における固相拡散を防止することができる（図１４におけるＥ）。
次に、溝部１５７に絶縁膜１７３を配置する。この絶縁膜１７３にはＳｉＯ２膜を使用することができる。また、絶縁膜１７３は、ＣＶＤにより形成することができる。次に、溝部１５７を含む半導体基板１１０の表面側に充填部材１１８を配置する。充填部材１１８には、多結晶Ｓｉを使用することができる。また、充填部材１１８は、ＣＶＤにより配置することができる。次に、溝部１５７以外の半導体基板１１０の表面側に配置された充填部材１１８を、例えば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する。これにより、溝部１５７に充填部材１１８を配置することができる（図１４におけるＦ）。その後、半導体基板１１０に半導体領域１１１等を形成する。
次に、図５におけるＡ乃至図７におけるＧの工程を適用し、絶縁膜１３１、絶縁膜１３２、絶縁膜１３４、ゲート１２２（不図示）、表面側遮光部１５０、絶縁膜１５２および配線領域１６０を形成する（図１５におけるＧ）。
次に、不図示の支持基板を接着し、半導体基板１１０の天地を反転させて裏面側を研削し、半導体基板１１０を薄肉化する。この研削は、充填部材１１８が半導体基板１１０の裏面側に露出するまで行う（図１５におけるＨ）。
次に、半導体基板１１０の裏面側にレジスト３１０を配置する。このレジスト３１０には、充填部材１１８に隣接する領域に開口部３１１を備える（図１６におけるＩ）。
次に、レジスト３１０をマスクとして使用して充填部材１１８を除去する。これは、ウェットエッチングにより行うことができる。このウェットエッチングは、絶縁膜１５２等を構成するＳｉＯ２に対して選択比が高い条件にて行う。埋め戻されていた充填部材１１８が半導体基板１１０の裏面側からのエッチングにより除去されて、裏面側溝部１７１が形成される。次に、レジスト３１０を除去する（図１６におけるＪ）。
次に、裏面側溝部１７１を含む半導体基板１１０の裏面側に絶縁膜１７２を配置する（図１７におけるＫ）。
次に、裏面側溝部１７１に遮光部材を配置して裏面側遮光部１７０を形成し、遮光膜１８０を形成する（図１７におけるＬ）。
以上の工程により、固相拡散層１１９、表面側遮光部１５０および裏面側遮光部１７０を形成することができる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第３の実施の形態の撮像素子１は、画素１００の境界の近傍に固相拡散層１１９が配置された半導体基板１１０において表面側遮光部１５０および裏面側遮光部１７０を配置する。固相拡散層１１９を形成するための溝部１５７を裏面側溝部１７１として使用することができ、製造工程を簡略化することができる。
＜４．第４の実施の形態＞
上述の第１の実施の形態の撮像素子１は、裏面側遮光部１７０の底部に形成された凹部に表面側遮光部１５０の底部が嵌合する形状に構成されていた。これに対し、本開示の第４の実施の形態の撮像素子１は、裏面側遮光部１７０の底部が表面側遮光部１５０の底部に接する形状に構成される点で、上述の第１の実施の形態と異なる。
上述の第１の実施の形態の撮像素子１は、裏面側遮光部１７０の底部に形成された凹部に表面側遮光部１５０の底部が嵌合する形状に構成されていた。これに対し、本開示の第４の実施の形態の撮像素子１は、裏面側遮光部１７０の底部が表面側遮光部１５０の底部に接する形状に構成される点で、上述の第１の実施の形態と異なる。
［遮光部の構成］
図１８は、本開示の第４の実施の形態に係る遮光部の構成例を示す断面図である。同図は、図４と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。裏面側遮光部１７０の底部が表面側遮光部１５０の底部に接する形状に構成される点で、図４において説明した裏面側遮光部１７０と異なる。
図１８は、本開示の第４の実施の形態に係る遮光部の構成例を示す断面図である。同図は、図４と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。裏面側遮光部１７０の底部が表面側遮光部１５０の底部に接する形状に構成される点で、図４において説明した裏面側遮光部１７０と異なる。
同図の裏面側溝部１７１は、自身の底部が表面側溝部１５１の底部に接する深さに形成される。このような裏面側溝部１７１および表面側溝部１５１に遮光部材を配置することにより、底部同士が接する形状の表面側遮光部１５０および裏面側遮光部１７０を形成することができる。なお、同図の表面側遮光部１５０および裏面側遮光部１７０は、絶縁膜１５２および絶縁膜１７２を介して接する例を表したものである。
このような簡略化された構成であっても、表面側遮光部１５０および裏面側遮光部１７０により、画素１００の境界における遮光を行うことができる。また、ウェットエッチングを使用して裏面側溝部１７１を形成した場合には、裏面側溝部１７１の近傍の半導体基板１１０の欠陥の発生を低減することができる。
なお、同図の裏面側遮光部１７０は、表面側遮光部１５０より広い断面の幅に構成される例を表したものであるが、裏面側遮光部１７０を表面側遮光部１５０より狭い断面の幅に構成することも可能である。また、表面側遮光部１５０および裏面側遮光部１７０を略等しい断面の幅に構成することもできる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第４の実施の形態の撮像素子１は、底部同士が接する形状の表面側遮光部１５０および裏面側遮光部１７０を画素１００の境界に配置する。これにより、裏面側遮光部１７０の形状を簡略化することができる。
＜５．第５の実施の形態＞
上述の第１の実施の形態の撮像素子１は、ローリングシャッタ形式の撮像を行っていた。これに対し、本開示の第５の実施の形態の撮像素子１は、画素アレイ部１０に配置された全ての画素１００において同時に露光を行うグローバルシャッタ形式の撮像を行う点で、上述の第１の実施の形態と異なる。
上述の第１の実施の形態の撮像素子１は、ローリングシャッタ形式の撮像を行っていた。これに対し、本開示の第５の実施の形態の撮像素子１は、画素アレイ部１０に配置された全ての画素１００において同時に露光を行うグローバルシャッタ形式の撮像を行う点で、上述の第１の実施の形態と異なる。
［画素の回路構成］
図１９は、本開示の第５の実施の形態に係る画素の構成例を示す図である。同図は、図２と同様に、画素１００の構成例を表す回路図である。第２の電荷保持部１０２およびＭＯＳトランジスタ１０４および１０５をさらに備える点で、図２の画素１００と異なる。また、信号線１１には、信号線ＯＦＧおよび信号線ＴＸがさらに配置される。
図１９は、本開示の第５の実施の形態に係る画素の構成例を示す図である。同図は、図２と同様に、画素１００の構成例を表す回路図である。第２の電荷保持部１０２およびＭＯＳトランジスタ１０４および１０５をさらに備える点で、図２の画素１００と異なる。また、信号線１１には、信号線ＯＦＧおよび信号線ＴＸがさらに配置される。
光電変換部１０１のカソードは、ＭＯＳトランジスタ１０４のソースおよびＭＯＳトランジスタ１０５のソースに接続される。ＭＯＳトランジスタ１０４のドレインは電源線Ｖｄｄに接続され、ゲートは信号線ＯＦＧに接続される。ＭＯＳトランジスタ１０５のゲートは信号線ＴＸに接続され、ドレインは第２の電荷保持部１０２の一端およびＭＯＳトランジスタ１０６のソースに接続される。第２の電荷保持部１０２の他の一端は、接地される。これ以外の回路の結線は図２の回路図と同様であるため、説明を省略する。
ＭＯＳトランジスタ１０４は、光電変換部１０１に保持された電荷を電源線Ｖｄｄに排出することにより光電変換部１０１をリセットするトランジスタである。ＭＯＳトランジスタ１０４による光電変換部１０１のリセットは、信号線ＯＦＧにより伝達される信号により制御される。ＭＯＳトランジスタ１０５は、光電変換部１０１の光電変換により生成される電荷を第２の電荷保持部１０２に転送するトランジスタである。ＭＯＳトランジスタ１０５における電荷の転送は、信号線ＴＸにより伝達される信号により制御される。第２の電荷保持部１０２は、ＭＯＳトランジスタ１０５により転送される電荷を保持するキャパシタである。なお、同図のＭＯＳトランジスタ１０６は、第２の電荷保持部１０２に保持された電荷を電荷保持部１０３に転送する。
同図の画素１００における画像信号の生成は、以下のように行うことができる。まず、ＭＯＳトランジスタ１０４を導通させて光電変換部１０１をリセットする。このリセット終了後の光電変換により生成された電荷が光電変換部１０１に蓄積される。所定の期間の経過後にＭＯＳトランジスタ１０６および１０７を導通させて第２の電荷保持部１０２をリセットする。次に、ＭＯＳトランジスタ１０５を導通させる。これにより、光電変換部１０１において生成された電荷が第２の電荷保持部１０２に転送されて保持される。この光電変換部１０１のリセットからＭＯＳトランジスタ１０５による電荷の転送までの操作は、画素アレイ部１０に配置された全ての画素１００において同時に行う。すなわち、全ての画素１００における同時リセットであるグローバルリセットと全ての画素１００における同時の電荷転送が実行される。これにより、グローバルシャッタが実現される。なお、光電変換部１０１のリセットからＭＯＳトランジスタ１０５による電荷の転送までの期間は露光期間に該当する。
次に、ＭＯＳトランジスタ１０７を再度導通させて電荷保持部１０３をリセットする。次に、ＭＯＳトランジスタ１０６を導通させて第２の電荷保持部１０２に保持された電荷を電荷保持部１０３に転送して保持させる。これにより、ＭＯＳトランジスタ１０８が電荷保持部１０３に保持される電荷に応じた画像信号を生成する。次に、ＭＯＳトランジスタ１０９を導通させることにより、ＭＯＳトランジスタ１０８により生成された画像信号が信号線１２に出力される。上述の第１の電荷保持部１０３のリセットから画像信号の出力までの操作は、画素アレイ部１０の行に配置された画素１００毎に順次行う。画素アレイ部１０の全ての行の画素１００における画像信号が出力されることにより、１画面分の画像信号であるフレームが生成され、撮像素子１から出力される。
この画素１００における画像信号の生成および出力を上述の露光期間に並行して行うことにより、撮像および画像信号の転送に要する時間を短縮することができる。又、画素アレイ部１０の全画素１００において同時に露光を行うことにより、フレームの歪みの発生を防ぎ、画質を向上させることができる。このように、第２の電荷保持部１０２は、グローバルシャッタを行う際に、光電変換部１０１により生成された電荷を一時的に保持するために使用される。
［画素の構成］
図２０は、本開示の第５の実施の形態に係る画素の構成例を示す平面図である。同図は、画素１００の構成例を表す平面図であり、図１９において説明した光電変換部１０１等の素子の配置を概略的に表した図である。また、同図は、入射光が照射される受光面である半導体基板１１０の裏面側からみた画素１００の構成を表した図である。同図において、実線の領域は、半導体基板１１０に形成された半導体領域を表す。破線の領域は、図１９において説明したＭＯＳトランジスタ１０４乃至１０９のゲートを表す。点線の領域は、裏面側遮光部１７０を表す。斜線のハッチングが付された点線の領域は、表面側遮光部１５０を表す。網掛けのハッチングが付された点線の領域は、後述する非貫通裏面側遮光部１７４を表す。２点鎖線の矩形は、遮光膜１８０の開口部１８１の領域を表す。また、光電変換部１０１および第２の電荷保持部１０２の間には、後述する画素内表面側遮光部２５０および画素内裏面側遮光部２７０が配置される。
図２０は、本開示の第５の実施の形態に係る画素の構成例を示す平面図である。同図は、画素１００の構成例を表す平面図であり、図１９において説明した光電変換部１０１等の素子の配置を概略的に表した図である。また、同図は、入射光が照射される受光面である半導体基板１１０の裏面側からみた画素１００の構成を表した図である。同図において、実線の領域は、半導体基板１１０に形成された半導体領域を表す。破線の領域は、図１９において説明したＭＯＳトランジスタ１０４乃至１０９のゲートを表す。点線の領域は、裏面側遮光部１７０を表す。斜線のハッチングが付された点線の領域は、表面側遮光部１５０を表す。網掛けのハッチングが付された点線の領域は、後述する非貫通裏面側遮光部１７４を表す。２点鎖線の矩形は、遮光膜１８０の開口部１８１の領域を表す。また、光電変換部１０１および第２の電荷保持部１０２の間には、後述する画素内表面側遮光部２５０および画素内裏面側遮光部２７０が配置される。
同図の画素１００は、中央部の半導体基板１１０に光電変換部１０１の半導体領域１１１が配置される。この半導体領域１１１の同図における上側に隣接して第２の電荷保持部１０２の半導体領域１１２が配置される。半導体領域１１２の近傍には、図１９において説明したＭＯＳトランジスタ１０５のゲート１２１が配置される。ＭＯＳトランジスタ１０５は、半導体領域１１１および１１２をそれぞれソース領域およびドレイン領域とするＭＯＳトランジスタである。半導体領域１１２の同図における右側に隣接してＭＯＳトランジスタ１０６のゲート１２２が配置され、ゲート１２２に隣接して電荷保持部１０３の半導体領域１１３が配置される。ＭＯＳトランジスタ１０６は、半導体領域１１２および１１３をそれぞれソース領域およびドレイン領域とするＭＯＳトランジスタである。
半導体領域１１３の同図における下側に隣接してＭＯＳトランジスタ１０７のゲート１２４が配置され、ゲート１２４に隣接して半導体領域１１５が配置される。ＭＯＳトランジスタ１０７は、半導体領域１１３および１１５をそれぞれソース領域およびドレイン領域とするＭＯＳトランジスタである。半導体領域１１５の同図における下側に隣接してＭＯＳトランジスタ１０８のゲート１２５が配置され、ゲート１２５に隣接して半導体領域１１６が配置される。ＭＯＳトランジスタ１０８は、半導体領域１１５および１１６をそれぞれドレイン領域およびソース領域とするＭＯＳトランジスタである。半導体領域１１６の同図における下側に隣接してＭＯＳトランジスタ１０９のゲート１２６が配置され、ゲート１２６に隣接して半導体領域１１７が配置される。ＭＯＳトランジスタ１０９は、半導体領域１１６および１１７をそれぞれドレイン領域およびソース領域とするＭＯＳトランジスタである。
なお、半導体領域１１３とＭＯＳトランジスタ１０８のゲート１２５とは、不図示の配
線により接続される。また、半導体領域１１１の同図における左側に隣接してＭＯＳトランジスタ１０４のゲート１２３および半導体領域１１４が配置される。ＭＯＳトランジスタ１０４は、半導体領域１１１および１１４をそれぞれソース領域およびドレイン領域とするＭＯＳトランジスタである。
線により接続される。また、半導体領域１１１の同図における左側に隣接してＭＯＳトランジスタ１０４のゲート１２３および半導体領域１１４が配置される。ＭＯＳトランジスタ１０４は、半導体領域１１１および１１４をそれぞれソース領域およびドレイン領域とするＭＯＳトランジスタである。
なお、同図の電荷保持部１０３およびＭＯＳトランジスタ１０７乃至１０９は、同図の画素１００の右側に隣接する画素１００と共通に使用される。同図のＭＯＳトランジスタ１０４は、同図の画素１００の左側に隣接する画素１００と共通に使用される。
画素内表面側遮光部２５０は、光電変換部１０１および第２の電荷保持部１０２の間に配置される遮光部であり、表面側遮光部１５０と同じ形状に構成される遮光部である。
画素内裏面側遮光部２７０は、光電変換部１０１および第２の電荷保持部１０２の間に配置される遮光部であり、裏面側遮光部１７０と同じ形状に構成される遮光部である。
これら画素内表面側遮光部２５０および画素内裏面側遮光部２７０を配置することにより、画素１００内の光電変換部１０１と第２の電荷保持部１０２との間を遮光することができる。隣接する画素１００の光電変換部１０１の間に配置される表面側遮光部１５０および裏面側遮光部１７０と相俟って光電変換部１０１から第２の電荷保持部１０２に漏洩する光を低減することができる。グローバルシャッタ形式を採用する画素１００においては、第２の電荷保持部１０２に比較的長い期間電荷が保持される。この第２の電荷保持部１０２に入射光が照射されると、第２の電荷保持部１０２において光電変換による電荷が生成されて保持される。これにより、画像信号にノイズを生じることとなる。上述の画素内表面側遮光部２５０および画素内裏面側遮光部２７０を配置することにより、第２の電荷保持部１０２への光の漏洩を防ぐことができ、画像信号のノイズを低減することができる。
非貫通裏面側遮光部１７４は、半導体基板１１０の裏面側に埋め込まれるとともに半導体基板１１０を貫通しない形状の遮光部である。図１９において説明したように、光電変換部１０１および第２の電荷保持部１０２の間にはＭＯＳトランジスタ１０５が配置され、光電変換部１０１の電荷を第２の電荷保持部１０２に転送する。この電荷の転送路であるチャネル領域は、半導体基板１１０の表面側近傍に形成される。このＭＯＳトランジスタ１０５のチャネル領域を確保するため、非貫通裏面側遮光部１７４を配置する。また、非貫通裏面側遮光部１７４は、隣接する画素１００と共通に使用される電荷保持部１０２ならびにＭＯＳトランジスタ１０４およびＭＯＳトランジスタ１０７乃至１０９が配置される領域の半導体基板１１０にも配置することができる。なお、第２の電荷保持部１０２は、特許請求の範囲に記載の電荷保持部の一例である。
［画素の断面の構成］
図２１は、本開示の第５の実施の形態に係る画素の構成例を示す断面図である。同図は、図２０におけるａ−ａ’線に沿った断面図であり、図３と同様に画素１００の構成例を表す模式断面図である。同図の画素１００は、次の点で、図３の画素１００と異なる。図３における電荷保持部１０３およびＭＯＳトランジスタ１０６の代わりに第２の電荷保持部１０２およびＭＯＳトランジスタ１０５が配置される。上述のように、第２の電荷保持部１０２は半導体領域１１２により構成される。ＭＯＳトランジスタ１０５は、ゲート１２１を備え、半導体領域１１１の電荷を半導体領域１１２に転送する。光電変換部１０１および第２の電荷保持部１０２の間に非貫通裏面側遮光部１７４が配置される。
図２１は、本開示の第５の実施の形態に係る画素の構成例を示す断面図である。同図は、図２０におけるａ−ａ’線に沿った断面図であり、図３と同様に画素１００の構成例を表す模式断面図である。同図の画素１００は、次の点で、図３の画素１００と異なる。図３における電荷保持部１０３およびＭＯＳトランジスタ１０６の代わりに第２の電荷保持部１０２およびＭＯＳトランジスタ１０５が配置される。上述のように、第２の電荷保持部１０２は半導体領域１１２により構成される。ＭＯＳトランジスタ１０５は、ゲート１２１を備え、半導体領域１１１の電荷を半導体領域１１２に転送する。光電変換部１０１および第２の電荷保持部１０２の間に非貫通裏面側遮光部１７４が配置される。
同図の非貫通裏面側遮光部１７４は、半導体基板１１０の裏面側に形成されて半導体基板１１０を貫通しない形状の溝部１７５に遮光部材を配置することにより形成することができる。非貫通裏面側遮光部１７４の底部と半導体基板１１０の表面側との間には、開口部１４９が形成される。この開口部１４９にＭＯＳトランジスタ１０５のチャネル領域が配置される。
同図の遮光膜１５８は、表面側遮光部１５０に結合されるとともにＭＯＳトランジスタ１０５のゲート１２１を覆う形状に構成することができる。また、同図の遮光膜１８０は、開口部１８１を除く半導体基板１１０の裏面側全面に配置される。第２の電荷保持部１０２は、遮光膜１５８および１８０、表面側遮光部１５０、裏面側遮光部１７０ならびに非貫通裏面側遮光部１７４により遮光される。これにより、第２の電荷保持部１０２への光の漏洩を低減することができ、ノイズの混入を低減することができる。なお、同図の非貫通裏面側遮光部１７４は、裏面側遮光部１７０より狭い断面の幅に構成される例を表したものであるが、裏面側遮光部１７０と同じ断面の幅に構成することもできる。
［撮像素子の製造方法］
図２２乃至２４は、本開示の第５の実施の形態に係る撮像素子の製造方法の一例を示す図である。図２２乃至２４は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
図２２乃至２４は、本開示の第５の実施の形態に係る撮像素子の製造方法の一例を示す図である。図２２乃至２４は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
まず、図５におけるＡから図７におけるＧまでの工程を適用して半導体領域１１１等および絶縁膜１３１等を形成する。次に表面側遮光部１５０および画素内表面側遮光部２５０（不図示）を形成し、配線領域１６０を形成する。次に、支持基板を接着して半導体基板１１０の天地を反転させて裏面側を研削し、半導体基板１１０を薄肉化する。次に半導体基板１１０の裏面側にハードマスク３１２を配置する。このハードマスク３１２は、例えば、ＳｉＯ２により構成することができる。またハードマスク３１２は、裏面側溝部１７１および溝部１７５を形成する領域に開口部３１３および３１４をそれぞれ備える（図２２におけるＡ）。なお、開口部３１３は、画素内裏面側遮光部２７０を配置する領域にも配置される。
次に、ハードマスク３１２の開口部３１４のうち非貫通裏面側遮光部１７４が配置される領域を覆う形状のレジスト３１５を配置する（図２２におけるＢ）。
次に、ハードマスク３１２およびレジスト３１５をマスクとして使用して、開口部３１３に隣接する半導体基板１１０のエッチングを行い、半導体基板１１０を貫通しない深さの裏面側溝部１７１を形成する（図２３におけるＣ）。
次に、レジスト３１５を除去して半導体基板１１０の裏面側をさらにエッチングする。これにより、半導体基板１１０を貫通する深さの裏面側溝部１７１および半導体基板１１０を貫通しない深さの溝部１７５を形成することができる（図２３におけるＤ）。なお、裏面側溝部１７１は、画素内裏面側遮光部２７０を配置する領域にも形成される。
次に、ハードマスク３１２を除去する。これは、ウェットエッチングにより行うことができる。このウェットエッチングの前に裏面側溝部１７１および溝部１７５にレジストを配置する。裏面側溝部１７１および溝部１７５を保護するためである。ハードマスク３１２のエッチング後、裏面側溝部１７１および溝部１７５のレジストを除去する。次に、裏面側溝部１７１および溝部１７５を含む半導体基板１１０の裏面側に絶縁膜１７２を配置する（図２４におけるＥ）。
次に、裏面側溝部１７１および溝部１７５に遮光部材を配置して裏面側遮光部１７０、非貫通裏面側遮光部１７４および画素内裏面側遮光部２７０（不図示）を形成し、遮光膜１８０を形成する（図２４におけるＦ）。
以上の工程により、表面側遮光部１５０、画素内表面側遮光部２５０、裏面側遮光部１７０、画素内裏面側遮光部２７０および非貫通裏面側遮光部１７４を形成することができる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第５の実施の形態の撮像素子１は、第２の電荷保持部１０２を有してグローバルシャッタ形式を採用する画素１００を備える。この画素１００の境界に表面側遮光部１５０および裏面側遮光部１７０を配置することにより、隣接する画素１００に起因するクロストークを低減することができる。また、光電変換部１０１および第２の電荷保持部１０２の間に画素内表面側遮光部２５０および画素内裏面側遮光部２７０を配置することにより、第２の電荷保持部１０２への光の漏洩を低減し、画像信号のノイズを低減することができる。
＜６．第６の実施の形態＞
上述の第５の実施の形態の撮像素子１は、それぞれ異なる深さに構成される裏面側遮光部１７０および非貫通裏面側遮光部１７４を使用していた。これに対し、本開示の第６の実施の形態の撮像素子１は、非貫通裏面側遮光部１７４と同じ深さに構成される裏面側遮光部１７０を使用する点で、上述の第５の実施の形態と異なる。
上述の第５の実施の形態の撮像素子１は、それぞれ異なる深さに構成される裏面側遮光部１７０および非貫通裏面側遮光部１７４を使用していた。これに対し、本開示の第６の実施の形態の撮像素子１は、非貫通裏面側遮光部１７４と同じ深さに構成される裏面側遮光部１７０を使用する点で、上述の第５の実施の形態と異なる。
［遮光部の構成］
図２５は、本開示の第６の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の遮光部の構成例を表す模式断面図である。裏面側遮光部１７０が半導体基板１１０を貫通しない深さに構成され、表面側遮光部１５０が半導体基板１１０の表面側の深い領域に亘って形成される点で、図２１において説明した遮光部と異なる。
図２５は、本開示の第６の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の遮光部の構成例を表す模式断面図である。裏面側遮光部１７０が半導体基板１１０を貫通しない深さに構成され、表面側遮光部１５０が半導体基板１１０の表面側の深い領域に亘って形成される点で、図２１において説明した遮光部と異なる。
同図の裏面側遮光部１７０は、半導体基板１１０を貫通しない形状に構成されるとともに、図２１において説明した非貫通裏面側遮光部１７４と同じ深さに構成される。また、不図示の画素内裏面側遮光部２７０においても、非貫通裏面側遮光部１７４と同じ深さに構成される。このため、非貫通裏面側遮光部１７４を配置する溝部１７５と裏面側溝部１７１とを同時に形成することができる。
同図の表面側遮光部１５０は、図２１の表面側遮光部１５０より深い形状に構成され、底部１５９が裏面側遮光部１７０の底部１７９に形成された凹部に嵌合する形状に構成される。なお、画素内表面側遮光部２５０においても同図の表面側遮光部１５０と同様の形状に構成される。
これ以外の撮像素子１の構成は本開示の第５の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第６の実施の形態の撮像素子１は、裏面側遮光部１７０および画素内裏面側遮光部２７０を非貫通裏面側遮光部１７４と同じ深さに構成することにより、製造工程を簡略化することができる。
＜７．第７の実施の形態＞
上述の第６の実施の形態の撮像素子１は、１つの表面側遮光部１５０を使用していた。これに対し、本開示の第７の実施の形態の撮像素子１は、２つの表面側遮光部１５０を使用する点で、上述の第６の実施の形態と異なる。
上述の第６の実施の形態の撮像素子１は、１つの表面側遮光部１５０を使用していた。これに対し、本開示の第７の実施の形態の撮像素子１は、２つの表面側遮光部１５０を使用する点で、上述の第６の実施の形態と異なる。
［遮光部の構成］
図２６は、本開示の第７の実施の形態に係る遮光部の構成例を示す断面図である。同図は、図２５と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。半導体基板１１０の表面側に表面側遮光部１５３がさらに配置され、表面側遮光部１５０および１５３の間に裏面側遮光部１７０が配置される点で、図２５において説明した遮光部と異なる。
図２６は、本開示の第７の実施の形態に係る遮光部の構成例を示す断面図である。同図は、図２５と同様に、画素１００の境界部分の遮光部の構成例を表す模式断面図である。半導体基板１１０の表面側に表面側遮光部１５３がさらに配置され、表面側遮光部１５０および１５３の間に裏面側遮光部１７０が配置される点で、図２５において説明した遮光部と異なる。
同図の表面側遮光部１５３は、図１０において説明した表面側遮光部１５３と同様に、表面側遮光部１５０に並行して配置される遮光部である。また、同図の表面側遮光部１５０および１５３は、図２５の表面側遮光部１５０と同様の深さに構成される。同図の裏面側遮光部１７０は、図１０において説明した裏面側遮光部１７０と同様の狭い断面に構成される。また、同図の裏面側遮光部１７０は、図２５の裏面側遮光部１７０と同様に非貫通裏面側遮光部１７４と同じ深さに構成される。このため、非貫通裏面側遮光部１７４を配置する溝部１７５と裏面側溝部１７１とを同時に形成することができる。
これ以外の撮像素子１の構成は本開示の第６の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第７の実施の形態の撮像素子１は、２つの表面側遮光部１５０および１５３の間に狭い幅に構成された裏面側遮光部１７０を配置することにより、グローバルシャッタ形式を採用する画素１００の領域を広くすることができる。
＜８．第８の実施の形態＞
上述の第５の実施の形態の撮像素子１は、半導体基板１１０のウェル領域に裏面側遮光部１７０が配置されていた。これに対し、本開示の第８の実施の形態の撮像素子１は、裏面側遮光部１７０に隣接して固相拡散層が配置される点で、上述の第５の実施の形態と異なる。
上述の第５の実施の形態の撮像素子１は、半導体基板１１０のウェル領域に裏面側遮光部１７０が配置されていた。これに対し、本開示の第８の実施の形態の撮像素子１は、裏面側遮光部１７０に隣接して固相拡散層が配置される点で、上述の第５の実施の形態と異なる。
［画素の構成］
図２７は、本開示の第８の実施の形態に係る画素の構成例を示す図である。同図は、図２１と同様に、画素１００の構成例を表す模式断面図である。同図の画素１００、以下の点で、図２１の画素１００と異なる。半導体領域１１１および半導体領域１１２と裏面側遮光部１７０との間に固相拡散層１１９が配置される。また、半導体領域１１１および１１２が半導体基板の表面側から離隔するとともに縦型トランジスタに構成されるＭＯＳトランジスタ１０６が配置される。
図２７は、本開示の第８の実施の形態に係る画素の構成例を示す図である。同図は、図２１と同様に、画素１００の構成例を表す模式断面図である。同図の画素１００、以下の点で、図２１の画素１００と異なる。半導体領域１１１および半導体領域１１２と裏面側遮光部１７０との間に固相拡散層１１９が配置される。また、半導体領域１１１および１１２が半導体基板の表面側から離隔するとともに縦型トランジスタに構成されるＭＯＳトランジスタ１０６が配置される。
固相拡散層１１９は、図１２の固相拡散層１１９と同様に、裏面側遮光部１７０に隣接して配置される。光電変換部１０１の半導体領域１１１は、図１２の半導体領域１１１と同様に、固相拡散層１１９に隣接して配置されるとともに半導体基板１１０の表面側から深い領域に配置される。
同図の第２の電荷保持部１０２の半導体領域１１２は、同図の半導体領域１１１と同様に固相拡散層１１９に隣接して配置されるとともに半導体基板１１０の表面側から深い領域に配置される。固相拡散層１１９に隣接して配置されることにより、飽和電荷量を向上させることができる。
同図のＭＯＳトランジスタ１０６は、縦型トランジスタに構成され、ゲート１２２およびゲート１２９を備える。ゲート１２２は半導体基板１１０の表面側から半導体領域１１１に達する位置に埋め込まれた形状に構成され、ゲート１２９は半導体基板１１０の表面側から半導体領域１１２に達する位置に埋め込まれた形状に構成される。これらのゲート１２２および１２９に制御信号を印加することにより、半導体領域１１１から半導体基板１１０の表面側を経由して半導体領域１１２に至るチャネルが形成される。半導体領域１１１の電荷を半導体領域１１２に転送することができる。
同図の裏面側溝部１７１は、図１４におけるＦにおいて説明した充填部材１１８を半導体基板１１０の裏面側からエッチングして除去することにより形成することができる。この充填部材１１８のエッチングは、図２３におけるＤにおいて説明した溝部１７５を形成する際のエッチングと同時に行うことができる。
これ以外の撮像素子１の構成は本開示の第５の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第８の実施の形態の撮像素子１は、グローバルシャッタ形式を採用する画素１００に固相拡散層１１９を配置することにより、光電変換部１０１および第２の電荷保持部１０２の容量を向上させることができる。
＜９．第９の実施の形態＞
上述の第１の実施の形態の撮像素子１は、表面側遮光部１５０および裏面側遮光部１７０を備えていた。これに対し、本開示の第９の実施の形態の撮像素子１は、異なる形状の遮光部を備える点で、上述の第１の実施の形態と異なる。
上述の第１の実施の形態の撮像素子１は、表面側遮光部１５０および裏面側遮光部１７０を備えていた。これに対し、本開示の第９の実施の形態の撮像素子１は、異なる形状の遮光部を備える点で、上述の第１の実施の形態と異なる。
本開示の第９の実施の形態の撮像素子１における画素１００の回路構成は図２におい説明した回路構成と同様であるため、説明を省略する。
［画素の断面の構成］
図２８は、本開示の第９の実施の形態に係る画素の構成例を示す断面図である。同図は、図３と同様に画素１００の構成例を表す模式断面図である。表面側遮光部１５０および裏面側遮光部１７０の代わりに表面絶縁膜遮光部１４０および半導体基板遮光部１４２を備える点で、図３の画素１００と異なる。
図２８は、本開示の第９の実施の形態に係る画素の構成例を示す断面図である。同図は、図３と同様に画素１００の構成例を表す模式断面図である。表面側遮光部１５０および裏面側遮光部１７０の代わりに表面絶縁膜遮光部１４０および半導体基板遮光部１４２を備える点で、図３の画素１００と異なる。
表面絶縁膜遮光部１４０は、画素１００の境界における絶縁膜１３４に配置されて入射光を遮光するものである。この表面絶縁膜は、絶縁膜１３４に形成された溝部（溝部１４１）に遮光部材を配置することにより構成することができる。遮光部材は、遮光膜１５８と同様の金属材料により構成することができる。また、表面絶縁膜遮光部１４０は、遮光膜１５８に結合させることができる。表面絶縁膜遮光部１４０は遮光膜１５８と同じ材料により構成することができる。以下、Ｗにより構成される表面絶縁膜遮光部１４０および遮光膜１５８を想定する。なお、絶縁膜１３４は、前述のように半導体基板１１０および配線領域１６０の間に配置される絶縁膜であり、半導体基板１１０の表面側に配置される絶縁膜である。絶縁膜１３４は、特許請求の範囲に記載の表面絶縁膜の一例である。
半導体基板遮光部１４２は、画素１００の境界における半導体基板１１０貫通する形状に構成されて入射光を遮光するものである。また、半導体基板遮光部１４２は、表面絶縁膜遮光部１４０の底部に接する形状に構成される。この半導体基板遮光部１４２は、半導体基板１１０を貫通する溝部である貫通溝部１４５に遮光部材を配置することにより構成することができる。また、半導体基板遮光部１４２は、遮光膜１８０に結合させることができ、遮光膜１８０と同じ材料により構成することができる。以下、Ｗにより構成される半導体基板遮光部１４２および遮光膜１８０を想定する。
［遮光部の構成］
図２９は、本開示の第９の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の表面絶縁膜遮光部１４０および半導体基板遮光部１４２の構成例を表す模式断面図である。
図２９は、本開示の第９の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の表面絶縁膜遮光部１４０および半導体基板遮光部１４２の構成例を表す模式断面図である。
半導体基板１１０の表面側と配線領域１６０との間には、絶縁膜１３１、１３２および１３４が順に積層されて配置される。絶縁膜１３１および絶縁膜１３４には、ＳｉＯ２膜を使用することができる。絶縁膜１３２には、ＳｉＮ膜を使用することができる。このように、絶縁膜１３２は、半導体基板１１０および絶縁膜１３４の間に配置される絶縁膜であり、絶縁膜１３４の下層に配置される絶縁膜である。絶縁膜１３２は、特許請求の範囲に記載の下層絶縁膜の一例である。
同図に表したように、表面絶縁膜遮光部１４０は、絶縁膜１３４に形成された溝部１４１に配置される。上述のように、表面絶縁膜遮光部１４０は、半導体基板１１０および配線領域１６０の間に配置される絶縁膜に形成される。この絶縁膜には、絶縁膜１３４のほかに配線領域１６０の最下層の絶縁層１６１を加えることもできる。
同図の半導体基板遮光部１４２は、半導体基板１１０ならびに絶縁膜１３１および１３２の領域に配置される。この半導体基板遮光部１４２は、第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４により構成される。
第１の半導体基板遮光部１４３は、半導体基板１１０を貫通する貫通溝部１４５に配置される。この貫通溝部１４５は、半導体基板１１０の裏面側から形成することができる。同図の貫通溝部１４５は、半導体基板１１０および絶縁膜１３１を貫通するとともに絶縁膜１３２の領域に達する深さに形成される例を表したものである。また、同図の貫通溝部１４５と第１の半導体基板遮光部１４３との間には、絶縁膜１４６が配置される。この絶縁膜１４６は、例えば、ＳｉＯ２により構成することができる。同図の絶縁膜１４６は、底部が絶縁膜１３２の領域に達する形状に構成される例を表したものである。なお、絶縁膜１４６を配置することにより、後述する絶縁膜１３２のエッチングの際の半導体基板１１０のエッチングを防止することができる。なお、貫通溝部１４５および絶縁膜１４６の間に図４において説明した固定電荷膜を配置することもできる。
第２の半導体基板遮光部１４４は、絶縁膜１３２の領域に配置される。この第２の半導体基板遮光部１４４は、第１の半導体基板遮光部１４３の底部の近傍の絶縁膜１３２が除去された領域に配置される遮光部である。以下、この第１の半導体基板遮光部１４３の底部の近傍の絶縁膜１３２が除去された領域を下層絶縁膜除去領域と称する。第２の半導体基板遮光部１４４は、下層絶縁膜除去領域に形成される遮光部である。
下層絶縁膜除去領域形成のための絶縁膜１３２の除去は、上述の貫通溝部１４５を介して絶縁膜１３２をエッチングすることにより行うことができる。このエッチングには、例えば、ウェットエッチングを適用することができる。このエッチングにおいて、絶縁膜１３１および１３４より高い選択比を有する絶縁膜１３２を配置することにより、貫通溝部１４５の近傍の絶縁膜１３２を容易に除去することができる。下層絶縁膜除去領域を容易に形成することが可能となる。前述のように絶縁膜１３１および１３４はＳｉＯ２により構成され、絶縁膜１３２はＳｉＮにより構成される。この場合には、熱リン酸を使用してエッチングを行うことにより、貫通溝部１４５の近傍の絶縁膜１３２を選択的に除去することができる。この際、表面絶縁膜遮光部１４０の底面が下層絶縁膜除去領域に露出する形状となる。
上述のエッチングを行って下層絶縁膜除去領域を形成した後に、半導体基板１１０の裏面側の貫通溝部１４５から遮光部材を埋め込む。例えば、スパッタリングやＣＶＤによりＷを下層絶縁膜除去領域および貫通溝部１４５に配置することにより、第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４を形成することができる。また、下層絶縁膜除去領域に露出している表面絶縁膜遮光部１４０の底面と第２の半導体基板遮光部１４４とが結合される。
第２の半導体基板遮光部１４４は、断面の幅が貫通溝部１４５より広い幅に構成することができる。この際、貫通溝部１４５を第２の半導体基板遮光部１４４の領域に達する深さに形成し、内壁に隣接して絶縁膜１４６を配置する。これにより、第２の半導体基板遮光部１４４に形成された凹部１４７に第１の半導体基板遮光部１４３および絶縁膜１４６の底部が嵌合する形状に構成することができる。
［遮光部の効果］
図３０は、本開示の第９の実施の形態に係る遮光の一例を示す断面図である。同図は、絶縁膜１３２、表面絶縁膜遮光部１４０、半導体基板遮光部１４２（第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４）および絶縁膜１４６の構成を簡略化して表した図であり、遮光の様子を表した図である。上述のように、第１の半導体基板遮光部１４３および絶縁膜１４６の底部が第２の半導体基板遮光部１４４に形成された凹部１４７に嵌合する形状に構成される。
図３０は、本開示の第９の実施の形態に係る遮光の一例を示す断面図である。同図は、絶縁膜１３２、表面絶縁膜遮光部１４０、半導体基板遮光部１４２（第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４）および絶縁膜１４６の構成を簡略化して表した図であり、遮光の様子を表した図である。上述のように、第１の半導体基板遮光部１４３および絶縁膜１４６の底部が第２の半導体基板遮光部１４４に形成された凹部１４７に嵌合する形状に構成される。
第１の半導体基板遮光部１４３、第２の半導体基板遮光部１４４および表面絶縁膜遮光部１４０が連結された形状となり、画素１００の境界における遮光能力を向上させることができる。同図に表したように、第１の半導体基板遮光部１４３の底部に入射する入射光４０２は、第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４の凹部１４７の壁面によって反射され、隣接する画素１００への漏洩を防ぐことができる。また、第２の半導体基板遮光部１４４の凹部１４７を構成する壁部が絶縁膜１３２および絶縁膜１４６により挟持される形状となり、第２の半導体基板遮光部１４４を構成するＷの剥離を防止することができる。
［撮像素子の製造方法］
図３１乃至３６は、本開示の第９の実施の形態に係る撮像素子の製造方法の一例を示す図である。図３１乃至３６は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
図３１乃至３６は、本開示の第９の実施の形態に係る撮像素子の製造方法の一例を示す図である。図３１乃至３６は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
まず、半導体基板１１０に半導体領域１１１等を形成する。次に、絶縁膜１３１、１３２および１３４を形成する。絶縁膜１３１は、例えば、熱酸化によりＳｉＯ２の膜を成膜して形成することができる。絶縁膜１３２は、例えば、ＣＶＤによりＳｉＮの膜を成膜して形成することができる。絶縁膜１３４は、例えば、ＣＶＤによりＳｉＯ２の膜を成膜して形成することができる（図３１におけるＡ）。
次に、半導体基板１１０の表面側にレジスト３１６を配置する。このレジスト３１６には、溝部１４１を形成する領域に開口部３１７が配置される（図３１におけるＢ）。
次に、レジスト３１６をマスクとして使用して、開口部３１７に隣接する絶縁膜１３４のエッチングを行い、溝部１４１を形成する。このエッチングには、ドライエッチングを適用することができる（図３２におけるＣ）。
次に、レジスト３１６を除去して半導体基板１１０の表面側に遮光部材の膜３１８を配置する。遮光部材の膜３１８は、ＣＶＤやスパッタリングによりＷの膜を成膜することにより配置することができる。これにより、表面絶縁膜遮光部１４０を形成することができる（図２３におけるＤ）。なお、当該工程は、表面絶縁膜遮光部形成工程に該当する。
次に、遮光部材の膜３１８を加工して遮光膜１５８を形成する（図３３におけるＥ）。次に、半導体基板１１０の表面側に配線領域１６０を形成する（図２４におけるＦ）。
次に、配線領域１６０に隣接して支持基板（不図示）を接着し、半導体基板１１０の天地を反転させて裏面側を研削して半導体基板１１０を薄肉化する。次に、半導体基板１１０の裏面側にレジスト３１９を配置する。このレジスト３１９には貫通溝部１４５を形成する領域に開口部３２０が配置される（図３４におけるＧ）。
次に、レジスト３１９をマスクとして使用して半導体基板１１０および絶縁膜１３１のエッチングを行い、貫通溝部１４５を形成する。この際、絶縁膜１３２の一部をさらにエッチングする。このエッチングには、例えば、ドライエッチングを適用することができる（図３４におけるＨ）。
次に、貫通溝部１４５を含む半導体基板１１０の裏面側に絶縁膜１４６を配置する。これは、例えば、ＡＬＤによりＳｉＯ２の膜を成膜することにより配置することができる（図３５におけるＩ）。
次に、貫通溝部１４５の底面に隣接する絶縁膜１４６を除去する。これは、異方性のドライエッチングにより行うことができる（図３５におけるＪ）。当該工程により、貫通溝部１４５の側面のみを絶縁膜１４６により被覆することができる。
次に、貫通溝部１４５を介して絶縁膜１３２のエッチングを行い、貫通溝部１４５の近傍の絶縁膜１３２を除去する。このエッチングは、ウェットエッチングにより行うことができる。このウェットエッチングにおいては、絶縁膜１３２を構成するＳｉＮを溶出するするとともに絶縁膜１３１、１３４および１４６を構成するＳｉＯ２を溶出しない薬液を使用する。また、エッチング時間を管理することにより、所望の範囲の絶縁膜１３２のエッチングを行うことができる。ウェットエッチングは、等方的なエッチングであるため、貫通溝部１４５の周囲の絶縁膜１３２がエッチングされて除去される。これにより、下層絶縁膜除去領域１３５を形成することができる（図３６におけるＫ）。
次に、貫通溝部１４５および下層絶縁膜除去領域１３５を含む半導体基板１１０の裏面側に遮光部材の膜を配置して半導体基板遮光部１４２（第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４）を形成する。これは、Ｗの膜をスパッタリングやＣＶＤにより成膜して行うことができる。当該行程は、半導体基板遮光部形成工程に該当する。次に、この遮光部材の膜を加工して遮光膜１８０を形成する（図３６におけるＬ）。
以上の工程により、表面絶縁膜遮光部１４０および半導体基板遮光部１４２を形成することができる。
半導体基板１１０の表面側の絶縁膜１３４に埋め込まれた形状の表面絶縁膜遮光部１４０を配置し、半導体基板１１０の裏面側から貫通溝部１４５を形成して半導体基板遮光部１４２を配置することにより表面絶縁膜遮光部１４０と結合させる。貫通溝部１４５を形成する際のドライエッチングにおいて絶縁膜１３２がエッチングされる。しかし、このドライエッチングされる領域は、絶縁膜１３２の一部に限定される。残りの部分の絶縁膜１３２のエッチングはウェットエッチングにより行われる。絶縁膜１３２を構成するＳｉＮのドライエッチングが削減され、半導体基板１１０の損傷を軽減することができる。また、貫通溝部１４５を形成するドライエッチングの際に表面絶縁膜遮光部１４０の底部がエッチングされないため、表面絶縁膜遮光部１４０を構成する遮光部材（Ｗ）による半導体基板１１０の汚染を防ぐことができる。これらにより、半導体基板１１０の結晶欠陥の発生を低減することができ、結晶欠陥に起因するノイズを低減することができる。
これ以外の撮像素子１の構成は本開示の第１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第９の実施の形態の撮像素子１は、画素１００の境界に表面絶縁膜遮光部１４０および半導体基板遮光部１４２を配置することにより、隣接する画素１００から入射する入射光を遮光することができる。クロストークの発生を低減することができる。
＜１０．第１０の実施の形態＞
上述の第９の実施の形態の撮像素子１は、絶縁膜１３２のエッチングを行って下層絶縁膜除去領域を形成していた。これに対し、本開示の第１０の実施の形態の撮像素子１は、下層絶縁膜除去領域となる絶縁膜１３２に隣接するエッチング抑制部を備える点で、上述の第９の実施の形態と異なる。
上述の第９の実施の形態の撮像素子１は、絶縁膜１３２のエッチングを行って下層絶縁膜除去領域を形成していた。これに対し、本開示の第１０の実施の形態の撮像素子１は、下層絶縁膜除去領域となる絶縁膜１３２に隣接するエッチング抑制部を備える点で、上述の第９の実施の形態と異なる。
［遮光部の構成］
図３７は、本開示の第１０の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の表面絶縁膜遮光部１４０および半導体基板遮光部１４２の構成例を表す模式断面図である。第２の半導体基板遮光部１４４および絶縁膜１３２の間にエッチング抑制部１３６が配置される点で、図２９の画素１００と異なる。
図３７は、本開示の第１０の実施の形態に係る遮光部の構成例を示す断面図である。同図は、画素１００の境界部分の表面絶縁膜遮光部１４０および半導体基板遮光部１４２の構成例を表す模式断面図である。第２の半導体基板遮光部１４４および絶縁膜１３２の間にエッチング抑制部１３６が配置される点で、図２９の画素１００と異なる。
エッチング抑制部１３６は、絶縁膜１３２に下層絶縁膜除去領域１３５を形成するためのエッチングの際に、当該エッチングを抑制するものである。このエッチング抑制部１３６は、絶縁膜１３２に対して当該エッチングにおける選択比が低い部材により構成することができる。このようなエッチング抑制部１３６は、エッチングストッパーと称される。このエッチング抑制部１３６は、下層絶縁膜除去領域１３５を形成する絶縁膜１３２の領域に隣接して配置され、エッチングにより下層絶縁膜除去領域１３５となる絶縁膜１３２の領域を分離するものである。
同図は、画素１００の境界の絶縁膜１３２に配置される溝形状の２つのエッチング抑制部１３６ａおよび１３６ｂの例を表したものである。このエッチング抑制部１３６ａおよび１３６ｂは、画素１００の境界の絶縁膜１３２に並行して形成された２つの溝部１３７ａおよび１３７ｂにそれぞれ配置される。エッチング抑制部１３６ａおよび１３６ｂは、例えば、ＳｉＯ２により構成することができる。また、エッチング抑制部１３６ａおよび１３６ｂは、絶縁膜１３４と同じ部材により構成することができ、絶縁膜１３４と同時に形成することができる。
このエッチング抑制部１３６ａおよび１３６ｂを配置して貫通溝部１４５を介してエッチングを行う。エッチングされる絶縁膜１３２の領域は、エッチング抑制部１３６ａおよび１３６ｂにより分離された領域となる。図３６におけるＫにおいて説明したエッチング時間の管理等が不要となり、下層絶縁膜除去領域１３５の形成を簡略化することができる。
［撮像素子の製造方法］
図３８乃至４０は、本開示の第１０の実施の形態に係る撮像素子の製造方法の一例を示す図である。図３８乃至４０は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
図３８乃至４０は、本開示の第１０の実施の形態に係る撮像素子の製造方法の一例を示す図である。図３８乃至４０は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
まず、半導体基板１１０の表面側に絶縁膜１３１および絶縁膜１３２を形成する。次に、半導体基板１１０の表面側にレジスト３２１を配置する。このレジスト３２１には、上述の溝部１３７ａおよび１３７ｂを形成する領域に開口部３２２ａおよび３２２ｂがそれぞれ配置される（図３８におけるＡ）。
次に、レジスト３２１をマスクとして使用して絶縁膜１３２のエッチングを行い、溝部１３７ａおよび１３７ｂを形成する。このエッチングには、ドライエッチングを適用することができる。次にレジスト３２１を除去する（３８におけるＢ）。
次に、半導体基板１１０の表面側に絶縁膜１３４を配置する。この際、溝部１３７ａおよび１３７ｂに絶縁膜１３４を構成する部材が配置される。これにより、エッチング抑制部１３６ａおよび１３６ｂを形成することができる（図３９におけるＣ）。
次に、半導体基板１１０の表面側に表面絶縁膜遮光部１４０、遮光膜１５８および配線領域１６０を配置する（図３９におけるＤ）。
次に、図３４および３５において説明した工程を適用して、半導体基板１１０の裏面側に貫通溝部１４５および絶縁膜１４６を配置し、貫通溝部１４５の底面に隣接する絶縁膜１４６を除去する（図４０におけるＥ）。
次に、貫通溝部１４５を介してエッチングを行い、エッチング抑制部１３６ａおよび１３６ｂの間の絶縁膜１３２を除去する。このエッチングは、熱リン酸によるウェットエッチングにより行うことができる。これにより、下層絶縁膜除去領域１３５を形成することができる（図４０におけるＦ）。
次に、貫通溝部１４５および下層絶縁膜除去領域１３５を含む半導体基板１１０の裏面側に遮光部材の膜を配置して第１の半導体基板遮光部１４３および第２の半導体基板遮光部１４４を形成する。次に、遮光部材の膜を加工して遮光膜１８０を形成する。
以上の工程により、表面絶縁膜遮光部１４０および半導体基板遮光部１４２を形成することができる。
これ以外の撮像素子１の構成は本開示の第９の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第１０の実施の形態の撮像素子１は、エッチング抑制部１３６を配置して絶縁膜１３２のエッチングを行う。下層絶縁膜除去領域１３５を形成するためのエッチングの領域を限定することができ、撮像素子の製造工程を簡略化することができる。
＜１１．第１１の実施の形態＞
上述の第９の実施の形態の撮像素子１は、ローリングシャッタ形式の撮像を行っていた。これに対し、本開示の第１１の実施の形態の撮像素子１は、グローバルシャッタ形式の撮像を行う点で、上述の第９の実施の形態と異なる。
上述の第９の実施の形態の撮像素子１は、ローリングシャッタ形式の撮像を行っていた。これに対し、本開示の第１１の実施の形態の撮像素子１は、グローバルシャッタ形式の撮像を行う点で、上述の第９の実施の形態と異なる。
本開示の第１１の実施の形態の撮像素子１における画素１００の回路構成は、図１９におい説明した回路構成と同様であるため説明を省略する。
［画素の構成］
図４１は、本開示の第１１の実施の形態に係る画素の構成例を示す平面図である。同図は、図２０と同様に、画素１００の構成例を表す平面図である。同図の画素１００は、次の点で、図２０の画素１００と異なる。同図の画素１００は、表面側遮光部１５０および裏面側遮光部１７０の代わりに表面絶縁膜遮光部１４０および半導体基板遮光部１４２を備える。また、同図の画素１００は、画素内表面側遮光部２５０および画素内裏面側遮光部２７０の代わりに画素内表面絶縁膜遮光部２４０および画素内半導体基板遮光部２４２を備える。
図４１は、本開示の第１１の実施の形態に係る画素の構成例を示す平面図である。同図は、図２０と同様に、画素１００の構成例を表す平面図である。同図の画素１００は、次の点で、図２０の画素１００と異なる。同図の画素１００は、表面側遮光部１５０および裏面側遮光部１７０の代わりに表面絶縁膜遮光部１４０および半導体基板遮光部１４２を備える。また、同図の画素１００は、画素内表面側遮光部２５０および画素内裏面側遮光部２７０の代わりに画素内表面絶縁膜遮光部２４０および画素内半導体基板遮光部２４２を備える。
ここで、画素内表面絶縁膜遮光部２４０は、光電変換部１０１および第２の電荷保持部１０２の間に配置される遮光部であり、表面絶縁膜遮光部１４０と同じ形状に構成される遮光部である。また、画素内半導体基板遮光部２４２は、光電変換部１０１および第２の電荷保持部１０２の間に配置される遮光部であり、半導体基板遮光部１４２と同じ形状に構成される遮光部である。
これ以外の画素１００の平面の構成は図２０において説明した画素１００の平面の構成と同様であるため、説明を省略する。
［画素の断面の構成］
図４２は、本開示の第１１の実施の形態に係る画素の構成例を示す断面図である。同図は、図４１におけるａ−ａ’線に沿った断面図であり、図２１と同様に画素１００の構成例を表す模式断面図である。上述のように、画素１００の境界の表面側遮光部１５０および裏面側遮光部１７０の代わりに表面絶縁膜遮光部１４０および半導体基板遮光部１４２が配置される点で、図２１の画素１００と異なる。
図４２は、本開示の第１１の実施の形態に係る画素の構成例を示す断面図である。同図は、図４１におけるａ−ａ’線に沿った断面図であり、図２１と同様に画素１００の構成例を表す模式断面図である。上述のように、画素１００の境界の表面側遮光部１５０および裏面側遮光部１７０の代わりに表面絶縁膜遮光部１４０および半導体基板遮光部１４２が配置される点で、図２１の画素１００と異なる。
なお、ＭＯＳトランジスタ１０５のチャネル領域の近傍の半導体基板１１０には、非貫通裏面側遮光部１７４が配置され、開口部１４９が形成される。同図の非貫通裏面側遮光部１７４は、半導体基板遮光部１４２（第１の半導体基板遮光部１４３）より狭い断面の幅に構成される例を表したものである。
これ以外の画素１００の断面の構成は図２１において説明した画素１００の断面の構成と同様であるため、説明を省略する。
［撮像素子の製造方法］
図４３乃至４７は、本開示の第１１の実施の形態に係る撮像素子の製造方法の一例を示す図である。図４３乃至４７は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
図４３乃至４７は、本開示の第１１の実施の形態に係る撮像素子の製造方法の一例を示す図である。図４３乃至４７は、撮像素子１の画素１００部分の製造工程の一例を表す図である。便宜上、半導体領域１１１等の記載を省略した。
まず、図３１乃至３３において説明した工程を適用して半導体基板１１０の表面側に絶縁膜１３１、絶縁膜１３２、絶縁膜１３４、表面絶縁膜遮光部１４０、画素内表面絶縁膜遮光部２４０（不図示）、遮光膜１５８および配線領域１６０を形成する。次に、半導体基板１１０の天地を反転させて裏面側を研削して半導体基板１１０を薄肉化する。次に、半導体基板１１０の裏面側にハードマスク３２３を配置する。このハードマスク３２３は、例えば、ＳｉＯ２により構成することができる。また、ハードマスク３２３は、貫通溝部１４５および溝部１７５を形成する領域に開口部３２４および３２５が配置される。同図に表したように、開口部３２５は、開口部３２４より狭い幅に構成される（４３におけるＡ）。
次に、ハードマスク３２３の非貫通裏面側遮光部１７４が配置される領域を覆う形状のレジスト３２８を配置する（図４３におけるＢ）。
次に、ハードマスク３２３およびレジスト３２８をマスクとして使用して、開口部３２４に隣接する半導体基板１１０のエッチングを行い、半導体基板１１０を貫通しない深さの貫通溝部１４５を形成する（図４４におけるＣ）。
次に、レジスト３２８を除去して半導体基板１１０の裏面側をさらにエッチングする。これにより、半導体基板１１０および絶縁膜１３１を貫通するとともに絶縁膜１３２の領域に達する深さの貫通溝部１４５と半導体基板１１０を貫通しない深さの溝部１７５とを形成する（図４４におけるＤ）。なお、貫通溝部１４５は、画素内半導体基板遮光部２４２を配置する領域にも形成される。
次に、図２４におけるＥにおいて説明した工程を適用してハードマスク３２３を除去する。次に、貫通溝部１４５および溝部１７５を含む半導体基板１１０の裏面側に絶縁膜１４６を配置する（図４５におけるＥ）。
次に、半導体基板１１０の裏面側に保護膜３２６を配置する。この保護膜３２６は、溝部１７５を保護する膜であり、溝部１７５の開口部を閉塞する膜である。なお、貫通溝部１４５が配置される領域の保護膜３２６には、開口部３２７が配置される。この保護膜３２６は、例えば、ＳｉＮにより構成することができる。また、保護膜３２６の形成に段差被覆性が低い成膜方法を適用することにより、幅が狭い溝部１７５のみを閉塞することができる。この成膜方法には、例えば、スパッタリングを適用することができる（図４５におけるＦ）。
次に、保護膜３２６の開口部３２７を介してドライエッチングを行い、貫通溝部１４５の底面の絶縁膜１４６を除去する（図４６におけるＧ）。
次に、貫通溝部１４５を介して絶縁膜１３２のウェットエッチングを行い、下層絶縁膜除去領域１３５を形成する。このウェットエッチングの際、保護膜３２６も除去される（図４６におけるＨ）。
次に、貫通溝部１４５、下層絶縁膜除去領域１３５および溝部１７５を含む半導体基板１１０の裏面側に遮光部材を配置して第１の半導体基板遮光部１４３、第２の半導体基板遮光部１４４および非貫通裏面側遮光部１７４を形成する。この際、画素内半導体基板遮光部２４２（不図示）も形成される。次に、半導体基板１１０の裏面側に配置された遮光部材を加工して遮光膜１８０を形成する（図４７におけるＩ）。
以上の工程により、表面絶縁膜遮光部１４０、画素内表面絶縁膜遮光部２４０、半導体基板遮光部１４２および画素内半導体基板遮光部２４２を形成することができる。
非貫通裏面側遮光部１７４の断面の幅を半導体基板遮光部１４２の断面の幅より狭くすることにより、保護膜３２６を形成する際に非貫通裏面側遮光部１７４を配置するための溝部１７５を選択的に閉塞することができる。この保護膜３２６は、半導体基板遮光部１４２が配置される貫通溝部１４５を閉塞しないため、貫通溝部１４５の底面の絶縁膜１４６のエッチングの工程を簡略化することができる。また、絶縁膜１３２と同じ部材により構成された保護膜３２６を使用することにより、絶縁膜１３２のエッチングの際に保護膜３２６を除去することができ、製造工程をさらに簡略化することができる。
これ以外の撮像素子１の構成は本開示の第９の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第１１の実施の形態の撮像素子１は、グローバルシャッタ形式を採用する画素１００を備える。この画素１００の境界に表面絶縁膜遮光部１４０および半導体基板遮光部１４２を配置することにより、隣接する画素１００に起因するクロストークを低減することができる。また、光電変換部１０１および第２の電荷保持部１０２の間に画素内表面絶縁膜遮光部２４０および画素内半導体基板遮光部２４２を配置することにより、第２の電荷保持部１０２への光の漏洩を低減し、画像信号のノイズを低減することができる。
＜１２．第１２の実施の形態＞
上述の第１１の実施の形態の撮像素子１は、半導体基板遮光部１４２の断面の幅より狭い断面の幅の非貫通裏面側遮光部１７４を使用していた。これに対し、本開示の第１２の実施の形態の撮像素子１は、半導体基板遮光部１４２の断面の幅と略等しい断面の幅の非貫通裏面側遮光部１７４を使用する点で、上述の第１１の実施の形態と異なる。
上述の第１１の実施の形態の撮像素子１は、半導体基板遮光部１４２の断面の幅より狭い断面の幅の非貫通裏面側遮光部１７４を使用していた。これに対し、本開示の第１２の実施の形態の撮像素子１は、半導体基板遮光部１４２の断面の幅と略等しい断面の幅の非貫通裏面側遮光部１７４を使用する点で、上述の第１１の実施の形態と異なる。
［画素の断面の構成］
図４８は、本開示の第１２の実施の形態に係る画素の構成例を示す断面図である。同図は、図４２と同様に、画素１００の構成例を表す模式断面図である。非貫通裏面側遮光部１７４の断面の幅が、半導体基板遮光部１４２の断面の幅に略等しい点で、図４２の画素１００と異なる。
図４８は、本開示の第１２の実施の形態に係る画素の構成例を示す断面図である。同図は、図４２と同様に、画素１００の構成例を表す模式断面図である。非貫通裏面側遮光部１７４の断面の幅が、半導体基板遮光部１４２の断面の幅に略等しい点で、図４２の画素１００と異なる。
同図の非貫通裏面側遮光部１７４は、半導体基板遮光部１４２と略等しい幅に構成されるため、第２の電荷保持部１０２に対する非貫通裏面側遮光部１７４の遮光能力を向上させることができる。
［撮像素子の製造方法］
図４９および５０は、本開示の第１２の実施の形態に係る撮像素子の製造方法の一例を示す図である。図４９および５０は、撮像素子１の画素１００部分の製造工程の一例を表す図である。まず、図４３におけるＡから図４５におけるＥまでの工程を適用して貫通溝部１４５および溝部１７５を形成し、絶縁膜１４６を配置する。この際、図４３におけるＡにおいて、ハードマスク３２３の開口部３２５は、開口部３２４と同じ幅に構成する。これにより、図４９におけるＡに表した貫通溝部１４５と略同じ幅の溝部１７５を形成することができる（図４９におけるＡ）。
図４９および５０は、本開示の第１２の実施の形態に係る撮像素子の製造方法の一例を示す図である。図４９および５０は、撮像素子１の画素１００部分の製造工程の一例を表す図である。まず、図４３におけるＡから図４５におけるＥまでの工程を適用して貫通溝部１４５および溝部１７５を形成し、絶縁膜１４６を配置する。この際、図４３におけるＡにおいて、ハードマスク３２３の開口部３２５は、開口部３２４と同じ幅に構成する。これにより、図４９におけるＡに表した貫通溝部１４５と略同じ幅の溝部１７５を形成することができる（図４９におけるＡ）。
次に、半導体基板１１０の裏面側に保護膜３２６を配置する。溝部１７５が配置される領域の保護膜３２６には、開口部３３０が配置される。図４５におけるＦにおいて説明した溝部１７５と異なり、同図の溝部１７５は幅広に構成されるためである（図４９におけるＢ）。
次に、半導体基板１１０の裏面側の溝部１７５が配置される領域を覆う形状のレジスト３３１を配置する（図５０におけるＣ）。
次に、保護膜３２６の開口部３２７を介してドライエッチングを行い、貫通溝部１４５の底面の絶縁膜１４６を除去する（図４６におけるＤ）。
その後、レジスト３３１を除去し、図４６におけるＨ以降の工程を適用することにより、半導体基板遮光部１４２の断面の幅と略等しい断面の幅の非貫通裏面側遮光部１７４を備える画素１００を形成することができる。
これ以外の撮像素子１の構成は本開示の第１１の実施の形態において説明した撮像素子１の構成と同様であるため、説明を省略する。
以上説明したように、本開示の第１２の実施の形態の撮像素子１は、半導体基板遮光部１４２の断面の幅と略等しい断面の幅の非貫通裏面側遮光部１７４を備える。これにより、第２の電荷保持部１０２に対する遮光能力を向上させることができる。
なお、第２の実施の形態の画素１００の構成は、他の実施の形態と組み合わせることができる。具体的には、図１０および１１の表面側遮光部１５０および１５３ならびに裏面側遮光部１７０は、図２１の画素１００に適用することができる。
また、第４の実施の形態の画素１００の構成は、他の実施の形態と組み合わせることができる。具体的には、図１８の表面側遮光部１５０および裏面側遮光部１７０は、図２１の画素１００に適用することができる。
また、第１０の実施の形態の画素１００の構成は、他の実施の形態と組み合わせることができる。具体的には、図３７のエッチング抑制部１３６は、図４２および４８の画素１００に適用することができる。
＜１３．カメラへの応用例＞
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子として実現されてもよい。
図５１は、本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。同図のカメラ１０００は、レンズ１００１と、撮像素子１００２と、撮像制御部１００３と、レンズ駆動部１００４と、画像処理部１００５と、操作入力部１００６と、フレームメモリ１００７と、表示部１００８と、記録部１００９とを備える。
レンズ１００１は、カメラ１０００の撮影レンズである。このレンズ１００１は、被写体からの光を集光し、後述する撮像素子１００２に入射させて被写体を結像させる。
撮像素子１００２は、レンズ１００１により集光された被写体からの光を撮像する半導体素子である。この撮像素子１００２は、照射された光に応じたアナログの画像信号を生成し、デジタルの画像信号に変換して出力する。
撮像制御部１００３は、撮像素子１００２における撮像を制御するものである。この撮像制御部１００３は、制御信号を生成して撮像素子１００２に対して出力することにより、撮像素子１００２の制御を行う。また、撮像制御部１００３は、撮像素子１００２から出力された画像信号に基づいてカメラ１０００におけるオートフォーカスを行うことができる。ここでオートフォーカスとは、レンズ１００１の焦点位置を検出して、自動的に調整するシステムである。このオートフォーカスとして、撮像素子１００２に配置された位相差画素により像面位相差を検出して焦点位置を検出する方式（像面位相差オートフォーカス）を使用することができる。また、画像のコントラストが最も高くなる位置を焦点位置として検出する方式（コントラストオートフォーカス）を適用することもできる。撮像制御部１００３は、検出した焦点位置に基づいてレンズ駆動部１００４を介してレンズ１００１の位置を調整し、オートフォーカスを行う。なお、撮像制御部１００３は、例えば、ファームウェアを搭載したＤＳＰ（Digital Signal Processor）により構成することができる。
レンズ駆動部１００４は、撮像制御部１００３の制御に基づいて、レンズ１００１を駆動するものである。このレンズ駆動部１００４は、内蔵するモータを使用してレンズ１００１の位置を変更することによりレンズ１００１を駆動することができる。
画像処理部１００５は、撮像素子１００２により生成された画像信号を処理するものである。この処理には、例えば、画素毎の赤色、緑色および青色に対応する画像信号のうち不足する色の画像信号を生成するデモザイク、画像信号のノイズを除去するノイズリダクションおよび画像信号の符号化等が該当する。画像処理部１００５は、例えば、ファームウェアを搭載したマイコンにより構成することができる。
操作入力部１００６は、カメラ１０００の使用者からの操作入力を受け付けるものである。この操作入力部１００６には、例えば、押しボタンやタッチパネルを使用することができる。操作入力部１００６により受け付けられた操作入力は、撮像制御部１００３や画像処理部１００５に伝達される。その後、操作入力に応じた処理、例えば、被写体の撮像等の処理が起動される。
フレームメモリ１００７は、１画面分の画像信号であるフレームを記憶するメモリである。このフレームメモリ１００７は、画像処理部１００５により制御され、画像処理の過程におけるフレームの保持を行う。
表示部１００８は、画像処理部１００５により処理された画像を表示するものである。この表示部１００８には、例えば、液晶パネルを使用することができる。
記録部１００９は、画像処理部１００５により処理された画像を記録するものである。この記録部１００９には、例えば、メモリカードやハードディスクを使用することができる。
以上、本開示が適用され得るカメラについて説明した。本技術は以上において説明した構成のうち、撮像素子１００２に適用され得る。具体的には、図１において説明した撮像素子１は、撮像素子１００２に適用することができる。撮像素子１００２に撮像素子１を適用することによりクロストークの発生が軽減され、カメラ１０００により生成される画像の画質の低下を防止することができる。なお、画像処理部１００５は、処理回路の一例である。カメラ１０００は、撮像装置の一例である。
なお、ここでは、一例としてカメラについて説明したが、本開示に係る技術は、その他、例えば監視装置等に適用されてもよい。また、本開示は、カメラ等の電子機器の他に、半導体モジュールの形式の半導体装置に適用することもできる。具体的には、図５１の撮像素子１００２および撮像制御部１００３を１つのパッケージに封入した半導体モジュールである撮像モジュールに本開示に係る技術を適用することもできる。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
また、本明細書に記載された効果はあくまで例示であって限定されるものでは無い。また、他の効果があってもよい。
また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
なお、本技術は以下のような構成もとることができる。
（１）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する裏面側遮光部と
を具備する撮像素子。
（２）前記表面側遮光部は、前記半導体基板の表面側に形成された溝部である表面側溝部に遮光部材が配置されて形成される前記（１）に記載の撮像素子。
（３）前記遮光部材は、金属により構成される前記（２）に記載の撮像素子。
（４）前記表面側溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する前記（２）または（３）に記載の撮像素子。
（５）前記半導体基板の表面側に配置されるシリコン化合物を有する絶縁膜を更に具備し、
前記溝部は、前記絶縁膜を貫通して形成される
前記（２）から（４）の何れかに記載の撮像素子。
（６）前記裏面側遮光部は、前記半導体基板を貫通する形状に構成される前記（１）から（５）の何れかに記載の撮像素子。
（７）前記裏面側遮光部は、前記半導体基板の裏面側に形成された溝部である裏面側溝部に遮光部材が配置されて形成される前記（１）から（６）の何れかに記載の撮像素子。
（８）前記遮光部材は、金属により構成される前記（７）に記載の撮像素子。
（９）前記裏面側溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する前記（７）に記載の撮像素子。
（１０）前記裏面側溝部は、前記半導体基板の裏面側をウェットエッチングすることにより形成される前記（７）に記載の撮像素子。
（１１）前記裏面側溝部は、前記半導体基板を貫通して配置された充填部材を前記裏面側からエッチングすることにより形成される前記（７）に記載の撮像素子。
（１２）前記充填部材は、多結晶シリコンにより構成される前記（１１）に記載の撮像素子。
（１３）前記裏面側遮光部は、底部における断面の幅が前記表面側遮光部の底部より広い幅に構成される前記（１）から（１２）の何れかに記載の撮像素子。
（１４）前記裏面側遮光部は、前記底部に溝形状の凹部を備え、
前記表面側遮光部は、自身の底部が前記凹部に嵌合する形状に構成される
前記（１３）に記載の撮像素子。
（１５）２つの前記表面側遮光部を備え、
前記裏面側遮光部は、前記２つの表面側遮光部の間に配置される
前記（１）から（１２）の何れかに記載の撮像素子。
（１６）前記光電変換により生成された電荷を保持する保持部と、
前記光電変換部および前記保持部の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する画素内表面側遮光部と、
前記光電変換部および前記保持部の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記画素内表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する画素内裏面側遮光部と
をさらに具備する前記（１）から（１５）の何れかに記載の撮像素子。
（１７）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記表面側遮光部の底部と接する深さに形成されて前記入射光を遮光する裏面側遮光部と
を具備する撮像素子。
（１８）前記裏面側遮光部は、絶縁膜を介して前記表面側遮光部の底部に接する前記（１７）に記載の撮像素子。
（１９）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記半導体基板および前記配線領域の間に配置される絶縁膜である表面絶縁膜と、
前記画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部と
を具備する撮像素子。
（２０）前記半導体基板および前記表面絶縁膜の間に配置される絶縁膜である下層絶縁膜をさらに具備し、
前記半導体基板遮光部は、前記半導体基板に形成された貫通溝部に配置される第１の半導体基板遮光部と、前記貫通溝部の底部の近傍の前記下層絶縁膜を除去することにより形成された下層絶縁膜除去領域に配置される第２の半導体基板遮光部とを備える
前記（１９）に記載の撮像素子。
（２１）前記第１の半導体基板遮光部は、前記貫通溝部に遮光部材が配置されて構成され、
前記第２の半導体基板遮光部は、前記下層絶縁膜除去領域に遮光部材が配置されて構成される
前記（２０）に記載の撮像素子。
（２２）前記下層絶縁膜除去領域は、前記貫通溝部を介したエッチングにより前記下層絶縁膜を除去して形成される前記（２０）または（２１）に記載の撮像素子。
（２３）前記下層絶縁膜に配置されて前記エッチングを抑制するエッチング抑制部をさらに具備する前記（２２）に記載の撮像素子。
（２４）前記エッチング抑制部は、前記表面絶縁膜と同じ部材により構成される前記（２３）に記載の撮像素子。
（２５）前記下層絶縁膜は、シリコン化合物により構成される前記（２０）から（２４）の何れかに記載の撮像素子。
（２６）前記第２の半導体基板遮光部は、断面の幅が前記貫通溝部より広い幅に構成される前記（２０）から（２５）の何れかに記載の撮像素子。
（２７）前記貫通溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する前記（２０）から（２６）の何れかに記載の撮像素子。
（２８）前記第２の半導体基板遮光部は、断面の幅が前記貫通溝部より広い幅に構成され、
前記絶縁膜は、自身の底部が前記第２の半導体基板遮光部に形成された凹部に嵌合する形状に構成される
前記（２７）に記載の撮像素子。
（２９）前記光電変換により生成された電荷を保持する保持部と、
前記光電変換部および前記保持部の境界における前記表面絶縁膜に配置されて前記入射光を遮光する画素内表面絶縁膜遮光部と、
前記光電変換部および前記保持部の境界における前記半導体基板を貫通するとともに前画素内表面側絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する画素内半導体基板遮光部と
をさらに具備する前記（１９）から（２８）の何れかに記載の撮像素子。
（３０）前記画素内半導体基板遮光部は、前記半導体基板遮光部より狭い幅の断面に構成される前記（２９）に記載の撮像素子。
（３１）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する裏面側遮光部と、
前記光電変換に基づいて生成された画像信号を処理する処理回路と
を具備する撮像装置。
（３２）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記半導体基板および前記配線領域の間に配置される絶縁膜である表面絶縁膜と、
前記画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部と、
前記光電変換に基づいて生成された画像信号を処理する処理回路と
を具備する撮像装置。
（３３）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部を形成する表面側遮光部形成工程と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれて前記入射光を遮光する裏面側遮光部を前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成する裏面側遮光部形成工程と
を具備する撮像素子の製造方法。
（３４）表面側に表面絶縁膜および配線領域が順に形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部を形成する表面絶縁膜遮光部形成工程と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部を形成する半導体基板遮光部形成工程と
を具備する撮像素子の製造方法。
（１）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する裏面側遮光部と
を具備する撮像素子。
（２）前記表面側遮光部は、前記半導体基板の表面側に形成された溝部である表面側溝部に遮光部材が配置されて形成される前記（１）に記載の撮像素子。
（３）前記遮光部材は、金属により構成される前記（２）に記載の撮像素子。
（４）前記表面側溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する前記（２）または（３）に記載の撮像素子。
（５）前記半導体基板の表面側に配置されるシリコン化合物を有する絶縁膜を更に具備し、
前記溝部は、前記絶縁膜を貫通して形成される
前記（２）から（４）の何れかに記載の撮像素子。
（６）前記裏面側遮光部は、前記半導体基板を貫通する形状に構成される前記（１）から（５）の何れかに記載の撮像素子。
（７）前記裏面側遮光部は、前記半導体基板の裏面側に形成された溝部である裏面側溝部に遮光部材が配置されて形成される前記（１）から（６）の何れかに記載の撮像素子。
（８）前記遮光部材は、金属により構成される前記（７）に記載の撮像素子。
（９）前記裏面側溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する前記（７）に記載の撮像素子。
（１０）前記裏面側溝部は、前記半導体基板の裏面側をウェットエッチングすることにより形成される前記（７）に記載の撮像素子。
（１１）前記裏面側溝部は、前記半導体基板を貫通して配置された充填部材を前記裏面側からエッチングすることにより形成される前記（７）に記載の撮像素子。
（１２）前記充填部材は、多結晶シリコンにより構成される前記（１１）に記載の撮像素子。
（１３）前記裏面側遮光部は、底部における断面の幅が前記表面側遮光部の底部より広い幅に構成される前記（１）から（１２）の何れかに記載の撮像素子。
（１４）前記裏面側遮光部は、前記底部に溝形状の凹部を備え、
前記表面側遮光部は、自身の底部が前記凹部に嵌合する形状に構成される
前記（１３）に記載の撮像素子。
（１５）２つの前記表面側遮光部を備え、
前記裏面側遮光部は、前記２つの表面側遮光部の間に配置される
前記（１）から（１２）の何れかに記載の撮像素子。
（１６）前記光電変換により生成された電荷を保持する保持部と、
前記光電変換部および前記保持部の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する画素内表面側遮光部と、
前記光電変換部および前記保持部の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記画素内表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する画素内裏面側遮光部と
をさらに具備する前記（１）から（１５）の何れかに記載の撮像素子。
（１７）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記表面側遮光部の底部と接する深さに形成されて前記入射光を遮光する裏面側遮光部と
を具備する撮像素子。
（１８）前記裏面側遮光部は、絶縁膜を介して前記表面側遮光部の底部に接する前記（１７）に記載の撮像素子。
（１９）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記半導体基板および前記配線領域の間に配置される絶縁膜である表面絶縁膜と、
前記画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部と
を具備する撮像素子。
（２０）前記半導体基板および前記表面絶縁膜の間に配置される絶縁膜である下層絶縁膜をさらに具備し、
前記半導体基板遮光部は、前記半導体基板に形成された貫通溝部に配置される第１の半導体基板遮光部と、前記貫通溝部の底部の近傍の前記下層絶縁膜を除去することにより形成された下層絶縁膜除去領域に配置される第２の半導体基板遮光部とを備える
前記（１９）に記載の撮像素子。
（２１）前記第１の半導体基板遮光部は、前記貫通溝部に遮光部材が配置されて構成され、
前記第２の半導体基板遮光部は、前記下層絶縁膜除去領域に遮光部材が配置されて構成される
前記（２０）に記載の撮像素子。
（２２）前記下層絶縁膜除去領域は、前記貫通溝部を介したエッチングにより前記下層絶縁膜を除去して形成される前記（２０）または（２１）に記載の撮像素子。
（２３）前記下層絶縁膜に配置されて前記エッチングを抑制するエッチング抑制部をさらに具備する前記（２２）に記載の撮像素子。
（２４）前記エッチング抑制部は、前記表面絶縁膜と同じ部材により構成される前記（２３）に記載の撮像素子。
（２５）前記下層絶縁膜は、シリコン化合物により構成される前記（２０）から（２４）の何れかに記載の撮像素子。
（２６）前記第２の半導体基板遮光部は、断面の幅が前記貫通溝部より広い幅に構成される前記（２０）から（２５）の何れかに記載の撮像素子。
（２７）前記貫通溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する前記（２０）から（２６）の何れかに記載の撮像素子。
（２８）前記第２の半導体基板遮光部は、断面の幅が前記貫通溝部より広い幅に構成され、
前記絶縁膜は、自身の底部が前記第２の半導体基板遮光部に形成された凹部に嵌合する形状に構成される
前記（２７）に記載の撮像素子。
（２９）前記光電変換により生成された電荷を保持する保持部と、
前記光電変換部および前記保持部の境界における前記表面絶縁膜に配置されて前記入射光を遮光する画素内表面絶縁膜遮光部と、
前記光電変換部および前記保持部の境界における前記半導体基板を貫通するとともに前画素内表面側絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する画素内半導体基板遮光部と
をさらに具備する前記（１９）から（２８）の何れかに記載の撮像素子。
（３０）前記画素内半導体基板遮光部は、前記半導体基板遮光部より狭い幅の断面に構成される前記（２９）に記載の撮像素子。
（３１）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する裏面側遮光部と、
前記光電変換に基づいて生成された画像信号を処理する処理回路と
を具備する撮像装置。
（３２）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記半導体基板および前記配線領域の間に配置される絶縁膜である表面絶縁膜と、
前記画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部と、
前記光電変換に基づいて生成された画像信号を処理する処理回路と
を具備する撮像装置。
（３３）表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部を形成する表面側遮光部形成工程と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれて前記入射光を遮光する裏面側遮光部を前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成する裏面側遮光部形成工程と
を具備する撮像素子の製造方法。
（３４）表面側に表面絶縁膜および配線領域が順に形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部を形成する表面絶縁膜遮光部形成工程と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部を形成する半導体基板遮光部形成工程と
を具備する撮像素子の製造方法。
１、１００２ 撮像素子
１０ 画素アレイ部
３０ カラム信号処理部
１００ 画素
１０１ 光電変換部
１０２ 第２の電荷保持部
１０３ 電荷保持部
１１０ 半導体基板
１１８ 充填部材
１１９ 固相拡散層
１３１、１３２、１３４、１４６、１５２、１７２ 絶縁膜
１３５ 下層絶縁膜除去領域
１３６、１３６ａ、１３６ｂ エッチング抑制部
１４０ 表面絶縁膜遮光部
１４１、１５７ 溝部
１４２ 半導体基板遮光部
１４３ 第１の半導体基板遮光部
１４４ 第２の半導体基板遮光部
１４５ 貫通溝部
１４７、２７９ 凹部
１５０、１５３ 表面側遮光部
１５１、１５４ 表面側溝部
１５８、１８０ 遮光膜
１６０ 配線領域
１７０ 裏面側遮光部
１７１ 裏面側溝部
２４０ 画素内表面絶縁膜遮光部
２４２ 画素内半導体基板遮光部
２５０ 画素内表面側遮光部
２７０ 画素内裏面側遮光部
１０００ カメラ
１００５ 画像処理部
１０ 画素アレイ部
３０ カラム信号処理部
１００ 画素
１０１ 光電変換部
１０２ 第２の電荷保持部
１０３ 電荷保持部
１１０ 半導体基板
１１８ 充填部材
１１９ 固相拡散層
１３１、１３２、１３４、１４６、１５２、１７２ 絶縁膜
１３５ 下層絶縁膜除去領域
１３６、１３６ａ、１３６ｂ エッチング抑制部
１４０ 表面絶縁膜遮光部
１４１、１５７ 溝部
１４２ 半導体基板遮光部
１４３ 第１の半導体基板遮光部
１４４ 第２の半導体基板遮光部
１４５ 貫通溝部
１４７、２７９ 凹部
１５０、１５３ 表面側遮光部
１５１、１５４ 表面側溝部
１５８、１８０ 遮光膜
１６０ 配線領域
１７０ 裏面側遮光部
１７１ 裏面側溝部
２４０ 画素内表面絶縁膜遮光部
２４２ 画素内半導体基板遮光部
２５０ 画素内表面側遮光部
２７０ 画素内裏面側遮光部
１０００ カメラ
１００５ 画像処理部
Claims (30)
- 表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する裏面側遮光部と
を具備する撮像素子。 - 前記表面側遮光部は、前記半導体基板の表面側に形成された溝部である表面側溝部に遮光部材が配置されて形成される請求項１記載の撮像素子。
- 前記遮光部材は、金属により構成される請求項２記載の撮像素子。
- 前記表面側溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する請求項２記載の撮像素子。
- 前記半導体基板の表面側に配置されるシリコン化合物を有する絶縁膜を更に具備し、
前記溝部は、前記絶縁膜を貫通して形成される
請求項２記載の撮像素子。 - 前記裏面側遮光部は、前記半導体基板を貫通する形状に構成される請求項１記載の撮像素子。
- 前記裏面側遮光部は、前記半導体基板の裏面側に形成された溝部である裏面側溝部に遮光部材が配置されて形成される請求項１記載の撮像素子。
- 前記遮光部材は、金属により構成される請求項７記載の撮像素子。
- 前記裏面側溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する請求項７記載の撮像素子。
- 前記裏面側溝部は、前記半導体基板の裏面側をウェットエッチングすることにより形成される請求項９記載の撮像素子。
- 前記裏面側溝部は、前記半導体基板を貫通して配置された充填部材を前記裏面側からエッチングすることにより形成される請求項７記載の撮像素子。
- 前記充填部材は、多結晶シリコンにより構成される請求項１１記載の撮像素子。
- 前記裏面側遮光部は、底部における断面の幅が前記表面側遮光部の底部より広い幅に構成される請求項１記載の撮像素子。
- 前記裏面側遮光部は、前記底部に溝形状の凹部を備え、
前記表面側遮光部は、自身の底部が前記凹部に嵌合する形状に構成される
請求項１３記載の撮像素子。 - ２つの前記表面側遮光部を備え、
前記裏面側遮光部は、前記２つの表面側遮光部の間に配置される
請求項１記載の撮像素子。 - 前記光電変換により生成された電荷を保持する保持部と、
前記光電変換部および前記保持部の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する画素内表面側遮光部と、
前記光電変換部および前記保持部の境界における前記半導体基板の裏面側に埋め込まれるとともに前記半導体基板の表面側と前記画素内表面側遮光部の底部との間に自身の底部が配置される深さに形成されて前記入射光を遮光する画素内裏面側遮光部と
をさらに具備する請求項１記載の撮像素子。 - 表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記画素の境界における前記半導体基板の表面側に埋め込まれて前記入射光を遮光する表面側遮光部と、
前記画素の境界における前記半導体基板の裏面側に埋め込まれるとともに前記表面側遮光部の底部と接する深さに形成されて前記入射光を遮光する裏面側遮光部と
を具備する撮像素子。 - 前記裏面側遮光部は、絶縁膜を介して前記表面側遮光部の底部に接する請求項１７記載の撮像素子。
- 表面側に配線領域が形成される半導体基板に配置されて前記半導体基板の裏面側から照射される入射光の光電変換を行う光電変換部を備える画素と、
前記半導体基板および前記配線領域の間に配置される絶縁膜である表面絶縁膜と、
前記画素の境界における前記表面絶縁膜に配置されて前記入射光を遮光する表面絶縁膜遮光部と、
前記画素の境界における前記半導体基板を貫通するとともに前記表面絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する半導体基板遮光部と
を具備する撮像素子。 - 前記半導体基板および前記表面絶縁膜の間に配置される絶縁膜である下層絶縁膜をさらに具備し、
前記半導体基板遮光部は、前記半導体基板に形成された貫通溝部に配置される第１の半導体基板遮光部と、前記貫通溝部の底部の近傍の前記下層絶縁膜を除去することにより形成された下層絶縁膜除去領域に配置される第２の半導体基板遮光部とを備える
請求項１９記載の撮像素子。 - 前記第１の半導体基板遮光部は、前記貫通溝部に遮光部材が配置されて構成され、
前記第２の半導体基板遮光部は、前記下層絶縁膜除去領域に遮光部材が配置されて構成される
請求項２０記載の撮像素子。 - 前記下層絶縁膜除去領域は、前記貫通溝部を介したエッチングにより前記下層絶縁膜を除去して形成される請求項２０記載の撮像素子。
- 前記下層絶縁膜に配置されて前記エッチングを抑制するエッチング抑制部をさらに具備する請求項２２記載の撮像素子。
- 前記エッチング抑制部は、前記表面絶縁膜と同じ部材により構成される請求項２３記載の撮像素子。
- 前記下層絶縁膜は、シリコン化合物を有する請求項２０記載の撮像素子。
- 前記第２の半導体基板遮光部は、断面の幅が前記貫通溝部より広い幅に構成される請求項２０記載の撮像素子。
- 前記貫通溝部と前記遮光部材との間に配置される絶縁膜をさらに具備する請求項２０記載の撮像素子。
- 前記第２の半導体基板遮光部は、断面の幅が前記貫通溝部より広い幅に構成され、
前記絶縁膜は、自身の底部が前記第２の半導体基板遮光部に形成された凹部に嵌合する形状に構成される
請求項２７記載の撮像素子。 - 前記光電変換により生成された電荷を保持する保持部と、
前記光電変換部および前記保持部の境界における前記表面絶縁膜に配置されて前記入射光を遮光する画素内表面絶縁膜遮光部と、
前記光電変換部および前記保持部の境界における前記半導体基板を貫通するとともに前画素内表面側絶縁膜遮光部の底部に接する形状に構成されて前記入射光を遮光する画素内半導体基板遮光部と
をさらに具備する請求項１９記載の撮像素子。 - 前記画素内半導体基板遮光部は、前記半導体基板遮光部より狭い幅の断面に構成される請求項２９記載の撮像素子。
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