WO2020090768A1

WO2020090768A1 - スイッチングコンバータ

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Publication number: WO2020090768A1
Application number: PCT/JP2019/042250
Authority: WO
Inventors: 祐樹石倉; 達也細谷
Original assignee: 株式会社村田製作所
Priority date: 2018-11-01
Filing date: 2019-10-29
Publication date: 2020-05-07
Also published as: JP6930669B2; US20210242769A1; JPWO2020090768A1; CN112913131B; CN112913131A; US11296592B2

Abstract

複数のスイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できるスイッチングコンバータを提供する。制御部１３は、スナバ用のコンデンサ２８Ｃ～２８Ｅの両端電圧とコンデンサ２８Ａの両端電圧とコンデンサ２８Ｂの両端電圧を各電圧センサ２９Ａ～２９Ｅを介して検出する。制御部１３は、スナバ用のコンデンサ２８Ｃ～２８Ｅのそれぞれの電圧値とコンデンサ２８Ａの端子間電圧値とコンデンサ２８Ｂの電圧値とに基づいて、スイッチ素子３１～３４，４１～４４のターンオフのタイミングを調整する。

Description

スイッチングコンバータ

　本発明は、スイッチングコンバータに関するものである。

　従来、スイッチングコンバータでは、複数のスイッチ素子が直列接続された電力変換回路と、複数個のスイッチ素子に対応して接続される複数個の駆動回路とを備える（例えば、特許文献１参照）。

特開２０１４－３３６１４号公報

　ところで、直列に接続された複数のスイッチ素子を同時にオンオフするスイッチングコンバータでは、各スイッチ素子の端子間に生じる寄生容量のばらつきによって各スイッチ素子のターンオフ時に、各スイッチ素子のゲート－ソース間の電荷が引き抜かれる時間に差が生じるため、ターンオフ後に各スイッチ素子のドレイン－ソース間電圧Ｖｄｓに差が生じることとなる。そのため、出力電圧Ｖｏｕｔが各スイッチ素子に均等に分圧されるべき所、或るスイッチ素子に偏った電圧が印加されてしまう虞がある。

　本開示の目的は、直列に接続された複数のスイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できるスイッチングコンバータを提供することにある。

　本開示の一形態であるスイッチングコンバータは、第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子がそれぞれ直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群と直列接続されるインダクタと、前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、備えたスイッチングコンバータであって、前記制御部は、前記スナバコンデンサの両端電圧と前記第１のコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第１のコンデンサの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する。

　この構成によれば、制御部は、スナバコンデンサの両端電圧と前記第１のコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、スナバコンデンサのそれぞれの電圧値と第１のコンデンサの電圧値と第２のコンデンサの電圧値とに基づいて、スイッチ素子のゲート端子のターンオフのタイミングを遅延させることで各スイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　本開示の一形態であるスイッチングコンバータは、第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続されたスイッチ群と、ｎ個（但し、ｎは２以上の整数）のダイオード素子が直列に接続されたダイオード群とが、前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部間に接続され、前記スイッチ群又は前記ダイオード群と並列に接続された第１のコンデンサと、前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、前記スイッチ群と前記ダイオード群の間の接続点を基準として、前記スイッチ群の各スイッチ素子間の接続点及び前記ダイオード群の各ダイオード素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、前記スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、を備えたスイッチングコンバータであって、前記制御部は、前記スナバコンデンサの両端電圧と前記第１のコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第１のコンデンサの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する。

　この構成によれば、制御部は、前記スナバコンデンサの両端電圧と前記第１のコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第１のコンデンサの端子間電圧値と前記第２のコンデンサの端子間電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを遅延させることで各スイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　本開示の一形態であるスイッチングコンバータは、第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群及び前記第２スイッチ群と共に直列接続されるインダクタと、前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、前記第１及び第２スイッチ群に接続された２ｎ個の各スイッチ素子の内の最も高電位側のスイッチ素子及び最も低電位側のスイッチ素子以外のスイッチ素子のそれぞれのゲート端子の前段に接続された２ｎ－２個の電圧制御型可変容量素子と、を備えたスイッチングコンバータであって、前記制御部は、前記スナバコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する。

　この構成によれば、制御部は、スナバコンデンサの両端電圧と第２のコンデンサの両端電圧を検出し、スナバコンデンサのそれぞれの電圧値と第２のコンデンサの電圧値とに基づいて、スイッチ素子のゲート端子のターンオフのタイミングを遅延させることで各スイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　本開示の一形態であるスイッチングコンバータは、第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群及び前記第２スイッチ群と共に直列接続されるインダクタと、前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、前記第１及び第２スイッチ群に接続された２ｎ個の各スイッチ素子の内の最も高電位側のスイッチ素子及び最も低電位側のスイッチ素子以外のスイッチ素子のそれぞれのゲート端子の前段に接続された２ｎ－２個の電圧制御型可変容量素子と、前記スナバコンデンサのそれぞれの電圧値に基づいて、前記２ｎ－２個の電圧制御型可変容量素子に調整電圧を印加する電圧調整回路と、を備える。

　この構成によれば、電圧調整回路によって、スナバコンデンサのそれぞれの両端電圧と第２のコンデンサの両端電圧とに基づいて、スイッチ素子のゲート端子のターンオフのタイミングが遅延するため、各スイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　本発明のスイッチングコンバータによれば、複数のスイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できるという効果を奏する。

第１実施形態におけるスイッチング回路が用いられる電力管理システムの構成図。同実施形態におけるスイッチング回路の回路図。同実施形態における可変遅延回路を説明するための回路図。同実施形態における可変遅延回路における逆バイアス印加電圧と容量値の関係を示す波形図。昇圧モード時における制御例を示すフローチャート。降圧モード時における制御例を示すフローチャート。昇圧モードにおけるスイッチ素子のターンオフ時の遅延時間について説明するためのタイムチャート。第２実施形態におけるスイッチング回路の回路図。同実施形態における電圧調整回路の回路図。第３実施形態において解決しようとする課題を示すタイムチャート。同実施形態における可変遅延回路を説明するための回路図。同実施形態におけるスイッチ素子のターンオフおよびターンオンを例示するタイムチャート。変更例におけるスイッチング回路の回路図。変更例におけるスイッチング回路の回路図。変更例におけるスイッチング回路の回路図。

　以下、実施形態について添付図面を参照して説明する。
　（第１実施形態）
　図１に示すように、電力管理システム１は、パワーコンディショナ１０と、パワーコンディショナ１０に電気的に接続された太陽光発電装置２及び蓄電装置３とを備える。パワーコンディショナ１０は、交流母線４と系統連系保護リレー５を介して電力系統６に接続される。交流母線４には、パワーコンディショナ１０側から見て系統連系保護リレー５の外側に、図示しない分電盤等を介して負荷７が接続されている。系統連系保護リレー５は、電力系統６とパワーコンディショナ１０とを解列可能である。負荷７は、例えば屋内負荷であり、照明、冷蔵庫、洗濯機、空気調和機、電子レンジ等が挙げられる。電力管理システム１は、パワーコンディショナ１０によって太陽光発電装置２、蓄電装置３、電力系統６、及び負荷７の間の電力の調整を行う。この調整の一例としては、太陽光発電装置２が発電した電力の電力系統６への逆潮流、蓄電装置３への蓄電、及び負荷７への供給の調整と、電力系統６の電力の蓄電装置３への蓄電及び負荷７への供給の調整とが挙げられる。なお、発電装置としては、太陽光発電装置２のほか、例えば、風力発電装置、ガス発電装置、地熱発電装置等を用いることができる。

　太陽光発電装置２は、図示しない光発電パネルを有し、光発電パネルが発電した直流電力をパワーコンディショナ１０に供給する。太陽光発電装置２は、例えば光発電パネルが出力する電力が最大となる出力電圧で電流を取り出すＭＰＰＴ（Maximum Power Point Tracking：最大電力点追従）制御を実行する。

　蓄電装置３は、直列に接続された複数の蓄電池を含む。パワーコンディショナ１０は、蓄電装置３の充電と放電とを制御する。
　パワーコンディショナ１０は、ＰＶコンバータ１１、直流交流変換装置（ＤＣ／ＡＣコンバータ）１２、スイッチングコンバータを構成する制御部１３、及びスイッチングコンバータを構成する電力変換装置２０を有する。ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０はそれぞれ、高圧直流バス１４に接続される。すなわち、ＰＶコンバータ１１と直流交流変換装置１２と電力変換装置２０は、高圧直流バス１４を介して互いに接続されている。

　太陽光発電装置２は、ＰＶコンバータ１１に接続される。ＰＶコンバータ１１は、季節や天候、時間帯等の日照条件によって変化する太陽光発電装置２をＭＰＰＴ制御にて高圧直流バス１４に出力する。ＰＶコンバータ１１が高圧直流バス１４に出力する設定電圧の一例は、３８０Ｖである。直流交流変換装置１２は、交流母線４に接続されている。直流交流変換装置１２は、高圧直流バス１４の直流電力を例えば実効値で２００Ｖの交流電力に変換して交流母線４に出力する。また、直流交流変換装置１２は、交流母線４の交流電力を設定電圧の直流電力に変換して高圧直流バス１４に出力する。

　電力変換装置２０は、高圧直流バス１４の直流電力を、蓄電装置３に充電される直流電力に変換する。また電力変換装置２０は、蓄電装置３から放電される直流電力を、高圧直流バス１４に応じた設定電圧の直流電力に変換する。本実施形態では、電力変換装置２０は、双方向ＤＣ／ＤＣコンバータである。

　制御部１３は、ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０と通信可能に接続され、ＰＶコンバータ１１、直流交流変換装置１２、及び電力変換装置２０の動作をそれぞれ制御する。制御部１３は、１又は複数のマイクロコンピュータ（マイコン）１３ａと、Ｄ／Ａコンバータ１３ｂとを含む。マイコン１３ａは、予め定められる制御プログラムを実行する演算処理装置を含む。演算処理装置は、例えばＣＰＵ（Central Processing Unit）又はＭＰＵ（Micro Processing Unit）を含む。制御部１３は、複数の場所に離れて配置される複数の演算処理装置を含んでいてもよい。制御部１３は、記憶部をさらに含む。記憶部には、各種の制御プログラム及び各種の制御処理に用いられる情報が記憶される。記憶部は、例えば不揮発性メモリ及び揮発性メモリを含む。記憶部は、制御プログラムを格納する非一時的コンピュータ可読媒体であり得る。

　図２に示すように、電力変換装置２０は、スイッチング回路２０Ａを有する。スイッチング回路２０Ａは、図１に示す高圧直流バス１４に接続される一対の第１入出力端子からなる第１入出力部２２と、図１に示す蓄電装置３に接続される一対の第２入出力端子からなる第２入出力部２３とを有する。

　スイッチング回路２０Ａは、第１電線２１Ｌ、第２電線２１Ｈ、及び第３電線２１Ｍを有する。第１入出力部２２の低電位側と第２入出力部２３の低電位側は共通の第１電線２１Ｌに接続されており、例えば接地電位に接続される。第２入出力部２３は、図１に示す蓄電装置３に接続される。第１入出力部２２を介して図１に示す高圧直流バス１４に接続される。第２入出力部２３の両端に印加される電圧は、蓄電装置３の端子電圧（例えば２００Ｖ）であり、この電圧値は第１入出力部２２の両端に印加される電圧、すなわち高圧直流バス１４の電圧（例えば３８０Ｖ）よりも低くなっている。

　電力変換装置２０は、第１電線２１Ｌと第２電線２１Ｈとの間に第１及び第２スイッチ群３０，４０が直列接続されたスイッチ回路部２４と、スイッチ回路部２４を駆動する駆動回路（ドライバ）２５と、可変遅延回路５０とを有する。制御部１３のマイコン１３ａは、スイッチ回路部２４の第１及び第２スイッチ群３０，４０をオンオフ制御する制御信号を可変遅延回路５０に出力する。また、マイコン１３ａは、可変遅延回路５０における遅延時間を調整するための調整信号（デジタル信号）をＤ／Ａコンバータ１３ｂに出力する。制御部１３のＤ／Ａコンバータ１３ｂは、調整信号に応じた調整電圧Ｖｃｔａ～Ｖｃｔｈを指令値信号として可変遅延回路５０に出力する。

　第１スイッチ群３０と第２スイッチ群４０との間の接続ノードＮは、第３電線２１Ｍに接続されている。第３電線２１Ｍは、インダクタ２７を介して第２入出力部２３の高圧側端子に接続されている。第２入出力部２３の低圧側端子は、上述の第１電線２１Ｌに接続されている。

　第１スイッチ群３０は、接続ノードＮと第１電線２１Ｌとの間に直列接続されたｎ個（ｎは２以上の整数であり、本実施形態では４個）の第１スイッチ素子３１～３４を有する。第１スイッチ素子３１～３４はそれぞれ、例えばＮ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が用いられる。本実施形態では、第１スイッチ素子３１～３４は、Ｓｉ（シリコン）又はＧａＮ（窒化ガリウム）を含むＭＯＳＦＥＴが用いられる。第１スイッチ素子３１～３４は、ボディダイオード３１ａ～３４ａを有する。第１スイッチ素子３１～３４は、低電位側から高電位側に向けて第１スイッチ素子３１、第１スイッチ素子３２、第１スイッチ素子３３、及び第１スイッチ素子３４の順に配置されている。第１スイッチ素子３１のソースは第１電線２１Ｌに接続されている。第１スイッチ素子３１のドレインは第１スイッチ素子３２のソースに接続されている。第１スイッチ素子３２のドレインは第１スイッチ素子３３のソースに接続されている。第１スイッチ素子３３のドレインは第１スイッチ素子３４のソースに接続されている。第１スイッチ素子３４のドレインは接続ノードＮに接続されている。

　第２スイッチ群４０は、接続ノードＮと第２電線２１Ｈとの間に直列接続されたｎ個（ｎは２以上の整数であり、本実施形態では４個）の第２スイッチ素子４１～４４を有する。第２スイッチ素子４１～４４はそれぞれ、例えばＮ型のＭＯＳＦＥＴが用いられる。本実施形態では、第２スイッチ素子４１～４４は、Ｓｉ（シリコン）又はＧａＮ（窒化ガリウム）を含むＭＯＳＦＥＴが用いられる。各第２スイッチ素子４１～４４は、ボディダイオード４１ａ～４４ａを有する。第２スイッチ素子４１～４４は、低電位側から高電位側に向けて第２スイッチ素子４１、第２スイッチ素子４２、第２スイッチ素子４３、及び第２スイッチ素子４４の順に配置されている。第２スイッチ素子４１のソースは接続ノードＮに接続されている。第２スイッチ素子４１のドレインは第２スイッチ素子４２のソースに接続されている。第２スイッチ素子４２のドレインは第２スイッチ素子４３のソースに接続されている。第２スイッチ素子４３のドレインは第２スイッチ素子４４のソースに接続されている。第２スイッチ素子４４のドレインは、第２電線２１Ｈに接続されている。

　駆動回路２５は、第１スイッチ群３０の第１スイッチ素子３１～３４と、第２スイッチ群４０の第２スイッチ素子４１～４４とをそれぞれ駆動する複数（本実施形態では８個）の駆動回路２５Ａ～２５Ｈを有する。

　駆動回路２５Ａは第１スイッチ素子３１のゲートと第１電線２１Ｌとに接続されている。駆動回路２５Ｂは、第１スイッチ素子３２のゲートと、第１スイッチ素子３１と第１スイッチ素子３２の間の接続ノードＮ１とに接続されている。駆動回路２５Ｃは、第１スイッチ素子３３のゲートと、第１スイッチ素子３２と第１スイッチ素子３３との間の接続ノードＮ２とに接続されている。駆動回路２５Ｄは、第１スイッチ素子３４のゲートと、第１スイッチ素子３３と第１スイッチ素子３４との間の接続ノードＮ３とに接続されている。

　駆動回路２５Ｅは第２スイッチ素子４１のゲートと接続ノードＮとに接続されている。駆動回路２５Ｆは、第２スイッチ素子４２のゲートと、第２スイッチ素子４１と第２スイッチ素子４２の間の接続ノードＮ４とに接続されている。駆動回路２５Ｇは、第２スイッチ素子４３のゲートと、第２スイッチ素子４２と第２スイッチ素子４３との間の接続ノードＮ５とに接続されている。駆動回路２５Ｈは、第２スイッチ素子４４のゲートと、第２スイッチ素子４３と第２スイッチ素子４４との間の接続ノードＮ６とに接続されている。

　駆動回路２５Ａ～２５Ｈにはそれぞれ、可変遅延回路５０Ａ～５０Ｈが接続されている。
　各可変遅延回路５０Ａ～５０Ｈは、制御部１３のマイコン１３ａ及びＤ／Ａコンバータ１３ｂと接続されている。

　マイコン１３ａは、駆動回路２５Ａ～２５Ｈを介してスイッチ素子３１～３４，４１～４４のそれぞれをオンオフするための制御信号Ｓａ～Ｓｈを可変遅延回路５０Ａ～５０Ｈに出力する。Ｄ／Ａコンバータ１３ｂは、マイコン１３ａから出力される調整信号（デジタル信号）をデジタル－アナログ変換して生成した調整電圧Ｖｃｔａ～Ｖｃｔｈ（アナログ信号）を可変遅延回路５０Ａ～５０Ｈに出力する。

　図３に示すように、可変遅延回路５０Ａは、抵抗５１とコンデンサ５２，５３とを有するＲＣ回路で構成される。コンデンサ５２，５３は互いに並列に接続される。コンデンサ５２，５３の内の一方のコンデンサ５３は、図４に示すように、逆バイアス印加電圧としてＤ／Ａコンバータ１３ｂから出力される調整電圧Ｖｃｔａに応じて容量値が変化する電圧制御型可変容量素子である。このコンデンサ５３の一例としてバリキャップダイオードを用いることができる。これにより、可変遅延回路５０Ａでは、コンデンサ５２，５３を合成した容量値と抵抗５１の抵抗値とに基づく時定数に応じて制御信号Ｓａに対する出力信号のタイミングを遅延する。さらに、可変遅延回路５０Ａでは、コンデンサ５３の容量値を調整電圧Ｖｃｔａにて変更することにより時定数が変更され、制御信号Ｓａに対する出力信号のタイミングを変更できる。したがって、可変遅延回路５０Ａの出力信号により駆動回路２５Ａに接続されたスイッチ素子３１のターンオフ並びにターンオンのタイミングを可変させることができる。なお、他の可変遅延回路５０Ｂ～５０Ｈについても可変遅延回路５０Ａと同様の構成であるため、構成を示す図面及び説明を省略する。

　また、スイッチング回路２０Ａは、複数のコンデンサ２８Ａ～２８Ｅをさらに有する。コンデンサ２８Ａの第１端子は、第１電線２１Ｌに接続され、コンデンサ２８Ａの第２端子は、第３電線２１Ｍに接続されている。つまり、コンデンサ２８Ａは、第１スイッチ群３０と並列接続されている。コンデンサ２８Ｂの第１端子は、第１電線２１Ｌに接続され、コンデンサ２８Ｂの第２端子は、第２電線２１Ｈに接続されている。つまりコンデンサ２８Ｂは、スイッチ回路部２４と並列接続されている。なお、コンデンサ２８Ａ，２８Ｂは平滑用のコンデンサである。

　コンデンサ２８Ｃの第１端子は、接続ノードＮ１に接続され、コンデンサ２８Ｃの第２端子は、接続ノードＮ６に接続されている。接続ノードＮ１及び接続ノードＮ６は、第１スイッチ群３０と第２スイッチ群４０の接続ノードＮを基準として３番目の接続点同士である。コンデンサ２８Ｄの第１端子は、接続ノードＮ２に接続され、コンデンサ２８Ｄの第２端子は、接続ノードＮ５に接続されている。接続ノードＮ２及び接続ノードＮ５は、第１スイッチ群３０と第２スイッチ群４０の接続ノードＮを基準として２番目の接続点同士である。コンデンサ２８Ｅの第１端子は、接続ノードＮ３に接続され、コンデンサ２８Ｅの第２端子は、接続ノードＮ４に接続される。接続ノードＮ１及び接続ノードＮ６は、第１スイッチ群３０と第２スイッチ群４０の接続ノードＮを基準として３番目の接続点同士である。なお、コンデンサ２８Ｃ～２８Ｅはスナバ用のコンデンサである。

　また、スイッチング回路２０Ａは、各コンデンサ２８Ａ～２８Ｅの両端電圧を測定する電圧センサ２９Ａ～２９Ｅを更に有する。電圧センサ２９Ａ～２９Ｅで測定された測定値は制御部１３のマイコン１３ａに入力される。以降の説明では、電圧センサ２９Ａで測定された測定値をＶｃｓ１とし、電圧センサ２９Ｂで測定された測定値をＶｃｓ２とする。また、電圧センサ２９Ｃで測定された測定値をＶｃ１とし、電圧センサ２９Ｄで測定された測定値をＶｃ２とし、電圧センサ２９Ｅで測定された測定値をＶｃ３とする。

　制御部１３は、昇圧モード又は降圧モードにて、スイッチング回路２０Ａを制御する。昇圧モードは、図１に示す蓄電装置３の出力電圧を、高圧直流バス１４の電圧に昇圧して出力するモードであり、降圧モードは、高圧直流バス１４の電圧を蓄電装置３に応じた電圧に降圧して出力するモードである。制御部１３のマイコン１３ａは、図１の蓄電装置３の端子電圧を、電圧センサ２９Ａによりコンデンサ２８Ａの両端電圧として検出し、図１の高圧直流バス１４の電圧を、電圧センサ２９Ｂによりコンデンサ２８Ｂの両端電圧として検出する。そして、マイコン１３ａは、昇圧モードのとき、電圧センサ２９Ａの検出電圧と、電圧センサ２９Ｂの検出電圧とに基づいて、コンデンサ２８Ｂの両端電圧を高圧直流バス１４に応じた電圧とするように、スイッチ素子３１～３４，４１～４４をオンオフ制御する。また、マイコン１３ａは、降圧モードのとき、電圧センサ２９Ａの検出電圧と、電圧センサ２９Ｂの検出電圧とに基づいて、コンデンサ２８Ａの両端電圧を蓄電装置３に応じた電圧とするように、スイッチ素子３１～３４，４１～４４をオンオフ制御する。

　本実施形態のスイッチ回路部２４の各スイッチ素子３１～３４，４１～４４は、同じ仕様のＭＯＳＦＥＴが用いられている。ここで、同じ仕様とは、電気的特性が設計上（理論上）同じであることを示している。

　ところで、電気的特性が同じ、つまり同じ仕様のスイッチ素子であっても、各スイッチ素子３１～３４，４１～４４の各端子間（ゲート－ソース間、ドレイン－ソース間、ドレイン－ゲート間）に生じる寄生容量にばらつきが生じることがある。これにより、同じタイミングでオンオフさせるための制御信号を各スイッチ素子のゲートに入力した場合であってもターンオン並びにターンオフのタイミングがずれる虞がある。そこで、本実施形態の制御部１３は、各コンデンサ２８Ａ～２８Ｅの両端電圧を検出し、検出した各電圧値に基づいて、スイッチ素子３１～３４，４１～４４のゲート端子のターンオフのタイミングを調整する遅延調整制御を実施するように構成されている。

　次に、制御部１３によるスイッチング素子の遅延調整の一実行態様について図５及び図６を用いて説明する。
　本実施形態の制御部１３は、電力変換装置２０が昇圧モードで動作しているか、降圧モードで動作しているかを判断し、各モードに応じた遅延調整制御を実施する。

　先ず、昇圧モードについて説明する。
　昇圧モードにおいて、スイッチ素子３１～３４をオフし、スイッチ素子４１～４４をオンしたとき、コンデンサ２８Ｂ～２８Ｅの高電位側の端子（図２において上側の端子）は、ノードＮに接続された状態となる。このとき、コンデンサ２８Ｅの両端電圧Ｖｃ３は、ノードＮとノードＮ３の間の電圧、つまりスイッチ素子３４のドレインとスイッチ素子３４のソースとの間の電圧を示す。コンデンサ２８Ｄの両端電圧Ｖｃ２は、ノードＮとノードＮ２との間の電圧、つまりスイッチ素子３４のドレインとスイッチ素子３３のソースとの間の電圧を示す。コンデンサ２８Ｃの両端電圧Ｖｃ１は、ノードＮとノードＮ１との間の電圧、つまりスイッチ素子３４のドレインとスイッチ素子３２のソースとの間の電圧を示す。コンデンサ２８Ｂの両端電圧Ｖｃｓ２は、ノードＮと第１電線２１Ｌとの間の電圧、つまりスイッチ素子３４のドレインとスイッチ素子３１のソースとの間の電圧を示す。

　ここで、スイッチ素子３３のドレイン・ソース間電圧Ｖｄｓは、コンデンサ２８Ｄの両端電圧Ｖｃ２から、コンデンサ２８Ｅの両端電圧Ｖｃ３を減算することにより得られる。同様に、スイッチ素子３２のドレイン・ソース間電圧Ｖｄｓは、コンデンサ２８Ｃの両端電圧Ｖｃ１から、コンデンサ２８Ｄの両端電圧Ｖｃ２を減算することにより得られる。そして、スイッチ素子３１のドレイン・ソース間電圧Ｖｄｓは、コンデンサ２８Ｂの両端電圧Ｖｃｓ２から、コンデンサ２８Ｃの両端電圧Ｖｃ１を減算することにより得られる。

　各スイッチ素子３１～３４の特性（寄生容量）が互いに等しいとき、各スイッチ素子３１～３４のドレイン・ソース間電圧Ｖｄｓはそれぞれ、ノードＮと第１電線２１Ｌとの間の電圧を４等分（１／４）した電圧と等しくなる。一方、スイッチ素子３１～３４の特性にばらつきが生じている場合、そのばらつきによるオンタイミングのずれに応じて、各スイッチ素子３１～３４のドレイン・ソース間電圧Ｖｄｓが変化する。したがって、各コンデンサ２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅの両端電圧Ｖｃｓ２，Ｖｃ１，Ｖｃ２，Ｖｃ３を検出し、各スイッチ素子３１～３４のドレイン・ソース間電圧Ｖｄｓを、第１電線２１ＬとノードＮとの間の電圧を４等分（１／４）した電圧と等しくするように、各スイッチ素子３１～３４のオンタイミングを調整する。これにより、各スイッチ素子３１～３４のドレイン・ソース間電圧Ｖｄｓのばらつきを低減できる。

　制御部１３は、昇圧モードで動作している場合に、図５に示す遅延調整制御を実施する。なお、図５に示す遅延調整制御において、電圧センサ２９Ｂによるコンデンサ２８Ｂの両端電圧Ｖｃｓ２を出力電圧Ｖｏｕｔとしている。

　図５に示すように、制御部１３は、先ずＶｃｓ２－Ｖｃ１とＶｏｕｔ／４とを大小比較する（ステップＳ１００）。
　制御部１３は、ステップＳ１００においてＶｃｓ２－Ｖｃ１がＶｏｕｔ／４未満である場合、スイッチ素子３２，３３，３４のターンオフのタイミングを遅延させる（ステップＳ１０１）。このとき、ターンオフのタイミングの遅延する時間は、予め設定された一定時間であってもよいし、Ｖｃｓ２－Ｖｃ１とＶｏｕｔ／４との差に応じて遅延時間を変化させてもよい。なお、他のステップにおける遅延時間についても同様である。

　次いで、制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ１０２）。
　制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致しない場合（ステップＳ１０２：ＮＯ）、ステップＳ１０１を実行する。また制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致した場合（ステップＳ１０２：ＹＥＳ）、ステップＳ１１０に移行する。つまり、制御部１３は、ステップＳ１０１及びステップＳ１０２によりＶｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するまで各スイッチ素子３２，３３，３４のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ１００においてＶｃｓ２－Ｖｃ１がＶｏｕｔ／４より大きい場合、スイッチ素子３１のターンオフのタイミングを遅延させる（ステップＳ１０３）。
　次いで、制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ１０４）。制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致しない場合（ステップＳ１０４：ＮＯ）、ステップＳ１０３を実行する。また制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致した場合（ステップＳ１０４：ＹＥＳ）、ステップＳ１１０に移行する。つまり、制御部１３は、ステップＳ１０３及びステップＳ１０４によりＶｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するまでスイッチ素子３１のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ１００においてＶｃｓ１－Ｖｃ２がＶｏｕｔ／４と等しい場合、ステップＳ１１０に移行する。
　制御部１３は、Ｖｃ１－Ｖｃ２とＶｏｕｔ／４とを大小比較する（ステップＳ１１０）。

　制御部１３は、ステップＳ１１０においてＶｃ１－Ｖｃ２がＶｏｕｔ／４未満である場合、スイッチ素子３３，３４のターンオフのタイミングを遅延させる（ステップＳ１１１）。

　次いで、制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ１１２）。
　制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致しない場合（ステップＳ１１２：ＮＯ）、前記ステップＳ１１１を実行する。また制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致した場合（ステップＳ１１２：ＹＥＳ）、ステップＳ１２０に移行する。つまり、制御部１３は、ステップＳ１１１及びステップＳ１１２によりＶｃ１－Ｖｃ２がＶｏｕｔ／４と一致するまで各スイッチ素子３３，３４のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ１１０においてＶｃ１－Ｖｃ２がＶｏｕｔ／４より大きい場合、スイッチ素子３２のターンオフのタイミングを遅延させる（ステップＳ１１３）。
　次いで、制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ１１４）。

　制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致しない場合（ステップＳ１１４：ＮＯ）、前記ステップＳ１１３を実行する。また制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致した場合（ステップＳ１１４：ＹＥＳ）、ステップＳ１２０に移行する。つまり、制御部１３は、ステップＳ１１３及びステップＳ１１４によりＶｃ１－Ｖｃ２がＶｏｕｔ／４と一致するまで各スイッチ素子３２のターンオフのタイミングを遅延させる。

　制御部１３は、Ｖｃ２－Ｖｃ３とＶｏｕｔ／４とを大小比較する（ステップＳ１２０）。
　制御部１３は、ステップＳ１２０においてＶｃ２－Ｖｃ３がＶｏｕｔ／４未満である場合、スイッチ素子３４のターンオフのタイミングを遅延させる（ステップＳ１２１）。

　次いで、制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ１２２）。
　制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致しない場合（ステップＳ１２２：ＮＯ）、前記ステップＳ１２１を実行する。また制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致した場合（ステップＳ１２２：ＹＥＳ）、処理を終了する。つまり、制御部１３は、ステップＳ１２１及びステップＳ１２２によりＶｃ２－Ｖｃ３がＶｏｕｔ／４と一致するまでスイッチ素子３４のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ１２０においてＶｃ２－Ｖｃ３がＶｏｕｔ／４より大きい場合、スイッチ素子３３のターンオフのタイミングを遅延させる（ステップＳ１２３）。
　次いで、制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ１２４）。

　制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致しない場合（ステップＳ１２４：ＮＯ）、前記ステップＳ１２３を実行する。また制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致した場合（ステップＳ１２４：ＹＥＳ）、処理を終了する。つまり、制御部１３は、ステップＳ１２３及びステップＳ１２４によりＶｃ２－Ｖｃ３がＶｏｕｔ／４と一致するまで各スイッチ素子３３のターンオフのタイミングを遅延させる。

　次に、降圧モードについて説明する。
　降圧モードにおいて、スイッチ素子３１～３４をオンし、スイッチ素子４１～４４をオフしたとき、コンデンサ２８Ｂ～２８Ｅの低電位側の端子（図２において下側の端子）は、ノードＮに接続された状態となる。このとき、コンデンサ２８Ｅの両端電圧Ｖｃ３は、ノードＮ４とノードＮの間の電圧、つまりスイッチ素子４１のドレインとスイッチ素子４１のソースとの間の電圧を示す。コンデンサ２８Ｄの両端電圧Ｖｃ２は、ノードＮ５とノードＮとの間の電圧、つまりスイッチ素子４２のドレインとスイッチ素子４１のソースとの間の電圧を示す。コンデンサ２８Ｃの両端電圧Ｖｃ１は、ノードＮ６とノードＮとの間の電圧、つまりスイッチ素子４３のドレインとスイッチ素子４１のソースとの間の電圧を示す。コンデンサ２８Ｂの両端電圧Ｖｃｓ２は、第２電線２１ＨとノードＮとの間の電圧、つまりスイッチ素子４４のドレインとスイッチ素子４１のソースとの間の電圧を示す。

　ここで、スイッチ素子４２のドレイン・ソース間電圧Ｖｄｓは、コンデンサ２８Ｄの両端電圧Ｖｃ２から、コンデンサ２８Ｅの両端電圧Ｖｃ３を減算することにより得られる。同様に、スイッチ素子４３のドレイン・ソース間電圧Ｖｄｓは、コンデンサ２８Ｃの両端電圧Ｖｃ１から、コンデンサ２８Ｄの両端電圧Ｖｃ２を減算することにより得られる。そして、スイッチ素子４４のドレイン・ソース間電圧Ｖｄｓは、コンデンサ２８Ｂの両端電圧Ｖｃｓ２から、コンデンサ２８Ｃの両端電圧Ｖｃ１を減算することにより得られる。

　各スイッチ素子４１～４４の特性（寄生容量）が互いに等しいとき、各スイッチ素子４１～４４のドレイン・ソース間電圧Ｖｄｓはそれぞれ、第２電線２１ＨとノードＮとの間の電圧を４等分（１／４）した電圧と等しくなる。一方、スイッチ素子４１～４４の特性にばらつきが生じている場合、そのばらつきによるオンタイミングのずれに応じて、各スイッチ素子４１～４４のドレイン－ソース間電圧Ｖｄｓが変化する。したがって、各コンデンサ２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅの両端電圧Ｖｃｓ２，Ｖｃ１，Ｖｃ２，Ｖｃ３を検出し、各スイッチ素子４１～４４のドレイン・ソース間電圧Ｖｄｓを、第２電線２１ＨとノードＮとの間の電圧を４等分（１／４）した電圧と等しくするように、各スイッチ素子４１～４４のオンタイミングを調整する。これにより、各スイッチ素子４１～４４のドレイン・ソース間電圧Ｖｄｓのばらつきを低減できる。

　制御部１３は、降圧モードで動作している場合に、図６に示す遅延調整制御を実施する。なお、降圧モードにおける出力電圧は、図３に示す一対の第２入出力端子（第２入出力部２３）間の電圧であるが、図６に示す遅延調整制御において、電圧センサ２９Ｂによるコンデンサ２８Ｂの両端電圧Ｖｃｓ２を出力電圧Ｖｏｕｔとしている。つまり、上記にて説明した昇圧モードと以下に説明する降圧モードとにおいて、同じコンデンサ２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅの両端電圧Ｖｃｓ２，Ｖｃ１，Ｖｃ２，Ｖｃ３により、ノードＮと第１電線２１Ｌとの間のスイッチ素子３１～３４と、ノードＮと第２電線２１Ｈとの間のスイッチ素子４１～４４について、制御信号を遅延させることにより調整してドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　図６に示すように、制御部１３は、Ｖｃｓ２－Ｖｃ１とＶｏｕｔ／４とを大小比較する（ステップＳ２００）。
　制御部１３は、ステップＳ２００においてＶｃｓ２－Ｖｃ１がＶｏｕｔ／４未満である場合、スイッチ素子４１，４２，４３のターンオフのタイミングを遅延させる（ステップＳ２０１）。このとき、ターンオフのタイミングの遅延する時間は、予め設定された一定時間であってもよいし、Ｖｃｓ２－Ｖｃ１とＶｏｕｔ／４との差に応じて遅延時間を変化させてもよい。なお、他のステップにおける遅延時間についても同様である。

　次いで、制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ２０２）。
　制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致しない場合（ステップＳ２０２：ＮＯ）、ステップＳ２０１を実行する。また制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致した場合（ステップＳ２０２：ＹＥＳ）、ステップＳ２１０に移行する。つまり、制御部１３は、ステップＳ２０１及びステップＳ２０２によりＶｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するまで各スイッチ素子４１，４２，４３のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ２００においてＶｃｓ２－Ｖｃ１がＶｏｕｔ／４より大きい場合、スイッチ素子４４のターンオフのタイミングを遅延させる（ステップＳ２０３）。
　次いで、制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ２０４）。制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致しない場合（ステップＳ２０４：ＮＯ）、ステップＳ１０３を実行する。また制御部１３は、Ｖｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致した場合（ステップＳ２０４：ＹＥＳ）、ステップＳ２１０に移行する。つまり、制御部１３は、ステップＳ２０３及びステップＳ２０４によりＶｃｓ２－Ｖｃ１がＶｏｕｔ／４と一致するまでスイッチ素子４４のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ２００においてＶｃｓ２－Ｖｃ２がＶｏｕｔ／４と等しい場合、ステップＳ２１０に移行する。
　制御部１３は、Ｖｃ１－Ｖｃ２とＶｏｕｔ／４とを大小比較する（ステップＳ２１０）。

　制御部１３は、ステップＳ２１０においてＶｃ１－Ｖｃ２がＶｏｕｔ／４未満である場合、スイッチ素子４１，４２のターンオフのタイミングを遅延させる（ステップＳ２１１）。

　次いで、制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ２１２）。
　制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致しない場合（ステップＳ２１２：ＮＯ）、前記ステップＳ２１１を実行する。また制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致した場合（ステップＳ２１２：ＹＥＳ）、ステップＳ２２０に移行する。つまり、制御部１３は、ステップＳ２１１及びステップＳ２１２によりＶｃ１－Ｖｃ２がＶｏｕｔ／４と一致するまで各スイッチ素子４１，４２のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ１１０においてＶｃ１－Ｖｃ２がＶｏｕｔ／４より大きい場合、スイッチ素子４３のターンオフのタイミングを遅延させる（ステップＳ２１３）。
　次いで、制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ２１４）。

　制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致しない場合（ステップＳ２１４：ＮＯ）、前記ステップＳ２１３を実行する。また制御部１３は、Ｖｃ１－Ｖｃ２がＶｏｕｔ／４と一致した場合（ステップＳ２１４：ＹＥＳ）、ステップＳ２２０に移行する。つまり、制御部１３は、ステップＳ２１３及びステップＳ２１４によりＶｃ１－Ｖｃ２がＶｏｕｔ／４と一致するまで各スイッチ素子４３のターンオフのタイミングを遅延させる。

　制御部１３は、Ｖｃ２－Ｖｃ３とＶｏｕｔ／４とを大小比較する（ステップＳ２２０）。
　制御部１３は、ステップＳ２２０においてＶｃ２－Ｖｃ３がＶｏｕｔ／４未満である場合、スイッチ素子４１のターンオフのタイミングを遅延させる（ステップＳ２２１）。

　次いで、制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ２２２）。
　制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致しない場合（ステップＳ２２２：ＮＯ）、前記ステップＳ２２１を実行する。また制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致した場合（ステップＳ２２２：ＹＥＳ）、処理を終了する。つまり、制御部１３は、ステップＳ２２１及びステップＳ１２２によりＶｃ２－Ｖｃ３がＶｏｕｔ／４と一致するまでスイッチ素子４１のターンオフのタイミングを遅延させる。

　制御部１３は、ステップＳ２２０においてＶｃ２－Ｖｃ３がＶｏｕｔ／４より大きい場合、スイッチ素子４２のターンオフのタイミングを遅延させる（ステップＳ２２３）。
　次いで、制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致するか否かを判定する（ステップＳ２２４）。

　制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致しない場合（ステップＳ２２４：ＮＯ）、前記ステップＳ２２３を実行する。また制御部１３は、Ｖｃ２－Ｖｃ３がＶｏｕｔ／４と一致した場合（ステップＳ２２４：ＹＥＳ）、処理を終了する。つまり、制御部１３は、ステップＳ２２３及びステップＳ２２４によりＶｃ２－Ｖｃ３がＶｏｕｔ／４と一致するまで各スイッチ素子４２のターンオフのタイミングを遅延させる。

　本実施形態の作用について説明する。
　本実施形態の制御部１３は、電力変換装置２０が昇圧モードで動作しているか、降圧モードで動作しているかを判断し、各モードに応じた遅延調整制御を実施する。例えば、制御部１３は、昇圧モードで動作する場合には、第１スイッチ群３０のスイッチ素子３１～３４のゲート信号のターンオフ並びにターンオンのタイミングを駆動回路２５Ａ～２５Ｄを介して調整する。また、制御部１３は、降圧モードで動作する場合には、第２スイッチ群４０のスイッチ素子４１～４４のゲート信号のターンオフ並びにターンオンのタイミングを駆動回路２５Ｅ～２５Ｆを介して調整する。

　ここで、例えば昇圧モード時において、ターンオフ時の第１スイッチ素子３１～３４の動作例について説明する。本例では、例えば第１スイッチ素子３２～３４の出力容量が略等しく、残りの第１スイッチ素子３１の出力容量が他の出力容量よりも大となっている。つまり、ゲート信号が同時にターンオフになった場合、第１スイッチ素子３１のゲート・ソース間電圧Ｖｇｓが他の第１スイッチ素子３２～３４のゲート・ソース間電圧Ｖｇｓよりも先にミラー電圧となってしまう。そこで、制御部１３は、前述した遅延調整制御を実施し、理想状態であるＶｃ１＝３Ｖｏｕｔ／４、Ｖｃ２＝Ｖｏｕｔ／２、Ｖｃ３＝Ｖｏｕｔ／４から各電圧値がどれだけズレがあるかを判定して、スイッチ素子３１～３４のゲートに入力されるオンオフする制御信号を調整する。

　図７に示すように、制御部１３は、相対的に第１スイッチ素子３１のゲート信号のターンオフのタイミングｔ２を他の第１スイッチ素子３２のゲート信号のターンオフのタイミングｔ１よりΔｔだけ遅くする。これにより、第１スイッチ素子３１のゲート・ソース間電圧Ｖｇｓが同じタイミングｔ３でミラー電圧となり、タイミングｔ４における第１スイッチ素子３１～３２のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。他のスイッチ素子についても同様の調整を行うことにより、ドレイン－ソース間電圧Ｖｄｓのばらつきをさらに低減できる。

　また本実施形態では、各スイッチ素子３１～３４，４１～４４を例えばＳｉ基板のＭＯＳＦＥＴで構成することによって、スイッチング回路２０Ａのコストを低減できる。つまり、低耐圧のスイッチ素子を用いることでコスト低減を図れる。

　以上説明した本実施形態によれば、以下の作用効果を奏することができる。
　（１－１）制御部１３は、スナバ用のコンデンサ２８Ｃ～２８Ｅの両端電圧とコンデンサ２８Ａの両端電圧とコンデンサ２８Ｂの両端電圧を各電圧センサ２９Ａ～２９Ｅを介して検出する。制御部１３は、スナバ用のコンデンサ２８Ｃ～２８Ｅのそれぞれの電圧値とコンデンサ２８Ａの電圧値とコンデンサ２８Ｂの電圧値とに基づいて、スイッチ素子３１～３４，４１～４４のターンオフのタイミングを調整する。ここで、前述したように、各スイッチ素子は、寄生容量のばらつきによってターンオフのタイミングが変わる。このため、スイッチ素子３１～３４，４１～４４の出力容量を各コンデンサの両端電圧において比較して、各電圧値に基づいてスイッチ素子３１～３４，４１～４４のターンオフのタイミングを調整することでスイッチ素子３１～３４，４１～４４のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　（１－２）電圧制御型可変容量素子としてのコンデンサ５３でスイッチ素子３１～３４，４１～４４の特性を揃えることにより、各スイッチ素子３１～３４，４１～４４のドレイン－ソース間電圧Ｖｄｓに差が生じない制御を行うことができる。

　（１－３）低耐圧のスイッチ素子３１～３４，４１～４４を用いることで、低コストであり、かつ低オン抵抗であるため、高効率化が図れる。
　（第２実施形態）
　図８及び図９を参照して、第２実施形態のスイッチング回路について説明する。本実施形態のスイッチング回路２０Ａは、第１実施形態のスイッチング回路２０Ａと比較して、第１スイッチ群３０の第１スイッチ素子３１～３４及び第２スイッチ群４０の第２スイッチ素子４１～４４をターンオフする電圧調整回路８０が追加された点が主に異なる。以下の説明において、第１実施形態と共通する構成要素には同一符号を付し、その説明を省略する場合がある。

　図８に示すように、本実施形態のスイッチング回路２０Ａでは、可変遅延回路５０Ａ，５０Ｈが省略されている。すなわち、本実施形態のスイッチング回路２０Ａでは、第１スイッチ素子３１～３４及び第２スイッチ素子４１～４４のうちの最も高電位側のスイッチ素子である第２スイッチ素子４４及び最も低電位側のスイッチ素子である第１スイッチ素子３１以外のスイッチ素子である第１スイッチ素子３２～３４及び第２スイッチ素子４１～４３のそれぞれのゲート端子の前段には、電圧制御型可変容量素子であるコンデンサ５３が接続されている。言い換えれば、スイッチング回路２０Ａは、第１スイッチ群３０及び第２スイッチ群４０に接続された２ｎ個の各スイッチ素子の内の最も高電位側のスイッチ素子及び最も低電位側のスイッチ素子以外のスイッチ素子のそれぞれのゲート端子の前段に接続された２ｎ－２個の電圧制御型可変容量素子を備える。また本実施形態のスイッチング回路２０Ａでは、電圧センサ２９Ｃ～２９Ｅが省略されている。

　また、本実施形態のスイッチング回路２０Ａは、電源端子ＶＣＣを有する。電源端子ＶＣＣには、例えば電源電圧が数Ｖ程度（例えば２Ｖ～５Ｖ程度）の制御電源が接続されている。制御電源は、マイコン１３ａに接続されている。

　電圧調整回路８０は、コンデンサ２８Ｃ～２８Ｅの両端電圧Ｖｃ１～Ｖｃ３に基づいて、可変遅延回路５０Ｂ～５０Ｇのコンデンサ５３（電圧制御型可変容量素子）に調整電圧Ｖｆ１～Ｖｆ３を印加するフィードバック回路である。

　電圧調整回路８０は、可変遅延回路５０Ｂ，５０Ｇに調整電圧Ｖｆ１を印加する第１調整回路８１と、可変遅延回路５０Ｃ，５０Ｆに調整電圧Ｖｆ２を印加する第２調整回路８２と、可変遅延回路５０Ｄ，５０Ｅに調整電圧Ｖｆ３を印加する第３調整回路８３とを含む。第１調整回路８１は、コンデンサ２８Ｃの両端に電気的に接続され、かつ可変遅延回路５０Ｂ，５０Ｇに電気的に接続されている。第２調整回路８２は、コンデンサ２８Ｄの両端に電気的に接続され、かつ可変遅延回路５０Ｃ，５０Ｆに電気的に接続されている。第３調整回路８３は、コンデンサ２８Ｅの両端に電気的に接続され、かつ可変遅延回路５０Ｄ，５０Ｅに電気的に接続されている。

　第１調整回路８１は、コンデンサ２８Ｃの両端電圧が予め設定された第１の値Ｖｔｈ１（一例では、第１の値はコンデンサ２８Ｂの両端電圧×３／４）である場合の調整電圧Ｖｆ１が、可変遅延回路５０Ｂ，５０Ｇのコンデンサ５３の容量値の変化範囲（図４参照）における略中央になるように構成されている。第２調整回路８２は、コンデンサ２８Ｄの両端電圧が予め設定された第２の値Ｖｔｈ２（一例では、第２の値はコンデンサ２８Ｂの両端電圧×１／２）である場合の調整電圧Ｖｆ２が、可変遅延回路５０Ｃ，５０Ｆのコンデンサ５３の容量値の変化範囲における略中央になるように構成されている。第３調整回路８３は、コンデンサ２８Ｅの両端電圧が第３の値Ｖｔｈ３（一例では、第３の値はコンデンサ２８Ｂの両端電圧×１／４）である場合の調整電圧Ｖｆ３が、可変遅延回路５０Ｄ，５０Ｅのコンデンサ５３の容量値の変化範囲における略中央になるように構成されている。

　図９に示すように、第１調整回路８１は、４個の抵抗９１，９２，９３，９４と、シャントレギュレータ９５と、フォトカプラ９６とを有する。抵抗９１，９２は、互いに直列接続され、コンデンサ２８Ｃと並列接続されている。抵抗９１，９２は、コンデンサ２８Ｃの両端電圧を検出する電圧検出部を構成している。抵抗９３、フォトカプラ９６、及びシャントレギュレータ９５は、抵抗９１，９１と並列接続されている。

　フォトカプラ９６は、発光ダイオード９６ａとフォトトランジスタ９６ｂとを有する。発光ダイオード９６ａのアノードは、抵抗９３に接続されている。発光ダイオード９６ａのカソードは、シャントレギュレータ９５に接続されている。フォトトランジスタ９６ｂのコレクタは、抵抗９４を介して電源端子ＶＣＣに接続されている。フォトトランジスタ９６ｂのコレクタと抵抗９４との間のノードは、可変遅延回路５０Ｂ，５０Ｇのコンデンサ５３にそれぞれ電気的に接続されている。

　シャントレギュレータ９５のカソードは、発光ダイオード９６ａのカソードに接続されている。シャントレギュレータ９５のアノードは、抵抗９２に接続されている。シャントレギュレータ９５リファレンス端子は、抵抗９１と抵抗９２との間に接続されている。シャントレギュレータ９５のリファレンス端子には、コンデンサ２８Ｃの両端電圧を抵抗９１，９２によって分圧した電圧が入力される。この電圧値に応じて、カソードの吸い込み電流が増減する。シャントレギュレータ９５は、リファレンス端子の電圧が高いほど、カソードの吸い込み電流が増加する。

　フォトカプラ９６は、シャントレギュレータ９５の吸い込み電流の増減に応じて、発光ダイオード９６ａの電流が増減する。すなわち、シャントレギュレータ９５及び発光ダイオード９６ａは、コンデンサ２８Ｃの両端電圧に応じて光発光素子が出力するように構成される帰還回路を構成している。発光ダイオード９６ａの電流の増減に応じて、フォトトランジスタ９６ｂの電流が増減する。フォトトランジスタ９６ｂの電流の増減は、可変遅延回路５０Ｂ，５０Ｇに印加する調整電圧Ｖｆ１を変化させる。このように、フォトトランジスタ９６ｂ及び抵抗９４は、光変換素子の出力に応じて可変遅延回路５０Ｂ，５０Ｇのコンデンサ５３に印加する調整電圧Ｖｆ１を生成する電圧生成部を構成している。

　なお、第２調整回路８２及び第３調整回路８３の構成は、第１調整回路８１の構成と等しい。このため、第２調整回路８２及び第３調整回路８３の構成要素には、第１調整回路８１の構成要素と同様の符号を付し、その説明を省略する。以下では、第２調整回路８２及び第３調整回路８３において第１調整回路８１と異なる点について説明する。

　第２調整回路８２の抵抗９１，９２は、コンデンサ２８Ｄと並列接続されている。第２調整回路８２の抵抗９１，９２は、コンデンサ２８Ｄの両端電圧を検出する電圧検出部を構成している。第２調整回路８２のシャントレギュレータ９５は、コンデンサ２８Ｄの両端電圧に応じて第２調整回路８２のフォトカプラ９６に流す電流を調整する。第２調整回路８２のシャントレギュレータ９５及び発光ダイオード９６ａは、コンデンサ２８Ｄの両端電圧に応じて光変換素子が出力するように構成される帰還回路を構成している。第２調整回路８２のフォトトランジスタ９６ｂのコレクタと第２調整回路８２の抵抗９４との間のノードは、可変遅延回路５０Ｃ，５０Ｆのコンデンサ５３にそれぞれ電気的に接続されている。第２調整回路８２のフォトトランジスタ９６ｂ及び抵抗９４は、光変換素子の出力に応じて可変遅延回路５０Ｃ，５０Ｆのコンデンサ５３に印加する調整電圧Ｖｆ２を生成する電圧生成部を構成している。

　第３調整回路８３の抵抗９１，９２は、コンデンサ２８Ｅと並列接続されている。第３調整回路８３の抵抗９１，９２は、コンデンサ２８Ｅの両端電圧を検出する電圧検出部を構成している。第３調整回路８３のシャントレギュレータ９５は、コンデンサ２８Ｅの両端電圧に応じて第３調整回路８３のフォトカプラ９６に流す電流を調整する。第３調整回路８３のシャントレギュレータ９５及び発光ダイオード９６ａは、コンデンサ２８Ｅの両端電圧に応じて光変換素子が出力するように構成される帰還回路を構成している。第３調整回路８３のフォトトランジスタ９６ｂのコレクタと第３調整回路８３の抵抗９４との間のノードは、可変遅延回路５０Ｄ，５０Ｅのコンデンサ５３にそれぞれ電気的に接続されている。第３調整回路８３のフォトトランジスタ９６ｂ及び抵抗９４は、光変換素子の出力に応じて可変遅延回路５０Ｄ，５０Ｅのコンデンサ５３に印加する調整電圧Ｖｆ３を生成する電圧生成部を構成している。

　なお、図８では省略されているが、制御信号Ｓａ，Ｓｂは、例えば駆動回路２５Ａ，２５Ｈの入力側に設けられた図示しない遅延回路により遅延される。これらの遅延回路における遅延時間は、可変遅延回路５０Ｂ～５０Ｇのコンデンサ５３の容量値の変化範囲における略中央のときの遅延時間と等しくなるように設定される。なお、制御信号Ｓａ，Ｓｈは、マイコン１３ａによって遅延されてもよい。

　次に、スイッチング回路２０Ａにおけるスイッチ素子のターンオフのタイミング調整の一実行態様について説明する。
　本実施形態の電圧調整回路８０は、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、各スイッチ素子３１～３４のドレイン・ソース間電圧Ｖｄｓを、第１電線２１ＬとノードＮとの間の電圧を４等分（１／４）した電圧と等しくするように、各スイッチ素子３１～３４のオフタイミングを調整する。また電圧調整回路８０は、降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、各スイッチ素子４１～４４のドレイン・ソース間電圧Ｖｄｓを、第２電線２１ＨとノードＮとの間の電圧を４等分（１／４）した電圧と等しくするように、各スイッチ素子４１～４４のオフタイミングを調整する。

　具体的には、第１調整回路８１では、コンデンサ２８Ｃの両端電圧Ｖｃ１が第１の値Ｖｔｈ１よりも高くなると、フォトカプラ９６の発光ダイオード９６ａに流れる電流が増加するので、フォトカプラ９６のフォトトランジスタ９６ｂのインピーダンスが低下する。このため、フォトトランジスタ９６ｂのコレクタと第１調整回路８１の抵抗９４との間のノードの電位が低下することにより、調整電圧Ｖｆ１が低下する。図４に示すとおり、コンデンサ５３に印加される電圧が低下するにつれてコンデンサ５３の容量値が大きくなるため、調整電圧Ｖｆ１が低下することにより、可変遅延回路５０Ｂ，５０Ｇのコンデンサ５３の容量値が大きくなる。その結果、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、可変遅延回路５０Ｂによって第１スイッチ素子３２のターンオフのタイミングが遅くなる。また降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、可変遅延回路５０Ｇによって第２スイッチ素子４３のターンオフのタイミングが遅くなる。

　一方、コンデンサ２８Ｃの両端電圧Ｖｃ１が第１の値Ｖｔｈ１よりも低くなると、発光ダイオード９６ａに流れる電流が減少するので、フォトトランジスタ９６ｂのインピーダンスが上昇する。このため、フォトトランジスタ９６ｂのコレクタと第１調整回路８１の抵抗９４との間のノードの電位が上昇することにより、調整電圧Ｖｆ１が上昇する。調整電圧Ｖｆ１が上昇することにより、コンデンサ５３の容量値が小さくなる。その結果、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、可変遅延回路５０Ｂによって第１スイッチ素子３２のターンオフのタイミングが早くなる。また降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、可変遅延回路５０Ｇによって第２スイッチ素子４３のターンオフのタイミングが早くなる。

　第２調整回路８２では、第１調整回路８１と同様に、コンデンサ２８Ｄの両端電圧Ｖｃ２が第２の値Ｖｔｈ２よりも高くなると、調整電圧Ｖｆ２が低下するので、可変遅延回路５０Ｃ，５０Ｆのコンデンサ５３の容量値が大きくなる。その結果、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、可変遅延回路５０Ｃによって第１スイッチ素子３３のターンオフのタイミングが遅くなる。また降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、可変遅延回路５０Ｆによって第２スイッチ素子４２のターンオフのタイミングが遅くなる。

　一方、コンデンサ２８Ｄの両端電圧Ｖｃ２が第２の値Ｖｔｈ２よりも低くなると、調整電圧Ｖｆ２が上昇するので、第１調整回路８１と同様に、可変遅延回路５０Ｃ，５０Ｆのコンデンサ５３の容量値が小さくなる。その結果、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、可変遅延回路５０Ｃによって第１スイッチ素子３３のターンオフのタイミングが早くなる。また降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、可変遅延回路５０Ｆによって第２スイッチ素子４２のターンオフのタイミングが早くなる。

　第３調整回路８３では、第１調整回路８１と同様に、コンデンサ２８Ｅの両端電圧Ｖｃ３が第３の値Ｖｔｈ３よりも高くなると、調整電圧Ｖｆ３が低下するので、可変遅延回路５０Ｄ，５０Ｅのコンデンサ５３の容量値が大きくなる。その結果、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、可変遅延回路５０Ｄによって第１スイッチ素子３４のターンオフのタイミングが遅くなる。また降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、可変遅延回路５０Ｅによって第２スイッチ素子４１のターンオフのタイミングが遅くなる。

　一方、コンデンサ２８Ｅの両端電圧Ｖｃ３が第３の値Ｖｔｈ３よりも低くなると、調整電圧Ｖｆ３が上昇するので、第１調整回路８１と同様に、可変遅延回路５０Ｄ，５０Ｅのコンデンサ５３の容量値が小さくなる。その結果、昇圧時に各スイッチ素子３１～３４がオンし、各スイッチ素子４１～４４がオフする場合、可変遅延回路５０Ｄによって第１スイッチ素子３４のターンオフのタイミングが早くなる。また降圧時に各スイッチ素子３１～３４がオフし、各スイッチ素子４１～４４がオンする場合、可変遅延回路５０Ｅによって第２スイッチ素子４１のターンオフのタイミングが早くなる。

　以上のフィードバック動作により、昇圧動作において、電圧調整回路８０は、第１スイッチ素子３１のタイミングに、他の第１スイッチ素子３２～３４のタイミングを合せるように、調整電圧Ｖｆ１～Ｖｆ３を生成する。また、以上のフィードバック動作により、降圧動作において、電圧調整回路８０は、第２スイッチ素子４４のタイミングに、他の第２スイッチ素子４１～４３のタイミングを合せるように、調整電圧Ｖｆ１～Ｖｆ３を生成する。

　本実施形態の効果について説明する。本実施形態では、第１実施形態の（１－２）及び（１－３）と同様の効果に加え、以下の効果が得られる。
　（２－１）電圧調整回路８０は、スナバ用のコンデンサ２８Ｃ～２８Ｅのそれぞれの電圧値である両端電圧に基づいて、スイッチ素子３２～３４，４１～４３のターンオフのタイミングを調整する。ここで、前述したように、各スイッチ素子は、寄生容量のばらつきによってターンオフのタイミングが変わる。このため、スイッチ素子３１～３４，４１～４４の出力容量をコンデンサ２８Ｃ～２８Ｅの両端電圧として取り出し、電圧調整回路８０によってスイッチ素子３２～３４，４１～４３のターンオフのタイミングを調整する。このようにして、電圧調整回路８０は、スイッチ素子３１～３４，４１～４４のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　（第３実施形態）
　上記実施形態のように、電圧制御型可変容量素子としてのコンデンサ５３の容量を調整してターンオフのタイミングを調整する場合、ターンオンのタイミングが変化し、第１スイッチ素子３１～３４や第２スイッチ素子４１～４４のドレイン・ソース間電圧Ｖｄｓが一瞬跳ね上がる現象が生じるおそれがある。以下、これについて図１０に基づき説明する。

　図１０は、相対的に第１スイッチ素子３１のゲート信号のターンオフのタイミングｔ１に対し第１スイッチ素子３２のゲート信号のターンオフのタイミングｔ２を遅延させた例を示す。なお、この例では、第１スイッチ素子３１および第１スイッチ素子３２の双方のゲート・ソース間電圧Ｖｇｓがミラー電圧となっている期間が時刻ｔ３～ｔ４の期間となっている。

　ここで、可変遅延回路５０Ｂにおけるコンデンサ５３の静電容量を調整することによってゲート信号のターンオフのタイミングを遅延させる場合、制御信号Ｓｂのターンオフのタイミングに対してゲート信号のターンオフのタイミングが遅延するのみならず、制御信号Ｓｂのターンオンのタイミングに対してゲート信号のターンオンのタイミングも遅延する。これにより、図１０に示すように、第１スイッチ素子３１のゲート信号がターンオンとなるタイミングに対して第１スイッチ素子３２のゲート信号がターンオンとなるタイミングが遅延する。そのため、第１スイッチ素子３１のゲート・ソース間電圧Ｖｇｓがミラー電圧となる時刻ｔ５よりも遅い時刻ｔ６において、第１スイッチ素子３２のゲート・ソース間電圧Ｖｇｓがミラー電圧となる。時刻ｔ５において、第１スイッチ素子３１のゲート・ソース間電圧Ｖｇｓがミラー電圧に達すると、第１スイッチ素子３１のドレイン・ソース間の寄生容量が放電され始め、第１スイッチ素子３１のドレイン・ソース間電圧Ｖｄｓが低下する。第１スイッチ素子３１のドレイン・ソース間の寄生容量が放電され始めると、相対的に第１スイッチ素子３２のドレイン・ソース間電圧Ｖｄｓが上昇する。時刻ｔ６において、第１スイッチ素子３２のゲート・ソース間電圧Ｖｇｓがミラー電圧に達すると、第１スイッチ素子３２のドレイン・ソース間の寄生容量が放電開始し、第１スイッチ素子３２のドレイン・ソース間電圧Ｖｄｓが低下する。なお、時刻ｔ７は、第１スイッチ素子３１のミラー期間が終了するタイミングであり、時刻ｔ８は、第１スイッチ素子３２のミラー期間が終了するタイミングである。

　本実施形態では、上記跳ね上がりを抑制すべく、可変遅延回路５０Ａ～５０Ｈを図１１に示す構成とする。
　図１１は、本実施形態にかかる可変遅延回路５０Ａの構成を示す。なお、可変遅延回路５０Ｂ～５０Ｈの構成は、可変遅延回路５０Ａに示すものと同様である。図１１に示すように、本実施形態では、制御信号Ｓａが、抵抗体５４ａと、抵抗体５４ｂおよびダイオード５４ｃの直接接続体との並列接続体（以下、抵抗体５４と称する）の一方の端子に印加される。抵抗体５４の他方の端子には、コンデンサ５２，５３が接続されている。すなわち、抵抗体５４およびコンデンサ５２，５３によってＲＣ直列回路が構成されており、抵抗体５４およびコンデンサ５２，５３の接続点の電圧が、駆動回路２５に印加される。

　ここで、ダイオード５４ｃは、コンデンサ５２，５３側がカソード側となっている。そのため、第１スイッチ素子３１をターンオンさせるべく制御信号Ｓａが立ち上がる場合、抵抗体５４ａ，５４ｂの双方を介してコンデンサ５２，５３に電流が流れる。これに対し、第１スイッチ素子３２をターンオフさせるべく制御信号Ｓａが立ち下がる場合、コンデンサ５２，５３から抵抗体５４ａを介して電流が流出するものの、抵抗体５４ｂには電流が流れない。

　したがって、抵抗体５４ａの抵抗値Ｒａ、抵抗体５４ｂの抵抗値Ｒｂを用いると、抵抗体５４の抵抗値は、ターンオフ時には「Ｒｂ」となり、ターンオン時には、「Ｒｃ＝｛Ｒａ・Ｒｂ／（Ｒａ＋Ｒｂ）｝」となる。本発明では、このようにダイオードが接続された回路を、順方向に電流が流れる場合のインピーダンスと、順方向とは逆の方向に電流が流れる場合のインピーダンスとが異なるインピーダンス変換回路、と定義する。なお、ダイオードの代わりにスイッチ素子を用いて、ターンオン時にＯＮ、ターンオフ時にＯＦＦとなるように制御してもよい。

　ここで、コンデンサ５２，５３の合成の静電容量Ｃを用いると、ＲＣ直列回路の時定数は、ターンオン時には、「１／（Ｒｃ・Ｃ）」となり、ターンオフ時には「１／（Ｒｂ・Ｃ）」となる。本発明ではこのように、コンデンサ５３と抵抗体５４とで構成される回路を時定数回路という。また、ターンオンからターンオフ時にかけて、コンデンサ５３の容量が変化しない場合であっても、抵抗体５４の抵抗値は変化するため、時定数回路のインピーダンスは変化する。そして、ターンオンとターンオフとでインピーダンスが変化することに起因して時定数回路の時定数に差が生じる。

　そして、抵抗値Ｒｃが抵抗値Ｒｂよりも小さいことから、静電容量Ｃを小さくすることによる制御信号Ｓａのターンオンのタイミングに対するゲート信号のターンオンのタイミングの遅延量を、制御信号Ｓａのターンオフのタイミングに対するゲート信号のターンオフのタイミングの遅延量よりも小さくすることができる。換言すれば、上記抵抗体５４を備えることにより、静電容量Ｃの調整によるターンオフのタイミングの遅延処理の影響がターンオンのタイミングに及ぶことを抑制できる。なお、抵抗体５４ｂの代わりに、コンデンサを付けて、ターンオンの遅延量をターンオフの遅延量と比較して小さくしても良い。

　図１２に、本実施形態において、相対的に第１スイッチ素子３１のゲート信号のターンオフのタイミングｔ１に対し第１スイッチ素子３２のゲート信号のターンオフのタイミングｔ２を遅延させた例を示す。なお、図１２において、時刻ｔ１～ｔ４までは、図１０に示したものと同様である。

　図１２に示すように、本実施形態では、第１スイッチ素子３１のゲート信号のターンオンのタイミングと第１スイッチ素子３２のゲート信号のターンオンのタイミングとがほぼ等しい。そのため、第１スイッチ素子３２のドレイン・ソース間電圧Ｖｄｓが一瞬跳ね上がることを抑制できる。ちなみに、図１２に示す例では、第１スイッチ素子３１のドレイン・ソース間電圧Ｖｄｓがわずかに跳ね上がっている。これは、第１スイッチ素子３２の方がゲート・ソース間電圧Ｖｇｓの変化速度が大きいために、ゲート信号のターンオンのタイミングが第１スイッチ素子３１，３２同士で互いにほぼ等しい場合、第１スイッチ素子３２のゲート・ソース間電圧Ｖｇｓの方が先にミラー電圧に達することを示したものである。ただし、本実施形態において第１スイッチ素子３２のゲート・ソース間電圧Ｖｇｓがミラー電圧に達する時刻ｔ５に対する第１スイッチ素子３１のゲート・ソース間電圧Ｖｇｓがミラー電圧に達する時刻ｔ６の遅延時間は、図１０に示した遅延時間よりも短い。すなわち、第１スイッチ素子３１のゲート・ソース間電圧Ｖｇｓがミラー電圧に達する時刻ｔ５に対する第１スイッチ素子３２のゲート・ソース間電圧Ｖｇｓがミラー電圧に達する時刻ｔ６の遅延時間よりも短い。そのため、ドレイン・ソース間電圧Ｖｄｓの跳ね上がりを十分抑制できている。

　（他の実施形態）
　なお、上記各実施形態は、以下のように変更して実施することができる。上記各実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

　・上記各実施形態では、第１スイッチ群３０と第２スイッチ群４０のそれぞれが４個のスイッチ素子を有する構成としたが、２個、３個又は５個以上のスイッチ素子を有する構成を採用してもよい。

　・上記各実施形態では、スイッチ素子３１～３４，４１～４４のゲート信号のターンオフ並びにターンオンのタイミングを電圧制御型可変容量素子としてのコンデンサ５３を用いて遅延させる構成としたが、これに限らない。他の方法にてスイッチ素子３１～３４，４１～４４のゲート信号のターンオフ並びにターンオンのタイミングを遅延させるようにしてもよい。

　・図１１に例示した整流素子としてのダイオード５４ｃに代えて、サイリスタを用い、サイリスタのゲートに制御信号Ｓａをさらに印加するようにしてもよい。また、たとえば、ダイオード５４ｃを削除し、抵抗体５４ｂとコンデンサ５２，５３との間にＮ型のＭＯＳＦＥＴを接続し、そのゲートを抵抗体５４ａのうちの制御信号Ｓａの入力側に接続してもよい。なお、整流素子を一部の抵抗体に接続することも必須ではない。たとえば、抵抗体５４ａに、コンデンサ５２，５３側をアノード側とするダイオードを接続してもよい。この場合であっても、抵抗体５４ｂの抵抗値Ｒｂを抵抗体５４ａの抵抗値Ｒａよりも大きくすることにより、上記第３実施形態と同様の効果を奏する。また、抵抗体５４としては、２つの抵抗体を並列に接続したものに限らず、たとえば３つ以上の抵抗体を並列に接続し、それらのうちの少なくとも１部に整流素子を直列接続してもよい。

　なお、図１１に例示した回路構成は、第１実施形態のみならず、第２実施形態や、それら各実施形態の変更例に適用できる。
　・第１実施形態において、図１３に示すように、可変遅延回路５０Ａ，５０Ｈを省略してもよい。すなわち、図１３のスイッチング回路２０Ａでは、第１スイッチ素子３１～３４及び第２スイッチ素子４１～４４のうちの最も高電位側のスイッチ素子である第２スイッチ素子４４及び最も低電位側のスイッチ素子である第１スイッチ素子３１以外のスイッチ素子である第１スイッチ素子３２～３４及び第２スイッチ素子４１～４３のそれぞれのゲート端子の前段には、電圧制御型可変容量素子であるコンデンサ５３が接続されている。言い換えれば、スイッチング回路２０Ａは、第１スイッチ群３０及び第２スイッチ群４０に接続された２ｎ個の各スイッチ素子の内の最も高電位側のスイッチ素子及び最も低電位側のスイッチ素子以外のスイッチ素子のそれぞれのゲート端子の前段に接続された２ｎ－２個の電圧制御型可変容量素子を備える。この場合、マイコン１３ａは、可変遅延回路５０Ｂ～５０Ｇに対する調整信号をＤ／Ａコンバータ１３ｂに出力する。Ｄ／Ａコンバータ１３ｂは、調整信号に応じた調整電圧Ｖｃｔｂ～Ｖｃｔｇを指令値信号として可変遅延回路５０Ｂ～５０Ｇに出力する。言い換えれば、マイコン１３ａは、電圧制御型可変容量素子が接続された２ｎ－２個の各スイッチ素子のゲート端子に同じタイミングの制御信号を出力するとともに、２ｎ－２個の電圧制御型可変容量素子に対して印加される調整電圧の指令値信号を出力する。図１３のスイッチング回路２０Ａでは、制御部１３は、図５の昇圧モードにおける遅延調整制御においてステップＳ１００～Ｓ１０４を省略し、ステップＳ１１０から開始し、図６の降圧モードにおける遅延調整制御においてステップＳ２００～Ｓ２０４を省略し、ステップＳ２１０から開始する。

　・第２実施形態において、可変遅延回路５０Ｂ～５０Ｇの少なくとも１つの可変遅延回路におけるコンデンサ５２を省略してもよい。
　・第２実施形態において、第１スイッチ素子３１のゲート端子の前段に接続される可変遅延回路５０Ａ、及び第２スイッチ素子４４のゲート端子の前段に接続される可変遅延回路５０Ｈの少なくとも一方を追加してもよい。

　・第２実施形態において、電圧調整回路８０の構成は任意に変更可能である。一例では、電圧調整回路８０は、フォトカプラ９６に代えて、他の光変換素子、磁気変換素子等を用いてもよい。

　・上記各実施形態のスイッチング回路２０Ａは、双方向の電力変換装置に用いられたが、これに限らず、一方向の電力変換装置に用いられてもよい。
　一例では、図１４に示すように、昇圧型のＤＣ－ＤＣコンバータ（電力変換装置）にスイッチング回路２０Ａを用いてもよい。本例のスイッチング回路２０Ａは、第２スイッチ群４０の代わりに２つのダイオード６１，６２を直列接続してなるダイオード群６０を用いている。また、スイッチング回路２０Ａは、第１スイッチ群３０としてダイオード６１，６２と同数個の第１スイッチ素子３１，３２を用いている。このような構成であっても各コンデンサ２８Ａ，２８Ｂ，２８Ｅの両端電圧を検出して、その検出した電圧値に基づいて、スイッチ素子３１，３２のゲート端子のターンオフのタイミングを調整することで上記実施形態の（１－１）と同様の効果を奏する。

　また、図１５に示すように、降圧型のＤＣ－ＤＣコンバータ（電力変換装置）にスイッチング回路２０Ａを用いてもよい。本例のスイッチング回路２０Ａは、第１スイッチ群３０の代わりに２つのダイオード７１，７２を直列接続してなるダイオード群７０を用いている。また、スイッチング回路２０Ａは、第２スイッチ群４０としてダイオード７１，７２と同数個の第２スイッチ素子４１，４２を用いている。このような構成であっても各コンデンサ２８Ａ，２８Ｂ，２８Ｅの両端電圧を検出して、その検出した電圧値に基づいて、スイッチ素子４１，４２のゲート端子のターンオフのタイミングを調整することで上記実施形態の（１－１）と同様の効果を奏する。

　・上記実施形態のスイッチング回路２０Ａは、単相２線式の電力管理システム１の電力変換装置２０に用いられたが、これに限られず、単相３線式の電力管理システム１の電力変換装置２０に用いられてもよい。

　（付記）
　上記各実施形態及び各変更例から把握できる技術的思想を以下に記載する。
　（付記１）第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群及び前記第２スイッチ群と共に直列接続されるインダクタと、前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、を備えたスイッチングコンバータであって、前記制御部は、前記スナバコンデンサの両端電圧及び前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値及び前記第２のコンデンサの電圧値に基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する、スイッチングコンバータ。

　（付記２）第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続されたスイッチ群と、ｎ個（但し、ｎは２以上の整数）のダイオード素子が直列に接続されたダイオード群とが、前記第１入出力部間に直列接続されたスイッチ回路部と、前記第２入出力部間に接続され、前記スイッチ群又は前記ダイオード群と並列に接続された第１のコンデンサと、前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、前記スイッチ群と前記ダイオード群の間の接続点を基準として、前記スイッチ群の各スイッチ素子間の接続点及び前記ダイオード群の各ダイオード素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、前記スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、を備えたスイッチングコンバータであって、前記制御部は、前記スナバコンデンサの両端電圧及び前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する、スイッチングコンバータ。

　この構成によれば、制御部は、スナバコンデンサの両端電圧及び第２のコンデンサの両端電圧を検出し、スナバコンデンサのそれぞれの電圧値と第２のコンデンサの電圧値とに基づいて、スイッチ素子のゲート端子のターンオフのタイミングを遅延させることで各スイッチ素子のドレイン－ソース間電圧Ｖｄｓのばらつきを低減できる。

　１３…制御部（スイッチングコンバータ）
　２０…電力変換装置（スイッチングコンバータ）
　２１Ｌ…第１電線
　２１Ｈ…第２電線
　２１Ｍ…第３電線
　２２…第１入出力部
　２３…第２入出力部
　２４…スイッチ回路部
　２５Ａ～２５Ｈ…駆動回路
　２７…インダクタ
　２８Ａ…コンデンサ（第２のコンデンサ）
　２８Ｂ…コンデンサ（第１のコンデンサ）
　２８Ｃ～２８Ｅ…スナバコンデンサ（スナバ回路部）
　３０…第１スイッチ群
　３１～３４…第１スイッチ素子
　４０…第２スイッチ群
　４１～４４…第２スイッチ素子
　５３…コンデンサ（電圧制御型可変容量素子）
　６０…ダイオード群
　６１，６２…ダイオード
　７０…ダイオード群
　７１，７２…ダイオード
　８０…電圧調整回路
　Ｎ，Ｎ１～Ｎ６…接続ノード（接続点）
　Ｓａ～Ｓｈ…制御信号
　Ｖｃｔａ～Ｖｃｔｈ…調整電圧（指令値信号）

Claims

　第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、
　ｎ個（但し、ｎは２以上の整数）のスイッチ素子がそれぞれ直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、
　前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群と直列接続されるインダクタと、
　前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、
　前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、
　前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、
　前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、
を備えたスイッチングコンバータであって、
　前記制御部は、前記スナバコンデンサの両端電圧と前記第１のコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第１のコンデンサの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する、スイッチングコンバータ。
　第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、
　ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続されたスイッチ群と、ｎ個（但し、ｎは２以上の整数）のダイオード素子が直列に接続されたダイオード群とが、前記第１入出力部間に直列接続されたスイッチ回路部と、
　前記第２入出力部間に接続され、前記スイッチ群又は前記ダイオード群と並列に接続された第１のコンデンサと、
　前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、
　前記スイッチ群と前記ダイオード群の間の接続点を基準として、前記スイッチ群の各スイッチ素子間の接続点及び前記ダイオード群の各ダイオード素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、
　前記スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、
を備えたスイッチングコンバータであって、
　前記制御部は、前記スナバコンデンサの両端電圧と前記第１のコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第１のコンデンサの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する、スイッチングコンバータ。
　前記ｎ個の各スイッチ素子のそれぞれのゲート端子の前段に接続されたｎ個の電圧制御型可変容量素子を備え、
　前記制御部は前記ｎ個の各スイッチ素子のゲート端子に制御信号を出力するとともに、前記ｎ個の電圧制御型可変容量素子に対して印加される調整電圧の指令値信号を出力することを特徴とする請求項１又は２に記載のスイッチングコンバータ。
　第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、
　ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、
　前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群及び前記第２スイッチ群と共に直列接続されるインダクタと、
　前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、
　前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、
　前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、
　前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、
　前記第１及び第２スイッチ群に接続された２ｎ個の各スイッチ素子の内の最も高電位側のスイッチ素子及び最も低電位側のスイッチ素子以外のスイッチ素子のそれぞれのゲート端子の前段に接続された２ｎ－２個の電圧制御型可変容量素子と、
を備えたスイッチングコンバータであって、
　前記制御部は、前記スナバコンデンサの両端電圧と前記第２のコンデンサの両端電圧を検出し、前記スナバコンデンサのそれぞれの電圧値と前記第２のコンデンサの電圧値とに基づいて、前記スイッチ素子のゲート端子のターンオフのタイミングを調整する、スイッチングコンバータ。
　前記制御部は、前記電圧制御型可変容量素子が接続された２ｎ－２個の各スイッチ素子のゲート端子に同じタイミングの制御信号を出力するとともに、前記２ｎ－２個の電圧制御型可変容量素子に対して印加される調整電圧の指令値信号を出力する請求項４に記載のスイッチングコンバータ。
　第１電圧が印加される第１入出力部、及び前記第１電圧よりも低い第２電圧が印加される第２入出力部と、
　ｎ個（但し、ｎは２以上の整数）のスイッチ素子が直列に接続された第１及び第２スイッチ群が、前記第１入出力部の低電位側から前記第１スイッチ群、前記第２スイッチ群の順で前記第１入出力部間に直列接続されたスイッチ回路部と、
　前記第２入出力部の高電位側に接続され、前記第２入出力部間に前記第１スイッチ群及び前記第２スイッチ群と共に直列接続されるインダクタと、
　前記第２入出力部間に接続され、前記第１スイッチ群と並列に接続された第１のコンデンサと、
　前記第１入出力部間に接続され、前記スイッチ回路部と並列に接続された第２のコンデンサと、
　前記第１スイッチ群と前記第２スイッチ群の間の接続点を基準として、前記第１スイッチ群の各スイッチ素子間の接続点及び前記第２スイッチ群の各スイッチ素子間の接続点の内でｍ番目（但し、１≦ｍ≦ｎ－１）の接続点同士をそれぞれ接続するスナバコンデンサを含むスナバ回路部と、
　前記第１及び第２スイッチ群の各スイッチ素子のゲート端子をターンオフさせる制御部と、
　前記第１及び第２スイッチ群に接続された２ｎ個の各スイッチ素子の内の最も高電位側のスイッチ素子及び最も低電位側のスイッチ素子以外のスイッチ素子のそれぞれのゲート端子の前段に接続された２ｎ－２個の電圧制御型可変容量素子と、
　前記スナバコンデンサのそれぞれの電圧値に基づいて、前記２ｎ－２個の電圧制御型可変容量素子に調整電圧を印加する電圧調整回路と、
を備えたスイッチングコンバータ。
　前記電圧調整回路は、前記２ｎ－２個の電圧制御型可変容量素子が接続されたスイッチ素子に対応する前記スナバコンデンサごとに設けられている請求項６に記載のスイッチングコンバータ。
　前記電圧調整回路は、
　前記スナバコンデンサの両端電圧を検出する電圧検出部と、
　前記電圧検出部によって検出された前記スナバコンデンサの両端電圧に応じて光変換素子又は磁気変換素子が出力するように構成される帰還回路と、
　前記光変換素子又は磁気変換素子の出力に応じて前記電圧制御型可変容量素子に印加する前記調整電圧を生成する電圧生成部と、
　を備える請求項６又は７に記載のスイッチングコンバータ。
　前記制御部の制御信号が出力される端子部と、
　前記電圧制御型可変容量素子との間に接続され、前記端子部側を上流側とする方向である順方向に電流が流れる場合のインピーダンスと、前記順方向とは逆方向に電流が流れる場合のインピーダンスとが、異なるインピーダンス変換回路と、
　前記インピーダンス変換回路のインピーダンスと前記電圧制御型可変容量素子の容量値とから形成される時定数回路と、を備え、
　前記制御信号の立上りと立下りとで前記インピーダンス変換回路のインピーダンスが異なることにより前記時定数回路の時定数に差が生じることを特徴とする請求項３～８のいずれか１項に記載のスイッチングコンバータ。
　前記インピーダンス変換回路は、
　第１の抵抗体と、
　第２の抵抗体と第１の整流素子との直列回路と、
　を有し、
　前記第１の抵抗体と前記直列回路とが並列接続されてなる、請求項９に記載のスイッチングコンバータ。
　前記インピーダンス変換回路は、
　第１の抵抗体と、
　第１のキャパシタと第１の整流素子との直列回路と、
　を有し、
　前記第１の抵抗体と前記直列回路とが並列接続されてなる、請求項９記載のスイッチングコンバータ。