WO2020083325A1 - 阵列基板及其制备方法、显示装置 - Google Patents

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Definitions

  • the pixel defining layer 3 includes: a first sub-pixel defining layer 31 and a second sub-pixel defining layer 32, and the first sub-pixel defining layer 31 and Each quantum dot light-emitting layer 2 has a second interval A2, and the second pixel defining layer 32 is disposed within the second interval A2.
  • the orthographic projection of the pixel-defining layer 3 on the substrate 1 and the orthographic projection of each quantum dot light-emitting layer 2 on the substrate 1 have overlapping regions.
  • the pixel-defining layer 3 includes In the case of the first sub-pixel defining layer 31 and the second sub-pixel defining layer 32, that is, the orthographic projection of the second sub-pixel defining layer 32 on the substrate 1 and each quantum dot light-emitting layer 2 on the substrate 1
  • the orthographic projection has an overlapping area (that is, at least a part of the surface of the quantum dot light-emitting layer 2 facing away from the substrate 1 is in direct contact with the second sub-pixel defining layer 32), pointing along one quantum dot light-emitting layer 2 to the quantum adjacent to it
  • the size of the overlapping region is 500 nm to 1000 nm.
  • the size of the overlapping region is 500 nm, 800 nm, or 1000 nm.
  • the quantum dot material of the quantum dot light-emitting layer 2 includes: a plurality of quantum dots, and ligands respectively bound to the plurality of quantum dots.
  • the process steps of forming the plurality of quantum dot light-emitting layers 2 using a photolithography process are related to the above-mentioned ligand materials.
  • the developing materials used are different.
  • a non-photosensitive quantum dot material is used to form a quantum dot film on one side of the substrate 1.
  • the method for preparing the array substrate further includes S300.
  • a pixel defining layer 3 is formed within the plurality of first intervals A1.
  • the pixel defining layer 3 is located between any two adjacent quantum dot light-emitting layers 2 and is configured to define the sub-pixel region B.
  • the material of the pixel defining layer 3 includes various materials, which are selected and set according to actual needs, which are not limited by some embodiments of the present disclosure.
  • the material of the pixel defining layer 3 includes an insulating material.
  • the insulating material includes an inorganic insulating material, such as silicon oxide (SiOx), silicon oxynitride (SiON), silicon nitride (SiNx), or the like.
  • the insulating material includes an organic insulating material, such as a photosensitive resin material, where the photosensitive resin material includes a positive photoresist resin, a negative photoresist resin, or the like.
  • the light emission of the quantum dot light-emitting layer 2 usually needs to be driven by a driving voltage, so that the quantum dot light-emitting layer 2 is excited to emit light.
  • the manufacturing method of the array substrate further includes: forming a second electrode 5 on the side of each quantum dot light-emitting layer 2 facing away from the substrate 1.
  • the pixel defining layer 3 is formed within the plurality of first intervals A1, further including S301 to S302.
  • a first sub-pixel defining layer 31 is formed on a side of the third sub-pixel defining layer 33 facing away from the substrate 1, the first sub-pixel defining layer 31 covers the third sub-pixel defining layer 33 Outer surface.
  • the outer surface refers to the exposed surface of the third sub-pixel defining layer 33, including at least the surface of the third sub-pixel defining layer 33 facing away from the substrate 1, and the third sub-pixel defining layer 33 near each quantum dot The surface of the light-emitting layer 2 and the first electrode 4.
  • both the first functional layer 6 and the second functional layer 7 are made of non-photosensitive materials.
  • the material of the photosensitive functional layer includes a material containing at least one functional group such as alkenyl group, alkynyl group, phenyl group, mercapto group or hydroxyl group, or includes at least one functional group including carbonyl group or epoxy groupkinds of materials.
  • an active layer is formed on a side of the gate insulating layer facing away from the substrate 1.
  • the active layer is usually made of amorphous silicon, metal oxide, polysilicon, or organic materials.
  • the active layer is made of indium gallium zinc oxide (IGZO).
  • IGZO indium gallium zinc oxide
  • the thickness of the active layer ranges from 20 nm to 60 nm, for example, the thickness of the active layer is 40 nm.
  • a passivation layer is formed on the side of the source away from the substrate 1, the side of the drain away from the substrate 1, and the side of the active layer away from the substrate 1.
  • the passivation layer is usually made of an insulating material such as SiO 2 .
  • the thickness of the passivation layer ranges from 200 nm to 400 nm, for example, the thickness of the passivation layer is 300 nm.
  • the display device 200 is a display panel.
  • the display panel motherboard is usually prepared first, and then the display panel motherboard is cut to form multiple display panels.
  • the display panel further includes an encapsulation cover plate, which is used to encapsulate the array substrate 100 to prevent the quantum dot light-emitting layer 2 and the like in the array substrate 100 from being corroded by moisture or oxygen.

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Abstract

一种阵列基板的制备方法，包括：提供一衬底；在所述衬底的一侧形成呈阵列状排布的多个量子点发光层；所述多个量子点发光层中每相邻的两个量子点发光层之间具有第一间隔，且多个第一间隔相连通；在所述多个第一间隔内形成像素界定层。

Description

阵列基板及其制备方法、显示装置
本申请要求于2018年10月25日提交中国专利局、申请号为201811249051.2、申请名称为“一种阵列基板及其制备方法、显示面板”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
随着量子点材料的迅速发展，量子点电致发光器件(Quantum Dot Light Emitting Diodes，简称QLED)也进展神速。并且，随着消费者消费水平的提升，高分辨率产品成为了显示产品的重点发展方向之一。
发明内容
一方面，提供一种阵列基板的制备方法。所述阵列基板的制备方法，包括：提供一衬底。在所述衬底的一侧形成呈阵列状排布的多个量子点发光层；所述多个量子点发光层中每相邻的两个量子点发光层之间具有第一间隔，且多个第一间隔相连通。在所述多个第一间隔内形成像素界定层。
在一些实施例中，形成所述多个量子点发光层，包括：在所述衬底的一侧形成量子点薄膜，采用掩膜版进行曝光，形成所述多个量子点发光层。
在一些实施例中，采用掩膜版进行曝光，形成所述多个量子点发光层，包括：采用感光量子点材料在所述衬底的一侧形成量子点薄膜；采用掩膜版对所述量子点薄膜进行曝光和显影，得到所述多个量子点发光层。
在一些实施例中，所述感光量子点材料具有多个量子点、以及与所述多个量子点分别结合的感光配体。所述感光配体包括烯基、炔基、苯基、巯基或羟基中的至少一种。或者，所述感光配体包括羰基或环氧基中的至少一种。
在一些实施例中，所述感光配体的化学结构式包括：
Figure PCTCN2019112919-appb-000001
Figure PCTCN2019112919-appb-000002
中的至少一种；
或，所述感光配体的化学结构式包括：
Figure PCTCN2019112919-appb-000003
在一些实施例中，采用掩膜版进行曝光，形成所述多个量子点发光层，包括：采用非感光量子点材料在所述衬底的一侧形成量子点薄膜；在所述量子点薄膜的背离所述衬底的一侧表面上形成第一光刻胶层；采用掩膜版对所述第一光刻胶层进行曝光和显影，形成具有图案的第一光刻胶层；以所述具有图案的第一光刻胶层为掩膜对所述量子点薄膜进行刻蚀，得到所述多个量子点发光层。
在一些实施例中，在所述衬底的一侧形成呈阵列状排布的多个量子点发光层之前，所述阵列基板的制备方法还包括：在所述衬底的一侧形成多个第一电极；所述多个第一电极位于所述衬底和所述多个量子点发光层之间，并和所述多个量子点发光层一一对应。在所述多个第一间隔内形成像素界定层之后，所述阵列基板的制备方法，还包括：在所述多个量子点发光层中的每个的背离所述衬底的一侧形成一第二电极。
在一些实施例中，在所述多个第一间隔内形成像素界定层，包括：在所述多个第一间隔内形成第一子像素界定层；其中，所述第一子像素界定层与每个量子点发光层之间具有第二间隔；所述第一子像素界定层的背离所述衬底的一侧表面距所述衬底的距离大于或等于所述量子点发光层的背离所述衬底的一侧表面距所述衬底的距离；所述第一子像素界定层的材料包括不透光材料。在多个所述第二间隔内形成第二子像素界定层；其中，所述第二子像素界定层的材料包括绝缘材料。
在一些实施例中，所述第一子像素界定层的材料包括不透光的金属材料，且所述第一子像素界定层和所述多个第一电极中的每个之间具有第三间隔。在多个所述第二间隔内形成第二子像素界定层，还包括：在多个所述第三间隔内以及多个所述第二间隔内形成所述第二子像素界定层。
在一些实施例中，所述第一子像素界定层的材料包括不透光的金属材料，且所述第一子像素界定层和所述多个第一电极中的每个之间具有第三间隔。在多个所述第二间隔内形成第二子像素界定层，还包括：在多个所述第三间隔内、多个所述第二间隔内以及所述第一子像素界定层的背离所述衬底的一侧表面形成所述第二子像素界定层。
在一些实施例中，在所述多个第一间隔内形成像素界定层，还包括：在所述多个第一间隔内形成第三子像素界定层；所述第三子像素界定层的材料包括绝缘材料。在所述第三子像素界定层的背离所述衬底的一侧形成第一子像素界定层；所述第一子像素界定层覆盖所述第三子像素界定层的外表面。
在一些实施例中，在形成所述多个第一电极之后，以及形成所述多个量子点发光层之前，所述阵列基板的制备方法还包括：在所述多个第一电极中的每个的背离所述衬底的一侧形成一第一功能层。在形成所述多个量子点发光层之后，以及形成所述第二电极之前，所述阵列基板的制备方法还包括：在每个所述量子点发光层的背离所述衬底的一侧形成一第二功能层。
在一些实施例中，所述第一功能层和所述第二功能层中的至少一个包括光敏性功能层。形成所述光敏性功能层，包括：形成光敏性功能薄膜；采用光刻工艺图案化所述光敏性功能薄膜，形成所述光敏性功能层。
在一些实施例中，所述第一功能层包括电子注入层和电子传输层中的至少一个，所述第二功能层包括空穴注入层和空穴传输层中的至少一个。在每个所述量子点发光层的背离所述衬底的一侧形成一第二功能层，包括：采用蒸镀工艺，在每个所述量子点发光层的背离所述衬底的一侧形成一第二功能层。
另一方面，提供一种阵列基板，所述阵列基板采用如上述一些实施例中提供的阵列基板的制备方法制备形成。所述阵列基板包括：衬底；设置在所述衬底的一侧的呈阵列状排布的多个量子点发光层；其中，所述多个量子点发光层中每相邻的两个量子点发光层之间具有第一间隔，且多个第一间隔相连通；以及，设置在所述多个第一间隔内的像素界定层；其中，所述像素界定层包括：第一子像素界定层和第二子像素界定层，所述第一子像素界定层和每个所述量子点发光层之间具有第二间隔，所述第二子像素界定层设置在所述第二间隔内；所述第一子像素界定层包括不透光层，所述第二子像素界定层包括绝缘层；每个所述量子点发光层的背离所述衬底的一侧的表面距所述衬底的距离小于所述第一子像素界定层的背离所述衬底的一侧的表面距所述衬底的距离。所述量子点发光层，包括：多个量子点、以及与所述多个量子点分别结合的感光配体。
在一些实施例中，所述阵列基板还包括：设置在每个量子点发光层的靠近所述衬底的一侧的一第一电极。所述第一子像素界定层包括不透光金属层，且所述第一子像素界定层和每个所述第一电极之间具有第三间隔；所述第二子像素界定层还设置在所述第三间隔内。
在一些实施例中，所述阵列基板还包括：设置在每个量子点发光层的靠近所述衬底的一侧的一第一电极。所述第一子像素界定层包括不透光金属层，且所述第一子像素界定层和每个所述第一电极之间具有第三间隔；所述第二子像素界定层还设置在所述第三间隔内以及所述第一子像素界定层的背离所述衬底的一侧表面。
在一些实施例中，所述像素界定层还包括：第三子像素界定层；所述第三子像素界定层包括绝缘层；所述第一子像素界定层设置在所述第三子像素界定层的背离所述衬底的一侧，且所述第一子像素界定层覆盖所述第三子像素界定层的外表面。
在一些实施例中，所述第二子像素界定层在所述衬底上的正投影与每个所述量子 点发光层在所述衬底上的正投影具有重叠区域，沿一个所述量子点发光层指向与其相邻的所述量子点发光层的方向，所述重叠区域的尺寸为500nm～1000nm。
又一方面，提供一种显示装置。所述显示装置包括：如上述一些实施例中提供的所述阵列基板。
附图说明
此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1为根据本公开一些实施例中的一种阵列基板的制备方法的流程图；
图2为根据本公开一些实施例中的一种阵列基板的制备流程图；
图3为根据本公开一些实施例中的另一种阵列基板的制备流程图；
图4为根据本公开一些实施例中的又一种阵列基板的制备流程图；
图5为根据本公开一些实施例中的一种阵列基板的俯视图；
图6为图5所示的一种阵列基板的C-C'向的截面图；
图7为图5所示的另一种阵列基板的C-C'向的截面图；
图8为图5所示的又一种阵列基板的C-C'向的截面图；
图9为根据本公开一些实施例中的一种阵列基板的俯视图；
图10为图9所示的一种阵列基板的E-E'向的截面图；
图11为图5所示的一种阵列基板的D-D'向的截面图；
图12为根据本公开一些实施例中的一种显示装置的结构示意图。
具体实施方式
为了进一步说明本公开的一些实施例提供的阵列基板及其制作方法、显示装置，下面结合说明书附图进行详细描述。
相关技术中，基于量子点材料本身的特性，无法通过蒸镀工艺形成量子点发光层，通常需要采用喷墨打印工艺形成量子点发光层。由此，在制作QLED显示面板的过程中，先在衬底的一侧形成具有多个开口区的像素界定层(每个开口区对应一个子像素区域)，再采用喷墨打印工艺在上述多个开口区中的每个开口区内形成量子点发光层，然后在每个量子点发光层的背离衬底的一侧形成其他功能层(例如电极层)。
然而，在形成量子点发光层的过程中，用于形成量子点发光层的墨水容易攀爬在像素界定层的与其接触的表面上，甚至攀爬到像素界定层的背离衬底的一侧表面上。这样极大地影响了所形成的量子点发光层的形貌及其厚度的均匀性，容易对QLED的性能造成不良影响，进而影响QLED显示面板的良率。对于高分辨率的QLED显示面板，由于其相邻子像素之间的间隔较小，像素定义区的像素界定层的尺寸也较小，这样更容易出现形成量子点发光层的墨水在像素界定层上攀爬的现象，对高分辨率的QLED显示面板良率的提高造成极大的限制。
本公开的一些实施例提供了一种阵列基板100。请参阅图5～图8，所述阵列基板100包括：衬底1，多个量子点发光层2，以及像素界定层3。所述多个量子点发光层2设置在衬底1的一侧，且呈阵列状排布。所述多个量子点发光层2中每相邻的两个量子点发光层2之间具有第一间隔A1，且多个第一间隔A1相连通，形成网格状。像素界定层3设置在所述多个第一间隔A1内，也即位于任意相邻的两量子点发光层2之间。
上述量子点发光层2采用感光量子点材料制作形成，该量子点发光层2包括多个量子点，以及与该多个量子点分别结合的感光配体，其中，量子点与感光配体之间通常采用配位结合的方式结合。
上述衬底1的类型包括多种，根据实际需要选择设置，本公开的一些实施例对此不做限定。在一些示例中，衬底1包括刚性衬底，例如玻璃衬底。在另一些示例中，衬底1包括柔性衬底，例如PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底。
在一些实施例中，阵列基板100具有呈阵列状排布的多个子像素区域B，所述多个子像素区域B中的每个与一量子点发光层2相对应。量子点发光层2发出的光指向衬底1或背离衬底1，也即阵列基板100为底出光型阵列基板或顶出光型阵列基板。
像素界定层3配置为界定每相邻的两子像素区域B，像素界定层3呈网格状填充在对应的多个第一间隔A1内。在一些示例中，请参阅图6和图7，像素界定层3在衬底1上的正投影的边界与每个量子点发光层2在衬底1上的正投影的边界相切。在另一些示例中，请参阅图8，像素界定层3在衬底1上的正投影与每个量子点发光层2的边缘部分在衬底1上的正投影具有重叠区域A4，也就是说，像素界定层3对每个量子点发光层2的位于其周边的至少一部分形成了覆盖。示例性的，沿一个量子点发光层2指向与其相邻的量子点发光层2的方向上，上述重叠区域A4的尺寸为500nm～1000nm。
量子点发光层2的厚度(也即量子点发光层2的背离衬底1的一侧表面距其靠近衬底1的一侧表面之间的距离)的取值范围为20nm～50nm，像素界定层3的背离衬底1的一侧表面距衬底1的距离，通常大于每个量子点发光层2的背离衬底1的一侧表面距衬底1的距离，以便于利用像素界定层3防止相邻子像素区域B之间出现串色现象。
基于每个子像素区域B显示一种颜色，每个量子点发光层2则对应发出一种颜色的光，此处，每个量子点发光层2所发出的光的颜色，例如可以是红色、绿色或蓝色中的一种；或者，每个量子点发光层2所发出的光的颜色，例如可以是品红、青色、黄色或白色中的一种。当然，每个量子点发光层2还可以发出其他颜色的光，根据实际需要选择设置，在此不再赘述。
上述量子点配置为发光，量子点可以根据实际需要选择设置，本公开的一些实施例对此不做限定，例如量子点为采用硒化镉(CdSe)纳米晶体制成的量子点。
量子点具有发出的光的频率随其晶粒尺寸的改变而变化的特性。在一些示例中，每个量子点发光层2中的量子点通常采用具有不同晶粒尺寸的相同材料制作形成。例如，上述多个量子点发光层2中，配置为发出红光的的量子点发光层2的量子点、配置为发出绿光的量子点发光层2的量子点、以及配置为发出蓝光的量子点发光层2的量子点均采用硒化镉纳米晶体制作形成，每种量子点所对应的硒化镉纳米晶体的晶粒尺寸不同。
上述感光配体具有感光特性，也即在光线(例如紫外光)照射下，感光配体根据其所采用的材料会发生固化或降解。示例性的，感光配体的材料包括光固化材料，例如，光固化材料包括烯基、炔基、苯基、巯基或羟基等官能团中的至少一种；或者，感光配体的材料包括光降解材料，例如，光降解材料包括羰基或环氧基等官能团中的至少一种。
量子点发光层2采用感光量子点材料制作形成，由此，本公开的一些实施例能够采用光刻工艺形成呈阵列状排布的多个量子点发光层2，使得每个量子点发光层2的位于其周边的部分和位于其中心的部分的厚度较为一致，并确保每个量子点发光层具有较好的形貌。
本公开的一些实施例在形成各量子点发光层2之后，在每相邻的两个量子点发光层2之间的第一间隔A1内形成像素界定3，可以利用像素界定层3将每相邻的两个量子点发光层2隔开，以界定各子像素区域B。
由此，本公开的一些实施例提供的一种阵列基板100，可以避免出现因量子点发光层2在像素界定层3上爬坡，而导致的量子点发光层2的厚度不均一的问题，进而避免因量子点发光层2厚度不均一问题而影响应用有阵列基板100的QLED显示装置的良率。而且，在将阵列基板100应用于高分辨率的QLED显示装置的情况下，也不会出现因量子点发光层2在像素界定层3上爬坡，而导致的对制备像素界定层3的设备的精度以及稳定性的要求较高的问题，从而可以有效提高上述高分辨率的QLED显示装置的良率。同时，由于量子点发光层2包括感光量子点材料，因此，通过曝光、显影，即可形成量子点发光层2，有利于简化量子点发光层2的制备工艺，提高制备阵列基板100的效率。
此外，量子点发光层2的发光，通常还需要驱动电压予以驱动，也即利用驱动电压使得量子点发光层2中的各量子点受到激发而发光。
在一些实施例中，请参阅图6～图8，阵列基板100还包括：设置在每个量子点发光层2的靠近衬底1的一侧的一第一电极4，以及设置在每个量子点发光层2的背离衬底1的一侧的一第二电极5。
第一电极4的设置方式表现为：每相邻的两个第一电极4之间相互独立设置，也 即未形成电连接。第二电极5的设置方式表现为：每相邻的两个第二电极5之间相互独立设置，也即未形成电连接；或者，多个第二电极5相互电连接，形成一面状电极。第二电极5的厚度(也即第二电极5的靠近衬底1的一侧表面与其背离衬底1的一侧表面之间的距离)的取值范围通常为10nm～150nm。
每个第一电极4和对应的第二电极5的极性相应设置。在一些示例中，每个第一电极4为阳极，相应的，每个第二电极5为阴极。在另一些示例中，每个第一电极4为阴极，相应的，每个第二电极5为阳极。
示例性的，在每个第一电极4为阳极的情况下，每个第一电极4采用氧化铟锡(Indium tin oxide，简称ITO)制作形成；或者，每个第一电极4由依次层叠设置的ITO层、银(Ag)层以及ITO层构成。此处，每个第二电极5则为阴极，每个第二电极5由依次层叠设置的氟化锂(LiF)层和铝(Al)层构成。每个第二电极5采用蒸镀工艺形成。
通过给每个第一电极4提供第一电压，给对应的第二电极5提供第二电压，使得每个第一电极4和对应的第二电极5之间形成电压差(也即驱动电压)，便可以激发对应的量子点发光层2，使对应的量子点发光层2发光。
在一些实施例中，请参阅图5和图11，阵列基板100还包括：设置在每个像素区域B内的且与对应的一第一电极4电连接的一像素驱动电路，每个像素驱动电路包括至少一个薄膜晶体管8和至少一个电容器。像素驱动电路用于提供第一电压至对应的第一电极4，以使该第一电极4与对应的第二电极5配合，驱动对应的量子点发光层2发光。
在一些实施例中，请继续参阅图6～图8，阵列基板100还包括：设置在每个量子点发光层2和对应的第一电极4之间的一第一功能层6，以及设置在每个量子点发光层2和对应的第二电极5之间的一第二功能层7。
每个第二功能层7的结构包括多种，根据实际需要选择设置。示例性的，每个第二功能层7包括独立设置，且每个第二功能层7位于一个子像素区域B内；或者，多个第二功能层7相互连接，呈面状结构，整层平铺设置在多个量子点发光层2的背离衬底1的一侧表面上。
此处，第一功能层6与第一电极4相关，第二功能层7与第二电极5相关。
在一些示例中，第一电极4为阳极、第二电极5为阴极，此时，第一功能层6包括空穴注入层61和空穴传输层62中的至少一个，第二功能层7包括电子传输层71和电子注入层72中的至少一个。此处，第一功能层6和第二功能层7的厚度的取值范围均为20nm～50nm。在第一功能层6包括空穴注入层61和空穴传输层62，且第二功能层7包括电子传输层71和电子注入层72的情况下，第一电极4、空穴注入层61、空穴传输层62、量子点发光层2、电子传输层71、电子注入层72和第二电极5依次层叠设置。
在另一些示例中，第一电极4为阴极、第二电极5为阳极，此时，第一功能层6包括电子注入层61或电子传输层62中的至少一个，第二功能层7包括空穴传输层71或空穴注入层72中的至少一个。
此处，以第一电极4为阳极、第二电极5为阴极为例，对第一电极4和第二电极5共同驱动对应的量子点发光层2发光的过程进行示意性说明。也即，第一电极4和第二电极5之间形成有驱动电压，之后空穴注入层61中的空穴会在驱动电压的驱动下，经空穴传输层62向量子点发光层2迁移，电子注入层72中的电子会在驱动电压的驱动下，经电子传输层71向量子点发光层2迁移，驱动电压会使得空穴和电子在量子点发光层2中汇聚结合并产生能量，量子点发光层2则会在该能量的激发下发光。并且，通过控制驱动电压的大小，还可以控制空穴和电子的迁移速率，进而控制量子点发光层2的发光效率及发光亮度。
上述像素界定层3具有多种结构，根据需要选择设置，本公开的一些实施例对此不做限定。
在一些实施例中，请参阅图5～图6以及图9～图10，像素界定层3包括：第一子像素界定层31和第二子像素界定层32，第一子像素界定层31和每个量子点发光层2之间具有第二间隔A2，第二像素界定层32设置在第二间隔A2内。
基于第一像素界定层31设置在多个第一间隔A1内，且第一像素界定层31与每个量子点发光层2之间具有第二间隔A2，这样第一像素界定层31的形状也便呈网格状，每个量子点发光层2的周围的多个第二间隔A2也便相连通形成环状间隔。
第二子像素界定层32的结构包括多种，可以根据实际需要选择设置，本公开的一些实施例对此不做限定。
示例性的，请参阅图9～图10，第二子像素界定层32的结构，表现为：第二子像素界定层32为分体结构。此处，每个第二子像素界定层32与一个量子点发光层2相对应，并呈环状填充在每个环状间隔内，环绕在对应的量子点发光层2的周围，将第一子像素界定层31与每个量子点发光层2隔开。
示例性的，请参阅图5～图6，第二子像素界定层32的结构，表现为：第二子像素界定层32既填充在每个环状间隔内，还覆盖在第一子像素界定层31的背离衬底1的一侧表面上，也即对第一子像素界定层31形成包裹，并将第一子像素界定层31与每个量子点发光层2隔开。
在一些示例中，第二子像素界定层32在沿平行于衬底1的方向的厚度(也即第一子像素界定层31和每个量子点发光层2之间的距离)根据实际需要设置，本公开的一些实施例对此不做限定。示例性的，第二子像素界定层32在沿平行于衬底1的方向的厚度的取值范围为1μm～2μm。
第一子像素界定层31包括不透光层，第二子像素界定层32包括绝缘层。每个量子点发光层2的背离衬底1的一侧表面距衬底1的距离，小于第一子像素界定层31 的背离衬底1的一侧表面距衬底1的距离。
第一子像素界定层31配置为吸收或反射每个量子点发光层2射向与其相邻的量子点发光层2的光线，以避免相邻子像素区域B之间出现串色的现象。第二子像素界定层32配置为将第一子像素界定层31与各量子点发光层2隔开并绝缘。以衬底1为基准，第一子像素界定层31超出量子点发光层2的部分的厚度以实际需求为准，本公开的一些实施例对此不做限定。
此处，第一子像素界定层31配置为吸收光线或配置为反射光线，与其所采用的形成材料相关。
在一些示例中，第一子像素界定层31的形成材料为具有较高反射率的材料(例如金属材料)，此时，第一子像素界定层31配置为反射光线。基于高反材料能够对光线进行反射，这样从某一个子像素区域B的量子点发光层2发出的光线照射到第一子像素界定层31上后，会经第一子像素界定层31的反射射回该子像素区域B内，使反射后的光线仍然可在该子像素区域B内进行显示，可以增加阵列基板100的显示画面的显示亮度。
在另一些示例中，第一子像素界定层31的形成材料为包含碳的树脂材料，此时，第一子像素界定层31配置为吸收光线。这样从某一个子像素区域B的量子点发光层2发出的光线照射到第一子像素界定层31上后，会被第一子像素界定层31吸收，避免该光线射向相邻子像素区域B内。
本公开的一些实施例中，通过将第一子像素界定层31设置为不透光层，并使每个量子点发光层2的背离衬底1的一侧的表面距衬底1的距离小于第一子像素界定层31的背离衬底1的一侧的表面距衬底1的距离，可以有效确保每个量子点发光层2射向相邻的量子点发光层2的光线被第一子像素界定层31吸收或反射，避免相邻子像素区域B之间出现串色现象，在阵列基板100应用于显示装置200的情况下，还可以避免影响显示装置200的显示效果。
本公开的一些实施例以第一子像素界定层31包括不透光金属层为例，对第二子像素界定层32的结构进行示意性说明。
在一些示例中，请参阅图10，第一子像素界定层31包括不透光金属层，且第一子像素界定层31和每个第一电极4之间具有第三间隔A3，第二子像素界定层32还设置在第三间隔A3内。这样在利用第二子像素界定层32将第一子像素界定层31和各量子点发光层2隔开并绝缘的同时，还可以利用第二子像素界定层32将第一子像素界定层31和各第一电极4隔开并绝缘，避免第一子像素界定层31和各第一电极4形成电连接。
在另一些示例中，第一子像素界定层31包括不透光金属层，且第一子像素界定层31和每个第一电极4之间具有第三间隔A3，第二子像素界定层32还设置在第三间隔A3内以及第一子像素界定层31的背离衬底1的一侧表面，也即完全覆盖第一子像素 界定层31。这样可以利用第二子像素界定层32将第一子像素界定层31进行良好的绝缘，避免各个像素区域B内的导电结构(例如各第一电极4或各第二电极5等)与第一子像素界定层31形成电连接。
在本公开的一些实施例中，像素界定层3在衬底1上的正投影与每个量子点发光层2在衬底1上的正投影具有重叠区域，此处，在像素界定层3包括第一子像素界定层31和第二子像素界定层32的情况下，也即第二子像素界定层32在衬底1上的正投影与每个量子点发光层2在衬底1上的正投影具有重叠区域(也即量子点发光层2的背离衬底1的一侧表面的至少一部分与第二子像素界定层32直接接触)，沿一个量子点发光层2指向与其相邻的量子点发光层2的方向，重叠区域的尺寸为500nm～1000nm。示例的，所述重叠区域的尺寸为500nm、800nm或1000nm。
通过使第二子像素界定层32在衬底1上的正投影与每个量子点发光层2在衬底1上的正投影具有重叠区域，可以避免因工艺原因导致第二子像素界定层32和各量子点发光层2之间具有缝隙，或导致第二子像素界定层32和各第一电极4之间具有缝隙，进而可以避免第二电极5通过上述缝隙与第一电极4形成电连接，影响阵列基板100的正常显示。
在一些实施例中，请参阅图7～图8，像素界定层3还包括：设置在第一子像素界定层31的靠近衬底1的一侧的第三子像素界定层33。第三子像素界定层33包括绝缘层。第一子像素界定层31覆盖第三子像素界定层33的外表面，该外表面指的是第三子像素界定层33的裸露表面，至少包括第三子像素界定层33的背离衬底1的一侧表面，以及第三子像素界定层33的靠近每个量子点发光层2和第一电极4的表面。
第一子像素界定层31在沿平行于衬底1的方向的厚度(也即第一子像素界定层31在衬底1的正投影的边界超出第三子像素界定层33在衬底1上的正投影的边界的尺寸)根据实际需要设置，本公开的一些实施例对此不做限定。示例性的，第一子像素界定层31在沿平行于衬底1的方向的厚度为0.1μm～1μm，例如为0.5μm。
在本公开的一些实施例中，在像素界定层3的在平行于衬底1的方向上的尺寸为定值，且第二子像素界定层32的在平行于衬底1的方向上的尺寸为定值的情况下，则第一子像素界定层31的在平行于衬底1的方向上的尺寸是一定的。通过在第一子像素界定层31和衬底1之间设置第三子像素界定层33，可以减小第一子像素界定层31在平行于衬底1的方向上的尺寸。基于绝缘材料相比于金属材料具有较小的密度和重量，这样也就可以减小第一子像素界定层31的重量，进而减小像素界定层3的整体重量，避免对衬底1造成不良影响。
本公开的一些实施例提供了一种阵列基板的制备方法，用于制备如上述一些实施例所述的阵列基板100。请参阅图1～图4，所述阵列基板的制备方法包括S100～S300。
S100，如图2中a、图3中a以及图4中a所示，提供一衬底1。
衬底1的类型根据实际需要选择设置，本公开的一些实施例对此不做限定。
S200，如图2中b和图3中b所示，在衬底1的一侧形成呈阵列状排布的多个量子点发光层2，所述多个量子点发光层2与阵列基板100所具有的多个子像素区域B一一对应。所述多个量子点发光层2中每相邻的两个量子点发光层2之间具有第一间隔A1，也即，每相邻的两个量子点发光层2之间具有一定的距离，两者不连接且相互独立设置。多个第一间隔A1相连通，形成网格状。
在一些示例中，上述S200中形成所述多个量子点发光层2，包括：在衬底1的一侧形成量子点薄膜，采用掩膜版进行曝光，形成所述多个量子点发光层2。
此处，量子点发光层2的量子点材料包括：多个量子点，以及与所述多个量子点分别结合的配体。利用光刻工艺形成所述多个量子点发光层2的工艺步骤与上述配体的材料相关。
在一些示例中，量子点材料包括感光量子点材料，也即其中的配体包括具有感光特性的感光配体。
示例性的，感光配体的材料包括光固化材料，例如，该光固化材料包括烯基、炔基、苯基、巯基或羟基等官能团中的至少一种。在光照条件(例如紫外光照条件)下，上述多种官能团中的每种官能团能够发生反应，形成相互交联的网状结构，进而使感光量子点材料得到固化。
此处，示例性的，感光配体的化学结构式包括：
Figure PCTCN2019112919-appb-000004
Figure PCTCN2019112919-appb-000005
中的至少一种
示例性的，感光配体的材料包括光降解材料，例如，该光降解材料包括羰基或环氧基等官能团中的至少一种。在光照条件(例如紫外光照条件)下，上述多种官能团中的每种官能团，会发生断链或降解反应，进而使感光量子点材料得到降解。
此处，示例性的，感光配体的化学结构式包括：
Figure PCTCN2019112919-appb-000006
此处，利用光刻工艺形成所述多个量子点发光层2，包括S210～S220。
S210，采用感光量子点材料在衬底1的一侧形成量子点薄膜。
示例性的，采用喷墨打印工艺、喷涂工艺或旋涂工艺在衬底1上形成一整层的量子点薄膜。该该量子点薄膜的各个部分的厚度(也即量子点薄膜的各个部分的沿垂直于衬底1的方向上的尺寸)较为均匀，这样可以使后续得到的多个量子点发光层2均具有较好的厚度均匀性。
S220，采用掩膜版对量子点薄膜进行曝光和显影，得到多个量子点发光层2。
此处，在感光配体的材料包括光固化材料的情况下，对量子点薄膜进行曝光、显影，表现为：在量子点薄膜的背离衬底1的一侧设置掩膜版，该掩膜版包括薄膜保留区域(未对量子点薄膜中相对应的部分形成遮挡)和薄膜去除区域(对量子点薄膜中相对应的部分形成遮挡)，然后对量子点薄膜的与薄膜保留区域相对应的部分进行曝光，使该部分得到固化，之后对量子点薄膜进行显影，使量子点薄膜的与完全去除区域相对应的部分去除，量子点薄膜中保留下来的部分(被固化的部分)即为量子点发光层2。
此处，在感光配体的材料包括光降解材料的情况下，对量子点薄膜进行曝光、显影，表现为：在量子点薄膜的背离衬底1的一侧设置掩膜版，该掩膜版包括薄膜保留区域(对量子点薄膜中相对应的部分形成遮挡)和薄膜去除区域(未对量子点薄膜中相对应的部分形成遮挡)，然后对量子点薄膜中与薄膜去除区域相对应的部分进行包括，使该部分发生降解，之后对量子点薄膜进行显影，使量子点薄膜中与薄膜去除区域相对应的部分去除，便可以得到量子点薄膜中未被降解的部分，也即得到多个量子点发光层2。
此处，在感光配体的材料包括光固化材料的情况下和感光配体的材料包括光降解材料的情况下，所使用的显影材料不相同。
此外，在对量子点薄膜进行曝光、显影之后，通常还会采用后烘工艺对量子点发光层2进行定型，以稳定量子点发光层2的结构。
在一些示例中，量子点材料包括非感光量子点材料，也即其中的配体包括非感光配体。此处，利用光刻工艺形成所述多个量子点发光层2，包括S210'～S240'。
S210'，采用非感光量子点材料在衬底1的一侧形成量子点薄膜。
此处，采用非感光量子点材料形成量子点薄膜的工艺，通常与上述一些实施例中采用感光量子点材料形成量子点薄膜的工艺相同。
S220'，在量子点薄膜的背离衬底1的一侧表面上形成第一光刻胶层。
S230'，采用掩膜版对上述第一光刻胶层进行曝光和显影，形成具有图案的第一光刻胶层。
上述第一光刻胶层包括正性光刻胶层或负性光刻胶层。此处，在量子点薄膜后续刻蚀形成的图案相同的情况下，采用正性光刻胶层得到的具有图案的第一光刻胶层的图案，和采用负性光刻胶层得到的具有图案的第一光刻胶层的图案相反。
S240'，以具有图案的第一光刻胶层为掩膜，对量子点薄膜进行刻蚀，得到多个量子点发光层2。
在S200形成所述多个量子点发光层2之后，阵列基板的制备方法还包括S300。
S300，如图2中c、图3中c以及图4中e～g所示，在所述多个第一间隔A1内形成像素界定层3。像素界定层3位于任意相邻的两量子点发光层2之间，配置为界定子像素区域B。
像素界定层3的材料包括多种材料，根据实际需要选择设置，本公开的一些实施例对此不做限定。在一些示例中，像素界定层3的材料包括绝缘材料。示例的，该绝缘材料包括无机绝缘材料，例如氧化硅(SiOx)、氮氧化硅(SiON)或氮化硅(SiNx)等。或者，该绝缘材料包括有机绝缘材料，例如感光树脂材料，其中，感光树脂材料包括正性光刻胶树脂或负性光刻胶树脂等。
形成像素界定层3的工艺步骤通常与像素界定层3的材料相关。以下分别以像素界定层3的材料包括无机绝缘材料的情况和像素界定层3的材料包括有机绝缘材料的情况，对形成像素界定层3的工艺步骤进行示意性说明。
示例性的，在像素界定层3的材料包括无机绝缘材料，上述S300中，形成像素界定层3的工艺步骤包括S310～S330。
S310，在所述多个量子点发光层2的背离衬底1的一侧表面上以及多个第一间隔A1内，形成像素界定薄膜。
例如，采用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)沉积像素界定薄膜。
S320，在像素界定薄膜背离衬底1一侧表面上形成第二光刻胶层，并对该第二光刻胶层进行曝光、显影，形成具有图案的第二光刻胶层。
S330，以具有图案的第二光刻胶层为掩膜，对像素界定薄膜进行刻蚀，形成像素界定层3。
例如，采用反应离子刻蚀(Reactive Ion Etching，简称RIE)或者离子束辅助自由基刻蚀(Inductively coupled plasma，简称ICP)等方法对像素界定薄膜进行刻蚀。
此处，以第二光刻胶层为正性光刻胶层为例，具有图案的第二光刻胶层对像素界定薄膜的与多个第一间隔A1相对应的部分形成遮挡，并暴露出像素界定薄膜的与多个量子点发光层2相对应的部分。这样在对像素界定薄膜进行刻蚀的过程中，便可以去除像素界定薄膜的与多个量子点发光层2相对应的部分，保留像素界定薄膜的与多个第一间隔A1相对应的部分，也便得到像素界定层3。
示例性的，像素界定层3的材料包括有机绝缘材料，以该有机绝缘材料为正性光刻胶树脂为例，上述S300中，形成像素界定层3的工艺步骤包括S310'～S320'。
S310'，在所述多个量子点发光层2的背离衬底1的一侧表面上以及多个第一间隔A1内，形成像素界定薄膜。
S320'，对所述像素界定薄膜的与多个量子点发光层2相对应的部分进行曝光、显影，保留像素界定薄膜的与多个第一间隔A1相对应的部分，形成像素界定层3。
本公开的一些实施例提供的一种阵列基板的制备方法，通过先在衬底1的一侧形成一层厚度均匀的量子点薄膜，并对该量子点薄膜进行刻蚀形成厚度均匀的多个量子点发光层2，之后，再在每相邻的两个量子点发光层2之间的第一间隔A1内形成像素界定层3，可以避免出现量子点发光层2在像素界定层3上爬坡的现象，也即确保量子点发光层2的良好厚度均匀性，进而确保QLED显示装置的良率。而且，在所述阵列基板100应用于高分辨率的QLED显示装置的情况下，也可以避免出现量子点发光层2在像素界定层3上爬坡的问题，从而有利于提高高分辨率的QLED显示装置的良率。
需要说明的是，在有机发光二极管(Organic Light-Emitting Diode，简称OLED)对应的阵列基板中，各OLED内的发光层通常采用蒸镀工艺形成，该发光层不会存在厚度不均一的问题。由此，本公开的一些实施例在制备阵列基板100的过程中，先形成多个量子点发光层2，然后形成像素界定层3，可以避免出现各量子点发光层2的厚度不均一的问题。
量子点发光层2的发光，通常还需要驱动电压的驱动，以使量子点发光层2受到激发而发光。
基于此，在一些示例中，在上述S200中，在衬底1的一侧形成呈阵列状排布的多个量子点发光层2，还包括S201～S202。
S201，如图4中b所示，在衬底1的一侧形成呈阵列状排布的多个第一电极4。
所述多个第一电极4与阵列基板100所具有的多个子像素区域B一一对应。多个第一电极4独立设置，且未形成电连接。也就是说，本公开的一些实施例是通过所形成的多个第一电极4限定阵列基板100中的子像素区域B，多个第一电极4具有较高的制作精度。
此外，在衬底1的一侧形成第一电极4之后，可采用等离子体处理阵列基板的表面，并对所述阵列基板的表面进行清洗，以确保各第一电极4之间相互独立，避免相邻的两第一电极4形成电连接。
S202，如图4中d所示，在所述多个第一电极4中的每个的背离衬底1的一侧形成一量子点发光层2。
在一些示例中，每个量子点发光层2在衬底1上的正投影与对应的第一电极4在衬底1上的正投影重合。第一电极4通常具有较小的厚度(也即第一电极4在垂直于衬底1的方向的尺寸)，每相邻的两个量子点发光层2之间的第一间隔A1，包括延伸至每相邻的两个第一电极4之间的部分。
在一些示例中，如图4中i所示，在上述S300之后，阵列基板的制备方法还包括：在每个量子点发光层2的背离衬底1的一侧形成一第二电极5。
此处，在每个第一电极4为阳极的情况下，对应的第二电极5为阴极；在每个第一电极4为阴极的情况下，对应的第二电极5为阳极。
在一些示例中，多个第二电极5为一体结构，也即第二电极5为一整层铺在像素界定层3的背离衬底1的一侧以及多个量子点发光层2的背离衬底1的一侧的电极层。
这样便可以利用每个第一电极4与对应的第二电极5，在两者之间形成驱动电压，通过该驱动电压激发对应的量子点发光层2，使对应的量子点发光层2发光。
在一些实施例中，在上述S300中，所形成的像素界定层3的结构有多种，对应的，形成像素界定层3的方式有多种，根据实际需求选择设置即可，本公开的一些实施例对此不作限定。
在一些示例中，上述S300中，在所述多个第一间隔A1内形成像素界定层3，包括S305～S306。
S305，如图4中f、图6和图10所示，在所述多个第一间隔A1内形成第一子像素界定层31。第一子像素界定层31与每个量子点发光层2之间具有第二间隔A2；第一子像素界定层31的背离衬底1的一侧表面距衬底1的距离大于量子点发光层2的背离衬底1的一侧表面距衬底1的距离；第一子像素界定层31的材料包括不透光材料。
在一些示例中，在所述多个第一间隔A1内形成第一子像素界定层31，表现为：采用溅射沉积的方式沉积一不透光材料层，并对该不透光材料层进行图案化处理，也即利用掩膜在一次构图工艺中在对该不透光材料层进行刻蚀，以得到第一子像素界定层31。
此处，第一子像素界定层31配置为吸收光线或配置为反射光线。第一子像素界定层31的材料可以根据实际需要选择设置，本公开的一些实施例对此不做限定。示例性的，第一子像素界定层31的材料包括具有较高反射率材料(例如金属材料)，此时，第一子像素界定层31配置为反射光线。或者，第一子像素界定层31的材料包括包含碳的树脂材料，此时第一子像素界定层31配置为吸收光线。
S306，如图4中g、图6和图10所示，在第二间隔A2内形成第二子像素界定层32。第二子像素界定层32的材料包括绝缘材料。
在一些示例中，在第二间隔A2内形成第二子像素界定层32的工艺步骤，与第二子像素界定层32的材料相关。
示例性的，第二子像素界定层32的材料包括无机绝缘材料，例如氧化硅(SiOx)、氮氧化硅(SiON)、或氮化硅(SiNx)等。此时，在第二间隔A2内形成第二子像素界定层32表现为：采用PECVD的方式沉积一第二子像素界定薄膜，并对该第二子像素界定薄膜进行图案化处理，也即利用掩膜在一次构图工艺中在对该第二子像素界定薄膜进行刻蚀，以得到第二子像素界定层32。
示例性的，第二子像素界定层32的材料包括有机绝缘材料，例如感光树脂材料。此时，在第二间隔A2内形成第二子像素界定层32表现为：采用涂覆的方式形成一第 二子像素界定薄膜，并对该第二子像素界定薄膜进行曝光、显影，得到第二子像素界定层32。
在一些示例中，在第二间隔A2内所形成的第二子像素界定层32的结构，与第一子像素界定层32的材料相关。
示例性的，第一子像素界定层31的材料包括不透光的金属材料，且第一子像素界定层31和每个第一电极4之间具有第三间隔A3。此时，上述S306中，在第二间隔A2内形成第二子像素界定层32，还包括：在第三间隔A3内以及第二间隔A2内形成第二子像素界定层32。这样可以利用第二子像素界定层32将第一子像素界定层31与每个第一电极4隔开并绝缘，避免第一子像素界定层31和某个第一电极4形成电连接。
示例性的，第一子像素界定层31的材料包括不透光的金属材料，且第一子像素界定层31和每个第一电极4之间具有第三间隔A3。此时，上述S306中，在第二间隔A2内形成第二子像素界定层32，还包括：在第三间隔A3内、第二间隔A2内以及第一子像素界定层31的背离衬底1的一侧表面形成第二子像素界定层32。这样可以利用第二子像素界定层32对第一子像素界定层31形成包括，将第一子像素界定层31与其他导电结构(例如第二电极5)隔开，确保第一子像素界定层31与其他导电结构之间处于绝缘状态。
在一些示例中，上述S300中，在所述多个第一间隔A1内形成像素界定层3，还包括S301～S302。
S301，，如图4中e所示，在第一间隔A1内形成第三子像素界定层33，第三子像素界定层33的材料为绝缘材料。
此处，第三子像素界定层33的材料与第二子像素界定层132的材料相同，或者不相同。
在第三子像素界定层33的材料与第二子像素界定层32的材料相同的情况下，形成第三子像素界定层33的工艺步骤与形成第二子像素界定层32的工艺步骤相同。
S302，如图4中f所示，在第三子像素界定层33的背离衬底1的一侧形成第一子像素界定层31，第一子像素界定层31覆盖第三子像素界定层33的外表面。该外表面指的是第三子像素界定层33的裸露表面，至少包括第三子像素界定层33的背离衬底1的一侧表面，以及第三子像素界定层33的靠近每个量子点发光层2和第一电极4的表面。
此处，形成第一子像素界定层31的方式与上述S305中形成第一子像素界定层31的方式相同。
本公开一些实施例提供的像素界定层3的制备方法所能实现的有益效果，与上述一些实施例提供的像素界定层3所能达到的有益效果相同，在此不做赘述。
在一些实施例中，如图4中c所示，在上述S201中形成所述多个第一电极4之后，以及在上述S202中形成所述多个量子点发光层2之前，阵列基板的制备方法还包括： 在每个第一电极4的背离衬底1的一侧形成一第一功能层6。如图4中h所示，在上述S202中形成所述多个量子点发光层2之后，以及形成第二电极5之前，阵列基板的制备方法还包括：在每个量子点发光层2的背离衬底1的一侧形成一第二功能层7。
在一些示例中，第一功能层6和第二功能层7均采用非光敏性材料制作形成。
示例的，第一电极4为阴极，第二电极5为阳极，第一功能层6包括电子注入层61和电子传输层62中的至少一个，第二功能层7包括空穴传输层71和空穴注入层72中的至少一个。
此处，形成第一功能层6，表现为：采用旋涂工艺或者磁控溅射工艺形成第一功能薄膜，之后对第一功能薄膜进行刻蚀，得到第二功能层6。或者，采用旋涂工艺或者磁控溅射工艺形成第一功能层6(也即第一功能层6呈面状)。此外，在一些示例中，电子传输层62采用氧化锌(ZnO)纳米离子制作形成。
形成第二功能层7，表现为：采用蒸镀工艺，在每个量子点发光层2的背离衬底1的一侧形成一第二功能层7。
在另一些示例中，第一功能层6和第二功能层7中的至少一个包括光敏性功能层，该光敏性功能层具有光敏特性。示例性的，该光敏性功能层的材料包括含有烯基、炔基、苯基、巯基或羟基等官能团中的至少一种的材料，或者，包括含有羰基或环氧基等官能团中的至少一种的材料。
此处，形成上述光敏性功能层，包括：形成光敏性功能薄膜，并采用光刻工艺图案化该光敏性功能薄膜，形成光敏性功能层。
在一些实施例中，在上述S100之前，阵列基板的制备方法还包括：在每个子像素区域B内形成一像素驱动电路，每个像素驱动电路与对应的一第一电极4电连接。每个像素驱动电路包括至少一个薄膜晶体管8和/或电容。在一些示例中，所述多个薄膜晶体管8中的每个薄膜晶体管8为底栅型薄膜晶体管。在另一些示例中，所述多个薄膜晶体管8中的每个薄膜晶体管8为顶栅型薄膜晶体管。
示例的，每个薄膜晶体管8采用如图11所示的底栅型薄膜晶体管，形成该薄膜晶体管8的的步骤具体包括S401～S405。
S401，在衬底1的一侧形成形成第一金属薄膜，对该第一金属薄膜进行图案化，形成栅极。
此处，在形成栅极的同时，还可形成与栅极电连接的栅线，也即栅极和栅线通过对同一第一金属薄膜图案化形成。
在一些示例中，第一金属薄膜采用Mo(钼)、Cu(铜)或Al(铝)等金属材料制作形成。栅极的厚度的取值范围为100nm～300nm，例如，栅极的厚度为200nm。
S402，在栅极的背离衬底1的一侧形成栅绝缘层。
此处，栅绝缘层采用二氧化硅(SiO 2)等绝缘材料制作形成。栅绝缘层的厚度的取值范围为75nm～225nm，例如，栅绝缘层的厚度为150nm。
S403，在栅绝缘层的背离衬底1的一侧形成有源层。
此处，有源层通常采用非晶硅、金属氧化物、多晶硅或有机材料等制作形成。例如，有源层采用氧化铟镓锌(indium gallium zinc oxide，简称IGZO)制作形成。有源层的厚度的取值范围为20nm～60nm，例如，有源层的厚度为40nm。
S404，在有源层的背离衬底1的一侧形成第二金属薄膜，对该第二金属薄膜进行图案化，形成源极和漏极。
在一些示例中，在形成源极和漏极的同时，还可以形成与源极电连接的数据线，也即源极、漏极和该数据线通过对同一第二金属薄膜图案化形成。
此处第二金属薄膜采用钼(Mo)、铜(Cu)或铝(Al)等金属材料制作形成，或者，采用氧化铟锡或铟锌氧化物(Indium zinc oxide，简称IZO)等透明导电材料制作形成。所形成的的源极和漏极的厚度的取值范围均为100nm～300nm，例如，源极和漏极的厚度均为200nm。
S405，在源极背离衬底1的一侧、漏极背离衬底1的一侧以及有源层的背离衬底1的一侧形成钝化层。
此处，钝化层通常采用SiO 2等绝缘材料制作形成。钝化层的厚度的取值范围为200nm～400nm，例如，钝化层的厚度为300nm。
通过形成钝化层，可以使得薄膜晶体管8的背离衬底1的一侧表面较为平坦，便于后续工艺(例如第一电极4的形成工艺、量子点发光层2的形成工艺等)的完成。
本公开的一些实施例提供了一种显示装置200。如图10所示，所述显示装置200包括上述一些实施例提供的阵列基板100。所述显示装置200中的阵列基板100，具有与前述一些实施例中的阵列基板100相同的技术效果，在此不再赘述。
在一些示例中，显示装置200为手机、平板电脑、笔记本电脑、显示器、显示面板、电视机、数码相框或导航仪等具有显示功能的产品或部件。
示例性的，显示装置200为显示面板。此处，在制备显示面板的过程中，通常是先制备显示面板母板，之后，再对显示面板母板进行切割，形成多个显示面板。在此基础上，显示面板还包括封装盖板，该封装盖板用于对阵列基板100进行封装，以避免阵列基板100中的量子点发光层2等收到水汽或氧气等的侵蚀。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种阵列基板的制备方法，包括：
    提供一衬底；
    在所述衬底的一侧形成呈阵列状排布的多个量子点发光层；所述多个量子点发光层中每相邻的两个量子点发光层之间具有第一间隔，且多个第一间隔相连通；
    在所述多个第一间隔内形成像素界定层。
  2. 根据权利要求1所述的阵列基板的制备方法，其中，形成所述多个量子点发光层，包括：
    在所述衬底的一侧形成量子点薄膜，采用掩膜版进行曝光，形成所述多个量子点发光层。
  3. 根据权利要求2所述的阵列基板的制备方法，其中，采用掩膜版进行曝光，形成所述多个量子点发光层，包括：
    采用感光量子点材料在所述衬底的一侧形成量子点薄膜；
    采用掩膜版对所述量子点薄膜进行曝光和显影，得到所述多个量子点发光层。
  4. 根据权利要求3所述的阵列基板的制备方法，其中，所述感光量子点材料具有多个量子点、以及与所述多个量子点分别结合的感光配体；
    所述感光配体包括烯基、炔基、苯基、巯基或羟基中的至少一种；
    或者，所述感光配体包括羰基或环氧基中的至少一种。
  5. 根据权利要求4所述的阵列基板的制备方法，其中，所述感光配体的化学结构式包括：
    Figure PCTCN2019112919-appb-100001
    Figure PCTCN2019112919-appb-100002
    中的至少一种；
    或，所述感光配体的化学结构式包括：
    Figure PCTCN2019112919-appb-100003
  6. 根据权利要求2所述的阵列基板的制备方法，其中，采用掩膜版进行曝光，形成所述多个量子点发光层，包括：
    采用非感光量子点材料在所述衬底的一侧形成量子点薄膜；
    在所述量子点薄膜的背离所述衬底的一侧表面上形成第一光刻胶层；
    采用掩膜版对所述第一光刻胶层进行曝光和显影，形成具有图案的第一光刻胶层；
    以所述具有图案的第一光刻胶层为掩膜对所述量子点薄膜进行刻蚀，得到所述多个量子点发光层。
  7. 根据权利要求1所述的阵列基板的制备方法，其中，
    在所述衬底的一侧形成呈阵列状排布的多个量子点发光层之前，所述阵列基板的制备方法还包括：
    在所述衬底的一侧形成多个第一电极；所述多个第一电极位于所述衬底和所述多个量子点发光层之间，并和所述多个量子点发光层一一对应；
    在所述多个第一间隔内形成像素界定层之后，所述阵列基板的制备方法，还包括：
    在所述多个量子点发光层中的每个的背离所述衬底的一侧形成一第二电极。
  8. 根据权利要求7所述的阵列基板的制备方法，其中，在所述多个第一间隔内形成像素界定层，包括：
    在所述多个第一间隔内形成第一子像素界定层；其中，所述第一子像素界定层与每个量子点发光层之间具有第二间隔；所述第一子像素界定层的背离所述衬底的一侧表面距所述衬底的距离大于或等于所述量子点发光层的背离所述衬底的一侧表面距所述衬底的距离；所述第一子像素界定层的材料包括不透光材料；
    在多个所述第二间隔内形成第二子像素界定层；其中，所述第二子像素界定层的材料包括绝缘材料。
  9. 根据权利要求8所述的阵列基板的制备方法，其中，
    所述第一子像素界定层的材料包括不透光的金属材料，且所述第一子像素界定层和所述多个第一电极中的每个之间具有第三间隔；
    在多个所述第二间隔内形成第二子像素界定层，还包括：
    在多个所述第三间隔内以及多个所述第二间隔内形成所述第二子像素界定层。
  10. 根据权利要求8所述的阵列基板的制备方法，其中，
    所述第一子像素界定层的材料包括不透光的金属材料，且所述第一子像素界定层和所述多个第一电极中的每个之间具有第三间隔；
    在多个所述第二间隔内形成第二子像素界定层，还包括：
    在多个所述第三间隔内、多个所述第二间隔内以及所述第一子像素界定层的背离所述衬底的一侧表面形成所述第二子像素界定层。
  11. 根据权利要求8或10所述的阵列基板的制备方法，其中，
    在所述多个第一间隔内形成像素界定层，还包括：
    在所述多个第一间隔内形成第三子像素界定层；所述第三子像素界定层的材料包括绝缘材料；
    在所述第三子像素界定层的背离所述衬底的一侧形成第一子像素界定层；所述第一子像素界定层覆盖所述第三子像素界定层的外表面。
  12. 根据权利要求7所述的阵列基板的制备方法，其中，
    在形成所述多个第一电极之后，以及形成所述多个量子点发光层之前，所述阵列基板的制备方法还包括：
    在所述多个第一电极中的每个的背离所述衬底的一侧形成一第一功能层；
    在形成所述多个量子点发光层之后，以及形成所述第二电极之前，所述阵列基板的制备方法还包括：
    在每个所述量子点发光层的背离所述衬底的一侧形成一第二功能层。
  13. 根据权利要求12所述的阵列基板的制备方法，其中，所述第一功能层和所述第二功能层中的至少一个包括光敏性功能层；
    形成所述光敏性功能层，包括：
    形成光敏性功能薄膜；
    采用光刻工艺图案化所述光敏性功能薄膜，形成所述光敏性功能层。
  14. 根据权利要求12所述的阵列基板的制备方法，其中，所述第一功能层包括电子注入层和电子传输层中的至少一个，所述第二功能层包括空穴注入层和空穴传输层中的至少一个；
    在每个所述量子点发光层的背离所述衬底的一侧形成一第二功能层，包括：
    采用蒸镀工艺，在每个所述量子点发光层的背离所述衬底的一侧形成一第二功能层。
  15. 一种阵列基板，包括：
    衬底；
    设置在所述衬底的一侧的呈阵列状排布的多个量子点发光层；其中，所述多个量子点发光层中每相邻的两个量子点发光层之间具有第一间隔，且多个第一间隔相连通；
    以及，设置在所述多个第一间隔内的像素界定层；其中，所述像素界定层包括：第一子像素界定层和第二子像素界定层，所述第一子像素界定层和每个所述量子点发光层之间具有第二间隔，所述第二子像素界定层设置在所述第二间隔内；所述第一子像素界定层包括不透光层，所述第二子像素界定层包括绝缘层；每个所述量子点发光层的背离所述衬底的一侧的表面距所述衬底的距离小于所述第一子像素界定层的背离所述衬底的一侧的表面距所述衬底的距离；
    所述量子点发光层，包括：多个量子点、以及与所述多个量子点分别结合的感光配体。
  16. 根据权利要求15所述的阵列基板，其中，所述阵列基板还包括：设置在每个 量子点发光层的靠近所述衬底的一侧的一第一电极；
    所述第一子像素界定层包括不透光金属层，且所述第一子像素界定层和每个所述第一电极之间具有第三间隔；
    所述第二子像素界定层还设置在所述第三间隔内。
  17. 根据权利要求15所述的阵列基板，其中，所述阵列基板还包括：设置在每个量子点发光层的靠近所述衬底的一侧的一第一电极；
    所述第一子像素界定层包括不透光金属层，且所述第一子像素界定层和每个所述第一电极之间具有第三间隔；
    所述第二子像素界定层还设置在所述第三间隔内以及所述第一子像素界定层的背离所述衬底的一侧表面。
  18. 根据权利要求15或17所述的阵列基板，其中，所述像素界定层还包括：第三子像素界定层；所述第三子像素界定层包括绝缘层；
    所述第一子像素界定层设置在所述第三子像素界定层的背离所述衬底的一侧，且所述第一子像素界定层覆盖所述第三子像素界定层的外表面。
  19. 根据权利要求15所述的阵列基板，其中，所述第二子像素界定层在所述衬底上的正投影与每个所述量子点发光层在所述衬底上的正投影具有重叠区域，沿一个所述量子点发光层指向与其相邻的所述量子点发光层的方向，所述重叠区域的尺寸为500nm～1000nm。
  20. 一种显示装置，包括：如权利要求15～19中任一项所述的阵列基板。
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