WO2020080429A1 - 半導体装置、検出方法、電子機器及び電子機器の制御方法 - Google Patents

半導体装置、検出方法、電子機器及び電子機器の制御方法 Download PDF

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Definitions

  • the present disclosure relates to a semiconductor device, a detection method, an electronic device, and a control method for the electronic device.
  • ⁇ PID is generated when the wire or via connected to the gate of the FET functions as an antenna during the plasma process, and the charge in the plasma is collected by the antenna and flows into the gate insulating film of the FET as a current.
  • the PID affects the threshold voltage and the gate leakage of the FET by generating defects or carrier trap levels at the interface between the gate insulating film and the semiconductor substrate or in the gate insulating film.
  • the threshold voltage of the FET fluctuates due to the PID and deviates from the range of variations considered at the time of design, the operation of the semiconductor device including the FET will be affected. Therefore, in the semiconductor device, it is important to accurately measure the influence of the PID on the threshold voltage and the gate leakage, and reflect it on the process condition, the device structure, the circuit design, etc. based on the measurement result.
  • a measurement circuit also called Test Element Group: TEG for measuring the influence of the PID is arranged inside the semiconductor device.
  • a measuring circuit As such a measuring circuit, a plurality of FETs having different area ratios of a gate and an antenna portion (that is, a wiring or a via functioning as an antenna in a plasma process) connected to the gate, a gate and a source of the plurality of FETs, A structure including a drain and a pad connected to each terminal of the semiconductor substrate by a wiring is exemplified.
  • the measurement circuit measures the gate voltage-drain current characteristics of each FET and derives the threshold voltage of each FET, so that the influence of the PID by the antenna unit can be evaluated for each area ratio of the antenna unit and the gate. .
  • Non-Patent Document 1 a technique has been devised for monitoring the characteristics of FETs using a ring oscillator. Specifically, in the technique described in Non-Patent Document 1, a FET is provided between the ring oscillator and the VDD wiring or the VSS wiring to monitor the characteristics of the FET from the oscillation frequency of the ring oscillator. .
  • Non-Patent Document 1 applying the structure described in Non-Patent Document 1 to a measurement circuit for evaluating the influence of PID has not been sufficiently studied. Therefore, it has been required to study a specific structure of a measurement circuit that evaluates the influence of PID using an oscillation circuit.
  • the present disclosure proposes a new and improved semiconductor device capable of measuring the influence of PID with higher accuracy using an oscillation circuit.
  • At least one measurement transistor in which an antenna unit that functions as an antenna in a plasma process is electrically connected to a gate, and a source at the gate of the measurement transistor is electrically connected in parallel with the antenna unit.
  • a semiconductor device comprising: a selection transistor connected to the measurement transistor; and an oscillation circuit electrically connected to the source of the measurement transistor, the oscillation frequency of which varies depending on the threshold voltage of the measurement transistor.
  • At least one or more measurement transistors in which an antenna unit that functions as an antenna in a plasma process is electrically connected to a gate, and a source in the gate of the measurement transistor in parallel with the antenna unit.
  • the selection transistor of the semiconductor device including an electrically connected selection transistor, and an oscillation circuit electrically connected to the source of the measurement transistor, the oscillation frequency of which varies depending on the threshold voltage of the measurement transistor.
  • At least one or more measurement transistors in which an antenna unit that functions as an antenna in a plasma process is electrically connected to a gate, and a source in the gate of the measurement transistor in parallel with the antenna unit.
  • a semiconductor device having an electrically connected selection transistor and an oscillation circuit electrically connected to the source of the measurement transistor, the oscillation frequency of which changes depending on the threshold voltage of the measurement transistor;
  • a control unit that controls the on or off state of the measurement transistor by controlling the off state, a measurement unit that measures the oscillation frequency of the oscillation circuit when the measurement transistor is in the on state, and the measured oscillation frequency
  • the threshold voltage of the measurement transistor and the threshold voltage of An electronic device comprising: a detection unit that detects the presence or absence of a difference from an ideal value; and a processing unit that performs a process of correcting the influence of the plasma process when the difference is detected by the detection unit.
  • the selection transistor of an electronic device including a semiconductor device including an electrically connected selection transistor and an oscillation circuit electrically connected to a source of the measurement transistor and having an oscillation frequency that varies depending on a threshold voltage of the measurement transistor. Controlling the measurement transistor in the ON state by controlling the ON state, measuring the oscillation frequency of the oscillation circuit when the measurement transistor is in the ON state, and based on the measured oscillation frequency.
  • a control method of an electronic device is provided.
  • FIG. 1 is a circuit diagram illustrating a structural example of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 6 is a circuit diagram showing an extracted configuration between the VDD wiring and the VSS wiring of the semiconductor device according to the same embodiment.
  • FIG. 7 is a circuit diagram showing an extracted configuration between a VDD wiring and a VSS wiring of a semiconductor device according to a comparative example. It is a circuit diagram which shows the structural example of the semiconductor device which concerns on a 1st modification. It is a circuit diagram which shows the structural example of the semiconductor device which concerns on a 2nd modification.
  • FIG. 7 is a flowchart showing an example of the operation of the semiconductor device according to the same embodiment. It is a block diagram which shows the structure of the electronic device which concerns on a 1st application example. It is a block diagram which shows the structure of the electronic device which concerns on a 2nd application example. It is a block diagram which shows the structure of the electronic device which concerns on a 3rd application example.
  • FIG. 9 is a circuit diagram illustrating a structural example of a semiconductor device according to a second embodiment of the present disclosure.
  • 3 is a circuit diagram showing a more specific circuit structure of the semiconductor device according to the same embodiment. It is a circuit diagram which shows the more concrete circuit structure of an oscillation circuit. It is a graph which shows the frequency characteristic of an oscillation circuit. It is a graph which shows the relationship between the input voltage and output voltage in a source follower circuit. It is a figure for demonstrating shift of the voltage range used by the adjustment circuit which concerns on 3rd Embodiment. 9 is a graph showing a relationship between a variation range before and after shifting and a frequency characteristic by the adjustment circuit according to the third embodiment. It is a figure for demonstrating the output voltage from the source follower circuit which concerns on 3rd Embodiment.
  • FIG. 11 is a diagram for explaining shift of the output voltage when the ratio of the ON resistance of the P-type transistor and the ON resistance of the N-type transistor in the shift circuit according to the third embodiment is controlled.
  • FIG. 11 is a diagram for explaining shift of the output voltage when the ratio of the ON resistance of the P-type transistor and the ON resistance of the N-type transistor in the shift circuit according to the third embodiment is controlled.
  • FIGS. 1A to 2C are explanatory views for explaining generation of PID in a plasma process.
  • an insulating layer 2 and a conductor layer 3 are formed on a semiconductor substrate 1 in a process using plasma (for example, etching, CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), or sputtering).
  • plasma for example, etching, CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), or sputtering.
  • the conductor layer 3 Since the conductor layer 3 is in a floating state by the insulating layer 2 and the insulating thin film 2A, the charges of the irradiated cations and electrons are accumulated.
  • a current Jin flows from the conductor layer 3 to the semiconductor substrate 1.
  • a large current flows through the insulating thin film 2A (corresponding to, for example, a gate insulating film) between the conductor layer 3 and the semiconductor substrate 1, so that the insulating thin film 2A is damaged.
  • PID Pulsma (Process) Induced Damage
  • the PID causes defects or carrier trap levels inside the insulating thin film 2A or at the interface between the insulating thin film 2A and the semiconductor substrate 1, the threshold voltage Vth of the FET using the insulating thin film 2A as the gate insulating film is changed. And increase the gate leak.
  • the wiring layer 4 formed on the conductor layer 3 when the wiring layer 4 formed on the conductor layer 3 is etched by the mask 5, the wiring layer 4 functions as an antenna, so that the wiring layer 4 and the conductor layer 3 can be more exposed. Since electric charges are accumulated, a larger current flows through the insulating thin film 2A. Therefore, in the plasma process when forming the wiring or the via, the influence of the PID becomes larger.
  • the threshold voltage Vth of the FET fluctuates and the gate leak increases. Therefore, it may be difficult for the FET affected by the PID to exhibit the designed performance. Therefore, in a semiconductor device, it is important to evaluate the influence of PID on FET.
  • FIG. 2A to 2C show an example of a method for evaluating the influence of PID on FET.
  • 2A shows the structure of a reference FET
  • FIG. 2B shows the structure of a measurement target FET
  • FIG. 2C shows the structure of an FET for evaluating the effect of the protection element.
  • the influence of the PID on the FET can be evaluated by measuring the threshold voltage Vth and the gate leak of FETs having different influences of the PID and comparing the measured threshold voltage Vth and the gate leak.
  • the threshold voltage Vth can be derived from the characteristics of the gate applied voltage and the drain current of the FET.
  • the gate leak can be evaluated by measuring the leak current flowing when a voltage is applied between the body, the source and the drain, and the gate at the gate or the body.
  • the wiring functioning as an antenna and the via are not connected to the gate via the gate wiring 7A, so it is considered that there is almost no influence from the PID.
  • the FET 6B shown in FIG. 2B since the wiring functioning as an antenna and the via 8B are connected to the gate via the gate wiring 7B, it is considered that the threshold voltage Vth varies due to the PID. Therefore, by comparing the threshold voltage Vth of each of the FET 6A and the FET 6B, it is possible to evaluate the variation of the threshold voltage Vth due to the PID.
  • the wiring functioning as an antenna and the via 8B are connected to the gate through the gate wiring 7B, and a protection element 9C (for example, a diode or the like) that releases the electric charge of the plasma process is provided. ing. Therefore, in the FET 6C, since the protection element 9C can prevent a large current from flowing into the gate insulating film, it is considered that damage to the gate insulating film by the PID can be avoided. Therefore, by comparing the threshold voltages Vth of the FET 6B and the FET 6C, it is possible to evaluate how much the damage to the gate insulating film due to the PID is mitigated by the protection element 9C.
  • a protection element 9C for example, a diode or the like
  • the technology according to the present disclosure has been made in view of the above circumstances.
  • the technology according to the present disclosure makes it possible to evaluate the influence of PID with higher accuracy by a small-scale measurement circuit provided inside a semiconductor device that executes a predetermined function.
  • the technology according to the present disclosure uses an oscillation circuit in which an oscillation frequency fluctuates according to the threshold voltage of the measurement transistor, which is electrically connected to a measurement transistor whose antenna part that functions as an antenna in a plasma process is electrically connected to a gate.
  • the effect of PID is to be evaluated in a small-scale circuit by connecting them dynamically.
  • the selection transistor electrically measuring the threshold voltage is selected by the selection transistor electrically connected to the gate of the measurement transistor. According to this, it is possible to further increase the influence of the threshold voltage of the measurement transistor on the oscillation frequency of the oscillation circuit, and thus it is possible to evaluate the threshold voltage of the measurement transistor with higher accuracy.
  • FIG. 3 is a circuit diagram illustrating a structural example of the semiconductor device according to this embodiment.
  • the semiconductor device 10 includes an antenna section 140, a selection transistor 121, a measurement transistor 111, a reference selection transistor 120, a reference transistor 110, and an oscillation circuit 130.
  • the VDD wiring and the VSS wiring supply the semiconductor device 10 with a reference potential.
  • the VDD wiring is a wiring having a higher potential than the VSS wiring.
  • the VDD wiring is a power wiring
  • the VSS wiring is a ground wiring, for example.
  • the antenna unit 140 is a structure that functions as an antenna in the plasma process of the manufacturing process of the semiconductor device 10. Specifically, the antenna unit 140 functions as an antenna that collects cations and electrons ionized by plasma in etching, CVD, PVD, sputtering, or the like for processing the semiconductor device 10 using plasma.
  • the antenna unit 140 includes wirings that configure the circuit of the semiconductor device 10, interlayer electrodes, through-substrate electrodes (so-called Through-Silicon Via: TSV), inter-chip electrodes (Through-Chip Via: TCV), inter-chip electrode bonding. It may be a structure (so-called CuCu bonding) or a combination thereof.
  • the antenna unit 140 electrically connected to the gate of the measurement transistor 111 causes the measurement transistor 111 to generate a PID by the charge accumulated in the antenna unit 140 in the plasma process.
  • the influence of the PID is determined by the ratio of the planar area of the gate of the measurement transistor 111 and the antenna section 140 (also referred to as the antenna ratio). Therefore, in the semiconductor device 10, a plurality of measurement transistors 111 whose antenna section 140 is electrically connected to the gate may be provided for each area ratio of the gate of the measurement transistor 111 and the antenna section 140.
  • the measurement transistor 111 is a FET, and is provided so that the antenna section 140 is electrically connected to the gate and the oscillation circuit 130 is electrically connected to the source. Specifically, the measurement transistor 111 is provided between the oscillation circuit 130 and the VDD wiring or the VSS wiring. For example, as shown in FIG. 3, the measurement transistor 111 may be provided between the VDD wiring and the oscillation circuit 130. Alternatively, as described later, the measurement transistor 111 may be provided between the VSS wiring and the oscillation circuit 130.
  • the threshold voltage Vth varies depending on the PID of the plasma process.
  • the channel resistance of the measurement transistor 111 changes, so that the voltage applied to the oscillation circuit 130 can be changed and the oscillation frequency of the oscillation circuit 130 can be changed. Therefore, the measurement transistor 111 can control the oscillation frequency of the oscillation circuit 130 according to the threshold voltage Vth of the measurement transistor 111.
  • the measurement transistor 111 When the measurement transistor 111 is provided on the VDD wiring side with respect to the oscillation circuit 130, the measurement transistor 111 can be configured as an N-type transistor. On the other hand, when the measurement transistor 111 is provided on the VSS wiring side with respect to the oscillation circuit 130, the measurement transistor 111 can be configured as a P-type transistor. As a result, the measurement transistor 111 can further increase the fluctuation of the oscillation frequency of the oscillation circuit 130 caused by the fluctuation of the threshold voltage Vth of the measurement transistor 111.
  • the selection transistor 121 is an FET and is provided so that the source is electrically connected to the gate of the measurement transistor 111 in parallel with the antenna unit 140.
  • the selection transistor 121 switches the transistor electrically connected to the oscillation circuit 130 to the measurement transistor 111 by controlling the on or off state of the measurement transistor 111. Specifically, the selection transistor 121 controls the measurement transistor 111 to be in the ON state, so that the oscillation circuit 130 has a value obtained by subtracting the voltage corresponding to the channel resistance of the measurement transistor 111 from the potential difference between the VDD wiring and the VSS wiring. Control the voltage applied to. At this time, the reference selection transistor 120 is controlled to be in the off state.
  • the selection transistor 121 can be provided as a FET of the same conductivity type as the measurement transistor 111. Specifically, when the selection transistor 121 and the measurement transistor 111 are provided on the VDD wiring side with respect to the oscillation circuit 130, the selection transistor 121 can be configured as the same N-type transistor as the measurement transistor 111. On the other hand, when the selection transistor 121 and the measurement transistor 111 are provided on the VSS wiring side with respect to the oscillation circuit 130, the selection transistor 121 can be configured as the same P-type transistor as the measurement transistor 111.
  • CMOS complementary MOS
  • N-type transistor N-type transistor
  • the influence of PID on the measurement transistor 111 may be suppressed.
  • the CMOS transfer gate also has a function of a protection element that protects the PID from the antenna unit 140 to the measurement transistor 111. Therefore, by using the selection transistor 121 that does not have the function of the protection element, the influence of the PID is reflected more accurately in the measurement transistor 111, so that the semiconductor device 10 can improve the PID measurement accuracy. .
  • the reference transistor 110 is a FET, and is provided so that the oscillation circuit 130 is electrically connected to the source. However, the reference transistor 110 is provided so that the antenna portion 140 is not connected to the gate. Specifically, like the measurement transistor 111, the reference transistor 110 is provided between the oscillator circuit 130 and the VDD wiring or the VSS wiring. For example, as shown in FIG. 3, the reference transistor 110 may be provided between the VDD wiring and the oscillation circuit 130. Alternatively, as described below, the reference transistor 110 may be provided between the VSS wiring and the oscillation circuit 130.
  • the reference transistor 110 is different from the measurement transistor 111 in that the wiring or via functioning as an antenna in the plasma process is not electrically connected to the gate. That is, the reference transistor 110 is provided to measure the threshold voltage Vth when there is no influence of PID.
  • the reference transistor 110 is provided as an FET similar to the measurement transistor 111 except that the antenna section 140 is not connected to the gate. Specifically, when the reference transistor 110 is provided on the VDD wiring side with respect to the oscillation circuit 130, the reference transistor 110 can be configured as an N-type transistor. On the other hand, when the reference transistor 110 is provided on the VSS wiring side with respect to the oscillation circuit 130, the reference transistor 110 can be configured as a P-type transistor.
  • the reference selection transistor 120 is a FET, and is provided so that the source is electrically connected to the gate of the reference transistor 110.
  • the reference selection transistor 120 switches the transistor electrically connected to the oscillation circuit 130 to the reference transistor 110 by controlling the on or off state of the reference transistor 110.
  • the reference selection transistor 120 controls the voltage applied to the oscillation circuit 130 to a value obtained by subtracting the voltage corresponding to the channel resistance of the reference transistor 110 from the potential difference between the VDD wiring and the VSS wiring. At this time, the selection transistor 121 is controlled to be in the off state.
  • the reference selection transistor 120 is provided as a FET of the same conductivity type as the reference transistor 110. Specifically, when the reference selection transistor 120 and the reference transistor 110 are provided on the VDD wiring side with respect to the oscillation circuit 130, the reference selection transistor 120 can be configured as the same N-type transistor as the reference transistor 110. On the other hand, when the reference selection transistor 120 and the reference transistor 110 are provided on the VSS wiring side with respect to the oscillation circuit 130, the reference selection transistor 120 can be configured as the same P-type transistor as the reference transistor 110.
  • the oscillation circuit 130 is electrically connected to the source of the measurement transistor 111 or the reference transistor 110 and is provided between the VDD wiring and the VSS wiring.
  • the oscillation circuit 130 is an electric circuit that outputs an AC output having an oscillation frequency to the OUT terminal based on the input from the EN terminal.
  • the oscillating circuit 130 is a feedback oscillating circuit that causes periodic voltage fluctuations by feeding back a part of the output to the input.
  • the oscillator circuit 130 may be a ring oscillator that generates a periodic square wave by feeding back an output, which is an inversion logic such as NOT or NOR connected in an odd number of stages, to the input in a ring shape.
  • One of NOT and NOR of the oscillation circuit 130 is replaced with NAND, and the oscillation circuit 130 starts oscillation by inputting a signal instructing oscillation start from the EN terminal to one end of the input of the NAND. To do.
  • the oscillator circuit 130 can be formed simultaneously with the other transistors in the same process, and thus an increase in the manufacturing cost of the semiconductor device 10 can be suppressed.
  • the oscillation frequency of the oscillation circuit 130 varies depending on the threshold voltage Vth of the electrically connected measurement transistor 111 and reference transistor 110, as described later. Therefore, the semiconductor device 10 compares the oscillation frequency when the reference transistor 110 is electrically connected to the oscillation circuit 130 with the oscillation frequency when the measurement transistor 111 is electrically connected to the oscillation circuit 130. The effect of PID on the measuring transistor 111 can be evaluated.
  • FIG. 4 is a circuit diagram showing an extracted configuration between the VDD wiring and the VSS wiring of the semiconductor device 10.
  • the antenna section 140 and the selection transistor 121 are connected in parallel to the gate between the VDD wiring and the VSS wiring, and the measurement transistor 111 and one inverter in the oscillation circuit 130 are configured.
  • a P-type transistor 131 and an N-type transistor 132 are provided in series.
  • a load capacitance 133 is electrically connected to the output side of the inverter.
  • the charging time t of the load capacitance 133 is expressed by the following equation (1).
  • You can t (R1 + R2) ⁇ C (1)
  • the semiconductor device 10 when PID occurs in the measurement transistor 111 and the threshold voltage Vth of the measurement transistor 111 increases, the channel resistance R1 increases, so that the oscillation frequency f of the oscillation circuit 130 may decrease. Recognize. Therefore, by detecting the change in the oscillation frequency f, the semiconductor device 10 can detect whether or not the PID has occurred in the measurement transistor 111. Further, since the oscillation frequency f is inversely proportional to the sum of the channel resistance R1 and the channel resistance R2, the semiconductor device 10 evaluates the variation amount of the channel resistance R1 or the threshold voltage Vth due to the PID from the variation amount of the oscillation frequency f. You can
  • FIG. 5A and 5B show an example of a PID detection result by the semiconductor device 10.
  • the oscillation frequency (expressed as PID) when the measurement transistor 111 is connected to the oscillation circuit 130 is plotted on the vertical axis
  • the oscillation frequency when the reference transistor 110 is connected to the oscillation circuit 130 (expressed as REF). ) Is taken on the horizontal axis to compare the two.
  • FIG. 5A is a graph showing a detection result when the generation of PID is suppressed by providing a protective element at the gate of the measurement transistor 111
  • FIG. 5B intentionally generated PID in the plasma process It is a graph which shows the detection result in a case.
  • the oscillation frequency of the oscillation circuit 130 to which the measurement transistor 111 is connected and the oscillation frequency of the oscillation circuit 130 to which the reference transistor 110 is connected are It can be seen that the two are approximately equal to each other.
  • the oscillation frequency of the oscillation circuit 130 to which the measurement transistor 111 is connected is higher than that of the oscillation circuit 130 to which the reference transistor 110 is connected. You can see that it is getting smaller.
  • the semiconductor device 10 can detect the presence or absence of the PID of the measurement transistor 111 as a change in the oscillation frequency of the oscillation circuit 130.
  • FIG. 6 is a circuit diagram illustrating a structural example of a semiconductor device according to a comparative example
  • FIG. 7 is a circuit diagram extracting and showing a configuration between a VDD wiring and a VSS wiring of a semiconductor device according to a comparative example. .
  • the antenna section 140 is electrically connected to the measurement transistor 111 and the selection transistor 121.
  • the semiconductor device 10A in parallel with the measurement transistor 111 and the selection transistor 121, between the VDD wiring or the VSS wiring and the oscillation circuit 130, the reference transistor 110 whose antenna portion is not electrically connected to the gate, and the reference selection.
  • the transistor 120 is provided in series.
  • a PAD 300 for external input is provided at the gates of the measurement transistor 111 and the reference transistor 110. The input from the PAD 300 controls the measurement transistor 111 and the reference transistor 110 to be in the ON state.
  • the electrical connection between the measurement transistor 111 and the oscillation circuit 130 can be controlled by controlling the on / off state of the selection transistor 121.
  • the semiconductor device 10A can change the voltage applied to the oscillation circuit 130 according to the threshold voltage Vth of the measurement transistor 111.
  • the measurement transistor 111 whose gate is electrically connected to the antenna unit 140 between the VDD wiring and the VSS wiring, the selection transistor 121, and the oscillation circuit.
  • a P-type transistor 131 and an N-type transistor 132 forming one inverter in 130 are provided in series.
  • a load capacitance 133 is electrically connected to the output side of the inverter.
  • the oscillation frequency f of the oscillation circuit 130 can be expressed by the following equation (4).
  • the channel resistance R3 of the selection transistor 121 in addition to the channel resistance R1 of the measurement transistor 111 and the channel resistance R2 of the P-type transistor, the channel resistance R3 of the selection transistor 121 also oscillates. It can be seen that the oscillation frequency of the circuit 130 is affected. Therefore, in the semiconductor device 10A, it can be understood that the fluctuation amount of the oscillation frequency with respect to the fluctuation amount of the channel resistance R1 of the measurement transistor 111 is reduced as compared with the semiconductor device 10 according to the present embodiment. Therefore, in the semiconductor device 10A, as compared with the semiconductor device 10 according to the present embodiment, the channel resistance R3 of the selection transistor 121 may cause an error, and the PID detection accuracy may decrease.
  • the channel width of the selection transistor 121 in order to reduce the size of the channel resistance R3 of the selection transistor 121 to a negligible level.
  • the area occupied by the selection transistor 121 becomes large, so that the area of the semiconductor device 10A becomes large. Since the semiconductor device 10A is provided inside the semiconductor device that performs a predetermined function for the purpose of managing the manufacturing process, it is not preferable that the area of the semiconductor device 10A be large.
  • the area of the selection transistor 121, the measurement transistor 111, the P-type transistor 131, and the N-type transistor 132 is S, and the oscillation circuit 130 is configured by 101 stages of inverters, the antenna unit 140 and the wiring are Ignoring the area
  • the selection transistor 121 is provided for each of the plurality of measurement transistors 111.
  • the semiconductor device 10A according to the comparative example in order to improve the PID detection accuracy, it is necessary to significantly increase the occupied area.
  • the semiconductor device 10 according to the present embodiment since the channel resistance of the selection transistor 121 does not affect the oscillation frequency of the oscillation circuit 130, the PID detection accuracy can be improved without significantly increasing the occupied area. Is.
  • the selection transistor 121 is provided in parallel with the antenna section 140 on the gate side of the measurement transistor 111 so that the channel resistance R3 of the selection transistor 121 does not affect the oscillation frequency f. be able to. Further, in the semiconductor device 10, since the measurement transistor 111 and the reference transistor 110 are connected in parallel to the same oscillation circuit 130, the semiconductor device 10 can minimize the error factor due to the channel resistance R2 of the P-type transistor 131. it can. Therefore, the semiconductor device 10 can increase the fluctuation amount of the oscillation frequency f with respect to the fluctuation amount of the channel resistance R1 of the measurement transistor 111 without increasing the occupied area, so that the PID detection accuracy can be improved. .
  • FIGS. 8A to 8D are circuit diagrams showing structural examples of the semiconductor devices according to the first to fourth modifications.
  • a plurality of measurement transistors 211 and 212 whose gates are electrically connected to the antenna units 241 and 242, respectively, and a source each of which is a measurement transistor 211, A plurality of selection transistors 221, 222 electrically connected to the gate of 212, a reference transistor 210, a reference selection transistor 220 whose source is electrically connected to the gate of the reference transistor 210, and a plurality of measurement transistors 211. , 212, and the oscillation circuit 130 electrically connected to the source of the reference transistor 210.
  • the antenna part 241 and the measurement transistor 211, and the antenna part 242 and the measurement transistor 212 are provided so that the area ratio (that is, the antenna ratio) between the gate of the measurement transistor and the antenna part is different from each other.
  • the semiconductor device 11 according to the first modified example may further include an antenna unit and a measurement transistor having different antenna ratios.
  • the measurement transistors 211 and 212, the selection transistors 221, 222, the reference transistor 210, and the reference selection transistor 220 are provided on the VSS wiring side with respect to the oscillation circuit 130. According to this, the semiconductor device 11 can detect the occurrence of the PID even in the FET provided on the VSS wiring side with respect to the oscillation circuit 130.
  • the measurement transistors 211 and 212, the selection transistors 221, 222, the reference transistor 210, and the reference selection transistor 220 can be provided as P-type transistors, respectively. According to this configuration, the semiconductor device 11 can further increase the fluctuation of the oscillation frequency of the oscillation circuit 130 caused by the fluctuation of the threshold voltage Vth of the measurement transistors 211 and 212.
  • the semiconductor device 12 includes a plurality of measurement transistors 111, 112, 211, 212 whose gates are electrically connected to the antenna portions 141, 142, 241, 242, respectively. , A plurality of selection transistors 121, 122, 221, 222 whose sources are electrically connected to the gates of the measurement transistors 111, 112, 211, 212, reference transistors 110 and 210, and sources whose reference transistors 110, 210, respectively.
  • Reference transistors 120 and 220 electrically connected to the gates of the plurality of measurement transistors 111, 112, 211 and 212, and an oscillation circuit 130 electrically connected to the sources of the reference transistors 110 and 210, Equipped with.
  • the antenna part 141 and the measurement transistor 111 and the antenna part 142 and the measurement transistor 112 are provided so that the antenna ratios are different from each other, and the antenna part 241 and the measurement transistor 211, and the antenna part 242 and the measurement transistor 212 have the same antenna ratio. Are provided so as to be different from each other.
  • the semiconductor device 12 according to the second modification may further include an antenna unit and a measurement transistor having different antenna ratios on the VDD wiring side and the VSS wiring side, respectively.
  • the measurement transistors 111 and 112 the selection transistors 121 and 122, the reference transistor 110, and the reference selection transistor 120 are provided on the VDD wiring side with respect to the oscillation circuit 130, and are measured.
  • the transistors 211 and 212, the selection transistors 221, 222, the reference transistor 210, and the reference selection transistor 220 are provided on the VSS wiring side with respect to the oscillation circuit 130. According to this, the semiconductor device 12 can detect the presence or absence of PID in the FETs provided on the VDD wiring side and the VSS wiring side of the oscillation circuit 130.
  • the semiconductor device 12 can detect the presence or absence of PID of the measurement transistors 111 and 112 on the VDD wiring side by electrically connecting the VDD wiring and the oscillation circuit 130 with a switch (not shown). . Further, the semiconductor device 12 can detect the presence or absence of the PID of the measurement transistors 211 and 212 on the VSS wiring side by electrically connecting the VSS wiring and the oscillation circuit 130 with a switch (not shown).
  • the measurement transistors 111 and 112, the selection transistors 121 and 122, the reference transistor 110, and the reference selection transistor 120 provided on the VDD wiring side can be provided as N-type transistors.
  • the measurement transistors 211 and 212, the selection transistors 221, 222, the reference transistor 210, and the reference selection transistor 220 provided on the VSS wiring side can be provided as P-type transistors, respectively.
  • the semiconductor device 12 can further increase the fluctuation of the oscillation frequency of the oscillation circuit 130 caused by the fluctuation of the threshold voltage Vth of the measurement transistors 111, 112, 211, 212.
  • the measurement transistor 111 whose gate is electrically connected to the antenna section 140 and the source are electrically connected to the gate of the measurement transistor 111.
  • the protection element 150 is a circuit element that has a high resistance value at a current or voltage within a predetermined range and a low resistance value at a current or voltage above a threshold value.
  • the protective element 150 has a low resistance value and can escape the accumulated electric charge. According to this, the protection element 150 can suppress the generation of PID in the measurement transistor 111.
  • the protection element 150 may be, for example, various semiconductor diodes.
  • the semiconductor device 12 compares the measurement transistor 111 provided with the protection element 150 with the measurement transistor not provided with the protection element 150, so that the PID suppression effect of the protection element 150 can be reduced. Can be evaluated.
  • the protective element 150 may be electrically connected to the gate of the measurement transistor 111 by a wiring in a layer above the antenna section 140.
  • the protective element 150 is not electrically connected to the measurement transistor 111 in the plasma process in which the antenna unit 140 functions as an antenna. Therefore, in the measurement transistor 111, PID is generated by the antenna unit 140.
  • the protection element 150 is electrically connected to the gate of the measurement transistor 111 by a wiring in a layer above the antenna section 140.
  • the protective element 150 can suppress the generation of PID using the wiring, the via, or the like in the upper layer of the antenna section 140 as an antenna.
  • the protection element 150 can suppress the PID to the measurement transistor 111 due to the via or wiring in the layer above the antenna section 140, and thus the measurement transistor 111 can generate only the PID by the antenna section 140. it can. Therefore, the semiconductor device 13 can evaluate the influence of the PID on the measurement transistor 111 by the antenna unit 140 with higher accuracy.
  • the measurement transistor 111A whose gate is electrically connected to the antenna section 140 and the source are electrically connected to the gate of the measurement transistor 111.
  • the body terminal of the measurement transistor 111A is electrically connected to the source side wiring of the measurement transistor 111A. Normally, the body terminal of the transistor is electrically connected to the VDD wiring or the VSS wiring, but it is also possible to electrically connect to the wiring on the source side of the transistor.
  • the semiconductor device 14 according to the fourth modification can detect the presence / absence of a PID by the antenna unit 140 and evaluate the size of the PID for such a measurement transistor 111A as well.
  • the measurement transistor 111A is provided on the N-type substrate.
  • the measurement transistor 111A is provided on the P-type substrate, a deep well region doped with N-type up to the deep region is formed to prevent a short circuit between the source and the body.
  • FIG. 9 is a flowchart showing an example of the operation of the semiconductor device 10 according to this embodiment.
  • the reference selection transistor 120 electrically connected to the gate of the reference transistor 110 is controlled to be on, and the selection transistor 121 electrically connected to the gate of the measurement transistor 111 is turned off. It is controlled (S101). As a result, the reference transistor 110 is electrically connected to the oscillation circuit 130.
  • the oscillation frequency of the oscillation circuit 130 is measured (S103). Thereby, the oscillation frequency of the oscillation circuit 130 when the transistor in which the PID is not generated is connected is measured.
  • the selection transistor 121 electrically connected to the gate of the measurement transistor 111 is controlled to be on, and the reference selection transistor 120 electrically connected to the gate of the reference transistor 110 is controlled to be off (S105). .
  • the measurement transistor 111 is electrically connected to the oscillation circuit 130.
  • the oscillation frequency of the oscillation circuit 130 is measured (S107). Thereby, the oscillation frequency of the oscillation circuit 130 when the transistor in which the PID is generated is connected is measured.
  • the threshold voltage Vth of the measurement transistor 111 changes due to the PID (S111). For example, when the difference between the detected oscillation frequencies is equal to or greater than a predetermined value, the variation in the oscillation frequency may be determined to be due to the variation in the threshold voltage Vth of the measurement transistor 111 due to PID.
  • the semiconductor device 10 By using the semiconductor device 10 according to the present embodiment, it is easy to determine whether PID is generated by the antenna unit 140 of the semiconductor device 10 or whether the threshold voltage of the measurement transistor 111 is changed by the PID of the antenna unit 140. Can be determined.
  • FIGS. 10 to 12 are block diagrams showing the configurations of electronic devices according to the first to third application examples.
  • the electronic device 1000 includes a control unit 101, a semiconductor device 10, a measurement unit 102, and a detection unit 103. It should be noted that some or all of the control unit 101, the measurement unit 102, and the detection unit 103 may be provided inside the semiconductor device 10.
  • the control unit 101 controls the on / off state of the selection transistor 121 and the reference selection transistor 120 of the semiconductor device 10 to control the electrical connection between the measurement transistor 111 and the reference transistor 110 and the oscillation circuit 130. .
  • the control unit 101 controls the on or off state of the selection transistor 121 of the semiconductor device 10 to electrically connect the plurality of antenna units 140 and the measurement transistor 111 having different antenna ratios to the oscillation circuit 130. To control.
  • the semiconductor device 10 outputs an AC output from each of the plurality of measurement transistors 111 having different antenna ratios or the oscillation circuit 130 electrically connected to the reference transistor 110.
  • the oscillation frequency of the AC output from the oscillation circuit 130 varies depending on each of the plurality of measurement transistors 111 electrically connected to the oscillation circuit 130 or the channel resistance of the reference transistor 110.
  • the semiconductor device 10 can convert the difference in the channel resistance of each of the plurality of measurement transistors 111 having different antenna ratios or the reference transistor 110 into the fluctuation of the oscillation frequency of the oscillation circuit 130.
  • the measuring unit 102 measures the oscillation frequency of the AC output from the oscillation circuit 130 of the semiconductor device 10.
  • the measurement unit 102 may be a measurement circuit provided inside the semiconductor device 10 or the electronic device 1000, or may be a tester provided outside the electronic device 1000.
  • the detection unit 103 detects whether there is a difference between the oscillation frequencies based on the oscillation frequency of the oscillation circuit 130 measured by the measurement unit 102. Specifically, the detection unit 103 compares the oscillation frequency of the oscillation circuit 130 to which the reference transistor 110 is connected with the oscillation frequency of the oscillation circuit 130 to which the measurement transistor 111 is connected. At this time, if the oscillation frequency of the oscillation circuit 130 to which the measurement transistor 111 is connected fluctuates from the oscillation frequency of the oscillation circuit 130 to which the reference transistor 110 is connected, the detection unit 103 detects that there is a difference in the oscillation frequencies. . The detection unit 103 may also detect that a PID has occurred in the electronic device 1000.
  • the semiconductor device 10 can detect whether or not the PID is generated in the internal transistor with a smaller area and a smaller number of terminals. Therefore, the semiconductor device 10 can reduce the process management cost of the electronic device 1000 according to the first application example.
  • an electronic device 1001 As shown in FIG. 11, an electronic device 1001 according to the second application example includes a control unit 101, a semiconductor device 10, a measurement unit 102, a detection unit 103, a processing unit 104, and a reference voltage control circuit 1201. A reference voltage generation circuit 1301 and a main body circuit 1101 are provided. It should be noted that some or all of the control unit 101, the measurement unit 102, and the detection unit 103 may be provided inside the semiconductor device 10.
  • control unit 101 the semiconductor device 10, the measurement unit 102, and the detection unit 103 are the same as those described in the first application example, so description thereof will be omitted here.
  • the processing unit 104 determines a process for suppressing the influence of the generated PID based on the presence or absence of the PID.
  • the processing unit 104 outputs an instruction to increase the reference voltage supplied to the main body circuit 1101 that executes the function of the electronic device 1001.
  • the threshold voltage Vth of the transistor rises. Therefore, at the design reference voltage of the electronic device 1001, the transistor may not be controlled to be in the ON state, or the current flowing through the transistor may decrease. There is. Therefore, the processing unit 104 instructs the processing for increasing the reference voltage supplied to the main body circuit 1101 so that the main body circuit 1101 can be driven as in the case where the PID did not occur.
  • the reference voltage control circuit 1201 controls the reference voltage generated by the reference voltage generation circuit 1301 based on the instruction from the processing unit 104. Specifically, the reference voltage control circuit 1201 controls the reference voltage generation circuit 1301 so as to increase the reference voltage supplied to the main body circuit 1101 based on the instruction of the processing unit 104. For example, the reference voltage control circuit 1201 may control the reference voltage generation circuit 1301 to raise the reference voltage by using a fuse or trimming.
  • the reference voltage generation circuit 1301 generates a reference voltage supplied to the main body circuit 1101.
  • the reference voltage generation circuit 1301 is a power supply circuit that generates a reference voltage having a voltage value based on the control of the reference voltage control circuit 1201.
  • the reference voltage generation circuit 1301 may generate a boosted reference voltage based on the control of the reference voltage control circuit 1201 so as to cancel the fluctuation of the threshold voltage Vth of the transistor due to the PID.
  • the main body circuit 1101 is a main circuit that is driven by the reference voltage supplied from the reference voltage generation circuit 1301 and executes the function of the electronic device 1001. Since the voltage value of the reference voltage supplied from the reference voltage generation circuit 1301 is controlled based on the presence / absence of PID, the main body circuit 1101 can be smoothly driven regardless of the presence / absence of PID.
  • an electronic device 1002 includes a control unit 101, a semiconductor device 10, a measurement unit 102, a detection unit 103, a processing unit 104, and a PID resistant block switching control circuit. 1202 and a main body circuit 1102 including a PID low withstand circuit 1302 and a PID high withstand circuit 1402. It should be noted that some or all of the control unit 101, the measurement unit 102, and the detection unit 103 may be provided inside the semiconductor device 10.
  • control unit 101 the semiconductor device 10, the measurement unit 102, and the detection unit 103 are the same as those described in the first application example, so description thereof will be omitted here.
  • the processing unit 104 determines a process for suppressing the influence of the generated PID based on the presence or absence of the PID.
  • the processing unit 104 outputs an instruction to switch the function executed by the PID low tolerance circuit 1302 in the main body circuit 1102 so that the PID high tolerance circuit 1402 executes. To do.
  • the threshold voltage Vth of the transistor rises. Therefore, at the reference voltage when the electronic device 1002 is designed, the transistor may not be controlled to be in the ON state or the current flowing through the transistor may decrease. There is.
  • the processing unit 104 instructs the main circuit 1102 to switch the circuits so that the PID high withstand circuit 1402 that is not easily influenced by the PID is used instead of the PID low withstand circuit 1302 that is greatly influenced by the PID. To do.
  • the PID resistant block switching control circuit 1202 controls switching of the connection between the PID low resistant circuit 1302 and the PID high resistant circuit 1402 in the main body circuit 1102 based on an instruction from the processing unit 104. Specifically, the PID resistant block switching control circuit 1202 switches the circuit connection from the PID low resistant circuit 1302 to the PID high resistant circuit 1402 based on an instruction from the processing unit 104. For example, the PID resistant block switching control circuit 1202 may switch the connection with the circuit in the main body circuit 1102 from the PID low resistant circuit 1302 to the PID high resistant circuit 1402 by using a fuse or a switching element.
  • the main body circuit 1102 is a main circuit that executes the function of the electronic device 1001, and includes a PID low tolerance circuit 1302 and a PID high tolerance circuit 1402.
  • the PID low tolerance circuit 1302 and the PID high tolerance circuit 1402 are a group of circuits that execute the same function, and which one is used is switched depending on the presence or absence of PID. Specifically, in the main body circuit 1102, the PID low tolerance circuit 1302 is used when the PID is not generated, and the PID high tolerance circuit 1402 is used when the PID is generated. According to this, the main body circuit 1102 can be smoothly driven regardless of the presence or absence of the PID.
  • FIG. 13 is a circuit diagram illustrating a structural example of the semiconductor device according to this embodiment.
  • the semiconductor device 20 includes an antenna section 140, a selection transistor 121, a measurement transistor 111, a reference selection transistor 120, a reference transistor 110, a load element 250, and an oscillator. And a circuit 230.
  • the sources of the measurement transistor 111 and the reference transistor 110 are electrically connected to the input of the oscillation circuit 230 and the load element 250, as compared with the semiconductor device 10 according to the first embodiment. The difference is that they are connected.
  • the load element 250 is an element that consumes power and is provided to control the voltage input to the oscillation circuit 230.
  • the load element 250 is a passive element having a predetermined resistance, and is provided between the sources of the measurement transistor 111 and the reference transistor 110 and the VSS wiring (or the ground wiring).
  • the load element 250 may be any passive element having a predetermined resistance, and may be, for example, a resistance element or a load transistor.
  • the oscillating circuit 230 is a voltage controlled oscillating circuit capable of controlling the oscillating frequency according to the magnitude of the input voltage.
  • the oscillator circuit 230 may be, for example, a voltage-controlled ring oscillator.
  • the potential difference between the VDD wiring and the VSS wiring is divided based on the channel resistance of the measurement transistor 111 or the reference transistor 110 and the resistance value of the load element 250, A voltage according to the channel resistance of the measurement transistor 111 or the reference transistor 110 is input to the oscillation circuit 230. That is, in the semiconductor device 20, by connecting the load element 250 having a predetermined resistance and the oscillation circuit 230 in parallel, the voltage based on the fluctuation of the channel resistance of the measurement transistor 111 can be input to the oscillation circuit 230. it can. According to this, in the semiconductor device 20, the fluctuation of the channel resistance of the measurement transistor 111 can be detected as the fluctuation of the oscillation frequency of the oscillation circuit 230.
  • the oscillation circuit 130 since the potential difference between the VDD wiring and the VSS wiring is shared by the measurement transistor 111 and the oscillation circuit 130, when the potential difference between the VDD wiring and the VSS wiring is small, The voltage applied to the oscillator circuit 130 becomes too small. In such a case, the oscillation circuit 130 becomes difficult to oscillate. In order to increase the oscillation frequency of the oscillator circuit 130, it is conceivable to simplify the configuration of the oscillator circuit 130 (for example, reduce the number of inverters in the ring oscillator). In such a case, the oscillator circuit is The accuracy of 130 is reduced.
  • the oscillation circuit 130 when the oscillation circuit 130 starts to oscillate, power is consumed in the oscillation circuit 130 due to the parasitic capacitance, so that the voltage applied to the oscillation circuit 130 gradually increases. Become.
  • the voltage applied to the oscillation circuit 130 stabilizes, and it takes time until the oscillation frequency of the oscillation circuit 130 stabilizes. Therefore, it takes time to detect the presence or absence of the PID. It will cost you.
  • the oscillation frequency of the oscillation circuit 230 is controlled by the input voltage, it is possible to apply the entire potential difference between the VDD wiring and the VSS wiring to the oscillation circuit 230. it can.
  • the voltage input to the oscillation circuit 230 is determined by the channel resistance of the measurement transistor 111 or the reference transistor 110 and the resistance value of the load element 250. This shortens the time until the voltage input to the oscillation circuit 230 stabilizes, and thus the semiconductor device 20 can shorten the time required to detect the presence or absence of the PID.
  • FIG. 14 is a circuit diagram showing a more specific circuit structure of the semiconductor device 20 according to the present embodiment
  • FIG. 15 is a circuit diagram showing a more specific circuit structure of the oscillator circuit 230.
  • the semiconductor device 20 includes a measurement transistor 111 whose gate is electrically connected to the antenna unit 140, and a reference transistor 110 whose gate is not electrically connected to the antenna unit 140. .
  • the sources of the measurement transistor 111 and the reference transistor 110 are connected in parallel to a load element 250 composed of a load transistor and an oscillation circuit 230 which is a voltage controlled ring oscillator. As a result, the potential difference between the VDD wiring and the VSS wiring is applied to the oscillation circuit 230. Further, since the divided voltage corresponding to the channel resistance of the measurement transistor 111 or the reference transistor 110 is input to the oscillation circuit 230, an alternating current having an oscillation frequency corresponding to the channel resistance is output.
  • the oscillator circuit 230 may have a circuit structure as shown in FIG.
  • the oscillator circuit 230 is, for example, a ring oscillator in which NOT gates (inverters) are connected in an odd number of stages (for example, 101 stages) in a ring shape.
  • the oscillator circuit 230 uses the N-type transistor and the P-type transistor complementarily to apply a potential difference based on the potential difference Vd between the VDD wiring and the VSS wiring and the input voltage Vin to each of the internal NOT gates. can do. Thereby, the oscillation circuit 230 can control the oscillation frequency of the AC output based on the magnitude of the input voltage.
  • the selection transistor 121 and the reference selection transistor 120 are electrically connected to the gates of the measurement transistor 111 and the reference transistor 110, respectively.
  • a common switch 260 is electrically connected to the gates of the selection transistor 121 and the reference selection transistor 120, and the gates of the selection transistor 121 and the reference selection transistor 120 are electrically connected to another power supply via the switch 260. To be done.
  • a logic circuit including NOT gates (inverters) 281, 280 and NAND gates 271, 270 is electrically connected to the sources or drains of the selection transistor 121 and the reference selection transistor 120.
  • the logic circuit including the NOT gates 281, 280 and the NAND gates 271, 270 turns on the measurement transistor 111 via the selection transistor 121. Control the state. Further, when the PID_SEL terminal is L (Low) and the EN terminal is H (High), the logic circuit controls the reference transistor 110 to the ON state via the reference selection transistor 120. Further, when the EN terminal is L (Low), the logic circuit controls the measurement transistor 111 and the reference transistor 110 to be in the off state regardless of whether the PID_SEL terminal is H (High) or L (Low).
  • the semiconductor device 20 it is possible to detect the presence or absence of PID with high accuracy even when the power supply voltage is low. Further, according to the semiconductor device 20, it is possible to detect the presence or absence of the PID in a shorter time.
  • the semiconductor device 20 according to the second embodiment is different from the semiconductor device 10 according to the first embodiment in that the sources of the measurement transistor 111 and the reference transistor 110 are electrically connected to the input of the load element 250 and the oscillation circuit 230. The difference is that it is connected to. Therefore, each of the modification and application of the semiconductor device 10 described in the first embodiment can be similarly applied to the semiconductor device 20 according to the second embodiment.
  • the variation amount of the channel resistance R1 or the threshold voltage Vth due to the PID can be calculated by a simpler method. Is possible.
  • the source formed by the measurement transistor 111 and the reference transistor 110 is used so as to use a linear region (also referred to as a region that can be linearly approximated) in the frequency characteristic of the oscillation circuit 130. It is necessary to process the voltage obtained from the follower circuit.
  • a semiconductor device a detection method, an electronic device, and a control method for the electronic device, which can realize a simpler method of converting the oscillation frequency f into a voltage value, will be described below with examples.
  • a circuit that processes a voltage in a region where linear approximation is possible will be referred to as an “adjustment circuit”.
  • FIG. 16 is a graph showing the frequency characteristic of the oscillation circuit.
  • the oscillation frequency exponentially increases in response to an increase in applied voltage in a region where the voltage value is low (for example, a region below 0.4 V in FIG. 16).
  • the oscillation frequency rises while maintaining an approximately constant slope with respect to the increase in the applied voltage.
  • the linearity between the applied voltage and the oscillation frequency collapses, and the oscillation occurs in response to the increase in the applied voltage.
  • the frequency approaches the upper limit.
  • the manufacturing variation (also referred to as ⁇ Vth) of the threshold voltage Vth of the transistor formed in the semiconductor device is 20 mV and the shift amount (also referred to as PID) of the threshold voltage Vth due to the PID is 50 mV.
  • the range Q1 of variations in the threshold voltage Vth of the transistors included in the device, that is, the voltage range Q1 used is 70 mV.
  • the oscillation frequency f of the oscillation circuit 130 is specified by multiplying the voltage Vin input to the source follower circuit by a fixed coefficient. I can't.
  • the fluctuation range of the output voltage Vout from the source follower circuit is narrowed by using the adjustment circuit.
  • the linearity of the oscillation frequency f with respect to the voltage input to the oscillation circuit 130 (that is, the output voltage Vout from the source follower circuit) is increased. Therefore, the oscillation is performed by multiplying the input voltage Vin by a fixed coefficient. It is possible to specify the oscillation frequency f of the circuit 130.
  • the linearity of the oscillation frequency f with respect to the output voltage Vout is increased by narrowing the voltage range Q1 to be used to 35 mV, which is half of 70 mV. Therefore, the oscillation frequency obtained by multiplying the input voltage Vin by a coefficient. It is possible to improve the accuracy of f.
  • the adjustment circuit according to the present embodiment can also have a function of shifting the variation range of the output voltage Vout from the source follower circuit.
  • the oscillation circuit 130 is obtained. It is possible to more accurately specify the oscillation frequency f of the input voltage Vin.
  • the adjustment circuit according to the present embodiment has the roles of limiting the variation range of the output voltage Vout from the source follower circuit and shifting the variation range of the output voltage Vout to a desired range. be able to.
  • limiting the variation range of the output voltage Vout means adjusting the voltage sensitivity of the source follower circuit. That is, as indicated by a straight line L11 in FIG. 17, the slope of the output voltage Vout output from the source follower circuit is normally proportional to the input voltage Vin to the gate of the transistor forming the source follower circuit. Note that FIG. 17 is a graph showing the relationship between the input voltage and the output voltage in the source follower circuit.
  • the voltage sensitivity of the source follower circuit is adjusted by providing an adjustment circuit.
  • the voltage sensitivity of the source follower circuit is adjusted so that the slope of the output voltage Vout with respect to the input voltage Vin is half the slope of the straight line L11 (corresponding to the straight line L12).
  • the fluctuation range of the output voltage Vout with respect to the fluctuation range ( ⁇ Vth + PID) of the input voltage Vin can be reduced to a fluctuation range Q12 that is half the original fluctuation range Q11. Therefore, the input voltage Vin is multiplied by a coefficient. This makes it possible to increase the accuracy of the oscillation frequency f obtained.
  • FIG. 18 is a diagram for explaining the shift of the voltage range used by the adjustment circuit according to the present embodiment
  • FIG. 19 is a relationship between the variation range before and after the shift and the frequency characteristic by the adjustment circuit according to the present embodiment. It is a graph which shows.
  • the linearity of the frequency characteristic of the voltage (output voltage Vout) input to the oscillation circuit 130 is secured. It becomes possible to shift to the variation range Q13 within the region. Thereby, the oscillation frequency f of the oscillation circuit 130 can be specified more accurately from the input voltage Vin.
  • the adjustment circuit according to the present embodiment does not need to have both the function of limiting the voltage fluctuation range of the source follower circuit and the function of shifting the voltage range to be used, and may have either function. Good.
  • the present invention is not limited to this, and the high voltage region It is also possible to design the adjustment circuit so as to shift the fluctuation range within (for example, a region larger than the predetermined voltage value referred to in the description of FIG. 16) to the low voltage side.
  • FIG. 20 is a diagram for explaining the output voltage from the source follower circuit.
  • the gate-source voltage Vgs of the reference transistor 110 / measurement transistor 111 is a voltage obtained by subtracting the output voltage Vout0 from the input voltage Vin, as shown in the following equation (9).
  • the drain-source voltage Vds of the reference transistor 110 / measurement transistor 111 is a voltage obtained by subtracting the output voltage Vout0 from the power supply voltage VDD as shown in the following expression (10).
  • the voltage obtained by subtracting the threshold voltage Vth of the reference transistor 110 / measurement transistor 111 and the drain-source voltage Vds from the gate-source voltage Vgs is less than zero is the following: As shown in Expression (11), the voltage obtained by subtracting the threshold voltage Vth and the power supply voltage VDD from the input voltage Vin needs to be less than zero.
  • the current Ids1 flowing between the drain and the source of the reference transistor 110 / measurement transistor 111 can be obtained from the following equation (12).
  • ⁇ 1 is the gain of the reference transistor 110 / measurement transistor 111.
  • the output voltage Vout0 can be obtained by the following equation (13).
  • FIG. 21 is a circuit diagram showing a schematic configuration example of the adjustment circuit according to the first specific example of the present embodiment.
  • the adjusting circuit is configured using the limiting circuit 361 that limits the variation range of the output voltage Vout0 will be described as an example.
  • the limiting circuit 361 includes a load transistor 3611 whose gate and drain are short-circuited.
  • the drain and gate of the load transistor 3611 are connected to the sources of the reference transistor 110 and the measurement transistor 111, and the sources are connected to the ground voltage VSS.
  • the saturation condition of the load transistor 3611 is expressed by the following equation (14).
  • a current Ids1 flowing between the drain and source of the reference transistor 110 / measurement transistor 111 is obtained from the following equation (15)
  • a current Ids3 flowing between the drain and source of the load transistor 3611 is obtained by the following equation (16). Required from.
  • the output voltage Vout0 is reduced to about 1/2 as compared with the example shown in FIG. 20, as represented by the following formula (18). This indicates that the variation range of the output voltage Vout0 is limited to approximately half.
  • the output voltage Vout0 is input to the oscillator circuit 130.
  • FIG. 22 is a circuit diagram showing a schematic configuration example of the adjustment circuit according to the second specific example of the present embodiment.
  • the adjustment circuit is configured using the shift circuit 362 that shifts the variation range of the output voltage Vout will be described as an example.
  • the shift circuit 362 includes a P-type first transistor 3621 and an N-type second transistor 3622 which are connected in series, and a P-type first transistor 3621 which is also connected in series.
  • the three-transistor 3623 and the N-type fourth transistor 3624 are connected in parallel between the power supply voltage VDD and the ground voltage VSS.
  • the shift circuit 362 has a configuration in which two CMOS (Complementary Metal-Oxide-Semiconductor) circuits (hereinafter, referred to as CMOS analog inverting circuits) each including a P-type transistor and an N-type transistor connected in series are connected in series.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the drains of the first transistor 3621 and the second transistor 3622 are connected to each other.
  • the drains of the third transistor 3623 and the fourth transistor 3624 are connected to each other.
  • the output voltage Vout from the source follower circuit is applied to the gate of the second transistor 3622.
  • the gate of the first transistor 3621 is connected to the drain of the first transistor 3621 and the drain of the second transistor 3622 as well as to the gate of the third transistor 3623.
  • the drain of the third transistor 3623 and the drain of the fourth transistor 3624 are connected to the gate of the fourth transistor 3624 and also to a circuit in the subsequent stage (for example, the limiting circuit 361 (or the oscillation circuit 130)).
  • the on-resistance of the P-type transistor (the first transistor 3621 or the third transistor 3623) and the N-type transistor (the second transistor 3622 or the fourth transistor 3624) connected in series are used. It is possible to control the voltage value of the voltage output to the subsequent stage by controlling the ratio with the on resistance of the.
  • FIG. 23 is a diagram for explaining the shift of the output voltage when the ratio of the ON resistance of the P-type transistor and the ON resistance of the N-type transistor in the shift circuit is controlled.
  • a broken line L20 indicates that the ON resistance of the P-type transistor (the first transistor 3621 or the third transistor 3623) and the ON resistance of the N-type transistor (the second transistor 3622 or the fourth transistor 3624) have the same resistance value.
  • the voltage value of the voltage V1 or V2 (corresponding to the output voltage Vout1 from the shift circuit 362) output to the subsequent stage is shown.
  • the CMOS analog inversion circuit composed of the P-type transistor and the N-type transistor connected in series is formed as one stage or an odd number stage, as shown in (a) and (b) of FIG.
  • the voltage (for example, the voltage V1 in the examples shown in FIGS. 22 and 24) output to the output terminal has a voltage value inverted with respect to the input voltage Vin. Therefore, in the present embodiment, the CMOS analog inversion circuit composed of the P-type transistor and the N-type transistor has two stages or even stages, so that the output voltage can be changed as shown in (c) of FIG. Are again inverted (in the example shown in FIGS. 22 and 24, for example, voltage V2).
  • the voltage value of the output voltage Vout1 is increased, and when the oscillation frequency f is desired to be decreased, the voltage value of the output voltage Vout1 is reduced.
  • the on-resistances of the second transistor 3622 and the third transistor 3623 which are diagonally located are decreased. At that time, the on resistances of the first transistor 3621 and the fourth transistor 3624 which are diagonally opposite to each other may be increased.
  • the on resistance of the second transistor 3622 and the third transistor 3623 is increased. At that time, on-resistances of the first transistor 3621 and the fourth transistor 3624 may be reduced.
  • a method of adjusting the gate length (L length) or gate width (W length) of each transistor, or adjusting the number of Fingers of each transistor may be adopted.
  • FIG. 26 is a circuit diagram showing a schematic configuration example of the shift circuit 362 when the number of Fingers of each of the first to fourth transistors 3621 to 3624 is 2.
  • the first transistor 3621 includes two transistors 3621a and 3621b
  • the second transistor 3622 includes two transistors 3622a and 3622b
  • the third transistor 3623 includes two transistors 3623a and 3623b.
  • the fourth transistor 3624 is composed of two transistors 3624a and 3624b.
  • FIG. 27 is a graph showing an example of the output voltage output from the shift circuit when the number of Fingers of each of the first to fourth transistors is switched.
  • broken lines ⁇ 0 indicate the case where the number of Fingers of each of the first to fourth transistors 3621 to 3624 is 1.
  • a curve P1 shows a case where the total number of fingers of the second transistor 3622 and the third transistor 3623 is 3, and a total number of fingers of the first transistor 3621 and the fourth transistor 3624 is 2, and the curve P2 is A case where the total number of Fingers of the second transistor 3622 and the third transistor 3623 is 3 and the total number of Fingers of the first transistor 3621 and the fourth transistor 3624 is 1 is shown, and the curve P3 shows the second transistor 3622 and the third transistor 3622.
  • a curve P4 indicates a total number of fingers of the second transistor 3622 and the third transistor 3623. Finger Was a 4 shows a case where the total Finger number of the first transistor 3621 and the fourth transistor 3624 is 1.
  • the curve M1 shows a case where the total number of fingers of the second transistor 3622 and the third transistor 3623 is 2, and the total number of fingers of the first transistor 3621 and the fourth transistor 3624 is 3, and the curve M2 is A case where the total number of fingers of the second transistor 3622 and the third transistor 3623 is 1 and the total number of fingers of the first transistor 3621 and the fourth transistor 3624 is 3 is shown, and the curve M3 shows the second transistor 3622 and the third transistor 3622. The case where the total number of fingers of the three-transistor 3623 is 2 and the total number of fingers of the first transistor 3621 and the fourth transistor 3624 is 4 is shown, and the curve M4 indicates the total number of fingers of the second transistor 3622 and the third transistor 3623. Finge The number is 1, which shows the case of the first transistor 3621 and the total Finger number 4 of the fourth transistor 3624.
  • FIG. 28 is a circuit diagram showing a schematic configuration example of the adjustment circuit according to the third specific example of the present embodiment.
  • the adjustment circuit 360 according to the third specific example has a configuration in which a limiting circuit 361 and a shift circuit 362 are connected in series to a source follower circuit configured by the measurement transistor 111 and the reference transistor 110. May have.
  • the shift circuit 362 may be formed of a resistance element 3625.
  • the output voltage Vout0 can be shifted to the high voltage side. Note that when the output voltage is shifted from Vout0 to the low voltage side, the resistance element 3625 may be provided on the drain side of the source follower circuit.
  • FIG. 29 is a circuit diagram showing a schematic configuration example of the adjustment circuit according to the fourth specific example of the present embodiment.
  • the shift circuit 362 has two transistors 3626 and 3627 and a constant current circuit 3628. And a configuration replaced with a circuit configuration including.
  • the two transistors 3626 and 3627 form a current mirror circuit by connecting their gates to the drain of one transistor 3627.
  • the drain of the transistor 3627 is connected to the constant current circuit 3628.
  • one transistor 3626 forming the current mirror circuit functions so as to limit the current flowing in the source follower circuit. Therefore, by controlling the current flowing through the constant current circuit 3628, the output voltage Vout0 can be shifted to the high voltage side.
  • the shift circuit 362 may be provided on the drain side of the source follower circuit.
  • the output voltage Vout0 can also be shifted by adjusting the ratio of the ON resistances of the measurement transistor 111 or the reference transistor 110 and the load transistor 3611.
  • a method of adjusting the gate length (L length) or gate width (W length) of each transistor or adjusting the number of fingers of each transistor may be adopted. .
  • the limiting circuit 361 and the shift circuit 362 may be the same as the limiting circuit 361 and the shift circuit 362 illustrated in the description of the adjustment circuit 360 described above.
  • FIG. 30 is a circuit diagram illustrating a structural example of the semiconductor device according to the first example of the present embodiment.
  • the semiconductor device 30-1 according to the first example has, for example, the same configuration as the semiconductor device 10 described in the first embodiment with reference to FIG. 3 and has a measurement transistor 111 and a reference transistor 110. Is provided with an adjusting circuit 360 including a limiting circuit 361 on the source side of the source follower circuit.
  • FIG. 31 is a circuit diagram illustrating a structural example of the semiconductor device according to the second example of the present embodiment.
  • the adjusting circuit 360 including the limiting circuit 361 is connected to the oscillation circuit 130 and the ground.
  • a structure provided between the voltage VSS and the voltage VSS is provided.
  • FIG. 32 is a circuit diagram illustrating a structural example of the semiconductor device according to the third example of the present embodiment.
  • the adjustment circuit 360 including the limiting circuit 361 has the drain of the source follower circuit.
  • the structure provided on the side is provided.
  • FIG. 33 is a circuit diagram illustrating a structural example of the semiconductor device according to the fourth example of the present embodiment.
  • the oscillation circuit 130 is provided between the adjustment circuit 360 and the power supply voltage VDD.
  • FIG. 34 is a circuit diagram illustrating a structural example of the semiconductor device according to the fifth example of the present embodiment.
  • the semiconductor device 30-5 according to the fifth example has, for example, the same configuration as the semiconductor device 10 described with reference to FIG. 3 in the first embodiment and has a measurement transistor 111 and a reference transistor 110.
  • the shift circuit 362 is connected to the source side of the source follower circuit configured by and the limiting circuit 361 is connected to the output of the shift circuit 362.
  • FIG. 35 is a circuit diagram illustrating a structural example of the semiconductor device according to the sixth example of the present embodiment.
  • the limiting circuit 361 is connected to the drain side of the source follower circuit, It has a structure in which the oscillation circuit 130 is connected to the output of the shift circuit 362.
  • the present invention is not limited to this. That is, in the present embodiment, the measurement transistor 111 and the reference transistor 110 can be configured by P-type transistors. In that case, for example, in the structures described in the first to sixth examples, the power supply voltage VDD and the ground voltage VSS are exchanged.
  • FIG. 36 is a diagram showing a circuit configuration of a semiconductor device used for executing this demonstration experiment.
  • FIG. 37 is a graph showing the results obtained by this demonstration experiment.
  • the adjustment circuit 360 is provided on the source side of the source follower circuit configured by the measurement transistor 111 and the reference transistor 110 was used.
  • the adjusting circuit 360 the limiting circuit 361 according to the first specific example described with reference to FIG. 21 is used.
  • the output voltage Vout output from the source follower circuit is input to the oscillation circuit 130.
  • the oscillation frequency of the oscillation circuit 130 was measured via the output pad 391.
  • a ring oscillator is used as the oscillator circuit 130.
  • the output of the source follower circuit was branched and connected to the output pad 392 via the switch 380.
  • the switch 380 is turned on with the enable signal EN input to the oscillation circuit 130 turned off, so that the source follower circuit when the voltage Vg1 is applied to the measurement transistor 111 is turned on. From the source follower circuit when the voltage Vg2 is applied to the reference transistor 110 (the output voltage Vout1 is referred to as the output voltage Vout1). It was measured directly via. Further, in this experiment, by turning on the state enable signal EN with the switch 380 turned off, the oscillation frequency F1 of the oscillation circuit 130 when the voltage Vg1 is applied to the measurement transistor 111 and the voltage Vg2 to the reference transistor 110 are set. The oscillation frequency F2 of the oscillation circuit 130 when applied was also measured via the output pad 391.
  • the broken line plots the value obtained by subtracting the oscillation frequency F1 from the oscillation frequency F2 and multiplying by a predetermined proportional multiplier
  • the solid line plots the value obtained by subtracting the output voltage Vout1 from the output voltage Vout2. It is a thing. As can be seen from FIG. 37, the value obtained by subtracting the oscillation frequency F1 from the oscillation frequency F2 and multiplying it by a predetermined proportional multiplier and the value obtained by subtracting the output voltage Vout1 from the output voltage Vout2 are substantially the same. This indicates that the variation of the output voltage Vout can be obtained by multiplying the frequency difference by a predetermined proportional multiplier.
  • the output voltage Vout2 when the voltage Vg2 is applied to the reference transistor 110 can be obtained by the following equation (19), and the output voltage Vout1 when the voltage Vg1 is applied to the measurement transistor 111 is obtained by the following equation (20). be able to.
  • the design value of the threshold voltage of each transistor is Vth
  • the variation of the threshold voltage Vth1 of the measurement transistor 111 is ⁇ Vth1
  • the variation of the threshold voltage Vth2 of the reference transistor 110 is ⁇ Vth2
  • the threshold voltage Vth1 due to damage from the antenna is
  • the shift amount is ⁇ PID
  • the threshold voltage Vth2 of the reference transistor 110 is expressed by the following equation (21)
  • the threshold voltage Vth1 of the measurement transistor 111 is expressed by the following equation (22).
  • the output voltage Vout is input to the oscillation circuit 130 and converted into the oscillation frequency f.
  • the oscillation frequency f at the output voltage Vout2 is F2
  • the oscillation frequency f at the output voltage Vout1 is F1. Further, the oscillation frequency f can be changed to a voltage value by the function G (f) as shown in the following equations (24) and (25).
  • the threshold voltages Vth1 and Vth2 can be approximated by the following equation (26). it can.
  • the difference between the threshold voltage Vth2 of the reference transistor 110 and the threshold voltage Vth1 of the measurement transistor 111, that is, the shift amount ⁇ PID of the threshold voltage Vth1 due to damage from the antenna can be obtained by the following equation (27). Is.
  • mismatch component ( ⁇ Vth1- ⁇ Vth2) remains in the equation (27), since this mismatch component is a completely random value, it is possible to measure a sufficient number of samples and take the average thereof. , Can be reduced to a negligible level.
  • FIG. 38 is a graph showing an example of the voltage value of the mismatch component when the antenna is damaged and when it is not damaged.
  • the black circles indicate the threshold voltage Vth when the antenna is not damaged
  • the white circles indicate the threshold voltage when the antenna is damaged.
  • the average value of the threshold voltage Vth was ⁇ 0.0004 [V] when the antenna was not damaged, whereas the threshold value Vth was the threshold value when the antenna was damaged.
  • the average value of the voltage Vth was 0.039 [V]. This indicates that the threshold voltage Vth of the measurement transistor 111 is shifted by 0.039 V on average due to damage from the antenna.
  • the semiconductor device, the detection method, the electronic device, and the semiconductor device capable of calculating the variation amount of the channel resistance R1 or the threshold voltage Vth due to the PID by the simple method using the linear approximation.
  • An electronic device control method is realized.
  • the effects described in the present specification are merely explanatory or exemplifying ones, and are not limiting. That is, the technique according to the present disclosure may have other effects that are apparent to those skilled in the art from the description of the present specification, in addition to or instead of the above effects.
  • At least one or more measurement transistors whose antenna part that functions as an antenna in the plasma process is electrically connected to the gate;
  • a selection transistor in which a source is electrically connected in parallel to the antenna unit to the gate of the measurement transistor,
  • An oscillation circuit electrically connected to the source of the measurement transistor, the oscillation frequency of which varies depending on the threshold voltage of the measurement transistor,
  • a semiconductor device comprising: (2) The oscillation circuit is provided between the VDD wiring and the VSS wiring, The semiconductor device according to (1), wherein the measurement transistor is provided between the oscillation circuit and the VDD wiring or the VSS wiring. (3) The semiconductor device according to (2), wherein the oscillation circuit is a ring oscillator.
  • the oscillating circuit is an oscillating circuit in which an output oscillating frequency varies depending on an input voltage
  • the measurement transistor and the selection transistor are transistors of the same conductivity type.
  • a plurality of the measurement transistors are provided, The measurement transistor provided on the VDD wiring side of the oscillation circuit is an N-type transistor, and the measurement transistor provided on the VSS wiring side of the oscillation circuit is a P-type transistor.
  • a plurality of the measurement transistors are provided, The semiconductor device according to any one of (1) to (7), wherein the area ratios of the antenna section and the gate are different from each other in each of the plurality of measurement transistors. (9) The semiconductor device according to any one of (1) to (8), wherein a protective element is further electrically connected to the gate of the measurement transistor. (10) The selection transistor is electrically connected to the measurement transistor with a wiring in a layer higher than the antenna section, The semiconductor device according to any one of (1) to (9), wherein a protective element is electrically connected to the wiring. (11) The semiconductor device according to any one of (1) to (10), wherein the body of the measurement transistor is electrically connected to the source of the measurement transistor.
  • the semiconductor device according to (13), wherein the adjustment circuit is connected to at least one of the source and the drain of the measurement transistor.
  • the adjustment circuit includes a resistance element.
  • the semiconductor device according to (13) or (14), wherein the adjustment circuit includes a CMOS (Complementary Metal-Oxide-Semiconductor) element.
  • the oscillating circuit is an oscillating circuit in which the output oscillating frequency fluctuates according to the voltage value of the input voltage, The input of the oscillator circuit is electrically connected to the source of the measurement transistor in parallel with a load element, The semiconductor device according to any one of (13) to (16).
  • At least one measurement transistor in which an antenna section that functions as an antenna in a plasma process is electrically connected to a gate, and a selection transistor in which a source is electrically connected to the gate of the measurement transistor in parallel with the antenna section.
  • an oscillation circuit electrically connected to the source of the measurement transistor, the oscillation frequency of which varies depending on the threshold voltage of the measurement transistor, and the selection transistor of the semiconductor device is controlled to be in an ON state.
  • the Measuring the oscillation frequency of the oscillation circuit when the measurement transistor is in the ON state and based on the measured oscillation frequency, the presence or absence of a difference between the threshold voltage of the measurement transistor and the ideal value of the threshold voltage.
  • a detection method including. (19) At least one measurement transistor in which an antenna section that functions as an antenna in a plasma process is electrically connected to a gate, and a selection transistor in which a source is electrically connected to the gate of the measurement transistor in parallel with the antenna section.
  • a semiconductor device electrically connected to the source of the measurement transistor and having an oscillation circuit whose oscillation frequency varies depending on the threshold voltage of the measurement transistor,
  • a control unit for controlling the on or off state of the measurement transistor,
  • a measuring unit that measures the oscillation frequency of the oscillation circuit when the measurement transistor is in the ON state;
  • a detection unit for detecting the presence or absence of a difference between the ideal value of the threshold voltage,
  • a processing unit that performs a process of correcting the influence of the plasma process,
  • An electronic device comprising: (20) At least one measurement transistor in which an antenna section that functions as an antenna in a plasma process is electrically connected to a gate, and a selection transistor in which a source is electrically connected to the gate of the measurement transistor in parallel with the antenna section.
  • an oscillation circuit electrically connected to the source of the measurement transistor, the oscillation frequency of which varies depending on the threshold voltage of the measurement transistor, and the selection transistor of an electronic device including a semiconductor device is controlled to be turned on. Controlling the measurement transistor to be in an ON state, Measuring the oscillation frequency of the oscillation circuit when the measurement transistor is in the ON state, and based on the measured oscillation frequency, the presence or absence of a difference between the threshold voltage of the measurement transistor and the ideal value of the threshold voltage. To detect, Performing control to correct the effect of the plasma process when the difference is detected;
  • a method for controlling an electronic device including:

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Abstract

発振回路を用いてより高い精度でＰＩＤの影響を測定する。プラズマプロセスにてアンテナとして機能するアンテナ部（１４０）がゲートに電気的に接続された少なくとも１以上の測定トランジスタ（１１１）と、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタ（１２１）と、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路（１３０）と、を備える、半導体装置。

Description

半導体装置、検出方法、電子機器及び電子機器の制御方法
　本開示は、半導体装置、検出方法、電子機器及び電子機器の制御方法に関する。
　半導体装置の製造工程で用いられるプラズマプロセスでは、電界効果トランジスタ（Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）にＰＩＤ（Ｐｌａｓｍａ　（Ｐｒｏｃｅｓｓ）　Ｉｎｄｕｃｅｄ　Ｄａｍａｇｅ）と呼ばれるダメージが発生することが知られている。
　ＰＩＤは、ＦＥＴのゲートに接続された配線又はビアがプラズマプロセス中にアンテナとして機能することで、プラズマ中のチャージがアンテナに集められ、ＦＥＴのゲート絶縁膜に電流として流入することにより発生する。ＰＩＤは、ゲート絶縁膜と半導体基板との界面に、又はゲート絶縁膜中に欠陥又はキャリアトラップ準位を発生させることで、ＦＥＴの閾値電圧及びゲートリークに影響を与えてしまう。
　ＰＩＤによりＦＥＴの閾値電圧が変動し、設計時に考慮されたばらつきの範囲から乖離した場合、該ＦＥＴを含む半導体装置の動作に影響が生じてしまう。そのため、半導体装置では、ＰＩＤが閾値電圧及びゲートリークに及ぼす影響を正確に測定し、測定した結果に基づいて、プロセス条件、デバイス構造、及び回路設計などに反映させることが重要である。
　そこで、ＰＩＤの影響を正確に測定するために、半導体装置の内部にＰＩＤの影響を測定するための測定回路（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ：ＴＥＧとも称される）を配置することが行われている。
　このような測定回路としては、ゲート及び該ゲートに接続するアンテナ部（すなわち、プラズマプロセスにおいてアンテナとして機能する配線又はビア）の面積比が互いに異なる複数のＦＥＴと、複数のＦＥＴのゲート、ソース、ドレイン及び半導体基板の各端子に配線で接続されたパッドと、を備える構造が例示される。測定回路では、各ＦＥＴのゲート電圧－ドレイン電流の特性を測定し、各ＦＥＴの閾値電圧を導出することで、アンテナ部によるＰＩＤの影響をアンテナ部及びゲートの面積比ごとに評価することができる。
　一方、下記の非特許文献１に記載されるように、リングオシレータを用いてＦＥＴの特性をモニタリングする技術が考案されている。具体的には、非特許文献１に記載された技術では、リングオシレータと、ＶＤＤ配線又はＶＳＳ配線との間にＦＥＴを設けることで、リングオシレータの発振周波数から該ＦＥＴの特性をモニタリングしている。
Kelin　J.　Kuhn　etc.　,　"Process　Technology　Variation"　IEEE　TRANSACTIONS　ON　ELECTRON　DEVICES　VOL.　58　NO.　8,　AUGAST　2011
　しかし、ＰＩＤの影響を評価する測定回路に非特許文献１に記載された構造を適用することについては、十分に検討されていない。そのため、発振回路を用いてＰＩＤの影響を評価する測定回路の具体的な構造の検討が求められていた。
　そこで、本開示では、発振回路を用いてより高い精度でＰＩＤの影響を測定することが可能な、新規かつ改良された半導体装置を提案する。
　本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える、半導体装置が提供される。
　また、本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える半導体装置の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、を含む、検出方法が提供される。
　また、本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置と、前記選択トランジスタのオン又はオフ状態を制御することで、前記測定トランジスタのオン又はオフ状態を制御する制御部と、前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定する測定部と、測定された前記発振周波数の各々に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出する検出部と、前記検出部にて前記差分が検出された場合、前記プラズマプロセスによる影響を補正する処理を行う処理部と、を備える、電子機器が提供される。
　また、本開示によれば、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置を備える電子機器の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、前記差分が検出された場合、前記プラズマプロセスによる影響を補正する制御を行うことと、を含む、電子機器の制御方法が提供される。
プラズマプロセスにおけるＰＩＤの発生を説明する説明図である。 プラズマプロセスにおけるＰＩＤの発生を説明する説明図である。 ＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す説明図である。 ＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す説明図である。 ＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す説明図である。 本開示の第１の実施形態に係る半導体装置の構造例を説明する回路図である。 同実施形態に係る半導体装置のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。 測定トランジスタのゲートに保護素子を設けることにより、ＰＩＤの発生を抑制した場合の検出結果を示すグラフ図である。 プラズマプロセスにて意図的にＰＩＤを発生させた場合の検出結果を示すグラフ図である。 比較例に係る半導体装置の構造例を説明する回路図である。 比較例に係る半導体装置のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。 第１の変形例に係る半導体装置の構造例を示す回路図である。 第２の変形例に係る半導体装置の構造例を示す回路図である。 第３の変形例に係る半導体装置の構造例を示す回路図である。 第４の変形例に係る半導体装置の構造例を示す回路図である。 同実施形態に係る半導体装置の動作の一例を示すフローチャート図である。 第１の適用例に係る電子機器の構成を示すブロック図である。 第２の適用例に係る電子機器の構成を示すブロック図である。 第３の適用例に係る電子機器の構成を示すブロック図である。 本開示の第２の実施形態に係る半導体装置の構造例を説明する回路図である。 同実施形態に係る半導体装置のより具体的な回路構造を示す回路図である。 発振回路のより具体的な回路構造を示す回路図である。 発振回路の周波数特性を示すグラフである。 ソースフォロア回路における入力電圧と出力電圧との関係を示すグラフである。 第３の実施形態に係る調整回路による使用する電圧範囲のシフトを説明するための図である。 第３の実施形態に係る調整回路によるシフト前後の変動範囲と周波数特性との関係を示すグラフである。 第３の実施形態に係るソースフォロア回路からの出力電圧を説明するための図である。 第３の実施形態の第１具体例に係る調整回路の概略構成例を示す回路図である。 第３の実施形態の第２具体例に係る調整回路の概略構成例を示す回路図である。 第３の実施形態に係るシフト回路におけるＰ型のトランジスタのオン抵抗とＮ型のトランジスタのオン抵抗との比を制御した場合の出力電圧のシフトを説明するための図である。 第３の実施形態に係るシフト回路におけるＰ型のトランジスタのオン抵抗とＮ型のトランジスタのオン抵抗との比を制御した場合の出力電圧のシフトを説明するための図である。 第３の実施形態において発振回路の発振周波数を上げたい場合と下げたい場合とのシフト回路の構成を説明するための図である。 第３の実施形態に係るシフト回路の概略構成例を示す回路図である。 図２６に示すシフト回路を構成する各トランジスタのＦｉｎｇｅｒ数を切り替えた場合にシフト回路から出力される出力電圧の例を示すグラフである。 第３の実施形態の第３具体例に係る調整回路の概略構成例を示す回路図である。 第３の実施形態の第４具体例に係る調整回路の概略構成例を示す回路図である。 第３の実施形態の第１例に係る半導体装置の構造例を説明する回路図である。 第３の実施形態の第２例に係る半導体装置の構造例を説明する回路図である。 第３の実施形態の第３例に係る半導体装置の構造例を説明する回路図である。 第３の実施形態の第４例に係る半導体装置の構造例を説明する回路図である。 第３の実施形態の第５例に係る半導体装置の構造例を説明する回路図である。 第３の実施形態の第６例に係る半導体装置の構造例を説明する回路図である。 第３の実施形態において実証実験を実行するにあたり使用した半導体装置の回路構成を示す図である。 第３の実施形態における本実証実験により得られた結果を示すグラフである。 第３の実施形態におけるアンテナからのダメージを受けた場合と受けていない場合とのミスマッチ成分の電圧値の例を示すグラフである。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　０．本開示に係る技術の背景
　１．第１の実施形態
　　１．１．構造例
　　１．２．ＰＩＤ評価
　　１．３．半導体装置の優位性
　　１．４．変形例
　　１．５．動作例
　　１．６．適用例
　２．第２の実施形態
　　２．１．構造例
　　２．２．具体例
　３．第３の実施形態
　　３．１．発振回路の周波数特性と使用する電圧範囲について
　　３．２．調整回路の役割
　　　３．２．１．電圧変動範囲の制限
　　　３．２．２．使用する電圧範囲のシフト
　　３．３．調整回路について
　　　３．３．１．ソースフォロア回路からの出力電圧Ｖｏｕｔ
　　　３．３．２．調整回路の具体例
　　　　３．３．２．１．第１具体例
　　　　３．３．２．２．第２具体例
　　　　３．３．２．３．第３具体例
　　　　３．３．２．４．第４具体例
　　　　３．３．２．５．その他の例
　　３．４．構造例
　　　３．４．１．第１例
　　　３．４．２．第２例
　　　３．４．３．第３例
　　　３．４．４．第４例
　　　３．４．５．第５例
　　　３．４．６．第６例
　　　３．４．７．その他の例
　　３．５．実証実験結果
　　　３．５．１．制限回路を構成する負荷トランジスタの閾値電圧による影響について
　　３．６．まとめ
　＜０．本開示に係る技術の背景＞
　まず、図１Ａ～図２Ｃを参照して、本開示に係る技術の背景について説明する。図１Ａ及び図１Ｂは、プラズマプロセスにおけるＰＩＤの発生を説明する説明図である。
　図１Ａに示すように、プラズマを使用するプロセス（例えば、エッチング、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、又はスパッタリングなど）に、半導体基板１の上に絶縁層２及び導体層３等が積層された積層体を投入した場合、積層体には、プラズマによって電離された陽イオン及び電子が照射される。
　導体層３は、絶縁層２及び絶縁薄膜２Ａによってフローティング状態となっているため、照射された陽イオン及び電子の電荷が蓄積される。電荷が蓄積された導体層３と、半導体基板１との間の電界が閾値を超えた場合、導体層３から半導体基板１に電流Ｊｉｎが流れることになる。このとき、導体層３及び半導体基板１の間の絶縁薄膜２Ａ（例えば、ゲート絶縁膜に相当）には大電流が流れるため、絶縁薄膜２Ａはダメージを受けることになる。
　このような現象は、ＰＩＤ（Ｐｌａｓｍａ　（Ｐｒｏｃｅｓｓ）　Ｉｎｄｕｃｅｄ　Ｄａｍａｇｅ）とも称される。ＰＩＤは、絶縁薄膜２Ａの内部に、又は絶縁薄膜２Ａと半導体基板１との界面に、欠陥又はキャリアトラップ準位を発生させるため、絶縁薄膜２Ａをゲート絶縁膜として用いるＦＥＴの閾値電圧Ｖｔｈを変動させ、かつゲートリークを増加させてしまう。
　特に、図１Ｂに示すように、導体層３の上に形成された配線層４をマスク５によってエッチングする場合、配線層４がアンテナとして機能することで、配線層４及び導体層３により多くの電荷が蓄積されるため、絶縁薄膜２Ａにはより大きな電流が流れてしまう。したがって、配線又はビアを形成する際のプラズマプロセスでは、ＰＩＤによる影響がより大きくなってしまう。
　上述したように、ゲート絶縁膜がＰＩＤによってダメージを受けた場合、ＦＥＴでは、閾値電圧Ｖｔｈが変動したり、ゲートリークが増加したりしてしまう。そのため、ＰＩＤの影響を受けたＦＥＴでは、設計された性能を発揮することが困難となることがある。したがって、半導体装置では、ＦＥＴに対するＰＩＤの影響を評価することが重要になっている。
　図２Ａ～図２ＣにＦＥＴに対するＰＩＤの影響を評価する方法の一例を示す。なお、図２Ａは、リファレンスとなるＦＥＴの構造を示し、図２Ｂは、測定対象となるＦＥＴの構造を示し、図２Ｃは、保護素子の効果を評価するためのＦＥＴの構造を示す。
　例えば、ＰＩＤによるＦＥＴへの影響は、ＰＩＤによる影響が異なるＦＥＴの各々の閾値電圧Ｖｔｈ及びゲートリークを測定し、測定された閾値電圧Ｖｔｈ及びゲートリークを比較することで評価することができる。閾値電圧Ｖｔｈは、ＦＥＴのゲート印加電圧及びドレイン電流の特性から導出することが可能である。ゲートリークは、ボディ、ソース及びドレインと、ゲートとの間に電圧を印加した際に流れるリーク電流をゲート又はボディで測定することで評価することが可能である。
　例えば、図２Ａに示すＦＥＴ６Ａは、アンテナとして機能する配線及びビアがゲート配線７Ａを介してゲートに接続されていないため、ＰＩＤによる影響がほぼないと考えられる。また、図２Ｂに示すＦＥＴ６Ｂは、アンテナとして機能する配線及びビア８Ｂがゲート配線７Ｂを介してゲートに接続されているため、ＰＩＤによって閾値電圧Ｖｔｈの変動等が生じていると考えられる。したがって、ＦＥＴ６Ａ及びＦＥＴ６Ｂの各々の閾値電圧Ｖｔｈを比較することで、ＰＩＤによる閾値電圧Ｖｔｈの変動を評価することができる。
　一方、図２Ｃに示すＦＥＴ６Ｃは、アンテナとして機能する配線及びビア８Ｂがゲート配線７Ｂを介してゲートに接続されており、かつプラズマプロセスの電荷を逃がす保護素子９Ｃ（例えば、ダイオード等）が設けられている。したがって、ＦＥＴ６Ｃは、保護素子９Ｃによりゲート絶縁膜への大電流の流入を防止することができるため、ＰＩＤによるゲート絶縁膜へのダメージが回避されると考えられる。したがって、ＦＥＴ６Ｂ及びＦＥＴ６Ｃの各々の閾値電圧Ｖｔｈを比較することで、ＰＩＤによるゲート絶縁膜へのダメージが保護素子９Ｃにてどの程度緩和されるのかを評価することができる。
　しかしながら、上述した方法では、ＦＥＴ６Ａ、６Ｂ、６Ｃのゲート、ボディ、ソース及びドレインの各々に電流又は電圧を取り出すためのパッド（ＰＡＤ）を設けることになるため、ＰＩＤを評価する測定回路の面積が大きくなってしまう。そのため、所定の機能を実行する半導体装置の内部に組み込まれた測定回路で上述した方法を実行することは、半導体装置の大きさを拡大してしまうため、現実的ではない。
　本開示に係る技術は、上述した事情を鑑みてなされたものである。本開示に係る技術は、所定の機能を実行する半導体装置の内部に設けられた小規模の測定回路にて、ＰＩＤの影響をより高精度に評価することを可能とする。
　具体的には、本開示に係る技術は、プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された測定トランジスタに、発振周波数が測定トランジスタの閾値電圧によって変動する発振回路を電気的に接続することで、小規模な回路にてＰＩＤの影響を評価するものである。
　また、本開示に係る技術では、測定トランジスタのゲートに電気的に接続された選択トランジスタによって、閾値電圧を測定する測定トランジスタを選択する。これによれば、測定トランジスタの閾値電圧が発振回路の発振周波数に及ぼす影響をより大きくすることができるため、より高精度で測定トランジスタの閾値電圧を評価することが可能である。
　以下では、本開示に係る技術について、第１及び第２の実施形態に分けてより具体的に説明する。
　＜１．第１の実施形態＞
　（１．１．構造例）
　まず、図３を参照して、本開示の第１の実施形態に係る半導体装置の構造例について説明する。図３は、本実施形態に係る半導体装置の構造例を説明する回路図である。
　図３に示すように、本実施形態に係る半導体装置１０は、アンテナ部１４０と、選択トランジスタ１２１と、測定トランジスタ１１１と、参照用選択トランジスタ１２０と、参照トランジスタ１１０と、発振回路１３０と、を備える。
　ＶＤＤ配線及びＶＳＳ配線は、半導体装置１０に基準となる電位を供給する。ＶＤＤ配線は、ＶＳＳ配線よりも電位が高い配線である。例えば、ＶＤＤ配線は、電源配線であり、ＶＳＳ配線は、例えば、グランド配線である。
　アンテナ部１４０は、半導体装置１０の製造工程のプラズマプロセスにてアンテナとして機能する構造体である。具体的には、アンテナ部１４０は、プラズマを用いて半導体装置１０を加工するエッチング、ＣＶＤ、ＰＶＤ、又はスパッタリングなどにおいて、プラズマによって電離された陽イオン及び電子を集めるアンテナとして機能する。例えば、アンテナ部１４０は、半導体装置１０の回路を構成する配線、層間電極、基板貫通電極（いわゆる、Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ：ＴＳＶ）、チップ間電極（Ｔｈｒｏｕｇｈ－Ｃｈｉｐ　Ｖｉａ：ＴＣＶ）、チップ間電極接合構造（いわゆる、ＣｕＣｕ接合）、又はこれらの組み合わせであってもよい。
　上述したように、測定トランジスタ１１１のゲートと電気的に接続されたアンテナ部１４０は、プラズマプロセスでアンテナ部１４０に蓄積された電荷によって測定トランジスタ１１１にＰＩＤを発生させる。なお、ＰＩＤによる影響は、測定トランジスタ１１１のゲートとアンテナ部１４０との平面面積の比（アンテナ比ともいう）によって決定される。そのため、半導体装置１０では、アンテナ部１４０がゲートに電気的に接続された測定トランジスタ１１１は、測定トランジスタ１１１のゲートとアンテナ部１４０との面積比ごとに複数設けられてもよい。
　測定トランジスタ１１１は、ＦＥＴであり、ゲートにアンテナ部１４０が電気的に接続され、かつソースに発振回路１３０が電気的に接続されるように設けられる。具体的には、測定トランジスタ１１１は、発振回路１３０と、ＶＤＤ配線又はＶＳＳ配線との間に設けられる。例えば、図３に示すように、測定トランジスタ１１１は、ＶＤＤ配線と、発振回路１３０との間に設けられてもよい。または、後述するように、測定トランジスタ１１１は、ＶＳＳ配線と発振回路１３０との間に設けられてもよい。
　測定トランジスタ１１１は、ゲートにアンテナ部１４０が電気的に接続されているため、プラズマプロセスのＰＩＤによって閾値電圧Ｖｔｈが変動する。これにより、測定トランジスタ１１１は、チャネル抵抗が変動するため、発振回路１３０に印加される電圧を変動させ、発振回路１３０の発振周波数を変動させることができる。したがって、測定トランジスタ１１１は、測定トランジスタ１１１の閾値電圧Ｖｔｈに応じて、発振回路１３０の発振周波数を制御することができる。
　測定トランジスタ１１１が発振回路１３０に対してＶＤＤ配線側に設けられる場合、測定トランジスタ１１１は、Ｎ型トランジスタとして構成され得る。一方、測定トランジスタ１１１が発振回路１３０に対してＶＳＳ配線側に設けられる場合、測定トランジスタ１１１は、Ｐ型トランジスタとして構成され得る。これにより、測定トランジスタ１１１は、測定トランジスタ１１１の閾値電圧Ｖｔｈの変動に応じて生じる発振回路１３０の発振周波数の変動をより大きくすることができる。
　選択トランジスタ１２１は、ＦＥＴであり、ソースが測定トランジスタ１１１のゲートにアンテナ部１４０と並列に電気的に接続されるように設けられる。選択トランジスタ１２１は、測定トランジスタ１１１のオン又はオフ状態を制御することで、発振回路１３０に電気的に接続されるトランジスタを測定トランジスタ１１１に切り替える。具体的には、選択トランジスタ１２１は、測定トランジスタ１１１をオン状態に制御することで、ＶＤＤ配線及びＶＳＳ配線の電位差から測定トランジスタ１１１のチャネル抵抗に対応する電圧が減算された値に、発振回路１３０に印加される電圧を制御する。このとき、参照用選択トランジスタ１２０は、オフ状態に制御される。
　選択トランジスタ１２１は、測定トランジスタ１１１と同じ導電型のＦＥＴとして設けられ得る。具体的には、選択トランジスタ１２１及び測定トランジスタ１１１が発振回路１３０に対してＶＤＤ配線側に設けられる場合、選択トランジスタ１２１は、測定トランジスタ１１１と同じＮ型トランジスタとして構成され得る。一方、選択トランジスタ１２１及び測定トランジスタ１１１が発振回路１３０に対してＶＳＳ配線側に設けられる場合、選択トランジスタ１２１は、測定トランジスタ１１１と同じＰ型トランジスタとして構成され得る。
　例えば、選択トランジスタ１２１に替えて、Ｐ型トランジスタ及びＮ型トランジスタを含むＣＭＯＳ（相補型ＭＯＳ）トランスファーゲートをスイッチング素子として使用する場合、測定トランジスタ１１１へのＰＩＤの影響が抑制される可能性がある。これは、ＣＭＯＳトランスファーゲートは、アンテナ部１４０から測定トランジスタ１１１へのＰＩＤを保護する保護素子の機能も有するためである。したがって、保護素子の機能を有しない選択トランジスタ１２１を用いることで、測定トランジスタ１１１には、より正確にＰＩＤの影響が反映されるため、半導体装置１０は、ＰＩＤの測定精度を向上させることができる。
　参照トランジスタ１１０は、ＦＥＴであり、ソースに発振回路１３０が電気的に接続されるように設けられる。ただし、参照トランジスタ１１０は、ゲートにアンテナ部１４０が接続されないように設けられる。具体的には、参照トランジスタ１１０は、測定トランジスタ１１１と同様に、発振回路１３０と、ＶＤＤ配線又はＶＳＳ配線との間に設けられる。例えば、図３に示すように、参照トランジスタ１１０は、ＶＤＤ配線と、発振回路１３０との間に設けられてもよい。または、後述するように、参照トランジスタ１１０は、ＶＳＳ配線と発振回路１３０との間に設けられてもよい。
　参照トランジスタ１１０は、プラズマプロセスにてアンテナとして機能する配線又はビアがゲートに電気的に接続されていない点が測定トランジスタ１１１と異なる。すなわち、参照トランジスタ１１０は、ＰＩＤによる影響がない場合の閾値電圧Ｖｔｈを測定するために設けられる。
　したがって、参照トランジスタ１１０は、ゲートにアンテナ部１４０が接続されない点を除いては、測定トランジスタ１１１と同様のＦＥＴとして設けられる。具体的には、参照トランジスタ１１０が発振回路１３０に対してＶＤＤ配線側に設けられる場合、参照トランジスタ１１０は、Ｎ型トランジスタとして構成され得る。一方、参照トランジスタ１１０が発振回路１３０に対してＶＳＳ配線側に設けられる場合、参照トランジスタ１１０は、Ｐ型トランジスタとして構成され得る。
　参照用選択トランジスタ１２０は、ＦＥＴであり、参照トランジスタ１１０のゲートにソースが電気的に接続されるように設けられる。参照用選択トランジスタ１２０は、参照トランジスタ１１０のオン又はオフ状態を制御することで、発振回路１３０に電気的に接続されるトランジスタを参照トランジスタ１１０に切り替える。具体的には、参照用選択トランジスタ１２０は、ＶＤＤ配線及びＶＳＳ配線の電位差から参照トランジスタ１１０のチャネル抵抗に対応する電圧が減算された値に、発振回路１３０に印加される電圧を制御する。このとき、選択トランジスタ１２１は、オフ状態に制御される。
　参照用選択トランジスタ１２０は、選択トランジスタ１２１及び測定トランジスタ１１１と同様に、参照トランジスタ１１０と同じ導電型のＦＥＴとして設けられる。具体的には、参照用選択トランジスタ１２０及び参照トランジスタ１１０が発振回路１３０に対してＶＤＤ配線側に設けられる場合、参照用選択トランジスタ１２０は、参照トランジスタ１１０と同じＮ型トランジスタとして構成され得る。一方、参照用選択トランジスタ１２０及び参照トランジスタ１１０が発振回路１３０に対してＶＳＳ配線側に設けられる場合、参照用選択トランジスタ１２０は、参照トランジスタ１１０と同じＰ型トランジスタとして構成され得る。
　発振回路１３０は、測定トランジスタ１１１又は参照トランジスタ１１０のソースと電気的に接続してＶＤＤ配線及びＶＳＳ配線の間に設けられる。発振回路１３０は、ＥＮ端子からの入力に基づいて、発振周波数の交流出力をＯＵＴ端子に出力する電気回路である。具体的には、発振回路１３０は、出力の一部を入力に帰還させることで周期的な電圧の変動を生じさせる帰還型発振回路である。例えば、発振回路１３０は、ＮＯＴ又はＮＯＲなどの反転論理を奇数段接続した出力を入力にリング状に帰還させることで、周期的な方形波を生成するリングオシレータであってもよい。発振回路１３０のＮＯＴ又はＮＯＲの１つは、ＮＡＮＤに置き換えられており、該ＮＡＮＤの入力の一端にＥＮ端子から発振開始を指示する信号が入力されることで、発振回路１３０は、発振を開始する。この構成によれば、発振回路１３０は、他のトランジスタと同じ工程にて同時に形成することが可能であるため、半導体装置１０の製造コストの上昇を抑制することができる。
　発振回路１３０は、後述するように、電気的に接続された測定トランジスタ１１１及び参照トランジスタ１１０の閾値電圧Ｖｔｈによって発振周波数が変動する。したがって、半導体装置１０は、参照トランジスタ１１０を発振回路１３０に電気的に接続した場合の発振周波数と、測定トランジスタ１１１を発振回路１３０に電気的に接続した場合の発振周波数とを比較することで、測定トランジスタ１１１におけるＰＩＤの影響を評価することができる。
　（１．２．ＰＩＤ評価）
　続いて、図４～図７を参照して、本実施形態に係る半導体装置１０によるＰＩＤ評価について説明する。
　まず、図４を参照して、本実施形態に係る半導体装置１０によるＰＩＤ評価例について説明する。図４は、半導体装置１０のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。
　図４に示すように、半導体装置１０では、ＶＤＤ配線及びＶＳＳ配線の間に、アンテナ部１４０及び選択トランジスタ１２１がゲートと並列に接続された測定トランジスタ１１１と、発振回路１３０中の１インバータを構成するＰ型トランジスタ１３１及びＮ型トランジスタ１３２と、が直列に設けられている。また、インバータの出力側には、負荷容量１３３が電気的に接続されている。
　ここで、負荷容量１３３の容量をＣ、測定トランジスタ１１１のチャネル抵抗をＲ１、Ｐ型トランジスタ１３１のチャネル抵抗をＲ２とすると、負荷容量１３３の充電時間ｔは、以下の式（１）で表すことができる。
　ｔ＝（Ｒ１＋Ｒ２）×Ｃ　　　（１）
　したがって、発振回路１３０がインバータをＮ（ただし、Ｎは奇数）個接続したリングオシレータであるとすると、発振回路１３０の発振周波数ｆは、以下の式（２）で表すことができる。
　ｆ＝１／（２×Ｎ×ｔ）
　　＝１／｛２×Ｎ×（Ｒ１＋Ｒ２）×Ｃ｝　　　（２）
　式（２）を参照すると、測定トランジスタ１１１にＰＩＤが発生し、測定トランジスタ１１１の閾値電圧Ｖｔｈが高くなった場合、チャネル抵抗Ｒ１が増大するため、発振回路１３０の発振周波数ｆは小さくなることがわかる。したがって、発振周波数ｆの変化を検出することによって、半導体装置１０は、測定トランジスタ１１１にＰＩＤが発生したか否かを検出することができる。また、発振周波数ｆは、チャネル抵抗Ｒ１とチャネル抵抗Ｒ２との和に反比例するため、半導体装置１０は、発振周波数ｆの変動量からＰＩＤによるチャネル抵抗Ｒ１又は閾値電圧Ｖｔｈの変動量を評価することができる。
　図５Ａ及び図５Ｂに半導体装置１０によるＰＩＤの検出結果の一例を示す。図５Ａ及び図５Ｂでは、発振回路１３０に測定トランジスタ１１１を接続した場合の発振周波数（ＰＩＤと表記）を縦軸に採り、発振回路１３０に参照トランジスタ１１０を接続した場合の発振周波数（ＲＥＦと表記）を横軸に採ることで両者を比較している。図５Ａは、測定トランジスタ１１１のゲートに保護素子を設けることにより、ＰＩＤの発生を抑制した場合の検出結果を示すグラフ図であり、図５Ｂは、プラズマプロセスにて意図的にＰＩＤを発生させた場合の検出結果を示すグラフ図である。
　図５Ａに示すように、保護素子によって測定トランジスタ１１１でのＰＩＤの発生を抑制した場合、測定トランジスタ１１１を接続した発振回路１３０の発振周波数と、参照トランジスタ１１０を接続した発振回路１３０の発振周波数とは、互いに略等しいことがわかる。一方、図５Ｂに示すように、測定トランジスタ１１１にてＰＩＤが発生している場合、測定トランジスタ１１１を接続した発振回路１３０の発振周波数は、参照トランジスタ１１０を接続した発振回路１３０の発振周波数よりも小さくなっていることがわかる。
　したがって、半導体装置１０は、測定トランジスタ１１１のＰＩＤの有無を発振回路１３０の発振周波数の変動として検出することが可能である。
　（１．３．半導体装置の優位性）
　ここで、図６及び図７に示す比較例に係る半導体装置１０Ａを参照することで、本実施形態に係る半導体装置１０の優位性について説明する。図６は、比較例に係る半導体装置の構造例を説明する回路図であり、図７は、比較例に係る半導体装置のＶＤＤ配線及びＶＳＳ配線の間の構成を抽出して示す回路図である。
　図６に示すように、比較例に係る半導体装置１０Ａでは、ＶＤＤ配線又はＶＳＳ配線と発振回路１３０との間に、ゲートにアンテナ部１４０が電気的に接続された測定トランジスタ１１１、及び選択トランジスタ１２１が直列に設けられる。また、半導体装置１０Ａでは、測定トランジスタ１１１及び選択トランジスタ１２１と並列に、ＶＤＤ配線又はＶＳＳ配線と発振回路１３０との間に、ゲートにアンテナ部が電気的に接続されない参照トランジスタ１１０、及び参照用選択トランジスタ１２０が直列に設けられる。なお、測定トランジスタ１１１及び参照トランジスタ１１０のゲートには、外部入力用のＰＡＤ３００が設けられる。ＰＡＤ３００からの入力によって、測定トランジスタ１１１及び参照トランジスタ１１０をオン状態に制御される。このような構造の半導体装置１０Ａでも、選択トランジスタ１２１のオン又はオフ状態を制御することで、測定トランジスタ１１１と発振回路１３０との電気的な接続を制御することができる。これにより、半導体装置１０Ａは、測定トランジスタ１１１の閾値電圧Ｖｔｈに応じて、発振回路１３０に印加される電圧を変動させることができる。
　具体的には、図７に示すように、半導体装置１０Ａでは、ＶＤＤ配線及びＶＳＳ配線の間に、アンテナ部１４０がゲートに電気的に接続された測定トランジスタ１１１と、選択トランジスタ１２１と、発振回路１３０中の１インバータを構成するＰ型トランジスタ１３１及びＮ型トランジスタ１３２と、が直列に設けられている。また、インバータの出力側には、負荷容量１３３が電気的に接続されている。
　ここで、負荷容量１３３の容量をＣ、測定トランジスタ１１１のチャネル抵抗をＲ１、選択トランジスタ１２１のチャネル抵抗をＲ３、Ｐ型トランジスタ１３１のチャネル抵抗をＲ２とすると、負荷容量１３３の充電時間ｔは、以下の式（３）で表すことができる。
　ｔ＝（Ｒ１＋Ｒ３＋Ｒ２）×Ｃ　　　（３）
　したがって、発振回路１３０がインバータをＮ（ただし、Ｎは奇数）個接続したリングオシレータであるとすると、発振回路１３０の発振周波数ｆは、以下の式（４）で表すことができる。
　ｆ＝１／（２×Ｎ×ｔ）
　　＝１／｛２×Ｎ×（Ｒ１＋Ｒ３＋Ｒ２）×Ｃ｝　　　（４）
　式（２）及び式（４）を参照すると、比較例に係る半導体装置１０Ａでは、測定トランジスタ１１１のチャネル抵抗Ｒ１及びＰ型トランジスタのチャネル抵抗Ｒ２に加えて、選択トランジスタ１２１のチャネル抵抗Ｒ３も発振回路１３０の発振周波数に影響を及ぼしてしまうことがわかる。したがって、半導体装置１０Ａでは、本実施形態に係る半導体装置１０と比較して、測定トランジスタ１１１のチャネル抵抗Ｒ１の変動量に対する発振周波数の変動量が減少してしまうことがわかる。このため、半導体装置１０Ａでは、本実施形態に係る半導体装置１０と比較して、選択トランジスタ１２１のチャネル抵抗Ｒ３が誤差要因となり、ＰＩＤの検出精度が低下する可能性がある。
　なお、選択トランジスタ１２１のチャネル抵抗Ｒ３の大きさを無視可能な程度に小さくするためには、選択トランジスタ１２１のチャネル幅を大きくすることが考えられる。しかし、この場合、選択トランジスタ１２１の占有面積が大きくなることで、半導体装置１０Ａの面積が大きくなってしまう。半導体装置１０Ａは、所定の機能を実行する半導体装置の内部に製造プロセスの管理目的で設けられるため、半導体装置１０Ａの面積が大きくなることは好ましくない。
　具体的には、選択トランジスタ１２１、測定トランジスタ１１１、Ｐ型トランジスタ１３１及びＮ型トランジスタ１３２の面積がＳであり、発振回路１３０が１０１段のインバータで構成されている場合、アンテナ部１４０及び配線の面積を無視すると、半導体装置１０Ａの面積は、以下の式（５）で表される。
　４×Ｓ＋１０１×２×Ｓ＝２０６×Ｓ　　　（５）
　特に、アンテナ比が互いに異なる複数の測定トランジスタ１１１を発振回路１３０に複数接続した場合、複数の測定トランジスタ１１１ごとに選択トランジスタ１２１が設けられる。例えば、発振回路１３０の１０１段のインバータのそれぞれにアンテナ比が互いに異なる測定トランジスタ１１１を１０１個接続した場合、半導体装置１０Ａの面積は、以下の式（６）で表される。
　２×１０１×Ｓ＋２×１０１×Ｓ＝４０４×Ｓ　　　（６）
　一方、選択トランジスタ１２１のチャネル抵抗Ｒ３の大きさを無視可能な程度に小さくする（例えば、チャネル抵抗を１／１００とする）ために、選択トランジスタ１２１のチャネル幅を１００倍とした場合、半導体装置１０Ａの面積は、以下の式（７）で表される。
　２×Ｓ＋１００×２×Ｓ＋１０１×２×Ｓ＝４０４×Ｓ　　　（７）
　また、発振回路１３０の１０１段のインバータのそれぞれにアンテナ比が互いに異なる測定トランジスタ１１１を１０１個接続した場合、半導体装置１０Ａの面積は、以下の式（８）で表される。
　１０１×Ｓ＋１０１×１００×Ｓ＋２×１０１×Ｓ＝１０４０３×Ｓ　　　（８）
　したがって、比較例に係る半導体装置１０Ａでは、ＰＩＤの検出精度を向上させるためには、占有面積の大幅な拡大が必要となってしまう。一方、本実施形態に係る半導体装置１０では、選択トランジスタ１２１のチャネル抵抗が発振回路１３０の発振周波数に影響しないため、占有面積を大幅に拡大することなく、ＰＩＤの検出精度を向上させることが可能である。
　本実施形態に係る半導体装置１０では、選択トランジスタ１２１を測定トランジスタ１１１のゲート側にアンテナ部１４０と並列に設けることによって、選択トランジスタ１２１のチャネル抵抗Ｒ３が発振周波数ｆに影響を与えないようにすることができる。また、半導体装置１０では測定トランジスタ１１１と参照トランジスタ１１０とが同一の発振回路１３０に並列に接続されるため、半導体装置１０は、Ｐ型トランジスタ１３１のチャネル抵抗Ｒ２による誤差要因を最小化することができる。したがって、半導体装置１０は、占有面積を拡大することなく、測定トランジスタ１１１のチャネル抵抗Ｒ１の変動量に対する発振周波数ｆの変動量を大きくすることができるため、ＰＩＤの検出精度を向上させることができる。
　（１．４．変形例）
　続いて、図８Ａ～図８Ｄを参照して、本実施形態に係る半導体装置１０の変形例について説明する。図８Ａ～図８Ｄは、第１～第４の変形例に係る半導体装置の構造例を示す回路図である。
　（第１の変形例）
　図８Ａに示すように、第１の変形例に係る半導体装置１１は、それぞれゲートがアンテナ部２４１、２４２に電気的に接続された複数の測定トランジスタ２１１、２１２と、それぞれソースが測定トランジスタ２１１、２１２のゲートと電気的に接続された複数の選択トランジスタ２２１、２２２と、参照トランジスタ２１０と、ソースが参照トランジスタ２１０のゲートと電気的に接続された参照用選択トランジスタ２２０と、複数の測定トランジスタ２１１、２１２、及び参照トランジスタ２１０のソースと電気的に接続された発振回路１３０と、を備える。
　アンテナ部２４１及び測定トランジスタ２１１と、アンテナ部２４２及び測定トランジスタ２１２とは、測定トランジスタのゲートとアンテナ部との面積比（すなわち、アンテナ比）が互いに異なるように設けられる。なお、第１の変形例に係る半導体装置１１は、アンテナ比が異なるアンテナ部及び測定トランジスタをさらに備えていてもよい。
　第１の変形例に係る半導体装置１１では、測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、発振回路１３０に対してＶＳＳ配線側に設けられる。これによれば、半導体装置１１は、発振回路１３０に対してＶＳＳ配線側に設けられたＦＥＴについても、ＰＩＤの発生を検出することが可能である。
　また、測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、それぞれＰ型トランジスタとして設けられ得る。この構成によれば、半導体装置１１は、測定トランジスタ２１１、２１２の閾値電圧Ｖｔｈの変動に応じて生じる発振回路１３０の発振周波数の変動をより大きくすることができる。
　（第２の変形例）
　図８Ｂに示すように、第２の変形例に係る半導体装置１２は、それぞれゲートがアンテナ部１４１、１４２、２４１、２４２に電気的に接続された複数の測定トランジスタ１１１、１１２、２１１、２１２と、それぞれソースが測定トランジスタ１１１、１１２、２１１、２１２のゲートと電気的に接続された複数の選択トランジスタ１２１、１２２、２２１、２２２と、参照トランジスタ１１０、２１０と、それぞれソースが参照トランジスタ１１０、２１０のゲートと電気的に接続された参照用選択トランジスタ１２０、２２０と、複数の測定トランジスタ１１１、１１２、２１１、２１２、及び参照トランジスタ１１０、２１０のソースと電気的に接続された発振回路１３０と、を備える。
　アンテナ部１４１及び測定トランジスタ１１１と、アンテナ部１４２及び測定トランジスタ１１２とは、アンテナ比が互いに異なるように設けられ、アンテナ部２４１及び測定トランジスタ２１１と、アンテナ部２４２及び測定トランジスタ２１２とは、アンテナ比が互いに異なるように設けられる。なお、第２の変形例に係る半導体装置１２は、ＶＤＤ配線側及びＶＳＳ配線側の各々において、アンテナ比が異なるアンテナ部及び測定トランジスタをさらに備えていてもよい。
　第２の変形例に係る半導体装置１２では、測定トランジスタ１１１、１１２、選択トランジスタ１２１、１２２、参照トランジスタ１１０、及び参照用選択トランジスタ１２０は、発振回路１３０に対してＶＤＤ配線側に設けられ、測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、発振回路１３０に対してＶＳＳ配線側に設けられる。これによれば、半導体装置１２は、発振回路１３０に対してＶＤＤ配線側及びＶＳＳ配線側の各々に設けられたＦＥＴにおけるＰＩＤの有無を検出することが可能である。具体的には、半導体装置１２は、図示しないスイッチによって、ＶＤＤ配線と発振回路１３０とを電気的に接続することで、ＶＤＤ配線側の測定トランジスタ１１１、１１２のＰＩＤの有無を検出することができる。また、半導体装置１２は、図示しないスイッチによって、ＶＳＳ配線と発振回路１３０とを電気的に接続することで、ＶＳＳ配線側の測定トランジスタ２１１、２１２のＰＩＤの有無を検出することができる。
　また、ＶＤＤ配線側に設けられた測定トランジスタ１１１、１１２、選択トランジスタ１２１、１２２、参照トランジスタ１１０、及び参照用選択トランジスタ１２０は、それぞれＮ型トランジスタとして設けられ得る。一方、ＶＳＳ配線側に設けられた測定トランジスタ２１１、２１２、選択トランジスタ２２１、２２２、参照トランジスタ２１０、及び参照用選択トランジスタ２２０は、それぞれＰ型トランジスタとして設けられ得る。この構成によれば、半導体装置１２は、測定トランジスタ１１１、１１２、２１１、２１２の閾値電圧Ｖｔｈの変動に応じて生じる発振回路１３０の発振周波数の変動をより大きくすることができる。
　（第３の変形例）
　図８Ｃに示すように、第３の変形例に係る半導体装置１３は、ゲートがアンテナ部１４０に電気的に接続された測定トランジスタ１１１と、ソースが測定トランジスタ１１１のゲートと電気的に接続された選択トランジスタ１２１と、測定トランジスタ１１１のゲートと電気的に接続された保護素子１５０と、参照トランジスタ（図示せず）と、ソースが参照トランジスタのゲートと電気的に接続された参照用選択トランジスタ（図示せず）と、測定トランジスタ１１１、及び参照トランジスタのソースと電気的に接続された発振回路１３０と、を備える。
　保護素子１５０は、所定の範囲の電流又は電圧では抵抗値が高く、閾値以上の電流又は電圧では抵抗値が低くなるような回路素子である。保護素子１５０は、プラズマプロセスにおいてアンテナ部１４０に蓄積された電荷が所定以上となった場合、抵抗値が低くなることで、蓄積された電荷を逃がすことができる。これによれば、保護素子１５０は、測定トランジスタ１１１でのＰＩＤの発生を抑制することができる。保護素子１５０は、例えば、各種半導体ダイオードであってもよい。
　したがって、第３の変形例に係る半導体装置１２は、保護素子１５０を設けた測定トランジスタ１１１と、保護素子１５０を設けていない測定トランジスタとを比較することで、保護素子１５０のＰＩＤの抑制効果を評価することができる。
　また、保護素子１５０は、アンテナ部１４０よりも上層の配線で測定トランジスタ１１１のゲートと電気的に接続されていてもよい。このような場合、アンテナ部１４０がアンテナとして機能するプラズマプロセスでは、保護素子１５０は測定トランジスタ１１１と電気的に接続されていない。そのため、測定トランジスタ１１１では、アンテナ部１４０によるＰＩＤが発生する。その後、保護素子１５０は、アンテナ部１４０よりも上層の配線で測定トランジスタ１１１のゲートと電気的に接続される。これにより、保護素子１５０は、アンテナ部１４０よりも上層の配線又はビア等をアンテナとするＰＩＤの発生を抑制することができる。
　これによれば、保護素子１５０は、アンテナ部１４０よりも上層のビア又は配線による測定トランジスタ１１１へのＰＩＤを抑制することができるため、測定トランジスタ１１１にアンテナ部１４０によるＰＩＤのみを発生させることができる。よって、半導体装置１３は、より高い精度でアンテナ部１４０による測定トランジスタ１１１へのＰＩＤの影響を評価することができる。
　（第４の変形例）
　図８Ｄに示すように、第４の変形例に係る半導体装置１４は、ゲートがアンテナ部１４０に電気的に接続された測定トランジスタ１１１Ａと、ソースが測定トランジスタ１１１のゲートと電気的に接続された選択トランジスタ１２１と、測定トランジスタ１１１のゲートと電気的に接続された保護素子１５０と、参照トランジスタ（図示せず）と、ソースが参照トランジスタのゲートと電気的に接続された参照用選択トランジスタ（図示せず）と、測定トランジスタ１１１、及び参照トランジスタのソースと電気的に接続された発振回路１３０と、を備える。
　第４の変形例に係る半導体装置１４では、測定トランジスタ１１１Ａのボディ端子は、測定トランジスタ１１１Ａのソース側の配線と電気的に接続されている。通常、トランジスタのボディ端子は、ＶＤＤ配線又はＶＳＳ配線に電気的に接続されるが、該トランジスタのソース側の配線と電気的に接続されることも可能である。第４の変形例に係る半導体装置１４は、このような測定トランジスタ１１１Ａについても、アンテナ部１４０によるＰＩＤの有無を検出し、かつＰＩＤの大きさを評価することが可能である。測定トランジスタ１１１Ａのボディとソースとを電気的に接続する場合、測定トランジスタ１１１Ａは、Ｎ型基板に設けられる。測定トランジスタ１１１ＡをＰ型基板に設ける場合は、深い領域までＮ型にドーピングしたディープウェル領域を形成することで、ソースとボディとのショートを防止する。
　（１．５．動作例）
　次に、図９を参照して、本実施形態に係る半導体装置１０の動作例について説明する。図９は、本実施形態に係る半導体装置１０の動作の一例を示すフローチャート図である。
　図９に示すように、まず、参照トランジスタ１１０のゲートに電気的に接続する参照用選択トランジスタ１２０がオン状態に制御され、測定トランジスタ１１１のゲートに電気的に接続する選択トランジスタ１２１がオフ状態に制御される（Ｓ１０１）。これにより、発振回路１３０には、参照トランジスタ１１０が電気的に接続される。
　次に、発振回路１３０の発振周波数が測定される（Ｓ１０３）。これにより、ＰＩＤが発生していないトランジスタを接続した場合の発振回路１３０の発振周波数が測定される。
　続いて、測定トランジスタ１１１のゲートに電気的に接続する選択トランジスタ１２１がオン状態に制御され、参照トランジスタ１１０のゲートに電気的に接続する参照用選択トランジスタ１２０がオフ状態に制御される（Ｓ１０５）。これにより、発振回路１３０には、測定トランジスタ１１１が電気的に接続される。
　次に、発振回路１３０の発振周波数が測定される（Ｓ１０７）。これにより、ＰＩＤが発生したトランジスタを接続した場合の発振回路１３０の発振周波数が測定される。
　その後、参照トランジスタ１１０を接続した場合の発振回路１３０の発振周波数と、測定トランジスタ１１１を接続した場合の発振回路１３０の発振周波数との差分の有無が検出される（Ｓ１０９）。
　続いて、検出された発振周波数の差分に基づいて、ＰＩＤによる測定トランジスタ１１１の閾値電圧Ｖｔｈの変動があったか否かが判定される（Ｓ１１１）。例えば、検出された発振周波数の差分が所定値以上である場合、該発振周波数の変動は、ＰＩＤによる測定トランジスタ１１１の閾値電圧Ｖｔｈの変動に起因すると判定されてもよい。
　本実施形態に係る半導体装置１０を用いることにより、半導体装置１０のアンテナ部１４０によってＰＩＤが発生したか否か、又はアンテナ部１４０のＰＩＤによって測定トランジスタ１１１の閾値電圧を変動したか否かを容易に判定することが可能である。
　（１．６．適用例）
　次に、図１０～図１２を参照して、本実施形態に係る半導体装置１０の電子機器への適用例について説明する。図１０～図１２は、第１～第３の適用例に係る電子機器の構成を示すブロック図である。
　（第１の適用例）
　図１０に示すように、第１の適用例に係る電子機器１０００は、制御部１０１と、半導体装置１０と、測定部１０２と、検出部１０３と、を備える。なお、制御部１０１、測定部１０２及び検出部１０３の一部又は全ては、半導体装置１０の内部に備えられていてもよい。
　制御部１０１は、半導体装置１０の選択トランジスタ１２１及び参照用選択トランジスタ１２０のオン又はオフ状態を制御することで、測定トランジスタ１１１及び参照トランジスタ１１０と、発振回路１３０との電気的な接続を制御する。また、制御部１０１は、半導体装置１０の選択トランジスタ１２１のオン又はオフ状態を制御することで、アンテナ比が互いに異なる複数のアンテナ部１４０及び測定トランジスタ１１１と、発振回路１３０との電気的な接続を制御する。
　半導体装置１０は、アンテナ比が互いに異なる複数の測定トランジスタ１１１の各々、又は参照トランジスタ１１０と電気的に接続された発振回路１３０から交流出力を出力させる。発振回路１３０からの交流出力の発振周波数は、発振回路１３０に電気的に接続された複数の測定トランジスタ１１１の各々又は参照トランジスタ１１０のチャネル抵抗によって変動する。これにより、半導体装置１０は、アンテナ比が互いに異なる複数の測定トランジスタ１１１の各々、又は参照トランジスタ１１０のチャネル抵抗の違いを発振回路１３０の発振周波数の変動に変換することができる。
　測定部１０２は、半導体装置１０の発振回路１３０からの交流出力の発振周波数を測定する。測定部１０２は、半導体装置１０又は電子機器１０００の内部に設けられた測定回路であってもよく、電子機器１０００の外部に設けられたテスタであってもよい。
　検出部１０３は、測定部１０２にて測定された発振回路１３０の発振周波数に基づいて、発振周波数の差分の有無を検出する。具体的には、検出部１０３は、参照トランジスタ１１０が接続された発振回路１３０の発振周波数と、測定トランジスタ１１１が接続された発振回路１３０の発振周波数とを比較する。このとき、測定トランジスタ１１１を接続した発振回路１３０の発振周波数が参照トランジスタ１１０を接続した発振回路１３０の発振周波数から変動している場合、検出部１０３は、発振周波数の差分があることを検出する。また、検出部１０３は、電子機器１０００にてＰＩＤが発生していることを検出してもよい。
　したがって、第１の適用例に係る電子機器１０００では、半導体装置１０によって、内部のトランジスタにてＰＩＤが発生しているか否かをより小さい面積で、かつより少ない端子数で検出することができる。したがって、半導体装置１０は、第１の適用例に係る電子機器１０００の工程管理のコストを低減することが可能である。
　（第２の適用例）
　図１１に示すように、第２の適用例に係る電子機器１００１は、制御部１０１と、半導体装置１０と、測定部１０２と、検出部１０３と、処理部１０４と、基準電圧制御回路１２０１と、基準電圧生成回路１３０１と、本体回路１１０１と、を備える。なお、制御部１０１、測定部１０２及び検出部１０３の一部又は全ては、半導体装置１０の内部に備えられていてもよい。
　制御部１０１、半導体装置１０、測定部１０２及び検出部１０３については、第１の適用例にて説明したとおりであるため、ここでの説明は省略する。
　処理部１０４は、ＰＩＤの有無に基づいて、発生したＰＩＤによる影響を抑制するための処理を決定する。第２の適用例では、処理部１０４は、ＰＩＤが発生した場合、電子機器１００１の機能を実行する本体回路１１０１に供給する基準電圧を上昇させる指示を出力する。ＰＩＤが発生した場合、トランジスタの閾値電圧Ｖｔｈが上昇してしまうため、電子機器１００１の設計時の基準電圧では、トランジスタがオン状態に制御されなかったり、トランジスタを流れる電流が減少したりする可能性がある。そこで、処理部１０４は、本体回路１１０１に供給する基準電圧を上昇させる処理を指示することで、ＰＩＤが発生しなかった場合と同様に本体回路１１０１が駆動できるようにする。
　基準電圧制御回路１２０１は、処理部１０４からの指示に基づいて、基準電圧生成回路１３０１にて生成する基準電圧を制御する。具体的には、基準電圧制御回路１２０１は、処理部１０４の指示に基づいて、本体回路１１０１に供給する基準電圧を上昇させるように、基準電圧生成回路１３０１を制御する。例えば、基準電圧制御回路１２０１は、ヒューズ又はトリミングを用いて、基準電圧を上昇させるように基準電圧生成回路１３０１を制御してもよい。
　基準電圧生成回路１３０１は、本体回路１１０１に供給する基準電圧を生成する。具体的には、基準電圧生成回路１３０１は、基準電圧制御回路１２０１の制御に基づいた電圧値の基準電圧を生成する電源回路である。例えば、基準電圧生成回路１３０１は、基準電圧制御回路１２０１の制御に基づいて、ＰＩＤによるトランジスタの閾値電圧Ｖｔｈの変動を打ち消すように昇圧した基準電圧を生成してもよい。
　本体回路１１０１は、基準電圧生成回路１３０１から供給された基準電圧で駆動し、電子機器１００１の機能を実行する主要な回路である。基準電圧生成回路１３０１から供給された基準電圧は、ＰＩＤの有無に基づいて電圧値が制御されているため、本体回路１１０１は、ＰＩＤの有無にかかわらず、円滑に駆動することが可能である。
　したがって、第２の適用例に係る電子機器１００１では、本体回路１１０１に供給する基準電圧の制御によって、ＰＩＤの発生による影響を抑制することが可能である。
　（第３の適用例）
　図１２に示すように、第３の適用例に係る電子機器１００２は、制御部１０１と、半導体装置１０と、測定部１０２と、検出部１０３と、処理部１０４と、ＰＩＤ耐性ブロック切替制御回路１２０２と、ＰＩＤ低耐性回路１３０２及びＰＩＤ高耐性回路１４０２を含む本体回路１１０２と、を備える。なお、制御部１０１、測定部１０２及び検出部１０３の一部又は全ては、半導体装置１０の内部に備えられていてもよい。
　制御部１０１、半導体装置１０、測定部１０２及び検出部１０３については、第１の適用例にて説明したとおりであるため、ここでの説明は省略する。
　処理部１０４は、ＰＩＤの有無に基づいて、発生したＰＩＤによる影響を抑制するための処理を決定する。第３の適用例では、処理部１０４は、ＰＩＤが発生した場合、本体回路１１０２の内のＰＩＤ低耐性回路１３０２が実行している機能をＰＩＤ高耐性回路１４０２が実行するように切り替える指示を出力する。ＰＩＤが発生した場合、トランジスタの閾値電圧Ｖｔｈが上昇してしまうため、電子機器１００２の設計時の基準電圧では、トランジスタがオン状態に制御されなかったり、トランジスタを流れる電流が減少したりする可能性がある。そこで、処理部１０４は、本体回路１１０２において、ＰＩＤの影響を大きく受けるＰＩＤ低耐性回路１３０２を使用せず、ＰＩＤの影響を受けにくいＰＩＤ高耐性回路１４０２を使用するように回路を切り替える処理を指示する。
　ＰＩＤ耐性ブロック切替制御回路１２０２は、処理部１０４からの指示に基づいて、本体回路１１０２内のＰＩＤ低耐性回路１３０２と、ＰＩＤ高耐性回路１４０２との接続の切り替えを制御する。具体的には、ＰＩＤ耐性ブロック切替制御回路１２０２は、処理部１０４からの指示に基づいて、ＰＩＤ低耐性回路１３０２からＰＩＤ高耐性回路１４０２に回路の接続を切り替える。例えば、ＰＩＤ耐性ブロック切替制御回路１２０２は、ヒューズ又はスイッチング素子を用いて、本体回路１１０２内の回路との接続をＰＩＤ低耐性回路１３０２からＰＩＤ高耐性回路１４０２に切り替えてもよい。
　本体回路１１０２は、電子機器１００１の機能を実行する主要な回路であり、ＰＩＤ低耐性回路１３０２及びＰＩＤ高耐性回路１４０２を含む。ＰＩＤ低耐性回路１３０２及びＰＩＤ高耐性回路１４０２は、同じ機能を実行する回路群であり、ＰＩＤの有無によって、いずれを使用するかが切り替えられる。具体的には、本体回路１１０２では、ＰＩＤが発生していない場合、ＰＩＤ低耐性回路１３０２が使用され、ＰＩＤが発生した場合、ＰＩＤ高耐性回路１４０２が使用される。これによれば、本体回路１１０２は、ＰＩＤの有無にかかわらず、円滑に駆動することが可能である。
　したがって、第３の適用例に係る電子機器１００２によれば、本体回路１１０１内の回路群の使用を切り替えることによって、ＰＩＤの発生による影響を抑制することが可能である。
　＜２．第２の実施形態＞
　（２．１．構造例）
　次に、図１３を参照して、本開示の第２の実施形態に係る半導体装置の構造例について説明する。図１３は、本実施形態に係る半導体装置の構造例を説明する回路図である。
　図１３に示すように、本実施形態に係る半導体装置２０は、アンテナ部１４０と、選択トランジスタ１２１と、測定トランジスタ１１１と、参照用選択トランジスタ１２０と、参照トランジスタ１１０と、負荷素子２５０と、発振回路２３０と、を備える。
　第２の実施形態に係る半導体装置２０は、第１の実施形態に係る半導体装置１０と比較して、測定トランジスタ１１１及び参照トランジスタ１１０のソースが発振回路２３０の入力及び負荷素子２５０に電気的に接続されている点が異なる。
　負荷素子２５０は、電力を消費する素子であり、発振回路２３０に入力される電圧を制御するために設けられる。具体的には、負荷素子２５０は、所定の抵抗を有する受動素子であり、測定トランジスタ１１１及び参照トランジスタ１１０のソースと、ＶＳＳ配線（又はグランド配線）との間に設けられる。負荷素子２５０は、所定の抵抗を有する受動素子であれば、いかなるものであってもよいが、例えば、抵抗素子又は負荷トランジスタであってもよい。
　発振回路２３０は、入力される電圧の大きさによって発振周波数を制御可能な電圧制御発振回路である。発振回路２３０は、例えば、電圧制御型のリングオシレータであってもよい。
　第２の実施形態に係る半導体装置２０では、ＶＤＤ配線とＶＳＳ配線との間の電位差は、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗と、負荷素子２５０の抵抗値とに基づいて分圧され、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗に応じた電圧が発振回路２３０に入力される。すなわち、半導体装置２０では、所定の抵抗を有する負荷素子２５０と、発振回路２３０とを並列に接続することによって、測定トランジスタ１１１のチャネル抵抗の変動に基づいた電圧を発振回路２３０に入力することができる。これによれば、半導体装置２０では、測定トランジスタ１１１のチャネル抵抗の変動を発振回路２３０の発振周波数の変動として検出することができる。
　ここで、第１の実施形態に係る半導体装置１０では、ＶＤＤ配線及びＶＳＳ配線の間の電位差を測定トランジスタ１１１と発振回路１３０とで分け合うため、ＶＤＤ配線及びＶＳＳ配線の間の電位差が小さい場合、発振回路１３０に印加される電圧が過度に小さくなる。このような場合、発振回路１３０が発振しにくくなってしまう。なお、発振回路１３０の発振周波数を高めるためには、発振回路１３０の構成を簡略化する（例えば、リングオシレータのインバータの数を減少させるなど）ことが考えられるが、このような場合、発振回路１３０の精度が低下してしまう。
　また、第１の実施形態に係る半導体装置１０では、発振回路１３０が発振を始めると、寄生容量によって発振回路１３０にて電力が消費され始めるため、発振回路１３０に印加される電圧が徐々に高くなる。これにより、第１の実施形態に係る半導体装置１０では、発振回路１３０に印加される電圧が安定し、発振回路１３０の発振周波数が安定するまでに時間がかかるため、ＰＩＤの有無の検出に時間がかかってしまう。
　一方、第２の実施形態に係る半導体装置２０では、入力される電圧によって発振回路２３０の発振周波数が制御されるため、ＶＤＤ配線及びＶＳＳ配線の間の電位差をすべて発振回路２３０に印加することができる。また、半導体装置２０では、発振回路２３０に入力される電圧は、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗と、負荷素子２５０の抵抗値とによって決定される。これにより、発振回路２３０に入力される電圧が安定するまでの時間が短くなるため、半導体装置２０は、ＰＩＤの有無の検出にかかる時間を短縮することができる。
　（２．２．具体例）
　続いて、図１４及び図１５を参照して、本実施形態に係る半導体装置２０のより具体的な構造例について説明する。図１４は、本実施形態に係る半導体装置２０のより具体的な回路構造を示す回路図であり、図１５は、発振回路２３０のより具体的な回路構造を示す回路図である。
　図１４に示すように、例えば、半導体装置２０は、ゲートにアンテナ部１４０が電気的に接続された測定トランジスタ１１１と、ゲートにアンテナ部が電気的に接続されていない参照トランジスタ１１０と、を備える。
　測定トランジスタ１１１及び参照トランジスタ１１０のソースは、負荷トランジスタからなる負荷素子２５０と、電圧制御型のリングオシレータである発振回路２３０とに並列に接続される。これにより、発振回路２３０には、ＶＤＤ配線及びＶＳＳ配線の間の電位差が印加される。また、発振回路２３０には、測定トランジスタ１１１又は参照トランジスタ１１０のチャネル抵抗に対応する分圧が入力されるため、該チャネル抵抗に応じた発振周波数の交流が出力される。
　具体的には、発振回路２３０は、図１５に示すような回路構造を備えていてもよい。発振回路２３０は、例えば、ＮＯＴゲート（インバータ）をリング状に奇数段（例えば、１０１段等）接続したリングオシレータである。発振回路２３０は、Ｎ型トランジスタ及びＰ型トランジスタを相補的に用いることで、内部のＮＯＴゲートの各々に、ＶＤＤ配線及びＶＳＳ配線の間の電位差Ｖｄと、入力電圧Ｖｉｎとに基づいた電位差を印加することができる。これにより、発振回路２３０は、入力される電圧の大きさに基づいて、交流出力の発振周波数を制御することができる。
　測定トランジスタ１１１及び参照トランジスタ１１０のゲートには、それぞれ選択トランジスタ１２１及び参照用選択トランジスタ１２０が電気的に接続される。選択トランジスタ１２１及び参照用選択トランジスタ１２０のゲートには、共通のスイッチ２６０が電気的に接続され、選択トランジスタ１２１及び参照用選択トランジスタ１２０のゲートは、スイッチ２６０を介して別電源に電気的に接続される。また、選択トランジスタ１２１及び参照用選択トランジスタ１２０のソース又はドレインには、ＮＯＴゲート（インバータ）２８１、２８０、及びＮＡＮＤゲート２７１、２７０からなるロジック回路が電気的に接続される。
　ＮＯＴゲート２８１、２８０、及びＮＡＮＤゲート２７１、２７０からなるロジック回路は、ＰＩＤ＿ＳＥＬ端子がＨ（Ｈｉｇｈ）、かつＥＮ端子がＨ（Ｈｉｇｈ）である場合、選択トランジスタ１２１を介して、測定トランジスタ１１１をオン状態に制御する。また、ロジック回路は、ＰＩＤ＿ＳＥＬ端子がＬ（Ｌｏｗ）、かつＥＮ端子がＨ（Ｈｉｇｈ）である場合、参照用選択トランジスタ１２０を介して、参照トランジスタ１１０をオン状態に制御する。さらに、ロジック回路は、ＥＮ端子がＬ（Ｌｏｗ）である場合、ＰＩＤ＿ＳＥＬ端子がＨ（Ｈｉｇｈ）又はＬ（Ｌｏｗ）のいずれであっても、測定トランジスタ１１１及び参照トランジスタ１１０をオフ状態に制御する。
　本実施形態に係る半導体装置２０によれば、電源電圧が低い場合であっても、高い精度でＰＩＤの有無を検出することが可能である。また、半導体装置２０によれば、より短時間でＰＩＤの有無を検出することが可能である。
　なお、第２の実施形態に係る半導体装置２０は、第１の実施形態に係る半導体装置１０に対して、測定トランジスタ１１１及び参照トランジスタ１１０のソースが負荷素子２５０及び発振回路２３０の入力に電気的に接続されている点が異なる。そのため、第１の実施形態にて説明した半導体装置１０の変形例及び適用例の各々は、第２の実施形態に係る半導体装置２０に対しても同様に適用することが可能である。
　＜３．第３の実施形態＞
　上述した実施形態において、ＰＩＤによるチャネル抵抗Ｒ１又は閾値電圧Ｖｔｈの変動量を求めるためには、発振回路１３０の発振周波数ｆを電圧値に変換する必要がある。発振周波数ｆを電圧値に変換する方法には、例えば、誤差関数などの近似関数や実験データによるテーブル値等を用いる方法を用いることができるが、これらの方法に限定されるものではない。
　例えば、ＰＩＤの影響を受けた場合と受けていない場合とにおける発振周波数ｆの差に係数を掛け算することで、ＰＩＤによるチャネル抵抗Ｒ１又は閾値電圧Ｖｔｈの変動量をより簡便な方法で算出することが可能である。ただし、このような線形近似により変動量を求めるためには、発振回路１３０の周波数特性において線形領域（線形近似可能な領域ともいう）を使うように、測定トランジスタ１１１及び参照トランジスタ１１０が構成するソースフォロア回路から得られる電圧を加工する必要がある。
　そこで本実施形態では、発振周波数ｆを電圧値に変換するより簡便な方法を実現可能な半導体装置、検出方法、電子機器及び電子機器の制御方法について、以下に例を挙げて説明する。なお、以下の説明において、線形近似可能な領域に電圧を加工する回路を、“調整回路”と称する。
　（３．１．発振回路の周波数特性と使用する電圧範囲について）
　本実施形態に係る調整回路を備える半導体装置を説明するにあたり、先に、発振回路の周波数特性と、本実施形態において使用する電圧範囲について説明する。図１６は、発振回路の周波数特性を示すグラフである。図１６に示すように、一般的な発振回路では、電圧値が低い領域（例えば、図１６における０．４Ｖ未満の領域）では、印加電圧の上昇に対して発振周波数が指数関数的に上昇し、それよりも高い電圧領域（例えば、図１６における０．４Ｖ以上から所定の電圧値以下の領域）では、印加電圧の上昇に対して約一定の傾きを保って発振周波数が上昇する。なお、図１６では図示されていないが、電圧値が高い領域（例えば、上述した所定の電圧値より大きい領域）では、印加電圧と発振周波数とのリニアリティが崩れ、印加電圧の上昇に対して発振周波数は上限値に漸近する。
　ここで、半導体装置に作り込まれたトランジスタの閾値電圧Ｖｔｈの製造バラツキ（δＶｔｈとも記す）が２０ｍＶであり、ＰＩＤによる閾値電圧Ｖｔｈのシフト量（ＰＩＤとも記す）が５０ｍＶであると仮定すると、半導体装置が備えるトランジスタの閾値電圧Ｖｔｈのバラツキの範囲Ｑ１、すなわち、使用する電圧範囲Ｑ１は、７０ｍＶとなる。
　その場合、例えば、上述した実施形態における測定トランジスタ１１１及び参照トランジスタ１１０が構成するソースフォロア回路から出力される電圧Ｖｏｕｔが低い電圧範囲に属する値（例えば、０．３５Ｖ）であると仮定すると、出力電圧Ｖｏｕｔがリニアリティの確保されていない範囲で大きく変動することとなるため、ソースフォロア回路に入力する電圧Ｖｉｎに対して固定の係数を掛け算することでは、発振回路１３０の発振周波数ｆを特定することができない。
　そこで本実施形態では、調整回路を用いることで、ソースフォロア回路からの出力電圧Ｖｏｕｔの変動範囲を狭くする。それにより、発振回路１３０に入力される電圧（すなわち、ソースフォロア回路からの出力電圧Ｖｏｕｔ）に対する発振周波数ｆのリニアリティが高められるため、入力電圧Ｖｉｎに対して固定の係数を掛け算することで、発振回路１３０の発振周波数ｆを特定することが可能となる。
　例えば、図１６において、使用する電圧範囲Ｑ１を、７０ｍＶの半分の３５ｍＶに狭めることで、出力電圧Ｖｏｕｔに対する発振周波数ｆのリニアリティが高められるため、入力電圧Ｖｉｎに係数を掛け算することで求まる発振周波数ｆの正確性を高めることが可能となる。
　また、本実施形態に係る調整回路は、ソースフォロア回路からの出力電圧Ｖｏｕｔの変動範囲をシフトさせる機能を備えることも可能である。出力電圧Ｖｏｕｔの変動範囲を例えば印加電圧と発振周波数とのリニアリティが確保された範囲（例えば、図１６における０．４Ｖ以上から所定の電圧値以下の領域）内にシフトさせることで、発振回路１３０の発振周波数ｆを入力電圧Ｖｉｎからより正確に特定することが可能となる。
　例えば、図１６において、使用する電圧範囲Ｑ２を０．４Ｖ以上０．４３５ｍＶ以下の範囲にシフトさせることで、印加電圧と発振周波数とのリニアリティが確保された範囲を使用することが可能となるため、入力電圧Ｖｉｎに対して固定の係数を掛け算することでより正確に発振周波数ｆを特定することが可能となる。
　（３．２．調整回路の役割）
　上述のように、本実施形態に係る調整回路は、ソースフォロア回路からの出力電圧Ｖｏｕｔの変動範囲を制限することと、出力電圧Ｖｏｕｔの変動範囲を所望の範囲にシフトさせることとの役割を持つことができる。
　（３．２．１．電圧変動範囲の制限）
　ここで、出力電圧Ｖｏｕｔの変動範囲を制限することとは、ソースフォロア回路の電圧感度を調整するということである。すなわち、図１７の直線Ｌ１１に示すように、ソースフォロア回路から出力される出力電圧Ｖｏｕｔの傾きは、通常、ソースフォロア回路を構成するトランジスタのゲートに対する入力電圧Ｖｉｎに比例する。なお、図１７は、ソースフォロア回路における入力電圧と出力電圧との関係を示すグラフである。
　そこで本実施形態では、調整回路を設けることで、ソースフォロア回路の電圧感度を調整する。例えば、図１７に示すように、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの傾きが直線Ｌ１１の半分の傾き（直線Ｌ１２に相当）となるように、ソースフォロア回路の電圧感度を調整する。それにより、入力電圧Ｖｉｎの変動範囲（δＶｔｈ＋ＰＩＤ）に対する出力電圧Ｖｏｕｔの変動範囲を、元々の変動範囲Ｑ１１の半分の変動範囲Ｑ１２に縮小することが可能となるため、入力電圧Ｖｉｎに係数を掛け算することで求まる発振周波数ｆの正確性を高めることが可能となる。
　（３．２．２．使用する電圧範囲のシフト）
　また、本実施形態では、上述したように、調整回路に使用する電圧範囲をシフトさせる機能を備えさせることも可能である。図１８は、本実施形態に係る調整回路による使用する電圧範囲のシフトを説明するための図であり、図１９は、本実施形態に係る調整回路によるシフト前後の変動範囲と周波数特性との関係を示すグラフである。
　図１８に示すように、変動範囲Ｑ１２を例えば高電圧側へシフトさせることで、図１９に示すように、発振回路１３０に入力する電圧（出力電圧Ｖｏｕｔ）を、周波数特性のリニアリティが確保された領域内の変動範囲Ｑ１３にシフトさせることが可能となる。それにより、発振回路１３０の発振周波数ｆを入力電圧Ｖｉｎからより正確に特定することが可能となる。
　なお、本実施形態に係る調整回路は、ソースフォロア回路の電圧変動範囲の制限機能と、使用する電圧範囲のシフト機能との両方を備えている必要はなく、何れか一方の機能を備えていればよい。
　また、以上の説明では、低い電圧領域（例えば、図１６における０．４Ｖ未満の領域）内の変動範囲Ｑ１２を高電圧側へシフトさせる場合を例示したが、これに限定されず、高い電圧領域（例えば、図１６の説明において言及した所定の電圧値より大きい領域）内の変動範囲を低電圧側へシフトさせるように、調整回路を設計することも可能である。
　（３．３．調整回路について）
　（３．３．１．ソースフォロア回路からの出力電圧Ｖｏｕｔ）
　つぎに、本実施形態に係る調整回路を説明するにあたり、調整回路を設けない場合にソースフォロア回路から出力されて発振回路１３０に入力される電圧（出力電圧Ｖｏｕｔ）について説明する。なお、本説明では、明確化のため、ソースフォロア回路からの出力電圧を“Ｖｏｕｔ０”とし、調整回路からの出力電圧を“Ｖｏｕｔ１”とする。
　図２０は、ソースフォロア回路からの出力電圧を説明するための図である。図２０に示すように、参照トランジスタ１１０／測定トランジスタ１１１のゲート・ソース間電圧Ｖｇｓは、以下の式（９）に示すように、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ０を引いた電圧となる。また、参照トランジスタ１１０／測定トランジスタ１１１のドレイン・ソース間電圧Ｖｄｓは、以下の式（１０）に示すように、電源電圧ＶＤＤから出力電圧Ｖｏｕｔ０を引いた電圧となる。ここで、ゲート・ソース間電圧Ｖｇｓから参照トランジスタ１１０／測定トランジスタ１１１の閾値電圧Ｖｔｈ及びドレイン・ソース間電圧Ｖｄｓを引いた電圧がゼロ未満となることが飽和条件であることを鑑みると、以下の式（１１）に示すように、入力電圧Ｖｉｎから閾値電圧Ｖｔｈ及び電源電圧ＶＤＤを引いた電圧がゼロ未満である必要がある。
Figure JPOXMLDOC01-appb-M000001
　また、参照トランジスタ１１０／測定トランジスタ１１１のドレイン・ソース間に流れる電流Ｉｄｓ１は、以下の式（１２）から求めることができる。なお、式（１２）において、β１は、参照トランジスタ１１０／測定トランジスタ１１１のゲインである。
Figure JPOXMLDOC01-appb-M000002
　以上のことから、出力電圧Ｖｏｕｔ０は、以下の式（１３）のように求めることができる。
Figure JPOXMLDOC01-appb-M000003
　（３．３．２．調整回路の具体例）
　つづいて、本実施形態に係る調整回路について、いくつか具体例を挙げて説明する。
　（３．３．２．１．第１具体例）
　図２１は、本実施形態の第１具体例に係る調整回路の概略構成例を示す回路図である。なお、第１具体例では、出力電圧Ｖｏｕｔ０の変動範囲を制限する制限回路３６１を用いて調整回路が構成されている場合について、例を挙げて説明する。
　図２１に示すように、第１具体例に係る制限回路３６１は、ゲート・ドレイン間が短絡された負荷トランジスタ３６１１を備えている。負荷トランジスタ３６１１のドレイン及びゲートは、参照トランジスタ１１０及び測定トランジスタ１１１のソースに接続され、ソースは接地電圧ＶＳＳに接続されている。
　このような構成において、負荷トランジスタ３６１１の飽和条件は、以下の式（１４）で表される。また、参照トランジスタ１１０／測定トランジスタ１１１のドレイン・ソース間に流れる電流Ｉｄｓ１は、以下の式（１５）から求められ、負荷トランジスタ３６１１のドレイン・ソース間に流れる電流Ｉｄｓ３は、以下の式（１６）から求められる。
Figure JPOXMLDOC01-appb-M000004
　ここで、Ｉｄｓ１＝Ｉｄｓ３であることから、負荷トランジスタ３６１１のゲインβ３は、以下の式（１７）のように、求めることができる。
Figure JPOXMLDOC01-appb-M000005
　その結果、出力電圧Ｖｏｕｔ０は、以下の式（１８）に表されるように、例えば、図２０に示す例と比較して、略１／２に低減される。これは、出力電圧Ｖｏｕｔ０の変動範囲が略半分に制限されたことを示している。なお、出力電圧Ｖｏｕｔ０は、発振回路１３０に入力される。
Figure JPOXMLDOC01-appb-M000006
　（３．３．２．２．第２具体例）
　図２２は、本実施形態の第２具体例に係る調整回路の概略構成例を示す回路図である。なお、第２具体例では、出力電圧Ｖｏｕｔの変動範囲をシフトさせるシフト回路３６２を用いて調整回路が構成されている場合について、例を挙げて説明する。
　図２２に示すように、第２具体例に係るシフト回路３６２は、直列に接続されたＰ型の第１トランジスタ３６２１及びＮ型の第２トランジスタ３６２２と、同じく直列に接続されたＰ型の第３トランジスタ３６２３及びＮ型の第４トランジスタ３６２４とが、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に並列に接続された構成を備える。言い換えれば、シフト回路３６２は、直列に接続されたＰ型トランジスタ及びＮ型トランジスタよりなる２つのＣＭＯＳ（Complementary　Metal-Oxide-Semiconductor）回路（以下、ＣＭＯＳアナログ反転回路という）が直列接続された構成を備える。
　第１トランジスタ３６２１と第２トランジスタ３６２２とは、ドレイン同士が接続されている。同様に、第３トランジスタ３６２３と第４トランジスタ３６２４とも、ドレイン同士が接続されている。
　ソースフォロア回路からの出力電圧Ｖｏｕｔは、第２トランジスタ３６２２のゲートに印加される。第１トランジスタ３６２１のゲートは、第１トランジスタ３６２１のドレイン及び第２トランジスタ３６２２のドレインに接続されるとともに、第３トランジスタ３６２３のゲートに接続されている。
　第３トランジスタ３６２３のドレイン及び第４トランジスタ３６２４のドレインは、第４トランジスタ３６２４のゲートに接続されるとともに、後段の回路（例えば、制限回路３６１（又は発振回路１３０））に接続される。
　以上のような構成を備えるシフト回路３６２では、直列接続されたＰ型のトランジスタ（第１トランジスタ３６２１又は第３トランジスタ３６２３）のオン抵抗とＮ型のトランジスタ（第２トランジスタ３６２２又は第４トランジスタ３６２４）のオン抵抗との比を制御することで、後段に出力される電圧の電圧値を制御することができる。
　図２３は、シフト回路におけるＰ型のトランジスタのオン抵抗とＮ型のトランジスタのオン抵抗との比を制御した場合の出力電圧のシフトを説明するための図である。図２３において、破線Ｌ２０は、Ｐ型のトランジスタ（第１トランジスタ３６２１又は第３トランジスタ３６２３）のオン抵抗とＮ型のトランジスタ（第２トランジスタ３６２２又は第４トランジスタ３６２４）のオン抵抗とを同じ抵抗値とした場合に後段に出力される電圧Ｖ１又はＶ２（シフト回路３６２からの出力電圧Ｖｏｕｔ１に相当）の電圧値を示している。
　図２２において、例えば、Ｎ型のトランジスタ（第２トランジスタ３６２２又は第４トランジスタ３６２４）のオン抵抗をＰ型のトランジスタ（第１トランジスタ３６２１又は第３トランジスタ３６２３）のオン抵抗よりも大きくした場合、図２３の実線Ｌ２１に示すように、後段に出力される電圧Ｖ１又はＶ２（出力電圧Ｖｏｕｔ１）は、高電圧側へシフトする。一方、Ｐ型のトランジスタ（第１トランジスタ３６２１又は第３トランジスタ３６２３）のオン抵抗をＮ型のトランジスタ（第２トランジスタ３６２２又は第４トランジスタ３６２４）のオン抵抗よりも大きくした場合、図２３の実線Ｌ２２に示すように、後段に出力される電圧Ｖ１又はＶ２（出力電圧Ｖｏｕｔ１）は、低電圧側へシフトする。
　ただし、直列接続されたＰ型のトランジスタとＮ型のトランジスタとで構成されるＣＭＯＳアナログ反転回路を１段又は奇数段とした場合、図２４の（ａ）から（ｂ）に示すように、後段に出力される電圧（図２２及び図２４に示す例では例えば電圧Ｖ１）は、入力電圧Ｖｉｎに対して反転した電圧値となる。そこで本実施形態では、Ｐ型のトランジスタとＮ型のトランジスタとで構成されるＣＭＯＳアナログ反転回路を２段又は偶数段とすることで、図２４の（ｃ）に示すように、出力される電圧を再反転させる（図２２及び図２４に示す例では例えば電圧Ｖ２）。
　なお、図２５に示すように、発振回路１３０の発振周波数ｆを上げたい場合には、出力電圧Ｖｏｕｔ１の電圧値を上げ、発振周波数ｆを下げたい場合には、出力電圧Ｖｏｕｔ１の電圧値を下げる必要がある。出力電圧Ｖｏｕｔ１の電圧値を上げる場合には、対角に位置する第２トランジスタ３６２２及び第３トランジスタ３６２３のオン抵抗を下げる。その際、反対側の対角に位置する第１トランジスタ３６２１及び第４トランジスタ３６２４のオン抵抗を上げてもよい。一方、出力電圧Ｖｏｕｔ１の電圧値を下げる場合には、第２トランジスタ３６２２及び第３トランジスタ３６２３のオン抵抗を上げる。その際、第１トランジスタ３６２１及び第４トランジスタ３６２４のオン抵抗を下げてもよい。
　各トランジスタのオン抵抗の増減には、各トランジスタのゲート長（Ｌ長）やゲート幅（Ｗ長）を調節したり、各トランジスタのＦｉｎｇｅｒ数を調節したりする方法が採用されてもよい。
　図２６は、第１～第４トランジスタ３６２１～３６２４それぞれのＦｉｎｇｅｒ数を２とした場合のシフト回路３６２の概略構成例を示す回路図である。例えば、第１トランジスタ３６２１は、２つのトランジスタ３６２１ａ及び３６２１ｂから構成され、第２トランジスタ３６２２は、２つのトランジスタ３６２２ａ及び３６２２ｂから構成され、第３トランジスタ３６２３は、２つのトランジスタ３６２３ａ及び３６２３ｂから構成され、第４トランジスタ３６２４は、２つのトランジスタ３６２４ａ及び３６２４ｂから構成されている。
　図２７は、第１～第４トランジスタそれぞれのＦｉｎｇｅｒ数を切り替えた場合にシフト回路から出力される出力電圧の例を示すグラフである。図２７において、破線±０は、第１～第４トランジスタ３６２１～３６２４それぞれのＦｉｎｇｅｒ数を１とした場合を示している。また、曲線Ｐ１は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を３とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を２とした場合を示し、曲線Ｐ２は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を３とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を１とした場合を示し、曲線Ｐ３は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を４とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を２とした場合を示し、曲線Ｐ４は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を４とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を１とした場合を示している。さらに、曲線Ｍ１は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を２とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を３とした場合を示し、曲線Ｍ２は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を１とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を３とした場合を示し、曲線Ｍ３は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を２とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を４とした場合を示し、曲線Ｍ４は、第２トランジスタ３６２２及び第３トランジスタ３６２３の合計のＦｉｎｇｅｒ数を１とし、第１トランジスタ３６２１及び第４トランジスタ３６２４の合計のＦｉｎｇｅｒ数を４とした場合を示している。
　このように、合計８個のトランジスタをカスコード接続した構成では、各トランジスタのＦｉｎｇｅｒ数を調整することで、出力電圧Ｖｏｕｔ１の電圧値を９段階に調整することが可能である。
　（３．３．２．３．第３具体例）
　図２８は、本実施形態の第３具体例に係る調整回路の概略構成例を示す回路図である。図２８に示すように、第３具体例に係る調整回路３６０は、測定トランジスタ１１１及び参照トランジスタ１１０が構成するソースフォロア回路に対して、制限回路３６１とシフト回路３６２とが直列に接続された構成を有していてもよい。また、シフト回路３６２は、抵抗素子３６２５で構成されていてもよい。
　抵抗素子３６２５をソースフォロア回路のソース側に設けることで、出力電圧Ｖｏｕｔ０を高電圧側へシフトさせることができる。なお、出力電圧をＶｏｕｔ０を低電圧側へシフトさせる場合は、抵抗素子３６２５をソースフォロア回路のドレイン側へ設ければよい。
　（３．３．２．４．第４具体例）
　図２９は、本実施形態の第４具体例に係る調整回路の概略構成例を示す回路図である。図２９に示すように、第４具体例に係る調整回路３６０は、第３具体例に係る調整回路３６０と同様の構成において、シフト回路３６２が、２つのトランジスタ３６２６及び３６２７と、定電流回路３６２８とを備える回路構成に置き換えられた構成を備える。
　２つのトランジスタ３６２６及び３６２７は、互いのゲートが一方のトランジスタ３６２７のドレインに接続されることで、カレントミラー回路を構成している。トランジスタ３６２７のドレインは、定電流回路３６２８に接続されている。
　このような構成では、カレントミラー回路を構成する一方のトランジスタ３６２６がソースフォロア回路に流れる電流を制限するように機能する。したがって、定電流回路３６２８に流れる電流を制御することで、出力電圧Ｖｏｕｔ０を高電圧側へシフトさせることが可能となる。なお、出力電圧Ｖｏｕｔ０を低電圧側へシフトさせる場合には、シフト回路３６２をソースフォロア回路のドレイン側に設ければよい。
　（３．３．２．５．その他の例）
　また、例えば、図２１を用いて説明した構成において、測定トランジスタ１１１又は参照トランジスタ１１０と、負荷トランジスタ３６１１とのオン抵抗の比を調整することでも、出力電圧Ｖｏｕｔ０をシフトさせることが可能である。なお、各トランジスタのオン抵抗の増減には、各トランジスタのゲート長（Ｌ長）やゲート幅（Ｗ長）を調節したり、各トランジスタのＦｉｎｇｅｒ数を調節したりする方法が採用されてもよい。
　（３．４．構造例）
　つぎに、図面を参照して、本の実施形態に係る半導体装置の構造例について、幾つか例を挙げて説明する。なお、以下の説明において、制限回路３６１及びシフト回路３６２は、上述した調整回路３６０の説明において例示した制限回路３６１及びシフト回路３６２と同様であってよい。
　（３．４．１．第１例）
　図３０は、本実施形態の第１例に係る半導体装置の構造例を説明する回路図である。図３０に示すように、第１例に係る半導体装置３０－１は、例えば、第１の実施形態において図３を用いて説明した半導体装置１０と同様の構成において、測定トランジスタ１１１及び参照トランジスタ１１０が構成するソースフォロア回路のソース側に、制限回路３６１よりなる調整回路３６０が設けられた構造を備える。
　（３．４．２．第２例）
　図３１は、本実施形態の第２例に係る半導体装置の構造例を説明する回路図である。図３１に示すように、第２例に係る半導体装置３０－２は、例えば、図３０に示す半導体装置３０－１と同様の構成において、制限回路３６１よりなる調整回路３６０が発振回路１３０と接地電圧ＶＳＳとの間に設けられた構造を備える。
　（３．４．３．第３例）
　図３２は、本実施形態の第３例に係る半導体装置の構造例を説明する回路図である。図３２に示すように、第３例に係る半導体装置３０－３は、例えば、図３０に示す半導体装置３０－１と同様の構成において、制限回路３６１よりなる調整回路３６０がソースフォロア回路のドレイン側に設けられた構造を備える。
　（３．４．４．第４例）
　図３３は、本実施形態の第４例に係る半導体装置の構造例を説明する回路図である。図３３に示すように、第４例に係る半導体装置３０－４は、例えば、図３２に示す半導体装置３０－３と同様の構成において、発振回路１３０が調整回路３６０と電源電圧ＶＤＤとの間に設けられた構造を備える。
　（３．４．５．第５例）
　図３４は、本実施形態の第５例に係る半導体装置の構造例を説明する回路図である。図３４に示すように、第５例に係る半導体装置３０－５は、例えば、第１の実施形態において図３を用いて説明した半導体装置１０と同様の構成において、測定トランジスタ１１１及び参照トランジスタ１１０が構成するソースフォロア回路のソース側にシフト回路３６２が接続され、シフト回路３６２の出力に制限回路３６１が接続された構造を備える。
　（３．４．６．第６例）
　図３５は、本実施形態の第６例に係る半導体装置の構造例を説明する回路図である。図３５に示すように、第６例に係る半導体装置３０－６は、例えば、図３４に示す半導体装置３０－５と同様の構成において、制限回路３６１がソースフォロア回路のドレイン側に接続され、シフト回路３６２の出力に発振回路１３０が接続された構造を備える。
　（３．４．７．その他の例）
　なお、上述した第１例から第６例では、ソースフォロア回路を構成する測定トランジスタ１１１及び参照トランジスタ１１０がＮ型のトランジスタである場合を例示したが、これに限定されるものではない。すなわち、本実施形態では、測定トランジスタ１１１及び参照トランジスタ１１０をＰ型のトランジスタで構成することも可能である。その場合、例えば、第１例から第６例において説明した構造において、電源電圧ＶＤＤと接地電圧ＶＳＳとが入れ替えられることとなる。
　（３．５．実証実験結果）
　つづいて、以上で説明した調整回路３６０を設けることによる効果について、実証実験結果に基づいて説明する。図３６は、本実証実験を実行するにあたり使用した半導体装置の回路構成を示す図である。また、図３７は、本実証実験により得られた結果を示すグラフである。
　図３６に示すように、本実証実験では、測定トランジスタ１１１及び参照トランジスタ１１０が構成するソースフォロア回路のソース側に調整回路３６０が設けられた半導体装置を使用した。調整回路３６０には、図２１を用いて説明した第１具体例に係る制限回路３６１を使用した。
　この半導体装置において、ソースフォロア回路から出力された出力電圧Ｖｏｕｔは、発振回路１３０に入力される。発振回路１３０の発振周波数は、出力パッド３９１を介して計測した。発振回路１３０には、リングオシレータを使用した。
　また、本実証実験では、ソースフォロア回路からの出力電圧Ｖｏｕｔを直接計測するために、ソースフォロア回路の出力を分岐してスイッチ３８０を介して出力パッド３９２に接続した。
　本検証実験では、以上のような構成において、発振回路１３０に入力するイネーブル信号ＥＮをオフにした状態でスイッチ３８０をオンにすることで、測定トランジスタ１１１に電圧Ｖｇ１を印加した際のソースフォロア回路からの出力電圧Ｖｏｕｔ（これを出力電圧Ｖｏｕｔ１とする）と、参照トランジスタ１１０に電圧Ｖｇ２を印加した際のソースフォロア回路からの出力電圧Ｖｏｕｔ（これを出力電圧Ｖｏｕｔ２とする）とを、出力パッド３９２を介して直接計測した。また、本実験では、スイッチ３８０をオフにした状態イネーブル信号ＥＮをオンにすることで、測定トランジスタ１１１に電圧Ｖｇ１を印加した際の発振回路１３０の発振周波数Ｆ１と、参照トランジスタ１１０に電圧Ｖｇ２を印加した際の発振回路１３０の発振周波数Ｆ２とも、出力パッド３９１を介して計測した。
　図３７において、破線は、発振周波数Ｆ２から発振周波数Ｆ１を引き算して所定の比例乗数を乗算した値をプロットしたものであり、実線は、出力電圧Ｖｏｕｔ２から出力電圧Ｖｏｕｔ１を引き算した値をプロットしたものである。図３７を参照すると分かるように、発振周波数Ｆ２から発振周波数Ｆ１を引き算して所定の比例乗数を乗算した値と、出力電圧Ｖｏｕｔ２から出力電圧Ｖｏｕｔ１を引き算した値とは、略一致している。これは、周波数差に所定の比例乗数を乗算することで、出力電圧Ｖｏｕｔの変動を取得することができることを示している。
　（３．５．１．制限回路を構成する負荷トランジスタの閾値電圧による影響について）
　ここで、制限回路３６１を構成する負荷トランジスタ３６１１の閾値電圧Ｖｔｈがソースフォロア回路からの出力電圧Ｖｏｕｔに与える影響について説明する。
　参照トランジスタ１１０に電圧Ｖｇ２を印加した際の出力電圧Ｖｏｕｔ２は以下の式（１９）で求めることができ、測定トランジスタ１１１に電圧Ｖｇ１を印加した際の出力電圧Ｖｏｕｔ１は以下の式（２０）で求めることができる。
Figure JPOXMLDOC01-appb-M000007
　ここで、各トランジスタの閾値電圧の設計値をＶｔｈとし、測定トランジスタ１１１の閾値電圧Ｖｔｈ１のバラツキをδＶｔｈ１とし、参照トランジスタ１１０の閾値電圧Ｖｔｈ２のバラツキをδＶｔｈ２とし、アンテナからのダメージによる閾値電圧Ｖｔｈ１のシフト量をΔＰＩＤとすると、参照トランジスタ１１０の閾値電圧Ｖｔｈ２は以下の式（２１）で表され、測定トランジスタ１１１の閾値電圧Ｖｔｈ１は以下の式（２２）で表される。
Figure JPOXMLDOC01-appb-M000008
　したがって、以下の式（２３）のように、出力電圧Ｖｏｕｔ２から出力電圧Ｖｏｕｔ１を引き算した場合、参照トランジスタ１１０の閾値電圧Ｖｔｈ２のバラツキδＶｔｈ２と測定トランジスタ１１１の閾値電圧Ｖｔｈ１のバラツキδＶｔｈ１との差（－δＶｔｈ２＋δＶｔｈ１）（以下、ミスマッチ成分ともいう）と、アンテナからのダメージによる閾値電圧Ｖｔｈ１のシフト量ΔＰＩＤとの成分が残留することが分かる。
Figure JPOXMLDOC01-appb-M000009
　出力電圧Ｖｏｕｔは、発振回路１３０に入力されて発振周波数ｆに変換される。出力電圧Ｖｏｕｔ２での発振周波数ｆはＦ２であり、出力電圧Ｖｏｕｔ１での発振周波数ｆはＦ１である。また、発振周波数ｆは、以下の式（２４）及び式（２５）に示すように、関数Ｇ（ｆ）により電圧値に変化可能である。
Figure JPOXMLDOC01-appb-M000010
　本実施形態では、上述したように、線形近似が可能であることから、ｋを係数（比例乗数）とした場合、閾値電圧Ｖｔｈ１及びＶｔｈ２は、以下の式（２６）のように近似することができる。
Figure JPOXMLDOC01-appb-M000011
　したがって、参照トランジスタ１１０の閾値電圧Ｖｔｈ２と測定トランジスタ１１１の閾値電圧Ｖｔｈ１との差、すなわち、アンテナからのダメージによる閾値電圧Ｖｔｈ１のシフト量ΔＰＩＤは、以下の式（２７）のように求めることが可能である。
Figure JPOXMLDOC01-appb-M000012
　なお、式（２７）には、ミスマッチ成分（δＶｔｈ１－δＶｔｈ２）が残留しているが、このミスマッチ成分は完全なランダム値であるため、十分な数のサンプルを測定し、その平均を取ることで、無視できる程度に低減させることが可能である。
　図３８は、アンテナからのダメージを受けた場合と受けていない場合とのミスマッチ成分の電圧値の例を示すグラフである。図３８において、黒く塗りつぶされた丸は、アンテナからのダメージを受けていない場合の閾値電圧Ｖｔｈを示し、白抜きの丸は、アンテナからのダメージを受けた場合の閾値電圧を示している。
　図３８に示すように、アンテナからのダメージを受けていない場合では、閾値電圧Ｖｔｈの平均値は－０．０００４［Ｖ］であったのに対し、アンテナからのダメージを受けた場合では、閾値電圧Ｖｔｈの平均値は０．０３９［Ｖ］であった。これは、測定トランジスタ１１１の閾値電圧Ｖｔｈがアンテナからのダメージにより平均して０．０３９Ｖシフトしたことを示している。
　（３．６．まとめ）
　以上のように、本実施形態によれば、線形近似を利用した簡便な方法により、ＰＩＤによるチャネル抵抗Ｒ１又は閾値電圧Ｖｔｈの変動量を算出することが可能な半導体装置、検出方法、電子機器及び電子機器の制御方法が実現される。
　その他の構成、動作及び効果については、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、
　前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、
　前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、
を備える、半導体装置。
（２）
　前記発振回路は、ＶＤＤ配線及びＶＳＳ配線の間に設けられ、
　前記測定トランジスタは、前記発振回路と、前記ＶＤＤ配線又は前記ＶＳＳ配線との間に設けられる、前記（１）に記載の半導体装置。
（３）
　前記発振回路は、リングオシレータである、前記（２）に記載の半導体装置。
（４）
　前記発振回路は、出力される発振周波数が入力電圧によって変動する発振回路であり、
　前記発振回路の入力は、前記測定トランジスタのソースに負荷素子と並列に電気的に接続される、前記（１）に記載の半導体装置。
（５）
　前記負荷素子は、抵抗素子である、前記（４）に記載の半導体装置。
（６）
　前記測定トランジスタ及び前記選択トランジスタは、同じ導電型のトランジスタである、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記測定トランジスタは、複数設けられ、
　前記発振回路よりもＶＤＤ配線側に設けられた前記測定トランジスタは、Ｎ型トランジスタであり、前記発振回路よりもＶＳＳ配線側に設けられた前記測定トランジスタは、Ｐ型トランジスタである、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記測定トランジスタは、複数設けられ、
　複数の前記測定トランジスタの各々では、前記アンテナ部と前記ゲートとの面積比が互いに異なる、前記（１）～（７）のいずれか一項に記載の半導体装置。
（９）
　前記測定トランジスタの前記ゲートには、さらに保護素子が電気的に接続される、前記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記選択トランジスタは、前記アンテナ部よりも上層の配線で前記測定トランジスタと電気的に接続され、
　前記配線には、保護素子が電気的に接続される、前記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　前記測定トランジスタのボディは、前記測定トランジスタのソースと電気的に接続される、前記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　前記アンテナ部とゲートが電気的に接続されず、前記発振回路とソースが電気的に接続される参照トランジスタと、
　前記参照トランジスタの前記ゲートにソースが電気的に接続された参照用選択トランジスタと、
をさらに備える、前記（１）～（１１）のいずれか一項に記載の半導体装置。
（１３）
　前記測定トランジスタの前記ソースに出現する電圧の電圧値を調整する調整回路をさらに備える、前記（１）～（１２）の何れか一項に記載の半導体装置。
（１４）
　前記調整回路は、前記測定トランジスタの前記ソース及びドレインのうち少なくとも一方に接続されている、前記（１３）に記載の半導体装置。
（１５）
　前記調整回路は、抵抗素子を含む、前記（１３）又は（１４）に記載の半導体装置。
（１６）
　前記調整回路は、ＣＭＯＳ（Complementary　Metal-Oxide-Semiconductor）素子を含む、前記（１３）又は（１４）に記載の半導体装置。
（１７）
　前記発振回路は、出力される発振周波数が入力電圧の電圧値によって変動する発振回路であり、
　前記発振回路の入力は、前記測定トランジスタの前記ソースに負荷素子と並列に電気的に接続される、
　前記（１３）～（１６）の何れか一項に記載の半導体装置。
（１８）
　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える半導体装置の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
　前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、　測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
を含む、検出方法。
（１９）
　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置と、
　前記選択トランジスタのオン又はオフ状態を制御することで、前記測定トランジスタのオン又はオフ状態を制御する制御部と、
　前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定する測定部と、
　測定された前記発振周波数の各々に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出する検出部と、
　前記検出部にて前記差分が検出された場合、前記プラズマプロセスによる影響を補正する処理を行う処理部と、
を備える、電子機器。
（２０）
　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置を備える電子機器の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
　前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、　測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
　前記差分が検出された場合、前記プラズマプロセスによる影響を補正する制御を行うことと、
を含む、電子機器の制御方法。
　１０、１０Ａ、１１、１２、１３、１４、２０、３０－１～３０－６　　半導体装置
　１０１　　制御部
　１０２　　測定部
　１０３　　検出部
　１０４　　処理部
　１１０、２１０　　参照トランジスタ
　１１１、１１１Ａ、１１２、２１１、２１２　　測定トランジスタ
　１２０、２２０　　参照用選択トランジスタ
　１２１、１２２、２２１、２２２　　選択トランジスタ
　１３０、２３０　　　発振回路
　１３１　　Ｐ型トランジスタ
　１３２　　Ｎ型トランジスタ
　１３３　　負荷容量
　１４０、１４１、１４２、２４１、２４２　　　アンテナ部
　１５０　　保護素子
　２５０　　負荷素子
　３６０　　調整回路
　３６１　　制限回路
　３６２　　シフト回路
　３８０　　スイッチ
　３９１、３９２　出力パッド
　１０００、１００１、１００２　　　電子機器
　１１０１、１１０２　　本体回路
　１２０１　　基準電圧制御回路
　１２０２　　ＰＩＤ耐性ブロック切替制御回路
　１３０１　　基準電圧生成回路
　１３０２　　ＰＩＤ低耐性回路
　１４０２　　ＰＩＤ高耐性回路
　３６１１　　負荷トランジスタ
　３６２１　　第１トランジスタ
　３６２１ａ、３６２１ｂ、３６２２ａ、３６２２ｂ、３６２３ａ、３６２３ｂ、３６２４ａ、３６２４ｂ、３６２６、３６２７　トランジスタ
　３６２２　　第２トランジスタ
　３６２３　　第３トランジスタ
　３６２４　　第４トランジスタ
　３６２５　　抵抗素子
　３６２８　　定電流回路

Claims (20)

  1. 　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、
    　前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、
    　前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、
    を備える、半導体装置。
  2. 　前記発振回路は、ＶＤＤ配線及びＶＳＳ配線の間に設けられ、
    　前記測定トランジスタは、前記発振回路と、前記ＶＤＤ配線又は前記ＶＳＳ配線との間に設けられる、請求項１に記載の半導体装置。
  3. 　前記発振回路は、リングオシレータである、請求項２に記載の半導体装置。
  4. 　前記発振回路は、出力される発振周波数が入力電圧によって変動する発振回路であり、
    　前記発振回路の入力は、前記測定トランジスタのソースに負荷素子と並列に電気的に接続される、請求項１に記載の半導体装置。
  5. 　前記負荷素子は、抵抗素子である、請求項４に記載の半導体装置。
  6. 　前記測定トランジスタ及び前記選択トランジスタは、同じ導電型のトランジスタである、請求項１に記載の半導体装置。
  7. 　前記測定トランジスタは、複数設けられ、
    　前記発振回路よりもＶＤＤ配線側に設けられた前記測定トランジスタは、Ｎ型トランジスタであり、前記発振回路よりもＶＳＳ配線側に設けられた前記測定トランジスタは、Ｐ型トランジスタである、請求項１に記載の半導体装置。
  8. 　前記測定トランジスタは、複数設けられ、
    　複数の前記測定トランジスタの各々では、前記アンテナ部と前記ゲートとの面積比が互いに異なる、請求項１に記載の半導体装置。
  9. 　前記測定トランジスタの前記ゲートには、さらに保護素子が電気的に接続される、請求項１に記載の半導体装置。
  10. 　前記選択トランジスタは、前記アンテナ部よりも上層の配線で前記測定トランジスタと電気的に接続され、
    　前記配線には、保護素子が電気的に接続される、請求項１に記載の半導体装置。
  11. 　前記測定トランジスタのボディは、前記測定トランジスタのソースと電気的に接続される、請求項１に記載の半導体装置。
  12. 　前記アンテナ部とゲートが電気的に接続されず、前記発振回路とソースが電気的に接続される参照トランジスタと、
    　前記参照トランジスタの前記ゲートにソースが電気的に接続された参照用選択トランジスタと、
    をさらに備える、請求項１に記載の半導体装置。
  13. 　前記測定トランジスタの前記ソースに出現する電圧の電圧値を調整する調整回路をさらに備える、請求項１に記載の半導体装置。
  14. 　前記調整回路は、前記測定トランジスタの前記ソース及びドレインのうち少なくとも一方に接続されている、請求項１３に記載の半導体装置。
  15. 　前記調整回路は、抵抗素子を含む、請求項１３に記載の半導体装置。
  16. 　前記調整回路は、ＣＭＯＳ（Complementary　Metal-Oxide-Semiconductor）素子を含む、請求項１３に記載の半導体装置。
  17. 　前記発振回路は、出力される発振周波数が入力電圧の電圧値によって変動する発振回路であり、
    　前記発振回路の入力は、前記測定トランジスタの前記ソースに負荷素子と並列に電気的に接続される、
    　請求項１３に記載の半導体装置。
  18. 　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を備える半導体装置の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
    　前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、　測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
    を含む、検出方法。
  19. 　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置と、
    　前記選択トランジスタのオン又はオフ状態を制御することで、前記測定トランジスタのオン又はオフ状態を制御する制御部と、
    　前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定する測定部と、
    　測定された前記発振周波数の各々に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出する検出部と、
    　前記検出部にて前記差分が検出された場合、前記プラズマプロセスによる影響を補正する処理を行う処理部と、
    を備える、電子機器。
  20. 　プラズマプロセスにてアンテナとして機能するアンテナ部がゲートに電気的に接続された少なくとも１以上の測定トランジスタと、前記測定トランジスタの前記ゲートにソースが前記アンテナ部と並列に電気的に接続された選択トランジスタと、前記測定トランジスタのソースと電気的に接続され、発振周波数が前記測定トランジスタの閾値電圧によって変動する発振回路と、を有する半導体装置を備える電子機器の前記選択トランジスタをオン状態に制御することで、前記測定トランジスタをオン状態に制御することと、
    　前記測定トランジスタがオン状態の時に前記発振回路の発振周波数を測定することと、　測定された前記発振周波数に基づいて、前記測定トランジスタの閾値電圧と、前記閾値電圧の理想値との差分の有無を検出することと、
    　前記差分が検出された場合、前記プラズマプロセスによる影響を補正する制御を行うことと、
    を含む、電子機器の制御方法。
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