WO2020062501A1 - Goa电路结构 - Google Patents

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Definitions

  • an embodiment of the present invention provides a GOA circuit structure.
  • the GOA circuit structure is a plurality of cascaded GOA circuits.
  • the n-th GOA circuit includes a pull-up control unit, a Pull-down unit, pull-down unit, pull-down unit, pull-down sustain unit, and an additional thin-film transistor (T23); wherein the pull-up unit, the download unit, the pull-down unit, and the pull-down sustain unit and the nth
  • the gate signal output terminal (G (n)) of the GOA circuit is electrically connected, where n is a natural number; the pull-up control unit, the download unit, the pull-down unit, and the pull-down sustain unit are connected to the n-th stage.
  • the pull-down unit includes a fourth thin film transistor (T41), and a gate of the fourth thin film transistor (T41) is electrically connected to a gate of the n + q-level GOA circuit.
  • a signal output terminal (G (n + 4)), a drain of the fourth thin film transistor (T41) is electrically connected to a gate signal point (Q (n)) of the n-th GOA circuit, and the A source of the fourth thin film transistor (T41) is electrically connected to the working voltage (VSS); and a fifth thin film transistor (T31), a gate of the fifth thin film transistor (T31) is connected to the n + qth A gate signal output terminal (G (n + 4)) of the first-level GOA circuit, a drain of the fifth thin film transistor (T31) is electrically connected to the gate signal output terminal (G (n)), and A source of the fifth thin film transistor (T31) is electrically connected to the operating voltage (VSS).
  • FIG. 3 is a schematic diagram of a preferred embodiment of the GOA circuit structure of the present invention.
  • FIGS 4 and 5 are schematic diagrams of related waveforms of the GOA circuit structure of the present invention.
  • the gate signal of the first thin film transistor T11 of the pull-up control unit 2 is changed from the existing stage signal output terminal ST (n-4) to the stage signal output terminal ST (n- 3), and the additional thin film transistor T23 is further provided, wherein the gate of the additional thin film transistor T23 is electrically connected to the control signal terminal P (n-3), and the source of the additional thin film transistor T23 is electrically Is connected to the stage signal output terminal ST (n-3), and the drain of the additional thin film transistor T23 is electrically connected to the operating voltage VSS, so that the gate signal point Q (n) potential drop can be prevented from affecting the first
  • the turning on of the three thin film transistors T21 further reduces the interference with the output waveform of the gate signal output terminal G (n).
  • the effective turning off of the first thin film transistor T11 can be maintained, thereby improving the gate signal The stability of the potential at point Q (n).

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Abstract

一种GOA电路结构，该GOA电路结构包括一上拉控制单元（2）、一上拉单元（3）、一下传单元（4）、一下拉单元（5）、一下拉维持单元（6）以及一附加薄膜晶体管（T23）。通过设置该附加薄膜晶体管（T23），并且在该附加薄膜晶体管（T23）的栅极电性连接一控制信号端，可降低干扰GOA电路结构的栅极信号输出端的输出波形的情形。

Description

GOA电路结构 技术领域
本发明是有关于一种GOA电路结构，特别是有关于一种改善信号点Q(n)波形的GOA电路结构。
 背景技术
液晶面板的工作原理是在薄膜晶体管阵列基板(Thin Film Transistor Array Substrate，TFT Array Substrate)与彩色滤光片基板(Color Filter，CF)之间灌入液晶分子，并在两片基板上施加驱动电压来控制液晶分子的旋转方向，将背光模组的光线折射出来产生画面。
液晶面板内具有多个呈阵列式排布的像素，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，源极(Source)连接至垂直方向的数据线，漏极(Drain)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度进而达到控制色彩与亮度的效果。Gate Driver on Array，简称GOA，是利用现有的薄膜晶体管液晶面板的阵列(Array)制程将栅极行扫描驱动电路集成制作在TFT阵列基 板上，实现对栅极进行扫描的驱动方式。使用GOA驱动电路来代替传统的栅极驱动芯片(IC)，有机会提升产能并降低产品成本，而且可以使液晶面板更适合制作窄边框或无边框的显示产品。
如图1所示，为现有的GOA电路，主要结构包括一上拉控制单元11、一上拉单元12、一下传单元13、一下拉单元14、一下拉维持单元15及一自举电容Cbt。所述上拉单元12主要负责将时钟信号(Clock)输出为栅极信号；所述上拉控制单元11负责控制上拉单元12的打开时间，，所述下拉单元14负责在第一时间将栅极信号拉低为低电位，即关闭栅极信号；所述下拉维持单元15则负责将栅极输出信号及上拉单元14的栅极信号(通常称为Q点)维持在关闭状态(即负电位）；所述自举电容Cbt则负责Q点的二次抬升，这样有利于所述上拉单元12的G(n)输出。
如图1及2所示，假设信号第n-4级GOA电路的级传信号输出端ST(n-4)及第n-4级GOA电路的栅极信号输出端G(n-4)对应时钟信号CK1，第n级GOA电路的栅极信号点Q(n)对应时钟信号CK5。在理想情况下，当所述级传信号输出端ST(n-4)及第n-4级GOA电路的栅极信号输出端G(n-4)从高电位变为低电位时，所述上拉控制单元11的薄膜晶体管T11立即关闭，所述栅极信号点Q(n)被所述自举电容Cbt拉至更高的一电位。然而，在实际情况中，所述GOA电路中包含诸多电阻、电容结构，会因电阻及电容延迟(RC delay)的原因导致所述级传信号输出端ST(N-4)及所述栅极信号输出端G(N-4)不会从高电位瞬间降低至低电位，而变为一个缓慢下降的电压，在此过程中，所述薄膜晶体管T11仍处于微开启状态，会导致所述栅极信号点Q(n)电位下降影响所述上拉单元12的薄膜晶体管T21的开启，进而影响第n级GOA电路的栅极信号输出端G(n)的输出波形。
 技术问题
本发明的目的在于提供一种GOA电路结构，通过设置附加薄膜晶体管，并且在附加薄膜晶体管的栅极电性连接控制信号端(P(n-3))，可降低干扰所述栅极信号输出端(G(n))的输出波形的情形。
 技术解决方案
为解决上述问题，本发明提供的技术方案如下：
为达成本发明的前述目的，本发明一实施例提供一种GOA电路结构，所述GOA电路结构为多个级联的GOA电路，所述第n级GOA电路包括一上拉控制单元、一上拉单元、一下传单元、一下拉单元、一下拉维持单元以及一附加薄膜晶体管(T23)；其中所述上拉单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号输出端(G(n))电性连接，n为自然数；所述上拉控制单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号点(Q(n))电性连接；所述附加薄膜晶体管(T23)的一栅极电性连接第n-m级GOA电路的一控制信号端(P(n-m) )，m为自然数；所述附加薄膜晶体管(T23)的一漏极电性连接一工作电压(VSS)；所述附加薄膜晶体管(T23)的一源极电性连接第n-m级GOA电路的一级传信号输出端(ST(n-m))；所述上拉控制单元电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，q为自然数；所述第n级GOA电路对第n级水平扫描线的充电进行控制。
在本发明的一实施例中，所述附加薄膜晶体管(T23)的栅极电性连接第n-3级GOA电路的控制信号端(P(n-3))；所述附加薄膜晶体管(T23)的源极电性连接第n-m级GOA电路的级传信号输出端(ST(n-3))；所述上拉控制单元电性连接第n-4级GOA电路的栅极信号输出端(G(n-4))。
在本发明的一实施例中，当第n-m级GOA电路的级传信号输出端(ST(n-3))为一高电位时，第n-3级GOA电路的控制信号端(P(n-3))为一低电位，使得所述附加薄膜晶体管(T23)处于一关闭状态。
在本发明的一实施例中，当第n-m级GOA电路的级传信号输出端(ST(n-3))为一低电位时，第n-3级GOA电路的控制信号端(P(n-3))先持续一时间一低电位后变为一高电位，使得所述附加薄膜晶体管(T23)处于一开启状态。
在本发明的一实施例中，所述下传单元包括：一第二薄膜晶体管(T22)，所述第二薄膜晶体管(T22)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第二薄膜晶体管(T22)的一源极电性连接第n级GOA电路的级传信号输出端(ST(n))，所述第二薄膜晶体管(T22)的一漏极电性连接一时钟信号(CK1/CK5)。
在本发明的一实施例中，所述上拉单元包括：一第三薄膜晶体管(T21)，所述第三薄膜晶体管(T21)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第三薄膜晶体管(T21)的一源极电性接所述第n级GOA电路的栅极信号输出端(G(n))，所述第三薄膜晶体管(T21)的一漏极电性连接一时钟信号(CK1/CK5)。
在本发明的一实施例中，所述下拉单元包括：一第四薄膜晶体管(T41)，所述第四薄膜晶体管(T41)的一栅极电性连接第n+q级GOA电路的一栅极信号输出端(G(n+4))，所述第四薄膜晶体管(T41)的一漏极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第四薄膜晶体管(T41)的一源极电性连接所述工作电压(VSS)；及一第五薄膜晶体管(T31)，所述第五薄膜晶体管(T31)的一栅极连接第n+q级GOA电路的栅极信号输出端(G(n+4))，所述第五薄膜晶体管(T31)的一漏极电性连接所述栅极信号输出端(G(n))，所述第五薄膜晶体管(T31)的一源极电性连接所述工作电压(VSS)。
在本发明的一实施例中，所述下拉维持单元包括：一第六薄膜晶体管(T32)，所述第六薄膜晶体管(T32)的一栅极电性连接第n级GOA电路的一节点(P(n))，所述第六薄膜晶体管(T32)的一源极电性连接所述栅极信号输出端(G(n))，所述第六薄膜晶体管(T32)的一漏极电性连接所述工作电压(VSS)；一第七薄膜晶体管(T42)，所述第七薄膜晶体管(T42)的一栅极电性连接所述节点(P(n))，所述第七薄膜晶体管(T42)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第七薄膜晶体管(T42)的一漏极电性连接所述工作电压(VSS)；一第八薄膜晶体管(T51)，所述第八薄膜晶体管(T51)的一栅极电性连接一信号端(LC)，所述第八薄膜晶体管(T51)的一源极电性连接所述信号端(LC)，所述第八薄膜晶体管(T51)的一漏极电性连接一第四薄膜晶体管(T53)的一栅极；一第九薄膜晶体管(T53)，所述第九薄膜晶体管(T53)的一源极电性连接所述信号端(LC)，所述第九薄膜晶体管(T53)的一漏极电性连接所述节点(P(n))；一第十薄膜晶体管(T52)，所述第十薄膜晶体管(T52)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十薄膜晶体管(T52)的一源极电性连接所述工作电压(VSS)，所述第十薄膜晶体管(T52)的一漏极电性连接所述第四薄膜晶体管(T53)的栅极；及一第十一薄膜晶体管(T54)，所述第十一薄膜晶体管(T54)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十一薄膜晶体管(T54)的一源极电性连接所述工作电压(VSS)，所述第十一薄膜晶体管(T54)的一漏极电性连接所述节点(P(n))。
在本发明的一实施例中，所述上拉控制单元包括一第一薄膜晶体管(T11)，所述第一薄膜晶体管(T11)的一栅极电性连接第n-m级GOA电路的级传信号输出端(ST(n-m))，所述第一薄膜晶体管(T11)的一漏极电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，所述第一薄膜晶体管(T11)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))。
为达成本发明的前述目的，本发明一实施例提供一种GOA电路结构，所述GOA电路结构为多个级联的GOA电路，所述第n级GOA电路包括一上拉控制单元、一上拉单元、一下传单元、一下拉单元、一下拉维持单元以及一附加薄膜晶体管(T23)；其中所述上拉单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号输出端(G(n))电性连接，n为自然数；所述上拉控制单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号点(Q(n))电性连接；所述附加薄膜晶体管(T23)的一栅极电性连接第n-m级GOA电路的一控制信号端(P(n-m) )，m为自然数；所述附加薄膜晶体管(T23)的一漏极电性连接一工作电压(VSS)；所述附加薄膜晶体管(T23)的一源极电性连接第n-m级GOA电路的一级传信号输出端(ST(n-m))；所述上拉控制单元电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，q为自然数
在本发明的一实施例中，所述附加薄膜晶体管(T23)的栅极电性连接第n-3级GOA电路的控制信号端(P(n-3))；所述附加薄膜晶体管(T23)的源极电性连接第n-m级GOA电路的级传信号输出端(ST(n-3))；所述上拉控制单元电性连接第n-4级GOA电路的栅极信号输出端(G(n-4))。
在本发明的一实施例中，当第n-m级GOA电路的级传信号输出端(ST(n-3))为一高电位时，第n-3级GOA电路的控制信号端(P(n-3))为一低电位，使得所述附加薄膜晶体管(T23)处于一关闭状态。
在本发明的一实施例中，当第n-m级GOA电路的级传信号输出端(ST(n-3))为一低电位时，第n-3级GOA电路的控制信号端(P(n-3))先持续一时间一低电位后变为一高电位，使得所述附加薄膜晶体管(T23)处于一开启状态。
在本发明的一实施例中，所述下传单元包括：一第二薄膜晶体管(T22)，所述第二薄膜晶体管(T22)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第二薄膜晶体管(T22)的一源极电性连接第n级GOA电路的级传信号输出端(ST(n))，所述第二薄膜晶体管(T22)的一漏极电性连接一时钟信号(CK1/CK5)。
在本发明的一实施例中，所述上拉单元包括：一第三薄膜晶体管(T21)，所述第三薄膜晶体管(T21)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第三薄膜晶体管(T21)的一源极电性接所述第n级GOA电路的栅极信号输出端(G(n))，所述第三薄膜晶体管(T21)的一漏极电性连接一时钟信号(CK1/CK5)。
在本发明的一实施例中，所述下拉单元包括：一第四薄膜晶体管(T41)，所述第四薄膜晶体管(T41)的一栅极电性连接第n+q级GOA电路的一栅极信号输出端(G(n+4))，所述第四薄膜晶体管(T41)的一漏极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第四薄膜晶体管(T41)的一源极电性连接所述工作电压(VSS)；及一第五薄膜晶体管(T31)，所述第五薄膜晶体管(T31)的一栅极连接第n+q级GOA电路的栅极信号输出端(G(n+4))，所述第五薄膜晶体管(T31)的一漏极电性连接所述栅极信号输出端(G(n))，所述第五薄膜晶体管(T31)的一源极电性连接所述工作电压(VSS)。
在本发明的一实施例中，所述下拉维持单元包括：一第六薄膜晶体管(T32)，所述第六薄膜晶体管(T32)的一栅极电性连接第n级GOA电路的一节点(P(n))，所述第六薄膜晶体管(T32)的一源极电性连接所述栅极信号输出端(G(n))，所述第六薄膜晶体管(T32)的一漏极电性连接所述工作电压(VSS)；一第七薄膜晶体管(T42)，所述第七薄膜晶体管(T42)的一栅极电性连接所述节点(P(n))，所述第七薄膜晶体管(T42)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第七薄膜晶体管(T42)的一漏极电性连接所述工作电压(VSS)；一第八薄膜晶体管(T51)，所述第八薄膜晶体管(T51)的一栅极电性连接一信号端(LC)，所述第八薄膜晶体管(T51)的一源极电性连接所述信号端(LC)，所述第八薄膜晶体管(T51)的一漏极电性连接一第四薄膜晶体管(T53)的一栅极；一第九薄膜晶体管(T53)，所述第九薄膜晶体管(T53)的一源极电性连接所述信号端(LC)，所述第九薄膜晶体管(T53)的一漏极电性连接所述节点(P(n))；一第十薄膜晶体管(T52)，所述第十薄膜晶体管(T52)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十薄膜晶体管(T52)的一源极电性连接所述工作电压(VSS)，所述第十薄膜晶体管(T52)的一漏极电性连接所述第四薄膜晶体管(T53)的栅极；及一第十一薄膜晶体管(T54)，所述第十一薄膜晶体管(T54)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十一薄膜晶体管(T54)的一源极电性连接所述工作电压(VSS)，所述第十一薄膜晶体管(T54)的一漏极电性连接所述节点(P(n))。
在本发明的一实施例中，所述上拉控制单元包括一第一薄膜晶体管(T11)，所述第一薄膜晶体管(T11)的一栅极电性连接第n-m级GOA电路的级传信号输出端(ST(n-m))，所述第一薄膜晶体管(T11)的一漏极电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，所述第一薄膜晶体管(T11)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))。
在本发明的一实施例中，所述GOA电路还包括一自举电容，所述自举电容电性连接在所述第n级GOA电路的栅极信号点(Q(n))及第n级GOA电路的栅极信号输出端(G(n))之间。
 有益效果
本发明的有益效果为：通过设置所述附加薄膜晶体管，并且在所述附加薄膜晶体管的栅极电性连接所述控制信号端(P(n-3))，可避免所述栅极信号点(Q(n))电位下降影响所述第三薄膜晶体管的开启，进而降低干扰所述栅极信号输出端(G(n))的输出波形的情形，此外，还可以维持所述第一薄膜晶体管的有效关闭，从而改善所述栅极信号点(Q(n))电位的稳定性。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的GOA电路的一示意图。
图2是现有的GOA电路的相关波形的一示意图。
图3是本发明GOA电路结构的一优选实施例的一示意图。
图4及5是本发明GOA电路结构的相关波形的一示意图。
 本发明的最佳实施方式
以上对本发明实施例提供的液晶显示组件进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明。同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
请参照图3所示，为本发明GOA电路结构的一优选实施例的一示意图。本发明的GOA电路结构为多个级联的GOA电路，其中第n级GOA电路对第n级水平扫描线的充电进行控制，所述第n级GOA电路包括一上拉控制单元2、一上拉单元3、一下传单元4、一下拉单元5、一下拉维持单元6、一自举电容Cbt及一附加薄膜晶体管T23。本发明将于下文详细说明各实施例上述各组件的细部构造、组装关系及其运作原理。
续参照图3所示，所述上拉单元3、所述下传单元4、所述下拉单元5及所述下拉维持单元6与第n级GOA电路的栅极信号输出端G(n)电性连接，其中n为自然数。另外，所述上拉控制单元2、所述下传单元4、所述下拉单元5及所述下拉维持单元6与第n级GOA电路的栅极信号点Q(n)电性连接。
续参照图3所示，所述附加薄膜晶体管T23的一栅极电性连接第n-m级GOA电路的一控制信号端P(n-m)，其中m为自然数；所述附加薄膜晶体管T23的一漏极电性连接一工作电压VSS；所述附加薄膜晶体管(T23)的一源极电性连接第n-m级GOA电路的一级传信号输出端ST(n-m)。另外，所述上拉控制单元的一第一薄膜晶体管T11电性连接第n-q级GOA电路的一栅极信号输出端G(n-q)，其中q为自然数。例如，所述附加薄膜晶体管T23的栅极电性连接第n-3级GOA电路的控制信号端P(n-3)；所述附加薄膜晶体管T23的源极电性连接第n-m级GOA电路的级传信号输出端ST(n-3)；所述上拉控制单元2的第一薄膜晶体管T11电性连接第n-4级GOA电路的栅极信号输出端G(n-4)。
续参照图3所示，所述上拉控制单元2包括所述第一薄膜晶体管T11，其中所述第一薄膜晶体管T11的一栅极电性连接第n-m级GOA电路的级传信号输出端ST(n-m)，所述第一薄膜晶体管T11的一漏极电性连接第n-q级GOA电路的一栅极信号输出端G(n-q)，所述第一薄膜晶体管T11的一源极电性连接所述第n级GOA电路的栅极信号点Q(n)。
续参照图3所示，所述上拉单元3包含一第三薄膜晶体管T21，其中所述第三薄膜晶体管T21的一栅极电性连接所述第n级GOA电路的栅极信号点Q(n)，所述第三薄膜晶体管T21的一源极电性接所述第n级GOA电路的栅极信号输出端G(n)，所述第三薄膜晶体管T21的一漏极电性连接一时钟信号CK1/CK5。
续参照图3所示，所述下传单元4包含一第二薄膜晶体管T22，其中所述第二薄膜晶体管T22的一栅极电性连接所述第n级GOA电路的栅极信号点Q(n)，所述第二薄膜晶体管T22的一源极电性连接第n级GOA电路的级传信号输出端ST(n)，所述第二薄膜晶体管T22的一漏极电性连接一时钟信号CK1/CK5。
续参照图3所示，所述下拉单元5包含一第四薄膜晶体管T41及一第五薄膜晶体管T31，其中所述第四薄膜晶体管T41的一栅极电性连接第n+q级GOA电路的一栅极信号输出端G(n+4)，所述第四薄膜晶体管T41的一漏极电性连接所述第n级GOA电路的栅极信号点Q(n)，所述第四薄膜晶体管T41的一源极电性连接所述工作电压VSS。另外，所述第五薄膜晶体管T31的一栅极连接第n+q级GOA电路的栅极信号输出端G(n+4)，所述第五薄膜晶体管T31的一漏极电性连接所述栅极信号输出端G(n)，所述第五薄膜晶体管T31的一源极电性连接所述工作电压VSS。
续参照图3所示，所述下拉维持单元6包含一第六薄膜晶体管T32、一第七薄膜晶体管T42、一第八薄膜晶体管T51、一第九薄膜晶体管T53、一第十薄膜晶体管T52及一第十一薄膜晶体管T54；其中所述第六薄膜晶体管T32的一栅极电性连接第n级GOA电路的一节点P(n)，所述第六薄膜晶体管T32的一源极电性连接所述栅极信号输出端G(n)，所述第六薄膜晶体管T32的一漏极电性连接所述工作电压VSS；所述第七薄膜晶体管T42的一栅极电性连接所述节点P(n)，所述第七薄膜晶体管T42的一源极电性连接所述第n级GOA电路的栅极信号点Q(n)，所述第七薄膜晶体管T42的一漏极电性连接所述工作电压VSS；所述第八薄膜晶体管T51的一栅极电性连接一信号端LC，所述第八薄膜晶体管T51的一源极电性连接所述信号端LC，所述第八薄膜晶体管T51的一漏极电性连接一第四薄膜晶体管T53的一栅极；所述第九薄膜晶体管T53的一源极电性连接所述信号端LC，所述第九薄膜晶体管T53的一漏极电性连接所述节点P(n)；所述第十薄膜晶体管T52的一栅极电性连接所述第n级GOA电路的栅极信号点Q(n)，所述第十薄膜晶体管T52的一源极电性连接所述工作电压(VSS)，所述第十薄膜晶体管T52的一漏极电性连接所述第四薄膜晶体管T53的栅极；所述第十一薄膜晶体管T54的一栅极电性连接所述第n级GOA电路的栅极信号点Q(n)，所述第十一薄膜晶体管T54的一源极电性连接所述工作电压VSS，所述第十一薄膜晶体管T54的一漏极电性连接所述节点P(n)。
依据上述的结构，利用将所述上拉控制单元2的第一薄膜晶体管T11的栅极信号由现有的级传信号输出端ST(n-4)变为级传信号输出端ST(n-3)，且又增加设置所述附加薄膜晶体管T23，其中所述附加薄膜晶体管T23的栅极电性连接所述控制信号端P(n-3)，所述附加薄膜晶体管T23的源极电性连接级传信号输出端ST(n-3)，所述附加薄膜晶体管T23的漏极电性连接所述工作电压VSS，因而可避免所述栅极信号点Q(n)电位下降影响所述第三薄膜晶体管T21的开启，进而降低干扰所述栅极信号输出端G(n)的输出波形的情形，此外，还可以维持所述第一薄膜晶体管T11的有效关闭，从而改善所述栅极信号点Q(n)电位的稳定性。
进一步来说，配合图4所示，为了避免现有的级传信号输出端ST(n-4)及第n-4级GOA电路的栅极信号输出端G(n-4)同时降低而导致所述栅极信号点Q(n)电位下降，因而将所述第一薄膜晶体管T11的栅极信号由现有的级传信号输出端ST(n-4)变为级传信号输出端ST(n-3)，这样级传信号输出端ST(n-3)将先于栅极信号输出端G(n-4)提前降低，此时所述第一薄膜晶体管T11完全处于关闭状态，所述栅极信号输出端G(n-4)的电位并不会影响所述栅极信号点Q(n)的电位。当所述栅极信号点Q(n)处于低电位时，第n级GOA电路的级传信号输出端ST(n)始终处于无控制状态，会受到来自其他信号的电容耦合作用或漏电流的影响，这将会导致第n级GOA电路的级传信号输出端ST(n)的电位出现异常，从而影响Q点波形的稳定性。为此，新增所述附加薄膜晶体管T23，配合图5所示，当所述级传信号输出端ST(n-3)为高电位时，控制信号端P(n-3)为低电位，所述附加薄膜晶体管T23处于关闭状态，当所述级传信号输出端ST(n-3)为低电位时，控制信号端P(N-3)先会再持续一段时间低电位后变为高电位，所述附加薄膜晶体管T23处于开启状态，所述级传信号输出端ST(n-3)被工作电压VSS持续拉低，从而维持低电位信号的稳定性，进而改善所述栅极信号点Q(n)的电位的稳定性。
如上所述，通过设置所述附加薄膜晶体管T23，并且在所述附加薄膜晶体管T23的栅极电性连接所述控制信号端P(n-3)，可避免所述栅极信号点Q(n)电位下降影响所述第三薄膜晶体管T21的开启，进而降低干扰所述栅极信号输出端G(n)的输出波形的情形，此外，还可以维持所述第一薄膜晶体管T11的有效关闭，从而改善所述栅极信号点Q(n)电位的稳定性。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (20)

  1. 一种GOA电路结构，其中：所述GOA电路结构为多个级联的GOA电路，所述第n级GOA电路包括一上拉控制单元、一上拉单元、一下传单元、一下拉单元、一下拉维持单元以及一附加薄膜晶体管(T23)；其中所述上拉单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号输出端(G(n))电性连接，n为自然数；所述上拉控制单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号点(Q(n))电性连接；所述附加薄膜晶体管(T23)的一栅极电性连接第n-m级GOA电路的一控制信号端(P(n-m))，m为自然数；所述附加薄膜晶体管(T23)的一漏极电性连接一工作电压(VSS)；所述附加薄膜晶体管(T23)的一源极电性连接第n-m级GOA电路的一级传信号输出端(ST(n-m))；所述上拉控制单元电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，q为自然数；所述第n级GOA电路对第n级水平扫描线的充电进行控制。
  2. 如权利要求1所述的GOA电路结构，其中：所述附加薄膜晶体管(T23)的栅极电性连接第n-3级GOA电路的控制信号端(P(n-3))；所述附加薄膜晶体管(T23)的源极电性连接第n-m级GOA电路的级传信号输出端(ST(n-3))；所述上拉控制单元电性连接第n-4级GOA电路的栅极信号输出端(G(n-4))。
  3. 如权利要求2所述的GOA电路结构，其中：当第n-m级GOA电路的级传信号输出端(ST(n-3))为一高电位时，第n-3级GOA电路的控制信号端(P(n-3))为一低电位，使得所述附加薄膜晶体管(T23)处于一关闭状态。
  4. 如权利要求2所述的GOA电路结构，其中：当第n-m级GOA电路的级传信号输出端(ST(n-3))为一低电位时，第n-3级GOA电路的控制信号端(P(n-3))先持续一时间一低电位后变为一高电位，使得所述附加薄膜晶体管(T23)处于一开启状态。
  5. 如权利要求1所述的GOA电路结构，其中：所述下传单元包括：一第二薄膜晶体管(T22)，所述第二薄膜晶体管(T22)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第二薄膜晶体管(T22)的一源极电性连接第n级GOA电路的级传信号输出端(ST(n))，所述第二薄膜晶体管(T22)的一漏极电性连接一时钟信号(CK1/CK5)。
  6. 如权利要求1所述的GOA电路结构，其中：所述上拉单元包括：一第三薄膜晶体管(T21)，所述第三薄膜晶体管(T21)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第三薄膜晶体管(T21)的一源极电性接所述第n级GOA电路的栅极信号输出端(G(n))，所述第三薄膜晶体管(T21)的一漏极电性连接一时钟信号(CK1/CK5)。
  7. 如权利要求1所述的GOA电路结构，其中：所述下拉单元包括：
    一第四薄膜晶体管(T41)，所述第四薄膜晶体管(T41)的一栅极电性连接第n+q级GOA电路的一栅极信号输出端(G(n+4))，所述第四薄膜晶体管(T41)的一漏极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第四薄膜晶体管(T41)的一源极电性连接所述工作电压(VSS)；及
    一第五薄膜晶体管(T31)，所述第五薄膜晶体管(T31)的一栅极连接第n+q级GOA电路的栅极信号输出端(G(n+4))，所述第五薄膜晶体管(T31)的一漏极电性连接所述栅极信号输出端(G(n))，所述第五薄膜晶体管(T31)的一源极电性连接所述工作电压(VSS)。
  8. 如权利要求1所述的GOA电路结构，其中：所述下拉维持单元包括：
    一第六薄膜晶体管(T32)，所述第六薄膜晶体管(T32)的一栅极电性连接第n级GOA电路的一节点(P(n))，所述第六薄膜晶体管(T32)的一源极电性连接所述栅极信号输出端(G(n))，所述第六薄膜晶体管(T32)的一漏极电性连接所述工作电压(VSS)；
    一第七薄膜晶体管(T42)，所述第七薄膜晶体管(T42)的一栅极电性连接所述节点(P(n))，所述第七薄膜晶体管(T42)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第七薄膜晶体管(T42)的一漏极电性连接所述工作电压(VSS)；
    一第八薄膜晶体管(T51)，所述第八薄膜晶体管(T51)的一栅极电性连接一信号端(LC)，所述第八薄膜晶体管(T51)的一源极电性连接所述信号端(LC)，所述第八薄膜晶体管(T51)的一漏极电性连接一第四薄膜晶体管(T53)的一栅极；
    一第九薄膜晶体管(T53)，所述第九薄膜晶体管(T53)的一源极电性连接所述信号端(LC)，所述第九薄膜晶体管(T53)的一漏极电性连接所述节点(P(n))；
    一第十薄膜晶体管(T52)，所述第十薄膜晶体管(T52)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十薄膜晶体管(T52)的一源极电性连接所述工作电压(VSS)，所述第十薄膜晶体管(T52)的一漏极电性连接所述第四薄膜晶体管(T53)的栅极；及
    一第十一薄膜晶体管(T54)，所述第十一薄膜晶体管(T54)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十一薄膜晶体管(T54)的一源极电性连接所述工作电压(VSS)，所述第十一薄膜晶体管(T54)的一漏极电性连接所述节点(P(n))。
  9. 如权利要求1所述的GOA电路结构，其中：所述上拉控制单元包括一第一薄膜晶体管(T11)，所述第一薄膜晶体管(T11)的一栅极电性连接第n-m级GOA电路的级传信号输出端(ST(n-m))，所述第一薄膜晶体管(T11)的一漏极电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，所述第一薄膜晶体管(T11)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))。
  10. 如权利要求1所述的GOA电路结构，其中：所述GOA电路还包括一自举电容，所述自举电容电性连接在所述第n级GOA电路的栅极信号点(Q(n))及第n级GOA电路的栅极信号输出端(G(n))之间。
  11. 一种GOA电路结构，其中：所述GOA电路结构为多个级联的GOA电路，所述第n级GOA电路包括一上拉控制单元、一上拉单元、一下传单元、一下拉单元、一下拉维持单元以及一附加薄膜晶体管(T23)；其中所述上拉单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号输出端(G(n))电性连接，n为自然数；所述上拉控制单元、所述下传单元、所述下拉单元及所述下拉维持单元与第n级GOA电路的栅极信号点(Q(n))电性连接；所述附加薄膜晶体管(T23)的一栅极电性连接第n-m级GOA电路的一控制信号端(P(n-m))，m为自然数；所述附加薄膜晶体管(T23)的一漏极电性连接一工作电压(VSS)；所述附加薄膜晶体管(T23)的一源极电性连接第n-m级GOA电路的一级传信号输出端(ST(n-m))；所述上拉控制单元电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，q为自然数。
  12. 如权利要求11所述的GOA电路结构，其中：所述附加薄膜晶体管(T23)的栅极电性连接第n-3级GOA电路的控制信号端(P(n-3))；所述附加薄膜晶体管(T23)的源极电性连接第n-m级GOA电路的级传信号输出端(ST(n-3))；所述上拉控制单元电性连接第n-4级GOA电路的栅极信号输出端(G(n-4))。
  13. 如权利要求12所述的GOA电路结构，其中：当第n-m级GOA电路的级传信号输出端(ST(n-3))为一高电位时，第n-3级GOA电路的控制信号端(P(n-3))为一低电位，使得所述附加薄膜晶体管(T23)处于一关闭状态。
  14. 如权利要求12所述的GOA电路结构，其中：当第n-m级GOA电路的级传信号输出端(ST(n-3))为一低电位时，第n-3级GOA电路的控制信号端(P(n-3))先持续一时间一低电位后变为一高电位，使得所述附加薄膜晶体管(T23)处于一开启状态。
  15. 如权利要求11所述的GOA电路结构，其中：所述下传单元包括：一第二薄膜晶体管(T22)，所述第二薄膜晶体管(T22)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第二薄膜晶体管(T22)的一源极电性连接第n级GOA电路的级传信号输出端(ST(n))，所述第二薄膜晶体管(T22)的一漏极电性连接一时钟信号(CK1/CK5)。
  16. 如权利要求11所述的GOA电路结构，其中：所述上拉单元包括：一第三薄膜晶体管(T21)，所述第三薄膜晶体管(T21)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第三薄膜晶体管(T21)的一源极电性接所述第n级GOA电路的栅极信号输出端(G(n))，所述第三薄膜晶体管(T21)的一漏极电性连接一时钟信号(CK1/CK5)。
  17. 如权利要求11所述的GOA电路结构，其中：所述下拉单元包括：
    一第四薄膜晶体管(T41)，所述第四薄膜晶体管(T41)的一栅极电性连接第n+q级GOA电路的一栅极信号输出端(G(n+4))，所述第四薄膜晶体管(T41)的一漏极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第四薄膜晶体管(T41)的一源极电性连接所述工作电压(VSS)；及
    一第五薄膜晶体管(T31)，所述第五薄膜晶体管(T31)的一栅极连接第n+q级GOA电路的栅极信号输出端(G(n+4))，所述第五薄膜晶体管(T31)的一漏极电性连接所述栅极信号输出端(G(n))，所述第五薄膜晶体管(T31)的一源极电性连接所述工作电压(VSS)。
  18. 如权利要求11所述的GOA电路结构，其中：所述下拉维持单元包括：
    一第六薄膜晶体管(T32)，所述第六薄膜晶体管(T32)的一栅极电性连接第n级GOA电路的一节点(P(n))，所述第六薄膜晶体管(T32)的一源极电性连接所述栅极信号输出端(G(n))，所述第六薄膜晶体管(T32)的一漏极电性连接所述工作电压(VSS)；
    一第七薄膜晶体管(T42)，所述第七薄膜晶体管(T42)的一栅极电性连接所述节点(P(n))，所述第七薄膜晶体管(T42)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第七薄膜晶体管(T42)的一漏极电性连接所述工作电压(VSS)；
    一第八薄膜晶体管(T51)，所述第八薄膜晶体管(T51)的一栅极电性连接一信号端(LC)，所述第八薄膜晶体管(T51)的一源极电性连接所述信号端(LC)，所述第八薄膜晶体管(T51)的一漏极电性连接一第四薄膜晶体管(T53)的一栅极；
    一第九薄膜晶体管(T53)，所述第九薄膜晶体管(T53)的一源极电性连接所述信号端(LC)，所述第九薄膜晶体管(T53)的一漏极电性连接所述节点(P(n))；
    一第十薄膜晶体管(T52)，所述第十薄膜晶体管(T52)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十薄膜晶体管(T52)的一源极电性连接所述工作电压(VSS)，所述第十薄膜晶体管(T52)的一漏极电性连接所述第四薄膜晶体管(T53)的栅极；及
    一第十一薄膜晶体管(T54)，所述第十一薄膜晶体管(T54)的一栅极电性连接所述第n级GOA电路的栅极信号点(Q(n))，所述第十一薄膜晶体管(T54)的一源极电性连接所述工作电压(VSS)，所述第十一薄膜晶体管(T54)的一漏极电性连接所述节点(P(n))。
  19. 如权利要求11所述的GOA电路结构，其中：所述上拉控制单元包括一第一薄膜晶体管(T11)，所述第一薄膜晶体管(T11)的一栅极电性连接第n-m级GOA电路的级传信号输出端(ST(n-m))，所述第一薄膜晶体管(T11)的一漏极电性连接第n-q级GOA电路的一栅极信号输出端(G(n-q))，所述第一薄膜晶体管(T11)的一源极电性连接所述第n级GOA电路的栅极信号点(Q(n))。
  20. 如权利要求11所述的GOA电路结构，其中：所述GOA电路还包括一自举电容，所述自举电容电性连接在所述第n级GOA电路的栅极信号点(Q(n))及第n级GOA电路的栅极信号输出端(G(n))之间。
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