WO2020049937A1 - 固体撮像素子、撮像装置及び電子機器 - Google Patents

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WO2020049937A1
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pixel
row selection
row
selection unit
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PCT/JP2019/031011
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English (en)
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Inventor
貴史 庄司
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present disclosure relates to a solid-state imaging device, an imaging device, and an electronic device.
  • CMOS Complementary Metal Oxide Semiconductor
  • solid-state imaging devices there are known solid-state imaging devices in which special pixels, which are pixels used for performing special processing such as autofocus and white balance, are arranged in addition to normal pixels for performing imaging.
  • phase difference pixels for performing image plane autofocus are arranged as special pixels.
  • the present disclosure suppresses the complexity of the control circuit and increases the circuit scale even when the independent control of the special pixel and the normal pixel is performed, and a solid-state imaging device capable of easily responding to a change in the pixel arrangement, It is an object to provide an imaging device and an electronic device.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels are arranged in an array, a first pixel group that operates a plurality of pixels in a first pixel access, and a first pixel group.
  • An identification data storage unit that stores identification data set in a second pixel group operated by two pixel accesses in an updatable manner; and a predetermined pixel group of a pixel array unit based on a control signal with reference to the identification data.
  • a control unit that outputs a control signal and controls a pixel access operation in the plurality of access operation units.
  • the control device outputs a control signal to the access operation unit.
  • the access operation unit refers to the identification data in the identification data storage unit, and based on the identification data and the control signal, performs one of the first pixel access and the second pixel access to perform the predetermined operation of the pixel array unit. A pixel access operation is performed on the pixel group.
  • FIG. 2 is a diagram illustrating a configuration example of a CMOS image sensor as a solid-state imaging device according to the first embodiment.
  • FIG. 3 is an explanatory diagram of a functional configuration example of a CMOS image sensor.
  • FIG. 9 is an explanatory diagram of setting of a phase difference pixel identification flag.
  • FIG. 9 is an explanatory diagram of a transfer example of a phase difference identification flag.
  • 5 is an operation timing chart of the first embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of a CMOS image sensor as a solid-state imaging device according to the first embodiment.
  • the CMOS image sensor 10 includes a pixel array unit 11, an address decoder 12, a memory control circuit 13, a pixel drive timing control circuit 14, a controller (control unit) 15, and a readout circuit 16.
  • the pixel array unit 11 and the pixel drive timing control circuit 14 are connected via a pixel selection line PSL, and the pixel array unit 11 and the readout circuit 16 are connected via a signal output line SOL. .
  • the address decoder 12, the memory control circuit 13, the pixel drive timing control circuit 14, and the controller 15 function as a pixel drive unit 17 as a whole.
  • the address decoder 12, the memory control circuit 13, and the pixel drive timing control circuit 14 function as a row (vertical) selection circuit 18 as a whole.
  • the pixel array unit 11 has a plurality of pixel circuits arranged in a two-dimensional (matrix) form of M rows ⁇ N columns.
  • FIG. 2 is an explanatory diagram of a functional configuration example of the CMOS image sensor.
  • the read circuit 16 includes an AD converter 21, a frame memory 22, a rearranging unit 23, and an output interface (IF) unit 24, as shown in FIG.
  • IF output interface
  • the AD conversion unit 21 is connected to the pixel array unit 11 via a signal output line SOL, performs analog / digital conversion of a readout signal, and outputs the result as pixel data as readout data.
  • the frame memory 22 stores read data.
  • the reordering unit 23 identifies the normal pixel data corresponding to the normal pixels and the phase difference pixel data corresponding to the phase difference pixels stored in the frame memory 22 and divides the phase difference pixel data from the normal pixel data in the same frame. Are also rearranged for output first, and output to the output interface (IF) unit 24.
  • IF output interface
  • the output interface (IF) unit 24 performs an interface operation on the rearranged phase difference pixel data and normal pixel data, and outputs the result as output data DOT .
  • the row selection circuit 18 includes a plurality of row selection units 30-0 to 30-4 each functioning as an access operation unit.
  • the row selection units 30-0, 30-1, 30-3, and 30-4 perform selection / non-selection of a row to which the normal pixels NPD used for imaging and constituting the pixel array unit 11 are connected. This is the row selection unit to be controlled.
  • the row selection unit 30-2 is a row selection unit that controls selection / non-selection of a row to which the phase difference pixels PPD configuring the pixel array unit 11 are connected.
  • the row selection unit 30-0 includes a D flip-flop 31, an EXOR (Exclusive OR) circuit 32, an AND circuit 33, a data latch circuit 34, and a drive circuit 35.
  • EXOR Exclusive OR
  • phase difference pixel identification flag transfer clock line FCL is connected to the clock terminal (C)
  • phase difference pixel identification flag transfer line TRL is connected to the data terminal (D) and the non-inverted output terminal (Q). Have been.
  • the EXOR circuit 32 has one input terminal connected to the phase difference pixel identification flag transfer line TRL, and the other input terminal connected to the phase difference pixel address latch enable signal line PEL.
  • the AND circuit 33 has one input terminal connected to the output terminal of the EXOR circuit 32 via an inverter (not shown), and the other connected to the address latch control bus ALB from the address decoder 12.
  • the output terminal of the AND circuit 33 is connected to the data latch circuit 34.
  • the output terminal of the data latch circuit 34 is connected to the drive circuit 35.
  • the D flip-flop 31 stores phase difference pixel identification flag data for identifying a phase difference pixel used for image plane autofocus and a normal pixel used for imaging.
  • the controller 15 instructs the row selection circuit 18 to output the phase difference pixel identification flag enable signal line FEL, the phase difference pixel identification flag transfer line TRL, the phase difference pixel identification flag transfer clock line FCL, and the phase difference pixel address latch enable signal.
  • Various data are input via the signal line PEL and the address latch control bus ALB.
  • FIG. 3 is an explanatory diagram of the setting of the phase difference pixel identification flag.
  • all the D flip-flops 31 constitute a shift register SR, and the M corresponding to the M rows of the pixel array unit 11 is transmitted from the controller 15 via the phase difference pixel identification flag transfer line TRL.
  • each bit data constituting the phase difference pixel identification flag data D PPD bits, along with the input of the clock signal S CL through the phase difference pixel identification flag transfer clock lines FCL, are input bit by bit, successively Transferred by D flip-flop 31.
  • FIG. 4 is an explanatory diagram of a transfer example of the phase difference identification flag. More specifically, in the phase difference pixel identification flag transfer clock line FCL, during the period of the number of clocks corresponding to the number M of rows of the vertical driver, the last 10 bits of the phase difference pixel identification flag data D PPD of M bits are shown in FIG. As shown in FIG. 3, when the value is “0100000100”, the phase difference pixel identification flag transfer line TRL is set to “1” at time t1, which is the data input timing corresponding to the D flip-flop 31 of the row selection unit 30-2. "1" is set in the D flip-flop 31 of the row selection unit 30-2.
  • phase difference pixel identification flag transfer line TRL becomes "0". Is set to "0" in the D flip-flop 31 of FIG. Also, at time t3, which is the data input timing corresponding to the D flip-flop 31 of the row selection unit 30-0, the phase difference pixel identification flag transfer line TRL becomes "0". "0" is set in the D flip-flop 31.
  • the row selecting unit 30-2 is set as a row selecting unit corresponding to the phase difference pixel, and the row selecting unit 30-1 and the row selecting unit 30-0 are set as the normal pixels. Set as the corresponding row selector.
  • FIG. 5 is an operation timing chart of the first embodiment.
  • FIG. 5A shows a vertical synchronization signal corresponding to the start timing of data processing for one frame
  • FIG. 5B shows a horizontal synchronization signal corresponding to the processing timing of data for one row.
  • phase difference identification flag enable signal S PDF shown in FIG. 5C the phase difference address latch enable signal S ALE shown in FIG.
  • the read address data shown in (e), the phase difference pixel shutter address shown in FIG. 5 (f), and the normal pixel shutter address shown in FIG. 5 (g) are generated.
  • the phase difference identification flag enable signal SPDFE shown in FIG. 5C is input from the controller 15 to each of the row selection units 30-0 to 30-4 via the phase difference pixel identification flag enable signal line FEL.
  • the output of the EXOR circuit 32 is fixed to “0”. That is, the input from the inverting input terminal side of the AND circuit 33 is always fixed at “1”, and the phase difference pixel and the normal pixel are not distinguished, and the phase difference pixel and the normal pixel are treated equally. Therefore, the reading of the pixel data from the pixel array section 11 is performed during a period in which the output of the EXOR circuit 32 is fixed to “0” by the phase difference identification flag enable signal SPDEF .
  • the output of the EXOR circuit 32 by the phase difference identification flag enable signal SPPDF is fixed to “0”. It will be performed during a period other than That is, the shutter timing of the pixels of the pixel array unit 11 is set during a period in which the output of the EXOR circuit 32 depends on the input state of the input terminal.
  • the phase difference address latch enable signal S ALE shown in FIG. 5D is a signal that specifies the data read timing.
  • the read address data shown in FIG. 5E is data for specifying a data read address, and is output from the controller 15 to the address decoder 12 via the address bus ADB.
  • the phase difference pixel shutter address shown in FIG. 5F is data for specifying a phase difference pixel to be initialized among the phase difference pixels, and is output from the controller 15 to the address decoder 12 via the address bus ADB. .
  • the normal pixel shutter address shown in FIG. 5G is data for specifying a normal pixel to be initialized among the normal pixels, and is output from the controller 15 to the address decoder 12 via the address bus ADB.
  • address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-0 to "1" ("H" level).
  • phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the phase difference pixel
  • the normal pixel is no longer identified, and the phase difference pixel and the normal pixel are treated equally.
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-0 is “1”, and the output of the AND circuit 33 is “1”.
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes "1", which corresponds to the row selection unit 30-0 of the pixel array unit 11.
  • the data of the row to be read is read and output to the AD converter 21 of the read circuit 16.
  • the AD converter 21 outputs the read pixel data of the row to the frame memory 22 and stores it.
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-1 becomes “1”, and the output of the AND circuit 33 becomes “1”.
  • the pixel selection signal PSS1 output from the -1 drive circuit 35 becomes "1"
  • the data of the row corresponding to the row selection section 30-1 of the pixel array section 11 is read, and the AD conversion section 21 of the read circuit 16 is read. Is output to
  • the AD converter 21 outputs the read pixel data of the row to the frame memory 22 and stores it.
  • the pixel corresponding to the row selection unit 30-2 is a phase difference pixel, but the phase difference pixel and the normal pixel are no longer identified, and the period during which the phase difference pixel and the normal pixel are treated equally is assumed. Therefore, the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-2 becomes “1”.
  • the output of the AND circuit 33 becomes "1", and as shown in FIG. 5 (m), the pixel selection signal PSS1 output from the drive circuit 35 of the row selection unit 30-2 becomes "1", and the pixel array
  • the data of the row corresponding to the row selection unit 30-2 of the unit 11 is read and output to the AD conversion unit 21 of the read circuit 16.
  • the AD converter 21 outputs the pixel data of the row corresponding to the read phase difference pixels to the frame memory 22 and stores the same.
  • a phase difference pixel shutter address "0" corresponding to the row selection unit 30-0 is output to the address decoder 12 via the address bus ADB as a row targeted for the phase difference pixel shutter,
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-0 to “1”.
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state. Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1", and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is "1". 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-0 is “1” and the other is “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-0 is “ 1 ". Therefore, the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-0 becomes “0”, and the output of the AND circuit 33 also becomes “0”.
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes “0”, and the row selection unit 30 of the pixel array unit 11
  • the shutter timing of the row corresponding to ⁇ 0 is not reached, and the pixel corresponding to the row selection unit 30-0 is not reset.
  • the pixel corresponding to the row selection unit 30-3 is a normal pixel
  • the phase difference pixel and the normal pixel are no longer distinguished from each other and are treated equally, so that the row selection unit 30-3
  • the input of the inverting input terminal of the AND circuit 33 of “ ⁇ 3” becomes “1”.
  • the output of the AND circuit 33 of the row selection unit 30-3 is “1”, and as shown in FIG. 5 (l), the pixel selection signal PSS1 output from the drive circuit 35 of the row selection unit 30-3 is It becomes “1”, and the data of the row corresponding to the row selecting section 30-3 of the pixel array section 11 is read and output to the AD conversion section 21 of the reading circuit 16.
  • the AD converter 21 outputs the read pixel data of the row corresponding to the normal pixels to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “1” corresponding to the row selection unit 30-1 is output to the address decoder 12 via the address bus ADB as a row targeted for the phase difference pixel shutter,
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state. Further, the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-1 is “1”. 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-1 is “1" and the other is "0", so that the output of the EXOR circuit 32 of the row selection unit 30-1 is " 1 ".
  • a phase difference pixel shutter address “0” corresponding to the row selection unit 30-0 is output to the address decoder 12 via the address bus ADB. Accordingly, the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-0 to “1”.
  • the pixel selection signal PSS1 output from the drive circuit 35 of the row selection unit 30-1 becomes "0", and the row selection unit of the pixel array unit 11
  • the shutter timing of the row corresponding to the row 30-1 is not reached, and the pixels that are the normal pixels corresponding to the row selection unit 30-1 are not reset as the phase difference pixels.
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes "1”, and the shutter timing of the row corresponding to the row selection unit 30-0 of the pixel array unit 11 does not coincide with the row timing. Pixels that are normal pixels corresponding to the selection unit 30-0 are reset.
  • the output of the AND circuit 33 becomes “1”, and as shown in FIG. 5K, the pixel selection signal PSS4 output from the drive circuit 35 of the row selection unit 30-4 becomes “1”.
  • the data of the row corresponding to the row selection unit 30-4 of the pixel array unit 11 is read and output to the AD conversion unit 21 of the read circuit 16.
  • the AD converter 21 outputs the pixel data of the row corresponding to the read phase difference pixels to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “2” corresponding to the row selection unit 30-2 is output to the address decoder 12 via the address bus ADB as a phase difference pixel shutter target row.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-2, ie, The phase difference identification flag corresponding to the row selection unit 30-2 is set to “1” indicating that the pixel corresponding to the row selection unit 30-2 is a phase difference pixel, as shown in FIG. I have.
  • both inputs of the EXOR circuit 32 of the row selection unit 30-0 are “1”, and the output of the EXOR circuit 32 of the row selection unit 30-2 is “0”. Therefore, the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-2 becomes "1", and the output of the AND circuit 33 also becomes "1".
  • the decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to "1".
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection unit 30-2 becomes "1", and the row selection unit of the pixel array unit 11
  • the shutter timing of the row corresponding to 30-2 is reached, and the pixels that are the phase difference pixels corresponding to the row selection unit 30-2 are reset.
  • the pixel selection signal PSS1 output from the drive circuit 35 of the row selection unit 30-1 also becomes "1", and the shutter timing of the row corresponding to the row selection unit 30-1 of the pixel array unit 11 is reached.
  • the pixel that is a normal pixel corresponding to ⁇ 1 is also reset.
  • the output of the AND circuit 33 becomes “1”, and as shown in FIG. 5 (j), the pixel selection signal PSS5 output from the drive circuit 35 of the row selection section 30-5 becomes “1”, and the pixel array
  • the data of the row corresponding to the row selection unit 30-5 of the unit 11 is read and output to the AD conversion unit 21 of the read circuit 16.
  • the AD converter 21 outputs the read pixel data of the row corresponding to the normal pixels to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “3” corresponding to the row selection unit 30-3 is output to the address decoder 12 via the address bus ADB as the phase difference pixel shutter target row.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-3 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-3 is “1”. 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-3 is “1” and the other is “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-3 is “ 1 ".
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-3 becomes “0”, and the output of the AND circuit 33 also becomes “0”.
  • the decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 to "1".
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-2 is “0”. 1 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-2 is “0” and the other is “1”, and the output of the EXOR circuit 32 of the row selection unit 30-2 is “1”.
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-2 becomes “0”, and the output of the AND circuit 33 also becomes “0”.
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection unit 30-2 becomes "0", and the row selection unit 30- of the pixel array unit 11 becomes.
  • the shutter timing of the row corresponding to row 2 is not reached, and the pixel that is the phase difference pixel corresponding to row selection unit 30-2 is not reset.
  • the pixel corresponding to the row selection unit 30-6 is a normal pixel, and the output of the AND circuit 33 is “1”, and as shown in FIG.
  • the AD converter 21 outputs the read pixel data of the row corresponding to the normal pixels to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “4” corresponding to the row selection unit 30-4 is output to the address decoder 12 via the address bus ADB as the row targeted for the phase difference pixel shutter,
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-4 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-4 is “1”. 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-4 is “1” and the other is “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-4 is “ 1 ".
  • the decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-3 to "1".
  • the pixel selection signal PSS4 output from the drive circuit 35 of the row selection unit 30-4 becomes “0”, and the row selection unit of the pixel array unit 11
  • the shutter timing of the row corresponding to 30-4 is not reached, and the pixels corresponding to row selection unit 30-4 are not reset.
  • FIG. 5K the pixel selection signal PSS4 output from the drive circuit 35 of the row selection unit 30-4 becomes “0”, and the row selection unit of the pixel array unit 11
  • the pixel selection signal PSS3 output from the drive circuit 35 of the row selection unit 30-3 becomes "1", which corresponds to the row selection unit 30-3 of the pixel array unit 11.
  • the row shutter timing is not reached, and the pixels corresponding to the row selection unit 30-3 are reset.
  • the pixel corresponding to the row selection unit 30-7 is a normal pixel, and the output of the AND circuit 33 is “1”, and as shown in FIG.
  • the pixel selection signal PSS7 output from the circuit 35 becomes “1”, the data of the row corresponding to the row selection unit 30-7 of the pixel array unit 11 is read, and is output to the AD conversion unit 21 of the reading circuit 16. .
  • the AD converter 21 outputs the read pixel data of the row corresponding to the normal pixels to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “5” corresponding to the row selection unit 30-5 is output to the address decoder 12 via the address bus ADB as the phase difference pixel shutter target row.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-5 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • the phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-5 is “1”. 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-5 is “1” and the other is “0”, so the output of the EXOR circuit 32 of the row selection unit 30-5 is “ 1 ".
  • the decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-4 to "1".
  • the pixel selection signal PSS4 output from the drive circuit 35 of the row selection unit 30-4 becomes “0”, and the row selection unit of the pixel array unit 11
  • the shutter timing of the row corresponding to 30-4 is not reached, and the pixels corresponding to row selection section 30-4 are not reset.
  • the pixel selection signal PSS4 which is the output of the drive circuit 35 becomes "1”, and the shutter timing of the row corresponding to the row selection section 30-4 of the pixel array section 11 does not coincide with the row selection section 30-4.
  • the pixel is reset.
  • the reading of the pixel data is performed in a series of processes without distinction between the phase difference pixel and the normal pixel, and the reset of the pixel by the shutter operation is performed separately for the phase difference pixel and the normal pixel. It is performed in a series of processes at each timing.
  • FIG. 6 is an explanatory diagram of the processing operation of the first embodiment.
  • the output start timings of the read (read) address, the normal pixel shutter address, and the phase difference pixel shutter address are different from each other.
  • the output of the read (read) address starts.
  • the output of the read (read) address of the row selection unit 30-3 is completed, the output of the phase difference pixel shutter address is started, and the output of the read (read) address and the row selection of the row selection unit 30-6 are performed.
  • the output of the phase difference pixel shutter address of the unit 30-2 is completed, the output of the normal pixel shutter address is started.
  • the reading of the pixel data corresponding to the row selecting unit 30-0 ⁇ the row selecting unit 30-1 is sequentially performed after the output of the read (read) address is started.
  • Reading of corresponding pixel data ⁇ reading of pixel data corresponding to row selecting section 30-2 ⁇ reading of pixel data corresponding to row selecting section 30-3 ⁇ reading of pixel data corresponding to row selecting section 30-4 ⁇ row Reading of pixel data corresponding to the selection unit 30-5 ⁇ reading of pixel data corresponding to the row selection unit 30-6 ⁇ reading of pixel data corresponding to the row selection unit 30-7 ⁇ corresponding to the row selection unit 30-8
  • Pixel data for one frame is sequentially discriminated as normal pixels or phase difference pixels as in the reading of pixel data ⁇ ... And stored in the frame memory 22.
  • the output of the phase difference pixel shutter address is started from the address of the pixel corresponding to the row selection unit 30-0.
  • the reset process of the pixels corresponding to the row selecting unit 30-2 is performed.
  • the output of the normal pixel shutter address starts from the address of the pixel corresponding to the row selection unit 30-0, and the phase difference pixel is output.
  • a reset process is performed on pixels other than the corresponding pixel.
  • the reading of the pixel data of one frame corresponding to the X frame and the storage in the frame memory 22 are completed.
  • the pixel data stored in the frame memory 22 is rearranged so that the pixel data corresponding to the phase difference pixels are arranged from the top, and the pixel data corresponding to the normal pixels is rearranged.
  • the image data is rearranged so as to be arranged next to the pixel data corresponding to the phase difference pixel, and output from the output interface unit 24 as output data DOT .
  • the processing of the pixel data corresponding to the (X + 1) frame is performed in the same manner as the case of the X frame.
  • FIG. 7 is an explanatory diagram of the effect of the embodiment. As shown in FIG. 7, the readout process PR for reading out pixel data and storing it in the frame memory 22 is performed continuously without discrimination between normal pixels and phase difference pixels. Since there is no pixel, no blooming occurs between the normal pixel and the phase difference, and no horizontal streak due to a change in the pixel access load occurs.
  • the pixel data stored in the frame memory 22 is performed by the rearrangement unit 23, and the output process PDO and the phase difference pixel data output process corresponding to the phase difference pixel are performed via the output interface unit 24. Since the output process PNO of normal pixel data can be performed, all processes can be simplified, and access control to the pixel array unit 11 can be more easily performed.
  • FIG. 8 is a timing chart of processing pixel data when the imaging apparatus is started.
  • the controller 15 while outputting the phase difference pixel identification flag transfer clock signal S CL via a phase difference pixel identification flag transfer clock lines FCL, the phase difference pixels
  • the phase difference identification flag is transferred via the identification flag transfer line TRL, and the phase difference identification flags corresponding to all the D flip-flops are stored.
  • the process proceeds to the reading process PR, accesses the pixel array unit 11, and does not discriminate between the phase difference pixel and the normal pixel.
  • the pixel data stored in the frame memory 22 is rearranged by the rearranging unit 23 (for example, the pixel data corresponding to the phase difference pixel is Are arranged before the pixels corresponding to the pixel data, and pixel data is sequentially output in the rearranged order from time t6.
  • the first embodiment described above is an embodiment in which pixel data is read out by identifying a phase difference pixel as a special pixel and a normal pixel.
  • the second embodiment is an embodiment in which pixel data forming an even-numbered frame and pixel data forming an odd-numbered frame are interlaced and read out in the same manner as the pixel identification method of the first embodiment. .
  • FIG. 9 is a processing timing chart of the second embodiment.
  • FIG. 9A is a timing chart for processing even-numbered frames
  • FIG. 9B is a timing chart for odd-numbered frames.
  • phase difference pixel identification flag of the first embodiment is used as an even / odd frame identification flag, but is referred to as a phase difference pixel identification flag for ease of explanation and understanding.
  • the phase difference pixel identification flag corresponding to the row corresponding to the odd frame is set to "1"
  • the phase difference pixel identification flag corresponding to the row corresponding to the even frame is set to "0".
  • phase difference identification flag enable signal SPPDF is always “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state. .
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is “0”. 0 ".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes “1”, and the row selection unit 30-0 of the pixel array unit 11 becomes.
  • the AD converter 21 outputs the read pixel data of the even-numbered row to the frame memory 22 and stores the same.
  • the read address “1” corresponding to the row selection unit 30-1 corresponding to the row to be read is sent from the controller 15 to the address bus.
  • the data is output to the address decoder 12 via the ADB, and the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to "1".
  • the read address “2” corresponding to the row selection unit 30-2 corresponding to the row to be read is sent from the controller 15 to the address bus ADB.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 to “1”.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is “0”. 0 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-0 are "0", so that the output of the EXOR circuit 32 of the row selection unit 30-0 is "0".
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-0 becomes “1”, and the output of the AND circuit 33 also becomes “1”.
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection unit 30-0 becomes "1”, and the row selection unit 30- of the pixel array unit 11 becomes.
  • the AD converter 21 outputs the read even-numbered pixel data to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “0” corresponding to the row selection unit 30-0 is output to the address decoder 12 via the address bus ADB as the phase difference pixel shutter target row.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-0 to “1”.
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is “0”. 0 ".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes “1”, and the row of the pixel array unit 11 At the shutter timing of the row corresponding to the selection unit 30-0, the pixels corresponding to the row selection unit 30-0 are reset.
  • address decoder Reference numeral 12 indicates that the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-4 is "1".
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-4 is “0”. 0 ".
  • both the inputs of the EXOR circuit 32 of the row selection unit 30-4 are “0”, and the output of the EXOR circuit 32 of the row selection unit 30-0 is “0”.
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection section 30-4 becomes "1"
  • the row selection section 30- of the pixel array section 11 becomes "1”.
  • the AD conversion unit 21 outputs the read pixel data of the even-numbered rows to the frame memory 22 and stores the same.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-2 is “0”. 0 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-2 are "0", and the output of the EXOR circuit 32 of the row selection unit 30-0 is "0". Then, the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-0 becomes “1”, and the output of the AND circuit 33 also becomes “1”.
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection unit 30-2 becomes “1”, and the row of the pixel array unit 11 At the shutter timing of the row corresponding to the selection unit 30-2, the pixels corresponding to the row selection unit 30-2 are reset.
  • phase difference identification flag enable signal SPPDF is always “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state. .
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1"
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is "1". 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-0 is “1” and the other is “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-0 is “ 1 ".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-1 remains “0”, and the row selection unit of the pixel array unit 11 remains.
  • the read address “1” corresponding to the row selection unit 30-1 corresponding to the row to be read is sent from the controller 15 to the address bus.
  • the data is output to the address decoder 12 via the ADB, and the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to "1".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection section 30-1 becomes "1"
  • the row selection section 30- of the pixel array section 11 becomes "1”.
  • the AD conversion unit 21 outputs the read pixel data of the even-numbered rows to the frame memory 22 and stores the same.
  • the read address “2” corresponding to the row selection unit 30-2 corresponding to the row to be read is sent from the controller 15 to the address bus ADB.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 to “1”.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1"
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is "1". 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-0 is “1” and the other is “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-0 is “ 1 ".
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection unit 30-2 remains "0", and the row selection unit of the pixel array unit 11 remains.
  • a phase difference pixel shutter address "0" corresponding to the row selection unit 30-0 is output to the address decoder 12 via the address bus ADB as a row targeted for the phase difference pixel shutter,
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-0 to “1”.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to "1"
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is "1". 0 ".
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-0 is “1” and the other is “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-0 is “ 1 ".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-2 becomes “0”, and the row selection unit 30 of the pixel array unit 11 becomes.
  • the shutter timing of the row corresponding to ⁇ 0 is not reached, and the pixels of the even rows corresponding to the row selection unit 30-0 are not reset.
  • the read address "3" corresponding to the row selection unit 30-3 corresponding to the row to be read is output from the controller 15 to the address decoder 12 via the address bus ADB, and the address decoder 12
  • the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-3 is set to “1”.
  • both the input of the EXOR circuit 32 of the row selection unit 30-3 is “1”
  • the output of the EXOR circuit 32 of the row selection unit 30-1 is “0”.
  • the pixel selection signal PSS3 output from the drive circuit 35 of the row selection section 30-3 becomes "1"
  • the row selection section 30- of the pixel array section 11 becomes "1".
  • the AD conversion unit 21 outputs the read pixel data of the even-numbered rows to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “1” corresponding to the row selection unit 30-1 is output to the address decoder 12 via the address bus ADB as the row targeted for the phase difference pixel shutter.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to “1”.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-1 is “1”. 1 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-0 are "1", so that the output of the EXOR circuit 32 of the row selection unit 30-0 is "0".
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-0 becomes “1”, and the output of the AND circuit 33 also becomes “1”.
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes "1"
  • the row of the pixel array unit 11 becomes At the shutter timing of the row corresponding to the selection unit 30-0, the pixels corresponding to the row selection unit 30-0 are reset.
  • address decoder Reference numeral 12 indicates that the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-5 is "1".
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-5 is “1”. 1 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-5 are "1", so that the output of the EXOR circuit 32 of the row selection unit 30-0 is "0".
  • the pixel selection signal PSS5 output from the drive circuit 35 of the row selection section 30-5 becomes "1"
  • the row selection section 30- of the pixel array section 11 becomes "1”.
  • the AD converter 21 outputs the read pixel data of the even-numbered row to the frame memory 22 and stores the same.
  • phase difference pixel shutter address “3” corresponding to the row selection unit 30-3 is output to the address decoder 12 via the address bus ADB as the phase difference pixel shutter target row.
  • the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-3 to "1".
  • phase difference identification flag enable signal SPPDF is “1”
  • the EXOR circuits 32 of all the row selection units 30-0 to 30-M enter the normal operation state.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “1”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-2 is “1”. 1 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-3 are "1", so that the output of the EXOR circuit 32 of the row selection unit 30-0 is "0".
  • the pixel selection signal PSS3 output from the drive circuit 35 of the row selection unit 30-3 becomes “1”, and the row of the pixel array unit 11 At the shutter timing of the row corresponding to the selection unit 30-3, the pixels in the odd rows corresponding to the row selection unit 30-3 are reset.
  • the pixels forming the even-numbered frames and the pixels forming the odd-numbered frames are identified with the identification flag (even / odd frame identification flag) in each row.
  • the interlaced read operation can be performed without changing the hardware configuration.
  • the identification flag can be set when the power is turned on, the interlace operation and the non-interlace (progressive) operation can be arbitrarily performed with the same hardware configuration.
  • phase difference pixel identification flag used in the first embodiment is used as a thinning-out identification flag.
  • FIG. 10 is a processing timing chart of the third embodiment.
  • phase difference pixel identification flag of the first embodiment is used as a thinning-out identification flag, it is referred to as a phase difference pixel identification flag for ease of explanation and understanding.
  • phase difference pixel identification flag (thinning identification flag) corresponding to the row to be decimated (in this example, the first row, the second row, the fourth row, the fifth row,...) Is set to “1”, and the row to be read ( In this example, the phase difference pixel identification flag (thinning identification flag) corresponding to the 0th row, the 3rd row, the 6th row,...) Is set to “0”.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is “0”. 0 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-0 are "0", so that the output of the EXOR circuit 32 of the row selection unit 30-0 is "0".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes "1", which corresponds to the row selection unit 30-0 of the pixel array unit 11.
  • the AD conversion unit 21 outputs the read pixel data of the even-numbered rows to the frame memory 22 and stores the same.
  • one of the inputs of the EXOR circuit 32 of the row selection unit 30-1 is “1” and the other is "0", so that the output of the EXOR circuit 32 of the row selection unit 30-1 is "1". ".
  • the input of the inverting input terminal of the AND circuit 33 of the row selection unit 30-0 becomes “0”, and the output of the AND circuit 33 also becomes “0”.
  • a read address “2” corresponding to the row selection unit 30-2 corresponding to the row to be read is output from the controller 15 to the address decoder 12 via the address bus ADB, and the address decoder 12
  • the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 is set to "1".
  • a shutter address "0" corresponding to the row selection unit 30-0 is output to the address decoder 12 via the address bus ADB. That is, the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-0 to “1”.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-0 is “0”. 0 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-0 are "0", so that the output of the EXOR circuit 32 of the row selection unit 30-0 is "0".
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes “1”, and the row selection unit 30 of the pixel array unit 11 becomes “1”.
  • the shutter timing of the row corresponding to ⁇ 0 is reached, and the pixels of the readout row corresponding to the row selection unit 30-0 are reset.
  • phase difference address latch enable signal S ALE corresponding to the row selection units 30-0 to 30-M is set to “0”, and the output Q of the D flip-flop 31 corresponding to the row selection unit 30-3 is “0”. 0 ".
  • both inputs of the EXOR circuit 32 of the row selection unit 30-3 are “0”, so that the output of the EXOR circuit 32 of the row selection unit 30-3 is “0”.
  • the pixel selection signal PSS3 output from the drive circuit 35 of the row selection unit 30-3 becomes "1", which corresponds to the row selection unit 30-3 of the pixel array unit 11.
  • the AD conversion unit 21 outputs the read pixel data of the even-numbered rows to the frame memory 22 and stores the same.
  • a shutter address “1” corresponding to the row selection unit 30-1 is output to the address decoder 12 via the address bus ADB as a row to be shuttered. That is, the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to “1”.
  • phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the read pixels and The thinned pixels are no longer identified, and are treated equally.
  • the pixel selection signal PSS1 which is the output of the drive circuit 35 of the row selection unit 30-1, becomes "1", and the pixel array unit
  • the shutter timing of the row corresponding to the eleventh row selection unit 30-1 is reached, and the pixels of the thinned row corresponding to the row selection unit 30-1 are reset.
  • the pixel data of the readout row is read out and output to the AD conversion unit 21 of the readout circuit 16, and the AD conversion unit 21 outputs the read-out pixel data of the even-numbered row to the frame memory 22 and stores the same. Let it. Then, it is reset.
  • the pixels constituting the readout row and the pixels constituting the thinned-out row are simply assigned with the identification flag (thinning-out identification flag) to each row.
  • the vertical thinning-out reading operation can be performed without changing the hardware configuration.
  • the identification flag can be set when the power is turned on, it is possible to arbitrarily switch between the normal read operation and the thinning operation with the same hardware configuration.
  • FIG. 11 is a processing timing chart of a modification of the third embodiment. 11, the difference from the third embodiment of FIG. 10 is that the phase difference identification flag enable signal SPDEF is always "0".
  • phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the read pixels and The thinned pixels are no longer identified, and are treated equally.
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes "1", which corresponds to the row selection unit 30-0 of the pixel array unit 11.
  • the AD converter 21 outputs the read pixel data of the read row to the frame memory 22 and stores the same.
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-1 is "1".
  • the phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the row selection unit
  • the input of the inverting input terminal of the AND circuit 33 of 30-1 becomes “1”, and the output of the AND circuit 33 also becomes “1”.
  • the pixel selection signal PSS1 output from the drive circuit 35 of the row selection unit 30-1 becomes "1", which corresponds to the row selection unit 30-1 of the pixel array unit 11.
  • the AD converter 21 outputs the read pixel data of the read row to the frame memory 22 and stores the same.
  • a read address “1” corresponding to the row selection unit 30-1 corresponding to the row to be read is output from the controller 15 to the address decoder 12 via the address bus ADB, and the address decoder 12
  • the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 is set to "1".
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-1 is "1". Also, since the phase difference identification flag enable signal SPPDF is "0", the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0", and the row selection unit The input of the inverting input terminal of the AND circuit 30-0 becomes “1", and the output of the AND circuit 33 also becomes “1".
  • the pixel selection signal PSS1 output from the drive circuit 35 of the row selection unit 30-1 becomes "1", which corresponds to the row selection unit 30-1 of the pixel array unit 11.
  • the AD conversion unit 21 outputs the read pixel data of the readout row to the frame memory 22 and stores the same.
  • the address decoder Reference numeral 12 indicates that the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-2 is "1".
  • the output Q of the D flip-flop 31 corresponding to the row selection unit 30-1 is "1".
  • the phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the row selection unit
  • the input of the inversion input terminal of the AND circuit 33 of the AND circuit 30-2 becomes “1"
  • the output of the AND circuit 33 also becomes "1".
  • the pixel selection signal PSS2 output from the drive circuit 35 of the row selection unit 30-2 becomes "1", which corresponds to the row selection unit 30-1 of the pixel array unit 11.
  • a shutter address "0" corresponding to the row selection unit 30-0 is output to the address decoder 12 via the address bus ADB as a row to be shuttered, as shown in FIG. That is, the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to “1”.
  • phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the row selection unit 30
  • the input of the inverting input terminal of the ⁇ 0 AND circuit 33 becomes “1”, and the output of the AND circuit 33 also becomes “1”.
  • the pixel selection signal PSS0 output from the drive circuit 35 of the row selection unit 30-0 becomes "1"
  • the row selection unit 30 of the pixel array unit 11 becomes "1”.
  • the shutter timing of the row corresponding to ⁇ 0 is reached, and the pixels of the thinned row corresponding to the row selection unit 30-0 are reset.
  • the address decoder 12 Sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-3 to "1".
  • phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the row selection unit
  • the input of the inverting input terminal of the AND circuit 33 of 30-3 becomes “1"
  • the output of the AND circuit 33 also becomes "1".
  • the pixel selection signal PSS3 output from the drive circuit 35 of the row selection unit 30-3 becomes "1", which corresponds to the row selection unit 30-3 of the pixel array unit 11.
  • a shutter address “1” corresponding to the row selection unit 30-1 is output to the address decoder 12 via the address bus ADB as a row to be shuttered. That is, the address decoder 12 sets the non-inverting input terminal of the AND circuit 33 of the row selection unit 30-1 to “1”.
  • phase difference identification flag enable signal SPPDF is “0”
  • the outputs of the EXOR circuits 32 of all the row selection units 30-0 to 30-M are fixed to “0”, and the row selection unit 30
  • the input of the inverting input terminal of the AND circuit 33 of “ ⁇ 1” becomes “1”, and the output of the AND circuit 33 also becomes “1”.
  • the pixel selection signal PSS1 output from the drive circuit 35 of the row selection section 30-1 becomes "1"
  • the row selection section 30 of the pixel array section 11 becomes "1”.
  • the shutter timing of the row corresponding to -1 is reached, and the pixels of the thinned row corresponding to the row selection unit 30-0 are reset.
  • the pixel data of all the rows is read and output to the AD converter 21 of the read circuit 16, and the AD converter 21 outputs the read pixel data of the row to the frame memory 22 and stores the same. . Then, it is reset.
  • the pixels constituting the readout row and the pixels constituting the thinned-out row are identified by the identification flag (thinning-out identification flag) in each row. Even if they are assigned, the erroneous reading operation can be performed without changing the hardware configuration simply by always setting the phase difference identification flag enable signal SPPDF to “0”. Therefore, the operation of the third embodiment and the operation of the third embodiment can be switched only by switching the control of the phase difference identification flag enable signal SPPDF .
  • FIG. 12 is a schematic configuration diagram of a digital still camera as an electronic device according to the fourth embodiment.
  • FIG. 13 is an external view of a digital still camera as an electronic apparatus according to the fourth embodiment.
  • the camera body (camera body) 50 of the interchangeable lens single-lens reflex type digital still camera as an electronic device incorporates the above-described CMOS image sensor 10 as an image pickup device, and has an interchangeable photographing lens as an accessory device.
  • the identification flag data D SET is stored in the built-in ROM 52, and the identification flag data D SET is read out by the camera body 50 and set in the D flip-flop 31.
  • the electronic device is a digital still camera.
  • a digital video camera for example, a smartphone, a mobile phone, a vehicle-mounted camera (including an obstacle detection device and a drive recorder) It is also applicable to a head mounted display with a built-in camera.
  • a recording medium (a semiconductor memory device such as a USB memory or a memory card) readable by an electronic device, or an electronic device having a communication function, may be connected to an external device such as a server via a communication line. It is also possible to configure to acquire the identification flag data via (including wireless and wired).
  • the phase difference pixel is mainly used as the special pixel.
  • the special pixel for example, a white pixel for increasing the number of signal electrons at low illuminance, an IR pixel for receiving infrared rays, an illuminance It is also possible to use a gray pixel or the like for detecting the like.
  • the row (vertical) selection circuit 18 (vertical driver) is provided with an element (D flip-flop 31) for identifying a special pixel such as a phase difference pixel or the position of a special row.
  • the row (vertical) selection circuit 18 (more specifically, the row selection units 30-0 to 30-4,...) Discriminates special pixels from normal pixels. As a result, independent control of the normal pixel and the phase difference pixel becomes possible, and the logic circuit scale of the address control can be reduced.
  • the element (D flip-flop 31) serving as an identification data storage unit for storing identification data of a special pixel has a shift register configuration connected in the vertical direction as a whole.
  • a frame memory 22 and a rearranging unit 23 are provided in a readout circuit 16 as a data processing unit for performing data processing after AD conversion by the AD conversion unit 21, and independent control and readout of only a shutter operation are performed using identification data of a special pixel. The operation is performed by reading out all pixels, so that the effect on image quality due to skipping and reading out special pixels can be avoided. Further, the normal pixels and the special pixels (the embodiment In this case, the phase difference pixels can be rearranged and output independently.
  • a pixel array section in which a plurality of pixels are arranged in an array
  • An identification data storage unit that stores, in an updatable manner, identification data to be set in a first pixel group that operates the plurality of pixels by a first pixel access and a second pixel group that operates by a second pixel access;
  • a plurality of access operation unit performing the pixel access operation to a predetermined pixel group of the pixel array unit,
  • a control unit that outputs the control signal and controls a pixel access operation in the plurality of access operation units;
  • a solid-state imaging device comprising: (2) The control unit performs one of a read operation and a shutter operation on the first pixel group and the second pixel group in common with the first pixel group and the second pixel group.
  • the solid-state imaging device Controlling the other operation independently for each of the pixel groups.
  • the solid-state imaging device (3)
  • the control unit via the control signal, to transfer the identification data to the identification data storage unit to update the identification data,
  • the solid-state imaging device according to (1) or (2).
  • the control unit when commonly controlling the first pixel group and the second pixel group, outputs a reference prohibition signal that prohibits reference to the identification data as the control signal.
  • the first pixel group is composed of special pixels requiring special processing such as phase difference pixels, white pixels, IR pixels, and gray pixels.
  • the solid-state imaging device according to any one of (1) to (4).
  • the pixel group is configured by a plurality of pixels configuring one row in the pixel array unit,
  • the solid-state imaging device according to any one of (1) to (5).
  • the identification data storage unit is configured as a shift register.
  • the identification data is data for identifying a read target pixel / non-read target pixel.
  • the identification data is data for identifying a read target pixel / thinning target pixel.
  • the solid-state imaging device according to any one of (1) to (6).
  • An identification data storage unit that stores update identification data to be updated, and a plurality of access operation units that perform the pixel access operation on a predetermined pixel group of the pixel array unit based on a control signal with reference to the identification data.
  • a control unit that outputs the control signal and controls a pixel access operation in the plurality of access operation units, A frame memory capable of storing pixel data read from the solid-state imaging device by a read operation in frame units; An output control unit that controls and outputs an output order of the pixel data stored in the frame memory,
  • An imaging device comprising: (11) A pixel array portion in which a plurality of pixels are arranged in an array, and a first pixel group in which the plurality of pixels are operated by a first pixel access and a second pixel group in which the plurality of pixels are operated by a second pixel access
  • An identification data storage unit that stores identification data to be processed, and a control unit that controls a pixel access operation for each of the pixels and controls output of pixel data read by a read operation based on the identification data.
  • a solid-state imaging device A frame memory capable of storing the pixel data read by the read operation from the solid-state imaging device in frame units, An output control unit that controls and outputs an output order of the pixel data stored in the frame memory, An identification data reading unit that reads from the storage medium storing the identification data and transmits the identification data to the control unit; Electronic equipment with.
  • CMOS image sensor imaging device, imaging device
  • Reference Signs List 11 pixel array section 12 address decoder 13 memory control circuit 14 pixel drive timing control circuit 15 controller (control section) Reference Signs List 16 readout circuit 17 pixel drive unit 18 row selection circuit 21 AD conversion unit 22 frame memory 23 rearrangement unit 24 output interface unit 30-0 to 30-4 row selection unit (access operation unit) 31 D flip-flop (identification data storage unit) 32 EXOR circuit 33 AND circuit 34 Data latch circuit 35 Drive circuit 50 Camera body (electronic device body) 51 Shooting lens unit (accessory equipment) 52 ROM (recording medium) ADB Address bus ALB Address latch control bus D OT output data D PPD phase difference pixel identification flag data D SET identification flag data FCL Phase difference pixel identification flag transfer clock line FEL Phase difference pixel identification flag enable signal line NPD Normal pixel PDO output processing PEL Phase difference pixel address latch enable signal line PNO output process PPD Phase difference pixel PR read process PSL Pixel selection line S ALE Phase difference address latch enable signal S CL Phase difference pixel

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Abstract

本開示の固体撮像素子（１０）は、複数の画素がアレイ状に配置された画素アレイ部（１１）と、複数の画素を第１の画素アクセスで動作させる第１の画素グループ(ＰＰＤ)と第２の画素アクセスで動作させる第２の画素グループ（ＮＰＤ）とに設定する識別データ（ＤＰＰＤ）を更新可能に記憶する識別データ記憶部（３１）と、識別データ（ＤＰＰＤ）を参照し、制御信号（ＳＰＤＦＥ）に基づいて、画素アレイ部（１１）の所定の画素群に対する画素アクセス動作を行う複数のアクセス動作部（３０－０～３０－４）と、制御信号（ＳＰＤＦＥ）を出力して、複数のアクセス動作部（３０－０～３０－４）における画素アクセス動作を制御する制御部（１５）と、を備えるので、特殊画素と通常画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に対応できる。

Description

固体撮像素子、撮像装置及び電子機器
　本開示は、固体撮像素子、撮像装置及び電子機器に関する。
　近年、半導体微細加工技術を応用したＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。
　これらの固体撮像素子においては、撮像を行う通常画素に加えて、オートフォーカスやホワイトバランス等特殊処理を行うために用いられる画素である特殊画素が配置されたものが知られている。
　例えば、像面オートフォーカスを行うための位相差画素を特殊画素として配置した固体撮像素子が知られている。
　このような固体撮像素子において、位相差画素を通常画素とは独立して制御を行うためには、位相差画素の画素データの読み出しを通常画素の読み出しとは別個に行う必要がある。したがって、画素アクセスが不均一となり、位相差画素と通常画素との間でブルーミングが生じたり、画素アクセス負荷変動による横筋などが発生したりするという問題点があった。
　これらを解決するために、従来様々な手法が提案されている（例えば、特許文献１参照）。
特開２０１２－０１９４９２号公報
　しかしながら、独立制御を実現するための制御回路が複雑化し、回路規模が増大することとなっていた。
　また、製品変更等により画素配列を変更する度にアドレスデコーダの設計変更が必要であった。
　本開示は、特殊画素と通常画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に対応可能な固体撮像素子、撮像装置及び電子機器を提供することを目的としている。
　上記目的を達成するために、本開示の固体撮像素子は、複数の画素がアレイ状に配置された画素アレイ部と、複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、識別データを参照し、制御信号に基づいて、画素アレイ部の所定の画素群に対する画素アクセス動作を行う複数のアクセス動作部と、制御信号を出力して、複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備える。
　本開示によれば、制御装置は、制御信号をアクセス動作部に出力する。
　これにより、アクセス動作部は、識別データ記憶部の識別データを参照し、識別データ及び制御信号に基づいて、第１の画素アクセスあるいは第２の画素アクセスのいずれか一方により画素アレイ部の所定の画素群に対する画素アクセス動作を行う。
　本開示によれば、第１の画素グループに属する画素と第２の画素グループに属する画素とを独立制御を行う場合であっても制御回路の複雑化及び回路規模の増大化を抑制し、画素配列の変更等に容易に行える。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１実施形態に係る固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示す図である。 ＣＭＯＳイメージセンサの機能構成例の説明図である。 位相差画素識別フラグの設定説明図である。 位相差識別フラグの転送例の説明図である。 第１実施形態の動作タイミングチャートである。 第１実施形態の処理動作の説明図である。 実施形態の効果の説明図である。 撮像装置起動時の画素データの処理タイミングチャートである。 第２実施形態の処理タイミングチャートである。 第３実施形態の処理タイミングチャートである。 第３実施形態の変形例の処理タイミングチャートである。 第４実施形態の電子機器としてのディジタルスチルカメラの概要構成図である。 第４実施形態の電子機器としてのディジタルスチルカメラの外観図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同様の部位には同一の符号を付することにより重複する説明を省略する。
［１］第１実施形態
［固体撮像素子の構成］
　図１は、第１実施形態に係る固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示す図である。
　ＣＭＯＳイメージセンサ１０は、画素アレイ部１１、アドレスデコーダ１２、メモリ制御回路１３、画素駆動タイミング制御回路１４、コントローラ（制御部）１５及び読出回路１６を備えている。
　上記構成において、画素アレイ部１１と画素駆動タイミング制御回路１４とは、画素選択線ＰＳＬを介して接続され、画素アレイ部１１と読出回路１６とは、信号出力線ＳＯＬを介して接続されている。
　また、アドレスデコーダ１２、メモリ制御回路１３、画素駆動タイミング制御回路１４及びコントローラ１５は、全体として画素駆動部１７として機能している。
　ここで、アドレスデコーダ１２、メモリ制御回路１３及び画素駆動タイミング制御回路１４は、全体として行（垂直）選択回路１８として機能している。
　画素アレイ部１１は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
［固体撮像素子の機能構成］
　図２は、ＣＭＯＳイメージセンサの機能構成例の説明図である。
　読出回路１６は、図２に示すように、ＡＤ変換部２１、フレームメモリ２２、並べ替え部２３及び出力インタフェース（ＩＦ）部２４を備えている。
　ＡＤ変換部２１は、画素アレイ部１１と信号出力線ＳＯＬを介して接続され、読出信号のアナログ／ディジタル変換を行って読出データである画素データとして出力する。
　フレームメモリ２２は、読出データを記憶する。
　並べ替え部２３は、フレームメモリ２２に記憶された通常画素に対応する通常画素データと位相差画素に対応する位相差画素データを識別して、位相差画素データを同一フレーム内の通常画素データよりも先に出力するための並べ替えを行い、出力インタフェース（ＩＦ）部２４に出力する。
　出力インタフェース（ＩＦ）部２４は、並べ替えられた位相差画素データと通常画素データをインタフェース動作を行って出力データＤＯＴとして出力する。
　行選択回路１８は、それぞれアクセス動作部として機能する複数の行選択部３０－０～３０－４を備えている。
　この場合において、行選択部３０－０、３０－１、３０－３、３０－４は、画素アレイ部１１を構成している撮像に用いる通常画素ＮＰＤが接続された行に対する選択／非選択を制御する行選択部である。
　一方、行選択部３０－２は、画素アレイ部１１を構成している位相差画素ＰＰＤが接続された行に対する選択／非選択を制御する行選択部である。
［行選択部の構成］
　ここで、行選択部の構成について説明する。
　各行選択部３０－０～３０－４は、同一構成であるので、行選択部３０－０を例として説明する。
　行選択部３０－０は、Ｄフリップ－フロップ３１、ＥＸＯＲ（Exclusive　OR）回路３２、ＡＮＤ回路３３、データラッチ回路３４及びドライブ回路３５を備えている。
　Ｄフリップ－フロップ３１は、クロック端子（Ｃ）に位相差画素識別フラグ転送クロックラインＦＣＬが接続され、データ端子（Ｄ）及び非反転出力端子（Ｑ）に位相差画素識別フラグ転送ラインＴＲＬが接続されている。
　ＥＸＯＲ回路３２は、一方の入力端子に位相差画素識別フラグ転送ラインＴＲＬが接続され、他方の入力端子に位相差画素アドレスラッチイネーブル信号ラインＰＥＬが接続されている。
　ＡＮＤ回路３３は、一方の入力端子にＥＸＯＲ回路３２の出力端子が図示しないインバータを介して接続され、他方にアドレスデコーダ１２からのアドレスラッチ制御バスＡＬＢが接続されている。
　データラッチ回路３４は、ＡＮＤ回路３３の出力端子が接続されている。
　ドライブ回路３５は、データラッチ回路３４の出力端子が接続されている。
　上記構成において、Ｄフリップ－フロップ３１は、像面オートフォーカスに用いられる位相差画素と撮像に用いる通常画素とを識別するための位相差画素識別フラグデータを格納する。図２の例においては、位相差画素識別フラグデータ＝“０”は、通常画素を表し、位相差画素識別フラグデータ＝“１”は、位相差画素を表している。
　このとき、コントローラ１５からは、行選択回路１８に対し、位相差画素識別フラグイネーブル信号ラインＦＥＬ、位相差画素識別フラグ転送ラインＴＲＬ、位相差画素識別フラグ転送クロックラインＦＣＬ及び位相差画素アドレスラッチイネーブル信号ラインＰＥＬ及びアドレスラッチ制御バスＡＬＢを介して各種データが入力される。
　［位相差画素識別フラグの設定］
　次に位相差画素識別フラグを各Ｄフリップ－フロップ３１へ設定するための手順について説明する。
　行選択回路１８を構成している全てのＤフリップ－フロップ３１は、全体として、シフトレジスタを構成している。
　図３は、位相差画素識別フラグの設定説明図である。
　図３に示すように全てにＤフリップ－フロップ３１は、シフトレジスタＳＲを構成しており、コントローラ１５から位相差画素識別フラグ転送ラインＴＲＬを介して、画素アレイ部１１のＭ行に相当するＭビットの位相差画素識別フラグデータＤＰＰＤを構成している各ビットデータが、位相差画素識別フラグ転送クロックラインＦＣＬを介したクロック信号ＳＣＬの入力に伴って、１ビットずつ入力されて、順次Ｄフリップ－フロップ３１により転送される。
　図４は、位相差識別フラグの転送例の説明図である。
　より具体的には、位相差画素識別フラグ転送クロックラインＦＣＬにおいて、垂直ドライバの行数Ｍに対応するクロック数の期間において、Ｍビットの位相差画素識別フラグデータＤＰＰＤの最後の１０ビットが図３に示すように、「０１０００００１００」であった場合、行選択部３０－２のＤフリップ－フロップ３１に対応するデータ入力タイミングである時刻ｔ１においては、位相差画素識別フラグ転送ラインＴＲＬが“１”となるので、行選択部３０－２のＤフリップ－フロップ３１には“１”がセットされる。
　同様に、行選択部３０－１のＤフリップ－フロップ３１に対応するデータ入力タイミングである時刻ｔ２においては、位相差画素識別フラグ転送ラインＴＲＬが“０”となるので、行選択部３０－１のＤフリップ－フロップ３１には“０”がセットされる。また、行選択部３０－０のＤフリップ－フロップ３１に対応するデータ入力タイミングである時刻ｔ３においては、位相差画素識別フラグ転送ラインＴＲＬが“０”となるので、行選択部３０－０のＤフリップ－フロップ３１には“０”がセットされる。
　すなわち、図３の例の場合には、行選択部３０－２は、位相差画素に対応する行選択部として設定され、行選択部３０－１及び行選択部３０－０は、通常画素に対応する行選択部として設定される。
　［第１実施形態の動作］
　次に第１実施形態の動作について説明する。
　図５は、第１実施形態の動作タイミングチャートである。
　図５（ａ）は、１フレーム分のデータ処理の開始タイミングに相当する垂直同期信号であり、図５（ｂ）は、１行分のデータの処理タイミングに相当する水平同期信号である。
　そして、これらの垂直同期信号及び水平同期信号に同期して、図５（ｃ）に示す位相差識別フラグイネーブル信号ＳＰＤＦＥ、図５（ｄ）に示す位相差アドレスラッチイネーブル信号ＳＡＬＥ、図５（ｅ）に示すリードアドレスデータ、図５（ｆ）に示す位相差画素シャッタアドレス及び図５（ｇ）に示す通常画素シャッタアドレスが生成される。
　上記構成において、図５（ｃ）に示す位相差識別フラグイネーブル信号ＳＰＤＦＥは、コントローラ１５から位相差画素識別フラグイネーブル信号ラインＦＥＬを介して各行選択部３０－０～３０－４に入力され、ＥＸＯＲ回路３２の出力は、“０”に固定される。すなわち、ＡＮＤ回路３３の反転入力端子側からの入力は、常に“１”に固定され、位相差画素及び通常画素の識別はなされなくなり、位相差画素及び通常画素は同等に扱われることとなる。したがって、画素アレイ部１１からの画素データの読み出しは、位相差識別フラグイネーブル信号ＳＰＤＦＥによりＥＸＯＲ回路３２の出力は、“０”に固定されている期間になされる。
　一方、画素アレイ部１１の画素のシャッタタイミングは、位相差画素と通常画素とで異ならせる必要があるので、位相差識別フラグイネーブル信号ＳＰＤＦＥによるＥＸＯＲ回路３２の出力が“０”に固定されている以外の期間で行われることとなる。すなわち、画素アレイ部１１の画素のシャッタタイミングは、ＥＸＯＲ回路３２の出力が入力端子の入力状態に依存する期間中に設定される。
　また、図５（ｄ）に示す位相差アドレスラッチイネーブル信号ＳＡＬＥは、データの読出タイミングを規定する信号である。
　図５（ｅ）に示すリードアドレスデータは、データの読出アドレスを特定するデータであり、コントローラ１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
　図５（ｆ）に示す位相差画素シャッタアドレスは、位相差画素のうち、初期化すべき位相差画素を特定するデータであり、コントローラから１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
　図５（ｇ）に示す通常画素シャッタアドレスは、通常画素のうち、初期化すべき通常画素を特定するデータであり、コントローラから１５からアドレスバスＡＤＢを介してアドレスデコーダ１２に出力される。
　時刻ｔ１において、垂直同期信号及び水平同期信号が“０”（“Ｌ”レベル）となると、新たなフレームに対応する画素アクセスが開始される。
　そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０－０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”（“Ｈ”レベル）とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、位相差画素及び通常画素の識別はなされなくなり、位相差画素及び通常画素が同等に扱われている期間となっている。
　従って、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力は、“１”となる。
　この結果、図５（ｏ）に示すように、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。
　同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０－１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは“０”であるので、位相差識別フラグイネーブル信号ＳＰＤＦＥは参照禁止信号として機能し、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされて位相差画素及び通常画素の識別はなされなくなり、位相差画素及び通常画素が同等に扱われている期間となっている。
　従って、行選択部３０－１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｎ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０－１に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。
　さらに時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０－２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
　ここで、行選択部３０－２に対応する画素は、位相差画素であるが、位相差画素及び通常画素の識別はなされなくなり、位相差画素及び通常画素が同等に扱われている期間となっているので、行選択部３０－２のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
　したがって、ＡＮＤ回路３３の出力は、“１”となり、図５（ｍ）に示すように、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０－２に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した位相差画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ５において、位相差画素シャッタ対象の行として、行選択部３０－０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“１”となる。
　従って、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
　これにより、図５（ｏ）に示すように、時刻ｔ６において、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとはならず、行選択部３０－０に対応する画素がリセットされることはない。
　さらに時刻ｔ７において、コントローラ１５から読出対象の行に対応する行選択部３０－３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
　ここで、行選択部３０－３に対応する画素は、通常画素であるが、位相差画素及び通常画素の識別はなされなくなり、同等に扱われている期間となっているので、行選択部３０－３のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
　したがって、行選択部３０－３のＡＮＤ回路３３の出力は、“１”となり、図５（ｌ）に示すように、行選択部３０－３のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０－３に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ８において、位相差画素シャッタ対象の行として、行選択部３０－１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－１のＥＸＯＲ回路３２の出力は、“１”となる。
　この結果、行選択部３０－１のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
　一方、時刻ｔ９において、通常画素シャッタ対象の行として、行選択部３０－０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなる。これにより、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　これらの結果、図５（ｏ）に示すように、時刻ｔ１０において、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“０”となり、画素アレイ部１１の行選択部３０－１に対応する行のシャッタタイミングとはならず、行選択部３０－１に対応する通常画素である画素が位相差画素としてリセットされることはない。一方、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとはならず、行選択部３０－０に対応する通常画素である画素はリセットされる。
　さらに時刻ｔ１１において、コントローラ１５から読出対象の行に対応する行選択部３０－４に対応する読出アドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－４のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
　したがって、行選択部３０－４のＡＮＤ回路３３の反転入力端子の入力は“１”となる。
　これらの結果、ＡＮＤ回路３３の出力は、“１”となり、図５（ｋ）に示すように、行選択部３０－４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“１”となり、画素アレイ部１１の行選択部３０－４に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した位相差画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ１２において、位相差画素シャッタ対象の行として、行選択部３０－２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－２に対応するＤフリップ－フロップ３１の出力Ｑ、すなわち、行選択部３０－２に対応する位相差識別フラグは、図（ｐ）に示すように、行選択部３０－２に対応する画素が位相差画素であることを示す“１”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力は双方とも“１”となり、行選択部３０－２のＥＸＯＲ回路３２の出力は、“０”となる。
　従って、行選択部３０－２のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　一方、時刻ｔ１３において、通常画素シャッタ対象の行として、行選択部３０－１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　これらの結果、図５（ｍ）に示すように、時刻ｔ１４において、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０－２に対応する行のシャッタタイミングとなり、行選択部３０－２に対応する位相差画素である画素がリセットされる。同時に、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１も“１”となり、画素アレイ部１１の行選択部３０－１に対応する行のシャッタタイミングとなり、行選択部３０－１に対応する通常画素である画素もリセットされる。
　さらに時刻ｔ１５において、コントローラ１５から読出対象の行に対応する行選択部３０－５に対応する読出アドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－５のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
　したがって、ＡＮＤ回路３３の出力は、“１”となり、図５（ｊ）に示すように、行選択部３０－５のドライブ回路３５の出力である画素選択信号ＰＳＳ５は“１”となり、画素アレイ部１１の行選択部３０－５に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ１６において、位相差画素シャッタ対象の行として、行選択部３０－３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－３に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－３のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－３のＥＸＯＲ回路３２の出力は、“１”となる。
　この結果、行選択部３０－３のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
　一方、時刻ｔ１７において、通常画素シャッタ対象の行として、行選択部３０－２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－２に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－２のＥＸＯＲ回路３２の入力の一方は、“０”となり他方は、“１”となり、行選択部３０－２のＥＸＯＲ回路３２の出力は、“１”となる。
　この結果、行選択部３０－２のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
　したがって、図５（ｌ）に示すように、時刻ｔ１８において、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“０”となり、画素アレイ部１１の行選択部３０－２に対応する行のシャッタタイミングとはならず、行選択部３０－２に対応する位相差画素である画素がリセットされることはない。
　さらに時刻ｔ１９において、コントローラ１５から読出対象の行に対応する行選択部３０－６に対応する読出アドレス＝「６」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－６のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
　ここで、行選択部３０－６に対応する画素は、通常画素であり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｉ）に示すように、行選択部３０－６のドライブ回路３５の出力である画素選択信号ＰＳＳ６は“１”となり、画素アレイ部１１の行選択部３０－６に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ２０において、位相差画素シャッタ対象の行として、行選択部３０－４に対応する位相差画素シャッタアドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－４のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－４に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－４のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－４のＥＸＯＲ回路３２の出力は、“１”となる。
　この結果、行選択部３０－４のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
　一方、時刻ｔ２１において、通常画素シャッタ対象の行として、行選択部３０－３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とする。
　これらの結果、図５（ｋ）に示すように、時刻ｔ２２において、行選択部３０－４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“０”となり、画素アレイ部１１の行選択部３０－４に対応する行のシャッタタイミングとはならず、行選択部３０－４に対応する画素がリセットされることはない。しかしながら、図５（ｌ）に示すように、行選択部３０－３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０－３に対応する行のシャッタタイミングとはならず、行選択部３０－３に対応する画素はリセットされる。
　さらに時刻ｔ２３において、コントローラ１５から読出対象の行に対応する行選択部３０－７に対応する読出アドレス＝「７」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－７のＡＮＤ回路３３の非反転入力端子を“１”とするが、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされている。
　ここで、行選択部３０－７に対応する画素は、通常画素であり、ＡＮＤ回路３３の出力は、“１”となり、図５（ｈ）に示すように、行選択部３０－７のドライブ回路３５の出力である画素選択信号ＰＳＳ７は“１”となり、画素アレイ部１１の行選択部３０－７に対応する行のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した通常画素に対応する行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ２４において、位相差画素シャッタ対象の行として、行選択部３０－５に対応する位相差画素シャッタアドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－５のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－５に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－５のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－５のＥＸＯＲ回路３２の出力は、“１”となる。
　この結果、行選択部３０－５のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も、“０”となる。
　一方、時刻ｔ２５において、通常画素シャッタ対象の行として、行選択部３０－４に対応する位相差画素シャッタアドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－４のＡＮＤ回路３３の非反転入力端子を“１”とする。
　これらの結果、図５（ｋ）に示すように、時刻ｔ２２において、行選択部３０－４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“０”となり、画素アレイ部１１の行選択部３０－４に対応する行のシャッタタイミングとはならず、行選択部３０－４に対応する画素がリセットされることはないが、図５（ｋ）に示すように、行選択部３０－４のドライブ回路３５の出力である画素選択信号ＰＳＳ４は“１”となり、画素アレイ部１１の行選択部３０－４に対応する行のシャッタタイミングとはならず、行選択部３０－４に対応する画素はリセットされる。
　以下、同様にして、画素データの読み出しは、位相差画素及び通常画素の区別無く、一連の処理で行われるととともに、シャッタ動作による画素のリセットは、位相差画素と、通常画素とで別個のタイミングでそれぞれ一連の処理で行われる。
　図６は、第１実施形態の処理動作の説明図である。
　図６は、上記処理を理解の容易の為、視覚化した図であり、既に前回の露光（各画素の露光期間＝ＴＤＰ）が終了したタイミングとなっている。
　図６においては、読出（リード）アドレス等として用いられる行選択部３０－２に対応する画素アドレス＝「２」及び行選択部３０－６に対応する画素アドレス＝「６」に対応する画素がそれぞれ位相差画素である場合を示している。
　図６に示すように、読出（リード）アドレス、通常画素シャッタアドレス及び位相差画素シャッタアドレスの出力開始タイミングは、互いに異なっており、図６の例の場合、読出（リード）アドレスの出力が開始されてから、行選択部３０－３の読出（リード）アドレスの出力が完了した後に位相差画素シャッタアドレスの出力が開始され、行選択部３０－６の読出（リード）アドレスの出力及び行選択部３０－２の位相差画素シャッタアドレスの出力が完了した後に通常画素シャッタアドレスの出力が開始されている。
　より詳細には、Ｘフレームの画素データの処理においては、読出（リード）アドレスの出力が開始されてから順次、行選択部３０－０に対応する画素データの読み出し→行選択部３０－１に対応する画素データの読み出し→行選択部３０－２に対応する画素データの読み出し→行選択部３０－３に対応する画素データの読み出し→行選択部３０－４に対応する画素データの読み出し→行選択部３０－５に対応する画素データの読み出し→行選択部３０－６に対応する画素データの読み出し→行選択部３０－７に対応する画素データの読み出し→行選択部３０－８に対応する画素データの読み出し→…のように順次１フレーム分の画素データが通常画素あるいは位相差画素の区別無くなされ、フレームメモリ２２に記憶される。
　上述した行選択部３０－４に対応する画素データの読み出し処理と並行して、位相差画素シャッタアドレスの出力が行選択部３０－０に対応する画素のアドレスから開始され、実際には、選択部３０－６に対応する画素データの読み出し処理と並行して、行選択部３０－２に対応する画素のリセット処理がなされる。
　また、上述した行選択部３０－７に対応する画素データの読み出し処理と並行して、通常画素シャッタアドレスの出力が行選択部３０－０に対応する画素のアドレスから開始され、位相差画素に対応する画素以外の画素のリセット処理がなされる。
　そして、Ｘフレームに対応する１フレームの画素データの読み出し及びフレームメモリ２２への記憶が完了する。フレームメモリ２２に記憶された画素データを並べ替え部２３により、図６に示すように、位相差画素に対応する画素データが先頭から並ぶように並べ替えるとともに、通常画素に対応する画素データを位相差画素に対応する画素データに続けて並ぶように並べ替え、出力インタフェース部２４から出力データＤＯＴとして出力する。
　そして、フレームメモリ２２への書き込みが可能となったタイミングで、（Ｘ＋１）フレーム対応する画素データの処理をＸフレームの場合と同様に行う。
　図７は、実施形態の効果の説明図である。
　図７に示すように、画素データを読み出してフレームメモリ２２に記憶する処理を行う読出処理ＰＲは、通常画素及び位相差画素の区別無く連続的に行うので、画素アクセスの不均一になることがないので、通常画素と位相差が素間でのブルーミングの発生や、画素アクセス負荷の変動による横筋などが発生することはない。
　さらに画素データの読出処理ＰＲと並行して、フレームメモリ２２に記憶した画素データを並び替え部２３により行い、出力インタフェース部２４を介して位相差画素に対応する位相差画素データの出力処理ＰＤＯ及び通常画素データの出力処理ＰＮＯを行うことができるので全ての処理の単純化が図れ、画素アレイ部１１に対するアクセス制御をより容易なものとできる。
　ここで、より具体的なフレーム単位の画素データの処理について説明する。
　図８は、撮像装置起動時の画素データの処理タイミングチャートである。
　時刻ｔ１において、撮像装置が起動されたとすると、時刻ｔ２において、コントローラ１５は、位相差画素識別フラグ転送クロックラインＦＣＬを介して位相差画素識別フラグ転送クロック信号ＳＣＬを出力しつつ、位相差画素識別フラグ転送ラインＴＲＬを介して位相差識別フラグを転送して、全てのＤフリップ－フロップに対応する位相差識別フラグを記憶させる。
　続いて時刻ｔ３において、垂直同期信号が立下がると、読出処理ＰＲに移行し、画素アレイ部１１にアクセスして、位相差画素及び通常画素の区別をすること無く、図８の例の場合、読出アドレス＝０，１，２，…の順番で、順次画素データを読み出し、フレームメモリ２２に転送し、記憶する。
　そしてフレームメモリ２２に対する画素データの記憶が完了した後の、時刻ｔ５において、フレームメモリ２２に記憶した画素データの並べ替え部２３による並べ替え（例えば、位相差画素に対応する画素データを、通常画素に対応する画素よりも先に並べる）を行い、時刻ｔ６から並べ替えた順番で順次画素データを出力する。
　そして画素データの出力が完全に完了した時刻ｔ７において、次のフレームのデータの処理に移行する。
［２］第２実施形態
　以上の第１実施形態においては、特殊画素としての位相差画素と、通常画素と、を識別して画素データの読出を行う場合の実施形態であったが、本第２実施形態は、偶数フレームを構成している画素データと、奇数フレームを構成している画素データを第１実施形態の画素識別方法と同様の手法でインタレース読み出しを行う場合の実施形態である。
　本第２実施形態においては、第１実施形態で用いていた位相差画素識別フラグを偶数／奇数フレーム識別フラグとして用いている。
　図９は、第２実施形態の処理タイミングチャートである。
　図９（Ａ）は、偶数フレーム処理時の処理タイミングチャート、図９（Ｂ）は、奇数フレーム処理時のタイミングチャートである。
　図９において、第１実施形態の位相差画素識別フラグを偶数／奇数フレーム識別フラグとして用いているが、説明及び理解の容易のため、そのまま位相差画素識別フラグと呼ぶものとする。
　奇数フレームに対応する行に対応する位相差画素識別フラグ＝“１”とされ、偶数フレームに対応する行に対応する位相差画素識別フラグ＝“０”とされている。
　この位相差画素識別フラグ（＝偶数／奇数フレーム識別フラグ）の初期設定については、第１実施形態と同様である。
　まず、偶数フレームにおける動作について図９（Ａ）を参照して説明する。
　時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
　そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０－０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　一方、本第２実施形態では、位相差識別フラグイネーブル信号ＳＰＤＦＥは、常時“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となり、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　そして、図９（Ａ）（ｎ）に示すように、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する偶数行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　同様にして、時刻ｔ３において、水平同期信号が“０”となると、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０－１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０－１のＥＸＯＲ回路３２の出力は、“１”となる。
　そして、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
　この結果、図９（Ａ）（ｍ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０－１に対応する奇数行（＝第１行）のデータが読み出されることはない。
　同様に時刻ｔ５において、再び水平同期信号が“０”となると、時刻ｔ６において、コントローラ１５から読出対象の行に対応する行選択部３０－２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　従って、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図９（Ａ）（ｌ）に示すように、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０－２に対応する偶数行（＝第２行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　したがって、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　その後、時刻ｔ７において、位相差画素シャッタ対象の行として、行選択部３０－０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の双方は　“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　そして、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
　この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ８において、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとなって、行選択部３０－０に対応する画素がリセットされる。
　同様に、時刻ｔ９において、コントローラ１５から読出対象の行に対応する行選択部３０－４に対応する読出アドレス＝「４」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－４のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－４に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－４のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　これより、行選択部３０－４のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図９（Ａ）（ｊ）に示すように、行選択部３０－４のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０－４に対応する偶数行（＝第４行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　さらに、時刻ｔ１０において、位相差画素シャッタ対象の行として、行選択部３０－２に対応する位相差画素シャッタアドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－２に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－２のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　そして、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
　この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ８において、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０－２に対応する行のシャッタタイミングとなって、行選択部３０－２に対応する画素がリセットされる。
　以下、時刻ｔ１２～ｔ１４においては、行選択部３０－６に対応する偶数行（＝第６行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　さらに既にデータが読み出された画素アレイ部１１の行選択部３０－４に対応する行のシャッタタイミングとなって、行選択部３０－４に対応する画素がリセットされる。
　次に、奇数フレームにおける動作について図９（Ｂ）を参照して説明する。
　時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
　そして、時刻ｔ２において、コントローラ１５から読出対象の行に対応する行選択部３０－０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　一方、本第２実施形態では、位相差識別フラグイネーブル信号ＳＰＤＦＥは、常時“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“１”となる。
　そして、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
　この結果、図９（Ｂ）（ｎ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０－０に対応する偶数行（＝第０行）のデータが読み出されることはない。
　同様にして、時刻ｔ３において、水平同期信号が“０”となると、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０－１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－１のＥＸＯＲ回路３２の入力の双方は“０”となっているので、行選択部３０－１のＥＸＯＲ回路３２の出力は、“０”となる。
　そして、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図９（Ｂ）（ｍ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－１に対応する奇数行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　同様に時刻ｔ５において、再び水平同期信号が“０”となると、時刻ｔ６において、コントローラ１５から読出対象の行に対応する行選択部３０－２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“１”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
　この結果、図９（Ｂ）（ｍ）に示すように、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“０”のままとなり、画素アレイ部１１の行選択部３０－２に対応する偶数行（＝第０行）のデータが読み出されることはない。
　続いて時刻ｔ７において、位相差画素シャッタ対象の行として、行選択部３０－０に対応する位相差画素シャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“１”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
　この結果、図５（ｎ）に示すように、時刻ｔ８において、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとはならず、行選択部３０－０に対応する偶数行の画素がリセットされることはない。
　その後、時刻ｔ９において、コントローラ１５から読出対象の行に対応する行選択部３０－３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－３に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－３のＥＸＯＲ回路３２の入力の双方は“１”となっているので、行選択部３０－１のＥＸＯＲ回路３２の出力は、“０”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図９（Ｂ）（ｋ）に示すように、行選択部３０－３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０－３に対応する奇数行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　次に、時刻ｔ１０において、位相差画素シャッタ対象の行として、行選択部３０－１に対応する位相差画素シャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の双方は、“１”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
　この結果、図９（Ａ）（ｎ）に示すように、時刻ｔ１１において、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとなって、行選択部３０－０に対応する画素がリセットされる。
　同様に、時刻ｔ１２において、コントローラ１５から読出対象の行に対応する行選択部３０－５に対応する読出アドレス＝「５」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－５のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－５に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－５のＥＸＯＲ回路３２の入力の双方は、“１”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　従って、行選択部３０－５のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図９（Ａ）（ｉ）に示すように、行選択部３０－５のドライブ回路３５の出力である画素選択信号ＰＳＳ５は“１”となり、画素アレイ部１１の行選択部３０－５に対応する奇数行（＝第５行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　この結果、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　さらに、時刻ｔ１３において、位相差画素シャッタ対象の行として、行選択部３０－３に対応する位相差画素シャッタアドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“１”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２は、通常動作状態となる。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“１”とされ、行選択部３０－２に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－３のＥＸＯＲ回路３２の入力の双方は　“１”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　これにより、行選択部３０－３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も、“１”となる。
　この結果、図９（Ｂ）（ｋ）に示すように、時刻ｔ１４において、行選択部３０－３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０－３に対応する行のシャッタタイミングとなって、行選択部３０－３に対応する奇数行の画素がリセットされる。
　以下、時刻ｔ１５～ｔ１７においては、行選択部３０－７に対応する奇数行（＝第７行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した奇数行の画素データをフレームメモリ２２に出力し、記憶させる。
　さらに既にデータが読み出された画素アレイ部１１の行選択部３０－５に対応する行のシャッタタイミングとなって、行選択部３０－５に対応する画素がリセットされる。
　以上の説明のように、本第２実施形態によれば、偶数フレームを構成している画素と、奇数フレームを構成している画素と、を識別フラグ（偶数／奇数フレーム識別フラグ）を各行に割り当てるだけで、ハードウェア構成を変更することなくインタレース読出動作を行うようにすることができる。
　また、識別フラグは、電源投入時に設定することが可能となるので、同一のハードウェア構成で、インタレース動作、ノンインタレース（プログレッシブ）動作を任意に行わせることが可能となる。
［３］第３実施形態
　上記各実施形態では、データの間引きを行うものでは無かったが、本第３実施形態は、データの間引きを行う場合の実施形態である。
　本第３実施形態においては、第１実施形態で用いていた位相差画素識別フラグを間引き識別フラグとして用いている。
　図１０は、第３実施形態の処理タイミングチャートである。
　図１０において、第１実施形態の位相差画素識別フラグを間引き識別フラグとして用いているが、説明及び理解の容易のため、そのまま位相差画素識別フラグと呼ぶものとする。
　間引きする行（本例では、第１行、第２行、第４行、第５行、…）に対応する位相差画素識別フラグ（間引き識別フラグ）＝“１”とされ、読出する行（本例では、第０行、第３行、第６行、…）に対応する位相差画素識別フラグ（間引き識別フラグ）＝“０”とされている。
　この位相差画素識別フラグ（＝間引き識別フラグ）の初期設定については、第１実施形態と同様である。
　第３実施形態の動作について図１０を参照して説明する。
　時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
　そして、時刻ｔ２において、コントローラ１５から読出対象の行である第０行に対応する行選択部３０－０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１０（ｎ）に示すように、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する読出行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０－１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－１のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０－１のＥＸＯＲ回路３２の出力は、“１”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
　この結果、図１０（ｍ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０－１に対応する間引き行（＝第１行）のデータが読み出されることはない。
　また、時刻ｔ４においては、コントローラ１５から読出対象の行に対応する行選択部３０－２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－２に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　したがって、行選択部３０－２のＥＸＯＲ回路３２の入力の一方は、“１”となり、他方は“０”となっているので、行選択部３０－１のＥＸＯＲ回路３２の出力は、“１”となる。
　これにより、行選択部３０－２のＡＮＤ回路３３の反転入力端子の入力は“０”となり、ＡＮＤ回路３３の出力も“０”となる。
　この結果、図１０（ｌ）に示すように、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“０”のままとなり、画素アレイ部１１の行選択部３０－２に対応する間引き行（＝第２行）のデータが読み出されることはない。
　続いて時刻ｔ５において、シャッタ対象の行として、図１０（ｆ）に示すように、行選択部３０－０に対応するシャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－０に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－０のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－０のＥＸＯＲ回路３２の出力は、“０”となる。
　これにより、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図５（ｎ）に示すように、時刻ｔ６において、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとはなり、行選択部３０－０に対応する読出行の画素がリセットされる。
　そして、時刻ｔ７において、コントローラ１５から読出対象の行である第３行に対応する行選択部３０－３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とする。
　また、行選択部３０－０～３０－Ｍに対応する位相差アドレスラッチイネーブル信号ＳＡＬＥは、“０”とされ、行選択部３０－３に対応するＤフリップ－フロップ３１の出力Ｑは“０”とされている。
　したがって、行選択部３０－３のＥＸＯＲ回路３２の入力の双方は、“０”となっているので、行選択部３０－３のＥＸＯＲ回路３２の出力は、“０”となる。
　これにより、行選択部３０－３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１０（ｋ）に示すように、行選択部３０－３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０－３に対応する読出行（＝第３行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。
　続いて時刻ｔ８において、シャッタ対象の行として、図１０（ｆ）に示すように、行選択部３０－１に対応するシャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、読出画素及び間引き画素の識別はなされなくなり、同等に扱われている期間となっている。
　従って、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図５（ｍ）に示すように、時刻ｔ９おいて、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、ブルーミング対策のため、画素アレイ部１１の行選択部３０－１に対応する行のシャッタタイミングとなり、行選択部３０－１に対応する間引き行の画素がリセットされる。
　以下、同様にして、読出行の画素データが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した偶数行の画素データをフレームメモリ２２に出力し、記憶させる。そして、その後、リセットされる。
　また、間引き行の画素データについては読み出されることはないが、ブルーミング対策のため、リセットだけが行われる。
　以上の説明のように、本第３実施形態によれば、読出行を構成している画素と、間引き行を構成している画素と、を識別フラグ（間引き識別フラグ）を各行に割り当てるだけで、ハードウェア構成を変更することなく垂直間引き読出動作を行うようにすることができる。
　また、識別フラグは、電源投入時に設定することが可能となるので、同一のハードウェア構成で、通常読出動作等と間引き動作を任意に切り替えて行わせることが可能となる。
［３．１］第３実施形態の変形例
　本第３実施形態の変形例が第３実施形態と異なる点は、同一のハードウェア構成及び同一の間引き識別フラグを用い、全画素読み出しを行っている点である。
　図１１は、第３実施形態の変形例の処理タイミングチャートである。
　図１１において、図１０の第３実施形態と異なる点は、位相差識別フラグイネーブル信号ＳＰＤＦＥを常時“０”としている点である。
　この位相差画素識別フラグ（＝間引き識別フラグ）の初期設定については、第１実施形態と同様である。
　第３実施形態変形例の動作について図１１を参照して説明する。
　時刻ｔ１において、垂直同期信号及び水平同期信号が“０”となると、新たなフレームに対応する画素アクセスが開始される。
　そして、時刻ｔ２において、コントローラ１５から読出対象の行である第０行に対応する行選択部３０－０に対応する読出アドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－０のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされて、読出画素及び間引き画素の識別はなされなくなり、同等に扱われている期間となっている。
　従って、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｎ）に示すように、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する読出行（＝第０行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
　同様にして、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０－１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０－１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｍ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０－１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
　さらに、時刻ｔ３において、コントローラ１５から読出対象の行に対応する行選択部３０－１に対応する読出アドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力され、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　また、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｍ）に示すように、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０－１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　そして、ＡＤ変換部２１は、読み出した読出行の画素データをフレームメモリ２２に出力し、記憶させる。
　次に、時刻ｔ４において、コントローラ１５から読出対象の行に対応する行選択部３０－２に対応する読出アドレス＝「２」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－２のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－１に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０－２のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｍ）に示すように、行選択部３０－２のドライブ回路３５の出力である画素選択信号ＰＳＳ２は“１”となり、画素アレイ部１１の行選択部３０－１に対応する読出行（＝第１行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　続いて時刻ｔ５において、シャッタ対象の行として、図１１（ｆ）に示すように、行選択部３０－０に対応するシャッタアドレス＝「０」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされ、行選択部３０－０のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｎ）に示すように、時刻ｔ６において、行選択部３０－０のドライブ回路３５の出力である画素選択信号ＰＳＳ０は“１”となり、画素アレイ部１１の行選択部３０－０に対応する行のシャッタタイミングとなり、行選択部３０－０に対応する間引き行の画素がリセットされる。
　そして、時刻ｔ７において、コントローラ１５から読出対象の行に対応する行選択部３０－３に対応する読出アドレス＝「３」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されると、アドレスデコーダ１２は、行選択部３０－３のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、行選択部３０－３に対応するＤフリップ－フロップ３１の出力Ｑは“１”とされている。
　一方、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされており、行選択部３０－３のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｍ）に示すように、行選択部３０－３のドライブ回路３５の出力である画素選択信号ＰＳＳ３は“１”となり、画素アレイ部１１の行選択部３０－３に対応する読出行（＝第３行）のデータが読み出され、読出回路１６のＡＤ変換部２１に出力される。
　続いて時刻ｔ８において、シャッタ対象の行として、図１１（ｆ）に示すように、行選択部３０－１に対応するシャッタアドレス＝「１」がアドレスバスＡＤＢを介してアドレスデコーダ１２に出力されることとなり、アドレスデコーダ１２は、行選択部３０－１のＡＮＤ回路３３の非反転入力端子を“１”とする。
　このとき、位相差識別フラグイネーブル信号ＳＰＤＦＥは、“０”であるので、全ての行選択部３０－０～３０－ＭのＥＸＯＲ回路３２の出力は“０”固定とされ、行選択部３０－１のＡＮＤ回路３３の反転入力端子の入力は“１”となり、ＡＮＤ回路３３の出力も“１”となる。
　この結果、図１１（ｍ）に示すように、時刻ｔ９において、行選択部３０－１のドライブ回路３５の出力である画素選択信号ＰＳＳ１は“１”となり、画素アレイ部１１の行選択部３０－１に対応する行のシャッタタイミングとなり、行選択部３０－０に対応する間引き行の画素がリセットされる。
　以下、同様にして、全行の画素データが読み出され、読出回路１６のＡＤ変換部２１に出力され、ＡＤ変換部２１は、読み出した行の画素データをフレームメモリ２２に出力し、記憶させる。そして、その後、リセットされる。
　以上の説明のように、本第３実施形態の変形例によれば、読出行を構成している画素と、間引き行を構成している画素と、を識別フラグ（間引き識別フラグ）を各行に割り当てていても、位相差識別フラグイネーブル信号ＳＰＤＦＥを常時“０”とするだけで、ハードウェア構成を変更することなく善が誤読出動作を行うようにすることができる。
　したがって、第３実施形態の動作と、第３実施形態の動作とを位相差識別フラグイネーブル信号ＳＰＤＦＥの制御を切り替えるだけで、切り換えることができる。
［４］第４実施形態
　上記各実施形態は、固体撮像素子としてのＣＭＯＳイメージセンサについての説明であったが、本第４実施形態は、識別フラグを記憶した記憶装置を内蔵したアクセサリ機器を電子機器本体に電気的に接続した場合に、アクセサリ機器から識別フラグを読み出して電子機器本体側で設定し、画素データの読取制御を行うようにした実施形態である。
　図１２は、第４実施形態の電子機器としてのディジタルスチルカメラの概要構成図である。
　また図１３は、第４実施形態の電子機器としてのディジタルスチルカメラの外観図である。
　電子機器としてのレンズ交換式一眼レフレックスタイプのディジタルスチルカメラのカメラ本体部（カメラボディ）５０は、撮像装置として上述したＣＭＯＳイメージセンサ１０を内蔵しており、アクセサリ機器としての交換式の撮影レンズユニット５１において、内蔵したＲＯＭ５２に識別フラグデータＤＳＥＴを格納して、カメラ本体部５０により識別フラグデータＤＳＥＴを読み出してＤフリップ－フロップ３１に設定するようにしている。
　このような構成とすることにより、アクセサリ機器の特性に応じて画素アレイ部１１から画素データの読出設定を最適化することが可能となる。
　以上の説明は、電子機器としてディジタルスチルカメラの場合のものであったが、電子機器としては、例えば、ディジタルビデオカメラ、スマートフォン、携帯電話、車載用カメラ（障害物検知用及びドライブレコーダを含む）、カメラ内蔵ヘッドマウントディスプレイ等にも適用が可能である。
　また、上述したＲＯＭに代えて、電子機器で読取可能な記録媒体（ＵＳＢメモリ、メモリカード等の半導体記憶装置等）、通信機能を備えた電子機器であれば、サーバ等の外部装置から通信ライン（無線、有線を含む）を介して、識別フラグデータを取得するように構成することも可能である。
　以上の説明では、特殊画素として主として位相差画素を用いた場合について説明したが、特殊画素として、例えば、低照度での信号電子数を増加させるためのホワイト画素、赤外線を受光するＩＲ画素、照度などを検出するためのグレー画素等を用いることも可能である。
［５］実施形態の効果
　以上の説明のように、行（垂直）選択回路１８（垂直ドライバ）に位相差画素等の特殊画素や特殊行の位置を識別させる素子（Ｄフリップ－フロップ３１）を内蔵させ、特殊画素と通常画素の識別を行（垂直）選択回路１８（より詳細には行選択部３０－０～行選択部３０－４、…）に行わせる。これにより通常画素と位相差画素の独立制御が可能になり、またアドレス制御のロジック回路規模を縮小できる。
　また、特殊画素の識別データを記憶する識別データ記憶部としての素子（Ｄフリップ－フロップ３１）は全体として、垂直方向に連結されたシフトレジスタの構成をしており、パルス入力により設定（識別データ）を容易に変更でき、接続される画素（画素アレイ部１１）や駆動方式に応じて自在に特殊画素の位置に関する情報を変更できる。
　また、ＡＤ変換部２１によりＡＤ変換後のデータ処理を行うデータ処理部としての読出回路１６にフレームメモリ２２と並べ替え部２３を設け、特殊画素の識別データを用いてシャッタ動作のみ独立制御、読み出し動作は全画素を対象として読み出しすることで、特殊画素を飛び越して読み出すことに起因する画質への影響を避ける事ができ、さらにフレームメモリ２２及び並べ替え部２３により通常画素と特殊画素（実施形態では、位相差画素）を並べ替えて独立出力することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も採ることができる。
（１）
　複数の画素がアレイ状に配置された画素アレイ部と、
　前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、
　前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセス動作を行う複数のアクセス動作部と、
　前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、
　を備えた固体撮像素子。
（２）
　前記制御部は、前記第１の画素グループ及び前記第２の画素グループに対し、リード動作及びシャッタ動作のうちいずれか一方の動作を前記第１の画素グループ及び前記第２の画素グループで共通に制御し、いずれか他方の動作を各前記画素グループに対して独立して制御する、
　（１）記載の固体撮像素子。
（３）
　前記制御部は、前記制御信号を介して、前記識別データ記憶部に前記識別データを転送して前記識別データを更新させる、
　（１）または（２）記載の固体撮像素子。
（４）
　前記制御部は、前記第１の画素グループ及び前記第２の画素グループで共通に制御するに際し、前記制御信号として、前記識別データの参照を禁止する参照禁止信号を出力する、
　（１）～（３）のいずれかに記載の固体撮像素子。
（５）
　前記第１の画素グループは、位相差画素、ホワイト画素、ＩＲ画素、グレー画素等の特殊な処理が必要な特殊画素で構成されている、
　（１）～（４）のいずれかに記載の固体撮像素子。
（６）
　前記画素群は、前記画素アレイ部における一つの行を構成する複数の画素で構成されている、
　（１）～（５）のいずれかに記載の固体撮像素子。
（７）
　前記識別データ記憶部は、シフトレジスタとして構成されている、
　（１）～（６）のいずれかに記載の固体撮像素子。
（８）
　前記識別データは、読出対象画素／非読出対象画素を識別するためのデータである、
　（１）～（６）のいずれかに記載の固体撮像素子。
（９）
　前記識別データは、読出対象画素／間引き対象画素を識別するためのデータである、
　（１）～（６）のいずれかに記載の固体撮像素子。
（１０）
　複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセス動作を行う複数のアクセス動作部と、前記制御信号を出力して、前記複数のアクセス動作部における画素アクセスの動作を制御する制御部と、を備えた固体撮像素子と、
　前記固体撮像素子からリード動作により読み出された画素データをフレーム単位で記憶可能なフレームメモリと、
　前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
　を備えた撮像装置。
（１１）
　複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを記憶する識別データ記憶部と、前記識別データに基づいて、各前記画素に対する画素アクセス動作の制御及びリード動作により読み出された画素データの出力制御を行う制御部と、を備えた固体撮像素子と、
　前記固体撮像素子から前記リード動作により読み出された前記画素データをフレーム単位で記憶可能なフレームメモリと、
　前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
　前記識別データを記憶した記憶媒体から読み出して前記制御部に送信する識別データ読出部と、
　を備えた電子機器。
　１０　ＣＭＯＳイメージセンサ（撮像素子、撮像装置）
　１１　画素アレイ部
　１２　アドレスデコーダ
　１３　メモリ制御回路
　１４　画素駆動タイミング制御回路
　１５　コントローラ（制御部）
　１６　読出回路
　１７　画素駆動部
　１８　行選択回路
　２１　ＡＤ変換部
　２２　フレームメモリ
　２３　並べ替え部
　２４　出力インタフェース部
　３０－０～３０－４　行選択部（アクセス動作部）
　３１　Ｄフリップ－フロップ（識別データ記憶部）
　３２　ＥＸＯＲ回路
　３３　ＡＮＤ回路
　３４　データラッチ回路
　３５　ドライブ回路
　５０　カメラ本体部（電子機器本体）
　５１　撮影レンズユニット（アクセサリ機器）
　５２　ＲＯＭ（記録媒体）
　ＡＤＢ　アドレスバス
　ＡＬＢ　アドレスラッチ制御バス
　ＤＯＴ　出力データ
　ＤＰＰＤ　位相差画素識別フラグデータ
　ＤＳＥＴ　識別フラグデータ
　ＦＣＬ　位相差画素識別フラグ転送クロックライン
　ＦＥＬ　位相差画素識別フラグイネーブル信号ライン
　ＮＰＤ　通常画素
　ＰＤＯ　出力処理
　ＰＥＬ　位相差画素アドレスラッチイネーブル信号ライン
　ＰＮＯ　出力処理
　ＰＰＤ　位相差画素
　ＰＲ　読出処理
　ＰＳＬ　画素選択線
　ＳＡＬＥ　位相差アドレスラッチイネーブル信号
　ＳＣＬ　位相差画素識別フラグ転送クロック信号
　ＳＯＬ　信号出力線
　ＳＰＤＦＥ　位相差識別フラグイネーブル信号
　ＳＲ　シフトレジスタ
　ＴＲＬ　位相差画素識別フラグ転送ライン

Claims (9)

  1. 　複数の画素がアレイ状に配置された画素アレイ部と、
    　前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、
    　前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセスの動作を行う複数のアクセス動作部と、
    　前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、
    　を備えた固体撮像素子。
  2. 　前記制御部は、前記第１の画素グループ及び前記第２の画素グループに対し、リード動作及びシャッタ動作のうちいずれか一方の動作を前記第１の画素グループ及び前記第２の画素グループで共通に制御し、いずれか他方の動作を各前記画素グループに対して独立して制御する、
    　請求項１記載の固体撮像素子。
  3. 　前記制御部は、前記制御信号を介して、前記識別データ記憶部に前記識別データを転送して前記識別データを更新させる、
    　請求項１記載の固体撮像素子。
  4. 　前記制御部は、前記第１の画素グループ及び前記第２の画素グループで共通に制御するに際し、前記制御信号として、前記識別データの参照を禁止する参照禁止信号を出力する、
    　請求項１記載の固体撮像素子。
  5. 　前記第１の画素グループは、位相差画素、ホワイト画素、ＩＲ画素、グレー画素等の特殊な処理が必要な特殊画素で構成されている、
    　請求項１記載の固体撮像素子。
  6. 　前記画素群は、前記画素アレイ部における一つの行を構成する複数の画素で構成されている、
    　請求項１記載の固体撮像素子。
  7. 　前記識別データ記憶部は、シフトレジスタとして構成されている、
    　請求項１記載の固体撮像素子。
  8. 　複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを更新可能に記憶する識別データ記憶部と、前記識別データを参照し、制御信号に基づいて、前記画素アレイ部の所定の画素群に対する前記画素アクセスの動作を行う複数のアクセス動作部と、前記制御信号を出力して、前記複数のアクセス動作部における画素アクセス動作を制御する制御部と、を備えた固体撮像素子と、
    　前記固体撮像素子からリード動作により読み出された画素データをフレーム単位で記憶可能なフレームメモリと、
    　前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
    　を備えた撮像装置。
  9. 　複数の画素がアレイ状に配置された画素アレイ部と、前記複数の画素を第１の画素アクセスで動作させる第１の画素グループと第２の画素アクセスで動作させる第２の画素グループとに設定する識別データを記憶する識別データ記憶部と、前記識別データに基づいて、各前記画素に対する画素アクセス動作の制御及びリード動作により読み出された画素データの出力制御を行う制御部と、を備えた固体撮像素子と、
    　前記固体撮像素子から前記リード動作により読み出された前記画素データをフレーム単位で記憶可能なフレームメモリと、
    　前記フレームメモリに記憶された前記画素データの出力順番を制御して出力する出力制御部と、
    　前記識別データを記憶した記憶媒体から読み出して前記制御部に送信する識別データ読出部と、
    　を備えた電子機器。
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