WO2019244271A1 - 周波数変換器 - Google Patents

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萩原　達也
孝信 藤原
充弘 下澤
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Mitsubishi Electric Corp
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    • H03—ELECTRONIC CIRCUITRY
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    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/26—Circuits for superheterodyne receivers

Definitions

  • the present invention relates to a frequency converter, and more particularly to a frequency converter used in satellite communication, terrestrial microwave communication, mobile communication, and the like.
  • Patent Document 1 discloses a Gilbert cell type conventional frequency converter.
  • the Gilbert cell type frequency converter includes an input-stage transistor (hereinafter referred to as a Gm-stage transistor) that performs voltage-current conversion on an input RF (Radio-Frequency) signal, and a local oscillator (LO (Local Oscillator)).
  • a switch stage transistor for performing a frequency conversion using the LO signal from the converter to convert an RF signal into an IF (Intermediate Frequency) signal, and an output stage transistor having a load impedance element for performing current-voltage conversion on the IF signal. are stacked vertically.
  • the voltage of circuits has been reduced.
  • the voltage headroom of the transistors becomes insufficient and the output signal is distorted.
  • the voltage headroom indicates a margin of a voltage amplitude at which a signal can be extracted from an output terminal without distortion.
  • Patent Document 2 discloses a frequency converter configured to directly input an RF signal to a source terminal of a switch transistor.
  • the frequency converter described in Patent Literature 2 since no Gm stage transistor is provided, the number of vertically stacked transistors is smaller than that of a Gilbert cell type frequency converter. Thereby, the voltage headroom of the transistor is secured, and high linearity of the output signal can be obtained. Further, in the frequency converter disclosed in Patent Document 2, by setting the gate bias voltage of the switch-stage transistor to be high, an overdrive voltage is secured, and deterioration of linearity due to a distortion component of the transistor is suppressed.
  • the Gilbert cell-type frequency converter described in Patent Document 1 has a plurality of transistors stacked vertically. Therefore, when the voltage is reduced, the voltage headroom of the transistors becomes insufficient, and the output signal becomes low. However, there was a problem that it was distorted.
  • the frequency converter described in Patent Literature 2 suppresses distortion of the output signal by reducing the number of stages of vertically stacked transistors. Further, by setting the gate bias voltage of the switch-stage transistor high, high linearity of the output signal can be obtained even at a low power supply voltage. However, there is a problem that setting the gate bias voltage high increases idle current.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a frequency converter that can realize high linearity of an output signal while suppressing an idle current.
  • a frequency conversion element that receives an RF signal and an LO signal, performs voltage-current conversion on the RF signal, performs frequency conversion using the LO signal, and outputs an IF signal.
  • a DC potential detection circuit that detects a DC potential of the frequency conversion element that changes according to the input power of the RF signal, and applies the DC potential to the frequency conversion element based on the DC potential detected by the DC potential detection circuit.
  • a bias generation circuit that generates a bias voltage to be applied to the power supply.
  • the bias generation circuit is a frequency converter that increases the bias voltage in accordance with an increase in the DC potential detected by the DC potential detection circuit.
  • FIG. 1 is a configuration diagram showing a configuration of a frequency converter according to Embodiment 1 of the present invention.
  • FIG. 3 is a configuration diagram showing another configuration example of the frequency converter according to Embodiment 1 of the present invention.
  • FIG. 7 is a configuration diagram showing a configuration of a frequency converter according to Embodiment 2 of the present invention.
  • FIG. 2 is a configuration diagram showing a configuration of a comparative example with respect to the frequency converter according to Embodiment 1 of the present invention.
  • FIG. FIG. 1 is a diagram showing a configuration of the frequency converter according to Embodiment 1 of the present invention. Before describing the first embodiment, the configuration of a comparative example will be described with reference to FIG. 4 so that the features of the first embodiment can be more easily understood.
  • FIG. 4 is a diagram showing a comparative example for comparison with the first embodiment.
  • FIG. 4 shows a configuration of a general Gilbert cell type frequency converter as a comparative example.
  • the frequency converter includes Gm-stage transistors 101 and 102, switch-stage transistors 103 to 106, RF differential signal input terminals 107 and 108, and LO differential signal input terminals 109 and 110. , IF differential signal output terminals 111 and 112, load impedance elements 113 and 114, DC cut capacitors 115 to 118, a current source 119, and a power supply terminal 120.
  • the RF signals input from the RF differential signal input terminals 107 and 108 are subjected to voltage-current conversion by the Gm stage transistors 101 and 102.
  • the RF signal is frequency-converted by the switch transistors 103 to 106 that perform a switching operation based on the LO signal, and becomes an IF signal.
  • the IF signal is subjected to current-voltage conversion by the load impedance elements 113 and 114 and output from the IF differential signal output terminals 111 and 112.
  • the Gm-stage transistor, the switch-stage transistor, and the load impedance element are vertically stacked. Therefore, as described above, when the voltage is reduced due to the miniaturization of the semiconductor process, the voltage headroom of the vertically stacked transistors becomes insufficient, and the output signal is distorted.
  • the frequency converter according to the first embodiment has a configuration for solving the above-described problem.
  • the frequency converter according to the first embodiment will be described.
  • the frequency converter includes frequency conversion elements 1 to 4, RF differential signal input terminals 5 and 6, LO differential signal input terminals 7 and 8, an IF Differential signal output terminals 9 and 10, load impedance elements 11 and 12, DC cut capacitors 13 to 16, current sources 17 and 18, power supply terminal 19, DC potential detection circuit 20, bias generation circuit 21 It is configured with.
  • LO LO signals are input to the LO differential signal input terminals 7 and 8 from an external device such as a local oscillator.
  • IF differential signal output terminals 9 and 10 output IF signals to the outside.
  • Each of the frequency conversion elements 1 to 4 includes, for example, an NMOS (n-Channel Metal-Oxide Semiconductor) transistor.
  • NMOS n-Channel Metal-Oxide Semiconductor
  • Each of the frequency conversion elements 1 to 4 has a source terminal, a gate terminal, and a drain terminal.
  • the DC cut capacitor 13 is connected between the RF differential signal input terminal 5 and the source terminals of the frequency conversion elements 1 and 2.
  • the DC cut capacitor 14 is connected between the RF differential signal input terminal 6 and the source terminals of the frequency conversion elements 3 and 4.
  • the DC cut capacitor 15 is connected between the LO differential signal input terminal 7 and the gate terminals of the frequency conversion elements 1 and 4.
  • the DC cut capacitor 16 is connected between the LO differential signal input terminal 8 and the gate terminals of the frequency conversion elements 2 and 3.
  • RF An RF signal is input to the source terminal of the frequency conversion element 1 from the RF differential signal input terminal 5 via the DC cut capacitor 13. Further, a LO signal is input to the gate terminal of the frequency conversion element 1 from the LO differential signal input terminal 7 via the DC cut capacitor 15. Further, the frequency conversion element 1 outputs an IF signal from the drain terminal to the IF differential signal output terminal 10.
  • An RF signal is input to the source terminal of the frequency conversion element 2 from the RF differential signal input terminal 5 via the DC cut capacitor 13. Further, an LO signal is input to the gate terminal of the frequency conversion element 2 from the LO differential signal input terminal 8 via the DC cut capacitor 16. Further, the frequency conversion element 2 outputs an IF signal from the drain terminal to the IF differential signal output terminal 9.
  • An RF signal is input to the source terminal of the frequency conversion element 3 from the RF differential signal input terminal 6 via the DC cut capacitor 14. Further, the LO signal is input to the gate terminal of the frequency conversion element 3 from the LO differential signal input terminal 8 via the DC cut capacitor 16. Further, the frequency conversion element 3 outputs an IF signal from the drain terminal to the IF differential signal output terminal 10.
  • An RF signal is input to the source terminal of the frequency conversion element 4 from the RF differential signal input terminal 6 via the DC cut capacitor 14. Further, a LO signal is input to the gate terminal of the frequency conversion element 4 from the LO differential signal input terminal 7 via the DC cut capacitor 15. Further, the frequency conversion element 4 outputs an IF signal from the drain terminal to the IF differential signal output terminal 9.
  • the load impedance element 11 is connected between the power supply terminal 19 and the IF differential signal output terminal 10, and performs current-voltage conversion on the IF signals output from the drain terminals of the frequency conversion elements 1 and 3.
  • the load impedance element 12 is connected between the power supply terminal 19 and the IF differential signal output terminal 9 and performs current-voltage conversion on the IF signals output from the drain terminals of the frequency conversion elements 2 and 4.
  • connection point 40 a connection point between the current source 17 and the source terminals of the frequency conversion elements 1 and 2 is referred to as a connection point 40.
  • connection point 41 a connection point between the current source 18 and the source terminals of the frequency conversion elements 3 and 4.
  • the DC potential detection circuit 20 is connected between the DC cut capacitor 13 and the connection point 40, and is connected between the DC cut capacitor 14 and the connection point 41.
  • the DC potential detection circuit 20 detects the DC potential at the source terminals of the frequency conversion elements 1 to 4 and outputs a signal corresponding to the detected DC potential to the bias generation circuit 21.
  • the bias generation circuit 21 is connected between the DC cut capacitor 15 and the gate terminals of the frequency conversion elements 1 and 4, and is connected between the DC cut capacitor 16 and the gate terminals of the frequency conversion elements 2 and 3. I have.
  • the bias generation circuit 21 controls the gate bias voltages of the frequency conversion elements 1 to 4 based on the value of the DC potential detected by the DC potential detection circuit 20. Specifically, the bias generation circuit 21 increases the gate bias voltage according to the increase in the DC potential detected by the DC potential detection circuit 20, and responds to the decrease in the DC potential detected by the DC potential detection circuit 20. To reduce the gate bias voltage.
  • the relationship between the DC potential and the gate bias voltage may be represented by a linear function such as a proportional relationship, or may be represented by a non-linear function.
  • the frequency converter according to the first embodiment does not include the Gm-stage transistors 101 and 102 in FIG. Therefore, in FIG. 1, since the number of vertically stacked transistors is small, the voltage headroom can be ensured and the occurrence of distortion of the IF signal can be suppressed.
  • the RF signal is input from RF differential signal input terminals 5 and 6.
  • the RF signal is applied to the source terminals of the frequency conversion elements 1 to 4.
  • the LO signal is input from the LO differential signal input terminals 7 and 8.
  • the LO signal is applied to the gate terminals of the frequency conversion elements 1 to 4.
  • the frequency conversion elements 1 to 4 perform voltage-current conversion on the RF signal and perform switching operation using the LO signal to convert the frequency to an IF signal.
  • the IF signal is subjected to current-voltage conversion by the load impedance elements 11 and 12 and output from IF differential signal output terminals 9 and 10.
  • the DC potential detection circuit 20 detects the DC potential at the source terminals of the frequency conversion elements 1 to 4, and outputs a voltage corresponding to the detected DC potential. Further, the bias generation circuit 21 generates a gate bias voltage to be applied to the frequency conversion elements 1 to 4 according to the output voltage of the DC potential detection circuit 20.
  • the currents from the current sources 17 and 18 are kept at a constant value. Therefore, when the input power input to the RF differential signal input terminals 5 and 6 (hereinafter, referred to as RF input power) increases, the DC potential at the source terminals of the frequency conversion elements 1 to 4 increases. Therefore, the gate-source voltages of the frequency conversion elements 1 to 4 decrease, and the overdrive voltage becomes insufficient. As a result, the distortion components of the signals output from the frequency conversion elements 1 to 4 increase. In order to prevent this, the distortion component of the IF signal can be suppressed by setting the gate bias voltages of the frequency conversion elements 1 to 4 high. However, the idle current increases as the gate bias voltage increases. This problem occurs in the comparative example shown in FIG.
  • the following method operates so that the gate-source voltages of the frequency conversion elements 1 to 4 do not decrease even when the RF input power increases.
  • the DC potential detection circuit 20 detects an increase in DC potential at the source terminals of the frequency conversion elements 1 to 4 due to an increase in RF input power.
  • the DC potential detection circuit 20 outputs a voltage corresponding to the detected DC potential to the bias generation circuit 21.
  • the bias generation circuit 21 increases the gate bias voltages of the frequency conversion elements 1 to 4 according to the output voltage from the DC potential detection circuit 20.
  • the gate-source voltages of the frequency conversion elements 1 to 4 can be increased accordingly.
  • an overdrive voltage is secured, and distortion components of the IF signal can be suppressed.
  • high linearity of the IF signal can be obtained.
  • the gate bias voltage during the idle operation can be set low.
  • good linearity can be obtained by setting the overdrive voltage of the frequency conversion elements 1 to 4 to 0.2 V to 0.3 V.
  • the gate bias voltage is reduced so as to be 2 V or less. Therefore, the frequency converter can be operated with a low idle current, so that an increase in power consumption can be suppressed.
  • the gate bias voltage is increased by the amount corresponding to the increase in the RF input power, so that the power consumption during the idle operation, which occupies most of the operation period, can be suppressed.
  • the frequency converter according to the first embodiment includes the DC potential detection circuit 20 that detects a change in the DC potential at the source terminals of the frequency conversion elements 1 to 4 that input the RF signal, A bias generation circuit 21 for generating a gate bias voltage.
  • the gate bias voltage can be increased when the RF input power is increased. High linearity can be realized.
  • the frequency conversion elements 1 to 4 include an NMOS transistor.
  • the present invention is not limited to such an example, and the frequency conversion elements 1 to 4 may be, for example, bipolar transistors. (BJT: Bipolar Junction Transistor). Even in that case, the same effect can be obtained. In that case, the gate, drain and source of the NMOS transistor are replaced with the base, collector and emitter of the BJT.
  • BJT Bipolar Junction Transistor
  • the DC potential detection circuit 20 may be configured to output a DC voltage from a middle point of a resistor connected between the differentials. In this case, by setting the resistance value sufficiently higher than the RF input impedance, the DC potential can be detected without affecting the RF input matching.
  • FIG. 2 is a circuit diagram showing a modification of the frequency converter according to the first embodiment of the present invention.
  • the difference between FIG. 1 and FIG. 2 is that, in FIG. 2, the impedance elements 31 and 32 are added, and the current source 18 in FIG. 1 is not provided.
  • the impedance elements 31 and 32 are connected in series.
  • the connection point of the impedance elements 31 and 32 will be referred to as a connection point 42.
  • the DC potential detection circuit 20 is connected between the connection point 42 and the current source 17.
  • the impedance element 31 is connected to the source terminals of the frequency conversion elements 1 and 2.
  • the impedance element 32 is connected to the source terminals of the frequency conversion elements 3 and 4.
  • the impedance elements 31 and 32 perform RF input matching on RF signals input to the RF differential signal input terminals 5 and 6.
  • the DC potential detection circuit 20 is connected to a connection point 42 between the impedance elements 31 and 32 that is a virtual ground point for the RF signal. Therefore, the DC potential detection circuit 20 can detect the DC potential fluctuation of the source terminals of the frequency conversion elements 1 to 4 without affecting the differential type RF signal.
  • any of the configurations shown in FIGS. 1 and 2 may be employed. In either configuration, the same operation is performed, and the same effect is obtained.
  • FIG. FIG. 3 is a diagram showing a configuration of the frequency converter according to Embodiment 2 of the present invention.
  • the bias generation circuit 21 according to the first embodiment includes a temperature-proportional current source 22, a first transistor 23, The third transistor 24, 25, the fourth transistor 26, and the bias resistors 27, 28 are provided.
  • the temperature-proportional current source 22 is provided in the frequency converter, and outputs a current proportional to the device temperature of the frequency converter using power from an external power supply supplied to the power supply terminal 19.
  • the device temperature of the frequency converter is a junction temperature of a transistor included in the frequency converter.
  • the first transistor 23 includes, for example, an NMOS transistor.
  • the output voltage from the DC potential detection circuit 20 is input to the gate terminal of the first transistor 23.
  • the source terminal of the first transistor 23 is grounded, and the drain terminal is connected to the second transistor 24 and the third transistor 25.
  • the first transistor 23 changes the drain current output from the drain terminal according to the output voltage output from the DC potential detection circuit 20. Specifically, in the first transistor 23, when the output voltage output from the DC potential detection circuit 20 increases, the drain current output from the drain terminal increases accordingly.
  • the drain current is referred to as a first current.
  • the DC potential detection circuit 20 outputs a voltage according to the DC potential. Therefore, when the RF input power increases, the first current output from the first transistor 23 increases.
  • the second transistor 24 and the third transistor 25 include, for example, a PMOS transistor (p-channel metal-oxide semiconductor).
  • the second transistor 24 and the third transistor 25 form a current mirror circuit using the first current from the first transistor 23 as a reference current.
  • the current mirror circuit is hereinafter referred to as a first current mirror circuit.
  • the second transistor 24 and the third transistor 25 output the first current from the first transistor 23 at a preset current mirror ratio, and add the first current to the output current output from the temperature proportional current source 22. Let it.
  • the current after the addition is referred to as a second current.
  • the transistor size ratio of the second and third transistors 24 and 25 may be 1: 1 and the current mirror ratio may be 1.
  • the transistor size ratio of the second and third transistors 24 and 25 is 1: M, where M is an arbitrary natural number of 2 or more.
  • the current mirror ratio M may be set to 2 or more by setting the transistor size ratio to 1: M. In this case, the amount of increase in the gate bias voltage with respect to the amount of increase in the DC potential detected by the DC potential detection circuit 20 can be increased, so that higher linearity can be obtained.
  • the bias resistor 27 is connected between the fourth transistor 26 and the gate terminals of the frequency conversion elements 2 and 3.
  • the bias resistor 28 is connected between the fourth transistor 26 and the gate terminals of the frequency conversion elements 1 and 4.
  • the fourth transistor 26 includes, for example, an NMOS transistor.
  • the fourth transistor 26 and the frequency conversion elements 1 to 4 form a current mirror circuit using the second current as a reference current.
  • the current mirror circuit is referred to as a second current mirror circuit.
  • the second current is supplied to the fourth transistor 26.
  • the fourth transistor 26 outputs a second current at a preset current mirror ratio via bias resistors 27 and 28, and applies a bias voltage to the gate terminals of the frequency conversion elements 1 to 4.
  • the transistor size ratio between the fourth transistor 26 and the frequency conversion elements 1 to 4 may be 1: 1 and the current mirror ratio may be 1.
  • the transistor size ratio between the fourth transistor 26 and the frequency conversion elements 1 to 4 may be 1: M.
  • the first transistor 23 outputs a first current corresponding to the output voltage output from the DC potential detection circuit 20.
  • the second transistor 24 and the third transistor 25 output the first current from the first transistor 23 at a preset current mirror ratio to output current output from the temperature proportional current source 22.
  • the second current is output by the addition.
  • the temperature proportional current source 22 outputs a current proportional to the device temperature of the frequency converter.
  • the fourth transistor 26 generates a bias voltage using the second current, and applies the bias voltage to the gate terminals of the frequency conversion elements 1 to 4.
  • the bias voltage is controlled according to the output voltage output from the DC potential detection circuit 20.
  • the bias voltage during the idle operation can be set low. Further, even when the frequency converter operates at a low idle current, the gate bias voltage can be increased when the RF input power is increased, so that high linearity of the IF signal can be realized.
  • the temperature proportional current source 22 is used.
  • the gate bias voltage applied to the frequency conversion elements 1 to 4 can be made proportional to the device temperature. Thereby, even when the device temperature becomes higher than the threshold value, it is possible to suppress the deterioration of the linearity.
  • the current source does not necessarily have to be a temperature proportional current source.
  • a constant current source that does not depend on the device temperature may be used.
  • the overdrive voltage of the frequency conversion elements 1 to 4 decreases.
  • the distortion component of the output signal slightly increases.
  • the linearity of the output signal of the frequency converter is slightly deteriorated as compared with that at normal temperature. Therefore, it is more desirable to use a temperature proportional current source.
  • the first current output from the first transistor 23 increases according to the increase in the DC potential at the source terminals of the frequency conversion elements 1 to 4.
  • the first current is added to the current supplied from the temperature-proportional current source 22 via the first current mirror circuit to become a second current.
  • the second current mirror circuit applies a bias voltage to the frequency conversion elements 1 to 4 using the second current.
  • the gate-source voltages of the frequency conversion elements 1 to 4 increase.
  • an overdrive voltage can be secured, so that a distortion component of the output signal of the frequency converter can be suppressed.
  • the linearity of the frequency converter can be improved.
  • the transistor size ratio of the second and third transistors 24 and 25 may be 1: M, M may be an arbitrary natural number of 2 or more, and the current mirror ratio M may be 2 or more. In that case, the amount of increase in the gate bias voltage with respect to the amount of increase in the DC potential detected by the DC potential detection circuit 20 can be increased, so that higher linearity can be obtained.
  • the bias generation circuit 21 includes the temperature-proportional current source 22. Therefore, it is possible to compensate for a rise in device temperature in the gate bias voltages of the frequency conversion elements 1 to 4. As a result, in low idle current operation, there is an effect of suppressing linearity degradation both when the RF input power is increased and when the device is at a high temperature.
  • the present invention can freely combine any of the embodiments, modify any of the constituent elements of each of the embodiments, or omit any of the constituent elements of each of the embodiments. is there.

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Abstract

周波数変換器は、ＲＦ信号に対して、電圧－電流変換を行うとともに、ＬＯ信号を用いて周波数変換を行って、ＩＦ信号を出力する周波数変換素子１～４と、周波数変換素子１～４のＤＣ電位を検出するＤＣ電位検出回路２０と、ＤＣ電位検出回路２０により検出されたＤＣ電位に基づいて、周波数変換素子１～４に印加するバイアス電圧を生成するバイアス生成回路２１とを備え、バイアス生成回路２１は、ＤＣ電位検出回路２０により検出されるＤＣ電位の増加に応じて、バイアス電圧を増加させる。

Description

周波数変換器
　この発明は周波数変換器に関し、衛星通信、地上波マイクロ波通信、移動体通信等で使用される周波数変換器に関するものである。
　特許文献１には、ギルバートセル型の従来の周波数変換器が開示されている。
　ギルバートセル型の周波数変換器は、入力されたＲＦ（Radio Frequency）信号に対して電圧－電流変換を行う入力段トランジスタ（以下、Ｇｍ段トランジスタと呼ぶ）と、局部発振器（ＬＯ（Local Oscillator））からのＬＯ信号を用いた周波数変換を行って、ＲＦ信号をＩＦ（Intermediate Frequency）信号に変換するスイッチ段トランジスタと、ＩＦ信号に対して電流－電圧変換を行う負荷インピーダンス素子を有する出力段トランジスタとが、縦積みされて構成されている。
　しかしながら、近年、半導体プロセスの微細化に伴い、回路の低電圧化が進んでいる。上述したように、ギルバートセル型の周波数変換器は、複数段のトランジスタが縦積みされているため、低電圧化が進むと、トランジスタの電圧ヘッドルームが不足し、出力信号が歪むという課題があった。なお、電圧ヘッドルームとは出力端子において歪みなく信号を取り出すことができる電圧振幅のマージンを示す。
　そこで、特許文献２には、スイッチ段トランジスタのソース端子に、直接、ＲＦ信号を入力する構成の周波数変換器が開示されている。特許文献２に記載の周波数変換器では、Ｇｍ段トランジスタが設けられていないため、ギルバートセル型の周波数変換器と比較して、トランジスタの縦積みの段数が少ない。それにより、トランジスタの電圧ヘッドルームが確保され、出力信号の高い線形性を得ることができる。さらに、特許文献２の周波数変換器では、スイッチ段トランジスタのゲートバイアス電圧を高く設定することで、オーバードライブ電圧を確保し、トランジスタの歪み成分による線形性の劣化を抑制している。
特開２００２－２５２８１１号公報 特許第４５３６７３７号公報
　上述したように、特許文献１に記載のギルバートセル型の周波数変換器は、複数段のトランジスタが縦積みされているため、低電圧化が進むと、トランジスタの電圧ヘッドルームが不足し、出力信号が歪むという課題があった。
　また、特許文献２に記載の周波数変換器は、上述したように、縦積みされたトランジスタの段数を減らすことで、出力信号の歪みを抑制している。さらに、スイッチ段トランジスタのゲートバイアス電圧を高く設定することで、低電源電圧時にも、出力信号の高い線形性を得ることができる。しかしながら、ゲートバイアス電圧を高く設定することで、アイドル電流が増加してしまうという課題があった。
　この発明は、かかる課題を解決するためになされたものであり、アイドル電流を抑えながら、出力信号の高い線形性を実現することが可能な、周波数変換器を提供することを目的とする。
　この発明は、ＲＦ信号とＬＯ信号とが入力され、前記ＲＦ信号に対して、電圧－電流変換を行うとともに、前記ＬＯ信号を用いて周波数変換を行って、ＩＦ信号を出力する周波数変換素子と、前記ＲＦ信号の入力電力に応じて変化する前記周波数変換素子のＤＣ電位を検出するＤＣ電位検出回路と、前記ＤＣ電位検出回路により検出された前記ＤＣ電位に基づいて、前記周波数変換素子に印加するバイアス電圧を生成するバイアス生成回路とを備え、前記バイアス生成回路は、前記ＤＣ電位検出回路により検出される前記ＤＣ電位の増加に応じて、前記バイアス電圧を増加させる、周波数変換器である。
　この発明に係る周波数変換器によれば、アイドル電流を抑えながら、出力信号の高い線形性を実現することができる。
この発明の実施の形態１に係る周波数変換器の構成を示す構成図である。 この発明の実施の形態１に係る周波数変換器の別の構成例を示す構成図である。 この発明の実施の形態２に係る周波数変換器の構成を示す構成図である。 この発明の実施の形態１に係る周波数変換器に対する比較例の構成を示した構成図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための実施の形態について、添付の図面にしたがって説明する。
　実施の形態１．
　図１は、この発明の実施の形態１に係る周波数変換器の構成を示す図である。本実施の形態１の特徴が、より分かりやすくなるように、本実施の形態１の説明を行う前に、図４を用いて、比較例の構成について説明する。
　図４は、本実施の形態１と比較するための比較例を示した図である。図４においては、比較例として、一般的なギルバートセル型の周波数変換器の構成を示している。図４に示すように、当該周波数変換器は、Ｇｍ段トランジスタ１０１，１０２と、スイッチ段トランジスタ１０３～１０６と、ＲＦ差動信号入力端子１０７，１０８と、ＬＯ差動信号入力端子１０９，１１０と、ＩＦ差動信号出力端子１１１，１１２と、負荷インピーダンス素子１１３，１１４と、ＤＣカット容量１１５～１１８と、電流源１１９と、電源端子１２０とから構成されている。
　次に、図４の周波数変換器の動作について説明する。ＲＦ差動信号入力端子１０７，１０８から入力されたＲＦ信号は、Ｇｍ段トランジスタ１０１，１０２により、電圧―電流変換される。次に、当該ＲＦ信号は、ＬＯ信号に基づいてスイッチ動作を行うスイッチ段トランジスタ１０３～１０６により周波数変換されて、ＩＦ信号となる。次に、当該ＩＦ信号は、負荷インピーダンス素子１１３，１１４により、電流―電圧変換されて、ＩＦ差動信号出力端子１１１，１１２から出力される。
　このように、図４に示すギルバートセル型の周波数変換器では、Ｇｍ段トランジスタ、スイッチ段トランジスタおよび負荷インピーダンス素子が縦積みされて構成されている。そのため、上述したように、半導体プロセスの微細化に伴う低電圧化が進むと、縦積みされたトランジスタの電圧ヘッドルームが不足し、出力信号が歪むという課題があった。
　そのため、本実施の形態１に係る周波数変換器は、上記の課題を解決するための構成を有している。以下、本実施の形態１に係る周波数変換器について説明する。
　図１に示すように、本実施の形態１に係る周波数変換器は、周波数変換素子１～４と、ＲＦ差動信号入力端子５，６と、ＬＯ差動信号入力端子７，８と、ＩＦ差動信号出力端子９，１０と、負荷インピーダンス素子１１，１２と、ＤＣカット容量１３～１６と、電流源１７，１８と、電源端子１９と、ＤＣ電位検出回路２０と、バイアス生成回路２１とを備えて構成されている。
　以下、図１の各構成要素について説明する。
　ＲＦ差動信号入力端子５，６には、外部から、ＲＦ信号が入力される。
　ＬＯ差動信号入力端子７，８には、局部発振器などの外部機器から、ＬＯ信号が入力される。
　ＩＦ差動信号出力端子９，１０は、外部に対して、ＩＦ信号を出力する。
　周波数変換素子１～４は、それぞれ、例えばＮＭＯＳ（n-Channel Metal-Oxide Semiconductor）トランジスタを備えて構成される。各周波数変換素子１～４は、ソース端子、ゲート端子、および、ドレイン端子を有している。
　ＤＣカット容量１３は、ＲＦ差動信号入力端子５と周波数変換素子１，２のソース端子との間に接続されている。
　ＤＣカット容量１４は、ＲＦ差動信号入力端子６と周波数変換素子３，４のソース端子との間に接続されている。
　ＤＣカット容量１５は、ＬＯ差動信号入力端子７と周波数変換素子１，４のゲート端子との間に接続されている。
　ＤＣカット容量１６は、ＬＯ差動信号入力端子８と周波数変換素子２，３のゲート端子との間に接続されている。
　周波数変換素子１のソース端子には、ＲＦ差動信号入力端子５から、ＤＣカット容量１３を介して、ＲＦ信号が入力される。また、周波数変換素子１のゲート端子には、ＬＯ差動信号入力端子７から、ＤＣカット容量１５を介して、ＬＯ信号が入力される。また、周波数変換素子１は、ドレイン端子から、ＩＦ差動信号出力端子１０に対して、ＩＦ信号を出力する。
　また、周波数変換素子２のソース端子には、ＲＦ差動信号入力端子５から、ＤＣカット容量１３を介して、ＲＦ信号が入力される。また、周波数変換素子２のゲート端子には、ＬＯ差動信号入力端子８から、ＤＣカット容量１６を介して、ＬＯ信号が入力される。また、周波数変換素子２は、ドレイン端子から、ＩＦ差動信号出力端子９に対して、ＩＦ信号を出力する。
　また、周波数変換素子３のソース端子には、ＲＦ差動信号入力端子６から、ＤＣカット容量１４を介して、ＲＦ信号が入力される。また、周波数変換素子３のゲート端子には、ＬＯ差動信号入力端子８から、ＤＣカット容量１６を介して、ＬＯ信号が入力される。また、周波数変換素子３は、ドレイン端子から、ＩＦ差動信号出力端子１０に対して、ＩＦ信号を出力する。
　また、周波数変換素子４のソース端子には、ＲＦ差動信号入力端子６から、ＤＣカット容量１４を介して、ＲＦ信号が入力される。また、周波数変換素子４のゲート端子には、ＬＯ差動信号入力端子７から、ＤＣカット容量１５を介して、ＬＯ信号が入力される。また、周波数変換素子４は、ドレイン端子から、ＩＦ差動信号出力端子９に対して、ＩＦ信号を出力する。
　負荷インピーダンス素子１１は、電源端子１９とＩＦ差動信号出力端子１０との間に接続され、周波数変換素子１，３のドレイン端子から出力されたＩＦ信号に対して、電流－電圧変換を行う。
　負荷インピーダンス素子１２は、電源端子１９とＩＦ差動信号出力端子９との間に接続され、周波数変換素子２，４のドレイン端子から出力されたＩＦ信号に対して、電流－電圧変換を行う。
　電流源１７は、周波数変換素子１，２のソース端子に接続されている。以下では、電流源１７と、周波数変換素子１，２のソース端子との接続点を、接続点４０と呼ぶこととする。
　電流源１８は、周波数変換素子３，４のソース端子に接続されている。以下では、電流源１８と、周波数変換素子３，４のソース端子との接続点を、接続点４１と呼ぶこととする。
　ＤＣ電位検出回路２０は、ＤＣカット容量１３と接続点４０との間に接続されているとともに、ＤＣカット容量１４と接続点４１との間に接続されている。ＤＣ電位検出回路２０は、周波数変換素子１～４のソース端子におけるＤＣ電位を検出し、検出したＤＣ電位に応じた信号を、バイアス生成回路２１に対して出力する。
　バイアス生成回路２１は、ＤＣカット容量１５と周波数変換素子１，４のゲート端子との間に接続されるとともに、ＤＣカット容量１６と周波数変換素子２，３のゲート端子との間に接続されている。バイアス生成回路２１は、ＤＣ電位検出回路２０で検出されたＤＣ電位の値に基づいて、周波数変換素子１～４のゲートバイアス電圧を制御する。具体的には、バイアス生成回路２１は、ＤＣ電位検出回路２０で検出されるＤＣ電位の増加に応じて、ゲートバイアス電圧を増加させ、ＤＣ電位検出回路２０で検出されるＤＣ電位の減少に応じて、ゲートバイアス電圧を減少させる。ＤＣ電位とゲートバイアス電圧との関係は、比例関係などの線形関数で表わせてもよく、あるいは、非線形関数で表わせてもよい。
　ここで、本実施の形態１に係る周波数変換器は、図１と図４とを比較すると分かるように、図１においては、図４のＧｍ段トランジスタ１０１，１０２を備えていない。そのため、図１においては、トランジスタの縦積みの段数が少ないため、電圧ヘッドルームを確保して、ＩＦ信号の歪みの発生を抑制することができる。
　次に、図１に示した本実施の形態１に係る周波数変換器の動作について説明する。ＲＦ信号は、ＲＦ差動信号入力端子５，６から入力される。当該ＲＦ信号は、周波数変換素子１～４のソース端子に印加される。また、ＬＯ信号は、ＬＯ差動信号入力端子７，８から入力される。当該ＬＯ信号は、周波数変換素子１～４のゲート端子に印加される。これにより、周波数変換素子１～４は、ＲＦ信号に対して、電圧―電流変換を行うとともに、ＬＯ信号を用いてスイッチング動作を行ってＩＦ信号に周波数変換する。当該ＩＦ信号は、負荷インピーダンス素子１１，１２により、電流―電圧変換されて、ＩＦ差動信号出力端子９，１０から出力される。このとき、ＤＣ電位検出回路２０は、周波数変換素子１～４のソース端子におけるＤＣ電位を検出し、検出したＤＣ電位に応じた電圧を出力する。また、バイアス生成回路２１は、ＤＣ電位検出回路２０の出力電圧に応じて、周波数変換素子１～４に印加するゲートバイアス電圧を生成する。
　次に、本実施の形態１に係る周波数変換器の動作原理について説明する。
　電流源１７，１８からの電流は、一定値に保持されている。そのため、ＲＦ差動信号入力端子５，６に入力される入力電力（以下、ＲＦ入力電力と呼ぶ）が増加すると、周波数変換素子１～４のソース端子におけるＤＣ電位が増加する。そのため、周波数変換素子１～４のゲート―ソース間電圧が低下し、オーバードライブ電圧が不足する。これにより、周波数変換素子１～４から出力される信号の歪み成分が増加する。これを防止するために、周波数変換素子１～４のゲートバイアス電圧を高く設定することで、ＩＦ信号の歪み成分を抑制することができる。しかしながら、ゲートバイアス電圧の増加に伴い、アイドル電流が増加してしまう。図４の比較例では、この問題が発生する。
　そのため、本実施の形態１では、以下の方法により、ＲＦ入力電力が増加した場合においても、周波数変換素子１～４のゲート―ソース間電圧が低下しないように動作する。
　実施の形態１に係る周波数変換器では、ＤＣ電位検出回路２０が、ＲＦ入力電力の増加に伴う周波数変換素子１～４のソース端子におけるＤＣ電位の増加を検出する。ＤＣ電位検出回路２０は、検出したＤＣ電位に応じた電圧を、バイアス生成回路２１に出力する。バイアス生成回路２１は、ＤＣ電位検出回路２０からの出力電圧に応じて、周波数変換素子１～４のゲートバイアス電圧を増加させる。
　このようにして、実施の形態１に係る周波数変換器では、ＲＦ入力電力の増加時に、それに応じて、周波数変換素子１～４のゲート―ソース間電圧を増加させることができる。その結果、オーバードライブ電圧が確保され、ＩＦ信号の歪み成分を抑制することができる。これにより、ＩＦ信号の高い線形性を得ることができる。
　また、上述のように、バイアス生成回路２１が、ゲートバイアス電圧を制御するため、アイドル動作時のゲートバイアス電圧は低く設定しておくことが可能である。例えば、ＲＦ入力電力の増加時には周波数変換素子１～４のオーバードライブ電圧を０．２Ｖ～０．３Ｖとすることで良好な線形性を得ることができるが、アイドル動作時にはオーバードライブ電圧が０．２Ｖ以下となるようにゲートバイアス電圧を減少させる。そのため、周波数変換器を低アイドル電流で動作させることができるので、消費電力の増加を抑制することができる。
　また、ＲＦ入力電力が増加した場合には、それに応じて、ゲートバイアス電圧を増加させることで、高い線形性を得ることができる。また、ＲＦ入力電力が増加した分に合わせて、その分だけ、ゲートバイアス電圧を増加させるため、動作期間の大半を占めるアイドル動作時の消費電力を抑制することができる。
　以上のように、本実施の形態１に係る周波数変換器は、ＲＦ信号を入力する周波数変換素子１～４のソース端子におけるＤＣ電位変化を検出するＤＣ電位検出回路２０と、検出結果に応じてゲートバイアス電圧を生成するバイアス生成回路２１とを備えている。これにより、アイドル動作時のバイアス電圧を低く設定して、周波数変換器を低アイドル電流動作とした場合においても、ＲＦ入力電力の増加時には、ゲートバイアス電圧を増加させることができるので、ＩＦ信号の高い線形性を実現することができる。
　なお、本実施の形態１では、周波数変換素子１～４が、ＮＭＯＳトランジスタを備えて構成される例を挙げて説明したが、その場合に限らず、周波数変換素子１～４は、例えばバイポーラトランジスタ（BJT：Bipolar Junction Transistor）を備えて構成されていてもよい。その場合においても、同じ効果が得られる。その場合、ＮＭＯＳトランジスタにおけるゲート、ドレイン、ソースは、ＢＪＴにおけるベース、コレクタ、エミッタに置き換わる。
　また、本実施の形態１におけるＤＣ電位検出回路２０は、差動間に接続した抵抗の中点からＤＣ電圧を出力する構成としても良い。その場合、ＲＦ入力インピーダンスと比較して十分に高い抵抗値とすることで、ＲＦ入力整合に影響を与えることなくＤＣ電位を検出することができる。
　図２は、この発明の本実施の形態１に係る周波数変換器の変形例を示す回路図である。図１と図２との違いは、図２においては、インピーダンス素子３１，３２が追加されており、また、図１の電流源１８が設置されていない。インピーダンス素子３１，３２は直列接続されている。以下では、インピーダンス素子３１，３２の接続点を、接続点４２と呼ぶこととする。また、ＤＣ電位検出回路２０は、接続点４２と電流源１７との間に接続されている。
　インピーダンス素子３１は、周波数変換素子１，２のソース端子に接続されている。インピーダンス素子３２は、周波数変換素子３，４のソース端子に接続されている。インピーダンス素子３１，３２は、ＲＦ差動信号入力端子５，６に入力されるＲＦ信号に対して、ＲＦ入力整合を行う。また、ＤＣ電位検出回路２０は、ＲＦ信号に対して仮想接地点となるインピーダンス素子３１，３２の接続点４２に接続されている。そのため、ＤＣ電位検出回路２０は、差動形式のＲＦ信号に影響を与えることなく、周波数変換素子１～４のソース端子のＤＣ電位変動を検出することができる。
　本実施の形態１においては、図１および図２のいずれの構成にしてもよい。いずれの構成においても、同様の動作を行い、同様の効果が得られる。
　実施の形態２．
　図３は、この発明の実施の形態２に係る周波数変換器の構成を示す図である。実施の形態２に係る周波数変換器においては、図３に示すように、上記の実施の形態１におけるバイアス生成回路２１を、温度比例電流源２２と、第１のトランジスタ２３と、第２及び第３のトランジスタ２４，２５と、第４のトランジスタ２６と、バイアス抵抗２７，２８とを備えて構成している。
　以下、バイアス生成回路２１の各構成要素について説明する。
　温度比例電流源２２は、周波数変換器内に設けられ、電源端子１９に供給される外部電源からの電力を用いて、周波数変換器のデバイス温度に比例する電流を出力する。なお、周波数変換器のデバイス温度とは、周波数変換器を構成するトランジスタの接合温度である。
　第１のトランジスタ２３は、例えばＮＭＯＳトランジスタを備えて構成されている。第１のトランジスタ２３のゲート端子には、ＤＣ電位検出回路２０からの出力電圧が入力さされる。第１のトランジスタ２３のソース端子は接地され、ドレイン端子は、第２のトランジスタ２４および第３のトランジスタ２５に接続されている。第１のトランジスタ２３は、ＤＣ電位検出回路２０から出力される出力電圧に応じて、ドレイン端子から出力するドレイン電流を変化させる。具体的には、第１のトランジスタ２３においては、ＤＣ電位検出回路２０から出力される出力電圧が増加した場合、それに応じて、ドレイン端子から出力するドレイン電流が増加する。以下、当該ドレイン電流を、第１の電流と呼ぶこととする。
　ここで、実施の形態１で説明したように、ＲＦ入力電力の増加時には、周波数変換素子１～４のソース端子におけるＤＣ電位が増加する。ＤＣ電位検出回路２０は、ＤＣ電位に応じた電圧を出力する。そのため、ＲＦ入力電力の増加時には、第１のトランジスタ２３から出力される第１の電流が増加する。
　また、第２のトランジスタ２４と第３のトランジスタ２５とは、例えばＰＭＯＳトランジスタ（p-Channel Metal-Oxide Semiconductor）を備えて構成されている。第２のトランジスタ２４と第３のトランジスタ２５とは、第１のトランジスタ２３からの第１の電流を基準電流として、カレントミラー回路を構成している。当該カレントミラー回路を、以下では、第１のカレントミラー回路と呼ぶこととする。第２のトランジスタ２４および第３のトランジスタ２５は、第１のトランジスタ２３からの第１の電流を予め設定されたカレントミラー比で出力して、温度比例電流源２２から出力される出力電流に加算させる。以下では、この加算後の電流を、第２の電流と呼ぶこととする。
　なお、第２および第３のトランジスタ２４，２５のトランジスタサイズ比は、１：１として、カレントミラー比を１としてもよい。あるいは、第２および第３のトランジスタ２４，２５のトランジスタサイズ比を１：Ｍとし、ここで、Ｍは２以上の任意の自然数とする。このように、トランジスタサイズ比を１：Ｍに設定することで、カレントミラー比Ｍを２以上としてもよい。その場合には、ＤＣ電位検出回路２０によって検出されたＤＣ電位の増加量に対するゲートバイアス電圧の増加量を大きくすることができるので、より高い線形性を得ることができる。
　バイアス抵抗２７は、第４のトランジスタ２６と周波数変換素子２，３のゲート端子との間に接続されている。
　バイアス抵抗２８は、第４のトランジスタ２６と周波数変換素子１，４のゲート端子との間に接続されている。
　第４のトランジスタ２６は、例えばＮＭＯＳトランジスタを備えて構成されている。第４のトランジスタ２６と周波数変換素子１～４とは、第２の電流を基準電流として、カレントミラー回路を構成している。以下では、当該カレントミラー回路を、第２のカレントミラー回路と呼ぶこととする。第４のトランジスタ２６には、第２の電流が供給される。第４のトランジスタ２６は、バイアス抵抗２７，２８を介して、第２の電流を予め設定されたカレントミラー比で出力して、バイアス電圧を周波数変換素子１～４のゲート端子に印加する。なお、第４のトランジスタ２６と周波数変換素子１～４のトランジスタサイズ比は、１：１として、カレントミラー比を１としてもよい。あるいは、第４のトランジスタ２６と周波数変換素子１～４のトランジスタサイズ比を１：Ｍとしてもよい。
　次に、本実施の形態２に係る周波数変換器の動作について説明する。
　第１のトランジスタ２３は、ＤＣ電位検出回路２０から出力される出力電圧に応じた第１の電流を出力する。第２のトランジスタ２４および第３のトランジスタ２５は、第１のトランジスタ２３からの第１の電流を、予め設定されたカレントミラー比で出力して、温度比例電流源２２から出力される出力電流に加算させて、第２の電流を出力する。このとき、温度比例電流源２２は、周波数変換器のデバイス温度に比例した電流を出力する。第４のトランジスタ２６は、第２の電流を用いて、バイアス電圧を生成し、このバイアス電圧を、周波数変換素子１～４のゲート端子に印加する。
　このように、本実施の形態２においても、実施の形態１と同様に、ＤＣ電位検出回路２０から出力される出力電圧に応じてバイアス電圧を制御するようにしたため、実施の形態１と同様に、アイドル動作時のバイアス電圧を低く設定しておくことができる。また、周波数変換器を低アイドル電流動作とした場合においても、ＲＦ入力電力増加時には、ゲートバイアス電圧を増加させることができるので、ＩＦ信号の高い線形性を実現することができる。
　さらに、本実施の形態２では、温度比例電流源２２を用いている。本実施の形態２では、温度比例電流源２２を設けることで、周波数変換素子１～４に与えるゲートバイアス電圧をデバイス温度に比例させることができる。これにより、デバイス温度が閾値よりも高くなった場合においても、線形性の劣化を抑制することができる。
　なお、電流源は、必ずしも温度比例電流源でなくてもよい。温度比例電流源でなく、デバイス温度に依存しない定電流源を用いるようにしてもよい。しかしながら、定電流源で電流を供給する場合には、デバイス温度が予め設定された閾値以上に上昇すると、周波数変換素子１～４のオーバードライブ電圧が低下する。これにより、出力信号の歪み成分がやや増加する。このように、デバイス温度が上昇すると、常温時と比較して、周波数変換器の出力信号の線形性がやや劣化するため、温度比例電流源を用いることが、より望ましい。
　以上のように、本実施の形態２においても、ＤＣ電位検出回路２０とバイアス生成回路２１とを備えるようにしたので、上記の実施の形態１と同様の効果を得ることができる。
　本実施の形態２では、ＲＦ入力電力の増加時には、周波数変換素子１～４のソース端子におけるＤＣ電位の増加に応じて、第１のトランジスタ２３から出力される第１の電流が増加する。第１の電流は、第１のカレントミラー回路を介して、温度比例電流源２２から供給される電流に加算されて、第２の電流となる。次に、第２のカレントミラー回路が、第２の電流を用いて、周波数変換素子１～４にバイアス電圧を印加する。その結果、実施の形態１と同様に、周波数変換素子１～４のゲート－ソース間電圧が増加する。これにより、オーバードライブ電圧が確保できるので、周波数変換器の出力信号の歪み成分を抑制することができる。以上により、周波数変換器の線形性を向上させることができる。
　さらに、実施の形態２においては、第２および第３のトランジスタ２４，２５のトランジスタサイズ比を１：Ｍとし、Ｍは２以上の任意の自然数として、カレントミラー比Ｍを２以上としてもよい。その場合、ＤＣ電位検出回路２０によって検出されたＤＣ電位の増加量に対するゲートバイアス電圧の増加量を大きくすることができるので、より高い線形性を得ることができる。
　さらに、本実施の形態２によれば、バイアス生成回路２１が、温度比例電流源２２を備えている。そのため、周波数変換素子１～４のゲートバイアス電圧において、デバイス温度の上昇分を補償することができる。これにより、低アイドル電流動作において、ＲＦ入力電力の増加時およびデバイス高温時の両方の場合の線形性の劣化を抑制する効果がある。
　本発明は、当該発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは、各実施の形態の任意の構成要素の変形、もしくは、各実施の形態において任意の構成要素の省略が可能である。
　１，２，３，４　周波数変換素子、５，６　ＲＦ差動信号入力端子、７，８　ＬＯ差動信号入力端子、９，１０　ＩＦ差動信号出力端子、１１，１２　負荷インピーダンス素子、１３，１４，１５，１６　ＤＣカット容量、１７，１８　電流源、１９　電源端子、２０　ＤＣ電位検出回路、２１　バイアス生成回路、２２　温度比例電流源、２３　第１のトランジスタ、２４　第２のトランジスタ、２５　第３のトランジスタ、２６　第４のトランジスタ、２７，２８　バイアス抵抗、３１，３２　インピーダンス素子。

Claims (5)

  1. 　ＲＦ信号とＬＯ信号とが入力され、前記ＲＦ信号に対して、電圧－電流変換を行うとともに、前記ＬＯ信号を用いて周波数変換を行って、ＩＦ信号を出力する周波数変換素子と、
    　前記ＲＦ信号の入力電力に応じて変化する前記周波数変換素子のＤＣ電位を検出するＤＣ電位検出回路と、
    　前記ＤＣ電位検出回路により検出された前記ＤＣ電位に基づいて、前記周波数変換素子に印加するバイアス電圧を生成するバイアス生成回路と
    　を備え、
    　前記バイアス生成回路は、前記ＤＣ電位検出回路により検出される前記ＤＣ電位の増加に応じて、前記バイアス電圧を増加させる、
    　周波数変換器。
  2. 　前記バイアス生成回路は、
    　電流源と、
    　前記ＤＣ電位検出回路により検出される前記ＤＣ電位に応じた第１の電流を出力する第１のトランジスタと、
    　前記第１の電流を基準電流として第１のカレントミラー回路を構成して、予め設定されたカレントミラー比に基づいて、前記第１の電流を、前記電流源から供給される電流に加算することで、第２の電流を出力する第２のトランジスタおよび第３のトランジスタと、
    　前記第２の電流を基準電流として前記周波数変換素子と共に、第２のカレントミラー回路を構成して、前記周波数変換素子に印加する前記バイアス電圧を生成する、第４のトランジスタと
    　を有する、請求項１に記載の周波数変換器。
  3. 　前記第２のトランジスタと前記第３のトランジスタとのサイズ比は１：１に設定され、前記カレントミラー比は１である、
    　請求項２に記載の周波数変換器。
  4. 　前記第２のトランジスタと前記第３のトランジスタとのサイズ比は１：Ｍに設定され、ここで、Ｍは２以上の任意の自然数であり、前記カレントミラー比はＭである、
    　請求項２記載の周波数変換器。
  5. 　前記電流源は、前記周波数変換器の内部温度に比例する電流を出力する温度比例電流源から構成されている、
    　請求項２から４までのいずれか１項に記載の周波数変換器。
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