WO2019193739A1 - 電力変換装置 - Google Patents

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宏樹 茂田
俊秀 中野
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東芝三菱電機産業システム株式会社
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    • H02M1/0003—Details of control, feedback or regulation circuits

Definitions

  • the present invention relates to a power conversion device, and more particularly to a power conversion device including a rectifier and a converter connected in parallel.
  • Patent Document 1 discloses a power conversion apparatus including a rectifier and a converter connected in parallel between an AC power supply and a load, and at least one of the rectifier and the converter and the AC power supply.
  • a technique for preventing a loop current from flowing through an AC power source, a rectifier, and a converter by disposing a transformer between the two is disclosed.
  • the conventional power conversion device has a problem that the cost is increased because a transformer is provided to prevent the loop current from flowing.
  • a main object of the present invention is to provide a low-cost power converter that can prevent a loop current from flowing.
  • the power conversion device generates first to third DC voltages based on first to third AC voltages supplied from an AC power source, and each of the first to third DC voltages is a first voltage.
  • a converter for outputting to the third output node; a first capacitor connected between the first and second output nodes; a second capacitor connected between the second and third output nodes;
  • a control device for controlling the converter so that each of the voltages across the terminals of the first and second capacitors becomes a target voltage; and rectifying the first to third AC voltages to be connected between the first and third output nodes.
  • a rectifier that outputs a fourth DC voltage.
  • the converters are provided corresponding to the first to third AC voltages, respectively, each first electrode is connected to the first output node, and each second electrode receives a corresponding AC voltage.
  • To third transistors corresponding to the first to third AC voltages, respectively, each of the first electrodes receiving the corresponding AC voltage, and each of the second electrodes to the third output node The fourth to sixth transistors connected to each other, the first to sixth diodes connected in reverse parallel to the first to sixth transistors, respectively, and the first to third AC voltages, respectively, are provided.
  • the first to third AC switches each having one terminal receiving a corresponding AC voltage and the other terminal connected to the second output node.
  • the control devices are provided corresponding to the first to third transistors, respectively, and each compares the levels of the first to third AC voltages, and the AC voltage corresponding to the corresponding transistor is the other two AC voltages.
  • the first to third comparison circuits that output a signal for permitting the corresponding transistor to be turned on when the voltage is higher than the voltage, and the fourth to sixth transistors, respectively, are provided.
  • the first to third AC voltages are compared, and when the AC voltage corresponding to the corresponding transistor is lower than the other two AC voltages, a signal is output that allows the corresponding transistor to be turned on.
  • the output signals of the first to sixth comparison circuits Based each of the transistors of the first to sixth are turned on and off, and a control unit for lowering at least one terminal voltage of one of the capacitors of the first and second capacitors.
  • the first to third comparison circuits are provided corresponding to the first to third transistors, respectively, and the AC voltage corresponding to the corresponding transistor is higher than the other two AC voltages. If it is higher, a signal permitting the corresponding transistor to be turned on is output.
  • the fourth to sixth comparison circuits are provided corresponding to the fourth to sixth transistors, respectively. When the AC voltage corresponding to the corresponding transistor is lower than the other two AC voltages, the corresponding transistors are Outputs a signal that allows it to be turned on.
  • the controller turns on each of the first to sixth transistors based on the output signals of the first to sixth comparison circuits when the voltage between the terminals of the first or second capacitor is higher than the target voltage.
  • the voltage across the terminals of the first or second capacitor is lowered. Therefore, it is possible to prevent a loop current from flowing through the AC power supply, the rectifier, and the converter. Moreover, since it is not necessary to install a transformer, the price of the apparatus can be reduced.
  • FIG. 5 is a circuit diagram illustrating a configuration of a comparison unit illustrated in FIG. 4. It is a time chart for demonstrating operation
  • movement of the comparison part shown in FIG. It is another time chart for demonstrating operation
  • FIG. 7 is a time chart showing waveforms of signals A1 to A6 shown in FIG.
  • FIG. 5 is a circuit diagram illustrating a configuration of a control unit illustrated in FIG. 4.
  • 11 is a time chart showing waveforms of a clock signal CLK1, a signal A1, and a gate signal G1 shown in FIG.
  • It is a block diagram which shows the structure of the part which controls the converter of the control apparatus shown in FIG. 1, and charges the capacitors C11 and C12.
  • 13 is a time chart showing waveforms of a clock signal and a gate signal shown in FIG. It is a circuit block diagram which shows the principal part of the uninterruptible power supply by Embodiment 2 of this invention.
  • FIG. 15 It is a time chart which shows the waveform of signal A15, A16, A26, A24, A34, A35 shown in FIG. 15 is a time chart showing waveforms of a clock signal CLK3, a signal A15, and gate signals G1 and G5 shown in FIG.
  • FIG. 1 is a circuit block diagram showing a configuration of an uninterruptible power supply according to Embodiment 1 of the present invention.
  • this uninterruptible power supply includes input terminals T1 to T3, battery terminals T4, output terminals T11 and T12, filter 1, converter 2, capacitors C11 and C12, rectifier 3, bidirectional chopper 4, and control device 5. Is provided.
  • the input terminals T1 to T3 are respectively connected to the U-phase AC voltage Vu (first AC voltage), the V-phase AC voltage Vv (second AC voltage), and the W-phase AC voltage Vw (third AC voltage) from the AC power source 11. )
  • Each of the three-phase AC voltages Vu, Vv, Vw has a commercial frequency, and the phases of the three-phase AC voltages Vu, Vv, Vw are shifted by 120 degrees.
  • the instantaneous values of the three-phase AC voltages Vu, Vv, Vw are detected by the control device 5.
  • the battery terminal T4 is connected to the battery 12 (power storage device).
  • the instantaneous value of the inter-terminal voltage VB of the battery 12 is detected by the control device 5.
  • a capacitor may be connected instead of the battery 12.
  • a load 13 is connected between the output terminals T11 and T12. The load 13 is driven by DC power supplied from the uninterruptible power supply.
  • Filter 1 includes capacitors C1 to C3 and reactors L1 to L3. One electrodes of the capacitors C1 to C3 are connected to the input terminals T1 to T3, respectively, and the other electrodes thereof are all connected to the neutral point NP. Neutral point NP receives a ground voltage, for example.
  • Reactors L1-L3 have one terminals connected to input terminals T1-T3, respectively, and the other terminals connected to input nodes N1-N3 of converter 2, respectively.
  • the filter 1 is a low-pass filter, and allows a commercial frequency current from the AC power source 11 to pass through the converter 2 and prevents a switching frequency current generated in the converter 2 from flowing to the AC power source 11 side.
  • Converter 2 includes IGBTs (Insulated Gate Bipolar Transistors) Q1-Q6, diodes D1-D6, and AC switches S1-S3.
  • the collectors of IGBTs Q1-Q3 are all connected to output node N4 (first output node), and their emitters are connected to input nodes N1-N3, respectively.
  • a positive voltage (first DC voltage) is output to the output node N4.
  • the output node N4 is connected to the output terminal T11.
  • the collectors of IGBTs Q4 to Q6 are connected to input nodes N1 to N3, respectively, and their emitters are all connected to an output node N5 (third output node). A negative voltage (third DC voltage) is output to the output node N5.
  • the output node N5 is connected to the output terminal T12. Diodes D1-D6 are connected in antiparallel to IGBTs Q1-Q6, respectively. On / off of each of IGBTs Q1 to Q6 is controlled by control device 5.
  • the one terminals of the AC switches S1 to S3 are connected to the input nodes N1 to N3, respectively, and the other terminals are connected to the output node N6 (second output node).
  • a neutral point voltage (second DC voltage) is output to the output node N6.
  • Output node N6 is connected to neutral point NP, for example.
  • Each of the AC switches S1 to S3 includes IGBTs Q7 and Q8 and diodes D7 and D8.
  • the collectors of IGBTs Q7 and Q8 are connected to each other, the emitter of IGBT Q7 is connected to one terminal (corresponding input node), and the emitter of IGBT Q8 is connected to the other terminal (node N6).
  • Diodes D7 and D8 are connected in antiparallel to IGBTs Q7 and Q8, respectively.
  • On / off of each of IGBTs Q7, Q8 belonging to switches S1-S3 is controlled by control device 5.
  • Diodes D7 and D8 may be connected in antiparallel to IGBTs Q7 and Q8, respectively.
  • the converter 2 is controlled by the control device 5.
  • the converter 2 When the three-phase AC power is normally supplied from the AC power supply 11 (when the AC power supply 11 is healthy), the converter 2 is supplied with the three-phase AC voltages Vu and Vv supplied from the AC power supply 11 via the filter 1. , Vw, a positive voltage, a negative voltage, and a neutral point voltage are generated, and the positive voltage, the negative voltage, and the neutral point voltage are output to output nodes N4 to N6, respectively.
  • the supply of three-phase AC power from AC power supply 11 is stopped (at the time of AC power supply 11 power failure), the operation of converter 2 is stopped.
  • the capacitor C11 is connected between the output nodes N4 and N6 of the converter 2, and smoothes the DC voltage VD1 between the output nodes N4 and N6.
  • Capacitor C12 is connected between output nodes N6 and N5 of converter 2, and smoothes DC voltage VD2 between output nodes N6 and N5.
  • the instantaneous value of the inter-terminal voltage of capacitor C11 (DC voltage between nodes N4 and N6) VD1 is detected by control device 5.
  • the instantaneous value of the inter-terminal voltage of capacitor C12 (DC voltage between nodes N6 and N5) VD2 is detected by control device 5.
  • the control device 5 determines whether or not a power failure of the AC power supply 11 has occurred based on the three-phase AC voltages Vu, Vv, and Vw. For example, the control device 5 determines that a power failure has occurred in the AC power supply 11 when any one of the three-phase AC voltages Vu, Vv, and Vw falls below the lower limit value. Control device 5 determines that AC power supply 11 is healthy when three-phase AC voltages Vu, Vv, and Vw are all higher than the lower limit.
  • the control device 5 determines that the inter-terminal voltage VD1 of the capacitor C11 becomes the target voltage VDT and the inter-terminal voltage VD2 of the capacitor C12 is the target voltage based on the three-phase AC voltages Vu, Vv, Vw.
  • the converter 2 is controlled so as to be VDT.
  • the DC voltage VDC between the output terminals T11 and T12 is set to a voltage 2VDT that is twice the target voltage VDT.
  • the control device 5 turns off all the IGBTs Q1 to Q8 and stops the operation of the converter 2. A method of operating the converter 2 when the AC power supply 11 is healthy will be described in detail later.
  • the rectifier 3 includes diodes D11 to D16.
  • the anodes of the diodes D11 to D13 are connected to the input terminals T1 to T3, respectively, and their cathodes are all connected to the output terminal T11.
  • the anodes of the diodes D14 to D16 are all connected to the output terminal T12, and their cathodes are connected to the anodes of the diodes D11 to D13, respectively.
  • the rectifier 3 generates a DC voltage Vdc by full-wave rectifying the three-phase AC voltages Vu, Vv, and Vw supplied from the AC power supply 11.
  • the DC output voltage Vdc of the rectifier 3 is lower than the voltage 2VDT that is twice the target voltage VDT.
  • the diodes D11 to D16 of the rectifier 3 are maintained in the off state, and DC power is not supplied from the rectifier 3 to the load 13.
  • the converter 2 breaks down and the DC output voltage VDC decreases to the DC output voltage Vdc of the rectifier 3, two of the diodes D11 to D16 are sequentially synchronized with the three-phase AC voltages Vu, Vv, and Vw. The DC power is supplied from the rectifier 3 to the load 13.
  • the bidirectional chopper 4 is connected between the output terminals T11 and T12 and the battery terminal T4 and controlled by the control device 5.
  • the bidirectional chopper 4 stores the DC power supplied from the converter 2 (or the rectifier 3) in the battery 12 when the AC power supply 11 is healthy, and supplies the DC power of the battery 12 to the load 13 when the AC power supply 11 fails. .
  • the control device 5 controls the bidirectional chopper 4 so that the voltage VB between the terminals of the battery 12 becomes the target battery voltage VBT when the AC power supply 11 is healthy, and between the terminals of the capacitors C11 and C12 during a power failure of the AC power supply 11.
  • the bidirectional chopper 4 is controlled so that the sum of the voltages VD1 and VD2 (VD1 + VD2) becomes a voltage 2VDT that is twice the target voltage VDT. 2VDT> VBT.
  • the bidirectional chopper 4 may be connected to the output nodes N4 to N6.
  • the control device 5 controls the bidirectional chopper 4 so that the voltage VB between the terminals of the battery 12 becomes the target battery voltage VBT when the AC power supply 11 is healthy, and the capacitors C11 and C12 during the power failure of the AC power supply 11.
  • the bidirectional chopper 4 is controlled so that each of the inter-terminal voltages VD1 and VD2 becomes the target voltage VDT.
  • the converter 2 fails when the AC power supply 11 is healthy, the three-phase AC power supplied from the AC power supply 11 is converted into DC power by the rectifier 3.
  • the DC power generated by the rectifier 3 is supplied to the load 13 and is stored in the battery 12 by the bidirectional chopper 4. Therefore, even if the converter 2 fails when the AC power supply 11 is healthy, the operation of the load 13 can be continued.
  • the operation of the converter 2 is stopped, the diodes D11 to D16 of the rectifier 3 are maintained in the OFF state, and the DC power of the battery 12 is supplied to the load 13 by the bidirectional chopper 4. Therefore, the operation of the load 13 can be continued during the period in which the DC power is stored in the battery 12.
  • the AC power supply 11 converts the rectifier 3 and the converter.
  • a loop current IL flows through the AC power supply 11 via the filter 2 and the filter 1 or vice versa, resulting in loss.
  • the IGBT Q1 when the IGBT Q1 is turned on in a period in which the AC voltage Vw is higher than the AC voltage Vu, the AC power is supplied from the W phase terminal of the AC power supply 11 through the input terminal T3, the diode D13, the IGBT Q1, the reactor L1, and the input terminal T1.
  • the loop current IL flows to the U-phase terminal of the power supply 11.
  • FIG. 4 is a block diagram illustrating a configuration of a portion of the control device 5 that controls the converter 2 to discharge the capacitors C11 and C12.
  • the control device 5 includes a line voltage detection unit 21, a comparison unit 22, and a control unit 23.
  • the line voltage detector 21 detects the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv based on the three-phase AC voltages Vu, Vv, Vw supplied from the AC power supply 11.
  • the line voltages Vuv and Vuw are U-phase voltages viewed from the V-phase and the W-phase, respectively.
  • the line voltages Vvw and Vvu are V-phase voltages as viewed from the W-phase and the U-phase, respectively.
  • the line voltages Vwu and Vwv are W-phase voltages as viewed from the U-phase and the V-phase, respectively.
  • FIG. 5 is a waveform diagram showing line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv.
  • the effective value of the line voltage is displayed as 100%.
  • Each of the three-phase AC voltages Vu, Vv, Vw changes in a sine wave shape at 60 Hz, and the phases of the three-phase AC voltages Vu, Vv, Vw are shifted by 120 degrees. Therefore, each of the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv changes in a sine wave shape at 60 Hz, and the phases of the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv are shifted by 60 degrees. .
  • the comparison unit 22 determines whether or not the IGBTs Q1 to Q6 can be turned on without flowing the loop current IL based on the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv. Then, signals A1 to A6 indicating the determination results are output. Signals A1 to A6 are set to the “H” level of the activation level when IGBTs Q1 to Q6 may be turned on, respectively. The signals A1 to A6 are set to the “L” level of the inactivation level when the IGBTs Q1 to Q6 must not be turned on, respectively.
  • FIG. 6 is a circuit diagram showing a configuration of the comparison unit 22.
  • the comparison unit 22 includes comparators 31 to 42 and AND gates 51 to 56.
  • the inverting input terminals ( ⁇ terminals) of the comparators 31 to 42 receive line voltages Vvu, Vwu, Vuv, Vwv, Vvw, Vuw, Vuv, Vuw, Vvu, Vvw, Vwv, Vwu, respectively.
  • Both the non-inverting input terminals (+ terminals) of the comparators 31 to 42 receive 0V.
  • the output signals ⁇ 31 to ⁇ 42 of the comparators 31 to 42 are “H” when the line voltages Vvu, Vwu, Vuv, Vwv, Vvw, Vuw, Vuv, Vuv, Vvu, Vvw, Vwv, Vwu are negative voltages, respectively. It becomes the “L” level when the line voltages Vvu, Vwu, Vuv, Vwv, Vvw, Vuw, Vuv, Vuw, Vvu, Vvw, Vwv, Vwu are positive voltages, respectively.
  • the output signals ⁇ 31, ⁇ 33, ⁇ 35, ⁇ 37, ⁇ 39, and ⁇ 41 of the comparators 31, 33, 35, 37, 39, and 41 are respectively supplied to one input nodes of the AND gates 51 to 56, and the comparators 32, 34, 36,
  • the output signals ⁇ 32, ⁇ 34, ⁇ 36, ⁇ 38, ⁇ 40, and ⁇ 42 of 38, 40, and 42 are applied to the other input nodes of the AND gates 51 to 56, respectively.
  • the AND gates 51 to 56 output signals A1 to A6, respectively.
  • FIG. 2 illustrates that the loop current IL flows when the IGBT Q1 is turned on in a period in which the AC voltage Vu is lower than the AC voltages Vv and Vw.
  • the loop current IL does not flow. Therefore, a period in which AC voltage Vu is higher than AC voltages Vv and Vw, that is, period TA in which line voltages Vvu and Vwu are both negative as shown in FIG. 7, is a period in which IGBT Q1 may be turned on. .
  • the output signal ⁇ 31 of the comparator 31 becomes “H” level during the period when the line voltage Vvu is a negative voltage, and becomes “L” level when the line voltage Vvu is a positive voltage.
  • the output signal ⁇ 32 of the comparator 32 becomes “H” level during a period when the line voltage Vwu is a negative voltage, and becomes “L” level when the line voltage Vwu is a positive voltage.
  • the output signal A1 of the AND gate 51 becomes “H” level during a period when both the signals ⁇ 31 and ⁇ 32 are at “H” level, that is, during a period when the line voltages Vvu and Vwu are both negative voltages. Therefore, a period in which signal A1 is at “H” level is a period in which IGBT Q1 may be turned on.
  • the period during which the line voltages Vuv and Vwv are both negative and the signal A2 is at the “H” level is a period during which the IGBT Q2 may be turned on.
  • the period during which the line voltages Vvw and Vuw are both negative voltages and the signal A3 is at the “H” level is a period during which the IGBT Q3 may be turned on.
  • Comparators 31, 32 and AND gate 51 are provided corresponding to IGBT Q1, compare the levels of three-phase AC voltages Vu, Vv, Vw, and AC voltage Vu corresponding to corresponding IGBT Q1 is the other two AC voltages.
  • the first comparison circuit 22a is configured to allow the corresponding IGBT Q1 to be turned on by setting the signal A1 to the “H” level.
  • Comparators 33 and 34 and AND gate 52 are provided corresponding to IGBT Q2, compare the levels of three-phase AC voltages Vu, Vv, and Vw, and AC voltage Vv corresponding to corresponding IGBT Q2 is the other two AC voltages.
  • the second comparison circuit 22b is configured to allow the corresponding IGBT Q2 to be turned on by setting the signal A2 to the “H” level.
  • Comparators 35 and 36 and AND gate 53 are provided corresponding to IGBT Q3, compare the levels of three-phase AC voltages Vu, Vv, and Vw, and AC voltage Vw corresponding to corresponding IGBT Q3 is the other two AC voltages.
  • the signal A3 is set to the “H” level, and the third comparison circuit 22c that permits the corresponding IGBT Q3 to be turned on is configured.
  • the output signal ⁇ 39 of the comparator 39 becomes “H” level when the line voltage Vvu is a negative voltage, and becomes “L” level when the line voltage Vvu is a positive voltage.
  • the output signal ⁇ 40 of the comparator 40 becomes “H” level during a period when the line voltage Vvw is a negative voltage, and becomes “L” level when the line voltage Vvw is a positive voltage.
  • the output signal A5 of the AND gate 55 becomes “H” level during a period when both the signals ⁇ 39 and ⁇ 40 are at “H” level, that is, during a period when the line voltages Vvu and Vvw are both negative voltages. Therefore, a period in which signal A5 is at “H” level is a period in which IGBT Q5 may be turned on.
  • the period during which the line voltages Vuv and Vuw are both negative and the signal A4 is at the “H” level is a period during which the IGBT Q4 may be turned on.
  • the period during which the line voltages Vwv and Vwu are both negative voltages and the signal A6 is at the “H” level is a period during which the IGBT Q6 may be turned on.
  • the comparators 37 and 38 and the AND gate 54 are provided corresponding to the IGBT Q4, compare the levels of the three-phase AC voltages Vu, Vv, and Vw, and the AC voltage Vu corresponding to the corresponding IGBT Q4 is the other two AC voltages.
  • the signal A4 is set to the “H” level to constitute a fourth comparison circuit 22d that permits the corresponding IGBT Q4 to be turned on.
  • Comparators 39, 40 and AND gate 55 are provided corresponding to IGBT Q5, compare the levels of three-phase AC voltages Vu, Vv, Vw, and AC voltage Vv corresponding to corresponding IGBT Q5 is the other two AC voltages.
  • a fifth comparison circuit 22e is configured that allows the corresponding IGBT Q5 to be turned on by setting the signal A5 to the “H” level.
  • Comparators 41 and 42 and AND gate 56 are provided corresponding to IGBT Q6, compare the levels of three-phase AC voltages Vu, Vv and Vw, and AC voltage Vw corresponding to corresponding IGBT Q6 is the other two AC voltages.
  • the sixth comparison circuit 22f is configured to allow the signal A6 to be set to the “H” level and to turn on the corresponding IGBT Q6.
  • FIG. 8A and 8B are time charts showing periods TA and TB during which the IGBTs Q1 and Q5 may be turned on.
  • a period TA in which the line voltages Vvu and Vwu are both negative is a period during which the IGBT Q1 may be turned on.
  • a period TB in which the line voltages Vvu and Vvw are both negative is a period during which the IGBT Q5 may be turned on.
  • the period TC in which the period TA and the period TB overlap is a period in which both the IGBTs Q1 and Q5 may be turned on simultaneously.
  • 9A to 9F are time charts showing the waveforms of the signals A1 to A6.
  • the frequency of each of the signals A1 to A6 is the same as the frequency of each of the three-phase AC voltages Vu, Vv, Vw.
  • Each of the signals A1 to A6 is at “H” level by 120 degrees out of 360 degrees, and the remaining 240 degrees are at “L” level.
  • the phases of the signals A1 to A3 are shifted by 120 degrees.
  • the phases of the signals A4 to A6 are shifted by 120 degrees.
  • the phases of the signals A1 to A3 are 180 degrees ahead of the phases of the signals A4 to A6.
  • any one of the signals A1 to A3 and any one of the signals A4 to A6 are simultaneously at the “H” level.
  • Signals A1 and A4, signals A2 and A5, and signals A3 and A6 do not simultaneously become “H” level. Therefore, IGBTs Q1 and Q4, IGBTs Q2 and Q5, and IGBTs Q3 and Q6 are not turned on at the same time.
  • control unit 23 generates gate signals Q1-Q6 for turning on and off IGBTs Q1-Q6 based on signals A1-A6 and inter-terminal voltages VD1, VD2 of capacitors C11, C12. .
  • FIG. 10 is a circuit block diagram showing the configuration of the control unit 23.
  • the control unit 23 includes voltage detectors 61 and 62, a target voltage generator 63, subtracters 64 and 65, duty ratio setting units 66 and 67, an oscillator 68, signal generation units 69 and 70, and an AND gate 71. Includes ⁇ 76.
  • the voltage detector 61 detects an instantaneous value of the inter-terminal voltage VD1 of the capacitor C11 and outputs a signal VD1f indicating the detected value.
  • the voltage detector 62 detects an instantaneous value of the inter-terminal voltage VD2 of the capacitor C12 and outputs a signal VD2f indicating the detected value.
  • the target voltage generator 63 generates a target voltage VDT.
  • Duty ratio setting unit 66 multiplies deviation ⁇ VD1 by a gain to generate duty ratio setting signal DS1.
  • the duty ratio setting unit 67 generates a duty ratio setting signal DS2 by multiplying the deviation ⁇ VD2 by a gain.
  • Duty ratio setting signals DS1 and DS2 are applied to signal generators 69 and 70, respectively.
  • the oscillator 68 generates a clock signal CLKA having a frequency that is an integral multiple (for example, six times) of the frequency of the three-phase AC voltages Vu, Vv, and Vw in synchronization with the three-phase AC voltages Vu, Vv, and Vw.
  • Clock signal CLKA is applied to signal generators 69 and 70.
  • the signal generator 69 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS1 to generate the clock signal CLK1.
  • the greater the deviation ⁇ VD1 the greater the duty ratio of the clock signal CLK1.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS2 to generate the clock signal CLK2.
  • the greater the deviation ⁇ VD2 the greater the duty ratio of the clock signal CLK2.
  • One input node of AND gates 71 to 73 receives clock signal CLK1, and the other input node thereof receives signals A1 to A3.
  • the output signals of the AND gates 71 to 73 are gate signals G1 to G3, respectively.
  • Gate signals G1-G3 are applied to the gates of IGBTs Q1-Q3, respectively. When the gate signals G1 to G3 are at “H” level, the IGBTs Q1 to Q3 are turned on, respectively. When the gate signals G1 to G3 are at "L” level, the IGBTs Q1 to Q3 are turned off, respectively.
  • One input nodes of AND gates 74 to 76 receive clock signal CLK2, and the other input nodes thereof receive signals A4 to A6, respectively.
  • the output signals of the AND gates 74 to 76 are gate signals G4 to G6, respectively.
  • Gate signals G4 to G6 are applied to the gates of IGBTs Q4 to Q6, respectively. When gate signals G4 to G6 are at “H” level, IGBTs Q4 to Q6 are turned on, respectively. When gate signals G4 to G6 are at “L” level, IGBTs Q4 to Q6 are turned off, respectively.
  • FIGS. 11A to 11C are time charts showing waveforms of the clock signal CLK1, the signal A1, and the gate signal G1.
  • Clock signal CLK1 has a frequency that is an integral multiple (for example, six times) of the frequency of three-phase AC voltages Vu, Vv, and Vw.
  • the clock signal CLK1 and the signal A1 are synchronized.
  • FIG. 11A shows a case where the duty ratio, which is the ratio between the time during which the clock signal CLK1 is set to the “H” level and one cycle of the clock signal CLK1, is 50%.
  • the clock signal CLK1 passes through the AND gate 71 (FIG. 10) and becomes the gate signal G1.
  • the gate signal G1 that is the output signal of the AND gate 71 is fixed at the “L” level. Therefore, IGBTQ1 is turned on and off while signal A1 is at "H” level, and IGBTQ1 is kept off during a period when signal A1 is at "L” level.
  • line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv are detected by the line voltage detector 21 (FIG. 4), and the loop current IL is supplied by the comparator 22 (FIG. 4) based on the detection result.
  • signals A1 to A6 (FIGS. 9A to 9F) indicating whether or not IGBTs Q1 to Q6 can be turned on are generated.
  • Control unit 23 (FIG. 4) controls converter 2 by generating gate signals G1 to G6 based on signals A1 to A6 and inter-terminal voltages VD1 and VD2 of capacitors C11 and C12.
  • the voltage detectors 61 and 62 detect the voltages VD1 and VD2 between the capacitors C11 and C12, and the target voltage generator 63 generates the target voltage VDT.
  • Deviations ⁇ VD1 and ⁇ VD2 between the output signals VD1f and VD2f of the voltage detectors 61 and 62 and the target voltage VDT are generated by the subtractors 64 and 65, respectively.
  • Duty ratio setting units 66 and 67 generate duty ratio setting signals DS1 and DS2 having values corresponding to deviations ⁇ VD1 and VD2.
  • the signal generator 69 adjusts the duty ratio of the clock signal CLKA generated by the oscillator 68 based on the duty ratio setting signal DS1 to generate the clock signal CLK1.
  • the clock signal CLK1 passes through the AND gates 71 to 73 to become gate signals G1 to G3.
  • gate signals G1-G3 are set to “H” level, IGBTs Q1-Q3 (FIG. 1) are turned on, respectively.
  • IGBT Q1 is turned on, a current flows from the positive electrode of capacitor C11 to IGBT A, reactor L1, and capacitor C1 through the negative electrode (node N6) of capacitor C11, and voltage VD1 between terminals of capacitor C11 slightly decreases.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS2 to generate the clock signal CLK2.
  • the clock signal CLK2 passes through the AND gates 74 to 76 to become gate signals G4 to G6.
  • gate signals G4 to G6 are set to “H” level, IGBTs Q4 to Q6 (FIG. 1) are turned on, respectively.
  • IGBT Q5 when IGBT Q5 is turned on, current flows from the positive electrode (node N6) of capacitor C12 to the negative electrode of capacitor C12 via capacitor C2, reactor L2, and IGBT Q5, and voltage VD2 between terminals of capacitor C12 slightly decreases.
  • the duty ratio setting units 66 and 67 and the signal generation units 69 and 70 cause the clock signals CLK1 and CLK2
  • the duty ratio is set to zero.
  • the gate signals G1 to G6 are set to the “L” level, the IGBTs Q1 to Q6 are turned off, and the discharge of the capacitors C11 and C12 is stopped.
  • the IGBTs Q7 and Q8 (FIG. 1) of the switches S1 to S3 are maintained in the off state.
  • FIG. 12 is a circuit block diagram showing a part of the control device 5 (FIG. 1) for controlling the converter 2 to charge the capacitors C11 and C12.
  • control device 5 includes subtractors 81 and 82, duty ratio setting units 83 and 84, oscillators 85 and 88, signal generation units 86 and 87, an inverter 89, and AND gates 90 and 91.
  • the duty ratio setting unit 83 generates a duty ratio setting signal DS1A by multiplying the deviation ⁇ VD1A by a gain.
  • Duty ratio setting unit 84 multiplies deviation ⁇ VD2A by a gain to generate duty ratio setting signal DS2A.
  • Duty ratio setting signals DS1A and DS2A are applied to signal generators 86 and 87, respectively.
  • the oscillator 85 generates a clock signal CLKB having a frequency that is an integral multiple of the frequency of the three-phase AC voltages Vu, Vv, Vw (for example, eight times) in synchronization with the three-phase AC voltages Vu, Vv, Vw.
  • Clock signal CLKB is applied to signal generators 86 and 87.
  • the signal generator 86 adjusts the duty ratio of the clock signal CLKB based on the duty ratio setting signal DS1A to generate the clock signal CLK1B.
  • the duty ratio of the clock signal CLK1B increases as the deviation ⁇ VD1A increases.
  • the signal generator 87 adjusts the duty ratio of the clock signal CLKB based on the duty ratio setting signal DS2A to generate the clock signal CLK2B. As the deviation ⁇ VD2A increases, the duty ratio of the clock signal CLK2B increases.
  • the oscillator 88 generates a clock signal CLKC having a frequency that is an even multiple (for example, four times) the frequency of the clock signal CLKB in synchronization with the clock signal CLKB.
  • Inverter 89 generates an inverted signal / CLKC of clock signal CLKC.
  • One input node of AND gate 90 receives clock signal CLK1B, and the other input node receives clock signal CLKC.
  • One input node of AND gate 91 receives clock signal CLK2B, and the other input node receives clock signal / CLKC.
  • Output signals of the AND gates 90 and 91 are gate signals GA and GB, respectively.
  • Gate signal GA is applied to the gates of IGBTs Q7 (FIG. 1) of switches S1 to S3.
  • Gate signal GB is applied to the gates of IGBTs Q8 (FIG. 1) of switches S1 to S3.
  • the IGBTs Q7 of the switches S1 to S3 are turned on.
  • any one of the diodes D1 to D3, which corresponds to the highest one of the three-phase AC voltages Vu, Vv, and Vw, is turned on, and one of the switches S1 to S3 is turned on.
  • Any one of the switches corresponding to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw is turned on, and the capacitor C11 is charged.
  • the gate signal GA is at “L” level
  • the IGBTs Q7 of the switches S1 to S3 are turned off, and charging of the capacitor C11 is stopped.
  • the IGBTs Q8 of the switches S1 to S3 are turned on.
  • the diode D7 of any one of the switches S1 to S3 and corresponding to the highest voltage among the three-phase AC voltages Vu, Vv, and Vw is turned on, and the diodes D4 to D6 are turned on.
  • the diode corresponding to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw is turned on, and the capacitor C12 is charged.
  • IGBTs Q8 of switches S1 to S3 are turned off, and charging of capacitor C12 is stopped.
  • FIGS. 13A and 13B show a case where the duty ratios of the clock signals CLK1B and CLK2B are both 50%.
  • Clock signal CLKC is synchronized with clock signal CLKB, and has a frequency that is an even number (for example, four times) the frequency of clock signal CLKB.
  • Clock signal / CLKC is an inverted signal of clock signal CLKC.
  • the clock signal CLK1B passes through the AND gate 90 (FIG. 12) and becomes the gate signal GA.
  • the gate signal GA that is an output signal of the AND gate 90 is fixed at “L” level. Therefore, IGBT Q7 is turned on and off during a period when clock signal CLKC is at “H” level, and IGBT Q7 is maintained in an off state during a period when clock signal CLKC is at "L” level.
  • the clock signal CLK2B passes through the AND gate 91 (FIG. 12) and becomes the gate signal GB.
  • the gate signal GB that is the output signal of the AND gate 91 is fixed at the “L” level. Therefore, IGBT Q8 is turned on and off during a period in which clock signal CLKC is at "L” level, and IGBT Q8 is maintained in an off state during a period in which clock signal CLKC is at "H” level.
  • the voltage detectors 61 and 62 detect the inter-terminal voltages VD1 and VD2 of the capacitors C11 and C12, and the target voltage generator 63 (FIG. 10) generates the target voltage VDT. Deviations ⁇ VD1A and VDT2A between the target voltage VDT and the output signals VD1f and VD2f of the voltage detectors 61 and 62 are generated by subtracters 81 and 82 (FIG. 12).
  • the duty ratio setting signals having values corresponding to the deviations ⁇ VD1A and VDT2A are obtained by the duty ratio setting units 86 and 87 (FIG. 12). DS1A and DS2A are generated.
  • the signal generator 86 (FIG. 12) adjusts the duty ratio of the clock signal CLKB generated by the oscillator 85 (FIG. 12) based on the duty ratio setting signal DS1A to generate the clock signal CLK1B.
  • the signal generator 87 adjusts the duty ratio of the clock signal CLKB based on the duty ratio setting signal DS2A to generate the clock signal CLK2B.
  • any one of the diodes D1 to D3, which corresponds to the highest voltage among the three-phase AC voltages Vu, Vv, and Vw, is turned on.
  • Any one of the switches S1 to S3, which corresponds to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw, is turned on, and the capacitor C11 is charged.
  • any one of the switches S1 to S3 When the IGBT Q8 of the switches S1 to S3 is turned on, any one of the switches S1 to S3, and the diode D7 of the switch corresponding to the highest voltage among the three-phase AC voltages Vu, Vv, Vw is turned on. At the same time, any one of the diodes D4 to D6, which corresponds to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw, is turned on, and the capacitor C12 is charged.
  • the duty ratio setting units 83 and 84 and the signal generation units 86 and 87 cause the clock signals CLK1B and CLK2B.
  • the duty ratio is set to zero.
  • the gate signals GA and GB are set to the “L” level, the IGBTs Q7 and Q8 of the switches S1 to S3 are turned off, and the charging of the capacitors C11 and C12 is stopped.
  • IGBTs Q1 to Q6 (FIG. 1) of converter 2 are maintained in the off state.
  • each of the IGBTs Q1 to Q6 when discharging the capacitors C11 and C12, each of the IGBTs Q1 to Q6 is turned on and off during a period in which the loop current IL does not flow even if the IGBTs Q1 to Q6 are turned on.
  • IGBTs Q1 to Q6 When charging capacitors C11 and C12, IGBTs Q1 to Q6 are maintained in an off state, and IGBTs Q7 and Q8 of switches S1 to S3 are turned on and off, respectively. Therefore, it is possible to prevent the loss due to the loop current IL flowing.
  • the cost of the apparatus can be reduced as compared with the case where the loop current IL is blocked using a transformer.
  • FIG. 14 is a circuit block diagram showing a main part of the uninterruptible power supply according to Embodiment 2 of the present invention, and is a diagram compared with FIG. Referring to FIG. 14, this uninterruptible power supply is different from the uninterruptible power supply according to Embodiment 1 in that control unit 23 is replaced with control unit 95. Control unit 95 simultaneously turns on one of IGBTs Q1 to Q3 and one of IGBTs Q4 to Q6 to discharge capacitors C11 and C12.
  • the control unit 95 includes voltage detectors 61 and 62, an adder 96, a target voltage generator 97, a subtractor 65, a duty ratio setting unit 67, an oscillator 68, a signal generation unit 70, AND gates 101 to 106, and a gate circuit 107. including.
  • the voltage detector 61 detects an instantaneous value of the inter-terminal voltage VD1 of the capacitor C11 and outputs a signal VD1f indicating the detected value.
  • the voltage detector 62 detects an instantaneous value of the inter-terminal voltage VD2 of the capacitor C12 and outputs a signal VD2f indicating the detected value.
  • the adder 96 adds the signal VD1f and the signal VD2f to generate a signal VD3f.
  • the target voltage generator 97 generates a target voltage 2VDT.
  • the duty ratio setting unit 67 generates a duty ratio setting signal DS3 by multiplying the deviation ⁇ VD3 by a gain.
  • the oscillator 68 generates a clock signal CLKA having a frequency that is an integral multiple (for example, six times) the frequency of the three-phase AC voltages Vu, Vv, and Vw in synchronization with the three-phase AC voltages Vu, Vv, and Vw.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS3 to generate the clock signal CLK3. The greater the deviation ⁇ VD3, the greater the duty ratio of the clock signal CLK3.
  • the AND gate 101 generates a logical product signal A15 of the signals A1 and A5.
  • the AND gate 102 generates a logical product signal A16 of the signals A1 and A6.
  • the AND gate 103 generates a logical product signal A26 of the signals A2 and A6.
  • the AND gate 104 generates a logical product signal A24 of the signals A2 and A4.
  • the AND gate 105 generates a logical product signal A34 of the signals A3 and A4.
  • the AND gate 106 generates a logical product signal A35 of the signals A3 and A5.
  • FIGS. 15A to 15F are time charts showing waveforms of the signals A15, A16, A26, A24, A34, and A35, and are compared with FIGS. 9A to 9F.
  • the frequencies of the signals A15, A16, A26, A24, A34, and A35 are the frequencies of the signals A1 to A6, that is, the three-phase AC voltages Vu, Vv, and Vw, respectively. Is the same frequency.
  • Each of the signals A15, A16, A26, A24, A34, A35 becomes “H” level by 60 degrees out of 360 degrees, and the remaining 300 degrees becomes “L” level.
  • the phases of the signals A15, A16, A26, A24, A34, A35 are shifted by 60 degrees. Any one of the signals A15, A16, A26, A24, A34, and A35 is set to the “H” level.
  • signal A1 When signal A1 is at “H” level, it is permitted to turn on IGBTQ1, and when signal A5 is at “H” level, it is permitted to turn on IGBTQ5, so that signal A15 is at “H” level. In some cases, it is permitted to turn on both IGBTs Q1 and Q5.
  • signal A16 when the signal A16 is at “H” level, it is permitted to turn on both of the IGBTs Q1 and Q6.
  • signal A26 When signal A26 is at “H” level, it is permitted to turn on both IGBTs Q2 and Q6.
  • signal A24 When signal A24 is at “H” level, it is permitted to turn on both IGBTs Q2 and Q4.
  • signal A34 When signal A34 is at “H” level, it is permitted to turn on both IGBTs Q3 and Q4.
  • signal A35 When signal A35 is at “H” level, it is permitted to turn on both IGBTs Q3 and Q5. It is not permitted to turn on more than two IGBTs simultaneously.
  • gate circuit 107 includes an input node N10 that receives clock signal CLK3 from signal generation unit 70, and output nodes N11 to N16 for outputting gate signals G1 to G6, respectively.
  • the gate circuit 107 passes the clock signal CLK3 to any two of the six output nodes N11 to N16 in response to the signals A15, A16, A26, A24, A34, and A35.
  • clock signal CLK3 passes through output nodes N11 and N15 to become gate signals G1 and G5.
  • signal A16 is at “H” level
  • clock signal CLK3 passes through output nodes N11 and N16 to become gate signals G1 and G6.
  • signal A26 is at “H” level
  • clock signal CLK3 passes through output nodes N12 and N16 to become gate signals G2 and G6.
  • clock signal CLK3 passes through the output nodes N12 and N14 to become gate signals G2 and G4.
  • signal A34 is at "H” level
  • clock signal CLK3 passes through output nodes N13 and N14 to become gate signals G3 and G4.
  • signal A35 is at “H” level
  • clock signal CLK3 passes through output nodes N13 and N15 to become gate signals G3 and G5.
  • FIGS. 16A to 16D are time charts showing waveforms of the clock signal CLK3, the signal A15, and the gate signals G1 and G5, which are compared with FIGS. 11A to 11C.
  • Clock signal CLK3 has a frequency that is an integral multiple (for example, six times) of the frequency of three-phase AC voltages Vu, Vv, and Vw.
  • the clock signal CLK3 and the signal A15 are synchronized.
  • FIG. 16A shows a case where the duty ratio, which is the ratio between the time during which the clock signal CLK3 is set to the “H” level and one cycle of the clock signal CLK3, is 50%.
  • the clock signal CLK3 passes through the gate circuit 107 (FIG. 14) and becomes the gate signals G1 and G5.
  • the gate signals G1 and G5 are both fixed at the “L” level. Therefore, IGBTs Q1 and Q5 are simultaneously turned on and off during a period in which signal A15 is at “H” level, and IGBTs Q1 and Q5 are maintained in an off state during a period in which signal A15 is at “L” level.
  • line voltages Vuv, Vuw, Vvw, Vvu, Vwu, and Vwv are detected by the line voltage detector 21 (FIG. 4), and a loop current IL is supplied by the comparator 22 (FIG. 4) based on the detection result.
  • signals A1 to A6 (FIGS. 9A to 9F) indicating whether or not IGBTs Q1 to Q6 can be turned on are generated.
  • the control unit 95 (FIG. 14) generates gate signals G1 to G6 based on the signals A1 to A6 and the inter-terminal voltages VD1 and VD2 of the capacitors C11 and C12.
  • the voltage detectors 61 and 62 detect the voltages VD1 and VD2 between the capacitors C11 and C12, and the adder 96 adds the output signals VD1f and VD2f of the voltage detectors 61 and 62.
  • the signal VD3f VD1f + VD2f is generated, and the target voltage 2VDT is generated by the target voltage generator 97.
  • Deviation ⁇ VD3 between target voltage VDT and signal VD3f is generated by subtractor 65.
  • the duty ratio setting unit 67 generates a duty ratio setting signal DS3 having a value corresponding to the deviation ⁇ VD3.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA generated by the oscillator 68 based on the duty ratio setting signal DS3 to generate the clock signal CLK3.
  • the clock signal CLK3 is supplied to the gate circuit 107.
  • the signals A15, A16, A26, A24, A34, A35 are generated by the AND gates 101-106 based on the signals A1-A6 from the comparison unit 22 (FIG. 4). Based on the signals A15, A16, A26, A24, A34, A35, the gate circuit 107 passes the clock signal CLK3 to any two output nodes of the six output nodes N11 to N16, thereby causing the gate signal G1. Generate G6.
  • the IGBTs Q1 to Q6 are turned on, respectively.
  • a current flows from the positive electrode of capacitor C11 to the negative electrode of capacitor C12 via IGBTQ1, reactor L1, capacitors C1, C2, reactor L2, and IGBTQ5, and between the terminals of capacitors C11 and C12.
  • the voltages VD1 and VD2 are slightly reduced.
  • the duty ratio of the clock signal CLK3 is set by the duty ratio setting unit 67 and the signal generation unit 70. Is set to zero. As a result, the gate signals G1 to G6 are set to the “L” level, the IGBTs Q1 to Q6 are turned off, and the discharge of the capacitors C11 and C12 is stopped.

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Abstract

無停電電源装置の制御装置（５）は、それぞれ第１～第６のＩＧＢＴ（Ｑ１～Ｑ６）に対応して設けられ、各々が、三相交流電圧の高低の比較結果に基づいて、対応するＩＧＢＴをオンさせることを許可するか否かを示す信号（Ａ１～Ａ６）を出力する第１～第６の比較回路（２２ａ～２２ｆ）と、第１または第２のコンデンサ（Ｃ１１またはＣ１２）の端子間電圧（ＶＤ１またはＶＤ２）が目標電圧（ＶＤＴ）よりも高い場合に、第１～第６の比較回路の出力信号に基づいて第１～第６のＩＧＢＴの各々をオンおよびオフさせ、第１または第２のコンデンサの端子間電圧を下降させる制御部（２３）とを含む。

Description

電力変換装置
　この発明は電力変換装置に関し、特に、並列接続された整流器およびコンバータを備えた電力変換装置に関する。
　特開平８－２５１９４７号公報（特許文献１）には、交流電源と負荷の間に並列接続された整流器およびコンバータを備えた電力変換装置において、整流器およびコンバータのうちの少なくともいずれか一方と交流電源との間に変圧器を設けることにより、交流電源、整流器、およびコンバータにループ電流が流れることを防止する技術が開示されている。
特開平８－２５１９４７号公報
　しかし、従来の電力変換装置では、ループ電流が流れることを防止するために変圧器を設けるので、コスト高になるという問題があった。
　それゆえに、この発明の主たる目的は、ループ電流が流れることを防止することが可能で低価格の電力変換装置を提供することである。
　この発明に係る電力変換装置は、交流電源から供給される第１～第３の交流電圧に基づいて第１～第３の直流電圧を生成し、第１～第３の直流電圧をそれぞれ第１～第３の出力ノードに出力するコンバータと、第１および第２の出力ノード間に接続された第１のコンデンサと、第２および第３の出力ノード間に接続された第２のコンデンサと、第１および第２のコンデンサの端子間電圧の各々が目標電圧になるようにコンバータを制御する制御装置と、第１～第３の交流電圧を整流して第１および第３の出力ノード間に第４の直流電圧を出力する整流器とを備えたものである。
　コンバータは、それぞれ第１～第３の交流電圧に対応して設けられ、各々の第１の電極が第１の出力ノードに接続され、各々の第２の電極が対応する交流電圧を受ける第１～第３のトランジスタと、それぞれ第１～第３の交流電圧に対応して設けられ、各々の第１の電極が対応する交流電圧を受け、各々の第２の電極が第３の出力ノードに接続された第４～第６のトランジスタと、それぞれ第１～第６のトランジスに逆並列に接続された第１～第６のダイオードと、それぞれ第１～第３の交流電圧に対応して設けられ、各々の一方端子が対応する交流電圧を受け、各々の他方端子が第２の出力ノードに接続された第１～第３の交流スイッチとを含む。
　制御装置は、それぞれ第１～第３のトランジスタに対応して設けられ、各々が、第１～第３の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の２つの交流電圧よりも高い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第１～第３の比較回路と、それぞれ第４～第６のトランジスタに対応して設けられ、各々が、第１～第３の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の２つの交流電圧よりも低い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第４～第６の比較回路と、第１および第２のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧が目標電圧よりも高い場合には、第１～第６の比較回路の出力信号に基づいて第１～第６のトランジスタの各々をオンおよびオフさせ、第１および第２のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧を下降させる制御部とを含む。
　この発明に係る電力変換装置では、第１～第３の比較回路は、それぞれ第１～第３のトランジスタに対応して設けられ、対応するトランジスタに対応する交流電圧が他の２つの交流電圧よりも高い場合に、対応するトランジスタをオンさせることを許可する信号を出力する。第４～第６の比較回路は、それぞれ第４～第６のトランジスタに対応して設けられ、対応するトランジスタに対応する交流電圧が他の２つの交流電圧よりも低い場合に、対応するトランジスタをオンさせることを許可する信号を出力する。制御部は、第１または第２のコンデンサの端子間電圧が目標電圧よりも高い場合には、第１～第６の比較回路の出力信号に基づいて第１～第６のトランジスタの各々をオンおよびオフさせて、第１または第２のコンデンサの端子間電圧を下降させる。したがって、交流電源、整流器、およびコンバータにループ電流が流れることを防止することができる。また、変圧器を設置する必要がないので、装置の低価格化を図ることができる。
この発明の実施の形態１による無停電電源装置の構成を示す回路ブロック図である。 従来の問題点を説明するための回路ブロック図である。 従来の問題点を説明するための他の回路ブロック図である。 図１に示した制御装置のうちのコンバータを制御してコンデンサＣ１１，Ｃ１２を放電させる部分の構成を示すブロック図である。 図４に示した線間電圧の波形を示すタイムチャートである。 図４に示した比較部の構成を示す回路図である。 図６に示した比較部の動作を説明するためのタイムチャートである。 図６に示した比較部の動作を説明するための他のタイムチャートである。 図６に示した信号Ａ１～Ａ６の波形を示すタイムチャートである。 図４に示した制御部の構成を示す回路図である。 図１０に示したクロック信号ＣＬＫ１、信号Ａ１、およびゲート信号Ｇ１の波形を示すタイムチャートである。 図１に示した制御装置のうちのコンバータを制御してコンデンサＣ１１，Ｃ１２を充電させる部分の構成を示すブロック図である。 図１２に示したクロック信号およびゲート信号の波形を示すタイムチャートである。 この発明の実施の形態２による無停電電源装置の要部を示す回路ブロック図である。 図１４に示した信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５の波形を示すタイムチャートである。 図１４に示したクロック信号ＣＬＫ３、信号Ａ１５、およびゲート信号Ｇ１，Ｇ５の波形を示すタイムチャートである。
　[実施の形態１]
　図１は、この発明の実施の形態１による無停電電源装置の構成を示す回路ブロック図である。図１において、この無停電電源装置は、入力端子Ｔ１～Ｔ３、バッテリ端子Ｔ４、出力端子Ｔ１１，Ｔ１２、フィルタ１、コンバータ２、コンデンサＣ１１，Ｃ１２、整流器３、双方向チョッパ４、および制御装置５を備える。
　入力端子Ｔ１～Ｔ３は、それぞれ交流電源１１からＵ相交流電圧Ｖｕ（第１の交流電圧）、Ｖ相交流電圧Ｖｖ（第２の交流電圧）、およびＷ相交流電圧Ｖｗ（第３の交流電圧）を受ける。三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの各々は商用周波数を有し、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの位相は１２０度ずつずれている。三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの瞬時値は、制御装置５によって検出される。
　バッテリ端子Ｔ４は、バッテリ１２（電力貯蔵装置）に接続される。バッテリ１２の端子間電圧ＶＢの瞬時値は、制御装置５によって検出される。バッテリ１２の代わりにコンデンサが接続されていても構わない。出力端子Ｔ１１，Ｔ１２間には、負荷１３が接続される。負荷１３は、無停電電源装置から供給される直流電力によって駆動される。
　フィルタ１は、コンデンサＣ１～Ｃ３およびリアクトルＬ１～Ｌ３を含む。コンデンサＣ１～Ｃ３の一方電極はそれぞれ入力端子Ｔ１～Ｔ３に接続され、それらの他方電極はともに中性点ＮＰに接続される。中性点ＮＰは、たとえば接地電圧を受ける。リアクトルＬ１～Ｌ３の一方端子はそれぞれ入力端子Ｔ１～Ｔ３に接続され、それらの他方端子はそれぞれコンバータ２の入力ノードＮ１～Ｎ３に接続される。
　フィルタ１は、低域通過フィルタであり、交流電源１１からの商用周波数の電流をコンバータ２に通過させ、コンバータ２で発生するスイッチング周波数の電流が交流電源１１側に流れることを防止する。
　コンバータ２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｑ１～Ｑ６、ダイオードＤ１～Ｄ６、および交流スイッチＳ１～Ｓ３を含む。ＩＧＢＴＱ１～Ｑ３のコレクタはともに出力ノードＮ４（第１の出力ノード）に接続され、それらのエミッタはそれぞれ入力ノードＮ１～Ｎ３に接続される。出力ノードＮ４には、正電圧（第１の直流電圧）が出力される。出力ノードＮ４は、出力端子Ｔ１１に接続される。
　ＩＧＢＴＱ４～Ｑ６のコレクタはそれぞれ入力ノードＮ１～Ｎ３に接続され、それらのエミッタはともに出力ノードＮ５（第３の出力ノード）に接続される。出力ノードＮ５には、負電圧（第３の直流電圧）が出力される。出力ノードＮ５は、出力端子Ｔ１２に接続される。ダイオードＤ１～Ｄ６は、それぞれＩＧＢＴＱ１～Ｑ６に逆並列に接続される。ＩＧＢＴＱ１～Ｑ６の各々のオンおよびオフは、制御装置５によって制御される。
　交流スイッチＳ１～Ｓ３の一方端子はそれぞれ入力ノードＮ１～Ｎ３に接続され、それらの他方端子はともに出力ノードＮ６（第２の出力ノード）に接続される。出力ノードＮ６には、中性点電圧（第２の直流電圧）が出力される。出力ノードＮ６は、たとえば中性点ＮＰに接続される。
　交流スイッチＳ１～Ｓ３の各々は、ＩＧＢＴＱ７，Ｑ８およびダイオードＤ７，Ｄ８を含む。ＩＧＢＴＱ７，Ｑ８のコレクタは互いに接続され、ＩＧＢＴＱ７のエミッタは一方端子（対応する入力ノード）に接続され、ＩＧＢＴＱ８のエミッタは他方端子（ノードＮ６）に接続される。ダイオードＤ７，Ｄ８は、それぞれＩＧＢＴＱ７，Ｑ８に逆並列に接続される。スイッチＳ１～Ｓ３に属するＩＧＢＴＱ７，Ｑ８の各々のオンおよびオフは、制御装置５によって制御される。
　なお、スイッチＳ１～Ｓ３の各々において、ＩＧＢＴＱ７，Ｑ８のエミッタが互いに接続され、ＩＧＢＴＱ８のコレクタが一方端子（対応する入力ノード）に接続され、ＩＧＢＴＱ７のコレクタが他方端子（ノードＮ６）に接続され、ダイオードＤ７，Ｄ８がそれぞれＩＧＢＴＱ７，Ｑ８に逆並列に接続されていてもよい。
　コンバータ２は、制御装置５によって制御される。交流電源１１から三相交流電力が正常に供給されている場合（交流電源１１の健全時）には、コンバータ２は、交流電源１１からフィルタ１を介して供給される三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに基づいて正電圧、負電圧、および中性点電圧を生成し、正電圧、負電圧、および中性点電圧をそれぞれ出力ノードＮ４～Ｎ６に出力する。交流電源１１からの三相交流電力の供給が停止された場合（交流電源１１の停電時）には、コンバータ２の運転は停止される。
　コンデンサＣ１１は、コンバータ２の出力ノードＮ４，Ｎ６間に接続され、出力ノードＮ４，Ｎ６間の直流電圧ＶＤ１を平滑化する。コンデンサＣ１２は、コンバータ２の出力ノードＮ６，Ｎ５間に接続され、出力ノードＮ６，Ｎ５間の直流電圧ＶＤ２を平滑化する。
　コンデンサＣ１１の端子間電圧（ノードＮ４，Ｎ６間の直流電圧）ＶＤ１の瞬時値は、制御装置５によって検出される。コンデンサＣ１２の端子間電圧（ノードＮ６，Ｎ５間の直流電圧）ＶＤ２の瞬時値は、制御装置５によって検出される。
　制御装置５は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに基づいて、交流電源１１の停電が発生したか否かを判別する。たとえば、制御装置５は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちのいずれかの交流電圧が下限値よりも低下した場合に、交流電源１１の停電が発生したと判別する。制御装置５は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗがともに下限値よりも高い場合には、交流電源１１は健全であると判別する。
　交流電源１１の健全時には、制御装置５は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに基づいて、コンデンサＣ１１の端子間電圧ＶＤ１が目標電圧ＶＤＴになり、かつコンデンサＣ１２の端子間電圧ＶＤ２が目標電圧ＶＤＴになるようにコンバータ２を制御する。これにより、出力端子Ｔ１１，Ｔ１２間の直流電圧ＶＤＣが目標電圧ＶＤＴの２倍の電圧２ＶＤＴにされる。
　交流電源１１の停電時には、制御装置５は、全てのＩＧＢＴＱ１～Ｑ８をオフさせてコンバータ２の運転を停止する。交流電源１１の健全時にコンバータ２を運転する方法については、後で詳細に説明する。
　整流器３は、ダイオードＤ１１～Ｄ１６を含む。ダイオードＤ１１～Ｄ１３のアノードはそれぞれ入力端子Ｔ１～Ｔ３に接続され、それらのカソードはともに出力端子Ｔ１１に接続される。ダイオードＤ１４～Ｄ１６のアノードはともに出力端子Ｔ１２に接続され、それらのカソードはそれぞれダイオードＤ１１～Ｄ１３のアノードに接続される。整流器３は、交流電源１１から供給される三相交流電圧Ｖｕ，Ｖｖ，Ｖｗを全波整流して直流電圧Ｖｄｃを生成する。整流器３の直流出力電圧Ｖｄｃは、上記目標電圧ＶＤＴの２倍の電圧２ＶＤＴよりも低い。
　したがって、コンバータ２が正常に動作している場合には、整流器３のダイオードＤ１１～Ｄ１６はオフ状態に維持され、整流器３から負荷１３に直流電力は供給されない。コンバータ２が故障して直流出力電圧ＶＤＣが整流器３の直流出力電圧Ｖｄｃまで低下した場合には、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに同期してダイオードＤ１１～Ｄ１６のうちの２つのダイオードが順次オンし、整流器３から負荷１３に直流電力が供給される。
　双方向チョッパ４は、出力端子Ｔ１１，Ｔ１２とバッテリ端子Ｔ４との間に接続され、制御装置５によって制御される。双方向チョッパ４は、交流電源１１の健全時には、コンバータ２（または整流器３）から供給される直流電力をバッテリ１２に蓄え、交流電源１１の停電時には、バッテリ１２の直流電力を負荷１３に供給する。
　制御装置５は、交流電源１１の健全時には、バッテリ１２の端子間電圧ＶＢが目標バッテリ電圧ＶＢＴになるように双方向チョッパ４を制御し、交流電源１１の停電時には、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の和の電圧（ＶＤ１＋ＶＤ２）が目標電圧ＶＤＴの２倍の電圧２ＶＤＴになるように双方向チョッパ４を制御する。２ＶＤＴ＞ＶＢＴである。
　なお、双方向チョッパ４が出力ノードＮ４～Ｎ６に接続されていてもよい。この場合、制御装置５は、交流電源１１の健全時には、バッテリ１２の端子間電圧ＶＢが目標バッテリ電圧ＶＢＴになるように双方向チョッパ４を制御し、交流電源１１の停電時には、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の各々が目標電圧ＶＤＴになるように双方向チョッパ４を制御する。
　次に、この無停電電源装置の動作について説明する。交流電源１１の健全時には、交流電源１１からフィルタ１を介してコンバータ２に三相交流電力が供給される。三相交流電力は、コンバータ２によって直流電力に変換されて負荷１３に供給されるとともに、双方向チョッパ４によってバッテリ１２に蓄えられる。負荷１３は、コンバータ２から供給される直流電力によって駆動される。
　交流電源１１の健全時においてコンバータ２が故障した場合には、交流電源１１から供給される三相交流電力が整流器３によって直流電力に変換される。整流器３によって生成された直流電力は、負荷１３に供給されるとともに、双方向チョッパ４によってバッテリ１２に蓄えられる。したがって、交流電源１１の健全時においてコンバータ２が故障した場合でも、負荷１３の運転を継続することができる。
　交流電源１１の停電時には、コンバータ２の運転は停止され、整流器３のダイオードＤ１１～Ｄ１６はオフ状態に維持され、バッテリ１２の直流電力が双方向チョッパ４によって負荷１３に供給される。したがって、バッテリ１２に直流電力が蓄えられている期間は、負荷１３の運転を継続することができる。
　さて、このような構成の無停電電源装置において、従来の無停電電源装置のように三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低に関係なくコンバータ２を運転すると、交流電源１１から整流器３、コンバータ２およびフィルタ１を介して交流電源１１に、あるいはその逆の経路にループ電流ＩＬが流れ、損失が発生するという問題がある。
　たとえば、交流電圧Ｖｖが交流電圧Ｖｕよりも高い期間にＩＧＢＴＱ１をオンさせると、図２に示すように、交流電源１１のＶ相端子から入力端子Ｔ２、ダイオードＤ１２、ＩＧＢＴＱ１、リアクトルＬ１、および入力端子Ｔ１を介して交流電源１１のＵ相端子にループ電流ＩＬが流れてしまう。
　同様に、交流電圧Ｖｗが交流電圧Ｖｕよりも高い期間にＩＧＢＴＱ１がオンされると、交流電源１１のＷ相端子から入力端子Ｔ３、ダイオードＤ１３、ＩＧＢＴＱ１、リアクトルＬ１、および入力端子Ｔ１を介して交流電源１１のＵ相端子にループ電流ＩＬが流れてしまう。
　また、交流電圧Ｖｖが交流電圧Ｖｕよりも高い期間にＩＧＢＴＱ５がオンされると、図３に示すように、交流電源１１のＶ相端子から入力端子Ｔ２、リアクトルＬ２、ＩＧＢＴＱ５、ダイオードＤ１４、および入力端子Ｔ１を介して交流電源１１のＵ相端子にループ電流ＩＬが流れてしまう。
　同様に、交流電圧Ｖｖが交流電圧Ｖｗよりも高い期間にＩＧＢＴＱ５がオンされると、交流電源１１のＶ相端子から入力端子Ｔ２、リアクトルＬ２、ＩＧＢＴＱ５、ダイオードＤ１６、および入力端子Ｔ３を介して交流電源１１のＷ相端子にループ電流ＩＬが流れてしまう。本願発明は、この問題を解決するものである。
　図４は、制御装置５のうちのコンバータ２を制御してコンデンサＣ１１，Ｃ１２を放電させる部分の構成を示すブロック図である。図４において、制御装置５は、線間電圧検出部２１、比較部２２、および制御部２３を含む。
　線間電圧検出部２１は、交流電源１１から供給される三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに基づいて線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖを検出する。線間電圧Ｖｕｖ，Ｖｕｗは、それぞれＶ相およびＷ相から見たＵ相の電圧である。線間電圧Ｖｖｗ，Ｖｖｕは、それぞれＷ相およびＵ相から見たＶ相の電圧である。線間電圧Ｖｗｕ，Ｖｗｖは、それぞれＵ相およびＶ相から見たＷ相の電圧である。
　図５は、線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖを示す波形図である。図５では、線間電圧の実効値が１００％と表示されている。三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの各々は６０Ｈｚで正弦波状に変化し、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの位相は１２０度ずつずれている。したがって、線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖの各々は６０Ｈｚで正弦波状に変化し、線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖの位相は６０度ずつずれている。
　図４に戻って、比較部２２は、線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖに基づいて、ループ電流ＩＬを流すことなくＩＧＢＴＱ１～Ｑ６をオンすることができるか否かを判定し、判定結果を示す信号Ａ１～Ａ６を出力する。信号Ａ１～Ａ６は、それぞれＩＧＢＴＱ１～Ｑ６をオン状態にしてもよい場合に活性化レベルの「Ｈ」レベルにされる。また信号Ａ１～Ａ６は、それぞれＩＧＢＴＱ１～Ｑ６をオン状態にしてはいけない場合に非活性化レベルの「Ｌ」レベルにされる。
　図６は、比較部２２の構成を示す回路図である。図６において、比較部２２は、比較器３１～４２およびＡＮＤゲート５１～５６を含む。比較器３１～４２の反転入力端子（－端子）は、それぞれ線間電圧Ｖｖｕ，Ｖｗｕ，Ｖｕｖ，Ｖｗｖ，Ｖｖｗ，Ｖｕｗ，Ｖｕｖ，Ｖｕｗ，Ｖｖｕ，Ｖｖｗ，Ｖｗｖ，Ｖｗｕを受ける。比較器３１～４２の非反転入力端子（＋端子）は、ともに０Ｖを受ける。
　比較器３１～４２の出力信号φ３１～φ４２は、それぞれ線間電圧Ｖｖｕ，Ｖｗｕ，Ｖｕｖ，Ｖｗｖ，Ｖｖｗ，Ｖｕｗ，Ｖｕｖ，Ｖｕｗ，Ｖｖｕ，Ｖｖｗ，Ｖｗｖ，Ｖｗｕが負電圧である場合に「Ｈ」レベルとなり、それぞれ線間電圧Ｖｖｕ，Ｖｗｕ，Ｖｕｖ，Ｖｗｖ，Ｖｖｗ，Ｖｕｗ，Ｖｕｖ，Ｖｕｗ，Ｖｖｕ，Ｖｖｗ，Ｖｗｖ，Ｖｗｕが正電圧である場合に「Ｌ」レベルとなる。
　比較器３１，３３，３５，３７，３９，４１の出力信号φ３１，φ３３，φ３５，φ３７，φ３９，φ４１はそれぞれＡＮＤゲート５１～５６の一方入力ノードに与えられ、比較器３２，３４，３６，３８，４０，４２の出力信号φ３２，φ３４，φ３６，φ３８，φ４０，φ４２はそれぞれＡＮＤゲート５１～５６の他方入力ノードに与えられる。ＡＮＤゲート５１～５６は、それぞれ信号Ａ１～Ａ６を出力する。
　図２では、交流電圧Ｖｕが交流電圧Ｖｖ，Ｖｗがよりも低い期間にＩＧＢＴＱ１をオンさせるとループ電流ＩＬが流れることを説明した。しかし、交流電圧Ｖｕが交流電圧Ｖｖ，Ｖｗよりも高い期間にＩＧＢＴＱ１をオンさせるとループ電流ＩＬが流れない。したがって、交流電圧Ｖｕが交流電圧Ｖｖ，Ｖｗよりも高い期間、すなわち、図７に示すように、線間電圧Ｖｖｕ，Ｖｗｕがともに負電圧である期間ＴＡがＩＧＢＴＱ１をオンさせてもよい期間である。
　図６に戻って、比較器３１の出力信号φ３１は、線間電圧Ｖｖｕが負電圧である期間に「Ｈ」レベルとなり、線間電圧Ｖｖｕが正電圧である期間に「Ｌ」レベルとなる。比較器３２の出力信号φ３２は、線間電圧Ｖｗｕが負電圧である期間に「Ｈ」レベルとなり、線間電圧Ｖｗｕが正電圧である期間に「Ｌ」レベルとなる。
　ＡＮＤゲート５１の出力信号Ａ１は、信号φ３１，φ３２がともに「Ｈ」レベルである期間、すなわち線間電圧Ｖｖｕ，Ｖｗｕがともに負電圧である期間に「Ｈ」レベルとなる。したがって、信号Ａ１が「Ｈ」レベルである期間がＩＧＢＴＱ１をオンさせてもよい期間である。
　同様に、線間電圧Ｖｕｖ，Ｖｗｖがともに負電圧となり、信号Ａ２が「Ｈ」レベルとなる期間がＩＧＢＴＱ２をオンさせてもよい期間である。また、線間電圧Ｖｖｗ，Ｖｕｗがともに負電圧となり、信号Ａ３が「Ｈ」レベルとなる期間がＩＧＢＴＱ３をオンさせてもよい期間である。
　比較器３１，３２およびＡＮＤゲート５１は、ＩＧＢＴＱ１に対応して設けられ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低を比較し、対応するＩＧＢＴＱ１に対応する交流電圧Ｖｕが他の２つの交流電圧Ｖｖ，Ｖｗよりも高い場合に、信号Ａ１を「Ｈ」レベルにして、対応するＩＧＢＴＱ１をオンさせることを許可する第１の比較回路２２ａを構成する。
　比較器３３，３４およびＡＮＤゲート５２は、ＩＧＢＴＱ２に対応して設けられ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低を比較し、対応するＩＧＢＴＱ２に対応する交流電圧Ｖｖが他の２つの交流電圧Ｖｕ，Ｖｗよりも高い場合に、信号Ａ２を「Ｈ」レベルにして、対応するＩＧＢＴＱ２をオンさせることを許可する第２の比較回路２２ｂを構成する。
　比較器３５，３６およびＡＮＤゲート５３は、ＩＧＢＴＱ３に対応して設けられ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低を比較し、対応するＩＧＢＴＱ３に対応する交流電圧Ｖｗが他の２つの交流電圧Ｖｕ，Ｖｖよりも高い場合に、信号Ａ３を「Ｈ」レベルにして、対応するＩＧＢＴＱ３をオンさせることを許可する第３の比較回路２２ｃを構成する。
　また図３では、交流電圧Ｖｖが交流電圧Ｖｕ，Ｖｗよりも高い期間にＩＧＢＴＱ５をオンさせるとループ電流ＩＬが流れることを説明した。しかし、交流電圧Ｖｖが交流電圧Ｖｕ，Ｖｗよりも低い期間にＩＧＢＴＱ５をオンさせるとループ電流ＩＬは流れない。したがって、交流電圧Ｖｖが交流電圧Ｖｕ，Ｖｗよりも低い期間、すなわち線間電圧Ｖｖｕ，Ｖｖｗがともに負電圧である期間がＩＧＢＴＱ５をオンさせてもよい期間である。
　図６に戻って、比較器３９の出力信号φ３９は、線間電圧Ｖｖｕが負電圧である期間に「Ｈ」レベルとなり、線間電圧Ｖｖｕが正電圧である期間に「Ｌ」レベルとなる。比較器４０の出力信号φ４０は、線間電圧Ｖｖｗが負電圧である期間に「Ｈ」レベルとなり、線間電圧Ｖｖｗが正電圧である期間に「Ｌ」レベルとなる。
　ＡＮＤゲート５５の出力信号Ａ５は、信号φ３９，φ４０がともに「Ｈ」レベルである期間、すなわち線間電圧Ｖｖｕ，Ｖｖｗがともに負電圧である期間に「Ｈ」レベルとなる。したがって、信号Ａ５が「Ｈ」レベルである期間がＩＧＢＴＱ５をオンさせてもよい期間である。
　同様に、線間電圧Ｖｕｖ，Ｖｕｗがともに負電圧となり、信号Ａ４が「Ｈ」レベルとなる期間がＩＧＢＴＱ４をオンさせてもよい期間である。また、線間電圧Ｖｗｖ，Ｖｗｕがともに負電圧となり、信号Ａ６が「Ｈ」レベルとなる期間がＩＧＢＴＱ６をオンさせてもよい期間である。
　比較器３７，３８およびＡＮＤゲート５４は、ＩＧＢＴＱ４に対応して設けられ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低を比較し、対応するＩＧＢＴＱ４に対応する交流電圧Ｖｕが他の２つの交流電圧Ｖｖ，Ｖｗよりも低い場合に、信号Ａ４を「Ｈ」レベルにして、対応するＩＧＢＴＱ４をオンさせることを許可する第４の比較回路２２ｄを構成する。
　比較器３９，４０およびＡＮＤゲート５５は、ＩＧＢＴＱ５に対応して設けられ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低を比較し、対応するＩＧＢＴＱ５に対応する交流電圧Ｖｖが他の２つの交流電圧Ｖｕ，Ｖｗよりも低い場合に、信号Ａ５を「Ｈ」レベルにして、対応するＩＧＢＴＱ５をオンさせることを許可する第５の比較回路２２ｅを構成する。
　比較器４１，４２およびＡＮＤゲート５６は、ＩＧＢＴＱ６に対応して設けられ、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの高低を比較し、対応するＩＧＢＴＱ６に対応する交流電圧Ｖｗが他の２つの交流電圧Ｖｕ，Ｖｖよりも低い場合に、信号Ａ６を「Ｈ」レベルにして、対応するＩＧＢＴＱ６をオンさせることを許可する第６の比較回路２２ｆを構成する。
　図８（Ａ），（Ｂ）は、ＩＧＢＴＱ１，Ｑ５をオンさせてもよい期間ＴＡ，ＴＢを示すタイムチャートである。図８（Ａ）において、線間電圧Ｖｖｕ，Ｖｗｕがともに負電圧となる期間ＴＡがＩＧＢＴＱ１をオンさせてもよい期間である。図８（Ｂ）において、線間電圧Ｖｖｕ，Ｖｖｗがともに負電圧となる期間ＴＢがＩＧＢＴＱ５をオンさせてもよい期間である。期間ＴＡと期間ＴＢが重なっている期間ＴＣは、ＩＧＢＴＱ１，Ｑ５の両方を同時にオンさせてもよい期間である。
　図９（Ａ）～（Ｆ）は、信号Ａ１～Ａ６の波形を示すタイムチャートである。信号Ａ１～Ａ６の各々の周波数は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの各々の周波数と同じである。信号Ａ１～Ａ６の各々は、３６０度のうちの１２０度だけ「Ｈ」レベルとなり、残りの２４０度は「Ｌ」レベルとなる。信号Ａ１～Ａ３の位相は１２０度ずつずれている。信号Ａ４～Ａ６の位相は１２０度ずつずれている。信号Ａ１～Ａ３の位相は、信号Ａ４～Ａ６の位相よりも１８０度進んでいる。
　信号Ａ１～Ａ３のうちのいずれか１つの信号と、信号Ａ４～Ａ６のうちのいずれか１つの信号とが同時に「Ｈ」レベルとなる。信号Ａ１，Ａ４、信号Ａ２，Ａ５、および信号Ａ３，Ａ６の各々が同時に「Ｈ」レベルになることはない。したがって、ＩＧＢＴＱ１とＱ４、ＩＧＢＴＱ２とＱ５、およびＩＧＢＴＱ３とＱ６の各々が同時にオンすることはない。
　図４に戻って、制御部２３は、信号Ａ１～Ａ６とコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２とに基づいて、ＩＧＢＴＱ１～Ｑ６をオンおよびオフさせるためのゲート信号Ｑ１～Ｑ６を生成する。
　図１０は、制御部２３の構成を示す回路ブロック図である。図１０において、制御部２３は、電圧検出器６１，６２、目標電圧発生器６３、減算器６４，６５、デューティ比設定部６６，６７、発振器６８、信号発生部６９，７０、およびＡＮＤゲート７１～７６を含む。
　電圧検出器６１は、コンデンサＣ１１の端子間電圧ＶＤ１の瞬時値を検出し、検出値を示す信号ＶＤ１ｆを出力する。電圧検出器６２は、コンデンサＣ１２の端子間電圧ＶＤ２の瞬時値を検出し、検出値を示す信号ＶＤ２ｆを出力する。目標電圧発生器６３は、目標電圧ＶＤＴを生成する。
　減算器６４は、信号ＶＤ１ｆと目標電圧ＶＤＴの偏差ΔＶＤ１＝ＶＤ１ｆ－ＶＤＴを求める。減算器６５は、信号ＶＤ２ｆと目標電圧ＶＤＴの偏差ΔＶＤ２＝ＶＤ２ｆ－ＶＤＴを求める。デューティ比設定部６６は、偏差ΔＶＤ１にゲインを乗じてデューティ比設定信号ＤＳ１を生成する。デューティ比設定部６７は、偏差ΔＶＤ２にゲインを乗じてデューティ比設定信号ＤＳ２を生成する。デューティ比設定信号ＤＳ１，ＤＳ２は、それぞれ信号発生部６９，７０に与えられる。
　発振器６８は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに同期して、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの周波数の整数倍（たとえば６倍）の周波数を有するクロック信号ＣＬＫＡを生成する。クロック信号ＣＬＫＡは、信号発生部６９，７０に与えられる。信号発生部６９は、デューティ比設定信号ＤＳ１に基づき、クロック信号ＣＬＫＡのデューティ比を調整してクロック信号ＣＬＫ１を生成する。偏差ΔＶＤ１が大きいほどクロック信号ＣＬＫ１のデューティ比は大きくなる。信号発生部７０は、デューティ比設定信号ＤＳ２に基づき、クロック信号ＣＬＫＡのデューティ比を調整してクロック信号ＣＬＫ２を生成する。偏差ΔＶＤ２が大きいほどクロック信号ＣＬＫ２のデューティ比は大きくなる。
　ＡＮＤゲート７１～７３の一方入力ノードはクロック信号ＣＬＫ１を受け、それらの他方入力ノードはそれぞれ信号Ａ１～Ａ３を受ける。ＡＮＤゲート７１～７３の出力信号は、それぞれゲート信号Ｇ１～Ｇ３となる。ゲート信号Ｇ１～Ｇ３は、それぞれＩＧＢＴＱ１～Ｑ３のゲートに与えられる。ゲート信号Ｇ１～Ｇ３が「Ｈ」レベルである場合は、それぞれＩＧＢＴＱ１～Ｑ３がオンする。ゲート信号Ｇ１～Ｇ３が「Ｌ」レベルである場合は、それぞれＩＧＢＴＱ１～Ｑ３がオフする。
　ＡＮＤゲート７４～７６の一方入力ノードはクロック信号ＣＬＫ２を受け、それらの他方入力ノードはそれぞれ信号Ａ４～Ａ６を受ける。ＡＮＤゲート７４～７６の出力信号は、それぞれゲート信号Ｇ４～Ｇ６となる。ゲート信号Ｇ４～Ｇ６は、それぞれＩＧＢＴＱ４～Ｑ６のゲートに与えられる。ゲート信号Ｇ４～Ｇ６が「Ｈ」レベルである場合は、それぞれＩＧＢＴＱ４～Ｑ６がオンする。ゲート信号Ｇ４～Ｇ６が「Ｌ」レベルである場合は、それぞれＩＧＢＴＱ４～Ｑ６がオフする。
　図１１（Ａ）～（Ｃ）は、クロック信号ＣＬＫ１、信号Ａ１、およびゲート信号Ｇ１の波形を示すタイムチャートである。クロック信号ＣＬＫ１は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの周波数の整数倍（たとえば６倍）の周波数を有する。クロック信号ＣＬＫ１と信号Ａ１は、同期している。図１１（Ａ）では、クロック信号ＣＬＫ１が「Ｈ」レベルにされている時間と、クロック信号ＣＬＫ１の１周期との比であるデューティ比が５０％である場合が示されている。
　信号Ａ１が「Ｈ」レベルである期間では、クロック信号ＣＬＫ１がＡＮＤゲート７１（図１０）を通過してゲート信号Ｇ１となる。信号Ａ１が「Ｌ」レベルである期間では、ＡＮＤゲート７１の出力信号であるゲート信号Ｇ１は「Ｌ」レベルに固定される。したがって、信号Ａ１が「Ｈ」レベルである期間にＩＧＢＴＱ１がオンおよびオフされ、信号Ａ１が「Ｌ」レベルである期間ではＩＧＢＴＱ１はオフ状態に維持される。
　次に、この無停電電源装置におけるコンデンサＣ１１，Ｃ１２の放電方法について説明する。負荷１３の運転中に負荷電流が減少したり、負荷１３が急に停止したり、負荷１３で回生電流が発生すると、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の各々が目標電圧ＶＤＴよりも高くなる。この場合は、コンデンサＣ１１，Ｃ１２を放電させてコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２を下降させる必要がある。
　まず線間電圧検出部２１（図４）によって線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖが検出され、その検出結果に基づいて比較部２２（図４）により、ループ電流ＩＬを流すことなくＩＧＢＴＱ１～Ｑ６をオンさせることが可能か否かを示す信号Ａ１～Ａ６（図９（Ａ）～（Ｆ））が生成される。制御部２３（図４）は、信号Ａ１～Ａ６とコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２とに基づいて、ゲート信号Ｇ１～Ｇ６を生成することにより、コンバータ２を制御する。
　制御部２３（図１０）では、電圧検出器６１，６２によってコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２が検出され、目標電圧発生器６３によって目標電圧ＶＤＴが生成される。電圧検出器６１，６２の出力信号ＶＤ１ｆ，ＶＤ２ｆと目標電圧ＶＤＴとの偏差ΔＶＤ１，ΔＶＤ２が減算器６４，６５によって生成される。デューティ比設定部６６，６７により、偏差ΔＶＤ１，ＶＤ２に応じた値のデューティ比設定信号ＤＳ１，ＤＳ２が生成される。
　信号発生部６９は、デューティ比設定信号ＤＳ１に基づき、発振器６８によって生成されたクロック信号ＣＬＫＡのデューティ比を調整してクロック信号ＣＬＫ１を生成する。信号Ａ１～Ａ３が「Ｈ」レベルである場合に、クロック信号ＣＬＫ１がＡＮＤゲート７１～７３を通過してゲート信号Ｇ１～Ｇ３となる。ゲート信号Ｇ１～Ｇ３が「Ｈ」レベルにされると、それぞれＩＧＢＴＱ１～Ｑ３（図１）がオンする。たとえばＩＧＢＴＱ１がオンすると、コンデンサＣ１１の正極からＩＧＢＴＱ１、リアクトルＬ１、およびコンデンサＣ１を介してコンデンサＣ１１の負極（ノードＮ６）に電流が流れ、コンデンサＣ１１の端子間電圧ＶＤ１が若干低下する。
　信号発生部７０は、デューティ比設定信号ＤＳ２に基づき、クロック信号ＣＬＫＡのデューティ比を調整してクロック信号ＣＬＫ２を生成する。信号Ａ４～Ａ６が「Ｈ」レベルである場合に、クロック信号ＣＬＫ２がＡＮＤゲート７４～７６を通過してゲート信号Ｇ４～Ｇ６となる。ゲート信号Ｇ４～Ｇ６が「Ｈ」レベルにされると、それぞれＩＧＢＴＱ４～Ｑ６（図１）がオンする。たとえばＩＧＢＴＱ５がオンすると、コンデンサＣ１２の正極（ノードＮ６）からコンデンサＣ２、リアクトルＬ２、およびＩＧＢＴＱ５を介してコンデンサＣ１２の負極に電流が流れ、コンデンサＣ１２の端子間電圧ＶＤ２が若干低下する。
　また、ＩＧＢＴＱ１，Ｑ５の両方が同時にオンすると、コンデンサＣ１１の正極からＩＧＢＴＱ１、リアクトルＬ１、コンデンサＣ１，Ｃ２、リアクトルＬ２、およびＩＧＢＴＱ５を介してコンデンサＣ１２の負極に電流が流れ、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２が若干低下する。
　コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２がともに目標電圧ＶＤＴに到達し、偏差ΔＶＤ１，ΔＶＤ２がともに０になると、デューティ比設定部６６，６７および信号発生部６９，７０によってクロック信号ＣＬＫ１，ＣＬＫ２のデューティ比が０にされる。これにより、ゲート信号Ｇ１～Ｇ６が「Ｌ」レベルにされ、ＩＧＢＴＱ１～Ｑ６がオフされて、コンデンサＣ１１，Ｃ１２の放電が中止される。なお、コンデンサＣ１１，Ｃ１２を放電させる場合には、スイッチＳ１～Ｓ３のＩＧＢＴＱ７，Ｑ８（図１）はオフ状態に維持される。
　図１２は、制御装置５（図１）のうちのコンバータ２を制御してコンデンサＣ１１，Ｃ１２を充電させる部分を示す回路ブロック図である。負荷１３で消費される電流が急に増加すると、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の各々が目標電圧ＶＤＴよりも低下する。この場合は、コンデンサＣ１１，Ｃ１２を充電する必要がある。図１２において、制御装置５は、減算器８１，８２、デューティ比設定部８３，８４、発振器８５，８８、信号発生部８６，８７、インバータ８９、およびＡＮＤゲート９０，９１を含む。
　減算器８１は、目標電圧発生器６３（図１０）によって生成された目標電圧ＶＤＴと電圧検出器６１（図１０）の出力信号ＶＤ１ｆとの偏差ΔＶＤ１Ａ＝ＶＤＴ－ＶＤ１ｆを求める。減算器８２は、目標電圧ＶＤＴと電圧検出器６２（図１０）の出力信号ＶＤ２ｆとの偏差ΔＶＤ２Ａ＝ＶＤＴ－ＶＤ２ｆを求める。
　デューティ比設定部８３は、偏差ΔＶＤ１Ａにゲインを乗じてデューティ比設定信号ＤＳ１Ａを生成する。デューティ比設定部８４は、偏差ΔＶＤ２Ａにゲインを乗じてデューティ比設定信号ＤＳ２Ａを生成する。デューティ比設定信号ＤＳ１Ａ，ＤＳ２Ａは、それぞれ信号発生部８６，８７に与えられる。
　発振器８５は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに同期して、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの周波数の整数倍（たとえば８倍）の周波数を有するクロック信号ＣＬＫＢを生成する。クロック信号ＣＬＫＢは、信号発生部８６，８７に与えられる。
　信号発生部８６は、デューティ比設定信号ＤＳ１Ａに基づき、クロック信号ＣＬＫＢのデューティ比を調整してクロック信号ＣＬＫ１Ｂを生成する。偏差ΔＶＤ１Ａが大きくなるほどクロック信号ＣＬＫ１Ｂのデューティ比は大きくなる。信号発生部８７は、デューティ比設定信号ＤＳ２Ａに基づき、クロック信号ＣＬＫＢのデューティ比を調整してクロック信号ＣＬＫ２Ｂを生成する。偏差ΔＶＤ２Ａが大きくなるほどクロック信号ＣＬＫ２Ｂのデューティ比は大きくなる。
　発振器８８は、クロック信号ＣＬＫＢに同期して、クロック信号ＣＬＫＢの周波数の偶数倍（たとえば４倍）の周波数を有するクロック信号ＣＬＫＣを生成する。インバータ８９は、クロック信号ＣＬＫＣの反転信号／ＣＬＫＣを生成する。
　ＡＮＤゲート９０の一方入力ノードはクロック信号ＣＬＫ１Ｂを受け、その他方入力ノードはクロック信号ＣＬＫＣを受ける。ＡＮＤゲート９１の一方入力ノードはクロック信号ＣＬＫ２Ｂを受け、その他方入力ノードはクロック信号／ＣＬＫＣを受ける。ＡＮＤゲート９０，９１の出力信号は、それぞれゲート信号ＧＡ，ＧＢとなる。ゲート信号ＧＡは、スイッチＳ１～Ｓ３のＩＧＢＴＱ７（図１）のゲートに与えられる。ゲート信号ＧＢは、スイッチＳ１～Ｓ３のＩＧＢＴＱ８（図１）のゲートに与えられる。
　ゲート信号ＧＡが「Ｈ」レベルである場合は、スイッチＳ１～Ｓ３のＩＧＢＴＱ７がオンする。この場合、ダイオードＤ１～Ｄ３のうちのいずれか１つのダイオードであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も高い電圧に対応するダイオードがオンするとともに、スイッチＳ１～Ｓ３のうちのいずれか１つのスイッチであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も低い電圧に対応するスイッチのダイオードＤ８がオンし、コンデンサＣ１１が充電される。ゲート信号ＧＡが「Ｌ」レベルである場合は、スイッチＳ１～Ｓ３のＩＧＢＴＱ７がオフし、コンデンサＣ１１の充電は停止される。
　ゲート信号ＧＢが「Ｈ」レベルである場合は、スイッチＳ１～Ｓ３のＩＧＢＴＱ８がオンする。この場合、スイッチＳ１～Ｓ３のうちのいずれか１つのスイッチであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も高い電圧に対応するスイッチのダイオードＤ７がオンするとともに、ダイオードＤ４～Ｄ６のうちのいずれか１つのダイオードであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も低い電圧に対応するダイオードがオンし、コンデンサＣ１２が充電される。ゲート信号ＧＢが「Ｌ」レベルである場合は、スイッチＳ１～Ｓ３のＩＧＢＴＱ８がオフし、コンデンサＣ１２の充電は停止される。
　図１３（Ａ）～（Ｆ）は、クロック信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂ，ＣＬＫＣ，／ＣＬＫＣ、およびゲート信号ＧＡ，ＧＢの波形を示すタイムチャートである。クロック信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂは、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの周波数の整数倍（たとえば８倍）の周波数を有する。図１３（Ａ），（Ｂ）では、クロック信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂのデューティ比がともに５０％である場合が示されている。クロック信号ＣＬＫＣは、クロック信号ＣＬＫＢに同期しており、クロック信号ＣＬＫＢの周波数の偶数倍（たとえば４倍）の周波数を有する。クロック信号／ＣＬＫＣは、クロック信号ＣＬＫＣの反転信号である。
　クロック信号ＣＬＫＣが「Ｈ」レベルである期間では、クロック信号ＣＬＫ１ＢがＡＮＤゲート９０（図１２）を通過してゲート信号ＧＡとなる。クロック信号ＣＬＫＣが「Ｌ」レベルである期間では、ＡＮＤゲート９０の出力信号であるゲート信号ＧＡは「Ｌ」レベルに固定される。したがって、クロック信号ＣＬＫＣが「Ｈ」レベルである期間にＩＧＢＴＱ７がオンおよびオフされ、クロック信号ＣＬＫＣが「Ｌ」レベルである期間ではＩＧＢＴＱ７はオフ状態に維持される。
　また、クロック信号／ＣＬＫＣが「Ｈ」レベルである期間では、クロック信号ＣＬＫ２ＢがＡＮＤゲート９１（図１２）を通過してゲート信号ＧＢとなる。クロック信号／ＣＬＫＣが「Ｌ」レベルである期間では、ＡＮＤゲート９１の出力信号であるゲート信号ＧＢは「Ｌ」レベルに固定される。したがって、クロック信号ＣＬＫＣが「Ｌ」レベルである期間にＩＧＢＴＱ８がオンおよびオフされ、クロック信号ＣＬＫＣが「Ｈ」レベルである期間ではＩＧＢＴＱ８はオフ状態に維持される。
　次に、この無停電電源装置におけるコンデンサＣ１１，Ｃ１２の充電方法について説明する。整流器３の直流出力電圧ＶｄｃはコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の各々の目標電圧ＶＤＴの和（２ＶＤＴ）よりも低いので（Ｖｄｃ＜２ＶＤＴ）、コンバータ２によってコンデンサＣ１１，Ｃ１２の各々を充電する必要がある。
　電圧検出器６１，６２(図１０）によってコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２が検出され、目標電圧発生器６３（図１０）によって目標電圧ＶＤＴが生成される。目標電圧ＶＤＴと電圧検出器６１，６２の出力信号ＶＤ１ｆ，ＶＤ２ｆとの偏差ΔＶＤ１Ａ，ＶＤＴ２Ａが減算器８１，８２（図１２）によって生成される。
　コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の各々が目標電圧ＶＤＴよりも低い場合には、デューティ比設定部８６，８７（図１２）により、偏差ΔＶＤ１Ａ，ＶＤＴ２Ａに応じた値のデューティ比設定信号ＤＳ１Ａ，ＤＳ２Ａが生成される。
　信号発生部８６（図１２）は、デューティ比設定信号ＤＳ１Ａに基づき、発振器８５（図１２）によって生成されたクロック信号ＣＬＫＢのデューティ比を調整してクロック信号ＣＬＫ１Ｂを生成する。信号発生部８７は、デューティ比設定信号ＤＳ２Ａに基づき、クロック信号ＣＬＫＢのデューティ比を調整してクロック信号ＣＬＫ２Ｂを生成する。
　発振器８８によって生成されたクロック信号ＣＬＫＣが「Ｈ」レベルである場合は、クロック信号ＣＬＫ１ＢがＡＮＤゲート９０を通過してゲート信号ＧＡとなる。ゲート信号ＧＡが「Ｈ」レベルにされると、スイッチＳ１～Ｓ３のＩＧＢＴＱ７がオンする。
　スイッチＳ１～Ｓ３のＩＧＢＴＱ７がオンすると、ダイオードＤ１～Ｄ３のうちのいずれか１つのダイオードであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も高い電圧に対応するダイオードがオンするとともに、スイッチＳ１～Ｓ３のうちのいずれか１つのスイッチであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も低い電圧に対応するスイッチのダイオードがオンし、コンデンサＣ１１が充電される。
　発振器８８によって生成されたクロック信号ＣＬＫＣが「Ｌ」レベルである場合は、クロック信号ＣＬＫ２ＢがＡＮＤゲート９１を通過してゲート信号ＧＢとなる。ゲート信号ＧＢが「Ｈ」レベルにされると、スイッチＳ１～Ｓ３のＩＧＢＴＱ８がオンする。
　スイッチＳ１～Ｓ３のＩＧＢＴＱ８がオンすると、スイッチＳ１～Ｓ３のうちのいずれか１つのスイッチであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も高い電圧に対応するスイッチのダイオードＤ７がオンするとともに、ダイオードＤ４～Ｄ６のうちのいずれか１つのダイオードであって、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗのうちの最も低い電圧に対応するダイオードがオンし、コンデンサＣ１２が充電される。
　コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２がともに目標電圧ＶＤＴに到達し、偏差ΔＶＤ１Ａ，ΔＶＤ２Ａがともに０になると、デューティ比設定部８３，８４および信号発生部８６，８７によってクロック信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂのデューティ比が０にされる。これにより、ゲート信号ＧＡ，ＧＢが「Ｌ」レベルにされ、スイッチＳ１～Ｓ３のＩＧＢＴＱ７，Ｑ８がオフされて、コンデンサＣ１１，Ｃ１２の充電が中止される。なお、コンデンサＣ１１，Ｃ１２を充電させる場合には、コンバータ２のＩＧＢＴＱ１～Ｑ６（図１）はオフ状態に維持される。
　以上のように、この実施の形態１では、コンデンサＣ１１，Ｃ１２を放電させる場合には、ＩＧＢＴＱ１～Ｑ６をオンさせてもループ電流ＩＬが流れない期間にＩＧＢＴＱ１～Ｑ６の各々をオンおよびオフさせる。また、コンデンサＣ１１，Ｃ１２を充電する場合には、ＩＧＢＴＱ１～Ｑ６をオフ状態に維持し、スイッチＳ１～Ｓ３のＩＧＢＴＱ７，Ｑ８の各々をオンおよびオフさせる。したがって、ループ電流ＩＬが流れて損失が発生することを防止することができる。また、変圧器を使用してループ電流ＩＬを阻止する場合に比べ、装置の低価格化を図ることができる。
　[実施の形態２]
　図１４は、この発明の実施の形態２による無停電電源装置の要部を示す回路ブロック図であって、図１０と対比される図である。図１４を参照して、この無停電電源装置が実施の形態１の無停電電源装置と異なる点は、制御部２３が制御部９５で置換されている点である。制御部９５は、ＩＧＢＴＱ１～Ｑ３のうちのいずれか１つのＩＧＢＴと、ＩＧＢＴＱ４～Ｑ６のうちのいずれか１つのＩＧＢＴとを同時にオンさせて、コンデンサＣ１１，Ｃ１２を放電させる。
　制御部９５は、電圧検出器６１，６２、加算器９６、目標電圧発生器９７、減算器６５、デューティ比設定部６７、発振器６８、信号発生部７０、ＡＮＤゲート１０１～１０６、およびゲート回路１０７を含む。
　電圧検出器６１は、コンデンサＣ１１の端子間電圧ＶＤ１の瞬時値を検出し、検出値を示す信号ＶＤ１ｆを出力する。電圧検出器６２は、コンデンサＣ１２の端子間電圧ＶＤ２の瞬時値を検出し、検出値を示す信号ＶＤ２ｆを出力する。加算器９６は、信号ＶＤ１ｆと信号ＶＤ２ｆを加算して信号ＶＤ３ｆを生成する。目標電圧発生器９７は、目標電圧２ＶＤＴを生成する。
　減算器６５は、信号ＶＤ３ｆと目標電圧２ＶＤＴの偏差ΔＶＤ３＝ＶＤ３ｆ－２ＶＤＴを求める。デューティ比設定部６７は、偏差ΔＶＤ３にゲインを乗じてデューティ比設定信号ＤＳ３を生成する。発振器６８は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに同期して、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの周波数の整数倍（たとえば６倍）の周波数を有するクロック信号ＣＬＫＡを生成する。信号発生部７０は、デューティ比設定信号ＤＳ３に基づき、クロック信号ＣＬＫＡのデューティ比を調整してクロック信号ＣＬＫ３を生成する。偏差ΔＶＤ３が大きいほどクロック信号ＣＬＫ３のデューティ比は大きくなる。
　ＡＮＤゲート１０１は、信号Ａ１，Ａ５の論理積信号Ａ１５を生成する。ＡＮＤゲート１０２は、信号Ａ１，Ａ６の論理積信号Ａ１６を生成する。ＡＮＤゲート１０３は、信号Ａ２，Ａ６の論理積信号Ａ２６を生成する。ＡＮＤゲート１０４は、信号Ａ２，Ａ４の論理積信号Ａ２４を生成する。ＡＮＤゲート１０５は、信号Ａ３，Ａ４の論理積信号Ａ３４を生成する。ＡＮＤゲート１０６は、信号Ａ３，Ａ５の論理積信号Ａ３５を生成する。
　図１５（Ａ）～（Ｆ）は、信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５の波形を示すタイムチャートであって、図９（Ａ）～（Ｆ）と対比される図である。図１５（Ａ）～（Ｆ）において、信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５の各々の周波数は、信号Ａ１～Ａ６の各々の周波数、すなわち三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの各々の周波数と同じである。
　信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５の各々は、３６０度のうちの６０度だけ「Ｈ」レベルとなり、残りの３００度は「Ｌ」レベルとなる。信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５の位相は６０度ずつずれている。信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５のうちのいずれか１つの信号が「Ｈ」レベルとなる。
　信号Ａ１が「Ｈ」レベルである場合はＩＧＢＴＱ１をオンさせることが許可され、信号Ａ５が「Ｈ」レベルである場合はＩＧＢＴＱ５をオンさせることが許可されるので、信号Ａ１５が「Ｈ」レベルである場合はＩＧＢＴＱ１，Ｑ５の両方をオンさせることが許可される。
　同様に、信号Ａ１６が「Ｈ」レベルである場合はＩＧＢＴＱ１，Ｑ６の両方をオンさせることが許可される。信号Ａ２６が「Ｈ」レベルである場合はＩＧＢＴＱ２，Ｑ６の両方をオンさせることが許可される。信号Ａ２４が「Ｈ」レベルである場合はＩＧＢＴＱ２，Ｑ４の両方をオンさせることが許可される。信号Ａ３４が「Ｈ」レベルである場合はＩＧＢＴＱ３，Ｑ４の両方をオンさせることが許可される。信号Ａ３５が「Ｈ」レベルである場合はＩＧＢＴＱ３，Ｑ５の両方をオンさせることが許可される。３つ以上のＩＧＢＴを同時にオンさせることが許可されることはない。
　図１４に戻って、ゲート回路１０７は、信号発生部７０からクロック信号ＣＬＫ３を受ける入力ノードＮ１０と、それぞれゲート信号Ｇ１～Ｇ６を出力するための出力ノードＮ１１～Ｎ１６とを含む。
　ゲート回路１０７は、信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５に応答して、クロック信号ＣＬＫ３を６つの出力ノードＮ１１～Ｎ１６のうちのいずれか２つの出力ノードに通過させる。信号Ａ１５が「Ｈ」レベルである場合、クロック信号ＣＬＫ３が出力ノードＮ１１，Ｎ１５に通過してゲート信号Ｇ１，Ｇ５となる。信号Ａ１６が「Ｈ」レベルである場合、クロック信号ＣＬＫ３が出力ノードＮ１１，Ｎ１６に通過してゲート信号Ｇ１，Ｇ６となる。信号Ａ２６が「Ｈ」レベルである場合、クロック信号ＣＬＫ３が出力ノードＮ１２，Ｎ１６に通過してゲート信号Ｇ２，Ｇ６となる。
　信号Ａ２４が「Ｈ」レベルである場合、クロック信号ＣＬＫ３が出力ノードＮ１２，Ｎ１４に通過してゲート信号Ｇ２，Ｇ４となる。信号Ａ３４が「Ｈ」レベルである場合、クロック信号ＣＬＫ３が出力ノードＮ１３，Ｎ１４に通過してゲート信号Ｇ３，Ｇ４となる。信号Ａ３５が「Ｈ」レベルである場合、クロック信号ＣＬＫ３が出力ノードＮ１３，Ｎ１５に通過してゲート信号Ｇ３，Ｇ５となる。
　図１６（Ａ）～（Ｄ）は、クロック信号ＣＬＫ３、信号Ａ１５、およびゲート信号Ｇ１，Ｇ５の波形を示すタイムチャートであって、図１１（Ａ）～（Ｃ）と対比される図である。クロック信号ＣＬＫ３は、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗの周波数の整数倍（たとえば６倍）の周波数を有する。クロック信号ＣＬＫ３と信号Ａ１５は、同期している。図１６（Ａ）では、クロック信号ＣＬＫ３が「Ｈ」レベルにされている時間と、クロック信号ＣＬＫ３の１周期との比であるデューティ比が５０％である場合が示されている。
　信号Ａ１５が「Ｈ」レベルである期間では、クロック信号ＣＬＫ３がゲート回路１０７（図１４）を通過してゲート信号Ｇ１，Ｇ５となる。信号Ａ１５が「Ｌ」レベルである期間では、ゲート信号Ｇ１，Ｇ５はともに「Ｌ」レベルに固定される。したがって、信号Ａ１５が「Ｈ」レベルである期間にＩＧＢＴＱ１，Ｑ５が同時にオンおよびオフされ、信号Ａ１５が「Ｌ」レベルである期間ではＩＧＢＴＱ１，Ｑ５はオフ状態に維持される。
　次に、この無停電電源装置におけるコンデンサＣ１１，Ｃ１２の放電方法について説明する。負荷１３の運転中に負荷電流が減少したり、負荷１３が急に停止したり、負荷１３で回生電流が発生すると、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の和（ＶＤ１＋ＶＤ２）が目標電圧２ＶＤＴよりも高くなる。この場合は、コンデンサＣ１１，Ｃ１２を放電させてコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２を下降させる必要がある。
　まず線間電圧検出部２１（図４）によって線間電圧Ｖｕｖ，Ｖｕｗ，Ｖｖｗ，Ｖｖｕ，Ｖｗｕ，Ｖｗｖが検出され、その検出結果に基づいて比較部２２（図４）により、ループ電流ＩＬを流すことなくＩＧＢＴＱ１～Ｑ６をオンすることが可能か否かを示す信号Ａ１～Ａ６（図９（Ａ）～（Ｆ））が生成される。制御部９５（図１４）は、信号Ａ１～Ａ６とコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２に基づいて、ゲート信号Ｇ１～Ｇ６を生成する。
　制御部９５（図１４）では、電圧検出器６１，６２によってコンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２が検出され、加算器９６によって電圧検出器６１，６２の出力信号ＶＤ１ｆ，ＶＤ２ｆが加算されて信号ＶＤ３ｆ＝ＶＤ１ｆ＋ＶＤ２ｆが生成され、目標電圧発生器９７によって目標電圧２ＶＤＴが生成される。目標電圧ＶＤＴと信号ＶＤ３ｆの偏差ΔＶＤ３が減算器６５によって生成される。デューティ比設定部６７により、偏差ΔＶＤ３に応じた値のデューティ比設定信号ＤＳ３が生成される。
　信号発生部７０は、デューティ比設定信号ＤＳ３に基づき、発振器６８によって生成されたクロック信号ＣＬＫＡのデューティ比を調整してクロック信号ＣＬＫ３を生成する。クロック信号ＣＬＫ３は、ゲート回路１０７に与えられる。
　比較部２２（図４）からの信号Ａ１～Ａ６に基づき、ＡＮＤゲート１０１～１０６によって信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５が生成される。ゲート回路１０７は、信号Ａ１５，Ａ１６，Ａ２６，Ａ２４，Ａ３４，Ａ３５に基づいて、クロック信号ＣＬＫ３を６つの出力ノードＮ１１～Ｎ１６のうちのいずれか２つの出力ノードに通過させることにより、ゲート信号Ｇ１～Ｇ６を生成する。
　ゲート信号Ｇ１～Ｇ６が「Ｈ」レベルにされると、それぞれＩＧＢＴＱ１～Ｑ６（図１）がオンする。たとえばＩＧＢＴＱ１，Ｑ５の両方が同時にオンすると、コンデンサＣ１１の正極からＩＧＢＴＱ１、リアクトルＬ１、コンデンサＣ１，Ｃ２、リアクトルＬ２、およびＩＧＢＴＱ５を介してコンデンサＣ１２の負極に電流が流れ、コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２が若干低下する。
　コンデンサＣ１１，Ｃ１２の端子間電圧ＶＤ１，ＶＤ２の和の電圧（ＶＤ１＋ＶＤ２）が目標電圧２ＶＤＴに到達し、偏差ΔＶＤ３が０になると、デューティ比設定部６７および信号発生部７０によってクロック信号ＣＬＫ３のデューティ比が０にされる。これにより、ゲート信号Ｇ１～Ｇ６が「Ｌ」レベルにされ、ＩＧＢＴＱ１～Ｑ６がオフされて、コンデンサＣ１１，Ｃ１２の放電が中止される。
　他の構成および動作は実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも実施の形態１と同じ効果が得られる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　Ｔ１～Ｔ３　入力端子、Ｔ４　バッテリ端子、Ｔ１１，Ｔ１２　出力端子、１　フィルタ、２　コンバータ、Ｃ１～Ｃ３，Ｃ１１，Ｃ１２　コンデンサ、３　整流器、４　双方向チョッパ、５　制御装置、１１　交流電源、１２　バッテリ、１３　負荷、Ｌ１～Ｌ３　リアクトル、Ｑ１～Ｑ８　ＩＧＢＴ、Ｄ１～Ｄ８，Ｄ１１～Ｄ１６　ダイオード、Ｓ１～Ｓ３　交流スイッチ、２１　線間電圧検出部、２２　比較部、２２ａ～２２ｆ　比較回路、２３　制御部、３１～４２　比較器、５１～５６，７１～７６，９０，９１，１０１～１０６　ＡＮＤゲート、６１，６２　電圧検出器、６３，９７　目標電圧発生器、６４，６５，８１，８２　減算器、６６，６７，８３，８４　デューティ比設定部、６８，８５，８８　発振器、６９，７０，８６，８７　信号発生部、８９　インバータ、９６　加算器、１０７　ゲート回路。

Claims (11)

  1. 　交流電源から供給される第１～第３の交流電圧に基づいて第１～第３の直流電圧を生成し、前記第１～第３の直流電圧をそれぞれ第１～第３の出力ノードに出力するコンバータと、
    　前記第１および第２の出力ノード間に接続された第１のコンデンサと、
    　前記第２および第３の出力ノード間に接続された第２のコンデンサと、
    　前記第１および第２のコンデンサの端子間電圧の各々が目標電圧になるように前記コンバータを制御する制御装置と、
    　前記第１～第３の交流電圧を整流して前記第１および第３の出力ノード間に第４の直流電圧を出力する整流器とを備え、
    　前記コンバータは、
    　それぞれ前記第１～第３の交流電圧に対応して設けられ、各々の第１の電極が前記第１の出力ノードに接続され、各々の第２の電極が対応する交流電圧を受ける第１～第３のトランジスタと、
    　それぞれ前記第１～第３の交流電圧に対応して設けられ、各々の第１の電極が対応する交流電圧を受け、各々の第２の電極が前記第３の出力ノードに接続された第４～第６のトランジスタと、
    　それぞれ前記第１～第６のトランジスに逆並列に接続された第１～第６のダイオードと、
    　それぞれ前記第１～第３の交流電圧に対応して設けられ、各々の一方端子が対応する交流電圧を受け、各々の他方端子が前記第２の出力ノードに接続された第１～第３の交流スイッチとを含み、
    　前記制御装置は、
    　それぞれ前記第１～第３のトランジスタに対応して設けられ、各々が、前記第１～第３の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の２つの交流電圧よりも高い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第１～第３の比較回路と、
    　それぞれ前記第４～第６のトランジスタに対応して設けられ、各々が、前記第１～第３の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の２つの交流電圧よりも低い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第４～第６の比較回路と、
    　前記第１および第２のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧が前記目標電圧よりも高い場合には、前記第１～第６の比較回路の出力信号に基づいて前記第１～第６のトランジスタの各々をオンおよびオフさせ、前記第１および第２のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧を下降させる制御部とを含む、電力変換装置。
  2. 　前記制御部は、
    　前記第１のコンデンサの端子間電圧が前記目標電圧よりも高い場合には、前記第１～第３のトランジスタのうちの前記第１～第３の比較回路の出力信号によってオンさせることが許可されたトランジスタをオンおよびオフさせて、前記第１のコンデンサの端子間電圧を下降させ、
    　前記第２のコンデンサの端子間電圧が前記目標電圧よりも高い場合には、前記第４～第６のトランジスタのうちの前記第４～第６の比較回路の出力信号によってオンさせることが許可されたトランジスタをオンおよびオフさせて、前記第２のコンデンサの端子間電圧を下降させる、請求項１に記載の電力変換装置。
  3. 　前記制御部は、
    　前記第１のコンデンサの端子間電圧と前記目標電圧との偏差に応じたデューティ比を有する第１のクロック信号を生成する第１の信号発生部と、
    　前記第１～第３のトランジスタのうちの前記第１～第３の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記第１のクロック信号を与える第１のゲート回路と、
    　前記第２のコンデンサの端子間電圧と前記目標電圧との偏差に応じたデューティ比を有する第２のクロック信号を生成する第２の信号発生部と、
    　前記第４～第６のトランジスタのうちの前記第４～第６の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記第２のクロック信号を与える第２のゲート回路とを含む、請求項２に記載の電力変換装置。
  4. 　前記制御部は、前記第１および第２のコンデンサの端子間電圧の和が前記目標電圧の２倍の電圧よりも高い場合には、前記第１～第３のトランジスタのうちの前記第１～第３の比較回路の出力信号によってオンさせることが許可されたトランジスタと、前記第４～第６のトランジスタのうちの前記第４～第６の比較回路の出力信号によってオンさせることが許可されたトランジスタとを同時にオンおよびオフさせて、前記第１および第２のコンデンサの端子間電圧を下降させる、請求項１に記載の電力変換装置。
  5. 　前記制御部は、
    　前記第１および第２のコンデンサの端子間電圧の和と前記目標電圧の２倍の電圧との偏差に応じたデューティ比を有するクロック信号を生成する信号発生部と、
    　前記第１～第３のトランジスタのうちの前記第１～第３の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記クロック信号を与えるとともに、前記第４～第６のトランジスタのうちの前記第４～第６の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記クロック信号を与えるゲート回路とを含む、請求項４に記載の電力変換装置。
  6. 　前記第１～第３の交流スイッチの各々は、
    　それらの第１の電極が互いに接続され、それらの第２の電極がそれぞれ前記一方端子および前記他方端子に接続された第７および第８のトランジスタと、
    　それぞれ前記第７および第８のトランジスタに逆並列に接続された第７および第８のダイオードとを含む、請求項１に記載の電力変換装置。
  7. 　前記制御装置は、
    　前記第１のコンデンサの端子間電圧が前記目標電圧よりも低い場合には、前記第１～第３の交流スイッチの前記第７のトランジスタをオンおよびオフさせて前記第１のコンデンサの端子間電圧を上昇させ、
    　前記第２のコンデンサの端子間電圧が前記目標電圧よりも低い場合には、前記第１～第３の交流スイッチの前記第８のトランジスタをオンおよびオフさせて前記第２のコンデンサの端子間電圧を上昇させる、請求項６に記載の電力変換装置。
  8. 　前記制御装置は、
    　前記目標電圧と前記第１のコンデンサの端子間電圧との偏差に応じたデューティ比を有する第１のクロック信号を生成する第１の信号発生部と、
    　前記目標電圧と前記第２のコンデンサの端子間電圧との偏差に応じたデューティ比を有する第２のクロック信号を生成する第２の信号発生部と、
    　前記第１および第２のクロック信号を受け、第１の期間は前記第１のクロック信号を前記第１～第３の交流スイッチの前記第７のトランジスタのゲートに与え、第２の期間は前記第２のクロック信号を前記第１～第３の交流スイッチの前記第８のトランジスタのゲートに与えるゲート回路とを含む、請求項７に記載の電力変換装置。
  9. 　前記整流器は、
    　それらのアノードがそれぞれ前記第１～第３の交流電圧を受け、それらのカソードがともに前記第１の出力ノードに接続された第７～第９のダイオードと、
    　それらのアノードがともに前記第３の出力ノードに接続され、それらのカソードがそれぞれ前記第７～第９のダイオードのアノードに接続された第１０～第１２のダイオードとを含む、請求項１に記載の電力変換装置。
  10. 　前記目標電圧の２倍の電圧は前記第４の直流電圧よりも高く、
    　前記第１および第３の出力ノード間に負荷が接続され、
    　前記コンバータが正常である場合は前記コンバータから前記負荷に直流電力が供給され、前記コンバータが故障した場合は前記整流器から前記負荷に直流電力が供給される、請求項１に記載の電力変換装置。
  11. 　さらに、前記第１および第３の出力ノードに接続され、前記交流電源の健全時は、前記整流器および前記コンバータからの直流電力を電力貯蔵装置に蓄え、前記交流電源の停電時は、前記電力貯蔵装置の直流電力を前記負荷に供給する双方向チョッパを備え、
    　前記制御装置は、前記交流電源の停電時には、前記コンバータの運転を停止させる、請求項１０に記載の電力変換装置。
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