WO2019193739A1 - 電力変換装置 - Google Patents

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宏樹 茂田
俊秀 中野
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東芝三菱電機産業システム株式会社
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    • H02M1/0003Details of control, feedback or regulation circuits

Definitions

  • the present invention relates to a power conversion device, and more particularly to a power conversion device including a rectifier and a converter connected in parallel.
  • Patent Document 1 discloses a power conversion apparatus including a rectifier and a converter connected in parallel between an AC power supply and a load, and at least one of the rectifier and the converter and the AC power supply.
  • a technique for preventing a loop current from flowing through an AC power source, a rectifier, and a converter by disposing a transformer between the two is disclosed.
  • the conventional power conversion device has a problem that the cost is increased because a transformer is provided to prevent the loop current from flowing.
  • a main object of the present invention is to provide a low-cost power converter that can prevent a loop current from flowing.
  • the power conversion device generates first to third DC voltages based on first to third AC voltages supplied from an AC power source, and each of the first to third DC voltages is a first voltage.
  • a converter for outputting to the third output node; a first capacitor connected between the first and second output nodes; a second capacitor connected between the second and third output nodes;
  • a control device for controlling the converter so that each of the voltages across the terminals of the first and second capacitors becomes a target voltage; and rectifying the first to third AC voltages to be connected between the first and third output nodes.
  • a rectifier that outputs a fourth DC voltage.
  • the converters are provided corresponding to the first to third AC voltages, respectively, each first electrode is connected to the first output node, and each second electrode receives a corresponding AC voltage.
  • To third transistors corresponding to the first to third AC voltages, respectively, each of the first electrodes receiving the corresponding AC voltage, and each of the second electrodes to the third output node The fourth to sixth transistors connected to each other, the first to sixth diodes connected in reverse parallel to the first to sixth transistors, respectively, and the first to third AC voltages, respectively, are provided.
  • the first to third AC switches each having one terminal receiving a corresponding AC voltage and the other terminal connected to the second output node.
  • the control devices are provided corresponding to the first to third transistors, respectively, and each compares the levels of the first to third AC voltages, and the AC voltage corresponding to the corresponding transistor is the other two AC voltages.
  • the first to third comparison circuits that output a signal for permitting the corresponding transistor to be turned on when the voltage is higher than the voltage, and the fourth to sixth transistors, respectively, are provided.
  • the first to third AC voltages are compared, and when the AC voltage corresponding to the corresponding transistor is lower than the other two AC voltages, a signal is output that allows the corresponding transistor to be turned on.
  • the output signals of the first to sixth comparison circuits Based each of the transistors of the first to sixth are turned on and off, and a control unit for lowering at least one terminal voltage of one of the capacitors of the first and second capacitors.
  • the first to third comparison circuits are provided corresponding to the first to third transistors, respectively, and the AC voltage corresponding to the corresponding transistor is higher than the other two AC voltages. If it is higher, a signal permitting the corresponding transistor to be turned on is output.
  • the fourth to sixth comparison circuits are provided corresponding to the fourth to sixth transistors, respectively. When the AC voltage corresponding to the corresponding transistor is lower than the other two AC voltages, the corresponding transistors are Outputs a signal that allows it to be turned on.
  • the controller turns on each of the first to sixth transistors based on the output signals of the first to sixth comparison circuits when the voltage between the terminals of the first or second capacitor is higher than the target voltage.
  • the voltage across the terminals of the first or second capacitor is lowered. Therefore, it is possible to prevent a loop current from flowing through the AC power supply, the rectifier, and the converter. Moreover, since it is not necessary to install a transformer, the price of the apparatus can be reduced.
  • FIG. 5 is a circuit diagram illustrating a configuration of a comparison unit illustrated in FIG. 4. It is a time chart for demonstrating operation
  • movement of the comparison part shown in FIG. It is another time chart for demonstrating operation
  • FIG. 7 is a time chart showing waveforms of signals A1 to A6 shown in FIG.
  • FIG. 5 is a circuit diagram illustrating a configuration of a control unit illustrated in FIG. 4.
  • 11 is a time chart showing waveforms of a clock signal CLK1, a signal A1, and a gate signal G1 shown in FIG.
  • It is a block diagram which shows the structure of the part which controls the converter of the control apparatus shown in FIG. 1, and charges the capacitors C11 and C12.
  • 13 is a time chart showing waveforms of a clock signal and a gate signal shown in FIG. It is a circuit block diagram which shows the principal part of the uninterruptible power supply by Embodiment 2 of this invention.
  • FIG. 15 It is a time chart which shows the waveform of signal A15, A16, A26, A24, A34, A35 shown in FIG. 15 is a time chart showing waveforms of a clock signal CLK3, a signal A15, and gate signals G1 and G5 shown in FIG.
  • FIG. 1 is a circuit block diagram showing a configuration of an uninterruptible power supply according to Embodiment 1 of the present invention.
  • this uninterruptible power supply includes input terminals T1 to T3, battery terminals T4, output terminals T11 and T12, filter 1, converter 2, capacitors C11 and C12, rectifier 3, bidirectional chopper 4, and control device 5. Is provided.
  • the input terminals T1 to T3 are respectively connected to the U-phase AC voltage Vu (first AC voltage), the V-phase AC voltage Vv (second AC voltage), and the W-phase AC voltage Vw (third AC voltage) from the AC power source 11. )
  • Each of the three-phase AC voltages Vu, Vv, Vw has a commercial frequency, and the phases of the three-phase AC voltages Vu, Vv, Vw are shifted by 120 degrees.
  • the instantaneous values of the three-phase AC voltages Vu, Vv, Vw are detected by the control device 5.
  • the battery terminal T4 is connected to the battery 12 (power storage device).
  • the instantaneous value of the inter-terminal voltage VB of the battery 12 is detected by the control device 5.
  • a capacitor may be connected instead of the battery 12.
  • a load 13 is connected between the output terminals T11 and T12. The load 13 is driven by DC power supplied from the uninterruptible power supply.
  • Filter 1 includes capacitors C1 to C3 and reactors L1 to L3. One electrodes of the capacitors C1 to C3 are connected to the input terminals T1 to T3, respectively, and the other electrodes thereof are all connected to the neutral point NP. Neutral point NP receives a ground voltage, for example.
  • Reactors L1-L3 have one terminals connected to input terminals T1-T3, respectively, and the other terminals connected to input nodes N1-N3 of converter 2, respectively.
  • the filter 1 is a low-pass filter, and allows a commercial frequency current from the AC power source 11 to pass through the converter 2 and prevents a switching frequency current generated in the converter 2 from flowing to the AC power source 11 side.
  • Converter 2 includes IGBTs (Insulated Gate Bipolar Transistors) Q1-Q6, diodes D1-D6, and AC switches S1-S3.
  • the collectors of IGBTs Q1-Q3 are all connected to output node N4 (first output node), and their emitters are connected to input nodes N1-N3, respectively.
  • a positive voltage (first DC voltage) is output to the output node N4.
  • the output node N4 is connected to the output terminal T11.
  • the collectors of IGBTs Q4 to Q6 are connected to input nodes N1 to N3, respectively, and their emitters are all connected to an output node N5 (third output node). A negative voltage (third DC voltage) is output to the output node N5.
  • the output node N5 is connected to the output terminal T12. Diodes D1-D6 are connected in antiparallel to IGBTs Q1-Q6, respectively. On / off of each of IGBTs Q1 to Q6 is controlled by control device 5.
  • the one terminals of the AC switches S1 to S3 are connected to the input nodes N1 to N3, respectively, and the other terminals are connected to the output node N6 (second output node).
  • a neutral point voltage (second DC voltage) is output to the output node N6.
  • Output node N6 is connected to neutral point NP, for example.
  • Each of the AC switches S1 to S3 includes IGBTs Q7 and Q8 and diodes D7 and D8.
  • the collectors of IGBTs Q7 and Q8 are connected to each other, the emitter of IGBT Q7 is connected to one terminal (corresponding input node), and the emitter of IGBT Q8 is connected to the other terminal (node N6).
  • Diodes D7 and D8 are connected in antiparallel to IGBTs Q7 and Q8, respectively.
  • On / off of each of IGBTs Q7, Q8 belonging to switches S1-S3 is controlled by control device 5.
  • Diodes D7 and D8 may be connected in antiparallel to IGBTs Q7 and Q8, respectively.
  • the converter 2 is controlled by the control device 5.
  • the converter 2 When the three-phase AC power is normally supplied from the AC power supply 11 (when the AC power supply 11 is healthy), the converter 2 is supplied with the three-phase AC voltages Vu and Vv supplied from the AC power supply 11 via the filter 1. , Vw, a positive voltage, a negative voltage, and a neutral point voltage are generated, and the positive voltage, the negative voltage, and the neutral point voltage are output to output nodes N4 to N6, respectively.
  • the supply of three-phase AC power from AC power supply 11 is stopped (at the time of AC power supply 11 power failure), the operation of converter 2 is stopped.
  • the capacitor C11 is connected between the output nodes N4 and N6 of the converter 2, and smoothes the DC voltage VD1 between the output nodes N4 and N6.
  • Capacitor C12 is connected between output nodes N6 and N5 of converter 2, and smoothes DC voltage VD2 between output nodes N6 and N5.
  • the instantaneous value of the inter-terminal voltage of capacitor C11 (DC voltage between nodes N4 and N6) VD1 is detected by control device 5.
  • the instantaneous value of the inter-terminal voltage of capacitor C12 (DC voltage between nodes N6 and N5) VD2 is detected by control device 5.
  • the control device 5 determines whether or not a power failure of the AC power supply 11 has occurred based on the three-phase AC voltages Vu, Vv, and Vw. For example, the control device 5 determines that a power failure has occurred in the AC power supply 11 when any one of the three-phase AC voltages Vu, Vv, and Vw falls below the lower limit value. Control device 5 determines that AC power supply 11 is healthy when three-phase AC voltages Vu, Vv, and Vw are all higher than the lower limit.
  • the control device 5 determines that the inter-terminal voltage VD1 of the capacitor C11 becomes the target voltage VDT and the inter-terminal voltage VD2 of the capacitor C12 is the target voltage based on the three-phase AC voltages Vu, Vv, Vw.
  • the converter 2 is controlled so as to be VDT.
  • the DC voltage VDC between the output terminals T11 and T12 is set to a voltage 2VDT that is twice the target voltage VDT.
  • the control device 5 turns off all the IGBTs Q1 to Q8 and stops the operation of the converter 2. A method of operating the converter 2 when the AC power supply 11 is healthy will be described in detail later.
  • the rectifier 3 includes diodes D11 to D16.
  • the anodes of the diodes D11 to D13 are connected to the input terminals T1 to T3, respectively, and their cathodes are all connected to the output terminal T11.
  • the anodes of the diodes D14 to D16 are all connected to the output terminal T12, and their cathodes are connected to the anodes of the diodes D11 to D13, respectively.
  • the rectifier 3 generates a DC voltage Vdc by full-wave rectifying the three-phase AC voltages Vu, Vv, and Vw supplied from the AC power supply 11.
  • the DC output voltage Vdc of the rectifier 3 is lower than the voltage 2VDT that is twice the target voltage VDT.
  • the diodes D11 to D16 of the rectifier 3 are maintained in the off state, and DC power is not supplied from the rectifier 3 to the load 13.
  • the converter 2 breaks down and the DC output voltage VDC decreases to the DC output voltage Vdc of the rectifier 3, two of the diodes D11 to D16 are sequentially synchronized with the three-phase AC voltages Vu, Vv, and Vw. The DC power is supplied from the rectifier 3 to the load 13.
  • the bidirectional chopper 4 is connected between the output terminals T11 and T12 and the battery terminal T4 and controlled by the control device 5.
  • the bidirectional chopper 4 stores the DC power supplied from the converter 2 (or the rectifier 3) in the battery 12 when the AC power supply 11 is healthy, and supplies the DC power of the battery 12 to the load 13 when the AC power supply 11 fails. .
  • the control device 5 controls the bidirectional chopper 4 so that the voltage VB between the terminals of the battery 12 becomes the target battery voltage VBT when the AC power supply 11 is healthy, and between the terminals of the capacitors C11 and C12 during a power failure of the AC power supply 11.
  • the bidirectional chopper 4 is controlled so that the sum of the voltages VD1 and VD2 (VD1 + VD2) becomes a voltage 2VDT that is twice the target voltage VDT. 2VDT> VBT.
  • the bidirectional chopper 4 may be connected to the output nodes N4 to N6.
  • the control device 5 controls the bidirectional chopper 4 so that the voltage VB between the terminals of the battery 12 becomes the target battery voltage VBT when the AC power supply 11 is healthy, and the capacitors C11 and C12 during the power failure of the AC power supply 11.
  • the bidirectional chopper 4 is controlled so that each of the inter-terminal voltages VD1 and VD2 becomes the target voltage VDT.
  • the converter 2 fails when the AC power supply 11 is healthy, the three-phase AC power supplied from the AC power supply 11 is converted into DC power by the rectifier 3.
  • the DC power generated by the rectifier 3 is supplied to the load 13 and is stored in the battery 12 by the bidirectional chopper 4. Therefore, even if the converter 2 fails when the AC power supply 11 is healthy, the operation of the load 13 can be continued.
  • the operation of the converter 2 is stopped, the diodes D11 to D16 of the rectifier 3 are maintained in the OFF state, and the DC power of the battery 12 is supplied to the load 13 by the bidirectional chopper 4. Therefore, the operation of the load 13 can be continued during the period in which the DC power is stored in the battery 12.
  • the AC power supply 11 converts the rectifier 3 and the converter.
  • a loop current IL flows through the AC power supply 11 via the filter 2 and the filter 1 or vice versa, resulting in loss.
  • the IGBT Q1 when the IGBT Q1 is turned on in a period in which the AC voltage Vw is higher than the AC voltage Vu, the AC power is supplied from the W phase terminal of the AC power supply 11 through the input terminal T3, the diode D13, the IGBT Q1, the reactor L1, and the input terminal T1.
  • the loop current IL flows to the U-phase terminal of the power supply 11.
  • FIG. 4 is a block diagram illustrating a configuration of a portion of the control device 5 that controls the converter 2 to discharge the capacitors C11 and C12.
  • the control device 5 includes a line voltage detection unit 21, a comparison unit 22, and a control unit 23.
  • the line voltage detector 21 detects the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv based on the three-phase AC voltages Vu, Vv, Vw supplied from the AC power supply 11.
  • the line voltages Vuv and Vuw are U-phase voltages viewed from the V-phase and the W-phase, respectively.
  • the line voltages Vvw and Vvu are V-phase voltages as viewed from the W-phase and the U-phase, respectively.
  • the line voltages Vwu and Vwv are W-phase voltages as viewed from the U-phase and the V-phase, respectively.
  • FIG. 5 is a waveform diagram showing line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv.
  • the effective value of the line voltage is displayed as 100%.
  • Each of the three-phase AC voltages Vu, Vv, Vw changes in a sine wave shape at 60 Hz, and the phases of the three-phase AC voltages Vu, Vv, Vw are shifted by 120 degrees. Therefore, each of the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv changes in a sine wave shape at 60 Hz, and the phases of the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv are shifted by 60 degrees. .
  • the comparison unit 22 determines whether or not the IGBTs Q1 to Q6 can be turned on without flowing the loop current IL based on the line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv. Then, signals A1 to A6 indicating the determination results are output. Signals A1 to A6 are set to the “H” level of the activation level when IGBTs Q1 to Q6 may be turned on, respectively. The signals A1 to A6 are set to the “L” level of the inactivation level when the IGBTs Q1 to Q6 must not be turned on, respectively.
  • FIG. 6 is a circuit diagram showing a configuration of the comparison unit 22.
  • the comparison unit 22 includes comparators 31 to 42 and AND gates 51 to 56.
  • the inverting input terminals ( ⁇ terminals) of the comparators 31 to 42 receive line voltages Vvu, Vwu, Vuv, Vwv, Vvw, Vuw, Vuv, Vuw, Vvu, Vvw, Vwv, Vwu, respectively.
  • Both the non-inverting input terminals (+ terminals) of the comparators 31 to 42 receive 0V.
  • the output signals ⁇ 31 to ⁇ 42 of the comparators 31 to 42 are “H” when the line voltages Vvu, Vwu, Vuv, Vwv, Vvw, Vuw, Vuv, Vuv, Vvu, Vvw, Vwv, Vwu are negative voltages, respectively. It becomes the “L” level when the line voltages Vvu, Vwu, Vuv, Vwv, Vvw, Vuw, Vuv, Vuw, Vvu, Vvw, Vwv, Vwu are positive voltages, respectively.
  • the output signals ⁇ 31, ⁇ 33, ⁇ 35, ⁇ 37, ⁇ 39, and ⁇ 41 of the comparators 31, 33, 35, 37, 39, and 41 are respectively supplied to one input nodes of the AND gates 51 to 56, and the comparators 32, 34, 36,
  • the output signals ⁇ 32, ⁇ 34, ⁇ 36, ⁇ 38, ⁇ 40, and ⁇ 42 of 38, 40, and 42 are applied to the other input nodes of the AND gates 51 to 56, respectively.
  • the AND gates 51 to 56 output signals A1 to A6, respectively.
  • FIG. 2 illustrates that the loop current IL flows when the IGBT Q1 is turned on in a period in which the AC voltage Vu is lower than the AC voltages Vv and Vw.
  • the loop current IL does not flow. Therefore, a period in which AC voltage Vu is higher than AC voltages Vv and Vw, that is, period TA in which line voltages Vvu and Vwu are both negative as shown in FIG. 7, is a period in which IGBT Q1 may be turned on. .
  • the output signal ⁇ 31 of the comparator 31 becomes “H” level during the period when the line voltage Vvu is a negative voltage, and becomes “L” level when the line voltage Vvu is a positive voltage.
  • the output signal ⁇ 32 of the comparator 32 becomes “H” level during a period when the line voltage Vwu is a negative voltage, and becomes “L” level when the line voltage Vwu is a positive voltage.
  • the output signal A1 of the AND gate 51 becomes “H” level during a period when both the signals ⁇ 31 and ⁇ 32 are at “H” level, that is, during a period when the line voltages Vvu and Vwu are both negative voltages. Therefore, a period in which signal A1 is at “H” level is a period in which IGBT Q1 may be turned on.
  • the period during which the line voltages Vuv and Vwv are both negative and the signal A2 is at the “H” level is a period during which the IGBT Q2 may be turned on.
  • the period during which the line voltages Vvw and Vuw are both negative voltages and the signal A3 is at the “H” level is a period during which the IGBT Q3 may be turned on.
  • Comparators 31, 32 and AND gate 51 are provided corresponding to IGBT Q1, compare the levels of three-phase AC voltages Vu, Vv, Vw, and AC voltage Vu corresponding to corresponding IGBT Q1 is the other two AC voltages.
  • the first comparison circuit 22a is configured to allow the corresponding IGBT Q1 to be turned on by setting the signal A1 to the “H” level.
  • Comparators 33 and 34 and AND gate 52 are provided corresponding to IGBT Q2, compare the levels of three-phase AC voltages Vu, Vv, and Vw, and AC voltage Vv corresponding to corresponding IGBT Q2 is the other two AC voltages.
  • the second comparison circuit 22b is configured to allow the corresponding IGBT Q2 to be turned on by setting the signal A2 to the “H” level.
  • Comparators 35 and 36 and AND gate 53 are provided corresponding to IGBT Q3, compare the levels of three-phase AC voltages Vu, Vv, and Vw, and AC voltage Vw corresponding to corresponding IGBT Q3 is the other two AC voltages.
  • the signal A3 is set to the “H” level, and the third comparison circuit 22c that permits the corresponding IGBT Q3 to be turned on is configured.
  • the output signal ⁇ 39 of the comparator 39 becomes “H” level when the line voltage Vvu is a negative voltage, and becomes “L” level when the line voltage Vvu is a positive voltage.
  • the output signal ⁇ 40 of the comparator 40 becomes “H” level during a period when the line voltage Vvw is a negative voltage, and becomes “L” level when the line voltage Vvw is a positive voltage.
  • the output signal A5 of the AND gate 55 becomes “H” level during a period when both the signals ⁇ 39 and ⁇ 40 are at “H” level, that is, during a period when the line voltages Vvu and Vvw are both negative voltages. Therefore, a period in which signal A5 is at “H” level is a period in which IGBT Q5 may be turned on.
  • the period during which the line voltages Vuv and Vuw are both negative and the signal A4 is at the “H” level is a period during which the IGBT Q4 may be turned on.
  • the period during which the line voltages Vwv and Vwu are both negative voltages and the signal A6 is at the “H” level is a period during which the IGBT Q6 may be turned on.
  • the comparators 37 and 38 and the AND gate 54 are provided corresponding to the IGBT Q4, compare the levels of the three-phase AC voltages Vu, Vv, and Vw, and the AC voltage Vu corresponding to the corresponding IGBT Q4 is the other two AC voltages.
  • the signal A4 is set to the “H” level to constitute a fourth comparison circuit 22d that permits the corresponding IGBT Q4 to be turned on.
  • Comparators 39, 40 and AND gate 55 are provided corresponding to IGBT Q5, compare the levels of three-phase AC voltages Vu, Vv, Vw, and AC voltage Vv corresponding to corresponding IGBT Q5 is the other two AC voltages.
  • a fifth comparison circuit 22e is configured that allows the corresponding IGBT Q5 to be turned on by setting the signal A5 to the “H” level.
  • Comparators 41 and 42 and AND gate 56 are provided corresponding to IGBT Q6, compare the levels of three-phase AC voltages Vu, Vv and Vw, and AC voltage Vw corresponding to corresponding IGBT Q6 is the other two AC voltages.
  • the sixth comparison circuit 22f is configured to allow the signal A6 to be set to the “H” level and to turn on the corresponding IGBT Q6.
  • FIG. 8A and 8B are time charts showing periods TA and TB during which the IGBTs Q1 and Q5 may be turned on.
  • a period TA in which the line voltages Vvu and Vwu are both negative is a period during which the IGBT Q1 may be turned on.
  • a period TB in which the line voltages Vvu and Vvw are both negative is a period during which the IGBT Q5 may be turned on.
  • the period TC in which the period TA and the period TB overlap is a period in which both the IGBTs Q1 and Q5 may be turned on simultaneously.
  • 9A to 9F are time charts showing the waveforms of the signals A1 to A6.
  • the frequency of each of the signals A1 to A6 is the same as the frequency of each of the three-phase AC voltages Vu, Vv, Vw.
  • Each of the signals A1 to A6 is at “H” level by 120 degrees out of 360 degrees, and the remaining 240 degrees are at “L” level.
  • the phases of the signals A1 to A3 are shifted by 120 degrees.
  • the phases of the signals A4 to A6 are shifted by 120 degrees.
  • the phases of the signals A1 to A3 are 180 degrees ahead of the phases of the signals A4 to A6.
  • any one of the signals A1 to A3 and any one of the signals A4 to A6 are simultaneously at the “H” level.
  • Signals A1 and A4, signals A2 and A5, and signals A3 and A6 do not simultaneously become “H” level. Therefore, IGBTs Q1 and Q4, IGBTs Q2 and Q5, and IGBTs Q3 and Q6 are not turned on at the same time.
  • control unit 23 generates gate signals Q1-Q6 for turning on and off IGBTs Q1-Q6 based on signals A1-A6 and inter-terminal voltages VD1, VD2 of capacitors C11, C12. .
  • FIG. 10 is a circuit block diagram showing the configuration of the control unit 23.
  • the control unit 23 includes voltage detectors 61 and 62, a target voltage generator 63, subtracters 64 and 65, duty ratio setting units 66 and 67, an oscillator 68, signal generation units 69 and 70, and an AND gate 71. Includes ⁇ 76.
  • the voltage detector 61 detects an instantaneous value of the inter-terminal voltage VD1 of the capacitor C11 and outputs a signal VD1f indicating the detected value.
  • the voltage detector 62 detects an instantaneous value of the inter-terminal voltage VD2 of the capacitor C12 and outputs a signal VD2f indicating the detected value.
  • the target voltage generator 63 generates a target voltage VDT.
  • Duty ratio setting unit 66 multiplies deviation ⁇ VD1 by a gain to generate duty ratio setting signal DS1.
  • the duty ratio setting unit 67 generates a duty ratio setting signal DS2 by multiplying the deviation ⁇ VD2 by a gain.
  • Duty ratio setting signals DS1 and DS2 are applied to signal generators 69 and 70, respectively.
  • the oscillator 68 generates a clock signal CLKA having a frequency that is an integral multiple (for example, six times) of the frequency of the three-phase AC voltages Vu, Vv, and Vw in synchronization with the three-phase AC voltages Vu, Vv, and Vw.
  • Clock signal CLKA is applied to signal generators 69 and 70.
  • the signal generator 69 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS1 to generate the clock signal CLK1.
  • the greater the deviation ⁇ VD1 the greater the duty ratio of the clock signal CLK1.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS2 to generate the clock signal CLK2.
  • the greater the deviation ⁇ VD2 the greater the duty ratio of the clock signal CLK2.
  • One input node of AND gates 71 to 73 receives clock signal CLK1, and the other input node thereof receives signals A1 to A3.
  • the output signals of the AND gates 71 to 73 are gate signals G1 to G3, respectively.
  • Gate signals G1-G3 are applied to the gates of IGBTs Q1-Q3, respectively. When the gate signals G1 to G3 are at “H” level, the IGBTs Q1 to Q3 are turned on, respectively. When the gate signals G1 to G3 are at "L” level, the IGBTs Q1 to Q3 are turned off, respectively.
  • One input nodes of AND gates 74 to 76 receive clock signal CLK2, and the other input nodes thereof receive signals A4 to A6, respectively.
  • the output signals of the AND gates 74 to 76 are gate signals G4 to G6, respectively.
  • Gate signals G4 to G6 are applied to the gates of IGBTs Q4 to Q6, respectively. When gate signals G4 to G6 are at “H” level, IGBTs Q4 to Q6 are turned on, respectively. When gate signals G4 to G6 are at “L” level, IGBTs Q4 to Q6 are turned off, respectively.
  • FIGS. 11A to 11C are time charts showing waveforms of the clock signal CLK1, the signal A1, and the gate signal G1.
  • Clock signal CLK1 has a frequency that is an integral multiple (for example, six times) of the frequency of three-phase AC voltages Vu, Vv, and Vw.
  • the clock signal CLK1 and the signal A1 are synchronized.
  • FIG. 11A shows a case where the duty ratio, which is the ratio between the time during which the clock signal CLK1 is set to the “H” level and one cycle of the clock signal CLK1, is 50%.
  • the clock signal CLK1 passes through the AND gate 71 (FIG. 10) and becomes the gate signal G1.
  • the gate signal G1 that is the output signal of the AND gate 71 is fixed at the “L” level. Therefore, IGBTQ1 is turned on and off while signal A1 is at "H” level, and IGBTQ1 is kept off during a period when signal A1 is at "L” level.
  • line voltages Vuv, Vuw, Vvw, Vvu, Vwu, Vwv are detected by the line voltage detector 21 (FIG. 4), and the loop current IL is supplied by the comparator 22 (FIG. 4) based on the detection result.
  • signals A1 to A6 (FIGS. 9A to 9F) indicating whether or not IGBTs Q1 to Q6 can be turned on are generated.
  • Control unit 23 (FIG. 4) controls converter 2 by generating gate signals G1 to G6 based on signals A1 to A6 and inter-terminal voltages VD1 and VD2 of capacitors C11 and C12.
  • the voltage detectors 61 and 62 detect the voltages VD1 and VD2 between the capacitors C11 and C12, and the target voltage generator 63 generates the target voltage VDT.
  • Deviations ⁇ VD1 and ⁇ VD2 between the output signals VD1f and VD2f of the voltage detectors 61 and 62 and the target voltage VDT are generated by the subtractors 64 and 65, respectively.
  • Duty ratio setting units 66 and 67 generate duty ratio setting signals DS1 and DS2 having values corresponding to deviations ⁇ VD1 and VD2.
  • the signal generator 69 adjusts the duty ratio of the clock signal CLKA generated by the oscillator 68 based on the duty ratio setting signal DS1 to generate the clock signal CLK1.
  • the clock signal CLK1 passes through the AND gates 71 to 73 to become gate signals G1 to G3.
  • gate signals G1-G3 are set to “H” level, IGBTs Q1-Q3 (FIG. 1) are turned on, respectively.
  • IGBT Q1 is turned on, a current flows from the positive electrode of capacitor C11 to IGBT A, reactor L1, and capacitor C1 through the negative electrode (node N6) of capacitor C11, and voltage VD1 between terminals of capacitor C11 slightly decreases.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS2 to generate the clock signal CLK2.
  • the clock signal CLK2 passes through the AND gates 74 to 76 to become gate signals G4 to G6.
  • gate signals G4 to G6 are set to “H” level, IGBTs Q4 to Q6 (FIG. 1) are turned on, respectively.
  • IGBT Q5 when IGBT Q5 is turned on, current flows from the positive electrode (node N6) of capacitor C12 to the negative electrode of capacitor C12 via capacitor C2, reactor L2, and IGBT Q5, and voltage VD2 between terminals of capacitor C12 slightly decreases.
  • the duty ratio setting units 66 and 67 and the signal generation units 69 and 70 cause the clock signals CLK1 and CLK2
  • the duty ratio is set to zero.
  • the gate signals G1 to G6 are set to the “L” level, the IGBTs Q1 to Q6 are turned off, and the discharge of the capacitors C11 and C12 is stopped.
  • the IGBTs Q7 and Q8 (FIG. 1) of the switches S1 to S3 are maintained in the off state.
  • FIG. 12 is a circuit block diagram showing a part of the control device 5 (FIG. 1) for controlling the converter 2 to charge the capacitors C11 and C12.
  • control device 5 includes subtractors 81 and 82, duty ratio setting units 83 and 84, oscillators 85 and 88, signal generation units 86 and 87, an inverter 89, and AND gates 90 and 91.
  • the duty ratio setting unit 83 generates a duty ratio setting signal DS1A by multiplying the deviation ⁇ VD1A by a gain.
  • Duty ratio setting unit 84 multiplies deviation ⁇ VD2A by a gain to generate duty ratio setting signal DS2A.
  • Duty ratio setting signals DS1A and DS2A are applied to signal generators 86 and 87, respectively.
  • the oscillator 85 generates a clock signal CLKB having a frequency that is an integral multiple of the frequency of the three-phase AC voltages Vu, Vv, Vw (for example, eight times) in synchronization with the three-phase AC voltages Vu, Vv, Vw.
  • Clock signal CLKB is applied to signal generators 86 and 87.
  • the signal generator 86 adjusts the duty ratio of the clock signal CLKB based on the duty ratio setting signal DS1A to generate the clock signal CLK1B.
  • the duty ratio of the clock signal CLK1B increases as the deviation ⁇ VD1A increases.
  • the signal generator 87 adjusts the duty ratio of the clock signal CLKB based on the duty ratio setting signal DS2A to generate the clock signal CLK2B. As the deviation ⁇ VD2A increases, the duty ratio of the clock signal CLK2B increases.
  • the oscillator 88 generates a clock signal CLKC having a frequency that is an even multiple (for example, four times) the frequency of the clock signal CLKB in synchronization with the clock signal CLKB.
  • Inverter 89 generates an inverted signal / CLKC of clock signal CLKC.
  • One input node of AND gate 90 receives clock signal CLK1B, and the other input node receives clock signal CLKC.
  • One input node of AND gate 91 receives clock signal CLK2B, and the other input node receives clock signal / CLKC.
  • Output signals of the AND gates 90 and 91 are gate signals GA and GB, respectively.
  • Gate signal GA is applied to the gates of IGBTs Q7 (FIG. 1) of switches S1 to S3.
  • Gate signal GB is applied to the gates of IGBTs Q8 (FIG. 1) of switches S1 to S3.
  • the IGBTs Q7 of the switches S1 to S3 are turned on.
  • any one of the diodes D1 to D3, which corresponds to the highest one of the three-phase AC voltages Vu, Vv, and Vw, is turned on, and one of the switches S1 to S3 is turned on.
  • Any one of the switches corresponding to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw is turned on, and the capacitor C11 is charged.
  • the gate signal GA is at “L” level
  • the IGBTs Q7 of the switches S1 to S3 are turned off, and charging of the capacitor C11 is stopped.
  • the IGBTs Q8 of the switches S1 to S3 are turned on.
  • the diode D7 of any one of the switches S1 to S3 and corresponding to the highest voltage among the three-phase AC voltages Vu, Vv, and Vw is turned on, and the diodes D4 to D6 are turned on.
  • the diode corresponding to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw is turned on, and the capacitor C12 is charged.
  • IGBTs Q8 of switches S1 to S3 are turned off, and charging of capacitor C12 is stopped.
  • FIGS. 13A and 13B show a case where the duty ratios of the clock signals CLK1B and CLK2B are both 50%.
  • Clock signal CLKC is synchronized with clock signal CLKB, and has a frequency that is an even number (for example, four times) the frequency of clock signal CLKB.
  • Clock signal / CLKC is an inverted signal of clock signal CLKC.
  • the clock signal CLK1B passes through the AND gate 90 (FIG. 12) and becomes the gate signal GA.
  • the gate signal GA that is an output signal of the AND gate 90 is fixed at “L” level. Therefore, IGBT Q7 is turned on and off during a period when clock signal CLKC is at “H” level, and IGBT Q7 is maintained in an off state during a period when clock signal CLKC is at "L” level.
  • the clock signal CLK2B passes through the AND gate 91 (FIG. 12) and becomes the gate signal GB.
  • the gate signal GB that is the output signal of the AND gate 91 is fixed at the “L” level. Therefore, IGBT Q8 is turned on and off during a period in which clock signal CLKC is at "L” level, and IGBT Q8 is maintained in an off state during a period in which clock signal CLKC is at "H” level.
  • the voltage detectors 61 and 62 detect the inter-terminal voltages VD1 and VD2 of the capacitors C11 and C12, and the target voltage generator 63 (FIG. 10) generates the target voltage VDT. Deviations ⁇ VD1A and VDT2A between the target voltage VDT and the output signals VD1f and VD2f of the voltage detectors 61 and 62 are generated by subtracters 81 and 82 (FIG. 12).
  • the duty ratio setting signals having values corresponding to the deviations ⁇ VD1A and VDT2A are obtained by the duty ratio setting units 86 and 87 (FIG. 12). DS1A and DS2A are generated.
  • the signal generator 86 (FIG. 12) adjusts the duty ratio of the clock signal CLKB generated by the oscillator 85 (FIG. 12) based on the duty ratio setting signal DS1A to generate the clock signal CLK1B.
  • the signal generator 87 adjusts the duty ratio of the clock signal CLKB based on the duty ratio setting signal DS2A to generate the clock signal CLK2B.
  • any one of the diodes D1 to D3, which corresponds to the highest voltage among the three-phase AC voltages Vu, Vv, and Vw, is turned on.
  • Any one of the switches S1 to S3, which corresponds to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw, is turned on, and the capacitor C11 is charged.
  • any one of the switches S1 to S3 When the IGBT Q8 of the switches S1 to S3 is turned on, any one of the switches S1 to S3, and the diode D7 of the switch corresponding to the highest voltage among the three-phase AC voltages Vu, Vv, Vw is turned on. At the same time, any one of the diodes D4 to D6, which corresponds to the lowest voltage among the three-phase AC voltages Vu, Vv, and Vw, is turned on, and the capacitor C12 is charged.
  • the duty ratio setting units 83 and 84 and the signal generation units 86 and 87 cause the clock signals CLK1B and CLK2B.
  • the duty ratio is set to zero.
  • the gate signals GA and GB are set to the “L” level, the IGBTs Q7 and Q8 of the switches S1 to S3 are turned off, and the charging of the capacitors C11 and C12 is stopped.
  • IGBTs Q1 to Q6 (FIG. 1) of converter 2 are maintained in the off state.
  • each of the IGBTs Q1 to Q6 when discharging the capacitors C11 and C12, each of the IGBTs Q1 to Q6 is turned on and off during a period in which the loop current IL does not flow even if the IGBTs Q1 to Q6 are turned on.
  • IGBTs Q1 to Q6 When charging capacitors C11 and C12, IGBTs Q1 to Q6 are maintained in an off state, and IGBTs Q7 and Q8 of switches S1 to S3 are turned on and off, respectively. Therefore, it is possible to prevent the loss due to the loop current IL flowing.
  • the cost of the apparatus can be reduced as compared with the case where the loop current IL is blocked using a transformer.
  • FIG. 14 is a circuit block diagram showing a main part of the uninterruptible power supply according to Embodiment 2 of the present invention, and is a diagram compared with FIG. Referring to FIG. 14, this uninterruptible power supply is different from the uninterruptible power supply according to Embodiment 1 in that control unit 23 is replaced with control unit 95. Control unit 95 simultaneously turns on one of IGBTs Q1 to Q3 and one of IGBTs Q4 to Q6 to discharge capacitors C11 and C12.
  • the control unit 95 includes voltage detectors 61 and 62, an adder 96, a target voltage generator 97, a subtractor 65, a duty ratio setting unit 67, an oscillator 68, a signal generation unit 70, AND gates 101 to 106, and a gate circuit 107. including.
  • the voltage detector 61 detects an instantaneous value of the inter-terminal voltage VD1 of the capacitor C11 and outputs a signal VD1f indicating the detected value.
  • the voltage detector 62 detects an instantaneous value of the inter-terminal voltage VD2 of the capacitor C12 and outputs a signal VD2f indicating the detected value.
  • the adder 96 adds the signal VD1f and the signal VD2f to generate a signal VD3f.
  • the target voltage generator 97 generates a target voltage 2VDT.
  • the duty ratio setting unit 67 generates a duty ratio setting signal DS3 by multiplying the deviation ⁇ VD3 by a gain.
  • the oscillator 68 generates a clock signal CLKA having a frequency that is an integral multiple (for example, six times) the frequency of the three-phase AC voltages Vu, Vv, and Vw in synchronization with the three-phase AC voltages Vu, Vv, and Vw.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA based on the duty ratio setting signal DS3 to generate the clock signal CLK3. The greater the deviation ⁇ VD3, the greater the duty ratio of the clock signal CLK3.
  • the AND gate 101 generates a logical product signal A15 of the signals A1 and A5.
  • the AND gate 102 generates a logical product signal A16 of the signals A1 and A6.
  • the AND gate 103 generates a logical product signal A26 of the signals A2 and A6.
  • the AND gate 104 generates a logical product signal A24 of the signals A2 and A4.
  • the AND gate 105 generates a logical product signal A34 of the signals A3 and A4.
  • the AND gate 106 generates a logical product signal A35 of the signals A3 and A5.
  • FIGS. 15A to 15F are time charts showing waveforms of the signals A15, A16, A26, A24, A34, and A35, and are compared with FIGS. 9A to 9F.
  • the frequencies of the signals A15, A16, A26, A24, A34, and A35 are the frequencies of the signals A1 to A6, that is, the three-phase AC voltages Vu, Vv, and Vw, respectively. Is the same frequency.
  • Each of the signals A15, A16, A26, A24, A34, A35 becomes “H” level by 60 degrees out of 360 degrees, and the remaining 300 degrees becomes “L” level.
  • the phases of the signals A15, A16, A26, A24, A34, A35 are shifted by 60 degrees. Any one of the signals A15, A16, A26, A24, A34, and A35 is set to the “H” level.
  • signal A1 When signal A1 is at “H” level, it is permitted to turn on IGBTQ1, and when signal A5 is at “H” level, it is permitted to turn on IGBTQ5, so that signal A15 is at “H” level. In some cases, it is permitted to turn on both IGBTs Q1 and Q5.
  • signal A16 when the signal A16 is at “H” level, it is permitted to turn on both of the IGBTs Q1 and Q6.
  • signal A26 When signal A26 is at “H” level, it is permitted to turn on both IGBTs Q2 and Q6.
  • signal A24 When signal A24 is at “H” level, it is permitted to turn on both IGBTs Q2 and Q4.
  • signal A34 When signal A34 is at “H” level, it is permitted to turn on both IGBTs Q3 and Q4.
  • signal A35 When signal A35 is at “H” level, it is permitted to turn on both IGBTs Q3 and Q5. It is not permitted to turn on more than two IGBTs simultaneously.
  • gate circuit 107 includes an input node N10 that receives clock signal CLK3 from signal generation unit 70, and output nodes N11 to N16 for outputting gate signals G1 to G6, respectively.
  • the gate circuit 107 passes the clock signal CLK3 to any two of the six output nodes N11 to N16 in response to the signals A15, A16, A26, A24, A34, and A35.
  • clock signal CLK3 passes through output nodes N11 and N15 to become gate signals G1 and G5.
  • signal A16 is at “H” level
  • clock signal CLK3 passes through output nodes N11 and N16 to become gate signals G1 and G6.
  • signal A26 is at “H” level
  • clock signal CLK3 passes through output nodes N12 and N16 to become gate signals G2 and G6.
  • clock signal CLK3 passes through the output nodes N12 and N14 to become gate signals G2 and G4.
  • signal A34 is at "H” level
  • clock signal CLK3 passes through output nodes N13 and N14 to become gate signals G3 and G4.
  • signal A35 is at “H” level
  • clock signal CLK3 passes through output nodes N13 and N15 to become gate signals G3 and G5.
  • FIGS. 16A to 16D are time charts showing waveforms of the clock signal CLK3, the signal A15, and the gate signals G1 and G5, which are compared with FIGS. 11A to 11C.
  • Clock signal CLK3 has a frequency that is an integral multiple (for example, six times) of the frequency of three-phase AC voltages Vu, Vv, and Vw.
  • the clock signal CLK3 and the signal A15 are synchronized.
  • FIG. 16A shows a case where the duty ratio, which is the ratio between the time during which the clock signal CLK3 is set to the “H” level and one cycle of the clock signal CLK3, is 50%.
  • the clock signal CLK3 passes through the gate circuit 107 (FIG. 14) and becomes the gate signals G1 and G5.
  • the gate signals G1 and G5 are both fixed at the “L” level. Therefore, IGBTs Q1 and Q5 are simultaneously turned on and off during a period in which signal A15 is at “H” level, and IGBTs Q1 and Q5 are maintained in an off state during a period in which signal A15 is at “L” level.
  • line voltages Vuv, Vuw, Vvw, Vvu, Vwu, and Vwv are detected by the line voltage detector 21 (FIG. 4), and a loop current IL is supplied by the comparator 22 (FIG. 4) based on the detection result.
  • signals A1 to A6 (FIGS. 9A to 9F) indicating whether or not IGBTs Q1 to Q6 can be turned on are generated.
  • the control unit 95 (FIG. 14) generates gate signals G1 to G6 based on the signals A1 to A6 and the inter-terminal voltages VD1 and VD2 of the capacitors C11 and C12.
  • the voltage detectors 61 and 62 detect the voltages VD1 and VD2 between the capacitors C11 and C12, and the adder 96 adds the output signals VD1f and VD2f of the voltage detectors 61 and 62.
  • the signal VD3f VD1f + VD2f is generated, and the target voltage 2VDT is generated by the target voltage generator 97.
  • Deviation ⁇ VD3 between target voltage VDT and signal VD3f is generated by subtractor 65.
  • the duty ratio setting unit 67 generates a duty ratio setting signal DS3 having a value corresponding to the deviation ⁇ VD3.
  • the signal generator 70 adjusts the duty ratio of the clock signal CLKA generated by the oscillator 68 based on the duty ratio setting signal DS3 to generate the clock signal CLK3.
  • the clock signal CLK3 is supplied to the gate circuit 107.
  • the signals A15, A16, A26, A24, A34, A35 are generated by the AND gates 101-106 based on the signals A1-A6 from the comparison unit 22 (FIG. 4). Based on the signals A15, A16, A26, A24, A34, A35, the gate circuit 107 passes the clock signal CLK3 to any two output nodes of the six output nodes N11 to N16, thereby causing the gate signal G1. Generate G6.
  • the IGBTs Q1 to Q6 are turned on, respectively.
  • a current flows from the positive electrode of capacitor C11 to the negative electrode of capacitor C12 via IGBTQ1, reactor L1, capacitors C1, C2, reactor L2, and IGBTQ5, and between the terminals of capacitors C11 and C12.
  • the voltages VD1 and VD2 are slightly reduced.
  • the duty ratio of the clock signal CLK3 is set by the duty ratio setting unit 67 and the signal generation unit 70. Is set to zero. As a result, the gate signals G1 to G6 are set to the “L” level, the IGBTs Q1 to Q6 are turned off, and the discharge of the capacitors C11 and C12 is stopped.

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Abstract

無停電電源装置の制御装置(5)は、それぞれ第1~第6のIGBT(Q1~Q6)に対応して設けられ、各々が、三相交流電圧の高低の比較結果に基づいて、対応するIGBTをオンさせることを許可するか否かを示す信号(A1~A6)を出力する第1~第6の比較回路(22a~22f)と、第1または第2のコンデンサ(C11またはC12)の端子間電圧(VD1またはVD2)が目標電圧(VDT)よりも高い場合に、第1~第6の比較回路の出力信号に基づいて第1~第6のIGBTの各々をオンおよびオフさせ、第1または第2のコンデンサの端子間電圧を下降させる制御部(23)とを含む。

Description

電力変換装置
 この発明は電力変換装置に関し、特に、並列接続された整流器およびコンバータを備えた電力変換装置に関する。
 特開平8-251947号公報(特許文献1)には、交流電源と負荷の間に並列接続された整流器およびコンバータを備えた電力変換装置において、整流器およびコンバータのうちの少なくともいずれか一方と交流電源との間に変圧器を設けることにより、交流電源、整流器、およびコンバータにループ電流が流れることを防止する技術が開示されている。
特開平8-251947号公報
 しかし、従来の電力変換装置では、ループ電流が流れることを防止するために変圧器を設けるので、コスト高になるという問題があった。
 それゆえに、この発明の主たる目的は、ループ電流が流れることを防止することが可能で低価格の電力変換装置を提供することである。
 この発明に係る電力変換装置は、交流電源から供給される第1~第3の交流電圧に基づいて第1~第3の直流電圧を生成し、第1~第3の直流電圧をそれぞれ第1~第3の出力ノードに出力するコンバータと、第1および第2の出力ノード間に接続された第1のコンデンサと、第2および第3の出力ノード間に接続された第2のコンデンサと、第1および第2のコンデンサの端子間電圧の各々が目標電圧になるようにコンバータを制御する制御装置と、第1~第3の交流電圧を整流して第1および第3の出力ノード間に第4の直流電圧を出力する整流器とを備えたものである。
 コンバータは、それぞれ第1~第3の交流電圧に対応して設けられ、各々の第1の電極が第1の出力ノードに接続され、各々の第2の電極が対応する交流電圧を受ける第1~第3のトランジスタと、それぞれ第1~第3の交流電圧に対応して設けられ、各々の第1の電極が対応する交流電圧を受け、各々の第2の電極が第3の出力ノードに接続された第4~第6のトランジスタと、それぞれ第1~第6のトランジスに逆並列に接続された第1~第6のダイオードと、それぞれ第1~第3の交流電圧に対応して設けられ、各々の一方端子が対応する交流電圧を受け、各々の他方端子が第2の出力ノードに接続された第1~第3の交流スイッチとを含む。
 制御装置は、それぞれ第1~第3のトランジスタに対応して設けられ、各々が、第1~第3の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の2つの交流電圧よりも高い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第1~第3の比較回路と、それぞれ第4~第6のトランジスタに対応して設けられ、各々が、第1~第3の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の2つの交流電圧よりも低い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第4~第6の比較回路と、第1および第2のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧が目標電圧よりも高い場合には、第1~第6の比較回路の出力信号に基づいて第1~第6のトランジスタの各々をオンおよびオフさせ、第1および第2のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧を下降させる制御部とを含む。
 この発明に係る電力変換装置では、第1~第3の比較回路は、それぞれ第1~第3のトランジスタに対応して設けられ、対応するトランジスタに対応する交流電圧が他の2つの交流電圧よりも高い場合に、対応するトランジスタをオンさせることを許可する信号を出力する。第4~第6の比較回路は、それぞれ第4~第6のトランジスタに対応して設けられ、対応するトランジスタに対応する交流電圧が他の2つの交流電圧よりも低い場合に、対応するトランジスタをオンさせることを許可する信号を出力する。制御部は、第1または第2のコンデンサの端子間電圧が目標電圧よりも高い場合には、第1~第6の比較回路の出力信号に基づいて第1~第6のトランジスタの各々をオンおよびオフさせて、第1または第2のコンデンサの端子間電圧を下降させる。したがって、交流電源、整流器、およびコンバータにループ電流が流れることを防止することができる。また、変圧器を設置する必要がないので、装置の低価格化を図ることができる。
この発明の実施の形態1による無停電電源装置の構成を示す回路ブロック図である。 従来の問題点を説明するための回路ブロック図である。 従来の問題点を説明するための他の回路ブロック図である。 図1に示した制御装置のうちのコンバータを制御してコンデンサC11,C12を放電させる部分の構成を示すブロック図である。 図4に示した線間電圧の波形を示すタイムチャートである。 図4に示した比較部の構成を示す回路図である。 図6に示した比較部の動作を説明するためのタイムチャートである。 図6に示した比較部の動作を説明するための他のタイムチャートである。 図6に示した信号A1~A6の波形を示すタイムチャートである。 図4に示した制御部の構成を示す回路図である。 図10に示したクロック信号CLK1、信号A1、およびゲート信号G1の波形を示すタイムチャートである。 図1に示した制御装置のうちのコンバータを制御してコンデンサC11,C12を充電させる部分の構成を示すブロック図である。 図12に示したクロック信号およびゲート信号の波形を示すタイムチャートである。 この発明の実施の形態2による無停電電源装置の要部を示す回路ブロック図である。 図14に示した信号A15,A16,A26,A24,A34,A35の波形を示すタイムチャートである。 図14に示したクロック信号CLK3、信号A15、およびゲート信号G1,G5の波形を示すタイムチャートである。
 [実施の形態1]
 図1は、この発明の実施の形態1による無停電電源装置の構成を示す回路ブロック図である。図1において、この無停電電源装置は、入力端子T1~T3、バッテリ端子T4、出力端子T11,T12、フィルタ1、コンバータ2、コンデンサC11,C12、整流器3、双方向チョッパ4、および制御装置5を備える。
 入力端子T1~T3は、それぞれ交流電源11からU相交流電圧Vu(第1の交流電圧)、V相交流電圧Vv(第2の交流電圧)、およびW相交流電圧Vw(第3の交流電圧)を受ける。三相交流電圧Vu,Vv,Vwの各々は商用周波数を有し、三相交流電圧Vu,Vv,Vwの位相は120度ずつずれている。三相交流電圧Vu,Vv,Vwの瞬時値は、制御装置5によって検出される。
 バッテリ端子T4は、バッテリ12(電力貯蔵装置)に接続される。バッテリ12の端子間電圧VBの瞬時値は、制御装置5によって検出される。バッテリ12の代わりにコンデンサが接続されていても構わない。出力端子T11,T12間には、負荷13が接続される。負荷13は、無停電電源装置から供給される直流電力によって駆動される。
 フィルタ1は、コンデンサC1~C3およびリアクトルL1~L3を含む。コンデンサC1~C3の一方電極はそれぞれ入力端子T1~T3に接続され、それらの他方電極はともに中性点NPに接続される。中性点NPは、たとえば接地電圧を受ける。リアクトルL1~L3の一方端子はそれぞれ入力端子T1~T3に接続され、それらの他方端子はそれぞれコンバータ2の入力ノードN1~N3に接続される。
 フィルタ1は、低域通過フィルタであり、交流電源11からの商用周波数の電流をコンバータ2に通過させ、コンバータ2で発生するスイッチング周波数の電流が交流電源11側に流れることを防止する。
 コンバータ2は、IGBT(Insulated Gate Bipolar Transistor)Q1~Q6、ダイオードD1~D6、および交流スイッチS1~S3を含む。IGBTQ1~Q3のコレクタはともに出力ノードN4(第1の出力ノード)に接続され、それらのエミッタはそれぞれ入力ノードN1~N3に接続される。出力ノードN4には、正電圧(第1の直流電圧)が出力される。出力ノードN4は、出力端子T11に接続される。
 IGBTQ4~Q6のコレクタはそれぞれ入力ノードN1~N3に接続され、それらのエミッタはともに出力ノードN5(第3の出力ノード)に接続される。出力ノードN5には、負電圧(第3の直流電圧)が出力される。出力ノードN5は、出力端子T12に接続される。ダイオードD1~D6は、それぞれIGBTQ1~Q6に逆並列に接続される。IGBTQ1~Q6の各々のオンおよびオフは、制御装置5によって制御される。
 交流スイッチS1~S3の一方端子はそれぞれ入力ノードN1~N3に接続され、それらの他方端子はともに出力ノードN6(第2の出力ノード)に接続される。出力ノードN6には、中性点電圧(第2の直流電圧)が出力される。出力ノードN6は、たとえば中性点NPに接続される。
 交流スイッチS1~S3の各々は、IGBTQ7,Q8およびダイオードD7,D8を含む。IGBTQ7,Q8のコレクタは互いに接続され、IGBTQ7のエミッタは一方端子(対応する入力ノード)に接続され、IGBTQ8のエミッタは他方端子(ノードN6)に接続される。ダイオードD7,D8は、それぞれIGBTQ7,Q8に逆並列に接続される。スイッチS1~S3に属するIGBTQ7,Q8の各々のオンおよびオフは、制御装置5によって制御される。
 なお、スイッチS1~S3の各々において、IGBTQ7,Q8のエミッタが互いに接続され、IGBTQ8のコレクタが一方端子(対応する入力ノード)に接続され、IGBTQ7のコレクタが他方端子(ノードN6)に接続され、ダイオードD7,D8がそれぞれIGBTQ7,Q8に逆並列に接続されていてもよい。
 コンバータ2は、制御装置5によって制御される。交流電源11から三相交流電力が正常に供給されている場合(交流電源11の健全時)には、コンバータ2は、交流電源11からフィルタ1を介して供給される三相交流電圧Vu,Vv,Vwに基づいて正電圧、負電圧、および中性点電圧を生成し、正電圧、負電圧、および中性点電圧をそれぞれ出力ノードN4~N6に出力する。交流電源11からの三相交流電力の供給が停止された場合(交流電源11の停電時)には、コンバータ2の運転は停止される。
 コンデンサC11は、コンバータ2の出力ノードN4,N6間に接続され、出力ノードN4,N6間の直流電圧VD1を平滑化する。コンデンサC12は、コンバータ2の出力ノードN6,N5間に接続され、出力ノードN6,N5間の直流電圧VD2を平滑化する。
 コンデンサC11の端子間電圧(ノードN4,N6間の直流電圧)VD1の瞬時値は、制御装置5によって検出される。コンデンサC12の端子間電圧(ノードN6,N5間の直流電圧)VD2の瞬時値は、制御装置5によって検出される。
 制御装置5は、三相交流電圧Vu,Vv,Vwに基づいて、交流電源11の停電が発生したか否かを判別する。たとえば、制御装置5は、三相交流電圧Vu,Vv,Vwのうちのいずれかの交流電圧が下限値よりも低下した場合に、交流電源11の停電が発生したと判別する。制御装置5は、三相交流電圧Vu,Vv,Vwがともに下限値よりも高い場合には、交流電源11は健全であると判別する。
 交流電源11の健全時には、制御装置5は、三相交流電圧Vu,Vv,Vwに基づいて、コンデンサC11の端子間電圧VD1が目標電圧VDTになり、かつコンデンサC12の端子間電圧VD2が目標電圧VDTになるようにコンバータ2を制御する。これにより、出力端子T11,T12間の直流電圧VDCが目標電圧VDTの2倍の電圧2VDTにされる。
 交流電源11の停電時には、制御装置5は、全てのIGBTQ1~Q8をオフさせてコンバータ2の運転を停止する。交流電源11の健全時にコンバータ2を運転する方法については、後で詳細に説明する。
 整流器3は、ダイオードD11~D16を含む。ダイオードD11~D13のアノードはそれぞれ入力端子T1~T3に接続され、それらのカソードはともに出力端子T11に接続される。ダイオードD14~D16のアノードはともに出力端子T12に接続され、それらのカソードはそれぞれダイオードD11~D13のアノードに接続される。整流器3は、交流電源11から供給される三相交流電圧Vu,Vv,Vwを全波整流して直流電圧Vdcを生成する。整流器3の直流出力電圧Vdcは、上記目標電圧VDTの2倍の電圧2VDTよりも低い。
 したがって、コンバータ2が正常に動作している場合には、整流器3のダイオードD11~D16はオフ状態に維持され、整流器3から負荷13に直流電力は供給されない。コンバータ2が故障して直流出力電圧VDCが整流器3の直流出力電圧Vdcまで低下した場合には、三相交流電圧Vu,Vv,Vwに同期してダイオードD11~D16のうちの2つのダイオードが順次オンし、整流器3から負荷13に直流電力が供給される。
 双方向チョッパ4は、出力端子T11,T12とバッテリ端子T4との間に接続され、制御装置5によって制御される。双方向チョッパ4は、交流電源11の健全時には、コンバータ2(または整流器3)から供給される直流電力をバッテリ12に蓄え、交流電源11の停電時には、バッテリ12の直流電力を負荷13に供給する。
 制御装置5は、交流電源11の健全時には、バッテリ12の端子間電圧VBが目標バッテリ電圧VBTになるように双方向チョッパ4を制御し、交流電源11の停電時には、コンデンサC11,C12の端子間電圧VD1,VD2の和の電圧(VD1+VD2)が目標電圧VDTの2倍の電圧2VDTになるように双方向チョッパ4を制御する。2VDT>VBTである。
 なお、双方向チョッパ4が出力ノードN4~N6に接続されていてもよい。この場合、制御装置5は、交流電源11の健全時には、バッテリ12の端子間電圧VBが目標バッテリ電圧VBTになるように双方向チョッパ4を制御し、交流電源11の停電時には、コンデンサC11,C12の端子間電圧VD1,VD2の各々が目標電圧VDTになるように双方向チョッパ4を制御する。
 次に、この無停電電源装置の動作について説明する。交流電源11の健全時には、交流電源11からフィルタ1を介してコンバータ2に三相交流電力が供給される。三相交流電力は、コンバータ2によって直流電力に変換されて負荷13に供給されるとともに、双方向チョッパ4によってバッテリ12に蓄えられる。負荷13は、コンバータ2から供給される直流電力によって駆動される。
 交流電源11の健全時においてコンバータ2が故障した場合には、交流電源11から供給される三相交流電力が整流器3によって直流電力に変換される。整流器3によって生成された直流電力は、負荷13に供給されるとともに、双方向チョッパ4によってバッテリ12に蓄えられる。したがって、交流電源11の健全時においてコンバータ2が故障した場合でも、負荷13の運転を継続することができる。
 交流電源11の停電時には、コンバータ2の運転は停止され、整流器3のダイオードD11~D16はオフ状態に維持され、バッテリ12の直流電力が双方向チョッパ4によって負荷13に供給される。したがって、バッテリ12に直流電力が蓄えられている期間は、負荷13の運転を継続することができる。
 さて、このような構成の無停電電源装置において、従来の無停電電源装置のように三相交流電圧Vu,Vv,Vwの高低に関係なくコンバータ2を運転すると、交流電源11から整流器3、コンバータ2およびフィルタ1を介して交流電源11に、あるいはその逆の経路にループ電流ILが流れ、損失が発生するという問題がある。
 たとえば、交流電圧Vvが交流電圧Vuよりも高い期間にIGBTQ1をオンさせると、図2に示すように、交流電源11のV相端子から入力端子T2、ダイオードD12、IGBTQ1、リアクトルL1、および入力端子T1を介して交流電源11のU相端子にループ電流ILが流れてしまう。
 同様に、交流電圧Vwが交流電圧Vuよりも高い期間にIGBTQ1がオンされると、交流電源11のW相端子から入力端子T3、ダイオードD13、IGBTQ1、リアクトルL1、および入力端子T1を介して交流電源11のU相端子にループ電流ILが流れてしまう。
 また、交流電圧Vvが交流電圧Vuよりも高い期間にIGBTQ5がオンされると、図3に示すように、交流電源11のV相端子から入力端子T2、リアクトルL2、IGBTQ5、ダイオードD14、および入力端子T1を介して交流電源11のU相端子にループ電流ILが流れてしまう。
 同様に、交流電圧Vvが交流電圧Vwよりも高い期間にIGBTQ5がオンされると、交流電源11のV相端子から入力端子T2、リアクトルL2、IGBTQ5、ダイオードD16、および入力端子T3を介して交流電源11のW相端子にループ電流ILが流れてしまう。本願発明は、この問題を解決するものである。
 図4は、制御装置5のうちのコンバータ2を制御してコンデンサC11,C12を放電させる部分の構成を示すブロック図である。図4において、制御装置5は、線間電圧検出部21、比較部22、および制御部23を含む。
 線間電圧検出部21は、交流電源11から供給される三相交流電圧Vu,Vv,Vwに基づいて線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvを検出する。線間電圧Vuv,Vuwは、それぞれV相およびW相から見たU相の電圧である。線間電圧Vvw,Vvuは、それぞれW相およびU相から見たV相の電圧である。線間電圧Vwu,Vwvは、それぞれU相およびV相から見たW相の電圧である。
 図5は、線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvを示す波形図である。図5では、線間電圧の実効値が100%と表示されている。三相交流電圧Vu,Vv,Vwの各々は60Hzで正弦波状に変化し、三相交流電圧Vu,Vv,Vwの位相は120度ずつずれている。したがって、線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvの各々は60Hzで正弦波状に変化し、線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvの位相は60度ずつずれている。
 図4に戻って、比較部22は、線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvに基づいて、ループ電流ILを流すことなくIGBTQ1~Q6をオンすることができるか否かを判定し、判定結果を示す信号A1~A6を出力する。信号A1~A6は、それぞれIGBTQ1~Q6をオン状態にしてもよい場合に活性化レベルの「H」レベルにされる。また信号A1~A6は、それぞれIGBTQ1~Q6をオン状態にしてはいけない場合に非活性化レベルの「L」レベルにされる。
 図6は、比較部22の構成を示す回路図である。図6において、比較部22は、比較器31~42およびANDゲート51~56を含む。比較器31~42の反転入力端子(-端子)は、それぞれ線間電圧Vvu,Vwu,Vuv,Vwv,Vvw,Vuw,Vuv,Vuw,Vvu,Vvw,Vwv,Vwuを受ける。比較器31~42の非反転入力端子(+端子)は、ともに0Vを受ける。
 比較器31~42の出力信号φ31~φ42は、それぞれ線間電圧Vvu,Vwu,Vuv,Vwv,Vvw,Vuw,Vuv,Vuw,Vvu,Vvw,Vwv,Vwuが負電圧である場合に「H」レベルとなり、それぞれ線間電圧Vvu,Vwu,Vuv,Vwv,Vvw,Vuw,Vuv,Vuw,Vvu,Vvw,Vwv,Vwuが正電圧である場合に「L」レベルとなる。
 比較器31,33,35,37,39,41の出力信号φ31,φ33,φ35,φ37,φ39,φ41はそれぞれANDゲート51~56の一方入力ノードに与えられ、比較器32,34,36,38,40,42の出力信号φ32,φ34,φ36,φ38,φ40,φ42はそれぞれANDゲート51~56の他方入力ノードに与えられる。ANDゲート51~56は、それぞれ信号A1~A6を出力する。
 図2では、交流電圧Vuが交流電圧Vv,Vwがよりも低い期間にIGBTQ1をオンさせるとループ電流ILが流れることを説明した。しかし、交流電圧Vuが交流電圧Vv,Vwよりも高い期間にIGBTQ1をオンさせるとループ電流ILが流れない。したがって、交流電圧Vuが交流電圧Vv,Vwよりも高い期間、すなわち、図7に示すように、線間電圧Vvu,Vwuがともに負電圧である期間TAがIGBTQ1をオンさせてもよい期間である。
 図6に戻って、比較器31の出力信号φ31は、線間電圧Vvuが負電圧である期間に「H」レベルとなり、線間電圧Vvuが正電圧である期間に「L」レベルとなる。比較器32の出力信号φ32は、線間電圧Vwuが負電圧である期間に「H」レベルとなり、線間電圧Vwuが正電圧である期間に「L」レベルとなる。
 ANDゲート51の出力信号A1は、信号φ31,φ32がともに「H」レベルである期間、すなわち線間電圧Vvu,Vwuがともに負電圧である期間に「H」レベルとなる。したがって、信号A1が「H」レベルである期間がIGBTQ1をオンさせてもよい期間である。
 同様に、線間電圧Vuv,Vwvがともに負電圧となり、信号A2が「H」レベルとなる期間がIGBTQ2をオンさせてもよい期間である。また、線間電圧Vvw,Vuwがともに負電圧となり、信号A3が「H」レベルとなる期間がIGBTQ3をオンさせてもよい期間である。
 比較器31,32およびANDゲート51は、IGBTQ1に対応して設けられ、三相交流電圧Vu,Vv,Vwの高低を比較し、対応するIGBTQ1に対応する交流電圧Vuが他の2つの交流電圧Vv,Vwよりも高い場合に、信号A1を「H」レベルにして、対応するIGBTQ1をオンさせることを許可する第1の比較回路22aを構成する。
 比較器33,34およびANDゲート52は、IGBTQ2に対応して設けられ、三相交流電圧Vu,Vv,Vwの高低を比較し、対応するIGBTQ2に対応する交流電圧Vvが他の2つの交流電圧Vu,Vwよりも高い場合に、信号A2を「H」レベルにして、対応するIGBTQ2をオンさせることを許可する第2の比較回路22bを構成する。
 比較器35,36およびANDゲート53は、IGBTQ3に対応して設けられ、三相交流電圧Vu,Vv,Vwの高低を比較し、対応するIGBTQ3に対応する交流電圧Vwが他の2つの交流電圧Vu,Vvよりも高い場合に、信号A3を「H」レベルにして、対応するIGBTQ3をオンさせることを許可する第3の比較回路22cを構成する。
 また図3では、交流電圧Vvが交流電圧Vu,Vwよりも高い期間にIGBTQ5をオンさせるとループ電流ILが流れることを説明した。しかし、交流電圧Vvが交流電圧Vu,Vwよりも低い期間にIGBTQ5をオンさせるとループ電流ILは流れない。したがって、交流電圧Vvが交流電圧Vu,Vwよりも低い期間、すなわち線間電圧Vvu,Vvwがともに負電圧である期間がIGBTQ5をオンさせてもよい期間である。
 図6に戻って、比較器39の出力信号φ39は、線間電圧Vvuが負電圧である期間に「H」レベルとなり、線間電圧Vvuが正電圧である期間に「L」レベルとなる。比較器40の出力信号φ40は、線間電圧Vvwが負電圧である期間に「H」レベルとなり、線間電圧Vvwが正電圧である期間に「L」レベルとなる。
 ANDゲート55の出力信号A5は、信号φ39,φ40がともに「H」レベルである期間、すなわち線間電圧Vvu,Vvwがともに負電圧である期間に「H」レベルとなる。したがって、信号A5が「H」レベルである期間がIGBTQ5をオンさせてもよい期間である。
 同様に、線間電圧Vuv,Vuwがともに負電圧となり、信号A4が「H」レベルとなる期間がIGBTQ4をオンさせてもよい期間である。また、線間電圧Vwv,Vwuがともに負電圧となり、信号A6が「H」レベルとなる期間がIGBTQ6をオンさせてもよい期間である。
 比較器37,38およびANDゲート54は、IGBTQ4に対応して設けられ、三相交流電圧Vu,Vv,Vwの高低を比較し、対応するIGBTQ4に対応する交流電圧Vuが他の2つの交流電圧Vv,Vwよりも低い場合に、信号A4を「H」レベルにして、対応するIGBTQ4をオンさせることを許可する第4の比較回路22dを構成する。
 比較器39,40およびANDゲート55は、IGBTQ5に対応して設けられ、三相交流電圧Vu,Vv,Vwの高低を比較し、対応するIGBTQ5に対応する交流電圧Vvが他の2つの交流電圧Vu,Vwよりも低い場合に、信号A5を「H」レベルにして、対応するIGBTQ5をオンさせることを許可する第5の比較回路22eを構成する。
 比較器41,42およびANDゲート56は、IGBTQ6に対応して設けられ、三相交流電圧Vu,Vv,Vwの高低を比較し、対応するIGBTQ6に対応する交流電圧Vwが他の2つの交流電圧Vu,Vvよりも低い場合に、信号A6を「H」レベルにして、対応するIGBTQ6をオンさせることを許可する第6の比較回路22fを構成する。
 図8(A),(B)は、IGBTQ1,Q5をオンさせてもよい期間TA,TBを示すタイムチャートである。図8(A)において、線間電圧Vvu,Vwuがともに負電圧となる期間TAがIGBTQ1をオンさせてもよい期間である。図8(B)において、線間電圧Vvu,Vvwがともに負電圧となる期間TBがIGBTQ5をオンさせてもよい期間である。期間TAと期間TBが重なっている期間TCは、IGBTQ1,Q5の両方を同時にオンさせてもよい期間である。
 図9(A)~(F)は、信号A1~A6の波形を示すタイムチャートである。信号A1~A6の各々の周波数は、三相交流電圧Vu,Vv,Vwの各々の周波数と同じである。信号A1~A6の各々は、360度のうちの120度だけ「H」レベルとなり、残りの240度は「L」レベルとなる。信号A1~A3の位相は120度ずつずれている。信号A4~A6の位相は120度ずつずれている。信号A1~A3の位相は、信号A4~A6の位相よりも180度進んでいる。
 信号A1~A3のうちのいずれか1つの信号と、信号A4~A6のうちのいずれか1つの信号とが同時に「H」レベルとなる。信号A1,A4、信号A2,A5、および信号A3,A6の各々が同時に「H」レベルになることはない。したがって、IGBTQ1とQ4、IGBTQ2とQ5、およびIGBTQ3とQ6の各々が同時にオンすることはない。
 図4に戻って、制御部23は、信号A1~A6とコンデンサC11,C12の端子間電圧VD1,VD2とに基づいて、IGBTQ1~Q6をオンおよびオフさせるためのゲート信号Q1~Q6を生成する。
 図10は、制御部23の構成を示す回路ブロック図である。図10において、制御部23は、電圧検出器61,62、目標電圧発生器63、減算器64,65、デューティ比設定部66,67、発振器68、信号発生部69,70、およびANDゲート71~76を含む。
 電圧検出器61は、コンデンサC11の端子間電圧VD1の瞬時値を検出し、検出値を示す信号VD1fを出力する。電圧検出器62は、コンデンサC12の端子間電圧VD2の瞬時値を検出し、検出値を示す信号VD2fを出力する。目標電圧発生器63は、目標電圧VDTを生成する。
 減算器64は、信号VD1fと目標電圧VDTの偏差ΔVD1=VD1f-VDTを求める。減算器65は、信号VD2fと目標電圧VDTの偏差ΔVD2=VD2f-VDTを求める。デューティ比設定部66は、偏差ΔVD1にゲインを乗じてデューティ比設定信号DS1を生成する。デューティ比設定部67は、偏差ΔVD2にゲインを乗じてデューティ比設定信号DS2を生成する。デューティ比設定信号DS1,DS2は、それぞれ信号発生部69,70に与えられる。
 発振器68は、三相交流電圧Vu,Vv,Vwに同期して、三相交流電圧Vu,Vv,Vwの周波数の整数倍(たとえば6倍)の周波数を有するクロック信号CLKAを生成する。クロック信号CLKAは、信号発生部69,70に与えられる。信号発生部69は、デューティ比設定信号DS1に基づき、クロック信号CLKAのデューティ比を調整してクロック信号CLK1を生成する。偏差ΔVD1が大きいほどクロック信号CLK1のデューティ比は大きくなる。信号発生部70は、デューティ比設定信号DS2に基づき、クロック信号CLKAのデューティ比を調整してクロック信号CLK2を生成する。偏差ΔVD2が大きいほどクロック信号CLK2のデューティ比は大きくなる。
 ANDゲート71~73の一方入力ノードはクロック信号CLK1を受け、それらの他方入力ノードはそれぞれ信号A1~A3を受ける。ANDゲート71~73の出力信号は、それぞれゲート信号G1~G3となる。ゲート信号G1~G3は、それぞれIGBTQ1~Q3のゲートに与えられる。ゲート信号G1~G3が「H」レベルである場合は、それぞれIGBTQ1~Q3がオンする。ゲート信号G1~G3が「L」レベルである場合は、それぞれIGBTQ1~Q3がオフする。
 ANDゲート74~76の一方入力ノードはクロック信号CLK2を受け、それらの他方入力ノードはそれぞれ信号A4~A6を受ける。ANDゲート74~76の出力信号は、それぞれゲート信号G4~G6となる。ゲート信号G4~G6は、それぞれIGBTQ4~Q6のゲートに与えられる。ゲート信号G4~G6が「H」レベルである場合は、それぞれIGBTQ4~Q6がオンする。ゲート信号G4~G6が「L」レベルである場合は、それぞれIGBTQ4~Q6がオフする。
 図11(A)~(C)は、クロック信号CLK1、信号A1、およびゲート信号G1の波形を示すタイムチャートである。クロック信号CLK1は、三相交流電圧Vu,Vv,Vwの周波数の整数倍(たとえば6倍)の周波数を有する。クロック信号CLK1と信号A1は、同期している。図11(A)では、クロック信号CLK1が「H」レベルにされている時間と、クロック信号CLK1の1周期との比であるデューティ比が50%である場合が示されている。
 信号A1が「H」レベルである期間では、クロック信号CLK1がANDゲート71(図10)を通過してゲート信号G1となる。信号A1が「L」レベルである期間では、ANDゲート71の出力信号であるゲート信号G1は「L」レベルに固定される。したがって、信号A1が「H」レベルである期間にIGBTQ1がオンおよびオフされ、信号A1が「L」レベルである期間ではIGBTQ1はオフ状態に維持される。
 次に、この無停電電源装置におけるコンデンサC11,C12の放電方法について説明する。負荷13の運転中に負荷電流が減少したり、負荷13が急に停止したり、負荷13で回生電流が発生すると、コンデンサC11,C12の端子間電圧VD1,VD2の各々が目標電圧VDTよりも高くなる。この場合は、コンデンサC11,C12を放電させてコンデンサC11,C12の端子間電圧VD1,VD2を下降させる必要がある。
 まず線間電圧検出部21(図4)によって線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvが検出され、その検出結果に基づいて比較部22(図4)により、ループ電流ILを流すことなくIGBTQ1~Q6をオンさせることが可能か否かを示す信号A1~A6(図9(A)~(F))が生成される。制御部23(図4)は、信号A1~A6とコンデンサC11,C12の端子間電圧VD1,VD2とに基づいて、ゲート信号G1~G6を生成することにより、コンバータ2を制御する。
 制御部23(図10)では、電圧検出器61,62によってコンデンサC11,C12の端子間電圧VD1,VD2が検出され、目標電圧発生器63によって目標電圧VDTが生成される。電圧検出器61,62の出力信号VD1f,VD2fと目標電圧VDTとの偏差ΔVD1,ΔVD2が減算器64,65によって生成される。デューティ比設定部66,67により、偏差ΔVD1,VD2に応じた値のデューティ比設定信号DS1,DS2が生成される。
 信号発生部69は、デューティ比設定信号DS1に基づき、発振器68によって生成されたクロック信号CLKAのデューティ比を調整してクロック信号CLK1を生成する。信号A1~A3が「H」レベルである場合に、クロック信号CLK1がANDゲート71~73を通過してゲート信号G1~G3となる。ゲート信号G1~G3が「H」レベルにされると、それぞれIGBTQ1~Q3(図1)がオンする。たとえばIGBTQ1がオンすると、コンデンサC11の正極からIGBTQ1、リアクトルL1、およびコンデンサC1を介してコンデンサC11の負極(ノードN6)に電流が流れ、コンデンサC11の端子間電圧VD1が若干低下する。
 信号発生部70は、デューティ比設定信号DS2に基づき、クロック信号CLKAのデューティ比を調整してクロック信号CLK2を生成する。信号A4~A6が「H」レベルである場合に、クロック信号CLK2がANDゲート74~76を通過してゲート信号G4~G6となる。ゲート信号G4~G6が「H」レベルにされると、それぞれIGBTQ4~Q6(図1)がオンする。たとえばIGBTQ5がオンすると、コンデンサC12の正極(ノードN6)からコンデンサC2、リアクトルL2、およびIGBTQ5を介してコンデンサC12の負極に電流が流れ、コンデンサC12の端子間電圧VD2が若干低下する。
 また、IGBTQ1,Q5の両方が同時にオンすると、コンデンサC11の正極からIGBTQ1、リアクトルL1、コンデンサC1,C2、リアクトルL2、およびIGBTQ5を介してコンデンサC12の負極に電流が流れ、コンデンサC11,C12の端子間電圧VD1,VD2が若干低下する。
 コンデンサC11,C12の端子間電圧VD1,VD2がともに目標電圧VDTに到達し、偏差ΔVD1,ΔVD2がともに0になると、デューティ比設定部66,67および信号発生部69,70によってクロック信号CLK1,CLK2のデューティ比が0にされる。これにより、ゲート信号G1~G6が「L」レベルにされ、IGBTQ1~Q6がオフされて、コンデンサC11,C12の放電が中止される。なお、コンデンサC11,C12を放電させる場合には、スイッチS1~S3のIGBTQ7,Q8(図1)はオフ状態に維持される。
 図12は、制御装置5(図1)のうちのコンバータ2を制御してコンデンサC11,C12を充電させる部分を示す回路ブロック図である。負荷13で消費される電流が急に増加すると、コンデンサC11,C12の端子間電圧VD1,VD2の各々が目標電圧VDTよりも低下する。この場合は、コンデンサC11,C12を充電する必要がある。図12において、制御装置5は、減算器81,82、デューティ比設定部83,84、発振器85,88、信号発生部86,87、インバータ89、およびANDゲート90,91を含む。
 減算器81は、目標電圧発生器63(図10)によって生成された目標電圧VDTと電圧検出器61(図10)の出力信号VD1fとの偏差ΔVD1A=VDT-VD1fを求める。減算器82は、目標電圧VDTと電圧検出器62(図10)の出力信号VD2fとの偏差ΔVD2A=VDT-VD2fを求める。
 デューティ比設定部83は、偏差ΔVD1Aにゲインを乗じてデューティ比設定信号DS1Aを生成する。デューティ比設定部84は、偏差ΔVD2Aにゲインを乗じてデューティ比設定信号DS2Aを生成する。デューティ比設定信号DS1A,DS2Aは、それぞれ信号発生部86,87に与えられる。
 発振器85は、三相交流電圧Vu,Vv,Vwに同期して、三相交流電圧Vu,Vv,Vwの周波数の整数倍(たとえば8倍)の周波数を有するクロック信号CLKBを生成する。クロック信号CLKBは、信号発生部86,87に与えられる。
 信号発生部86は、デューティ比設定信号DS1Aに基づき、クロック信号CLKBのデューティ比を調整してクロック信号CLK1Bを生成する。偏差ΔVD1Aが大きくなるほどクロック信号CLK1Bのデューティ比は大きくなる。信号発生部87は、デューティ比設定信号DS2Aに基づき、クロック信号CLKBのデューティ比を調整してクロック信号CLK2Bを生成する。偏差ΔVD2Aが大きくなるほどクロック信号CLK2Bのデューティ比は大きくなる。
 発振器88は、クロック信号CLKBに同期して、クロック信号CLKBの周波数の偶数倍(たとえば4倍)の周波数を有するクロック信号CLKCを生成する。インバータ89は、クロック信号CLKCの反転信号/CLKCを生成する。
 ANDゲート90の一方入力ノードはクロック信号CLK1Bを受け、その他方入力ノードはクロック信号CLKCを受ける。ANDゲート91の一方入力ノードはクロック信号CLK2Bを受け、その他方入力ノードはクロック信号/CLKCを受ける。ANDゲート90,91の出力信号は、それぞれゲート信号GA,GBとなる。ゲート信号GAは、スイッチS1~S3のIGBTQ7(図1)のゲートに与えられる。ゲート信号GBは、スイッチS1~S3のIGBTQ8(図1)のゲートに与えられる。
 ゲート信号GAが「H」レベルである場合は、スイッチS1~S3のIGBTQ7がオンする。この場合、ダイオードD1~D3のうちのいずれか1つのダイオードであって、三相交流電圧Vu,Vv,Vwのうちの最も高い電圧に対応するダイオードがオンするとともに、スイッチS1~S3のうちのいずれか1つのスイッチであって、三相交流電圧Vu,Vv,Vwのうちの最も低い電圧に対応するスイッチのダイオードD8がオンし、コンデンサC11が充電される。ゲート信号GAが「L」レベルである場合は、スイッチS1~S3のIGBTQ7がオフし、コンデンサC11の充電は停止される。
 ゲート信号GBが「H」レベルである場合は、スイッチS1~S3のIGBTQ8がオンする。この場合、スイッチS1~S3のうちのいずれか1つのスイッチであって、三相交流電圧Vu,Vv,Vwのうちの最も高い電圧に対応するスイッチのダイオードD7がオンするとともに、ダイオードD4~D6のうちのいずれか1つのダイオードであって、三相交流電圧Vu,Vv,Vwのうちの最も低い電圧に対応するダイオードがオンし、コンデンサC12が充電される。ゲート信号GBが「L」レベルである場合は、スイッチS1~S3のIGBTQ8がオフし、コンデンサC12の充電は停止される。
 図13(A)~(F)は、クロック信号CLK1B,CLK2B,CLKC,/CLKC、およびゲート信号GA,GBの波形を示すタイムチャートである。クロック信号CLK1B,CLK2Bは、三相交流電圧Vu,Vv,Vwの周波数の整数倍(たとえば8倍)の周波数を有する。図13(A),(B)では、クロック信号CLK1B,CLK2Bのデューティ比がともに50%である場合が示されている。クロック信号CLKCは、クロック信号CLKBに同期しており、クロック信号CLKBの周波数の偶数倍(たとえば4倍)の周波数を有する。クロック信号/CLKCは、クロック信号CLKCの反転信号である。
 クロック信号CLKCが「H」レベルである期間では、クロック信号CLK1BがANDゲート90(図12)を通過してゲート信号GAとなる。クロック信号CLKCが「L」レベルである期間では、ANDゲート90の出力信号であるゲート信号GAは「L」レベルに固定される。したがって、クロック信号CLKCが「H」レベルである期間にIGBTQ7がオンおよびオフされ、クロック信号CLKCが「L」レベルである期間ではIGBTQ7はオフ状態に維持される。
 また、クロック信号/CLKCが「H」レベルである期間では、クロック信号CLK2BがANDゲート91(図12)を通過してゲート信号GBとなる。クロック信号/CLKCが「L」レベルである期間では、ANDゲート91の出力信号であるゲート信号GBは「L」レベルに固定される。したがって、クロック信号CLKCが「L」レベルである期間にIGBTQ8がオンおよびオフされ、クロック信号CLKCが「H」レベルである期間ではIGBTQ8はオフ状態に維持される。
 次に、この無停電電源装置におけるコンデンサC11,C12の充電方法について説明する。整流器3の直流出力電圧VdcはコンデンサC11,C12の端子間電圧VD1,VD2の各々の目標電圧VDTの和(2VDT)よりも低いので(Vdc<2VDT)、コンバータ2によってコンデンサC11,C12の各々を充電する必要がある。
 電圧検出器61,62(図10)によってコンデンサC11,C12の端子間電圧VD1,VD2が検出され、目標電圧発生器63(図10)によって目標電圧VDTが生成される。目標電圧VDTと電圧検出器61,62の出力信号VD1f,VD2fとの偏差ΔVD1A,VDT2Aが減算器81,82(図12)によって生成される。
 コンデンサC11,C12の端子間電圧VD1,VD2の各々が目標電圧VDTよりも低い場合には、デューティ比設定部86,87(図12)により、偏差ΔVD1A,VDT2Aに応じた値のデューティ比設定信号DS1A,DS2Aが生成される。
 信号発生部86(図12)は、デューティ比設定信号DS1Aに基づき、発振器85(図12)によって生成されたクロック信号CLKBのデューティ比を調整してクロック信号CLK1Bを生成する。信号発生部87は、デューティ比設定信号DS2Aに基づき、クロック信号CLKBのデューティ比を調整してクロック信号CLK2Bを生成する。
 発振器88によって生成されたクロック信号CLKCが「H」レベルである場合は、クロック信号CLK1BがANDゲート90を通過してゲート信号GAとなる。ゲート信号GAが「H」レベルにされると、スイッチS1~S3のIGBTQ7がオンする。
 スイッチS1~S3のIGBTQ7がオンすると、ダイオードD1~D3のうちのいずれか1つのダイオードであって、三相交流電圧Vu,Vv,Vwのうちの最も高い電圧に対応するダイオードがオンするとともに、スイッチS1~S3のうちのいずれか1つのスイッチであって、三相交流電圧Vu,Vv,Vwのうちの最も低い電圧に対応するスイッチのダイオードがオンし、コンデンサC11が充電される。
 発振器88によって生成されたクロック信号CLKCが「L」レベルである場合は、クロック信号CLK2BがANDゲート91を通過してゲート信号GBとなる。ゲート信号GBが「H」レベルにされると、スイッチS1~S3のIGBTQ8がオンする。
 スイッチS1~S3のIGBTQ8がオンすると、スイッチS1~S3のうちのいずれか1つのスイッチであって、三相交流電圧Vu,Vv,Vwのうちの最も高い電圧に対応するスイッチのダイオードD7がオンするとともに、ダイオードD4~D6のうちのいずれか1つのダイオードであって、三相交流電圧Vu,Vv,Vwのうちの最も低い電圧に対応するダイオードがオンし、コンデンサC12が充電される。
 コンデンサC11,C12の端子間電圧VD1,VD2がともに目標電圧VDTに到達し、偏差ΔVD1A,ΔVD2Aがともに0になると、デューティ比設定部83,84および信号発生部86,87によってクロック信号CLK1B,CLK2Bのデューティ比が0にされる。これにより、ゲート信号GA,GBが「L」レベルにされ、スイッチS1~S3のIGBTQ7,Q8がオフされて、コンデンサC11,C12の充電が中止される。なお、コンデンサC11,C12を充電させる場合には、コンバータ2のIGBTQ1~Q6(図1)はオフ状態に維持される。
 以上のように、この実施の形態1では、コンデンサC11,C12を放電させる場合には、IGBTQ1~Q6をオンさせてもループ電流ILが流れない期間にIGBTQ1~Q6の各々をオンおよびオフさせる。また、コンデンサC11,C12を充電する場合には、IGBTQ1~Q6をオフ状態に維持し、スイッチS1~S3のIGBTQ7,Q8の各々をオンおよびオフさせる。したがって、ループ電流ILが流れて損失が発生することを防止することができる。また、変圧器を使用してループ電流ILを阻止する場合に比べ、装置の低価格化を図ることができる。
 [実施の形態2]
 図14は、この発明の実施の形態2による無停電電源装置の要部を示す回路ブロック図であって、図10と対比される図である。図14を参照して、この無停電電源装置が実施の形態1の無停電電源装置と異なる点は、制御部23が制御部95で置換されている点である。制御部95は、IGBTQ1~Q3のうちのいずれか1つのIGBTと、IGBTQ4~Q6のうちのいずれか1つのIGBTとを同時にオンさせて、コンデンサC11,C12を放電させる。
 制御部95は、電圧検出器61,62、加算器96、目標電圧発生器97、減算器65、デューティ比設定部67、発振器68、信号発生部70、ANDゲート101~106、およびゲート回路107を含む。
 電圧検出器61は、コンデンサC11の端子間電圧VD1の瞬時値を検出し、検出値を示す信号VD1fを出力する。電圧検出器62は、コンデンサC12の端子間電圧VD2の瞬時値を検出し、検出値を示す信号VD2fを出力する。加算器96は、信号VD1fと信号VD2fを加算して信号VD3fを生成する。目標電圧発生器97は、目標電圧2VDTを生成する。
 減算器65は、信号VD3fと目標電圧2VDTの偏差ΔVD3=VD3f-2VDTを求める。デューティ比設定部67は、偏差ΔVD3にゲインを乗じてデューティ比設定信号DS3を生成する。発振器68は、三相交流電圧Vu,Vv,Vwに同期して、三相交流電圧Vu,Vv,Vwの周波数の整数倍(たとえば6倍)の周波数を有するクロック信号CLKAを生成する。信号発生部70は、デューティ比設定信号DS3に基づき、クロック信号CLKAのデューティ比を調整してクロック信号CLK3を生成する。偏差ΔVD3が大きいほどクロック信号CLK3のデューティ比は大きくなる。
 ANDゲート101は、信号A1,A5の論理積信号A15を生成する。ANDゲート102は、信号A1,A6の論理積信号A16を生成する。ANDゲート103は、信号A2,A6の論理積信号A26を生成する。ANDゲート104は、信号A2,A4の論理積信号A24を生成する。ANDゲート105は、信号A3,A4の論理積信号A34を生成する。ANDゲート106は、信号A3,A5の論理積信号A35を生成する。
 図15(A)~(F)は、信号A15,A16,A26,A24,A34,A35の波形を示すタイムチャートであって、図9(A)~(F)と対比される図である。図15(A)~(F)において、信号A15,A16,A26,A24,A34,A35の各々の周波数は、信号A1~A6の各々の周波数、すなわち三相交流電圧Vu,Vv,Vwの各々の周波数と同じである。
 信号A15,A16,A26,A24,A34,A35の各々は、360度のうちの60度だけ「H」レベルとなり、残りの300度は「L」レベルとなる。信号A15,A16,A26,A24,A34,A35の位相は60度ずつずれている。信号A15,A16,A26,A24,A34,A35のうちのいずれか1つの信号が「H」レベルとなる。
 信号A1が「H」レベルである場合はIGBTQ1をオンさせることが許可され、信号A5が「H」レベルである場合はIGBTQ5をオンさせることが許可されるので、信号A15が「H」レベルである場合はIGBTQ1,Q5の両方をオンさせることが許可される。
 同様に、信号A16が「H」レベルである場合はIGBTQ1,Q6の両方をオンさせることが許可される。信号A26が「H」レベルである場合はIGBTQ2,Q6の両方をオンさせることが許可される。信号A24が「H」レベルである場合はIGBTQ2,Q4の両方をオンさせることが許可される。信号A34が「H」レベルである場合はIGBTQ3,Q4の両方をオンさせることが許可される。信号A35が「H」レベルである場合はIGBTQ3,Q5の両方をオンさせることが許可される。3つ以上のIGBTを同時にオンさせることが許可されることはない。
 図14に戻って、ゲート回路107は、信号発生部70からクロック信号CLK3を受ける入力ノードN10と、それぞれゲート信号G1~G6を出力するための出力ノードN11~N16とを含む。
 ゲート回路107は、信号A15,A16,A26,A24,A34,A35に応答して、クロック信号CLK3を6つの出力ノードN11~N16のうちのいずれか2つの出力ノードに通過させる。信号A15が「H」レベルである場合、クロック信号CLK3が出力ノードN11,N15に通過してゲート信号G1,G5となる。信号A16が「H」レベルである場合、クロック信号CLK3が出力ノードN11,N16に通過してゲート信号G1,G6となる。信号A26が「H」レベルである場合、クロック信号CLK3が出力ノードN12,N16に通過してゲート信号G2,G6となる。
 信号A24が「H」レベルである場合、クロック信号CLK3が出力ノードN12,N14に通過してゲート信号G2,G4となる。信号A34が「H」レベルである場合、クロック信号CLK3が出力ノードN13,N14に通過してゲート信号G3,G4となる。信号A35が「H」レベルである場合、クロック信号CLK3が出力ノードN13,N15に通過してゲート信号G3,G5となる。
 図16(A)~(D)は、クロック信号CLK3、信号A15、およびゲート信号G1,G5の波形を示すタイムチャートであって、図11(A)~(C)と対比される図である。クロック信号CLK3は、三相交流電圧Vu,Vv,Vwの周波数の整数倍(たとえば6倍)の周波数を有する。クロック信号CLK3と信号A15は、同期している。図16(A)では、クロック信号CLK3が「H」レベルにされている時間と、クロック信号CLK3の1周期との比であるデューティ比が50%である場合が示されている。
 信号A15が「H」レベルである期間では、クロック信号CLK3がゲート回路107(図14)を通過してゲート信号G1,G5となる。信号A15が「L」レベルである期間では、ゲート信号G1,G5はともに「L」レベルに固定される。したがって、信号A15が「H」レベルである期間にIGBTQ1,Q5が同時にオンおよびオフされ、信号A15が「L」レベルである期間ではIGBTQ1,Q5はオフ状態に維持される。
 次に、この無停電電源装置におけるコンデンサC11,C12の放電方法について説明する。負荷13の運転中に負荷電流が減少したり、負荷13が急に停止したり、負荷13で回生電流が発生すると、コンデンサC11,C12の端子間電圧VD1,VD2の和(VD1+VD2)が目標電圧2VDTよりも高くなる。この場合は、コンデンサC11,C12を放電させてコンデンサC11,C12の端子間電圧VD1,VD2を下降させる必要がある。
 まず線間電圧検出部21(図4)によって線間電圧Vuv,Vuw,Vvw,Vvu,Vwu,Vwvが検出され、その検出結果に基づいて比較部22(図4)により、ループ電流ILを流すことなくIGBTQ1~Q6をオンすることが可能か否かを示す信号A1~A6(図9(A)~(F))が生成される。制御部95(図14)は、信号A1~A6とコンデンサC11,C12の端子間電圧VD1,VD2に基づいて、ゲート信号G1~G6を生成する。
 制御部95(図14)では、電圧検出器61,62によってコンデンサC11,C12の端子間電圧VD1,VD2が検出され、加算器96によって電圧検出器61,62の出力信号VD1f,VD2fが加算されて信号VD3f=VD1f+VD2fが生成され、目標電圧発生器97によって目標電圧2VDTが生成される。目標電圧VDTと信号VD3fの偏差ΔVD3が減算器65によって生成される。デューティ比設定部67により、偏差ΔVD3に応じた値のデューティ比設定信号DS3が生成される。
 信号発生部70は、デューティ比設定信号DS3に基づき、発振器68によって生成されたクロック信号CLKAのデューティ比を調整してクロック信号CLK3を生成する。クロック信号CLK3は、ゲート回路107に与えられる。
 比較部22(図4)からの信号A1~A6に基づき、ANDゲート101~106によって信号A15,A16,A26,A24,A34,A35が生成される。ゲート回路107は、信号A15,A16,A26,A24,A34,A35に基づいて、クロック信号CLK3を6つの出力ノードN11~N16のうちのいずれか2つの出力ノードに通過させることにより、ゲート信号G1~G6を生成する。
 ゲート信号G1~G6が「H」レベルにされると、それぞれIGBTQ1~Q6(図1)がオンする。たとえばIGBTQ1,Q5の両方が同時にオンすると、コンデンサC11の正極からIGBTQ1、リアクトルL1、コンデンサC1,C2、リアクトルL2、およびIGBTQ5を介してコンデンサC12の負極に電流が流れ、コンデンサC11,C12の端子間電圧VD1,VD2が若干低下する。
 コンデンサC11,C12の端子間電圧VD1,VD2の和の電圧(VD1+VD2)が目標電圧2VDTに到達し、偏差ΔVD3が0になると、デューティ比設定部67および信号発生部70によってクロック信号CLK3のデューティ比が0にされる。これにより、ゲート信号G1~G6が「L」レベルにされ、IGBTQ1~Q6がオフされて、コンデンサC11,C12の放電が中止される。
 他の構成および動作は実施の形態1と同じであるので、その説明は繰り返さない。この実施の形態2でも実施の形態1と同じ効果が得られる。
 今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
 T1~T3 入力端子、T4 バッテリ端子、T11,T12 出力端子、1 フィルタ、2 コンバータ、C1~C3,C11,C12 コンデンサ、3 整流器、4 双方向チョッパ、5 制御装置、11 交流電源、12 バッテリ、13 負荷、L1~L3 リアクトル、Q1~Q8 IGBT、D1~D8,D11~D16 ダイオード、S1~S3 交流スイッチ、21 線間電圧検出部、22 比較部、22a~22f 比較回路、23 制御部、31~42 比較器、51~56,71~76,90,91,101~106 ANDゲート、61,62 電圧検出器、63,97 目標電圧発生器、64,65,81,82 減算器、66,67,83,84 デューティ比設定部、68,85,88 発振器、69,70,86,87 信号発生部、89 インバータ、96 加算器、107 ゲート回路。

Claims (11)

  1.  交流電源から供給される第1~第3の交流電圧に基づいて第1~第3の直流電圧を生成し、前記第1~第3の直流電圧をそれぞれ第1~第3の出力ノードに出力するコンバータと、
     前記第1および第2の出力ノード間に接続された第1のコンデンサと、
     前記第2および第3の出力ノード間に接続された第2のコンデンサと、
     前記第1および第2のコンデンサの端子間電圧の各々が目標電圧になるように前記コンバータを制御する制御装置と、
     前記第1~第3の交流電圧を整流して前記第1および第3の出力ノード間に第4の直流電圧を出力する整流器とを備え、
     前記コンバータは、
     それぞれ前記第1~第3の交流電圧に対応して設けられ、各々の第1の電極が前記第1の出力ノードに接続され、各々の第2の電極が対応する交流電圧を受ける第1~第3のトランジスタと、
     それぞれ前記第1~第3の交流電圧に対応して設けられ、各々の第1の電極が対応する交流電圧を受け、各々の第2の電極が前記第3の出力ノードに接続された第4~第6のトランジスタと、
     それぞれ前記第1~第6のトランジスに逆並列に接続された第1~第6のダイオードと、
     それぞれ前記第1~第3の交流電圧に対応して設けられ、各々の一方端子が対応する交流電圧を受け、各々の他方端子が前記第2の出力ノードに接続された第1~第3の交流スイッチとを含み、
     前記制御装置は、
     それぞれ前記第1~第3のトランジスタに対応して設けられ、各々が、前記第1~第3の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の2つの交流電圧よりも高い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第1~第3の比較回路と、
     それぞれ前記第4~第6のトランジスタに対応して設けられ、各々が、前記第1~第3の交流電圧の高低を比較し、対応するトランジスタに対応する交流電圧が他の2つの交流電圧よりも低い場合に、対応するトランジスタをオンさせることを許可する信号を出力する第4~第6の比較回路と、
     前記第1および第2のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧が前記目標電圧よりも高い場合には、前記第1~第6の比較回路の出力信号に基づいて前記第1~第6のトランジスタの各々をオンおよびオフさせ、前記第1および第2のコンデンサのうちの少なくともいずれか一方のコンデンサの端子間電圧を下降させる制御部とを含む、電力変換装置。
  2.  前記制御部は、
     前記第1のコンデンサの端子間電圧が前記目標電圧よりも高い場合には、前記第1~第3のトランジスタのうちの前記第1~第3の比較回路の出力信号によってオンさせることが許可されたトランジスタをオンおよびオフさせて、前記第1のコンデンサの端子間電圧を下降させ、
     前記第2のコンデンサの端子間電圧が前記目標電圧よりも高い場合には、前記第4~第6のトランジスタのうちの前記第4~第6の比較回路の出力信号によってオンさせることが許可されたトランジスタをオンおよびオフさせて、前記第2のコンデンサの端子間電圧を下降させる、請求項1に記載の電力変換装置。
  3.  前記制御部は、
     前記第1のコンデンサの端子間電圧と前記目標電圧との偏差に応じたデューティ比を有する第1のクロック信号を生成する第1の信号発生部と、
     前記第1~第3のトランジスタのうちの前記第1~第3の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記第1のクロック信号を与える第1のゲート回路と、
     前記第2のコンデンサの端子間電圧と前記目標電圧との偏差に応じたデューティ比を有する第2のクロック信号を生成する第2の信号発生部と、
     前記第4~第6のトランジスタのうちの前記第4~第6の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記第2のクロック信号を与える第2のゲート回路とを含む、請求項2に記載の電力変換装置。
  4.  前記制御部は、前記第1および第2のコンデンサの端子間電圧の和が前記目標電圧の2倍の電圧よりも高い場合には、前記第1~第3のトランジスタのうちの前記第1~第3の比較回路の出力信号によってオンさせることが許可されたトランジスタと、前記第4~第6のトランジスタのうちの前記第4~第6の比較回路の出力信号によってオンさせることが許可されたトランジスタとを同時にオンおよびオフさせて、前記第1および第2のコンデンサの端子間電圧を下降させる、請求項1に記載の電力変換装置。
  5.  前記制御部は、
     前記第1および第2のコンデンサの端子間電圧の和と前記目標電圧の2倍の電圧との偏差に応じたデューティ比を有するクロック信号を生成する信号発生部と、
     前記第1~第3のトランジスタのうちの前記第1~第3の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記クロック信号を与えるとともに、前記第4~第6のトランジスタのうちの前記第4~第6の比較回路の出力信号によってオンさせることが許可されたトランジスタのゲートに前記クロック信号を与えるゲート回路とを含む、請求項4に記載の電力変換装置。
  6.  前記第1~第3の交流スイッチの各々は、
     それらの第1の電極が互いに接続され、それらの第2の電極がそれぞれ前記一方端子および前記他方端子に接続された第7および第8のトランジスタと、
     それぞれ前記第7および第8のトランジスタに逆並列に接続された第7および第8のダイオードとを含む、請求項1に記載の電力変換装置。
  7.  前記制御装置は、
     前記第1のコンデンサの端子間電圧が前記目標電圧よりも低い場合には、前記第1~第3の交流スイッチの前記第7のトランジスタをオンおよびオフさせて前記第1のコンデンサの端子間電圧を上昇させ、
     前記第2のコンデンサの端子間電圧が前記目標電圧よりも低い場合には、前記第1~第3の交流スイッチの前記第8のトランジスタをオンおよびオフさせて前記第2のコンデンサの端子間電圧を上昇させる、請求項6に記載の電力変換装置。
  8.  前記制御装置は、
     前記目標電圧と前記第1のコンデンサの端子間電圧との偏差に応じたデューティ比を有する第1のクロック信号を生成する第1の信号発生部と、
     前記目標電圧と前記第2のコンデンサの端子間電圧との偏差に応じたデューティ比を有する第2のクロック信号を生成する第2の信号発生部と、
     前記第1および第2のクロック信号を受け、第1の期間は前記第1のクロック信号を前記第1~第3の交流スイッチの前記第7のトランジスタのゲートに与え、第2の期間は前記第2のクロック信号を前記第1~第3の交流スイッチの前記第8のトランジスタのゲートに与えるゲート回路とを含む、請求項7に記載の電力変換装置。
  9.  前記整流器は、
     それらのアノードがそれぞれ前記第1~第3の交流電圧を受け、それらのカソードがともに前記第1の出力ノードに接続された第7~第9のダイオードと、
     それらのアノードがともに前記第3の出力ノードに接続され、それらのカソードがそれぞれ前記第7~第9のダイオードのアノードに接続された第10~第12のダイオードとを含む、請求項1に記載の電力変換装置。
  10.  前記目標電圧の2倍の電圧は前記第4の直流電圧よりも高く、
     前記第1および第3の出力ノード間に負荷が接続され、
     前記コンバータが正常である場合は前記コンバータから前記負荷に直流電力が供給され、前記コンバータが故障した場合は前記整流器から前記負荷に直流電力が供給される、請求項1に記載の電力変換装置。
  11.  さらに、前記第1および第3の出力ノードに接続され、前記交流電源の健全時は、前記整流器および前記コンバータからの直流電力を電力貯蔵装置に蓄え、前記交流電源の停電時は、前記電力貯蔵装置の直流電力を前記負荷に供給する双方向チョッパを備え、
     前記制御装置は、前記交流電源の停電時には、前記コンバータの運転を停止させる、請求項10に記載の電力変換装置。
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