WO2019181345A1 - 分布ミキサ - Google Patents

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WO2019181345A1
WO2019181345A1 PCT/JP2019/006469 JP2019006469W WO2019181345A1 WO 2019181345 A1 WO2019181345 A1 WO 2019181345A1 JP 2019006469 W JP2019006469 W JP 2019006469W WO 2019181345 A1 WO2019181345 A1 WO 2019181345A1
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transmission line
phase side
terminal
drain
voltage
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裕史 濱田
照男 徐
秀之 野坂
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日本電信電話株式会社
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    • H03D2200/0066—Mixing
    • H03D2200/0076—Mixing using a distributed mixer

Definitions

  • the present invention relates to a circuit technology for handling a high-frequency electric signal, and particularly to a mixer having a frequency conversion function.
  • a distributed mixer forms a pseudo transmission line using the reactance component of a field effect transistor (FET) and the reactance component of a transmission line, and uses the wide frequency characteristics of the pseudo transmission line to achieve wideband characteristics.
  • FET field effect transistor
  • the distributed mixer it is important to design the bias circuit without destroying the broadband property of the pseudo transmission line.
  • the high frequency (RF (Radio Frequency)), local oscillation (LO (Local Oscillator)), and intermediate frequency (IF (Intermediate Frequency) terminals are usually designed in a narrow band. Therefore, for example, it is possible to supply a bias using a quarter-wave stub whose impedance is sufficiently high at a desired frequency.
  • the pseudo transmission line can be formed only in a frequency range where the impedance of the quarter-wave stub appears to be sufficiently larger than the characteristic impedance of the pseudo transmission line. Is damaged.
  • a choke coil having a sufficiently large impedance within the wide frequency range of the pseudo transmission line may be used.
  • MMIC Monolithic Microwave Integrated Circuit
  • FIG. 13 shows an example of a drain injection type distributed mixer that has a large conversion gain and can easily secure isolation between the RF frequency and the LO frequency (see Non-Patent Document 2).
  • the drain injection type distributed mixer applies a drain bias voltage to the pseudo transmission lines 1 and 2, the FET Q 1 that is a plurality of unit mixers arranged along the pseudo transmission lines 1 and 2, and the input terminal of the pseudo transmission line 1.
  • a bias circuit 3 a bias circuit 4 that applies a gate bias voltage to the end of the pseudo transmission line 2; a capacitor C1 that connects the input terminal of the pseudo transmission line 1 and the LO terminal 5; and an input terminal of the pseudo transmission line 2; A capacitor C2 that connects the RF terminal 6, a capacitor C3 that connects the termination of the pseudo transmission line 1 and the IF terminal 7, a termination resistor R1 that connects the termination of the pseudo transmission line 2 and the ground, and the pseudo transmission line 1 And the transmission line CPW3 provided between the drain of the FET Q1.
  • the pseudo transmission line 1 includes a plurality of cascaded transmission lines CPW1, and the pseudo transmission line 2 includes a plurality of cascaded transmission lines CPW2.
  • the bias circuit 3 applies the drain bias voltage Vdd to the pseudo transmission line 1 via the resistor Rdd.
  • the bias circuit 4 applies a gate bias voltage Vg to the pseudo transmission line 2 via the resistor Rg.
  • the resistors Rdd and Rg are elements having no frequency dependence, and if the values of the resistors Rdd and Rg are sufficiently larger than the characteristic impedance of the pseudo transmission lines 1 and 2, the broadband characteristics of the pseudo transmission lines 1 and 2 are destroyed. Without bias, it is possible to apply a bias. However, when a high resistance is used, it is necessary to supply a bias voltage that is as large as the voltage drop across the resistors Rdd and Rg from the outside.
  • the design of a bias circuit using a high resistance involves the following difficulties especially in the bias circuit 3 to which the drain bias voltage Vdd is applied.
  • the drain bias voltage Vdd needs to be increased by a voltage drop at the high resistance Rdd.
  • the drain voltage of the FET Q1 is set near the knee voltage, a drain current substantially equal to the saturation region flows through each FET Q1 constituting the unit mixer.
  • the drain injection type distributed mixer has an eight-stage configuration
  • a current of 32 mA flows through the high resistance Rdd.
  • the resistance value of the high resistance Rdd needs to be sufficiently larger than the characteristic impedance (usually 50 ⁇ ) of the pseudo transmission lines 1 and 2, for example, when the resistance is 500 ⁇ , the voltage drop at the high resistance Rdd is 1.6V. . Therefore, in order to set the drain voltage of the FET Q1 near the knee voltage, it is necessary to set the drain bias Vdd supplied to the bias circuit 3 to 1.8V.
  • the drain injection type distribution mixer the LO signal and the RF signal are mixed or the LO signal and the IF signal are mixed by turning on / off the FET Q1 and changing the drain current.
  • the drain bias voltage Vdd 1.8 V is applied as it is to the drain of the FET Q1.
  • Become. This voltage is just below the drain breakdown voltage of a normal FET.
  • the conversion gain of the drain injection type distributed mixer is proportional to the number of stages of the FET Q1
  • a method of reducing the number of stages of the FET Q1 cannot secure a high conversion gain.
  • the method of reducing the value of the resistor Rdd as described above, the smaller the value of the resistor Rdd, the more the presence of the bias circuit 3 cannot be ignored as viewed from the pseudo transmission lines 1 and 2 of the distributed mixer. Broadband characteristics are lost.
  • the bias circuits 3 and 4 using the high resistances Rdd and Rg a large amount of power is consumed by the high resistances Rdd and Rg, so that there is a problem that the power supply utilization efficiency is extremely poor.
  • the present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a distributed mixer that can ensure wide bandwidth and high conversion gain and can reduce power consumption.
  • the distributed mixer of the present invention has a first transmission line whose input end is connected to the LO terminal for LO signal input and whose end is connected to the IF terminal for IF signal output, and the input end is an RF signal input RF signal. Between the second transmission line connected to the terminal and the first and second transmission lines, the gates are connected to the second transmission line at equal intervals along the signal flow direction of these transmission lines.
  • a plurality of transistors whose drains are connected to the first transmission line and whose sources are grounded, a bias circuit that applies a bias voltage to the terminal of the second transmission line, and a terminal of the second transmission line And a terminating resistor that connects the ground and the bias circuit, the bias circuit applies the bias voltage so that a DC voltage between the gate and source of the plurality of transistors becomes a threshold voltage of the transistors, and the plurality of transistors Equal DC voltage of the drain and the source of Njisuta, from the end of the first transmission line, is characterized in that outputs the IF signal to the RF signal to frequency conversion.
  • the distributed mixer of the present invention has a first transmission line having an input terminal connected to the LO terminal for LO signal input, a terminal terminal connected to the RF terminal for RF signal output, and an input terminal for IF signal input.
  • the second transmission line connected to the IF terminal and the first and second transmission lines are arranged at equal intervals along the signal flow direction of these transmission lines, and the gate is the second transmission line.
  • a plurality of transistors having a drain connected to the first transmission line and a source grounded, a bias circuit for applying a bias voltage to the end of the second transmission line, and the second transmission line
  • the bias circuit applies the bias voltage so that a DC voltage between the gate and source of the plurality of transistors becomes a threshold voltage of the transistors, and the plurality of transistors are connected to the ground.
  • Equal DC voltage of the drain and source of the transistor, from the end of the first transmission line, is characterized in that outputs the RF signal that said IF signals to frequency conversion.
  • one configuration example of the distributed mixer of the present invention further includes a plurality of third transmission lines inserted between the first transmission line and the drains of the plurality of transistors. is there.
  • the first transmission line has a positive-phase side whose input end is connected to the positive-phase side LO terminal and whose termination is connected to the positive-phase side IF terminal.
  • a differential transmission line comprising a first transmission line, and a negative phase first transmission line having an input end connected to the negative phase LO terminal and a termination connected to the negative phase IF terminal.
  • the second transmission line includes a second transmission line on the positive phase side whose input end is connected to the RF terminal on the positive phase side, and a negative phase whose input end is connected to the RF terminal on the negative phase side.
  • a first transmission line having a gate connected to the second transmission line on the positive phase side and a drain connected to the second transmission line on the positive phase side.
  • a differential transistor having a drain connected to the first transmission line on the opposite phase side and a source connected to the opposite phase side, and the termination resistor is connected to the first transistor on the positive phase side.
  • a bias resistor having a positive phase side connecting the terminal of the second transmission line and the ground, and a terminal resistor having a negative phase side connecting the terminal of the second transmission line on the negative phase side and the ground.
  • the circuit is characterized in that a bias voltage is applied to the end of each of the second transmission lines on the positive phase side and the negative phase side.
  • the first transmission line has a positive-phase side in which an input end is connected to a positive-phase side LO terminal and a termination is connected to a positive-phase side RF terminal.
  • a differential transmission line comprising a first transmission line, and a negative phase first transmission line having an input end connected to the negative phase LO terminal and a termination connected to the negative phase RF terminal.
  • the second transmission line includes a second transmission line on the positive phase side whose input terminal is connected to the IF terminal on the positive phase side, and a negative phase whose input terminal is connected to the IF terminal on the negative phase side.
  • a first transmission line having a gate connected to the second transmission line on the positive phase side and a drain connected to the second transmission line on the positive phase side.
  • a differential transistor having a drain connected to the first transmission line on the opposite phase side and a source connected to the opposite phase side, and the termination resistor is connected to the first transistor on the positive phase side.
  • a bias resistor having a positive phase side connecting the terminal of the second transmission line and the ground, and a terminal resistor having a negative phase side connecting the terminal of the second transmission line on the negative phase side and the ground.
  • the circuit is characterized in that a bias voltage is applied to the end of each of the second transmission lines on the positive phase side and the negative phase side.
  • the drain side bias circuit is unnecessary, the difficulty of the drain side bias circuit can be avoided.
  • the present invention it is possible to secure a wide bandwidth and a high conversion gain, and it is possible to realize a drain injection type distributed mixer that consumes less power than in the past.
  • FIG. 1 is a diagram for explaining the principle of a drain injection mixer.
  • FIG. 2 is an equivalent circuit diagram of the drain injection mixer.
  • FIG. 3 is a conceptual diagram illustrating the frequency conversion operation of the drain injection mixer.
  • FIG. 4 is a diagram showing drain current-drain voltage characteristics of the FET model used for analyzing the operation of the drain injection mixer.
  • FIG. 5 is a diagram showing the drain voltage dependence of the transconductance obtained from the characteristics of the FET model of FIG.
  • FIG. 6 is a diagram showing the drain voltage dependence of the drain conductance obtained from the characteristics of the FET model of FIG.
  • FIG. 7 is a diagram illustrating the gate voltage dependence of P (Vg, Vd).
  • FIG. 8 is a diagram showing the gate voltage dependence of ⁇ P (Vg, Vd) / ⁇ Vd.
  • FIG. 9 is a circuit diagram showing the configuration of the drain injection type distributed mixer according to the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of a conventional drain injection type distribution mixer used for comparison with the first embodiment of the present invention.
  • FIG. 11 is a diagram showing calculation results of conversion gains of the drain injection type distributed mixer according to the first embodiment of the present invention and the conventional drain injection type distributed mixer.
  • FIG. 12 is a circuit diagram showing the configuration of the drain injection type distributed mixer according to the second embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a configuration of a conventional drain injection type distributed mixer.
  • FIG. 1 is a diagram for explaining the principle of a single-ended drain injection mixer using one FET.
  • the drain injection mixer includes an FET Q1, a bias circuit 10 that applies a drain bias voltage to the drain (D) of the FET Q1, a bias circuit 11 that applies a gate bias voltage to the gate (G) of the FET Q1, an LO terminal 5 and an IF terminal. 7 and a matching circuit 12 that matches the impedance of the drain of the FET Q1 viewed from the LO terminal 5 and the IF terminal 7, and a matching circuit 13 that matches the impedance of the RF terminal 6 and the impedance of the gate of the FET Q1 viewed from the RF terminal 6. It consists of.
  • the drain implantation mixer by modulating the voltage applied to the drain of the FET Q1, by utilizing the fact that the mutual conductance g m varies, performs mixing of the mixing or LO signal and the IF signal of the LO signal and the RF signal.
  • the knee voltage which was regarded as the optimum bias condition for the conventional drain injection mixer, there is another operating bias point that can obtain a high conversion gain, using a simple analysis model of the drain injection mixer. explain.
  • FIG. 2 is an equivalent circuit diagram of the drain injection mixer shown in FIG. The operation principle of the present invention will be described with reference to FIG.
  • the drain injection mixer there are a mutual conductance g m and a drain conductance g d of the FET Q1 as nonlinear parameters that cause a mixing operation.
  • Vd is the drain voltage of the FET Q1
  • Vg is the gate voltage.
  • v RF is the RF signal voltage
  • R i is the input impedance
  • C gs is the gate-source capacitance of the FET Q1.
  • the IF signal appears as an envelope 30 of a signal generated by mixing the RF signal and the LO signal, and usually only the IF signal component is extracted using a low-pass filter.
  • the magnitude of the conversion gain of the drain injection mixer is represented by an amplitude change amount ⁇ i IF of the envelope 30 in FIG. That is, in order to increase the conversion gain of the drain injection mixer, the design may be such that the amount of change ⁇ i IF shown in equation (1) is large.
  • i IFMAX is the maximum value of the amplitude of the current i IF flowing through the load Z L
  • i IFMIN is the minimum value of the amplitude.
  • the current i IF flowing through the load Z L is expressed by the following equation.
  • Equation (3) is established from Equation (2).
  • the value of ⁇ i IF that determines the conversion gain of the drain injection mixer shown in Expression (1) is proportional to the amount of change when the drain voltage Vd changes in the absolute value on the right side of Expression (3).
  • the absolute value on the right side of Equation (3) is P (Vg, Vd) as in Equation (4).
  • the values of the mutual conductance g m and the drain conductance g d can be obtained from the current-voltage measurement of the FET Q1.
  • the drain injection mixer it may be designed in such a way that the amount of change of P (Vg, Vd) in equation (4) with respect to the drain voltage Vd is large.
  • the FET Q1 will be described using a large signal model of a MESFET having a gate width of 10 ⁇ m.
  • FIG. 4 shows the drain current id-drain voltage Vd characteristics of this FET model.
  • the mutual conductance g m and the drain conductance g d of the FET model can be defined as shown in Equation (5) and Equation (6).
  • the drain voltage Vd dependence of the transconductance g m when graphed to calculate the gate voltage Vg as a parameter, it is shown in FIG.
  • the drain voltage Vd dependence of drain conductance g d when graphed to calculate the gate voltage Vg as a parameter, is shown in FIG.
  • the dependence of P (Vg, Vd) in equation (4) on the gate voltage Vg is calculated using the drain voltage Vd as a parameter and graphed, as shown in FIG. .
  • the gate voltage Vg and the drain voltage Vd that optimize the conversion gain of the drain injection mixer can be derived. 7 that the amount of change in P (Vg, Vd) increases as the gate voltage Vg increases. Therefore, it is considered that the conversion gain of the drain injection mixer increases as the gate voltage Vg increases.
  • the drain voltage Vd is determined as follows. For example, consider the condition of the drain voltage Vd for increasing the conversion gain of the drain injection mixer when the gate voltage Vg is ⁇ 0.2V.
  • the LO signal power is even lower.
  • P (Vg, Vd) that is sufficiently larger than the drain voltage Vd under the condition that the drain voltage Vd is used as a bias point. ) Cannot be obtained, and a large conversion gain cannot be obtained.
  • FIG. 8 shows the dependence of ⁇ P (Vg, Vd) / ⁇ Vd on the gate voltage Vg using the drain voltage Vd as a parameter.
  • the gate voltage Vgd viewed from the drain of the FET Q1 is the threshold value of the Schottky junction constituting the gate of the FET Q1. The voltage becomes larger than the voltage, and a large current flows from the gate to the drain.
  • the mixer is driven with a sufficiently large LO signal power to obtain the maximum conversion gain. Therefore, when the LO signal frequency is low and an LO signal source with high output power can be easily obtained, it is considered that a drain injection mixer should be used near the conventional knee voltage.
  • the present invention can obtain a high conversion gain with a small LO signal power when the signal frequency is high, it is effective for a fundamental wave mixer for down-converting a signal whose RF signal frequency exceeds 100 GHz, for example. is there. Further, in the present invention, since it is not necessary to supply a bias voltage to the drain of the FET Q1, an effect that the power consumption is remarkably reduced as compared with the conventional drain injection mixer can be obtained.
  • FIG. 9 is a circuit diagram showing the configuration of the drain injection type distribution mixer of this embodiment.
  • the pseudo transmission line 1 whose input end is connected to the LO terminal 5 and whose termination is connected to the IF terminal 7, and the pseudo transmission line 2 whose input end is connected to the RF terminal 6.
  • FET Q1 which is a plurality of unit mixers that are arranged along the pseudo transmission lines 1 and 2, the gate is connected to the pseudo transmission line 2, the source is grounded, and the LO signal and the RF signal are frequency-synthesized, and pseudo transmission A bias circuit 4a that applies a gate bias voltage to the end of the line 2, a 50 ⁇ termination resistor R1 that connects the end of the pseudo transmission line 2 to the ground, and the pseudo transmission line 1 and the drain of each FET Q1 are provided. And a plurality of transmission lines CPW3 (third transmission line).
  • the pseudo transmission line 1 includes a plurality of transmission lines CPW1 (first transmission lines) connected in cascade.
  • CPW1 first transmission lines
  • CPW2 second transmission lines
  • each transmission line CPW2 As each transmission line CPW2, a coplanar line having a characteristic impedance of 65 ⁇ and a length of 70 ⁇ m was used. That is, the plurality of FETs Q1 are arranged at equal intervals between the pseudo transmission lines 1 and 2 along the signal flow direction of the pseudo transmission lines 1 and 2 (the direction from left to right in FIG. 9).
  • the characteristic impedance and length of these transmission lines are such that the pseudo transmission lines 1 and 2 are cut when the drain-source voltage of the FET Q1 is 0 V and the gate-source voltage is -0.35 V, which is the threshold voltage of the FET Q1. It is a value calculated so that the off-frequency becomes a high value (a value in which the LO signal and the RF signal can propagate through the pseudo transmission lines 1 and 2).
  • a choke coil L1 having an inductance 1H is used as the bias circuit 4a that applies a gate bias voltage to the end of the pseudo transmission line 2.
  • the traveling wave of the RF signal and the traveling wave of the LO signal are mixed by each FET Q1 (unit mixer), and the IF signal after frequency conversion is Output from IF terminal 7.
  • FIG. 11 shows the calculation result of the conversion gain CG of the drain injection type distributed mixer of this embodiment shown in FIG. 9 and the conventional drain injection type distributed mixer shown in FIG. CG0 in FIG. 11 indicates the conversion gain of the drain injection type distributed mixer of this embodiment, and CG1 indicates the conversion gain of the conventional drain injection type distributed mixer.
  • the horizontal axis represents the gate voltage Vg, and the drain voltage Vd is used as a parameter.
  • the frequency of the RF signal was 125 GHz
  • the frequency of the LO signal was 119 GHz
  • the frequency of the IF signal was 6 GHz.
  • the RF signal input power was ⁇ 30 dBm
  • the LO signal input power was 4 dBm.
  • the conversion gain of ⁇ 8.979 dB can be obtained by setting the drain voltage Vd of the FET Q1 to 0 V and the gate voltage Vg to ⁇ 0.35 V, which is the threshold voltage of the FET Q1, as in this embodiment. I understand that. Further, as in the conventional drain injection type distributed mixer, the conversion gain when the drain voltage Vd of the FET Q1 is 0.2V which is the knee voltage and the gate voltage Vg is set to -0.3V is -10.276 dB. I know that there is.
  • a higher conversion gain than the conventional one can be obtained.
  • the reason why a high conversion gain can be obtained is that the bias condition in which the drain voltage Vd is 0 V and the gate voltage Vg is the threshold voltage is higher than the bias condition conventionally used, as described in the principle of the invention described above. This is because the amount of change in ⁇ i IF that determines the conversion gain of the mixer increases.
  • Table 1 shows a comparison result of power consumption and conversion gain between the conventional configuration and the configuration of the present embodiment.
  • the drain of the FET Q1 is actually biased via the bias circuit 3 composed of the resistor Rdd.
  • the bias circuit 3 it is necessary to apply a large voltage Vdd in consideration of a voltage drop at the resistor Rdd, so that power consumption is further increased.
  • the bias voltage of the drain of the FET Q1 is zero, the power consumption by the bias circuit on the drain side is zero.
  • FIG. 12 is a circuit diagram showing the configuration of the drain injection type distribution mixer of this embodiment.
  • each unit mixer constituting a distributed mixer has a differential configuration, and a drain having a double balance configuration in which a pseudo transmission line for inputting an LO signal and a pseudo transmission line for inputting an RF signal are both differentially configured.
  • An injection type distributed mixer is shown.
  • the drain injection type distributed mixer of the present embodiment has a pseudo transmission line 1p whose input end is connected to the LO terminal 5p on the positive phase side and whose termination is connected to the IF terminal 7p on the positive phase side, and the input end is on the negative phase side.
  • the pseudo transmission line 2n connected to the RF terminal 6n on the opposite phase side, the pseudo transmission lines 1p, 1n, 2p, and 2n are arranged, the gate is connected to the pseudo transmission lines 2p and 2n, and the drain is the pseudo transmission line.
  • LOp is an LO signal on the positive phase side
  • LOn is an LO signal complementary to LOp
  • RFp is an RF signal on the positive phase side
  • RFn is an RF signal complementary to RFp
  • IFp is an IF signal on the positive phase side
  • IFn is This is an IF signal complementary to IFp.
  • the pseudo transmission line 1p is composed of a plurality of cascaded transmission lines CPW1p
  • the pseudo transmission line 1n is composed of a plurality of cascaded transmission lines CPW1n
  • the pseudo transmission line 2p is composed of a plurality of cascaded transmission lines CPW2p
  • the pseudo transmission line 2n is composed of a plurality of cascaded transmission lines CPW2n.
  • the plurality of FETs Q1p are arranged at equal intervals along the signal flow direction of the pseudo transmission lines 1p and 2p between the pseudo transmission lines 1p and 2p. Between the lines 1n and 2n, the pseudo transmission lines 1n and 2n are arranged at the same interval as the FET Q1p along the signal flow direction.
  • the bias circuit 4b has one end connected to the end of the pseudo transmission line 2p, the other end connected to the resistor Rgp to which the drain bias voltage Vgg is applied, one end connected to the end of the pseudo transmission line 2n, and the other end to the drain bias voltage.
  • a resistor Rgn to which Vgg is applied a capacitor Cp having one end connected to the other end of the resistor Rgp and the other end grounded; a capacitor Cn having one end connected to the other end of the resistor Rgn and the other end grounded; Consists of
  • the differential configuration RF signals RFp and RFn and the differential configuration LO signals LOp and LOn are mixed by the differential configuration FETs Q1p and Q1n, and the differential configuration IF signals IFp and IFn are mixed into the IF terminal 7p. , 7n.
  • the problem related to the application of the drain bias which has been a problem in the conventional drain injection type distribution mixer, can be solved by the same principle as in the first embodiment.
  • the DC voltage at the drains of the FETs Q1p and Q1n may be set to zero, and the DC voltage between the gate and source of the FETs Q1p and Q1n may be set to the threshold voltage of the FETs Q1p and Q1n.
  • the present invention When the present invention is applied to a balanced distribution mixer in which the drain-side pseudo transmission lines 1p and 1n are designed to be balanced as in this embodiment, the number of drain-side bias circuits is reduced to simplify the layout. It also leads to.
  • the present invention can also be applied to a single balance configuration in which the RF signal is a single-phase input and the number of gate-side pseudo transmission lines is one.
  • the down conversion mixer has been described as an example.
  • the present invention can be applied to an up conversion mixer.
  • the input ends of the pseudo transmission lines 2, 2p, 2n in FIGS. 9 and 12 are connected to the IF terminals 7, 7p, 7n, and the pseudo transmission lines 1, 1p, 1n are connected.
  • an IF signal is input to the pseudo transmission lines 2, 2p, 2n instead of the RF signal, and an RF signal is output from the end of the pseudo transmission lines 1, 1p, 1n. do it.
  • the present invention can be applied to circuit technology that handles high-frequency electrical signals.

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Abstract

広帯域性と高い変換利得を確保し、消費電力を削減する。 分布ミキサは、入力端がＬＯ端子５に接続され、終端がＩＦ端子７に接続された疑似伝送線路１と、入力端がＲＦ端子６に接続された疑似伝送線路２と、疑似伝送線路１，２に沿って配置され、ゲートが疑似伝送線路２に接続され、ソースが接地され、ＬＯ信号とＲＦ信号とを周波数合成するＦＥＴＱ１と、疑似伝送線路２の終端にゲートバイアス電圧を印加するバイアス回路４ａと、疑似伝送線路２の終端と接地とを接続する終端抵抗Ｒ１と、疑似伝送線路１と各ＦＥＴＱ１のドレインとの間に設けられた複数の伝送線路ＣＰＷ３とから構成される。

Description

分布ミキサ
　本発明は、高周波電気信号を扱う回路技術、特に周波数変換機能を有するミキサに関するものである。
　分布ミキサとは、電界効果トランジスタ（ＦＥＴ）の持つリアクタンス成分と、伝送線路の持つリアクタンス成分とを用いて疑似伝送線路を形成し、疑似伝送線路の有する広い周波数特性を利用することで、広帯域特性を実現したミキサ回路のことである（非特許文献１参照）。
　分布ミキサにおいては、バイアス回路を、疑似伝送線路の広帯域性を崩すことなく設計することが重要である。集中定数設計のミキサの場合、通常、高周波（ＲＦ（Radio Frequency））端子、局部発振（ＬＯ（Local Oscillator））端子、中間周波（ＩＦ（Intermediate Frequency））端子の各端子が狭帯域に設計されるため、例えば、所望の周波数において十分にインピーダンスが高くなるような四分の一波長スタブを用い、バイアスを供給することが可能である。
　しかしながら、分布ミキサにおいては、四分の一波長スタブのインピーダンスが疑似伝送線路の特性インピーダンスより十分大きく見える周波数範囲内のみでしか疑似伝送線路を形成することができず、結果として分布ミキサの広帯域性が損なわれる。この問題を解決するためには、理想的には、疑似伝送線路の広帯域な周波数範囲内でインピーダンスが十分大きくなるようなチョークコイルを利用すればよい。しかし、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）においては、大きなインダクタンス値を持つコイルの作成は難しく、現実的ではない。
　したがって、分布ミキサの場合、通常は図１３に示すような、高抵抗を用いたバイアス回路が用いられる。図１３の例は、変換利得が大きく、かつＲＦ周波数とＬＯ周波数のアイソレーション確保が容易なドレイン注入型分布ミキサの例を示している（非特許文献２参照）。ドレイン注入型分布ミキサは、疑似伝送線路１，２と、疑似伝送線路１，２に沿って配置された複数の単位ミキサであるＦＥＴＱ１と、疑似伝送線路１の入力端にドレインバイアス電圧を印加するバイアス回路３と、疑似伝送線路２の終端にゲートバイアス電圧を印加するバイアス回路４と、疑似伝送線路１の入力端とＬＯ端子５とを接続するキャパシタＣ１と、疑似伝送線路２の入力端とＲＦ端子６とを接続するキャパシタＣ２と、疑似伝送線路１の終端とＩＦ端子７とを接続するキャパシタＣ３と、疑似伝送線路２の終端と接地とを接続する終端抵抗Ｒ１と、疑似伝送線路１とＦＥＴＱ１のドレインとの間に設けられた伝送線路ＣＰＷ３とから構成される。
　疑似伝送線路１は、縦続接続された複数の伝送線路ＣＰＷ１から構成され、疑似伝送線路２は、縦続接続された複数の伝送線路ＣＰＷ２から構成される。
　バイアス回路３は、抵抗Ｒｄｄを介してドレインバイアス電圧Ｖｄｄを疑似伝送線路１に印加する。バイアス回路４は、抵抗Ｒｇを介してゲートバイアス電圧Ｖｇを疑似伝送線路２に印加する。
　抵抗Ｒｄｄ，Ｒｇは周波数依存性を持たない素子であり、かつ抵抗Ｒｄｄ，Ｒｇの値を疑似伝送線路１，２の特性インピーダンスよりも十分大きくすれば、疑似伝送線路１，２の広帯域性を崩すことなく、バイアス印加が可能である。しかしながら、高抵抗を用いる場合には、抵抗Ｒｄｄ，Ｒｇでの電圧降下分だけ大きなバイアス電圧を外部から供給する必要がある。
　ドレイン注入型分布ミキサを設計する場合、高抵抗を用いたバイアス回路の設計は、特にドレインバイアス電圧Ｖｄｄを印加するバイアス回路３において次に述べる困難が伴う。ドレインバイアス電圧Ｖｄｄは、前述のように、高抵抗Ｒｄｄでの電圧降下分だけ大きな電圧にする必要がある。例えば、ＦＥＴＱ１のドレイン電圧をニー（knee）電圧付近に設定する場合には、単位ミキサを構成する各ＦＥＴＱ１に、飽和領域とほぼ等しいドレイン電流が流れる。
　ドレイン注入型分布ミキサの場合、バイアス回路３を構成する高抵抗Ｒｄｄには、前記単位ミキサに流れるドレイン電流のミキサ段数倍（ＦＥＴＱ１の個数倍）の電流が流れるため、高抵抗Ｒｄｄでの電圧降下は大きくなる。例えば、ＦＥＴＱ１としてゲート幅１０μｍのＩｎＰ－ＨＥＭＴ（High Electron Mobility Transistor）を、ゲート電圧が－０．２Ｖの状態で用いる場合、ニー電圧であるドレイン電圧０．２Ｖ近辺でのドレイン電流は４ｍＡ程度となる。
　したがって、例えばドレイン注入型分布ミキサを８段構成とする場合には、高抵抗Ｒｄｄには３２ｍＡの電流が流れる。高抵抗Ｒｄｄの抵抗値は、疑似伝送線路１，２の特性インピーダンス（通常は５０Ω）よりも十分大きくする必要があるため、例えば５００Ωとすると、高抵抗Ｒｄｄでの電圧降下は１．６Ｖとなる。よって、ＦＥＴＱ１のドレイン電圧をニー電圧付近に設定するためには、バイアス回路３に供給するドレインバイアスＶｄｄを１．８Ｖとする必要がある。
　ドレイン注入型分布ミキサでは、ＦＥＴＱ１をオン／オフし、ドレイン電流を変化させることでＬＯ信号とＲＦ信号のミキシングまたはＬＯ信号とＩＦ信号のミキシングを行う。このとき、ＦＥＴＱ１がオフになり、ドレイン電流が流れなくなる瞬間に、高抵抗Ｒｄｄでの電圧降下が小さくなり、結果として、ドレインバイアス電圧Ｖｄｄ＝１．８ＶがそのままＦＥＴＱ１のドレインに印加されることになる。この電圧は、通常のＦＥＴのドレイン耐圧ぎりぎりの値である。オフ時にＦＥＴＱ１のドレインに印加される電圧を低下させるためには、高抵抗Ｒｄｄでの電圧降下を小さくすることが必要である。このためには、ＦＥＴＱ１の段数を減らして、高抵抗Ｒｄｄに流れる電流値を小さくするか、もしくは高抵抗Ｒｄｄの値を小さくすることが考えられる。
　ドレイン注入型分布ミキサの変換利得はＦＥＴＱ１の段数に比例するため、ＦＥＴＱ１の段数を減らす手法では、高い変換利得を確保できない。また、抵抗Ｒｄｄの値を小さくする手法では、前述のように、抵抗Ｒｄｄの値が小さいほど、分布ミキサの疑似伝送線路１，２からみてバイアス回路３の存在が無視できなくなるため、分布ミキサの広帯域性が失われる。
　また、高抵抗Ｒｄｄ，Ｒｇを用いたバイアス回路３，４では、高抵抗Ｒｄｄ，Ｒｇで大きな電力が消費されるため、電源の利用効率が極めて悪いという問題があった。
Kuo-Liang Deng，Hue Wang，"A 3-33 GHz PHEMT MMIC Distributed Drain Mixer"，Radio Frequency Integrated Circuits (RFIC) Symposium，2002，IEEE P.Bura，R.Dikshit，"F.E.T. mixer with the drain L.O. injection"，Electronics Letters 30th Sept.，1976，Vol.12，No.20
　本発明は、上記課題を解決するためになされたもので、広帯域性と高い変換利得を確保することができ、消費電力を削減することができる分布ミキサを提供することを目的とする。
　本発明の分布ミキサは、入力端がＬＯ信号入力用のＬＯ端子に接続され、終端がＩＦ信号出力用のＩＦ端子に接続された第１の伝送線路と、入力端がＲＦ信号入力用のＲＦ端子に接続された第２の伝送線路と、前記第１、第２の伝送線路間に、これら伝送線路の信号流れ方向に沿って等間隔で配置され、ゲートが前記第２の伝送線路に接続され、ドレインが前記第１の伝送線路に接続され、ソースが接地された複数のトランジスタと、前記第２の伝送線路の終端にバイアス電圧を印加するバイアス回路と、前記第２の伝送線路の終端と接地とを接続する終端抵抗とを備え、前記バイアス回路は、前記複数のトランジスタのゲート・ソース間の直流電圧がこれらトランジスタの閾値電圧となるように前記バイアス電圧を印加し、前記複数のトランジスタのドレインとソースの直流電圧が等しく、前記第１の伝送線路の終端から、前記ＲＦ信号を周波数変換した前記ＩＦ信号を出力することを特徴とするものである。
　また、本発明の分布ミキサは、入力端がＬＯ信号入力用のＬＯ端子に接続され、終端がＲＦ信号出力用のＲＦ端子に接続された第１の伝送線路と、入力端がＩＦ信号入力用のＩＦ端子に接続された第２の伝送線路と、前記第１、第２の伝送線路間に、これら伝送線路の信号流れ方向に沿って等間隔で配置され、ゲートが前記第２の伝送線路に接続され、ドレインが前記第１の伝送線路に接続され、ソースが接地された複数のトランジスタと、前記第２の伝送線路の終端にバイアス電圧を印加するバイアス回路と、前記第２の伝送線路の終端と接地とを接続する終端抵抗とを備え、前記バイアス回路は、前記複数のトランジスタのゲート・ソース間の直流電圧がこれらトランジスタの閾値電圧となるように前記バイアス電圧を印加し、前記複数のトランジスタのドレインとソースの直流電圧が等しく、前記第１の伝送線路の終端から、前記ＩＦ信号を周波数変換した前記ＲＦ信号を出力することを特徴とするものである。
　また、本発明の分布ミキサの１構成例は、前記第１の伝送線路と前記複数のトランジスタのドレインとの間に挿入された複数の第３の伝送線路をさらに備えることを特徴とするものである。
　また、本発明の分布ミキサの１構成例において、前記第１の伝送線路は、入力端が正相側のＬＯ端子に接続され、終端が正相側のＩＦ端子に接続された正相側の第１の伝送線路と、入力端が逆相側のＬＯ端子に接続され、終端が逆相側のＩＦ端子に接続された逆相側の第１の伝送線路とからなる差動構成の伝送線路であり、前記第２の伝送線路は、入力端が正相側のＲＦ端子に接続された正相側の第２の伝送線路と、入力端が逆相側のＲＦ端子に接続された逆相側の第２の伝送線路とからなる差動構成の伝送線路であり、前記トランジスタは、ゲートが前記正相側の第２の伝送線路に接続され、ドレインが前記正相側の第１の伝送線路に接続され、ソースが接地された正相側のトランジスタと、ゲートが前記逆相側の第２の伝送線路に接続され、ドレインが前記逆相側の第１の伝送線路に接続され、ソースが接地された逆相側のトランジスタとからなる差動構成のトランジスタであり、前記終端抵抗は、前記正相側の第２の伝送線路の終端と接地とを接続する正相側の終端抵抗と、前記逆相側の第２の伝送線路の終端と接地とを接続する逆相側の終端抵抗とからなり、前記バイアス回路は、前記正相側、逆相側のそれぞれの第２の伝送線路の終端にバイアス電圧を印加することを特徴とするものである。
　また、本発明の分布ミキサの１構成例において、前記第１の伝送線路は、入力端が正相側のＬＯ端子に接続され、終端が正相側のＲＦ端子に接続された正相側の第１の伝送線路と、入力端が逆相側のＬＯ端子に接続され、終端が逆相側のＲＦ端子に接続された逆相側の第１の伝送線路とからなる差動構成の伝送線路であり、前記第２の伝送線路は、入力端が正相側のＩＦ端子に接続された正相側の第２の伝送線路と、入力端が逆相側のＩＦ端子に接続された逆相側の第２の伝送線路とからなる差動構成の伝送線路であり、前記トランジスタは、ゲートが前記正相側の第２の伝送線路に接続され、ドレインが前記正相側の第１の伝送線路に接続され、ソースが接地された正相側のトランジスタと、ゲートが前記逆相側の第２の伝送線路に接続され、ドレインが前記逆相側の第１の伝送線路に接続され、ソースが接地された逆相側のトランジスタとからなる差動構成のトランジスタであり、前記終端抵抗は、前記正相側の第２の伝送線路の終端と接地とを接続する正相側の終端抵抗と、前記逆相側の第２の伝送線路の終端と接地とを接続する逆相側の終端抵抗とからなり、前記バイアス回路は、前記正相側、逆相側のそれぞれの第２の伝送線路の終端にバイアス電圧を印加することを特徴とするものである。
　本発明によれば、ドレイン側のバイアス回路が不要になるため、ドレイン側バイアス回路の困難性を回避することができる。その結果、本発明では、広帯域性と高い変換利得を確保することができ、従来よりも消費電力の少ないドレイン注入型分布ミキサを実現することができる。
図１は、ドレイン注入型ミキサの原理を説明する図である。 図２は、ドレイン注入ミキサの等価回路図である。 図３は、ドレイン注入ミキサの周波数変換動作を説明する概念図である。 図４は、ドレイン注入ミキサの動作解析に用いたＦＥＴモデルのドレイン電流－ドレイン電圧特性を示す図である。 図５は、図４のＦＥＴモデルの特性から得られる、相互コンダクタンスのドレイン電圧依存性を示す図である。 図６は、図４のＦＥＴモデルの特性から得られる、ドレインコンダクタンスのドレイン電圧依存性を示す図である。 図７は、Ｐ（Ｖｇ，Ｖｄ）のゲート電圧依存性を示す図である。 図８は、ΔＰ（Ｖｇ，Ｖｄ）／ΔＶｄのゲート電圧依存性を示す図である。 図９は、本発明の第１の実施例に係るドレイン注入型分布ミキサの構成を示す回路図である。 図１０は、本発明の第１の実施例との比較に用いた従来のドレイン注入型分布ミキサの構成を示す回路図である。 図１１は、本発明の第１の実施例に係るドレイン注入型分布ミキサおよび従来のドレイン注入型分布ミキサの変換利得の計算結果を示す図である。 図１２は、本発明の第２の実施例に係るドレイン注入型分布ミキサの構成を示す回路図である。 図１３は、従来のドレイン注入型分布ミキサの構成を示す回路図である。
［発明の原理］
　図１は、ＦＥＴを１個を用いた、シングルエンドのドレイン注入型ミキサの原理を説明する図である。ドレイン注入ミキサは、ＦＥＴＱ１と、ＦＥＴＱ１のドレイン（Ｄ）にドレインバイアス電圧を印加するバイアス回路１０と、ＦＥＴＱ１のゲート（Ｇ）にゲートバイアス電圧を印加するバイアス回路１１と、ＬＯ端子５およびＩＦ端子７のインピーダンスとＬＯ端子５およびＩＦ端子７から見たＦＥＴＱ１のドレインのインピーダンスとを合わせるマッチング回路１２と、ＲＦ端子６のインピーダンスとＲＦ端子６から見たＦＥＴＱ１のゲートのインピーダンスとを合わせるマッチング回路１３とから構成される。
　ドレイン注入ミキサでは、ＦＥＴＱ１のドレインにかかる電圧を変調することで、相互コンダクタンスｇmが変化することを利用して、ＬＯ信号とＲＦ信号のミキシングまたはＬＯ信号とＩＦ信号のミキシングを行う。以下に、従来のドレイン注入ミキサの最適バイアス条件とされていたニー電圧の他に、高い変換利得が得られる別の動作バイアス点が存在することを、ドレイン注入ミキサの簡単な解析モデルを用いて説明する。
　図２は、図１に示したドレイン注入ミキサの等価回路図である。この図２を用いて本発明の動作原理を説明する。ドレイン注入ミキサでは、ミキシング動作を引き起こす非線形パラメータとして、ＦＥＴＱ１の相互コンダクタンスｇm、ドレインコンダクタンスｇdがある。図２では、これらの非線形要素を、電流源ｇm（Ｖｄ，Ｖｇ）ｖgsおよびドレイン抵抗Ｒd（Ｖｄ，Ｖｇ）＝１／ｇdで示している。ＶｄはＦＥＴＱ１のドレイン電圧、Ｖｇはゲート電圧である。また、図２のｖRFはＲＦ信号の電圧、Ｒiは入力インピーダンス、ＣgsはＦＥＴＱ１のゲート・ソース間容量である。ＬＯ信号により相互コンダクタンスｇmおよびドレインコンダクタンスｇdの２つの値が変化することで、ＲＦ信号とＬＯ信号が混合されて生じるＩＦ信号は、図２の負荷ＺLより取り出される。
　このとき、図３に示すように、ＩＦ信号は、ＲＦ信号とＬＯ信号が混合されて生じる信号の包絡線３０として現れ、通常はローパスフィルタを用いてＩＦ信号成分のみが取り出されることとなる。ドレイン注入ミキサの変換利得の大きさは、図３の包絡線３０の振幅の変化量ΔｉIFで表される。すなわち、ドレイン注入ミキサの変換利得を大きくするためには、式（１）に示す変化量ΔｉIFが大きくなるような設計を行えばよい。
Figure JPOXMLDOC01-appb-M000001
　ｉIFMAXは負荷ＺLを流れる電流ｉIFの振幅の最大値、ｉIFMINは振幅の最小値である。図２において、負荷ＺLを流れる電流ｉIFは、次式で表される。
Figure JPOXMLDOC01-appb-M000002
　式（２）より式（３）が成立する。
Figure JPOXMLDOC01-appb-M000003
　よって、式（１）に示した、ドレイン注入ミキサの変換利得を決定するΔｉIFの値は、式（３）の右辺の絶対値の、ドレイン電圧Ｖｄが変化した際の変化量に比例する。式（３）の右辺の絶対値を式（４）のようにＰ（Ｖｇ，Ｖｄ）とする。
Figure JPOXMLDOC01-appb-M000004
　相互コンダクタンスｇmおよびドレインコンダクタンスｇdは、ＦＥＴＱ１の電流－電圧測定からその値を得ることができる。ドレイン注入ミキサを設計する際には、式（４）のＰ（Ｖｇ，Ｖｄ）の、ドレイン電圧Ｖｄに対する変化量が大きい点で設計すればよい。ここでは、ＦＥＴＱ１として、ゲート幅１０μｍのＭＥＳＦＥＴの大信号モデルを用いて説明する。図４に、このＦＥＴモデルのドレイン電流ｉｄ－ドレイン電圧Ｖｄの特性を示す。
　ＦＥＴモデルの相互コンダクタンスｇmおよびドレインコンダクタンスｇdは、式（５）、式（６）のように定義できる。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
　図４の特性から、相互コンダクタンスｇmのドレイン電圧Ｖｄ依存性を、ゲート電圧Ｖｇをパラメータとして計算しグラフ化すると、図５のようになる。また、ドレインコンダクタンスｇdのドレイン電圧Ｖｄ依存性を、ゲート電圧Ｖｇをパラメータとして計算しグラフ化すると、図６のようになる。この図５、図６に示す特性を用いて、式（４）のＰ（Ｖｇ，Ｖｄ）のゲート電圧Ｖｇ依存性を、ドレイン電圧Ｖｄをパラメータとして計算しグラフ化すると、図７のようになる。
　図７より、ドレイン注入ミキサの変換利得を最適化するゲート電圧Ｖｇおよびドレイン電圧Ｖｄを導くことができる。図７より、ゲート電圧Ｖｇが大きくなるほどＰ（Ｖｇ，Ｖｄ）の変化量が大きくなることが判る。したがって、ドレイン注入ミキサの変換利得はゲート電圧Ｖｇが大きいほど大きくなると考えられる。
　ドレイン電圧Ｖｄに関しては、以下のように決定される。例えば、ゲート電圧Ｖｇが－０．２Ｖの場合にドレイン注入ミキサの変換利得を大きくとるためのドレイン電圧Ｖｄの条件を考える。Ｐ（Ｖｇ，Ｖｄ）の値が最小となるドレイン電圧Ｖｄは、Ｖｄ＝０Ｖである。Ｐ（Ｖｇ，Ｖｄ）の値が最大となるのはＶｄ＝１．０Ｖのときであるが、その時のＰ（Ｖｇ，Ｖｄ）の値は、Ｖｄ＝０．６Ｖ，０．８Ｖの場合とほとんど変わらない。
　したがって、ＬＯ信号電力を節約するためにも、ドレイン電圧Ｖｄは０Ｖから０．６Ｖの範囲で増減させることが望ましい。このため、ドレイン電圧Ｖｄを０Ｖと０．６Ｖの中間値である０．３Ｖとしたときに、最も低いＬＯ信号電力で、大きな変換利得を得ることができる。図４のドレイン電流ｉｄ－ドレイン電圧Ｖｄの特性を見れば判るように、上記の推論より導かれた、（Ｖｇ，Ｖｄ）＝（－０．２Ｖ，０．３Ｖ）は、ＦＥＴＱ１のニー電圧に相当する。したがって、従来のドレイン注入ミキサのバイアス点であるニー電圧付近が、高変換利得を得るために最適であることが、Ｐ（Ｖｇ，Ｖｄ）という指標から理解できる。
　ここで、ＬＯ信号電力が更に低い場合を考える。例えば、ドレイン電圧Ｖｄのスイング振幅として、０．２Ｖまでしか得られない場合を考えると、上述のドレイン電圧Ｖｄをバイアス点として用いる条件では、ドレイン電圧Ｖｄに対して十分に大きなＰ（Ｖｇ，Ｖｄ）の変化量が得られず、大きな変換利得を得ることができない。
　できるだけ少ないＬＯ信号電力でドレイン注入ミキサの大きな変換利得が得られるバイアス条件を求めるためには、Ｐ（Ｖｇ，Ｖｄ）のドレイン電圧Ｖｄに対する変化率ΔＰ（Ｖｇ，Ｖｄ）／ΔＶｄを計算し、この値が最も大きくなるようなバイアス点を求めればよい。図８に、ドレイン電圧Ｖｄをパラメータとした、ΔＰ（Ｖｇ，Ｖｄ）／ΔＶｄのゲート電圧Ｖｇ依存性を示す。
　図８より、ドレイン電圧Ｖｄ＝０Ｖ、ゲート電圧Ｖｇ＝－０．３５Ｖ付近でΔＰ（Ｖｇ，Ｖｄ）／ΔＶｄが極大となることが判る。つまり、ドレイン電圧Ｖｄ＝０Ｖ、ゲート電圧Ｖｇ＝－０．３５Ｖにおいて最も低いＬＯ信号電力でドレイン注入ミキサの高い変換利得を得ることができる。
　ドレイン電圧Ｖｄ＝０Ｖ、ゲート電圧Ｖｇ＝－０．３５ＶでΔＰ（Ｖｇ，Ｖｄ）／ΔＶｄが極大となる理由は、定性的には、以下のように説明することができる。ゲート電圧Ｖｇ＝－０．３５Ｖは、ＦＥＴＱ１のゲートのショットキー接合の閾値電圧に相当する。
　ドレインバイアス電圧０ＶでＦＥＴＱ１を使用する場合、ＬＯ信号に応じてドレイン電圧Ｖｄが負電圧になった時には、ＦＥＴＱ１のドレインから見たゲートの電圧Ｖｇｄが、ＦＥＴＱ１のゲートを構成するショットキー接合の閾値電圧より大きくなり、ゲートからドレインに大きな電流が流れるようになる。
　一方で、ドレインバイアス電圧０Ｖの条件で、ＬＯ信号に応じてドレイン電圧Ｖｄが正電圧になった時には、ＦＥＴＱ１のゲートを構成するショットキー接合の閾値電圧よりもＶｇｄが小さくなるため、ゲートからドレインに流れる電流は急速に低下する。このことは、ドレインコンダクタンスｇdが原点付近で急速に変化することを示している。また、ドレイン電圧Ｖｄが正電圧になった時には、図５からわかるように、相互コンダクタンスｇmによる、ゲートに入力されたＲＦ信号に対する利得も利用できる。
　通常、ミキサは、最大の変換利得が得られるような十分大きなＬＯ信号電力で駆動されることを前提としている。したがって、ＬＯ信号の周波数が低く、大出力電力のＬＯ信号源が容易に得られる場合には従来のニー電圧付近でドレイン注入ミキサを使用するのが良いと考えられる。
　しかしながら、ＬＯ信号周波数が非常に高い場合、例えば１００ＧＨｚを超えるような場合には、十分なＬＯ信号電力を供給できる信号源が少ないため、できるだけ低いＬＯ信号電力で駆動可能なミキサが求められる。本発明は、信号周波数が高い場合において、小さいＬＯ信号電力で高い変換利得を得ることができるので、例えばＲＦ信号周波数が１００ＧＨｚを超えるような信号をダウンコンバージョンするための基本波ミキサなどに有効である。また、本発明では、ＦＥＴＱ１のドレインにバイアス電圧を供給する必要がないため、従来のドレイン注入ミキサに比べて消費電力が格段に小さくなるという効果が得られる。
　以上の原理により、ＦＥＴＱ１のドレインの直流電圧がゼロ（ドレインとソースの直流電圧が等しい）の場合でも、ゲート・ソース間の直流電圧をＦＥＴＱ１の閾値電圧に設定することで、大きな変換利得が得られることが説明された。この原理をドレイン注入型分布ミキサに適用すれば、ドレイン側のバイアス回路が不要になるため、上記で述べた、ドレイン側バイアス回路の困難性を回避することができ、さらに、従来よりも消費電力の少ないドレイン注入型分布ミキサを実現できる。
　次に、実施例として、実際に本発明に係るドレイン注入型分布ミキサを設計し、計算した結果を示し、本発明が有効であることを説明する。
［第１の実施例］
　本発明の第１の実施例として、シングルエンドのドレイン注入型分布ミキサへの適用例を説明する。図９は本実施例のドレイン注入型分布ミキサの構成を示す回路図である。本実施例のドレイン注入型分布ミキサは、入力端がＬＯ端子５に接続され、終端がＩＦ端子７に接続された疑似伝送線路１と、入力端がＲＦ端子６に接続された疑似伝送線路２と、疑似伝送線路１，２に沿って配置され、ゲートが疑似伝送線路２に接続され、ソースが接地され、ＬＯ信号とＲＦ信号とを周波数合成する複数の単位ミキサであるＦＥＴＱ１と、疑似伝送線路２の終端にゲートバイアス電圧を印加するバイアス回路４ａと、疑似伝送線路２の終端と接地とを接続する５０Ωの終端抵抗Ｒ１と、疑似伝送線路１と各ＦＥＴＱ１のドレインとの間に設けられた複数の伝送線路ＣＰＷ３（第３の伝送線路）とから構成される。
　本発明をドレイン注入型分布ミキサに適用する場合には、そもそもドレイン側のバイアス回路が不要であるため、前記の問題を回避することができる。
　本実施例では、複数のＦＥＴＱ１として全て同一の、ゲート幅１０μｍのＩｎＰ－ＨＥＭＴを用いた。疑似伝送線路１は、縦続接続された複数の伝送線路ＣＰＷ１（第１の伝送線路）から構成される。各伝送線路ＣＰＷ１としては、特性インピーダンス６０Ω、長さ７０μｍのコプレーナ線路を用いた。同様に、疑似伝送線路２は、縦続接続された複数の伝送線路ＣＰＷ２（第２の伝送線路）から構成される。各伝送線路ＣＰＷ２としては、特性インピーダンス６５Ω、長さ７０μｍのコプレーナ線路を用いた。つまり、複数のＦＥＴＱ１は、疑似伝送線路１，２間に、これら疑似伝送線路１，２の信号流れ方向（図９の左から右への方向）に沿って等間隔で配置される。
　これらの伝送線路の特性インピーダンスと長さは、ＦＥＴＱ１のドレイン・ソース間電圧が０Ｖで、ゲート・ソース間電圧がＦＥＴＱ１の閾値電圧である－０．３５Ｖの時に、疑似伝送線路１，２のカットオフ周波数が高い値（ＬＯ信号およびＲＦ信号が疑似伝送線路１，２を伝播可能な値）になるように計算された値となっている。
　また、疑似伝送線路２の終端にゲートバイアス電圧を印加するバイアス回路４ａとしては、インダクタンス１ＨのチョークコイルＬ１を用いた。
　本実施例のようにドレイン注入型分布ミキサをダウンコンバージョンミキサとして使用する場合、ＲＦ信号の進行波とＬＯ信号の進行波とが各ＦＥＴＱ１（単位ミキサ）で混合され、周波数変換後のＩＦ信号がＩＦ端子７から出力される。
　本実施例との比較のために、ＦＥＴＱ１のドレインにバイアス電圧を印加する従来のドレイン注入型分布ミキサについても計算も行った。このドレイン注入型分布ミキサの構成を図１０に示す。ドレインバイアス電圧を印加するバイアス回路３ａとしては、インダクタンス１ＨのチョークコイルＬ２を用い、ＦＥＴＱ１のドレイン電圧Ｖｄを０．２Ｖとした。
　図９に示した本実施例のドレイン注入型分布ミキサおよび図１０に示した従来のドレイン注入型分布ミキサの変換利得ＣＧの計算結果を図１１に示す。図１１のＣＧ０は本実施例のドレイン注入型分布ミキサの変換利得を示し、ＣＧ１は従来のドレイン注入型分布ミキサの変換利得を示している。ここでは、横軸にゲート電圧Ｖｇをとり、ドレイン電圧Ｖｄをパラメータとしている。ＲＦ信号の周波数を１２５ＧＨｚ、ＬＯ信号の周波数を１１９ＧＨｚ、ＩＦ信号の周波数を６ＧＨｚとした。また、ＲＦ信号入力電力を－３０ｄＢｍとし、ＬＯ信号入力電力を４ｄＢｍとした。
　図１１によれば、本実施例のようにＦＥＴＱ１のドレイン電圧Ｖｄを０Ｖ、ゲート電圧ＶｇをＦＥＴＱ１の閾値電圧である－０．３５Ｖに設定することで、－８．９７９ｄＢの変換利得が得られることが判る。また、従来のドレイン注入型分布ミキサのように、ＦＥＴＱ１のドレイン電圧Ｖｄをニー電圧である０．２Ｖとし、ゲート電圧Ｖｇを－０．３Ｖに設定した場合の変換利得は、－１０．２７６ｄＢであることが判る。
　このように、本実施例では、従来よりも高い変換利得を得ることができる。高い変換利得が得られる理由は、上記の発明の原理でも述べたように、従来用いられてきたバイアス条件よりも、ドレイン電圧Ｖｄが０Ｖでゲート電圧Ｖｇが閾値電圧であるバイアス条件の方が、ミキサの変換利得を決定するΔｉIFの変化量が大きくなるからである。表１に、従来構成と本実施例の構成での消費電力、変換利得の比較結果を示す。
Figure JPOXMLDOC01-appb-T000007
　従来構成で「Ｌ２使用時」とは、図１０のようにバイアス回路３ａとしてチョークコイルＬ２を用いた場合を示している。また、従来構成で「Ｒｄｄ使用時」とは、図１３のようにバイアス回路３として５０Ωの抵抗Ｒｄｄを用いた場合を示している。また、ドレイン電圧降下とは、バイアス回路３，３ａにおける電圧降下のことを言う。ドレイン印加電圧は、図１３、図１０のＶｄｄである。
　従来のようにバイアス回路３，３ａを用いてＦＥＴＱ１のドレインに電圧を印加する構成では、バイアス回路３，３ａに電流が流れるため、消費電力が発生する。バイアス回路３ａを用いる場合にはチョークコイルＬ２での直流電圧降下が無いため、消費電力を抑えることができるが、１００ＧＨｚ以上の周波数において大きなインダクタンス値を有するチョークコイルを実現することは難しい。
　したがって、実際には抵抗Ｒｄｄからなるバイアス回路３を介してＦＥＴＱ１のドレインをバイアスすることになる。バイアス回路３を用いる場合には、抵抗Ｒｄｄでの電圧降下を考慮した大きな電圧Ｖｄｄをかける必要があるため、さらに消費電力は大きくなる。
　一方、本実施例では、ＦＥＴＱ１のドレインのバイアス電圧が０なので、ドレイン側のバイアス回路による消費電力は０である。
［第２の実施例］
　次に、本発明の第２の実施例について説明する。図１２は本実施例のドレイン注入型分布ミキサの構成を示す回路図である。本実施例は、分布ミキサを構成する個々の単位ミキサを差動構成とし、さらにＬＯ信号を入力する疑似伝送線路とＲＦ信号を入力する疑似伝送線路を共に差動構成としたダブルバランス構成のドレイン注入型分布ミキサを示している。
　本実施例のドレイン注入型分布ミキサは、入力端が正相側のＬＯ端子５ｐに接続され、終端が正相側のＩＦ端子７ｐに接続された疑似伝送線路１ｐと、入力端が逆相側のＬＯ端子５ｎに接続され、終端が逆相側のＩＦ端子７ｎに接続された疑似伝送線路１ｎと、入力端が正相側のＲＦ端子６ｐに接続された疑似伝送線路２ｐと、入力端が逆相側のＲＦ端子６ｎに接続された疑似伝送線路２ｎと、疑似伝送線路１ｐ，１ｎ，２ｐ，２ｎに沿って配置され、ゲートが疑似伝送線路２ｐ，２ｎに接続され、ドレインが疑似伝送線路１ｐ，１ｎに接続され、ソースが接地された複数の差動構成のＦＥＴＱ１ｐ，Ｑ１ｎと、疑似伝送線路２ｐ，２ｎの終端にゲートバイアス電圧を印加するバイアス回路４ｂと、疑似伝送線路２ｐ，２ｎの終端と接地とを接続する５０Ωの終端抵抗Ｒ１ｐ，Ｒ１ｎとから構成される。
　図１２のＬＯｐは正相側のＬＯ信号、ＬＯｎはＬＯｐと相補なＬＯ信号、ＲＦｐは正相側のＲＦ信号、ＲＦｎはＲＦｐと相補なＲＦ信号、ＩＦｐは正相側のＩＦ信号、ＩＦｎはＩＦｐと相補なＩＦ信号である。
　疑似伝送線路１ｐは、縦続接続された複数の伝送線路ＣＰＷ１ｐから構成され、疑似伝送線路１ｎは、縦続接続された複数の伝送線路ＣＰＷ１ｎから構成される。同様に、疑似伝送線路２ｐは、縦続接続された複数の伝送線路ＣＰＷ２ｐから構成され、疑似伝送線路２ｎは、縦続接続された複数の伝送線路ＣＰＷ２ｎから構成される。第１の実施例と同様に、複数のＦＥＴＱ１ｐは、疑似伝送線路１ｐ，２ｐ間に、これら疑似伝送線路１ｐ，２ｐの信号流れ方向に沿って等間隔で配置され、複数のＦＥＴＱ１ｎは、疑似伝送線路１ｎ，２ｎ間に、これら疑似伝送線路１ｎ，２ｎの信号流れ方向に沿ってＦＥＴＱ１ｐと同じ間隔で配置される。
　バイアス回路４ｂは、一端が疑似伝送線路２ｐの終端に接続され、他端にドレインバイアス電圧Ｖｇｇが印加される抵抗Ｒｇｐと、一端が疑似伝送線路２ｎの終端に接続され、他端にドレインバイアス電圧Ｖｇｇが印加される抵抗Ｒｇｎと、一端が抵抗Ｒｇｐの他端に接続され、他端が接地されたキャパシタＣｐと、一端が抵抗Ｒｇｎの他端に接続され、他端が接地されたキャパシタＣｎとから構成される。
　本実施例では、差動構成のＲＦ信号ＲＦｐ，ＲＦｎと差動構成のＬＯ信号ＬＯｐ，ＬＯｎとが差動構成のＦＥＴＱ１ｐ，Ｑ１ｎで混合され、差動構成のＩＦ信号ＩＦｐ，ＩＦｎがＩＦ端子７ｐ，７ｎから出力される。
　本実施例においても、従来のドレイン注入型分布ミキサで問題となった、ドレインバイアスの印加に係る問題を、第１の実施例と同様の原理で解決することができる。具体的には、ＦＥＴＱ１ｐ，Ｑ１ｎのドレインの直流電圧をゼロとし、ＦＥＴＱ１ｐ，Ｑ１ｎのゲート・ソース間の直流電圧をＦＥＴＱ１ｐ，Ｑ１ｎの閾値電圧に設定すればよい。
　本実施例のようにドレイン側の疑似伝送線路１ｐ，１ｎをバランス型に設計したバランス型分布ミキサに本発明を適用する場合には、ドレイン側のバイアス回路が２つ減るため、レイアウトの簡略化にもつながる。ＲＦ信号を単相入力とし、ゲート側の疑似伝送線路を１本としたシングルバランス構成にも本発明は適用可能である。
　なお、第１、第２の実施例では、ダウンコンバージョンミキサを例に挙げて説明したが、本発明をアップコンバージョンミキサに適用することも可能である。本発明をアップコンバージョンミキサに適用する場合には、図９、図１２の疑似伝送線路２，２ｐ，２ｎの入力端をＩＦ端子７，７ｐ，７ｎに接続し、疑似伝送線路１，１ｐ，１ｎの終端をＲＦ端子６，６ｐ，６ｎに接続して、ＲＦ信号の代わりにＩＦ信号を疑似伝送線路２，２ｐ，２ｎに入力し、疑似伝送線路１，１ｐ，１ｎの終端からＲＦ信号を出力すればよい。
　本発明は、高周波電気信号を扱う回路技術に適用することができる。
　１，１ｐ，１ｎ，２，２ｐ，２ｎ…疑似伝送線路，４ａ，４ｂ…バイアス回路、５，５ｐ，５ｎ…ＬＯ端子、６，６ｐ，６ｎ…ＲＦ端子、７，７ｐ，７ｎ…ＩＦ端子、Ｑ１，Ｑ１ｐ，Ｑ１ｎ…ＦＥＴ、Ｒ１，Ｒ１ｐ，Ｒ１ｎ，Ｒｇｐ，Ｒｇｎ…抵抗、Ｌ１…チョークコイル、Ｃｐ，Ｃｎ…キャパシタ、ＣＰＷ１，ＣＰＷ１ｐ，ＣＰＷ１ｎ，ＣＰＷ２，ＣＰＷ２ｐ，ＣＰＷ２ｎ，ＣＰＷ３…伝送線路。

Claims (5)

  1. 　入力端がＬＯ信号入力用のＬＯ端子に接続され、終端がＩＦ信号出力用のＩＦ端子に接続された第１の伝送線路と、
    　入力端がＲＦ信号入力用のＲＦ端子に接続された第２の伝送線路と、
    　前記第１、第２の伝送線路間に、これら伝送線路の信号流れ方向に沿って等間隔で配置され、ゲートが前記第２の伝送線路に接続され、ドレインが前記第１の伝送線路に接続され、ソースが接地された複数のトランジスタと、
    　前記第２の伝送線路の終端にバイアス電圧を印加するバイアス回路と、
    　前記第２の伝送線路の終端と接地とを接続する終端抵抗とを備え、
    　前記バイアス回路は、前記複数のトランジスタのゲート・ソース間の直流電圧がこれらトランジスタの閾値電圧となるように前記バイアス電圧を印加し、
    　前記複数のトランジスタのドレインとソースの直流電圧が等しく、
    　前記第１の伝送線路の終端から、前記ＲＦ信号を周波数変換した前記ＩＦ信号を出力することを特徴とする分布ミキサ。
  2. 　入力端がＬＯ信号入力用のＬＯ端子に接続され、終端がＲＦ信号出力用のＲＦ端子に接続された第１の伝送線路と、
    　入力端がＩＦ信号入力用のＩＦ端子に接続された第２の伝送線路と、
    　前記第１、第２の伝送線路間に、これら伝送線路の信号流れ方向に沿って等間隔で配置され、ゲートが前記第２の伝送線路に接続され、ドレインが前記第１の伝送線路に接続され、ソースが接地された複数のトランジスタと、
    　前記第２の伝送線路の終端にバイアス電圧を印加するバイアス回路と、
    　前記第２の伝送線路の終端と接地とを接続する終端抵抗とを備え、
    　前記バイアス回路は、前記複数のトランジスタのゲート・ソース間の直流電圧がこれらトランジスタの閾値電圧となるように前記バイアス電圧を印加し、
    　前記複数のトランジスタのドレインとソースの直流電圧が等しく、
    　前記第１の伝送線路の終端から、前記ＩＦ信号を周波数変換した前記ＲＦ信号を出力することを特徴とする分布ミキサ。
  3. 　請求項１または２記載の分布ミキサにおいて、
    　前記第１の伝送線路と前記複数のトランジスタのドレインとの間に挿入された複数の第３の伝送線路をさらに備えることを特徴とする分布ミキサ。
  4. 　請求項１記載の分布ミキサにおいて、
    　前記第１の伝送線路は、入力端が正相側のＬＯ端子に接続され、終端が正相側のＩＦ端子に接続された正相側の第１の伝送線路と、入力端が逆相側のＬＯ端子に接続され、終端が逆相側のＩＦ端子に接続された逆相側の第１の伝送線路とからなる差動構成の伝送線路であり、
    　前記第２の伝送線路は、入力端が正相側のＲＦ端子に接続された正相側の第２の伝送線路と、入力端が逆相側のＲＦ端子に接続された逆相側の第２の伝送線路とからなる差動構成の伝送線路であり、
    　前記トランジスタは、ゲートが前記正相側の第２の伝送線路に接続され、ドレインが前記正相側の第１の伝送線路に接続され、ソースが接地された正相側のトランジスタと、ゲートが前記逆相側の第２の伝送線路に接続され、ドレインが前記逆相側の第１の伝送線路に接続され、ソースが接地された逆相側のトランジスタとからなる差動構成のトランジスタであり、
    　前記終端抵抗は、前記正相側の第２の伝送線路の終端と接地とを接続する正相側の終端抵抗と、前記逆相側の第２の伝送線路の終端と接地とを接続する逆相側の終端抵抗とからなり、
    　前記バイアス回路は、前記正相側、逆相側のそれぞれの第２の伝送線路の終端にバイアス電圧を印加することを特徴とする分布ミキサ。
  5. 　請求項２記載の分布ミキサにおいて、
    　前記第１の伝送線路は、入力端が正相側のＬＯ端子に接続され、終端が正相側のＲＦ端子に接続された正相側の第１の伝送線路と、入力端が逆相側のＬＯ端子に接続され、終端が逆相側のＲＦ端子に接続された逆相側の第１の伝送線路とからなる差動構成の伝送線路であり、
    　前記第２の伝送線路は、入力端が正相側のＩＦ端子に接続された正相側の第２の伝送線路と、入力端が逆相側のＩＦ端子に接続された逆相側の第２の伝送線路とからなる差動構成の伝送線路であり、
    　前記トランジスタは、ゲートが前記正相側の第２の伝送線路に接続され、ドレインが前記正相側の第１の伝送線路に接続され、ソースが接地された正相側のトランジスタと、ゲートが前記逆相側の第２の伝送線路に接続され、ドレインが前記逆相側の第１の伝送線路に接続され、ソースが接地された逆相側のトランジスタとからなる差動構成のトランジスタであり、
    　前記終端抵抗は、前記正相側の第２の伝送線路の終端と接地とを接続する正相側の終端抵抗と、前記逆相側の第２の伝送線路の終端と接地とを接続する逆相側の終端抵抗とからなり、
    　前記バイアス回路は、前記正相側、逆相側のそれぞれの第２の伝送線路の終端にバイアス電圧を印加することを特徴とする分布ミキサ。
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