WO2019171861A1 - 検出装置 - Google Patents

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WO2019171861A1
WO2019171861A1 PCT/JP2019/004113 JP2019004113W WO2019171861A1 WO 2019171861 A1 WO2019171861 A1 WO 2019171861A1 JP 2019004113 W JP2019004113 W JP 2019004113W WO 2019171861 A1 WO2019171861 A1 WO 2019171861A1
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signal
detection
circuit
switching element
electrode
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PCT/JP2019/004113
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田中　仁
多田　正浩
卓 中村
水橋　比呂志
詞貴 後藤
加藤　博文
Original Assignee
株式会社ジャパンディスプレイ
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors

Definitions

  • the present invention relates to a detection device.
  • a detection device in which a plurality of sensors using an organic material is provided on a flexible substrate is known (see, for example, Patent Document 1).
  • a signal output from the detection electrode changes in accordance with a predetermined physical quantity such as the amount of light irradiated to the organic material and the temperature.
  • Sensors using organic materials may have weak changes in output signals with respect to input light, heat, and the like. In this case, it is necessary to increase the area of each sensor, and high definition becomes difficult. In addition, when the change of the output signal is weak, it may be difficult to separate the output signals between a plurality of sensors.
  • An object of the present invention is to provide a detection device capable of improving detection performance.
  • the detection device of one embodiment of the present invention includes a substrate, an organic material layer provided on the upper side of the substrate and provided at a position overlapping at least the detection region, and the substrate and the organic material layer in a direction perpendicular to the substrate.
  • a plurality of detection electrodes provided between each of the plurality of detection electrodes, a first switching element provided on each of the plurality of detection electrodes, and a plurality of gate lines connected to the first switching element and extending in the first direction.
  • a plurality of signal lines connected to the first switching element and extending in a second direction intersecting the first direction, and a gate drive signal having a potential determined for each of the plurality of gate lines based on a predetermined sign
  • a drive circuit that supplies the first switching elements to the plurality of first switching elements via the plurality of gate lines.
  • FIG. 1 is a plan view showing the detection apparatus according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration example of the detection device according to the first embodiment.
  • FIG. 3 is a plan view schematically showing a backplane included in the detection device.
  • FIG. 4 is a plan view schematically showing an organic sensor layer included in the detection device.
  • FIG. 5 is a cross-sectional view taken along the line V-V ′ of FIGS. 3 and 4.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI ′ of FIGS. 3 and 4.
  • FIG. 7 is a circuit diagram showing a drive circuit for one detection electrode.
  • FIG. 8 is a circuit diagram showing the AFE.
  • FIG. 9 is a timing waveform diagram illustrating an example of the operation of the AFE.
  • FIG. 10 is a circuit diagram showing the arrangement of the detection electrodes.
  • FIG. 11 is an explanatory diagram for explaining an operation example of code division selection driving by the gate line driving circuit.
  • FIG. 12 is an explanatory diagram for explaining an operation example of code division selection driving by the signal line selection circuit.
  • FIG. 13 is a table showing an example of detection operation by the gate line driver circuit and the signal line selection circuit in the first period to the third period.
  • FIG. 14 is a table showing an example of the detection operation by the gate line driving circuit and the signal line selection circuit in the fourth period to the seventh period.
  • FIG. 15 is a block diagram illustrating a configuration example of a sensor unit, a gate line driving circuit, and a signal line selection circuit.
  • FIG. 16 is a block diagram of the gate line driving circuit.
  • FIG. 17 is a timing waveform diagram showing various control signals output from the control signal generation circuit.
  • FIG. 18 is a circuit diagram illustrating an example of the first code generation circuit.
  • FIG. 19 is a table showing the relationship between the first control signal and the first partial selection signal.
  • FIG. 20 is a circuit diagram illustrating an example of the second code generation circuit.
  • FIG. 21 is a table showing the relationship between the second control signal, the inverted control signal, and the second partial selection signal.
  • FIG. 22 is a circuit diagram illustrating an example of a third code generation circuit.
  • FIG. 23 is a diagram illustrating an example of a pattern code generated by the third code generation circuit when the inversion control signal is a high level voltage.
  • FIG. 24 is a diagram illustrating an example of a pattern code generated by the third code generation circuit when the inversion control signal is a low level voltage.
  • FIG. 25 is a table showing the relationship between the first control signal, the second control signal, and the inversion control signal.
  • FIG. 26 is a circuit diagram showing a signal line selection circuit.
  • FIG. 27 is a plan view showing the relationship between the detection electrode, the first switching element, and the second switching element.
  • FIG. 28 is a cross-sectional view showing a schematic cross-sectional configuration of the first switching element.
  • FIG. 29 is a plan view showing a detection apparatus according to the second embodiment.
  • FIG. 30 is a block diagram illustrating a configuration example of a sensor unit, a gate line driving circuit, and a signal line selection circuit according to the second embodiment.
  • FIG. 31 is a timing waveform diagram illustrating an operation example of the detection apparatus according to the second embodiment.
  • FIG. 32 is a circuit diagram illustrating an AFE and an inverting circuit according to the third embodiment.
  • FIG. 33 is a plan view showing a detection device according to the fourth embodiment.
  • FIG. 34 is a circuit diagram showing a drive circuit for one detection region.
  • FIG. 35 is a circuit diagram showing the reset circuit.
  • FIG. 36 is a cross-sectional view showing a schematic cross-sectional configuration of the detection apparatus according to the fifth embodiment.
  • FIG. 37 is a plan view schematically showing the detection apparatus according to the fifth embodiment.
  • FIG. 38 is a plan view showing the relationship among the detection electrode, the drive electrode, the eighth switching element, and the ninth switching element.
  • FIG. 39 is an enlarged plan view showing a region C4 of FIG.
  • FIG. 1 is a plan view showing the detection apparatus according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration example of the detection device according to the first embodiment.
  • the detection device 1 includes a sensor unit 10, a gate line drive circuit 15, and a signal line selection circuit 16.
  • a control board 101 is electrically connected to the sensor unit 10 via a flexible printed board 71.
  • the flexible printed circuit board 71 is provided with an analog front end circuit (hereinafter referred to as AFE (Analog Front End) 48.
  • AFE Analog Front End
  • the control circuit board 101 is provided with a control circuit 102 and a power supply circuit 103.
  • an FPGA Field Programmable Gate Array
  • the control circuit 102 supplies a control signal to the sensor unit 10, the gate line driving circuit 15, and the signal line selection circuit 16 to control the detection operation.
  • a voltage signal such as the power supply voltage VDD is supplied to the sensor unit 10 and the gate line driving circuit 15.
  • the detection device 1 further includes a detection control unit 11 and a detection unit 40. Part or all of the functions of the detection control unit 11 are included in the control circuit 102. In addition, a part or all of functions other than the AFE 48 in the detection unit 40 are included in the control circuit 102.
  • the sensor unit 10 is an optical sensor having an organic material layer 31 (see FIG. 5).
  • the organic material layer 31 included in the sensor unit 10 changes in characteristics (for example, voltage-current characteristics and resistance value) according to the irradiated light.
  • the sensor unit 10 outputs a signal corresponding to the amount of light irradiated to the signal line selection circuit 16. Further, the sensor unit 10 detects in accordance with the first gate drive signal VGH and the second gate drive signal VGL supplied from the gate line drive circuit 15 by code division selection drive (hereinafter, referred to as CDM (Code Division Multiplexing) drive). I do. That is, a plurality of detection electrodes 24 (see FIG. 5) are simultaneously selected by the operation of the gate line driving circuit 15.
  • CDM Code Division Multiplexing
  • the detection control unit 11 is a circuit that supplies control signals to the gate line driving circuit 15, the signal line selection circuit 16, and the detection unit 40, respectively, and controls these operations.
  • the detection control unit 11 includes a drive unit 11a and a clock signal output unit 11b.
  • the drive unit 11 a supplies the power supply voltage VDD to the gate line drive circuit 15.
  • the detection control unit 11 supplies various control signals Vctrl to the gate line driving circuit 15 based on the clock signal from the clock signal output unit 11b.
  • the gate line driving circuit 15 is a circuit that simultaneously selects a plurality of gate lines GCL (see FIG. 7) based on various control signals Vctrl.
  • the gate line driving circuit 15 supplies the first gate driving signal VGH or the second gate driving signal VGL to the plurality of selected gate lines GCL. Thereby, the gate line drive circuit 15 selects the plurality of detection electrodes 24 connected to the gate line GCL.
  • the sensor unit 10 can realize CDM driving by changing the selection state of the detection electrode 24 by the gate line driving circuit 15.
  • the signal line selection circuit 16 is a switch circuit that simultaneously selects a plurality of signal lines SGL (see FIG. 7).
  • the signal line selection circuit 16 performs CDM driving based on the signal line selection signal Vhsel supplied from the detection control unit 11. Thereby, the signal line selection circuit 16 selects the plurality of detection electrodes 24 connected to the signal line SGL.
  • the signal line selection circuit 16 outputs the first output signal Svh (1) and the second output signal Svh (2) to the detection unit 40.
  • the first output signal Svh (1) and the second output signal Svh (2) are signals obtained by integrating the detection signals of the plurality of selected detection electrodes 24.
  • the detection unit 40 is a circuit that detects a predetermined physical quantity based on the control signal supplied from the detection control unit 11, the first output signal Svh (1), and the second output signal Svh (2) in the CDM drive. is there.
  • the detection unit 40 includes an AFE 48, a signal processing unit 44, a coordinate extraction unit 45, a storage unit 46, and a detection timing control unit 47.
  • the detection timing control unit 47 controls the AFE 48, the signal processing unit 44, and the coordinate extraction unit 45 to operate in synchronization with each other based on the control signal supplied from the detection control unit 11.
  • the output signal Svh when it is not necessary to distinguish between the first output signal Svh (1) and the second output signal Svh (2), they are simply expressed as the output signal Svh.
  • the AFE 48 is a signal processing circuit having at least the functions of the detection signal amplification unit 42 and the A / D conversion unit 43.
  • the detection signal amplifier 42 amplifies the output signal Svh.
  • the A / D converter 43 converts the analog signal output from the detection signal amplifier 42 into a digital signal.
  • the signal processing unit 44 is a logic circuit that detects a predetermined physical quantity input to the sensor unit 10 based on the output signal of the AFE 48.
  • the signal processing unit 44 receives the first output signal Svh (1) and the second output signal Svh (2) via the signal line selection circuit 16, and calculates the third output signal Svh (3).
  • the signal processing unit 44 receives the calculated third output signal Svh (3) and performs a decoding process based on a predetermined code.
  • the signal processing unit 44 can also perform a process of extracting a difference signal (absolute value
  • the signal processing unit 44 can detect the amount of light irradiated to the sensor unit 10 by comparing the absolute value
  • the storage unit 46 temporarily stores the calculated third output signal Svh (3).
  • the storage unit 46 may be, for example, a RAM (Random Access Memory), a register circuit, or the like.
  • the coordinate extraction unit 45 calculates sensor coordinates based on the difference signal of the decoded signal, and outputs the obtained sensor coordinates as a sensor output Vo.
  • the coordinate extraction unit 45 may output a decoded signal as the sensor output Vo without calculating the sensor coordinates.
  • FIG. 3 is a plan view schematically showing a backplane included in the detection device.
  • FIG. 4 is a plan view schematically showing an organic sensor layer included in the detection device.
  • FIG. 5 is a cross-sectional view taken along the line V-V ′ of FIGS. 3 and 4.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI ′ of FIGS. 3 and 4.
  • the detection device 1 includes a backplane 2 and an organic sensor layer 3.
  • the organic sensor layer 3 is disposed so as to face the direction perpendicular to the surface of the backplane 2.
  • the backplane 2 is a drive circuit board that drives a sensor for each predetermined detection area.
  • the backplane 2 includes a substrate 21, a TFT layer 22, an insulating layer 23, and a detection electrode 24.
  • the substrate 21 is a glass substrate having translucency capable of transmitting visible light.
  • the substrate 21 may be a translucent resin substrate or resin film made of a resin such as polyimide.
  • the TFT layer 22 is provided on the substrate 21.
  • the TFT layer 22 is provided with circuits such as a gate line driving circuit 15 and a signal line selection circuit 16.
  • the TFT layer 22 includes various wirings such as a first switching element Tr and a second switching element xTr (see FIG. 10) such as a TFT (Thin Film Transistor), a gate line GCL, and a signal line SGL (see FIG. 10). Is provided.
  • the detection electrodes 24 are arranged in a matrix on the upper side of the substrate 21.
  • the detection electrode 24 is provided between the substrate 21 and the organic material layer 31 of the organic sensor layer 3.
  • a conductive material having translucency such as ITO (Indium Tin Oxide) is used.
  • An insulating layer 23 is provided between the detection electrode 24 and the TFT layer 22.
  • the insulating layer 23 is an inorganic insulating layer.
  • an oxide such as silicon oxide (SiO 2 ) or a nitride such as silicon nitride (SiN) is used.
  • the flexible printed board 71 is connected to the frame area GA of the board 21.
  • the detection electrode 24 is electrically connected to the flexible printed circuit board 71 via the signal line SGL and the signal line selection circuit 16.
  • the direction from the substrate 21 toward the organic sensor layer 3 in the direction perpendicular to the surface of the substrate 21 is “upper side”.
  • the direction from the organic sensor layer 3 toward the substrate 21 is “lower side”.
  • plane view indicates a case of viewing from a direction perpendicular to the surface of the substrate 21.
  • the organic sensor layer 3 includes an organic material layer 31, a drive electrode 32, and a protective layer 33.
  • the organic material layer 31 is provided on the plurality of detection electrodes 24.
  • the organic material layer 31 is made of an organic material whose characteristics (for example, voltage-current characteristics and resistance values) change according to the irradiated light. Examples of the organic material layer 31 include C 60 (fullerene), PCBM (Phenyl C61-butyric acid methyl ester), CuPc (Copper phthalocyanine), and F 16 CuPc (low molecular organic materials).
  • the organic material layer 31 can be formed by a vapor deposition type (Dry Process) using these low molecular organic materials.
  • the organic material layer 31 may be, for example, a stacked film of a multilayer film or rubrene and C 60, the CuPc and F 16 CuPc.
  • the organic material layer 31 can also be formed by a coating type (Wet Process).
  • the organic material layer 31 is made of a material in which the above-described low molecular organic material and high molecular organic material are combined.
  • the polymer organic material for example, P3HT (poly (3-hexylthiophene)), F8BT (F8-alt-benzothiadiazole), or the like can be used.
  • the organic material layer 31 can be a film in which P3HT and PCBM are mixed, or a film in which F8BT and PDI are mixed.
  • the drive electrode 32 is provided to face the plurality of detection electrodes 24 with the organic material layer 31 in between in a direction perpendicular to the surface of the substrate 21.
  • An organic material layer 31 is provided between the drive electrode 32 and the detection electrode 24.
  • the drive electrode 32 is in contact with the upper surface of the organic material layer 31, and the detection electrode 24 is in contact with the lower surface of the organic material layer 31.
  • a metal material such as silver (Ag) or aluminum (Al) is used for the drive electrode 32.
  • the drive electrode 32 may be an alloy material including at least one of these metal materials.
  • the protective layer 33 is provided so as to cover the drive electrode 32.
  • the protective layer 33 is a passivation film and is provided to protect the drive electrode 32 and the organic material layer 31.
  • the plurality of detection electrodes 24 are provided in a matrix in the detection area AA of the substrate 21.
  • the plurality of detection electrodes 24 are arranged in the first direction Dx and in the second direction Dy.
  • the detection area AA is an area in which the detection apparatus 1 performs detection.
  • the frame area GA is an area outside the detection area AA.
  • first direction Dx is one direction in a plane parallel to the substrate 21, for example, a direction parallel to the gate line GCL (see FIG. 10).
  • the second direction Dy is one direction in a plane parallel to the substrate 21 and is a direction orthogonal to the first direction Dx. Note that the second direction Dy may intersect the first direction Dx without being orthogonal.
  • the gate line driving circuit 15 and the signal line selection circuit 16 are provided in the frame area GA of the substrate 21.
  • the gate line drive circuit 15 is provided on the side of the frame area GA along the second direction Dy.
  • the signal line selection circuit 16 is provided on a side of the frame area GA along the first direction Dx.
  • the signal line selection circuit 16 is provided between the detection area AA and the flexible printed board 71.
  • a plurality of terminals 25 and drive electrode connection terminals 29 are provided in the frame area GA of the substrate 21.
  • the flexible printed circuit board 71 is connected to the plurality of terminals 25.
  • the drive electrode connection terminal 29 is a terminal for supplying a drive signal VDD_ORG (see FIG. 15) to the drive electrode 32.
  • the drive electrode connection terminal 29 is connected to the flexible printed board 71. As a result, the drive signal VDD_ORG is supplied to the drive electrode connection terminal 29 from the control board 101 (see FIG. 1).
  • the organic material layer 31, the drive electrode 32, and the protective layer 33 are provided up to the outer periphery of the frame area GA and are provided so as to overlap each other.
  • the organic material layer 31 and the drive electrode 32 are provided at least in a region overlapping with the detection region AA shown in FIG.
  • the organic material layer 31 and the drive electrode 32 are provided across the plurality of detection electrodes 24, and have portions that overlap the plurality of detection electrodes 24 and portions that do not overlap the plurality of detection electrodes 24.
  • the organic material layer 31 is applied and formed by, for example, ink jet printing.
  • the organic material layer 31 is a high-resistance material, and the interval between the adjacent detection electrodes 24 is sufficiently large with respect to the thickness of the organic material layer 31. For this reason, a current in the vertical direction flows between each detection electrode 24 and the drive electrode 32, and a current flowing between adjacent detection electrodes 24 is suppressed. Thereby, each of the plurality of detection electrodes 24 functions as an individual sensor.
  • the outer periphery of the organic material layer 31, the drive electrode 32, and the protective layer 33 is provided with a recess 3a that is recessed inward.
  • the recess 3 a is provided at a position overlapping the plurality of terminals 25. Thereby, the plurality of terminals 25 are exposed from the organic material layer 31, the drive electrode 32, and the protective layer 33 and are connected to the flexible printed circuit board 71.
  • the organic material layer 31 is provided with an opening 31 a at a position overlapping the drive electrode connection terminal 29.
  • the drive electrode connection terminal 29 is provided on the substrate 21 via an insulating layer 25A.
  • the drive electrode connection terminal 29 is provided in the same layer as the signal line SGL.
  • a hard coat layer 25B and an insulating layer 23 are provided on the insulating layer 25A.
  • the hard coat layer 25 ⁇ / b> B and the insulating layer 23 are provided with openings 25 ⁇ / b> Ba and 23 a at positions overlapping the drive electrode connection terminals 29.
  • the opening 31a of the organic material layer 31 is provided at a position overlapping the openings 25Ba and 23a.
  • a connection electrode 34 is provided at a position overlapping the opening 31 a of the organic material layer 31. Thereby, the connection electrode 34 is in contact with the drive electrode connection terminal 29.
  • the drive electrode 32 and the protective layer 33 are also provided at a position overlapping the opening 31a. With such a configuration, the drive electrode 32 is electrically connected to the drive electrode connection terminal 29 through the opening 31a.
  • a drive signal VDD_ORG is supplied to the drive electrode 32 from the control board 101 (see FIG. 1) via the flexible printed board 71 and the drive electrode connection terminal 29.
  • FIG. 7 is a circuit diagram showing a drive circuit for one detection electrode.
  • FIG. 8 is a circuit diagram showing the AFE.
  • FIG. 9 is a timing waveform diagram illustrating an example of the operation of the AFE.
  • the back plane 2 includes wirings such as a detection electrode 24, a first switching element Tr, a second switching element xTr, a signal line SGL, a gate line GCL, and a reference signal line COM. Is formed.
  • the first switching element Tr and the second switching element xTr are provided corresponding to each detection electrode 24.
  • the signal line SGL is a wiring for outputting the detection signal of each detection electrode 24 to the AFE 48 via the signal line selection circuit 16 (see FIG. 3).
  • the gate line GCL is a wiring that supplies the first gate drive signal VGH and the second gate drive signal VGL that drive the first switching element Tr and the second switching element xTr.
  • the reference signal line COM is a wiring for supplying the reference signal Vcom (see FIG. 15) to the detection electrode 24.
  • the first switching element Tr is composed of a thin film transistor.
  • the first switching element Tr is composed of an n-channel MOS (Metal Oxide Semiconductor) type TFT.
  • the second switching element xTr is composed of a p-channel MOS type TFT. That is, when the same first gate drive signal VGH is supplied, the first switching element Tr is turned on and the second switching element xTr is turned off. When the same second gate drive signal VGL is supplied, the first switching element Tr is turned off and the second switching element xTr is turned on.
  • the first gate drive signal VGH is a voltage signal having a higher potential than the second gate drive signal VGL.
  • the source of the first switching element Tr is connected to the signal line SGL, the gate is connected to the gate line GCL, and the drain is connected to the detection electrode 24.
  • the drain of the second switching element xTr is connected to the reference signal line COM, the gate is connected to the gate line GCL, and the source is connected to the detection electrode 24.
  • the organic material layer 31 is equivalent to a diode element.
  • the detection electrode 24 is an anode
  • the drive electrode 32 is a cathode.
  • the first switching element Tr When the gate line drive circuit 15 supplies the first gate drive signal VGH to the gate line GCL, the first switching element Tr is turned on.
  • the first switching element Tr connects the detection electrode 24 and the signal line SGL. Thereby, the detection electrode 24 is selected as a detection target.
  • the drive signal VDD_ORG is supplied to the drive electrode 32, a predetermined current Ifh flows through the organic material layer 31.
  • the current Ifh changes based on the characteristic change of the organic material layer 31 according to the irradiated light.
  • the plurality of detection electrodes 24 output the current Ifh from the organic material layer 31 to the signal line SGL as the output signal Svh.
  • the second switching element xTr is turned off by the first gate drive signal VGH.
  • the detection apparatus 1 can detect light.
  • the gate line drive circuit 15 supplies the second gate drive signal VGL to the gate line GCL
  • the first switching element Tr is turned off.
  • the second switching element xTr is turned on.
  • the second switching element xTr connects the detection electrode 24 and the reference signal line COM.
  • the reference signal Vcom is supplied from the control board 101 to the reference signal line COM.
  • the reference signal Vcom is a voltage signal having a fixed potential.
  • the reference signal Vcom can be a ground potential, for example. Thereby, the fluctuation
  • the semiconductor layer of the first switching element Tr and the second switching element xTr As the material of the semiconductor layers of the first switching element Tr and the second switching element xTr, polysilicon or an oxide semiconductor is used.
  • the semiconductor layer is made of, for example, low temperature polysilicon (LTPS: Low Temperature Polycrystalline Silicon).
  • LTPS Low Temperature Polycrystalline Silicon
  • the first switching element Tr and the second switching element xTr using low-temperature polysilicon can be manufactured at a process temperature of 600 ° C. or less. Therefore, circuits such as the gate line driving circuit 15 and the signal line selection circuit 16 can be formed simultaneously on the same substrate as the first switching element Tr and the second switching element xTr.
  • the detection device 1 includes a first switching element Tr and a second switching element xTr. For this reason, when one of the first switching element Tr and the second switching element xTr is turned on, the other is turned off, and the leakage current can be suppressed.
  • the AFE 48 includes an amplifier 481, a capacitor Cf, a first switch SW1, and a second switch SW2.
  • the second switching element xTr and the reference signal line COM are omitted.
  • the first switch SW1 is a switch that controls the detection timing based on a control signal from the detection control unit 11 (see FIG. 2).
  • the second switch SW2 is a switch that resets the AFE 48 based on a control signal from the detection control unit 11 (see FIG. 2).
  • a current Ifh flows from the detection electrode 24 to the signal line SGL.
  • the AFE 48 converts the change in the current Ifh into a change in voltage. Then, the obtained voltage value is integrated and output as a sensor output Vo.
  • the signal processing unit 44 can detect the amount of light applied to the sensor unit 10 by comparing the amplitude (
  • the first switch SW1 is turned off, and the AFE 48 is disconnected from the signal line SGL.
  • the second switch SW2 is turned on.
  • the AFE 48 is reset, and the output signal Svh becomes equal to the ground potential GND.
  • the detection apparatus 1 can detect light by repeating the non-detection period toff and the detection period ton at a predetermined frequency.
  • FIG. 10 is a circuit diagram showing the arrangement of the detection electrodes.
  • the detection electrodes 24 arranged in a matrix of 4 rows and 4 columns will be described as an example for easy understanding, but the present invention is not limited to this.
  • a large number of detection electrodes 24 are arranged in 256 rows and 256 columns.
  • four gate lines GCL (1), GCL (2), GCL (3), GCL (4), two reference signal lines COM (1), COM (2), and four signal lines SGL. (1), SGL (2), SGL (3), and SGL (4) are shown.
  • the gate lines GCL are simply represented. Similarly, it may be expressed as a reference signal line COM and a signal line SGL.
  • the plurality of gate lines GCL and the plurality of signal lines SGL are provided so as to intersect with each other.
  • the plurality of gate lines GCL and the plurality of reference signal lines COM are provided to intersect.
  • the gate line GCL, the signal line SGL, and the reference signal line COM are partitioned in a matrix.
  • the detection electrode 24 is disposed in a region surrounded by the gate line GCL, the signal line SGL, and the reference signal line COM. Each one-compartment region functions as a sensor.
  • the plurality of detection electrodes 24 arranged in the first direction Dx are referred to as first detection electrode blocks BKx.
  • the first detection electrode blocks BKx (1), BKx (2), BKx (3), and BKx (4) are arranged in the second direction Dy.
  • the plurality of first switching elements Tr and second switching elements xTr provided in the first detection electrode block BKx (1) are connected to a common gate line GCL (1).
  • the plurality of first switching elements Tr and second switching elements xTr provided in the first detection electrode block BKx (2) are connected to a common gate line GCL (2).
  • the gate lines GCL (1), GCL (2), GCL (3), and GCL (4) are each connected to the gate line driving circuit 15.
  • the signal line SGL is provided for each detection electrode 24 arranged in the first direction Dx.
  • the plurality of detection electrodes 24 arranged in the second direction Dy along the signal line SGL are referred to as second detection electrode blocks BKy.
  • the second detection electrode blocks BKy (1), BKy (2), BKy (3), and BKy (4) are arranged in the first direction Dx.
  • the plurality of first switching elements Tr provided in the second detection electrode block BKy (1) are connected to the common signal line SGL (1).
  • the plurality of first switching elements Tr provided in the second detection electrode block BKy (2) are connected to the common signal line SGL (2).
  • the signal line SGL is provided for each second detection electrode block BKy.
  • the signal lines SGL (1), SGL (2), SGL (3), and SGL (4) are connected to the signal line selection circuit 16, respectively.
  • the reference signal line COM is provided between the detection electrodes 24 adjacent in the first direction Dx.
  • the detection electrodes 24 adjacent to each other with the reference signal line COM interposed therebetween are connected to the common reference signal line COM via the second switching elements xTr provided therein.
  • the gate line drive circuit 15 supplies the first gate drive signal VGH and the second gate drive signal VGL, each of which has a potential determined for each gate line GCL based on a predetermined code, to each gate line GCL. Thereby, the gate line drive circuit 15 drives to select one or more gate lines GCL from among the plurality of gate lines GCL based on a predetermined code.
  • the gate line drive circuit 15 applies the first gate drive signal VGH to the gate of the first switching element Tr through the selected gate line GCL. Accordingly, one or more first detection electrode blocks BKx are selected as detection targets and connected to the signal line SGL. Further, the gate line driving circuit 15 applies the second gate driving signal VGL to the gate of the second switching element xTr via the gate line GCL to be detected. Accordingly, one or more first detection electrode blocks BKx are selected as non-detection targets and connected to the reference signal line COM.
  • the signal line selection circuit 16 is driven to select one or more signal lines SGL from among the plurality of signal lines SGL based on a predetermined code.
  • the signal line selection circuit 16 connects the selected signal line SGL to one output signal line Lout.
  • the plurality of second detection electrode blocks BKy are connected to the AFE 48 via one output signal line Lout.
  • FIG. 11 is an explanatory diagram for explaining an operation example of code division selection driving by the gate line driving circuit.
  • FIG. 11 shows an operation example of CDM driving for the second detection electrode block BKy having four detection electrodes 24 for easy understanding.
  • the detection electrode 24 to be detected is indicated by hatching.
  • the gate line GCL, the gate line drive circuit 15, the first switching element Tr, and the like are not shown.
  • Each detection electrode 24 of the second detection electrode block BKy can be connected to a common signal line SGL by the operation of the first switching element Tr.
  • the gate line driving circuit 15 selects one or a plurality of detection electrodes 24 based on a predetermined code among the detection electrodes 24 of the second detection electrode block BKy.
  • the output signal Sv p is expressed by the following equation (1). That is, the output signal Sv p is represented by the sum of the signal values Si q output from the plurality of detection electrodes 24 to be detected in one second detection electrode block BKy.
  • the signal value Si q is a signal value corresponding to each detection electrode 24 of the first detection electrode block BKx (1), BKx (2), BKx (3), and BKx (4).
  • the signal value Si q is a signal value output according to the light irradiated on the organic material layer 31.
  • the output signal Sv p is an output signal of the second detection electrode block BKy, and is a value obtained by calculating the signal value Si q of the detection electrode 24 selected based on a predetermined sign in the second detection electrode block BKy. It is.
  • the predetermined code is defined by, for example, a square matrix H of the following equation (2).
  • the predetermined code is a code based on a square matrix whose elements are “1” or “ ⁇ 1”, “1” or “0”, and any two different rows are orthogonal matrices, for example, a Hadamard matrix. .
  • the order of the square matrix H is 4, which is the number of the detection electrodes 24 included in the second detection electrode block BKy, that is, the number of the four first detection electrode blocks BKx.
  • the second detection electrode block BKy including the four detection electrodes 24 will be described.
  • the present invention is not limited to this, and the number of detection electrodes 24 included in the second detection electrode block BKy is two, three, or There may be five or more. In this case, the order of the square matrix H is also changed according to the number of detection electrodes 24.
  • the gate line driving circuit 15 responds to the selection signal corresponding to the first row of the square matrix H by the first gate driving signal VGH and the second gate driving signal VGL. Is supplied to each gate line GCL. Thereby, the detection electrode 24 to be detected is selected.
  • the detection electrode 24 is selected according to the selection signal corresponding to the second row of the square matrix H.
  • the detection electrode 24 is selected according to the selection signal corresponding to the third row of the square matrix H.
  • the detection electrode 24 is selected according to the selection signal corresponding to the fourth row of the square matrix H.
  • the gate line driving circuit 15 applies the first gate driving signal VGH whose potential is determined in accordance with the component “1” in the first row of the square matrix H to each gate line GCL.
  • the first switching element Tr is turned on by the first gate drive signal VGH, and the four detection electrodes 24 are connected to the common signal line SGL. Thereby, the four detection electrodes 24 are selected as the first detection target.
  • the detection electrode 24 to be detected first outputs the first output signal Sv 0 (1) to the AFE 48 via the signal line SGL.
  • the first output signal Sv 0 (1) is a signal in which the detection signals of the four detection electrodes 24 are integrated.
  • the detection electrode 24 is not selected as the second detection target corresponding to the component “ ⁇ 1”.
  • the gate line drive circuit 15 supplies the second gate drive signal VGL to the gate line GCL corresponding to each detection electrode 24. Therefore, the signal value of the second output signal Sv 0 (2) is 0.
  • the gate line drive circuit 15 supplies each gate line GCL with the first gate drive signal VGH whose potential is determined corresponding to the component “1” in the second row of the square matrix H. To do. Thereby, the two detection electrodes 24 belonging to the first detection electrode blocks BKx (1) and BKx (3) are selected as the first detection target.
  • the detection electrode 24 to be detected first outputs the first output signal Sv 1 (1) to the AFE 48 via the signal line SGL.
  • the gate line drive circuit 15 applies the first gate drive signal VGH having a potential corresponding to the component “ ⁇ 1” in the second row of the square matrix H to each gate line GCL. Supply.
  • the two detection electrodes 24 belonging to the first detection electrode blocks BKx (2) and BKx (4) are selected as the second detection target.
  • the detection electrode 24 as the second detection target outputs the second output signal Sv 1 (2) to the AFE 48 via the signal line SGL.
  • the gate line driving circuit 15 selects the first detection target corresponding to the component “1” in the third row of the square matrix H.
  • the gate line driving circuit 15 selects the second detection target corresponding to the component “ ⁇ 1” in the third row of the square matrix H.
  • the gate line driving circuit 15 selects the first detection target corresponding to the component “1” in the fourth row of the square matrix H.
  • the gate line driving circuit 15 selects the second detection target corresponding to the component “ ⁇ 1” in the fourth row of the square matrix H.
  • the signal processing unit 44 calculates four third output signals Sv 0 (3), Sv 1 (3), Sv 2 (3), and Sv 3 (3). Then, the signal processing unit multiplies the four third output signals Sv 0 (3), Sv 1 (3), Sv 2 (3), and Sv 3 (3) with the square matrix H and decodes them. As a result, the detection device 1 can obtain a signal strength that is four times higher without increasing the voltage value of the drive voltage VDD_ORG. Further, the detection device 1 can increase the signal intensity without increasing the area of the detection electrode 24. Therefore, the detection apparatus 1 can detect high-definition light.
  • the third output signal Sv p (3) is obtained from the difference between the first output signal Sv p (1) and the second output signal Sv p (2).
  • the detection apparatus 1 can improve detection reliability.
  • FIG. 12 is an explanatory diagram for explaining an operation example of code division selection driving by the signal line selection circuit.
  • FIG. 12 shows an operation example of CDM driving for the first detection electrode block BKx having four detection electrodes 24 for easy understanding.
  • the signal line selection circuit 16 connects the plurality of signal lines SGL to the common output signal line Lout based on a predetermined code. Thereby, the signal line selection circuit 16 selects one or a plurality of detection electrodes 24 based on a predetermined code in the first detection electrode block BKx.
  • the signal value output from each detection electrode 24 is defined as a signal value Si q .
  • a signal value obtained by integrating the signal values Si q of the selected detection electrodes 24 is output as an output signal Sh p via the output signal line Lout. That is, the output signal Sh p is represented by the sum of the signal values Si q output from the plurality of detection electrodes 24 in one first detection electrode block BKx.
  • the predetermined code is defined by, for example, the square matrix H of the above-described formula (2).
  • the predetermined code may be a code based on a Hadamard matrix, for example, and may be another square matrix.
  • the signal line selection circuit 16 connects the four signal lines SGL corresponding to the component “1” in the first row of the square matrix H to the common output signal line Lout by the operation of the third switch SW3. To do. Thereby, the detection electrode 24 of the first detection target outputs the first output signal Sh 0 (1) to the AFE 48 via the common output signal line Lout.
  • the first output signal Sh 0 (1) is a signal in which the detection signals of the four detection electrodes 24 are integrated.
  • the signal line selection circuit 16 shares the four signal lines SGL by the operation of the third switch SW3. Is disconnected from the output signal line Lout. That is, the detection electrode 24 is not selected as the second detection target corresponding to the component “ ⁇ 1”. Therefore, the signal value of the second output signal Sh 0 (2) is 0.
  • the signal line selection circuit 16 changes the signal line SGL corresponding to the component “1” in the second row of the square matrix H to the common output signal line by the operation of the third switch SW3. Connect to Lout. Thereby, the two detection electrodes 24 belonging to the second detection electrode blocks BKy (1) and BKy (3) are selected as the first detection target.
  • the detection electrode 24 as the first detection target outputs the first output signal Sh 1 (1) to the AFE 48 via the output signal line Lout.
  • the signal line selection circuit 16 changes the signal line SGL corresponding to the component “ ⁇ 1” in the second row of the square matrix H to the common output signal by the operation of the third switch SW3. Connect to line Lout. Thereby, the two detection electrodes 24 belonging to the second detection electrode blocks BKy (2) and BKy (4) are selected as the second detection target.
  • the second detection target detection electrode 24 outputs the second output signal Sh 1 (2) to the AFE 48 via the output signal line Lout.
  • the signal line selection circuit 16 selects the first detection target corresponding to the component “1” in the third row of the square matrix H.
  • the signal line selection circuit 16 selects the second detection target corresponding to the component “ ⁇ 1” in the third row of the square matrix H.
  • the signal line selection circuit 16 selects the first detection target corresponding to the component “1” in the fourth row of the square matrix H.
  • the signal line selection circuit 16 selects the second detection target corresponding to the component “ ⁇ 1” in the fourth row of the square matrix H.
  • the signal processing unit 44 calculates four third output signals Sh 0 (3), Sh 1 (3), Sh 2 (3), and Sh 3 (3). Then, the signal processing unit 44 multiplies the four third output signals Sh 0 (3), Sh 1 (3), Sh 2 (3), and Sh 3 (3) with the square matrix H and decodes them. As a result, the detection device 1 can obtain a signal strength four times higher without increasing the voltage value of the drive voltage VDD_ORG.
  • FIG. 13 is a table showing an example of detection operation by the gate line driver circuit and the signal line selection circuit in the first period to the third period.
  • FIG. 14 is a table showing an example of the detection operation by the gate line driving circuit and the signal line selection circuit in the fourth period to the seventh period.
  • the first gate drive signal VGH and the second gate drive signal VGL supplied to the gate lines GCL (1), GCL (2), GCL (3), GCL (4) This is shown for every two periods ta2 and third period ta3.
  • the AFE 48 or the reference signal VR to which the second detection electrode block BKy (1), BKy (2), BKy (3), BKy (4) is connected is displayed from the first partial period tb1 to the seventh part. This is shown for each period tb7.
  • FIG. 14 also shows the fourth period ta4 to the seventh period ta7.
  • the first partial period tb1 to the seventh partial period tb7 are provided corresponding to each of the first period ta1 to the seventh period ta7. In addition, you may change the order of each period suitably.
  • the gate line driving circuit 15 receives the first gate driving signal VGH and the second gate driving signal VGL, the potentials of which are determined based on the predetermined sign shown in the equation (2). Supply to the gate line GCL. Specifically, in the first period ta1, the gate line driving circuit 15 corresponds to the component “1” in the first row of Expression (2), and all the gate lines GCL (1), GCL (2), The first gate drive signal VGH is supplied to GCL (3) and GCL (4). Note that the first period ta1x shown in FIG. 11 can be omitted because the component “ ⁇ 1” in the first row of the square matrix H does not exist.
  • the gate line drive circuit 15 applies the first gate drive signal VGH to the gate lines GCL (1) and GCL (3) corresponding to the component “1” in the second row of Expression (2). Supply.
  • the gate line driving circuit 15 applies the second gate driving to the gate lines GCL (2) and GCL (4) corresponding to the component “ ⁇ 1” in the second row of Expression (2).
  • a signal VGL is supplied.
  • the gate line driving circuit 15 supplies the first gate driving signal VGH and the second gate driving signal VGL corresponding to each component of Expression (2) to the gate line GCL. To do. Thereby, the detection electrode 24 of the 1st detection object and the detection electrode 24 of the 2nd detection object of a different combination for every period are selected.
  • the signal line selection circuit 16 connects the signal line SGL corresponding to the predetermined code shown in Expression (2) to one output signal line Lout. Thereby, the signal line selection circuit 16 selects the second detection electrode block BKy. Specifically, in the first partial period tb1, the signal line selection circuit 16 corresponds to the component “1” in the first row of Expression (2), and all the second detection electrode blocks BKy (1), BKy (2), BKy (3), BKy (4) are selected. The second detection electrode blocks BKy (1), BKy (2), BKy (3), and BKy (4) are connected to the AFE 48 via the output signal line Lout.
  • the detection of the first detection target or the second detection target selected by the gate line driving circuit 15 among the second detection electrode blocks BKy (1), BKy (2), BKy (3), and BKy (4).
  • the electrode 24 is connected to the output signal line Lout.
  • the first output signal Svh 0 (1) is output from the second detection electrode blocks BKy (1), BKy (2), BKy (3), and BKy (4) to the AFE 48.
  • the first output signal Svh 0 (1) is a detection electrode that is a first detection target among the plurality of second detection electrode blocks BKy (1), BKy (2), BKy (3), and BKy (4).
  • the 24 signals are integrated signals.
  • the second output signal Svh 0 (0) is a second detection electrode 24 of the plurality of second detection electrode blocks BKy (1), BKy (2), BKy (3), BKy (4). Are integrated signals.
  • the signal processing unit 44 acquires the first output signal Svh 0 (1) of the first partial period tb1 as the third output signal Svh 0 (3).
  • the signal line selection circuit 16 selects the second detection electrode blocks BKy (1) and BKy (3) corresponding to the component “1” in the second row of Expression (2).
  • the second detection electrode blocks BKy (1) and BKy (3) are connected to the AFE 48 via the output signal line Lout.
  • the first output signal Svh 1 (1) is output from the second detection electrode blocks BKy (1) and BKy (3) to the AFE 48.
  • the first detection target or the second detection target detection electrode 24 selected by the gate line driving circuit 15 is connected to the output signal line Lout.
  • the reference signal VR is supplied to the non-selected second detection electrode blocks BKy (2) and BKy (4).
  • the signal line selection circuit 16 selects the second detection electrode blocks BKy (2) and BKy (4) corresponding to the component “ ⁇ 1” in the second row of Expression (2). .
  • the second detection electrode blocks BKy (2) and BKy (4) are connected to the AFE 48 via the output signal line Lout.
  • the second output signal Svh 1 (2) (see FIG. 12) is output to the AFE 48 from the second detection electrode blocks BKy (2), BKy (4).
  • the first detection target or the second detection target detection electrode 24 selected by the gate line driving circuit 15 is connected to the output signal line Lout.
  • the reference signal VR is supplied to the non-selected second detection electrode blocks BKy (1) and BKy (3).
  • the signal processing unit 44 includes a first output signal Svh 1 of the second partial periods tb2 (1), from the difference between the second output signal Svh 1 of the third sub-period tb3 (2), the third output signal Svh 1 ( 3) is calculated.
  • the signal line selection circuit 16 selects the second detection electrode block BKy from the fourth partial period tb4 to the seventh partial period tb7 based on the predetermined sign of Expression (2).
  • the signal processing unit 44 performs the four third output signals Svh 0 (3), Svh 1 (3), Svh 2 (3), and Svh 3 (3) from the first partial period tb1 to the seventh partial period tb7. ) To get.
  • the signal processing unit 44 performs four third output signals Svh 0 (3), Svh 1 (3), and Svh 2 (3) from the first period ta1 to the seventh period ta7. ), Svh 3 (3).
  • the signal processing unit 44 acquires 16 third output signals Svh (3) in total. Then, the signal processing unit 44 calculates a decoded signal for each detection electrode 24 by decoding the third output signal Svh (3). As a result, the detection apparatus 1 can perform CDM driving by the gate line driving circuit 15 and the signal line selection circuit 16.
  • the detection electrode 24 and the signal line selection circuit 16 are provided on the substrate 21.
  • the plurality of detection electrodes 24 are connected to one AFE 48 via the output signal line Lout. Thereby, even when the number of detection electrodes 24 is increased, the number of AFEs 48 can be reduced. Further, the number of wirings connecting the substrate 21 and the AFE 48 can be suppressed.
  • FIG. 15 is a block diagram illustrating a configuration example of a sensor unit, a gate line driving circuit, and a signal line selection circuit.
  • FIG. 16 is a block diagram of the gate line driving circuit.
  • the substrate 21 is provided with a sensor unit 10, a gate line driving circuit 15, and a signal line selection circuit 16. Further, the substrate 21 is provided with a control signal generation circuit 17, inverters 153 and 154, and a protection circuit 155.
  • the protection circuit 155 includes a protection resistance element and a protection diode. Various signals supplied from the control board 101 (see FIG. 1) are supplied to the control signal generation circuit 17, the gate line driving circuit 15, and the signal line selection circuit 16 through the protection circuit 155. The output signal line Lout of the signal line selection circuit 16 is connected to the AFE 48 without passing through the protection diode of the protection circuit 155. Thereby, the fall of the signal strength output from the sensor part 10 can be suppressed.
  • the inverter 153 receives the reset signal RST from the control board 101 and outputs the inverted reset signal xRST to the control signal generation circuit 17.
  • the inverted reset signal xRST is a voltage signal obtained by inverting the reset signal RST.
  • the inverter 154 receives the clock signal CLK from the control board 101 and outputs the inverted clock signal xCLK to the control signal generation circuit 17.
  • the inverted clock signal xCLK is a voltage signal obtained by inverting the clock signal CLK.
  • the control signal generation circuit 17 generates various control signals based on the reset signal RST, the clock signal CLK, the ground potential GND, and the power supply voltage VDD supplied from the external control board 101.
  • the control signal generation circuit 17 supplies various control signals to the gate line driving circuit 15.
  • FIG. 17 is a timing waveform diagram showing various control signals output from the control signal generation circuit.
  • the control signal generation circuit 17 outputs an inversion control signal Vs, first control signals Va1, Va2, Va3 and second control signals Vb1, Vb2, Vb3.
  • the inversion control signal Vs is supplied to the inversion input terminal S of the second code generation circuit 13.
  • the first control signals Va1, Va2, Va3 are respectively supplied to the first input terminals A1, A2, A3 of the first code generation circuit 12.
  • the second control signals Vb1, Vb2, and Vb3 are supplied to the second input terminals B1, B2, and B3 of the second code generation circuit 13, respectively.
  • the frequency of the second control signal Vb3 is 1 ⁇ 2 of the frequency of the inversion control signal Vs.
  • the frequency of the second control signal Vb2 is 1 ⁇ 2 of the frequency of the second control signal Vb3.
  • a second control signal Vb1 and a first control signal Va3, Va2, Va1 are output from the control signal generation circuit 17, respectively.
  • the gate line driving circuit 15 includes a first code generation circuit 12, a second code generation circuit 13, a third code generation circuit 14, a buffer circuit 151, a level shifter 152, Have That is, the first code generation circuit 12, the second code generation circuit 13, the third code generation circuit 14, the buffer circuit 151, and the level shifter 152 are provided in the frame area GA of the substrate 21. In FIG. 16, the buffer circuit 151 and the level shifter 152 are omitted.
  • the first code generation circuit 12, the second code generation circuit 13, and the third code generation circuit 14 are decoder circuits.
  • the first code generation circuit 12 generates a first partial selection signal Vd (see FIGS. 18 and 19) based on the first control signals Va1, Va2, and Va3, and the first code selection circuit Vd generates the first partial selection signal Vd.
  • the second code generation circuit 13 generates a second partial selection signal Vf (see FIGS. 20 and 21) based on the second control signals Vb1, Vb2, and Vb3, and the second partial selection signal Vf is generated by the third code generation circuit 14.
  • the third code generation circuit 14 is, for example, an exclusive OR (XOR) circuit.
  • the third code generation circuit 14 generates a first selection signal Vc based on the first partial selection signal Vd and the second partial selection signal Vf, and supplies a signal based on the first selection signal Vc to the gate line GCL.
  • the first code generation circuit 12 includes first input terminals A1, A2, A3, a terminal to which the power supply voltage VDD is input, and a plurality of output terminals Ya1, Ya2,..., Ya8. Have.
  • the number of output terminals Ya1, Ya2,..., Ya8 of the first code generation circuit 12 is eight.
  • the first control signals Va1, Va2, Va3 are input from the control signal generation circuit 17 to the first input terminals A1, A2, A3.
  • the first code generation circuit 12 is a circuit that generates the first partial selection signal Vd based on the first control signals Va1, Va2, and Va3.
  • the first code generation circuit 12 outputs the first partial selection signal Vd from the output terminals Ya1, Ya2,..., Ya8 to the first selection signal lines LSa1, LSa2,.
  • the first partial selection signal Vd is a signal whose phase is determined for each of the plurality of gate lines GCL.
  • the second code generation circuit 13 has second input terminals B1, B2, and B3, an inverting input terminal S, and a plurality of output terminals Yb1, Yb2, ..., Yb8. In the present embodiment, the number of output terminals Yb1, Yb2,..., Yb8 of the second code generation circuit 13 is eight.
  • Second control signals Vb1, Vb2, and Vb3 are input from the control signal generation circuit 17 to the second input terminals B1, B2, and B3. Further, the inverted control signal Vs is input from the control signal generation circuit 17 to the second code generation circuit 13.
  • the second code generation circuit 13 is a circuit that generates the second partial selection signal Vf based on the second control signals Vb1, Vb2, Vb3 and the inversion control signal Vs.
  • the inversion control signal Vs is a signal for inverting the components “1” and “ ⁇ 1” of a predetermined sign.
  • the second code generation circuit 13 outputs the second partial selection signal Vf from the output terminals Yb1, Yb2,..., Yb8 to the second selection signal lines LSb1, LSb2,.
  • the second partial selection signal Vf is a signal whose phase is determined for each drive signal supply line block BKL.
  • the level shifter 152 is provided between the first code generation circuit 12 and the second code generation circuit 13 and the third code generation circuit 14.
  • the level shifter 152 is a circuit that changes the voltage (amplitude) of an input signal and outputs the changed signal. Specifically, the level shifter 152 receives the first partial selection signal Vd from the first code generation circuit 12 and temporarily holds it. The level shifter 152 receives the second partial selection signal Vf from the second code generation circuit 13 and temporarily holds it. The level shifter 152 changes the voltage level of the first selection signal Vc according to the power supply voltages VDD and VSS supplied from the control board 101. The amplitudes of the first partial selection signal Vd and the second partial selection signal Vf are increased and output to the third code generation circuit 14. The level shifter 152 may be provided on the output side of the third code generation circuit 14.
  • a plurality of gate lines GCL (1), GCL (2),..., GCL (n) are arranged.
  • the gate lines GCL are provided corresponding to the first detection electrode blocks BKx (see FIG. 10), respectively.
  • Each of the drive signal supply line partial blocks sBKL1, sBKL2,... SBKL7, sBKL8 includes eight drive signal supply lines Ld.
  • the first selection signal lines LSa1, LSa2,..., LSa8 are connected to one drive signal supply line Ld for each drive signal supply line partial block sBKL. Thereby, the first selection signal lines LSa1, LSa2,..., LSa8 are connected in parallel to the plurality of drive signal supply line partial blocks sBKL1, sBKL2,. The first selection signal lines LSa1, LSa2,..., LSa8 are connected to different drive signal supply lines Ld. In other words, the plurality of drive signal supply lines Ld included in one drive signal supply line partial block sBKL are connected to the first selection signal lines LSa1, LSa2,..., LSa8, respectively.
  • the drive signal supply lines Ld1, Ld2,..., Ld8 included in the drive signal supply line partial block sBKL1 are connected to the first selection signal lines LSa1, LSa2,.
  • the third code generation circuits 14-1, 14-2, ..., 14-7, 14-8 are provided corresponding to the drive signal supply line partial blocks sBKL1, sBKL2, ..., sBKL7, sBKL8, respectively.
  • the second selection signal lines LSb1, LSb2,..., LSb8 are connected to the third code generation circuits 14-1, 14-2,.
  • the second selection signal lines LSb1, LSb2,..., LSb8 are connected to the drive signal supply line partial blocks sBKL1, sBKL2,.
  • One third code generation circuit 14 is connected to a plurality of first selection signal lines LSa and to one second selection signal line LSb.
  • the plurality of first selection signal lines LSa and the plurality of second selection signal lines LSb are provided to intersect with the drive signal supply line Ld in plan view.
  • the plurality of third code generation circuits 14 generates a first selection signal Vc based on the first partial selection signal Vd and the second partial selection signal Vf, and sends the first selection signal Vc to the buffer circuit 151 (see FIG. 15). Supply.
  • the buffer circuit 151 temporarily holds the first selection signal Vc supplied from the third code generation circuit 14.
  • the buffer circuit 151 supplies the first gate drive signal VGH and the second gate drive signal VGL corresponding to the first selection signal Vc to the plurality of selected gate lines GCL substantially simultaneously.
  • FIG. 18 is a circuit diagram illustrating an example of the first code generation circuit.
  • FIG. 19 is a table showing the relationship between the first control signal and the first partial selection signal.
  • the first code generation circuit 12 includes a plurality of exclusive OR circuits 51-1, 51-2,..., 51-7.
  • the exclusive OR circuits 51-1, 51-2,..., 51-7 include one of the first control signals Va1, Va2, Va3 and the output signal from the power supply voltage VDD or another exclusive OR circuit 51. Is entered.
  • the exclusive OR circuits 51-1, 51-2,..., 51-7 use the first partial selection signals Vd2, Vd3,. Output to lines LSa2,..., LSa8. Further, the same signal as the power supply voltage VDD is output to the first selection signal line LSa1 as the first partial selection signal Vd1.
  • the first code generation circuit 12 generates first partial selection signals Vd1, Vd2,..., Vd8 corresponding to the first control signals Va1, Va2, Va3 and the power supply voltage VDD according to the truth table shown in FIG. In FIG. 19, “1” is assigned when each signal is a high level voltage, and “0” is assigned when each signal is a low level voltage. Thereby, the first code generation circuit 12 outputs the first partial selection signals Vd1, Vd2,..., Vd8 whose phases are determined based on a predetermined code to each drive signal supply line partial block sBKL.
  • the predetermined code is defined by a square matrix of the following formula (3). The order of the square matrix is 8, which is the number of output terminals Ya1, Ya2,..., Ya8 of the first code generation circuit 12.
  • the first code generation circuit 12 outputs first partial selection signals Vd1, Vd2,..., Vd8 for each period tc1, tc2,.
  • the first partial selection signals Vd1, Vd2,..., Vd8 are turned on and off in different patterns during the periods tc1, tc2,.
  • the first partial selection signals Vd1, Vd2,..., Vd8 have eight combinations of on and off combinations, the same as the number of output terminals Ya1, Ya2,.
  • FIG. 20 is a circuit diagram showing an example of the second code generation circuit.
  • FIG. 21 is a table showing the relationship between the second control signal, the inverted control signal, and the second partial selection signal.
  • the second code generation circuit 13 includes a plurality of exclusive OR circuits 52-1, 52-2,..., 52-7, and an inverter 53.
  • the inverter 53 is a circuit that generates a second partial selection signal Vf1 that is a voltage signal obtained by inverting the inversion control signal Vs.
  • the inverter 53 outputs the second partial selection signal Vf1 to the second selection signal line LSb1. That is, the inverter 53 outputs a low level voltage signal when the inversion control signal Vs is a high level voltage, and outputs a high level voltage signal when the inversion control signal Vs is a low level voltage.
  • the exclusive OR circuits 52-1, 52-2,..., 52-7 include any one of the second control signals Vb1, Vb2, and Vb3, an output signal from the inverter 53, or another exclusive OR circuit 52. Output signal is input.
  • the inversion control signal Vs and the second control signals Vb1, Vb2, and Vb3 are output signals from the control signal generation circuit 17 shown in FIG.
  • the exclusive OR circuits 52-1, 52-2,..., 52-7 use the second select signal as the second partial selection signals Vf2, Vf3,. Output to lines LSb2, LSb3,..., LSb8.
  • the inverter 53 is not essential, and the second code generation circuit 13 may output the inversion control signal Vs as the second partial selection signal Vf1.
  • the second code generation circuit 13 generates the second partial selection signal Vf corresponding to the second control signals Vb1, Vb2, Vb3 and the inverted control signal Vs according to the truth table shown in FIG. Thereby, the second code generation circuit 13 drives the second partial selection signals Vf1, Vf2,..., Vf8 whose phases are determined based on a predetermined code for each period td1, td2,.
  • the signal is output to the signal supply line partial block sBKL.
  • the predetermined code is defined by a square matrix of Expression (2).
  • the second code generation circuit 13 outputs the second partial selection signals Vf1, Vf2,..., Vf8 from the output terminals Yb1, Yb2,..., Yb8 for each period td1, td2,.
  • the second partial selection signals Vf1, Vf2,..., Vf8 have different on / off patterns in the periods td1, td2,.
  • the second code generation circuit 13 since the inversion control signal Vs is input, the second code generation circuit 13 includes a combination pattern in which the on / off states of the second partial selection signals Vf1, Vf2,. Specifically, in the periods td1, td3, td5, td7, td9, td11, td13, and td15, the inversion control signal Vs is off, and the periods td2, td4, td6, td8, td10, td12, td14, and td16 are The inversion control signal Vs is on. For example, in the period td1 and the period td2, a combination pattern in which the on / off states of the second partial selection signals Vf1, Vf2,. For this reason, the number of ON / OFF combination patterns of the second partial selection signals Vf1, Vf2,..., Vf8 is 16, which is twice the number of output terminals Yb1, Yb2,.
  • FIG. 22 is a circuit diagram showing an example of the third code generation circuit.
  • FIG. 23 is a diagram illustrating an example of a pattern code generated by the third code generation circuit when the inversion control signal is a high level voltage.
  • FIG. 24 is a diagram illustrating an example of a pattern code generated by the third code generation circuit when the inversion control signal is a low level voltage.
  • FIG. 25 is a table showing the relationship between the first control signal, the second control signal, and the inversion control signal.
  • FIG. 22 shows the third code generation circuit 14-1 provided in the drive signal supply line partial block sBKL1 among the plurality of drive signal supply line partial blocks sBKL.
  • the third code generation circuit 14-1 includes a plurality of exclusive OR circuits 54 (exclusive OR circuits 54-1, 54-2,..., 54-8).
  • the first partial selection signals Vd1, Vd2,..., Vd8 are input from the first code generation circuit 12 to the exclusive OR circuits 54-1, 54-2,.
  • the second partial selection signal Vf1 is input from the second code generation circuit 13 to the exclusive OR circuits 54-1, 54-2,..., 54-8, respectively.
  • the exclusive OR circuits 54-1, 54-2,..., 54-8 calculate the exclusive OR of the first partial selection signals Vd1, Vd2,..., Vd8 and the second partial selection signal Vf1.
  • the values calculated by the exclusive OR circuits 54-1, 54-2,..., 54-8 serve as the first selection signal Vc via the drive signal supply lines Ld1, Ld2,. ), GCL (2),..., GCL (8).
  • the third code generation circuits 14-2, 14-3,..., 14-8 shown in FIG. 16 also receive the first partial selection signals Vd1, Vd2,.
  • An exclusive OR with Vf2, Vf3,..., Vf8 is calculated.
  • the combination pattern of the first partial selection signal Vd is 8.
  • the pattern code shown in FIG. 24 is obtained by inverting “0” and “1” of the pattern code shown in FIG.
  • the first code generation circuit 12, the second code generation circuit 13, and the third code generation circuit 14 generate the first selection signal Vc according to the pattern code shown in FIGS. 23 and 24 according to the truth table shown in FIG. To do.
  • the gate line driving circuit 15 generates a high level voltage signal as the first selection signal Vc corresponding to the pattern code component “1”. Further, the gate line driving circuit 15 generates a low level voltage signal as the first selection signal Vc corresponding to the component “0” of the pattern code.
  • the first gate drive signal VGH is supplied to the gate line GCL corresponding to the pattern code component “1”
  • the second gate drive signal VGL is supplied to the gate line GCL corresponding to the pattern code component “0”.
  • the period in which the inversion control signal Vs is 1 and the period in which the inversion control signal Vs is 0 are executed alternately. Therefore, the detection time interval between the first output signal Svh (1) and the second output signal Svh (2) is shortened. Therefore, even when a noise component enters from the outside, the noise component is canceled by calculating the difference between the first output signal Svh (1) and the second output signal Svh (2). Therefore, the detection apparatus 1 can improve detection accuracy.
  • the order of combination of the first partial selection signal Vd and the second partial selection signal Vf is not limited to that shown in FIG.
  • the period in which the inversion control signal Vs is 1 may be continuously executed a plurality of times.
  • the detection apparatus 1 of the present embodiment includes the substrate 21, the organic material layer 31 that is provided on the upper side of the substrate 21 and detects a predetermined physical quantity, and the substrate 21 and the organic material in a direction perpendicular to the substrate 21.
  • a plurality of detection electrodes 24 provided between the layers 31, a first switching element Tr provided on each of the plurality of detection electrodes 24, and connected to the first switching element Tr and extending in the first direction Dx.
  • the gate line driving circuit 15 receives a plurality of first driving signals (first gate driving signal VGH and second gate driving signal VGL) whose potentials are determined based on a predetermined code via a plurality of gate lines GCL. It supplies to each switching element Tr.
  • CDM driving is performed by the gate line driving circuit 15 in the first detection electrode block BKx (see FIG. 10). For this reason, even if it is a case where the electric current value which flows into the detection electrode 24 from the organic material layer 31 according to the irradiated light is weak, detection accuracy can be improved.
  • the detection accuracy can be improved by suppressing signal delay as compared with the case where the first selection signal Vc is supplied to all the gate lines GCL, for example, by a shift register.
  • the substrate 21 is provided with the gate line driving circuit 15 and the control signal generation circuit 17. For this reason, the number of terminals for connecting the substrate 21 and the control substrate 101 can be suppressed. Thereby, the detection apparatus 1 can suppress the circuit scale of the gate line drive circuit 15, and can reduce manufacturing cost.
  • the third code generation circuit 14 may calculate the negation (Xnor) of the exclusive OR of the first partial selection signal Vd and the second partial selection signal Vf.
  • it may be a circuit that performs an operation that is substantially equal to the logical operation of exclusion of exclusive OR or negative of other OR.
  • the configurations of the first code generation circuit 12 and the second code generation circuit 13 may be appropriately changed in the same manner.
  • FIG. 26 is a circuit diagram showing a signal line selection circuit.
  • twelve signal lines SGL are shown from the signal line SGL (1) to the signal line SGL (12).
  • the signal line selection circuit 16 includes a third switching element Tra, a fourth switching element Trax, a reference signal supply line Lr0, third selection signal lines Lr1, Lr2,..., Lr6 and an output signal line Lout.
  • One output signal line Lout is provided corresponding to the signal lines SGL (1) to SGL (6).
  • One output signal line Lout is provided corresponding to the signal lines SGL (7) to SGL (12).
  • the output signal lines Lout are each connected to the AFE 48.
  • the signal line selection circuit 16 connects the selected signal line SGL among the plurality of signal lines SGL to the AFE 48 based on the signal line selection signal Vhsel. Thereby, the signal line selection circuit 16 selects the detection electrode 24 (second detection electrode block BKy) to be detected.
  • the signal line selection signal Vhsel is output from a code generation circuit (not shown) similar to the second code generation circuit 13 shown in FIG.
  • a code generation circuit that generates the signal line selection signal Vhsel may be included in the signal line selection circuit 16.
  • the code generation circuit is provided on the same substrate 21 as the signal line selection circuit 16.
  • the signal line selection circuit 16 may be configured not to include a code generation circuit.
  • the code generation circuit is provided on the external control board 101, and the external control board 101 can output the signal line selection signal Vhsel.
  • the signal line selection signal Vhsel is a voltage signal whose phase is determined for each signal line SGL based on a predetermined code.
  • the predetermined code is defined by a square matrix of Equation (3).
  • the six signal line selection signals Vhsel1, Vhsel2,..., Vhsel6 are supplied to the third selection signal lines Lr1, Lr2,.
  • the signal line selection signals Vhsel1, Vhsel2,..., Vhsel6 are generated based on, for example, arbitrary six components among the eight components included in each row of Expression (3).
  • the signal line selection signals Vhsel1, Vhsel2,..., Vhsel6 are supplied to the third switching element Tra and the fourth switching element Trax via the third selection signal lines Lr1, Lr2,.
  • a third switching element Tra and a fourth switching element Trax are connected to each signal line SGL.
  • the third switching element Tra and the fourth switching element Trax operate so that the on and off are reversed. That is, when the third switching element Tra is on, the fourth switching element Trax is off. When the third switching element Tra is off, the fourth switching element Trax is turned on.
  • connection state between the signal line SGL and the output signal line Lout is switched by the operations of the third switching element Tra and the fourth switching element Trax.
  • the signal line SGL is connected to the output signal line Lout
  • the fourth switching element Trax is on, the signal line SGL is connected to the reference signal supply line Lr0.
  • the third switching element Tra is turned on. Further, when the signal line selection signal Vhsel of the low level voltage signal corresponding to the component “ ⁇ 1” in the expression (3) is supplied, the fourth switching element Trax is turned on. Accordingly, the second detection electrode block BKy connected to the signal line SGL is selected based on a predetermined code, similarly to the CDM driving operation example shown in FIG.
  • the selected signal lines SGL are connected to the common output signal line Lout.
  • the first output signal Sh (1) of the second detection electrode block BKy connected to the selected signal line SGL is output from the output signal line Lout to the AFE 48.
  • the non-selected signal line SGL is connected to the reference signal supply line Lr0 and supplied with the reference signal VR.
  • the selected signal line SGL is connected to the output signal line Lout.
  • the second output signal Sh (2) of the second detection electrode block BKy connected to each selected signal line SGL is output from the output signal line Lout.
  • the non-selected signal line SGL is connected to the reference signal supply line Lr0 and supplied with the reference signal VR.
  • the signal processing unit 44 calculates a third output signal Sh (3) that is a difference value between the first output signal Sh (1) and the second output signal Sh (2).
  • the signal processing unit 44 can calculate a decoded signal for each second detection electrode block BKy by decoding the third output signal Sh (3).
  • FIG. 27 is a plan view showing the relationship between the detection electrode, the first switching element, and the second switching element.
  • FIG. 28 is a cross-sectional view showing a schematic cross-sectional configuration of the first switching element.
  • the detection electrode 24 is indicated by a two-dot chain line for easy viewing of the drawing.
  • the first switching element Tr includes a semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64.
  • a material used for the semiconductor layer 61 is, for example, low-temperature polysilicon.
  • the semiconductor layer 61 is provided along the second direction Dy and intersects the gate line GCL in plan view. A portion of the gate line GCL that overlaps with the semiconductor layer 61 functions as the gate electrode 64. In addition, a channel region is formed in a portion of the semiconductor layer 61 that overlaps with the gate line GCL.
  • One end of the semiconductor layer 61 is connected to the source electrode 62 through the contact hole H1. The other end of the semiconductor layer 61 is connected to the drain electrode 63 via the contact hole H2.
  • the source electrode 62 is electrically connected to the signal line SGL. Further, the drain electrode 63 is electrically connected to the connection portion 68. Connection portion 68 is connected to detection electrode 24 through contact hole H5. The gate electrode 64 is electrically connected to the gate line GCL. With such a configuration, the first switching element Tr can switch between connection and disconnection between the detection electrode 24 and the signal line SGL.
  • the second switching element xTr has a semiconductor layer 61a, a source electrode 62a, a drain electrode 63a, and a gate electrode 64a.
  • the semiconductor layer 61a is provided along the second direction Dy and intersects the gate electrode 64a in plan view.
  • a channel region is formed in a portion of the semiconductor layer 61a that overlaps with the gate electrode 64a.
  • One end of the semiconductor layer 61a is connected to the source electrode 62a through the contact hole H4.
  • the other end of the semiconductor layer 61a is connected to the drain electrode 63a through the contact hole H3.
  • the source electrode 62a is electrically connected to the connecting portion 68. That is, the source electrode 62 a of the second switching element xTr and the drain electrode 63 of the first switching element Tr are connected to the detection electrode 24 through the common connection portion 68.
  • the drain electrode 63a is electrically connected to the reference signal line COM.
  • the gate electrode 64a is connected to the gate line GCL. In other words, the gate line GCL functions as the gate electrode 64 of the first switching element Tr and the gate electrode 64a of the second switching element xTr. With such a configuration, the second switching element xTr can switch between connection and disconnection between the detection electrode 24 and the reference signal line COM.
  • the first switching element Tr provided in each detection electrode 24 has a line-symmetric configuration with the reference line C1 as the axis of symmetry.
  • the second switching element xTr has a line-symmetric configuration with the reference line C1 as the axis of symmetry.
  • the reference line C1 is a virtual line that passes between the detection electrodes 24 adjacent in the second direction Dy and extends along the first direction Dx.
  • the gate line GCL is provided so as to overlap the detection electrode 24.
  • the gate line GCL is also arranged in a line-symmetric position with the reference line C1 as the axis of symmetry.
  • first switching elements Tr corresponding to the respective detection electrodes 24 are provided adjacent to each other in the second direction Dy.
  • the relative positions of the gate lines GCL with respect to the detection electrodes 24 in the second direction Dy are different.
  • the first switching element Tr provided in each detection electrode 24 has a line-symmetric configuration with the reference line C2 as the axis of symmetry.
  • the second switching element xTr has a line-symmetric configuration with the reference line C2 as the axis of symmetry.
  • the reference line C2 is a virtual line that passes between the detection electrodes 24 adjacent in the first direction Dx and extends in the second direction Dy.
  • the reference line C2 is a line that overlaps the reference signal line COM.
  • the second switching elements xTr provided in the detection electrodes 24 are connected to a common reference signal line COM.
  • the detection apparatus 1 can enlarge the opening area of detection area AA, and can improve detection performance.
  • the opening area is an area of a region where light transmission is not shielded by various wirings such as the signal line SGL, the first switching element Tr, the second switching element xTr, and the like.
  • the signal line SGL is provided so as to overlap the detection electrode 24.
  • the signal line SGL is also arranged at a line-symmetric position with the reference line C2 as the axis of symmetry.
  • the first switching elements Tr corresponding to the detection electrodes 24 are provided adjacent to each other in the first direction Dx.
  • the second switching elements xTr corresponding to the respective detection electrodes 24 are also provided adjacent to the first direction Dx.
  • the relative positions of the signal lines SGL in the first direction Dx with respect to the detection electrodes 24 are different.
  • the first switching element Tr has a so-called top gate structure. That is, the semiconductor layer 61 is provided between the substrate 21 and the gate electrode 64 in a direction perpendicular to the substrate 21.
  • the light shielding layer 65 is provided on one surface (upper surface) of the substrate 21 via the first insulating layer 25A-1.
  • the light shielding layer 65 is provided so as to overlap at least the channel region of the semiconductor layer 61.
  • a metal material such as molybdenum (Mo), tungsten (W), aluminum (Al), titanium (Ti), silver (Ag), or the like is used.
  • Mo molybdenum
  • tungsten (W) aluminum
  • Ti titanium
  • silver (Ag) silver
  • the detection device 1 can favorably detect light emitted from the other surface of the substrate 21.
  • the second insulating layer 25A-2 is provided on the first insulating layer 25A-1 so as to cover the light shielding layer 65.
  • the semiconductor layer 61 is provided on the second insulating layer 25A-2.
  • a third insulating layer 25A-3 is provided on the semiconductor layer 61.
  • a gate electrode 64 is provided on the third insulating layer 25A-3.
  • the gate electrode 64 is provided in the same layer as the gate line GCL (see FIG. 27).
  • a fourth insulating layer 25A-4 which is a gate insulating layer, is provided on the gate electrode 64.
  • a source electrode 62 and a drain electrode 63 are provided on the fourth insulating layer 25A-4.
  • the source electrode 62 and the drain electrode 63 are provided in the same layer as the signal line SGL (see FIG. 27).
  • the source electrode 62 is connected to the semiconductor layer 61 through a contact hole H1 provided in the third insulating layer 25A-3 and the fourth insulating layer 25A-4.
  • the drain electrode 63 is connected to the semiconductor layer 61 through a contact hole H2 provided in the third insulating layer 25A-3 and the fourth insulating layer 25A-4.
  • the detection electrode 24 is provided on the upper side of the source electrode 62 and the drain electrode 63 via the hard coat layer 25B and the insulating layer 23.
  • An organic material layer 31 and a drive electrode 32 are provided on the detection electrode 24.
  • the protective layer 33 (see FIG. 5) is omitted.
  • the first switching element Tr can switch between connection and disconnection between the detection electrode 24 and the signal line SGL.
  • the second switching element xTr also has the same stacked structure as the first switching element Tr.
  • the semiconductor layer 61a, the source electrode 62a, the drain electrode 63a, and the gate electrode 64a of the second switching element xTr are the same layers as the semiconductor layer 61, the source electrode 62, the drain electrode 63, and the gate electrode 64 of the first switching element Tr, respectively. Is provided.
  • FIG. 29 is a plan view showing a detection apparatus according to the second embodiment.
  • FIG. 30 is a block diagram illustrating a configuration example of a sensor unit, a gate line driving circuit, and a signal line selection circuit according to the second embodiment.
  • FIG. 31 is a timing waveform diagram illustrating an operation example of the detection apparatus according to the second embodiment.
  • the gate line driving circuit 15A does not include the first code generation circuit 12, the second code generation circuit 13, and the third code generation circuit 14.
  • a code generation circuit is provided on the control board 101.
  • the control circuit 102 has a function of a code generation circuit, and generates the first selection signal Vc whose phase is determined based on a predetermined code.
  • the control circuit 102 supplies the first selection signal Vc to the gate line driving circuit 15A via the wiring LA.
  • the gate line drive circuit 15A includes a shift register 18, a latch circuit 19, and a buffer circuit 151.
  • the shift register 18 operates based on a reset signal RST, a clock signal CKV, and a start signal STV supplied from the control board 101.
  • the shift register 18 has a shift signal output circuit corresponding to each of the plurality of gate lines GCL.
  • the shift register 18 sequentially outputs shift signals to the latch circuit 19 for each of the plurality of gate lines GCL.
  • the shift register 18 resets a plurality of shift signal output circuits when the reset signal RST is turned on (high level voltage). Then, the shift register 18 starts operation based on the start signal STV.
  • the shift signal output circuit sequentially outputs the shift signal to the latch circuit 19 based on the clock signal CKV.
  • Each pulse of the clock signal CKV corresponds to the gate lines GCL (1), GCL (2),..., GCL (n).
  • the period t CKV of the clock signal CKV can be appropriately changed according to the time required for detection.
  • the timing at which the clock signal CKV is supplied is, for example, the time when a quarter period (t CKV / 4) of the cycle t CKV has elapsed from the rising timing of the start signal STV.
  • the latch circuit 19 operates based on the shift signal from the shift register 18, the inverted reset signal xRST, the first selection signal Vc, the control signal OE, and the inverted control signal xOE.
  • the inverted reset signal xRST is a signal obtained by inverting the reset signal RST by the inverter 153A.
  • the inversion control signal xOE is a signal obtained by inverting the control signal OE by the inverter 154A.
  • the control signal OE is a signal that controls the output of a signal from the latch circuit 19 to the buffer circuit 151.
  • the latch circuit 19 sequentially holds the first selection signal Vc according to the shift signal from the shift register 18.
  • the first selection signal Vc is a signal whose potential is determined for each gate line GCL in accordance with, for example, the pattern code (predetermined code) shown in FIG.
  • the latch circuit 19 outputs the first selection signal Vc to the buffer circuit 151 when the control signal OE is turned on.
  • the buffer circuit 151 changes the voltage level of the first selection signal Vc according to the power supply voltages VDD and VSS. Accordingly, the buffer circuit 151 outputs the first gate drive signal VGH and the second gate drive signal VGL corresponding to the first selection signal Vc to the sensor unit 10.
  • the control board 101 sequentially supplies the signal line selection circuit 16 with the signal line selection signals Vhsel (1), Vhsel (2),..., Vhsel (6).
  • the signal line selection signals Vhsel (1), Vhsel (2),..., Vhsel (6) are signals corresponding to each row of the square matrix shown in Expression (3).
  • the signal line selection circuit 16 performs CDM driving as in the first embodiment.
  • the selected signal line SGL and the AFE 48 are connected during the period t ASW_width in which the signal line selection signal Vhsel is on.
  • the signal line SGL is disconnected from the AFE 48.
  • the period t ASW_shift is a period from when the control signal OE rises until the signal line selection signal Vhsel is turned on.
  • the period t ASW_delay is a period between the falling timing of the signal line selection signal Vhsel and the rising timing of the next signal line selection signal Vhsel.
  • the period t ASW_width , the period t ASW_delay, and the like can be changed as appropriate according to the time required for detection.
  • the gate line drive circuit 15A is based on the next first selection signal Vc
  • the first gate drive signal VGH and the second gate drive signal VGL are supplied to the sensor unit 10.
  • the first selection signal Vc is a signal whose potential is determined for each gate line GCL in accordance with, for example, the pattern code (predetermined code) shown in FIG.
  • timing waveform diagram shown in FIG. 31 is merely an example.
  • the shift register 18 and the latch circuit 19 An operation of holding one selection signal Vc may be performed.
  • FIG. 32 is a circuit diagram illustrating an AFE and an inverting circuit according to the third embodiment.
  • the configurations of the detection electrode 24, the drive electrode 32, the first switching element Tr, the second switching element xTr, the gate line driving circuit 15, the signal line selection circuit 16, and the like are the same as those in the first embodiment. It is the same and detailed description is omitted.
  • the detection electrode 24 is a cathode
  • the drive electrode 32 (see FIG. 5) is an anode. That is, the direction in which the current Ifh flows is opposite to that in the first embodiment.
  • an inverting circuit 49 is provided between the signal line SGL and the amplifier 481.
  • the inverting circuit 49 is disposed in the AFE 48 in FIG. 32, but may be provided on the substrate 21 side.
  • the inverting circuit 49 is a circuit that inverts the current Ifh flowing through the signal line SGL and outputs the inverted signal to the amplifier 481.
  • the inverting circuit 49 is a so-called current mirror circuit.
  • the inverting circuit 49 includes a fifth switching element Trb1 and a sixth switching element Trb2.
  • the fifth switching element Trb1 and the sixth switching element Trb2 are constituted by, for example, p-channel MOS type TFTs.
  • the gate of the fifth switching element Trb1 and the gate of the sixth switching element Trb2 are electrically connected to the common signal line SGL via the first switch SW1.
  • the source of the fifth switching element Trb1 is electrically connected to the signal line SGL via the first switch SW1.
  • a common power supply voltage VDD is supplied to the drain of the fifth switching element Trb1 and the drain of the sixth switching element Trb2.
  • the source of the sixth switching element Trb2 is connected to the input of the amplifier 481 of the AFE 48.
  • the direction of the current Ifh is reversed by the inverting circuit 49, and a current having the same magnitude as the current Ifh flows through the amplifier 481 of the AFE 48.
  • the AFE 48 performs the same operation as in the first embodiment. Thereby, even when the detection electrode 24 is a cathode and the drive electrode 32 is an anode, the AFE 48 can detect the current Ifh output from the detection electrode 24 according to the irradiated light.
  • FIG. 33 is a plan view showing a detection device according to the fourth embodiment.
  • FIG. 34 is a circuit diagram showing a drive circuit for one detection region.
  • the detection apparatus 1B includes a sensor unit 10, a gate line driving circuit 15A, and a reset circuit 16A.
  • the sensor unit 10 of the present embodiment is a temperature sensor that detects temperature.
  • the gate line driving circuit 15A sends the first gate driving signal VGH and the second gate driving signal VGL to each gate line GCL based on the first selection signal Vc supplied from the control circuit 102. Supply.
  • the reset circuit 16A is a circuit that resets the input portions of the signal lines SGL and AFE48.
  • the signal line selection circuit 16 is not provided.
  • the detection device 1B performs only CDM driving by the gate line driving circuit 15A.
  • the configurations of the detection electrode 24, the drive electrode 32, the first switching element Tr, the second switching element xTr, and the like are the same as those in the first embodiment described above, and detailed description thereof is omitted.
  • the sensor unit 10 is a temperature sensor having an organic material layer 31A.
  • the organic material layer 31A changes in characteristics (for example, resistance value) according to temperature.
  • the organic material layer 31A is equivalent to a resistance element.
  • the sensor unit 10 outputs a detection signal corresponding to the temperature to the AFE 48.
  • the same material as that of the first embodiment can be used as the organic material layer 31A.
  • circuit configurations of the detection electrode 24, the first switching element Tr, the second switching element xTr, the signal line SGL, the gate line GCL, the reference signal line COM, and the like are the same as those in the first embodiment.
  • the gate line drive circuit 15A supplies the first gate drive signal VGH to the gate line GCL
  • the first switching element Tr is turned on.
  • the detection electrode 24 is selected as a detection target.
  • a current Ifh corresponding to the temperature flows from the detection electrode 24 to the signal line SGL.
  • the second switching element xTr is turned off. For this reason, the current Idh flowing from the detection electrode 24 to the reference signal line COM is suppressed.
  • the signal (current Ifh) output from the detection electrode 24 changes according to the temperature of the organic material layer 31 ⁇ / b> A.
  • detection device 1B can detect temperature.
  • the gate line drive circuit 15A supplies the second gate drive signal VGL to the gate line GCL
  • the first switching element Tr is turned off.
  • the current Idl flowing from the detection electrode 24 to the signal line SGL is suppressed, and the detection electrode 24 becomes a non-detection target.
  • the second switching element xTr is turned on.
  • the current Ifl flows from the detection electrode 24 to the reference signal line COM.
  • the reference signal Vcom is supplied from the control board 101 to the reference signal line COM. Thereby, the fluctuation
  • FIG. 35 is a circuit diagram showing the reset circuit.
  • the reset circuit 16A includes a plurality of seventh switching elements Trc, a reference signal supply line LB1, and a reset signal supply line LB2.
  • the plurality of signal lines SGL are each connected to the AFE 48. That is, the CDM driving of the signal line SGL is not performed, and the output signal of the detection electrode 24 is output to the AFE 48 via the signal line SGL.
  • a plurality of seventh switching elements Trc are provided for each signal line SGL.
  • the plurality of seventh switching elements Trc are configured by, for example, p-channel MOS TFTs.
  • the gate of the seventh switching element Trc is connected to the common reset signal supply line LB2.
  • the source of the seventh switching element Trc is connected to the common reference signal supply line LB1.
  • the drains of the seventh switching elements Trc are connected to the signal lines SGL, respectively.
  • the reset signal Vreset When the reset signal Vreset is a high level voltage, the reference signal supply line LB1 and the signal line SGL are cut off. That is, the detection signal of the detection electrode 24 is output to the AFE 48 via the signal line SGL.
  • the reset signal Vreset is a low level voltage, the reference signal supply line LB1 and the signal line SGL are connected. In the present embodiment, all the signal lines SGL are simultaneously connected to the reference signal supply line LB1. As a result, the reference signal VR is supplied to the input portions of the signal lines SGL and AFE48. Thereby, the input parts of the signal lines SGL and AFE48 are reset.
  • the high-level voltage reset signal Vreset is supplied to the reset signal supply line LB2 at a timing after the control signal OE shown in FIG. 31 is supplied. In other words, the period during which the high-level voltage reset signal Vreset is supplied after the first selection signal Vc is sequentially held in the latch circuit 19 is the detection period.
  • FIG. 36 is a cross-sectional view showing a schematic cross-sectional configuration of the detection apparatus according to the fifth embodiment.
  • FIG. 37 is a plan view schematically showing the detection apparatus according to the fifth embodiment.
  • FIG. 38 is a plan view showing the relationship among the detection electrode, the drive electrode, the eighth switching element, and the ninth switching element.
  • FIG. 39 is an enlarged plan view showing a region C4 of FIG.
  • the detection device 1C of the present embodiment is a temperature sensor as in the fourth embodiment.
  • the backplane 2 includes a substrate 21, a TFT layer 22, an insulating layer 23, a detection electrode 24A, and a drive electrode 32A.
  • the TFT layer 22 is provided with circuits such as a gate line driving circuit 15A and a reset circuit 16A (see FIGS. 34 and 35).
  • the TFT layer 22 is provided with various wirings such as an eighth switching element Trd and a ninth switching element xTrd (see FIG. 38), a gate line GCL, and a signal line SGL (see FIG. 7).
  • the detection electrode 24 ⁇ / b> A and the drive electrode 32 ⁇ / b> A are provided on the same insulating layer 23.
  • the drive electrode 32A is provided adjacent to the same layer as the detection electrode 24A.
  • the detection electrode 24A and the drive electrode 32A are made of a light-transmitting conductive material such as ITO.
  • the drive electrode 32A is not limited to this, and a metal material such as silver (Ag) or aluminum (Al) can also be used.
  • the organic sensor layer 3 includes an organic material layer 31 and a protective layer 33.
  • the organic material layer 31 is provided on the plurality of detection electrodes 24A and the plurality of drive electrodes 32A.
  • the organic material layer 31 has a resistance component between the adjacent detection electrode 24A and the drive electrode 32A.
  • the plurality of partial detection areas SAA are arranged in a matrix over the entire detection area AA.
  • the partial detection area SAA includes an organic material layer 31, a plurality of detection electrodes 24A, and a plurality of drive electrodes 32A.
  • the organic material layer 31 is provided in a matrix so as to be separated for each partial detection area SAA.
  • the organic material layer 31 is patterned by, for example, a photolithography method.
  • the plurality of detection electrodes 24A and the plurality of drive electrodes 32A are alternately arranged in the second direction Dy.
  • the plurality of detection electrodes 24A and the plurality of drive electrodes 32A are each arranged in the first direction Dx.
  • the partial detection area SAA includes two detection electrodes 24A and two drive electrodes 32A. In other words, two detection electrodes 24A and two drive electrodes 32A are provided so as to overlap with one organic material layer 31. Note that FIG. 37 is merely an example, and one partial detection area SAA may be provided with three or more detection electrodes 24A and three or more drive electrodes 32A.
  • FIG. 38 shows two partial detection areas SAA adjacent in the first direction Dx.
  • the organic material layer 31 is not shown for easy viewing of the drawing.
  • the two partial detection areas SAA have a line-symmetric configuration with the reference line C3 as the axis of symmetry.
  • the reference line C3 is a virtual line that passes between the partial detection areas SAA adjacent in the first direction Dx and extends in the second direction Dy.
  • the left partial detection area SAA across the reference line C3 will be described.
  • each of the detection electrode 24A and the drive electrode 32A has a rectangular shape having a length in the first direction Dx.
  • the detection electrodes 24A and the drive electrodes 32A are alternately provided in the second direction Dy. Due to the organic material layer 31, a resistance component is formed between the detection electrode 24A and the drive electrode 32A adjacent in the second direction Dy.
  • each of the two detection electrodes 24A is connected to a common eighth switching element Trd via contact holes HC1 and HC3, respectively.
  • the eighth switching element Trd one end of the two detection electrodes 24A is connected to the common signal line SGL.
  • the other ends of the two detection electrodes 24A are connected to a common ninth switching element xTrd through contact holes HC2 and HC4, respectively.
  • the ninth switching element xTrd the other ends of the two detection electrodes 24A are connected to the common reference signal line COM.
  • the plurality of detection electrodes 24A belonging to the plurality of partial detection areas SAA arranged in the second direction Dy are also connected to the common signal line SGL and to the common reference signal line COM.
  • the eighth switching element Trd is composed of an n-channel MOS type TFT.
  • the ninth switching element xTrd is composed of a p-channel MOS type TFT.
  • FIG. 39 shows a connection portion between one end of the detection electrode 24A and the eighth switching element Trd.
  • the eighth switching element Trd includes a semiconductor layer 61b, a source electrode 62b, a drain electrode 63b, and a gate electrode 64b.
  • the gate electrode 64b is connected to the gate line GCL and provided along the second direction Dy.
  • the gate line GCL is provided corresponding to the partial detection areas SAA arranged in the second direction Dy.
  • the gate electrode 64b is provided adjacent to the signal line SGL.
  • the semiconductor layer 61b is provided so as to overlap with the gate electrode 64b.
  • the width of the semiconductor layer 61b in the first direction Dx is larger than the width of the gate electrode 64b in the first direction Dx.
  • One end (left end) of the semiconductor layer 61b is connected to the drain electrode 63b through a plurality of contact holes HC6.
  • the other end (right end) of the semiconductor layer 61b is connected to the source electrode 62b through a plurality of contact holes HC5.
  • the drain electrode 63b and the source electrode 62b each extend in the second direction Dy.
  • the width of the drain electrode 63b in the second direction Dy and the width of the source electrode 62b in the second direction Dy are larger than the width of the detection electrode 24A in the second direction Dy.
  • the plurality of contact holes HC6 and the plurality of contact holes HC5 are arranged along the extending direction of the drain electrode 63b and the source electrode 62b, respectively.
  • connection part 63ba of the drain electrode 63b is connected to the detection electrode 24A through a plurality of contact holes HC1.
  • Source electrode 62b is connected to signal line SGL.
  • a part of the signal line SGL functions as the source electrode 62b.
  • a plurality of detection electrodes 24A belonging to the same partial detection area SAA are connected to the drain electrode 63b.
  • the eighth switching element Trd is connected between the layers via a plurality of contact holes HC1, a plurality of contact holes HC5, and a plurality of contact holes HC6. For this reason, the connection resistance of the eighth switching element Trd can be suppressed. Thereby, 1 C of detection apparatuses can improve detection performance.
  • the ninth switching element xTrd has the same configuration and will not be described in detail.
  • the other ends (right ends) of the two drive electrodes 32A are connected to a common drive signal supply line Lvd through contact holes HC7 and HC8, respectively. Note that one end (left end) of the two drive electrodes 32A is not connected to another wiring or the like.
  • the drive signal supply line Lvd passes between the partial detection areas SAA adjacent in the first direction Dx and is provided along the second direction Dy.
  • the drive signal supply line Lvd is a wiring that supplies the drive signal VDD_ORG (see FIG. 34) to the drive electrode 32A.
  • the plurality of drive electrodes 32A are connected to the common drive signal supply line Lvd.
  • CDM driving is performed by the gate line driving circuit 15A.
  • the gate line drive circuit 15A supplies the first gate drive signal VGH and the second gate drive signal VGL, the potentials of which are determined based on a predetermined sign, to each gate line GCL. Accordingly, the detection electrodes 24A belonging to the plurality of partial detection areas SAA selected as detection targets are connected to the signal line SGL. The detection electrodes 24A belonging to the plurality of partial detection areas SAA to be detected are connected to the reference signal line COM.
  • the signal processing unit 44 can calculate a decoded signal for each partial detection area SAA by decoding a plurality of output signals.
  • the gate line driving circuit 15A does not include the code generation circuit, but is not limited thereto.
  • the detection devices 1B and 1C may include a gate line driving circuit 15 including a code generation circuit.
  • the detection devices 1B and 1C may include the signal line selection circuit 16 as in the first embodiment.

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Abstract

基板と、基板の上側に設けられ、少なくとも検出領域と重なる位置に設けられた有機材料層と、基板に垂直な方向において基板と有機材料層との間に設けられた複数の検出電極と、複数の検出電極のそれぞれに設けられた第１スイッチング素子と、第１スイッチング素子に接続され第１方向に延在する複数のゲート線と、第１スイッチング素子に接続され第１方向と交差する第２方向に延在する複数の信号線と、所定の符号に基づいて複数のゲート線ごとに電位が定められたゲート駆動信号を、複数のゲート線を介して複数の第１スイッチング素子にそれぞれ供給する駆動回路と、を有する。

Description

検出装置
　本発明は、検出装置に関する。
　近年、可撓性の基板上に、有機材料を用いた複数のセンサが設けられた検出装置が知られている（例えば特許文献１参照）。このようなセンサは、例えば、有機材料に照射される光の光量や温度等の所定の物理量に応じて、検出電極から出力される信号が変化する。
特表２００８－５２５９６２号公報
　有機材料を用いたセンサは、入力された光、熱等に対する出力信号の変化が微弱である場合がある。この場合、各センサの面積を大きくする必要があり、高精細化が困難となる。また、出力信号の変化が微弱である場合、複数のセンサ間の出力信号の分離が困難となる場合がある。
　本発明は、検出性能を向上させることが可能な検出装置を提供することを目的とする。
　本発明の一態様の検出装置は、基板と、前記基板の上側に設けられ、少なくとも検出領域と重なる位置に設けられた有機材料層と、前記基板に垂直な方向において前記基板と前記有機材料層との間に設けられた複数の検出電極と、複数の前記検出電極のそれぞれに設けられた第１スイッチング素子と、前記第１スイッチング素子に接続され第１方向に延在する複数のゲート線と、前記第１スイッチング素子に接続され前記第１方向と交差する第２方向に延在する複数の信号線と、所定の符号に基づいて複数の前記ゲート線ごとに電位が定められたゲート駆動信号を、複数の前記ゲート線を介して複数の前記第１スイッチング素子にそれぞれ供給する駆動回路と、を有する。
図１は、第１実施形態に係る検出装置を示す平面図である。 図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図３は、検出装置が有するバックプレーンを模式的に示す平面図である。 図４は、検出装置が有する有機センサ層を模式的に示す平面図である。 図５は、図３及び図４のＶ－Ｖ’線に沿う断面図である。 図６は、図３及び図４のＶＩ－ＶＩ’線に沿う断面図である。 図７は、１つの検出電極について、駆動回路を表す回路図である。 図８は、ＡＦＥを表す回路図である。 図９は、ＡＦＥの動作の一例を表すタイミング波形図である。 図１０は、検出電極の配列を表す回路図である。 図１１は、ゲート線駆動回路による符号分割選択駆動の動作例を説明するための説明図である。 図１２は、信号線選択回路による符号分割選択駆動の動作例を説明するための説明図である。 図１３は、第１期間から第３期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。 図１４は、第４期間から第７期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。 図１５は、センサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。 図１６は、ゲート線駆動回路のブロック図である。 図１７は、制御信号生成回路から出力される各種制御信号を示すタイミング波形図である。 図１８は、第１符号生成回路の一例を示す回路図である。 図１９は、第１制御信号と第１部分選択信号との関係を示す表である。 図２０は、第２符号生成回路の一例を示す回路図である。 図２１は、第２制御信号及び反転制御信号と、第２部分選択信号との関係を示す表である。 図２２は、第３符号生成回路の一例を示す回路図である。 図２３は、反転制御信号が高レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。 図２４は、反転制御信号が低レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。 図２５は、第１制御信号、第２制御信号及び反転制御信号の関係を示す表である。 図２６は、信号線選択回路を示す回路図である。 図２７は、検出電極、第１スイッチング素子及び第２スイッチング素子の関係を示す平面図である。 図２８は、第１スイッチング素子の概略断面構成を示す断面図である。 図２９は、第２実施形態に係る検出装置を示す平面図である。 図３０は、第２実施形態に係るセンサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。 図３１は、第２実施形態に係る検出装置の動作例を示すタイミング波形図である。 図３２は、第３実施形態に係るＡＦＥ及び反転回路を表す回路図である。 図３３は、第４実施形態に係る検出装置を示す平面図である。 図３４は、１つの検出領域について、駆動回路を表す回路図である。 図３５は、リセット回路を示す回路図である。 図３６は、第５実施形態に係る検出装置の概略断面構成を示す断面図である。 図３７は、第５実施形態に係る検出装置を模式的に示す平面図である。 図３８は、検出電極、駆動電極、第８スイッチング素子及び第９スイッチング素子の関係を示す平面図である。 図３９は、図３８の領域Ｃ４を拡大して示す平面図である。
　発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
　図１は、第１実施形態に係る検出装置を示す平面図である。図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。図１及び図２に示すように、検出装置１は、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、を有する。
　図１に示すように、センサ部１０には、フレキシブルプリント基板７１を介して制御基板１０１が電気的に接続される。フレキシブルプリント基板７１には、アナログフロントエンド回路（以下ＡＦＥ（Analog　Front　End）４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）である。制御回路１０２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、検出動作を制御する。電源回路１０３は、電源電圧ＶＤＤ等の電圧信号をセンサ部１０及びゲート線駆動回路１５に供給する。
　図２に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、有する。検出制御部１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、ＡＦＥ４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
　センサ部１０は、有機材料層３１（図５参照）を有する光センサである。センサ部１０が有する有機材料層３１は、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。センサ部１０は、照射される光量に応じた信号を信号線選択回路１６に出力する。また、センサ部１０は、符号分割選択駆動（以下、ＣＤＭ（Code　Division　Multiplexing）駆動と表す）により、ゲート線駆動回路１５から供給される第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬに従って検出を行う。すなわち、ゲート線駆動回路１５の動作により複数の検出電極２４（図５参照）が同時に選択される。
　検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、駆動部１１ａと、クロック信号出力部１１ｂとを含む。駆動部１１ａは、電源電圧ＶＤＤをゲート線駆動回路１５に供給する。検出制御部１１は、クロック信号出力部１１ｂのクロック信号に基づいて、各種制御信号Ｖｃｔｒｌをゲート線駆動回路１５に供給する。
　ゲート線駆動回路１５は、各種制御信号Ｖｃｔｒｌに基づいて複数のゲート線ＧＣＬ（図７参照）を同時に選択する回路である。ゲート線駆動回路１５は、選択された複数のゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨ又は第２ゲート駆動信号ＶＧＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の検出電極２４を選択する。センサ部１０は、ゲート線駆動回路１５により検出電極２４の選択の状態を異ならせることで、ＣＤＭ駆動を実現できる。
　信号線選択回路１６は、複数の信号線ＳＧＬ（図７参照）を同時に選択するスイッチ回路である。信号線選択回路１６は、検出制御部１１から供給される信号線選択信号Ｖｈｓｅｌに基づいて、ＣＤＭ駆動を行う。これにより、信号線選択回路１６は、信号線ＳＧＬに接続された複数の検出電極２４を選択する。信号線選択回路１６は、第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）を検出部４０に出力する。第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）は、選択された複数の検出電極２４の検出信号が統合された信号である。
　検出部４０は、ＣＤＭ駆動において、検出制御部１１から供給される制御信号と、第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）に基づいて、所定の物理量を検出する回路である。検出部４０は、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、を備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、が同期して動作するように制御する。なお、以下の説明において第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）を区別して説明する必要がない場合には、単に出力信号Ｓｖｈと表す。
　ＡＦＥ４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、出力信号Ｓｖｈを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。
　信号処理部４４は、ＡＦＥ４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、信号線選択回路１６を介して第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）を受け取って、第３出力信号Ｓｖｈ（３）を演算する。信号処理部４４は、演算された第３出力信号Ｓｖｈ（３）を受け取って、所定の符号に基づいて復号処理を行う。信号処理部４４は、復号信号の差分の信号（絶対値｜ΔＶ｜）を取り出す処理を行うこともできる。信号処理部４４は、絶対値｜ΔＶ｜を所定のしきい値電圧と比較し、センサ部１０に照射される光量を検出できる。
　記憶部４６は、演算された第３出力信号Ｓｖｈ（３）を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random　Access　Memory）、レジスタ回路等であってもよい。
　座標抽出部４５は、復号信号の差分の信号に基づいてセンサ座標を算出し、得られたセンサ座標をセンサ出力Ｖｏとして出力する。なお、座標抽出部４５は、センサ座標を算出せずにセンサ出力Ｖｏとして復号信号を出力してもよい。
　次に、検出装置１の詳細な構成について説明する。図３は、検出装置が有するバックプレーンを模式的に示す平面図である。図４は、検出装置が有する有機センサ層を模式的に示す平面図である。図５は、図３及び図４のＶ－Ｖ’線に沿う断面図である。図６は、図３及び図４のＶＩ－ＶＩ’線に沿う断面図である。
　図５に示すように、検出装置１は、バックプレーン２と、有機センサ層３と、を備える。有機センサ層３は、バックプレーン２の表面に垂直な方向に対向して配置されている。バックプレーン２は、所定の検出領域ごとにセンサを駆動する駆動回路基板である。
　バックプレーン２は、基板２１と、ＴＦＴ層２２と、絶縁層２３と、検出電極２４と、を含む。基板２１は、可視光を透過可能な透光性を有するガラス基板である。又は、基板２１は、ポリイミド等の樹脂で構成された透光性の樹脂基板又は樹脂フィルムであってもよい。ＴＦＴ層２２は、基板２１の上に設けられる。ＴＦＴ層２２には、ゲート線駆動回路１５や信号線選択回路１６等の回路が設けられる。また、ＴＦＴ層２２には、ＴＦＴ（Thin　Film　Transistor）等の第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒ（図１０参照）や、ゲート線ＧＣＬ、信号線ＳＧＬ（図１０参照）等の各種配線が設けられる。
　検出電極２４は、基板２１の上側にマトリクス状に配列される。検出電極２４は、基板２１と、有機センサ層３の有機材料層３１との間に設けられる。検出電極２４は、例えば、ＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電性材料が用いられる。検出電極２４とＴＦＴ層２２との間には絶縁層２３が設けられている。絶縁層２３は、無機絶縁層である。絶縁層２３として、例えば、酸化シリコン（ＳｉＯ２）等の酸化物や、窒化シリコン（ＳｉＮ）等の窒化物が用いられる。フレキシブルプリント基板７１は、基板２１の額縁領域ＧＡに接続されている。検出電極２４は、信号線ＳＧＬ及び信号線選択回路１６を介してフレキシブルプリント基板７１に電気的に接続される。
　なお、検出装置１の説明において、基板２１の表面に垂直な方向において、基板２１から有機センサ層３に向かう方向を「上側」とする。有機センサ層３から基板２１に向かう方向を「下側」とする。また、「平面視」とは、基板２１の表面に垂直な方向から見た場合を示す。
　有機センサ層３は、有機材料層３１と、駆動電極３２と、保護層３３と、を備える。有機材料層３１は、複数の検出電極２４の上に設けられる。有機材料層３１は、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する有機材料が用いられる。有機材料層３１として、例えば、低分子有機材料であるＣ６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl　C61-butyric　acid　methyl　ester）、ＣｕＰｃ（銅フタロシアニン：Copper　phthalocyanine）、Ｆ１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。有機材料層３１は、これらの低分子有機材料を用いて蒸着型（Dry　Process）で形成することができる。この場合、有機材料層３１は、例えば、ＣｕＰｃとＦ１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ６０との積層膜であってもよい。有機材料層３１は、塗布型（Wet　Process）で形成することもできる。この場合、有機材料層３１は、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。有機材料層３１は、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。
　駆動電極３２は、基板２１の表面に垂直な方向において、有機材料層３１を挟んで複数の検出電極２４と対向して設けられる。駆動電極３２と検出電極２４との間に有機材料層３１が設けられる。駆動電極３２は有機材料層３１の上面に接しており、検出電極２４は有機材料層３１の下面に接している。駆動電極３２は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料が用いられる。又は、駆動電極３２は、これらの金属材料の少なくとも１以上を含む合金材料であってもよい。保護層３３は、駆動電極３２を覆って設けられる。保護層３３は、パッシベーション膜であり、駆動電極３２及び有機材料層３１を保護するために設けられている。
　図３に示すように、複数の検出電極２４は、基板２１の検出領域ＡＡにマトリクス状に設けられている。言い換えると、複数の検出電極２４は、第１方向Ｄｘに配列され、かつ、第２方向Ｄｙに配列される。ここで、検出領域ＡＡは、検出装置１の検出を行う領域である。額縁領域ＧＡは、検出領域ＡＡの外側の領域である。
　なお、第１方向Ｄｘは、基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬ（図１０参照）と平行な方向である。また、第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。
　ゲート線駆動回路１５や信号線選択回路１６等の各種回路は、基板２１の額縁領域ＧＡに設けられている。ゲート線駆動回路１５は、額縁領域ＧＡのうち、第２方向Ｄｙに沿った辺に設けられている。また、信号線選択回路１６は、額縁領域ＧＡのうち、第１方向Ｄｘに沿った辺に設けられている。信号線選択回路１６は、検出領域ＡＡとフレキシブルプリント基板７１との間に設けられる。
　また、基板２１の額縁領域ＧＡには、複数の端子２５と、駆動電極接続端子２９とが設けられている。フレキシブルプリント基板７１は、複数の端子２５に接続される。駆動電極接続端子２９は、駆動電極３２に駆動信号ＶＤＤ＿ＯＲＧ（図１５参照）を供給するための端子である。駆動電極接続端子２９は、フレキシブルプリント基板７１と接続される。これにより、駆動電極接続端子２９には、制御基板１０１（図１参照）から駆動信号ＶＤＤ＿ＯＲＧが供給される。
　図４に示すように、有機材料層３１、駆動電極３２及び保護層３３は、額縁領域ＧＡの外周まで設けられ、互いに重なって設けられている。言い換えると、有機材料層３１及び駆動電極３２は、少なくとも図３に示す検出領域ＡＡと重なる領域に設けられる。これにより、有機材料層３１及び駆動電極３２は、複数の検出電極２４に亘って設けられ、複数の検出電極２４に重なる部分と複数の検出電極２４に重ならない部分とを有する。有機材料層３１は、例えばインクジェット印刷等により塗布形成される。本実施形態では、有機材料層３１は高抵抗材料であり、有機材料層３１の厚さに対して、隣り合う検出電極２４の間隔は十分に大きい。このため、それぞれの検出電極２４で、駆動電極３２との間で垂直方向の電流が流れ、隣り合う検出電極２４の間に流れる電流が抑制される。これにより、複数の検出電極２４が、それぞれ個別のセンサとして機能する。
　有機材料層３１、駆動電極３２及び保護層３３の外周には、内側に凹む凹部３ａが設けられている。凹部３ａは、複数の端子２５と重なる位置に設けられる。これにより、複数の端子２５は、有機材料層３１、駆動電極３２及び保護層３３から露出して、フレキシブルプリント基板７１と接続される。
　また、有機材料層３１には、駆動電極接続端子２９と重なる位置に開口３１ａが設けられている。図６に示すように、駆動電極接続端子２９は、基板２１の上に絶縁層２５Ａを介して設けられている。なお、駆動電極接続端子２９は、信号線ＳＧＬと同層に設けられている。絶縁層２５Ａの上には、ハードコート層２５Ｂ及び絶縁層２３が設けられている。ハードコート層２５Ｂ及び絶縁層２３には、駆動電極接続端子２９と重なる位置に開口２５Ｂａ、２３ａが設けられている。有機材料層３１の開口３１ａは、開口２５Ｂａ、２３ａと重なる位置に設けられる。
　有機材料層３１の開口３１ａと重なる位置に接続電極３４が設けられる。これにより、接続電極３４は駆動電極接続端子２９と接する。また、駆動電極３２及び保護層３３は、開口３１ａと重なる位置にも設けられる。このような構成により、駆動電極３２は、開口３１ａを介して駆動電極接続端子２９に電気的に接続される。駆動電極３２には、制御基板１０１（図１参照）から、フレキシブルプリント基板７１及び駆動電極接続端子２９を介して、駆動信号ＶＤＤ＿ＯＲＧが供給される。
　次に検出装置１の検出動作について説明する。図７は、１つの検出電極について、駆動回路を表す回路図である。図８は、ＡＦＥを表す回路図である。図９は、ＡＦＥの動作の一例を表すタイミング波形図である。
　図７に示すように、バックプレーン２（図５参照）には、検出電極２４、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ、信号線ＳＧＬ、ゲート線ＧＣＬ及び基準信号線ＣＯＭ等の配線が形成されている。第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、各検出電極２４のそれぞれに対応して設けられている。信号線ＳＧＬは、各検出電極２４の検出信号を、信号線選択回路１６（図３参照）を介してＡＦＥ４８に出力する配線である。ゲート線ＧＣＬは、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒを駆動する第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを供給する配線である。基準信号線ＣＯＭは、検出電極２４に基準信号Ｖｃｏｍ（図１５参照）を供給する配線である。
　第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal　Oxide　Semiconductor）型のＴＦＴで構成されている。第２スイッチング素子ｘＴｒは、この例では、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。すなわち、同じ第１ゲート駆動信号ＶＧＨが供給された場合に、第１スイッチング素子Ｔｒがオンになり、第２スイッチング素子ｘＴｒはオフになる。また、同じ第２ゲート駆動信号ＶＧＬが供給された場合に、第１スイッチング素子Ｔｒがオフになり、第２スイッチング素子ｘＴｒはオンになる。なお、第１ゲート駆動信号ＶＧＨは、第２ゲート駆動信号ＶＧＬよりも高い電位を有する電圧信号である。
　１つの検出電極２４において、第１スイッチング素子Ｔｒのソースは信号線ＳＧＬに接続され、ゲートはゲート線ＧＣＬに接続され、ドレインは検出電極２４に接続されている。第２スイッチング素子ｘＴｒのドレインは基準信号線ＣＯＭに接続され、ゲートはゲート線ＧＣＬに接続され、ソースは検出電極２４に接続されている。図７に示すように、有機材料層３１はダイオード素子と等価で表している。また、本実施形態では、検出電極２４がアノードであり、駆動電極３２がカソードである。
　ゲート線駆動回路１５が、ゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨを供給すると、第１スイッチング素子Ｔｒがオンになる。第１スイッチング素子Ｔｒは、検出電極２４と信号線ＳＧＬとを接続する。これにより、検出電極２４が検出対象として選択される。駆動信号ＶＤＤ＿ＯＲＧが駆動電極３２に供給された場合に、有機材料層３１には所定の電流Ｉｆｈが流れる。電流Ｉｆｈは、照射される光に応じた有機材料層３１の特性変化に基づいて変化する。複数の検出電極２４は、有機材料層３１からの電流Ｉｆｈを、出力信号Ｓｖｈとして信号線ＳＧＬに出力する。一方、第２スイッチング素子ｘＴｒは第１ゲート駆動信号ＶＧＨによりオフになる。このため、検出電極２４から基準信号線ＣＯＭに流れる電流Ｉｄｈが抑制される。このように、センサ部１０は、有機材料層３１に照射される光の光量に応じて、検出電極２４から出力される信号（電流Ｉｆｈ）が変化する。これにより、検出装置１は光を検出することができる。
　ゲート線駆動回路１５が、ゲート線ＧＣＬに第２ゲート駆動信号ＶＧＬを供給すると、第１スイッチング素子Ｔｒがオフになる。これにより、検出電極２４から信号線ＳＧＬに流れる電流Ｉｄｌが抑制され、検出電極２４が非検出対象となる。一方、第２スイッチング素子ｘＴｒはオンになる。第２スイッチング素子ｘＴｒは、検出電極２４と基準信号線ＣＯＭとを接続する。このため、検出電極２４から基準信号線ＣＯＭに電流Ｉｆｌが流れる。基準信号線ＣＯＭには、制御基板１０１から基準信号Ｖｃｏｍが供給される。基準信号Ｖｃｏｍは、固定された電位を有する電圧信号である。基準信号Ｖｃｏｍは、例えば接地電位とすることができる。これにより、非検出対象の検出電極２４の電位の変動が抑制される。
　第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒの半導体層の材料としては、ポリシリコン又は酸化物半導体が用いられる。半導体層は、例えば低温ポリシリコン（ＬＴＰＳ：Low　Temperature　Polycrystalline　Silicon）が用いられる。低温ポリシリコンを用いた第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、６００℃以下のプロセス温度で製造できる。このため、ゲート線駆動回路１５や信号線選択回路１６等の回路を、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒと同一基板上に同時に形成できる。検出装置１は、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒを有している。このため、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒの一方がオンになると他方がオフになり、リーク電流を抑制できる。
　図８に示すように、ＡＦＥ４８は、増幅器４８１と、容量Ｃｆと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、を有する。なお、図８では、第２スイッチング素子ｘＴｒ及び基準信号線ＣＯＭは省略して示す。第１スイッチＳＷ１は、検出制御部１１（図２参照）からの制御信号に基づいて、検出タイミングを制御するスイッチである。第２スイッチＳＷ２は、検出制御部１１（図２参照）からの制御信号に基づいて、ＡＦＥ４８をリセットするスイッチである。
　図８に示すように、検出電極２４から信号線ＳＧＬに電流Ｉｆｈが流れる。ＡＦＥ４８は、電流Ｉｆｈの変動を電圧の変動に変換する。そして得られた電圧値を積分して、センサ出力Ｖｏとして出力する。信号処理部４４（図２参照）は、出力信号Ｓｖｈの振幅（｜ΔＶ｜）を所定のしきい値電圧と比較し、センサ部１０に照射される光量を検出できる。
　図９に示すように、非検出期間ｔｏｆｆでは、第１スイッチＳＷ１はオフになり、ＡＦＥ４８は、信号線ＳＧＬと遮断される。また、非検出期間ｔｏｆｆでは、第２スイッチＳＷ２はオンになる。これにより、ＡＦＥ４８がリセットされ、出力信号Ｓｖｈは接地電位ＧＮＤと等しい電位となる。
　検出期間ｔｏｎでは、第１スイッチＳＷ１はオンになり、ＡＦＥ４８は、信号線ＳＧＬと接続される。また、検出期間ｔｏｎでは、第２スイッチＳＷ２はオフになる。これにより、容量Ｃｆに電荷が移動しセンサ出力Ｖｏの振幅（｜ΔＶ｜）が大きくなる。非検出期間ｔｏｆｆと検出期間ｔｏｎとを所定の周波数で繰り返すことで、検出装置１は、光を検出することができる。
　次に、複数の検出電極２４の回路構成について説明する。図１０は、検出電極の配列を表す回路図である。なお、図１０等では説明を分かりやすくするために、４行、４列にマトリクス状に配置された検出電極２４を例に説明するが、これに限定されない。例えば、検出電極２４は、２５６行、２５６列に多数配置される。また、図１０では、４つのゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）、２つの基準信号線ＣＯＭ（１）、ＣＯＭ（２）及び４つの信号線ＳＧＬ（１）、ＳＧＬ（２）、ＳＧＬ（３）、ＳＧＬ（４）を示している。以下の説明においてゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）を区別して説明する必要がない場合には、単にゲート線ＧＣＬを表す。同様に、基準信号線ＣＯＭ、信号線ＳＧＬと表す場合がある。
　複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとは交差して設けられる。複数のゲート線ＧＣＬと、複数の基準信号線ＣＯＭとは交差して設けられる。ゲート線ＧＣＬと信号線ＳＧＬと基準信号線ＣＯＭとで、行列状に区画されている。検出電極２４は、ゲート線ＧＣＬと信号線ＳＧＬと基準信号線ＣＯＭとで囲まれた領域に配置される。この１区画領域が、それぞれセンサとして機能する。
　ここで、第１方向Ｄｘに配列された複数の検出電極２４を、第１検出電極ブロックＢＫｘとする。第１検出電極ブロックＢＫｘ（１）、ＢＫｘ（２）、ＢＫｘ（３）、ＢＫｘ（４）は、第２方向Ｄｙに配列される。第１検出電極ブロックＢＫｘ（１）に設けられた複数の第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、共通のゲート線ＧＣＬ（１）に接続される。第１検出電極ブロックＢＫｘ（２）に設けられた複数の第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、共通のゲート線ＧＣＬ（２）に接続される。第１検出電極ブロックＢＫｘ（３）、第１検出電極ブロックＢＫｘ（４）も同様である。ゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）は、それぞれゲート線駆動回路１５に接続される。
　信号線ＳＧＬは、第１方向Ｄｘに配列された検出電極２４ごとに設けられる。ここで、信号線ＳＧＬに沿って第２方向Ｄｙに配列された複数の検出電極２４を、第２検出電極ブロックＢＫｙとする。第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）は、第１方向Ｄｘに配列される。第２検出電極ブロックＢＫｙ（１）に設けられた複数の第１スイッチング素子Ｔｒは、共通の信号線ＳＧＬ（１）に接続される。第２検出電極ブロックＢＫｙ（２）に設けられた複数の第１スイッチング素子Ｔｒは、共通の信号線ＳＧＬ（２）に接続される。第２検出電極ブロックＢＫｙ（３）、ＢＫｙ（４）も同様である。つまり、信号線ＳＧＬは第２検出電極ブロックＢＫｙごとに設けられている。信号線ＳＧＬ（１）、ＳＧＬ（２）、ＳＧＬ（３）、ＳＧＬ（４）は、それぞれ信号線選択回路１６に接続される。基準信号線ＣＯＭは、第１方向Ｄｘに隣り合う検出電極２４の間に設けられる。基準信号線ＣＯＭを挟んで隣り合う検出電極２４は、それぞれに設けられた第２スイッチング素子ｘＴｒを介して、共通の基準信号線ＣＯＭに接続される。
　ゲート線駆動回路１５は、所定の符号に基づいてゲート線ＧＣＬごとに電位が定められた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、各ゲート線ＧＣＬに供給する。これにより、ゲート線駆動回路１５は、所定の符号に基づいて、複数のゲート線ＧＣＬのうち１又は２以上のゲート線ＧＣＬを選択するように駆動する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬを介して、第１ゲート駆動信号ＶＧＨを第１スイッチング素子Ｔｒのゲートに印加する。これにより、１又は２以上の第１検出電極ブロックＢＫｘが、検出対象として選択され、信号線ＳＧＬに接続される。また、ゲート線駆動回路１５は、非検出対象のゲート線ＧＣＬを介して第２ゲート駆動信号ＶＧＬを第２スイッチング素子ｘＴｒのゲートに印加する。これにより、１又は２以上の第１検出電極ブロックＢＫｘが、非検出対象として選択され、基準信号線ＣＯＭに接続される。
　信号線選択回路１６は、所定の符号に基づいて、複数の信号線ＳＧＬのうち１又は２以上の信号線ＳＧＬを選択するように駆動する。信号線選択回路１６は、選択された信号線ＳＧＬを１つの出力信号線Ｌｏｕｔに接続する。これにより、複数の第２検出電極ブロックＢＫｙが、１つの出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。
　図１１は、ゲート線駆動回路による符号分割選択駆動の動作例を説明するための説明図である。図１１では、説明を分かりやすくするために４つの検出電極２４を有する第２検出電極ブロックＢＫｙについて、ＣＤＭ駆動の動作例を示す。図１１では、検出対象の検出電極２４に斜線を付して示している。また、図１１では、ゲート線ＧＣＬ、ゲート線駆動回路１５、第１スイッチング素子Ｔｒ等の図示を省略している。
　第２検出電極ブロックＢＫｙの各検出電極２４は、第１スイッチング素子Ｔｒの動作により、共通の信号線ＳＧＬに接続可能となっている。ここで、それぞれの検出電極２４から出力される信号値を信号値Ｓｉｑ（ｑ＝０、１、２、３）とする。ゲート線駆動回路１５は、第２検出電極ブロックＢＫｙの検出電極２４のうち、所定の符号に基づいて１又は複数の検出電極２４を選択する。選択された検出電極２４の信号値Ｓｉｑを統合した信号値が、信号線ＳＧＬを介して出力信号Ｓｖｐ（ｐ＝０、１、２、３）として出力される。出力信号Ｓｖｐは、下記の式（１）で表される。すなわち、出力信号Ｓｖｐは、１つの第２検出電極ブロックＢＫｙのうち、検出対象の複数の検出電極２４から出力される信号値Ｓｉｑの和で表される。
Figure JPOXMLDOC01-appb-M000001
　ここで信号値Ｓｉｑは、第１検出電極ブロックＢＫｘ（１）、ＢＫｘ（２）、ＢＫｘ（３）、ＢＫｘ（４）の各検出電極２４に対応する信号値である。信号値Ｓｉｑは、有機材料層３１に照射される光に応じて出力される信号値である。出力信号Ｓｖｐは、第２検出電極ブロックＢＫｙの出力信号であり、第２検出電極ブロックＢＫｙのうち所定の符号に基づいて選択された検出電極２４の信号値Ｓｉｑを演算して求められる値である。所定の符号は、例えば、下記の式（２）の正方行列Ｈで定義される。所定の符号は、「１」又は「－１」、若しくは「１」又は「０」を要素とし、任意の異なった２つの行が直交行列となる正方行列、例えば、アダマール行列に基づく符号である。
Figure JPOXMLDOC01-appb-M000002
　正方行列Ｈの次数は、第２検出電極ブロックＢＫｙに含まれる検出電極２４の数、すなわち、４つの第１検出電極ブロックＢＫｘの数である４となる。本実施形態では、４つの検出電極２４を含む第２検出電極ブロックＢＫｙについて説明するが、これに限定されず、第２検出電極ブロックＢＫｙに含まれる検出電極２４の個数は２つ、３つ又は５つ以上であってもよい。この場合、正方行列Ｈの次数も検出電極２４の個数に応じて変更される。
　図１１に示す第１期間ｔａ１及び第１期間ｔａ１ｘでは、正方行列Ｈの１行目に対応する選択信号に応じてゲート線駆動回路１５は、第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを各ゲート線ＧＣＬに供給する。これにより、検出対象の検出電極２４が選択される。第２期間ｔａ２及び第３期間ｔａ３では、正方行列Ｈの２行目に対応する選択信号に応じて検出電極２４が選択される。第４期間ｔａ４及び第５期間ｔａ５では、正方行列Ｈの３行目に対応する選択信号に応じて検出電極２４が選択される。第４期間ｔａ４及び第５期間ｔａ５では、正方行列Ｈの４行目に対応する選択信号に応じて検出電極２４が選択される。
　具体的には、第１期間ｔａ１では、ゲート線駆動回路１５は、正方行列Ｈの１行目の成分「１」に対応して電位が定められた第１ゲート駆動信号ＶＧＨを各ゲート線ＧＣＬに供給する。第１ゲート駆動信号ＶＧＨにより、第１スイッチング素子Ｔｒがオンとなり、４つの検出電極２４が共通の信号線ＳＧＬに接続される。これにより、４つの検出電極２４が第１検出対象として選択される。第１検出対象の検出電極２４は、信号線ＳＧＬを介して、第１出力信号Ｓｖ０（１）をＡＦＥ４８に出力する。第１出力信号Ｓｖ０（１）は、４つの検出電極２４の検出信号が統合された信号となる。
　次に、第１期間ｔａ１ｘでは、正方行列Ｈの１行目の成分「－１」が存在しないため、成分「－１」に対応する第２検出対象として検出電極２４は選択されない。ゲート線駆動回路１５は、各検出電極２４に対応するゲート線ＧＣＬに、第２ゲート駆動信号ＶＧＬを供給する。よって、第２出力信号Ｓｖ０（２）の信号値は０となる。信号処理部４４は、第１出力信号Ｓｖ０（１）と第２出力信号Ｓｖ０（２）との差分から、第３出力信号Ｓｖ０（３）＝Ｓｖ０（１）－Ｓｖ０（１）を算出する。
　次に、第２期間ｔａ２では、ゲート線駆動回路１５は、正方行列Ｈの２行目の成分「１」に対応して電位が定められた第１ゲート駆動信号ＶＧＨを各ゲート線ＧＣＬに供給する。これにより、第１検出対象として、第１検出電極ブロックＢＫｘ（１）、ＢＫｘ（３）に属する２つの検出電極２４が選択される。第１検出対象の検出電極２４は、信号線ＳＧＬを介して、第１出力信号Ｓｖ１（１）をＡＦＥ４８に出力する。
　次に、第３期間ｔａ３では、ゲート線駆動回路１５は、正方行列Ｈの２行目の成分「－１」に対応して電位が定められた第１ゲート駆動信号ＶＧＨを各ゲート線ＧＣＬに供給する。これにより、第２検出対象として、第１検出電極ブロックＢＫｘ（２）、ＢＫｘ（４）に属する２つの検出電極２４が選択される。第２検出対象の検出電極２４は、信号線ＳＧＬを介して、第２出力信号Ｓｖ１（２）をＡＦＥ４８に出力する。信号処理部４４は、第１出力信号Ｓｖ１（１）と第２出力信号Ｓｖ１（２）との差分から、第３出力信号Ｓｖ１（３）＝Ｓｖ１（１）－Ｓｖ１（２）を算出する。
　同様に、第４期間ｔａ４では、ゲート線駆動回路１５により、正方行列Ｈの３行目の成分「１」に対応する第１検出対象が選択される。第５期間ｔａ５では、ゲート線駆動回路１５により、正方行列Ｈの３行目の成分「－１」に対応する第２検出対象が選択される。第６期間ｔａ６では、ゲート線駆動回路１５により、正方行列Ｈの４行目の成分「１」に対応する第１検出対象が選択される。第７期間ｔａ７では、ゲート線駆動回路１５により、正方行列Ｈの４行目の成分「－１」に対応する第２検出対象が選択される。
　これにより、信号処理部４４は、４つの第３出力信号Ｓｖ０（３）、Ｓｖ１（３）、Ｓｖ２（３）、Ｓｖ３（３）を演算する。そして、信号処理部は４４、４つの第３出力信号Ｓｖ０（３）、Ｓｖ１（３）、Ｓｖ２（３）、Ｓｖ３（３）を正方行列Ｈと掛け合わせて復号する。これにより、検出装置１は、駆動電圧ＶＤＤ＿ＯＲＧの電圧値を上げることなく、４倍の信号強度が得られる。また、検出装置１は、検出電極２４の面積を大きくすることなく信号強度を大きくすることができる。したがって、検出装置１は、高精細な光の検出を行うことができる。また、第３出力信号Ｓｖｐ（３）は、第１出力信号Ｓｖｐ（１）と第２出力信号Ｓｖｐ（２）との差分により求められる。このため、外部からノイズが侵入した場合や、測定環境の影響により有機材料層３１の特性変動が生じた場合であっても、第１出力信号Ｓｈｐ（１）のノイズ成分と第２出力信号Ｓｈｐ（２）のノイズ成分がキャンセルされる。これにより、検出装置１は、検出信頼性を向上させることができる。
　図１２は、信号線選択回路による符号分割選択駆動の動作例を説明するための説明図である。図１２では、説明を分かりやすくするために４つの検出電極２４を有する第１検出電極ブロックＢＫｘについて、ＣＤＭ駆動の動作例を示す。
　信号線選択回路１６は、所定の符号に基づいて複数の信号線ＳＧＬを共通の出力信号線Ｌｏｕｔに接続する。これにより、信号線選択回路１６は、第１検出電極ブロックＢＫｘのうち、所定の符号に基づいて１又は複数の検出電極２４を選択する。ここで、それぞれの検出電極２４から出力される信号値を信号値Ｓｉｑとする。式（１）と同様に、選択された検出電極２４の信号値Ｓｉｑを統合した信号値が、出力信号線Ｌｏｕｔを介して出力信号Ｓｈｐとして出力される。すなわち、出力信号Ｓｈｐは、１つの第１検出電極ブロックＢＫｘにおいて、複数の検出電極２４から出力される信号値Ｓｉｑの和で表される。
　所定の符号は、例えば、上述した式（２）の正方行列Ｈで定義される。なお、所定の符号は、例えば、アダマール行列に基づく符号であればよく、他の正方行列であってもよい。
　図１２に示すように、第１部分期間ｔｂ１では、正方行列Ｈの１行目の成分「１」に対応して、４つの検出電極２４が第１検出対象として選択される。具体的には、信号線選択回路１６は、第３スイッチＳＷ３の動作により、正方行列Ｈの１行目の成分「１」に対応する４つの信号線ＳＧＬを、共通の出力信号線Ｌｏｕｔに接続する。これにより、第１検出対象の検出電極２４は、共通の出力信号線Ｌｏｕｔを介して、第１出力信号Ｓｈ０（１）をＡＦＥ４８に出力する。第１出力信号Ｓｈ０（１）は、４つの検出電極２４の検出信号が統合された信号となる。
　次に、第１部分期間ｔｂ１ｘでは、正方行列Ｈの１行目の成分「－１」が存在しないため、信号線選択回路１６は、第３スイッチＳＷ３の動作により、４つの信号線ＳＧＬを共通の出力信号線Ｌｏｕｔと遮断する。つまり、成分「－１」に対応する第２検出対象として検出電極２４は選択されない。よって、第２出力信号Ｓｈ０（２）の信号値は０となる。信号処理部４４は、第１出力信号Ｓｈ０（１）と第２出力信号Ｓｈ０（２）との差分から、第３出力信号Ｓｈ０（３）＝Ｓｈ０（１）－Ｓｈ０（１）を算出する。
　次に、第２部分期間ｔｂ２では、信号線選択回路１６は、第３スイッチＳＷ３の動作により、正方行列Ｈの２行目の成分「１」に対応する信号線ＳＧＬを、共通の出力信号線Ｌｏｕｔに接続する。これにより、第１検出対象として、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）に属する２つの検出電極２４が選択される。第１検出対象の検出電極２４は、出力信号線Ｌｏｕｔを介して、第１出力信号Ｓｈ１（１）をＡＦＥ４８に出力する。
　次に、第３部分期間ｔｂ３では、信号線選択回路１６は、第３スイッチＳＷ３の動作により、正方行列Ｈの２行目の成分「－１」に対応する信号線ＳＧＬを、共通の出力信号線Ｌｏｕｔに接続する。これにより、第２検出対象として、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）に属する２つの検出電極２４が選択される。第２検出対象の検出電極２４は、出力信号線Ｌｏｕｔを介して、第２出力信号Ｓｈ１（２）をＡＦＥ４８に出力する。信号処理部４４は、第１出力信号Ｓｈ１（１）と第２出力信号Ｓｈ１（２）との差分から、第３出力信号Ｓｈ１（３）＝Ｓｈ１（１）－Ｓｈ１（２）を算出する。
　同様に、第４部分期間ｔｂ４では、信号線選択回路１６により、正方行列Ｈの３行目の成分「１」に対応する第１検出対象が選択される。第５部分期間ｔｂ５では、信号線選択回路１６により、正方行列Ｈの３行目の成分「－１」に対応する第２検出対象が選択される。第６部分期間ｔｂ６では、信号線選択回路１６により、正方行列Ｈの４行目の成分「１」に対応する第１検出対象が選択される。第７部分期間ｔｂ７では、信号線選択回路１６により、正方行列Ｈの４行目の成分「－１」に対応する第２検出対象が選択される。
　これにより、信号処理部４４は、４つの第３出力信号Ｓｈ０（３）、Ｓｈ１（３）、Ｓｈ２（３）、Ｓｈ３（３）を演算する。そして、信号処理部４４は、４つの第３出力信号Ｓｈ０（３）、Ｓｈ１（３）、Ｓｈ２（３）、Ｓｈ３（３）を正方行列Ｈと掛け合わせて復号する。これにより、検出装置１は、駆動電圧ＶＤＤ＿ＯＲＧの電圧値を上げることなく、さらに４倍の信号強度が得られる。
　図１１に示したゲート線駆動回路１５によるＣＤＭ駆動と、図１２に示した信号線選択回路１６によるＣＤＭ駆動とは、適宜組み合わせて実行することができる。図１３は、第１期間から第３期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。図１４は、第４期間から第７期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。
　図１３では、ゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）に供給される第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、第１期間ｔａ１、第２期間ｔａ２、第３期間ｔａ３ごとに示している。また、図１３では、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）が接続されるＡＦＥ４８又は基準信号ＶＲを、第１部分期間ｔｂ１から第７部分期間ｔｂ７ごとに示している。図１４も、同様に第４期間ｔａ４から第７期間ｔａ７について示している。
　図１３及び図１４に示すように、第１期間ｔａ１から第７期間ｔａ７のそれぞれに対応して、第１部分期間ｔｂ１から第７部分期間ｔｂ７が設けられている。なお、各期間の順番は適宜変更してもよい。
　ゲート線駆動回路１５は、図１３及び図１４に示すように、式（２）に示す所定の符号に基づいて電位が決められた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、各ゲート線ＧＣＬに供給する。具体的には、第１期間ｔａ１では、ゲート線駆動回路１５は、式（２）の１行目の成分「１」に対応して、全てのゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）に第１ゲート駆動信号ＶＧＨを供給する。なお、図１１に示す第１期間ｔａ１ｘは、正方行列Ｈの１行目の成分「－１」が存在しないため省略できる。第２期間ｔａ２では、ゲート線駆動回路１５は、式（２）の２行目の成分「１」に対応して、ゲート線ＧＣＬ（１）、ＧＣＬ（３）に第１ゲート駆動信号ＶＧＨを供給する。また、第２期間ｔａ２では、ゲート線駆動回路１５は、式（２）の２行目の成分「－１」に対応して、ゲート線ＧＣＬ（２）、ＧＣＬ（４）に第２ゲート駆動信号ＶＧＬを供給する。
　同様に、第３期間ｔａ３から第７期間ｔａ７にもゲート線駆動回路１５は、式（２）の各成分に対応した第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬをゲート線ＧＣＬに供給する。これにより、期間ごとに異なる組み合わせの第１検出対象の検出電極２４及び第２検出対象の検出電極２４が選択される。
　信号線選択回路１６は、図１３及び図１４に示すように、式（２）に示す所定の符号に対応する信号線ＳＧＬを１つの出力信号線Ｌｏｕｔに接続する。これにより、信号線選択回路１６は、第２検出電極ブロックＢＫｙを選択する。具体的には、第１部分期間ｔｂ１では、信号線選択回路１６は、式（２）の１行目の成分「１」に対応して、全ての第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）を選択する。第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）は、出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。この場合、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）のうち、ゲート線駆動回路１５により選択された第１検出対象又は第２検出対象の検出電極２４が出力信号線Ｌｏｕｔに接続される。
　これにより、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）から第１出力信号Ｓｖｈ０（１）がＡＦＥ４８に出力される。ここで、第１出力信号Ｓｖｈ０（１）は、複数の第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）のうち、第１検出対象の検出電極２４の信号が統合された信号である。また、第２出力信号Ｓｖｈ０（０）は、複数の第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）のうち、第２検出対象の検出電極２４の信号が統合された信号である。また、式（２）の１行目には成分「－１」が存在しないため、図１２に示す第１部分期間ｔｂ１ｘは省略することができる。信号処理部４４は、第１部分期間ｔｂ１の第１出力信号Ｓｖｈ０（１）を第３出力信号Ｓｖｈ０（３）として取得する。
　第２部分期間ｔｂ２では、信号線選択回路１６は、式（２）の２行目の成分「１」に対応して、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）を選択する。第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）は、出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。これにより、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）から第１出力信号Ｓｖｈ１（１）がＡＦＥ４８に出力される。この場合、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）のうち、ゲート線駆動回路１５により選択された第１検出対象又は第２検出対象の検出電極２４が出力信号線Ｌｏｕｔに接続される。一方、非選択の第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）には、基準信号ＶＲが供給される。
　第３部分期間ｔｂ３では、信号線選択回路１６は、式（２）の２行目の成分「－１」に対応して、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）を選択する。第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）は、出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。これにより、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）から第２出力信号Ｓｖｈ１（２）（図１２参照）がＡＦＥ４８に出力される。この場合、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）のうち、ゲート線駆動回路１５により選択された第１検出対象又は第２検出対象の検出電極２４が出力信号線Ｌｏｕｔに接続される。一方、非選択の第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）には、基準信号ＶＲが供給される。信号処理部４４は、第２部分期間ｔｂ２の第１出力信号Ｓｖｈ１（１）と、第３部分期間ｔｂ３の第２出力信号Ｓｖｈ１（２）との差分から、第３出力信号Ｓｖｈ１（３）を演算する。
　同様に、信号線選択回路１６は、第４部分期間ｔｂ４から第７部分期間ｔｂ７で、式（２）の所定の符号に基づいて第２検出電極ブロックＢＫｙを選択する。これにより、信号処理部４４は、第１部分期間ｔｂ１から第７部分期間ｔｂ７で、４つの第３出力信号Ｓｖｈ０（３）、Ｓｖｈ１（３）、Ｓｖｈ２（３）、Ｓｖｈ３（３）を取得する。さらに、信号処理部４４は、図１１に示す例と同様に、第１期間ｔａ１から第７期間ｔａ７において、４つの第３出力信号Ｓｖｈ０（３）、Ｓｖｈ１（３）、Ｓｖｈ２（３）、Ｓｖｈ３（３）を取得する。つまり、信号処理部４４は、合計で１６個の第３出力信号Ｓｖｈ（３）を取得する。そして、信号処理部４４は、第３出力信号Ｓｖｈ（３）を復号することで、検出電極２４ごとの復号信号を演算する。これにより、検出装置１は、ゲート線駆動回路１５及び信号線選択回路１６により、ＣＤＭ駆動を行うことができる。
　図３に示したように、検出電極２４及び信号線選択回路１６は、基板２１に設けられる。そして、複数の検出電極２４は、出力信号線Ｌｏｕｔを介して１つのＡＦＥ４８と接続される。これにより、検出電極２４の数を多くした場合でもＡＦＥ４８の数を少なくすることができる。また、基板２１と、ＡＦＥ４８とを接続する配線の数を抑制することができる。
　次にゲート線駆動回路１５の詳細な構成について説明する。図１５は、センサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。図１６は、ゲート線駆動回路のブロック図である。
　図１５に示すように、基板２１には、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６が設けられている。さらに、基板２１には、制御信号生成回路１７、インバータ１５３、１５４及び保護回路１５５が設けられている。
　保護回路１５５は、保護抵抗素子や保護ダイオードを含む。制御基板１０１（図１参照）から供給される各種信号は、保護回路１５５を介して制御信号生成回路１７、ゲート線駆動回路１５及び信号線選択回路１６に供給される。なお、信号線選択回路１６の出力信号線Ｌｏｕｔは、保護回路１５５の保護ダイオードを介さずにＡＦＥ４８に接続される。これにより、センサ部１０から出力される信号強度の低下を抑制できる。
　インバータ１５３は、制御基板１０１からリセット信号ＲＳＴを受け取って、反転リセット信号ｘＲＳＴを制御信号生成回路１７に出力する。反転リセット信号ｘＲＳＴは、リセット信号ＲＳＴを反転した電圧信号である。また、インバータ１５４は、制御基板１０１からクロック信号ＣＬＫを受け取って、反転クロック信号ｘＣＬＫを制御信号生成回路１７に出力する。反転クロック信号ｘＣＬＫは、クロック信号ＣＬＫを反転した電圧信号である。
　制御信号生成回路１７は、外部の制御基板１０１から供給されるリセット信号ＲＳＴ、クロック信号ＣＬＫ、接地電位ＧＮＤ及び電源電圧ＶＤＤに基づいて、各種制御信号を生成する。制御信号生成回路１７は、各種制御信号をゲート線駆動回路１５に供給する。
　図１７は、制御信号生成回路から出力される各種制御信号を示すタイミング波形図である。図１７に示すように、制御信号生成回路１７は、反転制御信号Ｖｓ、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３及び第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３を出力する。反転制御信号Ｖｓは、第２符号生成回路１３の反転入力端子Ｓに供給される。第１制御信号Ｖａ１、Ｖａ２、Ｖａ３は第１符号生成回路１２の第１入力端子Ａ１、Ａ２、Ａ３にそれぞれ供給される。第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３は第２符号生成回路１３の第２入力端子Ｂ１、Ｂ２、Ｂ３にそれぞれ供給される。
　図１７に示すように、第２制御信号Ｖｂ３の周波数は、反転制御信号Ｖｓの周波数の１／２である。第２制御信号Ｖｂ２の周波数は、第２制御信号Ｖｂ３の周波数の１／２である。同様に、制御信号生成回路１７から、それぞれ、第２制御信号Ｖｂ１、第１制御信号Ｖａ３、Ｖａ２、Ｖａ１が出力される。
　図１５及び図１６に示すように、ゲート線駆動回路１５は、第１符号生成回路１２と、第２符号生成回路１３と、第３符号生成回路１４と、バッファ回路１５１と、レベルシフタ１５２と、を有する。すなわち、第１符号生成回路１２、第２符号生成回路１３、第３符号生成回路１４、バッファ回路１５１、レベルシフタ１５２は、基板２１の額縁領域ＧＡに設けられる。なお、図１６では、バッファ回路１５１及びレベルシフタ１５２を省略して示している。
　第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４は、デコーダー回路である。第１符号生成回路１２は、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３に基づいて第１部分選択信号Ｖｄ（図１８、１９参照）を生成し、第１部分選択信号Ｖｄを第３符号生成回路１４に供給する。第２符号生成回路１３は、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３に基づいて第２部分選択信号Ｖｆ（図２０、２１参照）を生成し、第２部分選択信号Ｖｆを第３符号生成回路１４に供給する。第３符号生成回路１４は、例えば排他論理和（ＸＯＲ）回路である。第３符号生成回路１４は、第１部分選択信号Ｖｄ及び第２部分選択信号Ｖｆに基づいて、第１選択信号Ｖｃを生成し、ゲート線ＧＣＬに第１選択信号Ｖｃに基づく信号を供給する。
　図１６に示すように、第１符号生成回路１２は、第１入力端子Ａ１、Ａ２、Ａ３と、電源電圧ＶＤＤが入力される端子と、複数の出力端子Ｙａ１、Ｙａ２、…、Ｙａ８と、を有する。本実施形態において、第１符号生成回路１２の出力端子Ｙａ１、Ｙａ２、…、Ｙａ８の数は、８個である。第１入力端子Ａ１、Ａ２、Ａ３には、制御信号生成回路１７から第１制御信号Ｖａ１、Ｖａ２、Ｖａ３が入力される。第１符号生成回路１２は、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３に基づいて第１部分選択信号Ｖｄを生成する回路である。第１符号生成回路１２は、第１部分選択信号Ｖｄを出力端子Ｙａ１、Ｙａ２、…、Ｙａ８から第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８に出力する。第１部分選択信号Ｖｄは、複数のゲート線ＧＣＬごとに位相が定められた信号である。
　第２符号生成回路１３は、第２入力端子Ｂ１、Ｂ２、Ｂ３と、反転入力端子Ｓと、複数の出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８と、を有する。本実施形態において、第２符号生成回路１３の出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８の数は、８個である。第２入力端子Ｂ１、Ｂ２、Ｂ３には、制御信号生成回路１７から第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３が入力される。また、第２符号生成回路１３には、制御信号生成回路１７から反転制御信号Ｖｓが入力される。第２符号生成回路１３は、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３及び反転制御信号Ｖｓに基づいて第２部分選択信号Ｖｆを生成する回路である。反転制御信号Ｖｓは、所定の符号の成分「１」と「－１」とを反転させる信号である。第２符号生成回路１３は、第２部分選択信号Ｖｆを、出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８から第２選択信号線ＬＳｂ１、ＬＳｂ２、…、ＬＳｂ８に出力する。第２部分選択信号Ｖｆは、駆動信号供給線ブロックＢＫＬごとに位相が定められた信号である。
　図１５に示すように、レベルシフタ１５２は、第１符号生成回路１２及び第２符号生成回路１３と、第３符号生成回路１４との間に設けられている。レベルシフタ１５２は、入力された信号の電圧（振幅）を変更して、変更された信号を出力する回路である。具体的には、レベルシフタ１５２は、第１符号生成回路１２から第１部分選択信号Ｖｄを受け取って一時的に保持する。また、レベルシフタ１５２は、第２符号生成回路１３から第２部分選択信号Ｖｆを受け取って一時的に保持する。レベルシフタ１５２は、制御基板１０１から供給された電源電圧ＶＤＤ、ＶＳＳにより、第１選択信号Ｖｃの電圧レベルを変更する。第１部分選択信号Ｖｄ及び第２部分選択信号Ｖｆの振幅を大きくして、第３符号生成回路１４に出力する。なお、レベルシフタ１５２は、第３符号生成回路１４の出力側に設けられていてもよい。
　図１６に示すように、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（ｎ）が配列されている。ゲート線ＧＣＬは、それぞれ第１検出電極ブロックＢＫｘ（図１０参照）に対応して設けられる。ゲート線ＧＣＬの数は、６４個（ｎ＝６４）である。ゲート線ＧＣＬにそれぞれ駆動信号供給線Ｌｄ１、Ｌｄ２、…、Ｌｄｎ（ｎ＝６４）が接続されている。駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８は、それぞれ８本の駆動信号供給線Ｌｄを含む。
　第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８は、それぞれ駆動信号供給線部分ブロックｓＢＫＬごとに１本の駆動信号供給線Ｌｄと接続される。これにより、第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８は、複数の駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８に並列に接続される。第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８は、互いに異なる駆動信号供給線Ｌｄと接続される。言い換えると、１つの駆動信号供給線部分ブロックｓＢＫＬに含まれる複数の駆動信号供給線Ｌｄは、それぞれ第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８に接続される。例えば、駆動信号供給線部分ブロックｓＢＫＬ１に含まれる駆動信号供給線Ｌｄ１、Ｌｄ２、…、Ｌｄ８は、第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８にそれぞれ接続される。駆動信号供給線部分ブロックｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８も同様である。
　第３符号生成回路１４－１、１４－２、…、１４－７、１４－８は、それぞれ駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８に対応して設けられている。また、第２選択信号線ＬＳｂ１、ＬＳｂ２、…、ＬＳｂ８は、それぞれ第３符号生成回路１４－１、１４－２、…、１４－８に接続される。言い換えると、第２選択信号線ＬＳｂ１、ＬＳｂ２、…、ＬＳｂ８は、それぞれ駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ８に接続される。１つの第３符号生成回路１４は、複数の第１選択信号線ＬＳａが接続され、かつ、１つの第２選択信号線ＬＳｂと接続される。本実施形態では、複数の第１選択信号線ＬＳａ及び複数の第２選択信号線ＬＳｂは、平面視で、駆動信号供給線Ｌｄと交差して設けられる。
　複数の第３符号生成回路１４は、第１部分選択信号Ｖｄ及び第２部分選択信号Ｖｆに基づいて、第１選択信号Ｖｃを生成し、バッファ回路１５１（図１５参照）に第１選択信号Ｖｃを供給する。
　図１５に示すように、バッファ回路１５１は、第３符号生成回路１４から供給された第１選択信号Ｖｃを一時的に保持する。そして、バッファ回路１５１は、第１選択信号Ｖｃに応じた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、選択された複数のゲート線ＧＣＬに実質的に同時に供給する。
　次に、第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４の動作について説明する。図１８は、第１符号生成回路の一例を示す回路図である。図１９は、第１制御信号と第１部分選択信号との関係を示す表である。図１８に示すように、第１符号生成回路１２は、複数の排他論理和回路５１－１、５１－２、…、５１－７を含む。排他論理和回路５１－１、５１－２、…、５１－７には、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３のいずれか１つと、電源電圧ＶＤＤ又は他の排他論理和回路５１からの出力信号が入力される。排他論理和回路５１－１、５１－２、…、５１－７は、それぞれに入力された信号の排他論理和の値を、第１部分選択信号Ｖｄ２、Ｖｄ３、…、Ｖｄ８として第１選択信号線ＬＳａ２、…、ＬＳａ８に出力する。また、電源電圧ＶＤＤと同じ信号が、第１部分選択信号Ｖｄ１として第１選択信号線ＬＳａ１に出力される。
　第１符号生成回路１２は、図１９に示す真理値表に従って、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３及び電源電圧ＶＤＤに対応した第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８を生成する。図１９では、各信号が高レベル電圧の場合に「１」が割り当てられ、各信号が低レベル電圧の場合に「０」が割り当てられる。これにより、第１符号生成回路１２は、所定の符号に基づいて位相が決められた第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８を、各駆動信号供給線部分ブロックｓＢＫＬに出力する。例えば、所定の符号は、下記式（３）の正方行列で定義される。正方行列の次数は、第１符号生成回路１２の出力端子Ｙａ１、Ｙａ２、…、Ｙａ８の数である８になる。
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　第１符号生成回路１２は、各期間ｔｃ１、ｔｃ２、…、ｔｃ８ごとに、第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８を出力する。各期間ｔｃ１、ｔｃ２、…、ｔｃ８での、第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８のオン、オフの組み合わせのパターンはそれぞれ異なっている。第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８のオン、オフの組み合わせのパターンは、出力端子Ｙａ１、Ｙａ２、…、Ｙａ８の数と同じ８つとなる。
　図２０は、第２符号生成回路の一例を示す回路図である。図２１は、第２制御信号及び反転制御信号と、第２部分選択信号との関係を示す表である。図２０に示すように、第２符号生成回路１３は、複数の排他論理和回路５２－１、５２－２、…、５２－７と、インバータ５３と、を含む。インバータ５３は、反転制御信号Ｖｓを反転した電圧信号である第２部分選択信号Ｖｆ１を生成する回路である。インバータ５３は、第２部分選択信号Ｖｆ１を第２選択信号線ＬＳｂ１に出力する。すなわち、インバータ５３は、反転制御信号Ｖｓが高レベル電圧の場合に、低レベル電圧信号を出力し、反転制御信号Ｖｓが低レベル電圧の場合には、高レベル電圧信号を出力する。
　排他論理和回路５２－１、５２－２、…、５２－７には、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３のいずれか１つと、インバータ５３からの出力信号又は他の排他論理和回路５２からの出力信号が入力される。反転制御信号Ｖｓ及び第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３は、図１５に示す制御信号生成回路１７からの出力信号である。排他論理和回路５２－１、５２－２、…、５２－７は、それぞれに入力された信号の排他論理和の値を、第２部分選択信号Ｖｆ２、Ｖｆ３、…、Ｖｆ８として第２選択信号線ＬＳｂ２、ＬＳｂ３、…、ＬＳｂ８に出力する。なお、インバータ５３は必須ではなく、第２符号生成回路１３は、反転制御信号Ｖｓを第２部分選択信号Ｖｆ１として出力してもよい。
　第２符号生成回路１３は、図２１に示す真理値表に従って、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３及び反転制御信号Ｖｓに対応した第２部分選択信号Ｖｆを生成する。これにより、第２符号生成回路１３は、各期間ｔｄ１、ｔｄ２、…、ｔｄ１６ごとに、所定の符号に基づいて位相が決められた第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８を、各駆動信号供給線部分ブロックｓＢＫＬに出力する。例えば、所定の符号は、式（２）の正方行列で定義される。反転制御信号Ｖｓがオフ（「０」）の場合、正方行列の成分「１」に対応した第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８が生成される。反転制御信号Ｖｓがオン（「１」）の場合、正方行列の成分「－１」に対応した第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８が生成される。
　第２符号生成回路１３は、各期間ｔｄ１、ｔｄ２、…、ｔｄ１６ごとに、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８を出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８から出力する。各期間ｔｄ１、ｔｄ２、…、ｔｄ１６での、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフの組み合わせのパターンはそれぞれ異なっている。
　ここで、第２符号生成回路１３は、反転制御信号Ｖｓが入力されるため、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフが反転された組み合わせのパターンを含む。具体的には、期間ｔｄ１、ｔｄ３、ｔｄ５、ｔｄ７、ｔｄ９、ｔｄ１１、ｔｄ１３、ｔｄ１５は、反転制御信号Ｖｓがオフであり、期間ｔｄ２、ｔｄ４、ｔｄ６、ｔｄ８、ｔｄ１０、ｔｄ１２、ｔｄ１４、ｔｄ１６は、反転制御信号Ｖｓがオンである。例えば、期間ｔｄ１と期間ｔｄ２とで、それぞれ、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフが反転された組み合わせのパターンとなる。このため、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフの組み合わせのパターンは、出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８の数の２倍である１６個となる。
　図２２は、第３符号生成回路の一例を示す回路図である。図２３は、反転制御信号が高レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。図２４は、反転制御信号が低レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。図２５は、第１制御信号、第２制御信号及び反転制御信号の関係を示す表である。
　図２２は、複数の駆動信号供給線部分ブロックｓＢＫＬのうち、駆動信号供給線部分ブロックｓＢＫＬ１に設けられた第３符号生成回路１４－１を示す。図２２に示すように、第３符号生成回路１４－１は複数の排他論理和回路５４（排他論理和回路５４－１、５４－２、…、５４－８）を含む。排他論理和回路５４－１、５４－２、…、５４－８には、それぞれ第１符号生成回路１２から第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８が入力される。また、排他論理和回路５４－１、５４－２、…、５４－８には、それぞれ第２符号生成回路１３から第２部分選択信号Ｖｆ１が入力される。排他論理和回路５４－１、５４－２、…、５４－８は、第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８と第２部分選択信号Ｖｆ１との排他論理和を演算する。排他論理和回路５４－１、５４－２、…、５４－８で演算された値が、第１選択信号Ｖｃとして、駆動信号供給線Ｌｄ１、Ｌｄ２、…、Ｌｄ８を介してゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）に供給される。
　図１６に示す第３符号生成回路１４－２、１４－３、…、１４－８も、同様に第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８と、それぞれに入力された第２部分選択信号Ｖｆ２、Ｖｆ３、…、Ｖｆ８との排他論理和を演算する。
　図１９に示したように、第１部分選択信号Ｖｄの組み合わせのパターンは８である。また、図２１に示したように、第２部分選択信号Ｖｆの組み合わせのパターンは、反転制御信号Ｖｓが０、１のそれぞれの場合で８、計１６である。したがって、図２３に示すように、第３符号生成回路１４で生成される第１部分選択信号Ｖｄのパターンコード（所定の符号）の次数は、反転制御信号Ｖｓが１の場合に８×８＝６４となる。同様に、図２４に示すように、第３符号生成回路１４で生成される第１部分選択信号Ｖｄのパターンコードの次数は、反転制御信号Ｖｓが０の場合に８×８＝６４となる。図２４に示すパターンコードは、図２３に示すパターンコードの「０」と「１」とを反転させたものとなる。
　第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４は、図２５に示す真理値表に従って、図２３及び図２４に示すパターンコードに応じた第１選択信号Ｖｃを生成する。ゲート線駆動回路１５は、パターンコードの成分「１」に対応する第１選択信号Ｖｃとして高レベル電圧信号を生成する。また、ゲート線駆動回路１５は、パターンコードの成分「０」に対応する第１選択信号Ｖｃとして低レベル電圧信号を生成する。これにより、パターンコードの成分「１」に対応するゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨが供給され、パターンコードの成分「０」に対応するゲート線ＧＣＬに第２ゲート駆動信号ＶＧＬが供給される。
　図２５に示すように、反転制御信号Ｖｓが１の期間と、反転制御信号Ｖｓが０の期間とが交互に実行される。このため、第１出力信号Ｓｖｈ（１）と第２出力信号Ｓｖｈ（２）の検出時間の間隔が短くなる。したがって、外部からノイズ成分が入った場合でも、第１出力信号Ｓｖｈ（１）と第２出力信号Ｓｖｈ（２）との差分を演算することでノイズ成分がキャンセルされる。したがって、検出装置１は、検出精度を向上することができる。
　なお、第１部分選択信号Ｖｄと、第２部分選択信号Ｖｆとの、組み合わせの順番は、図２５に示すものに限定されない。例えば、反転制御信号Ｖｓが１の期間を、複数回連続して実行した後に、反転制御信号Ｖｓが０の期間を、複数回連続して実行してもよい。
　以上のように、本実施形態の検出装置１は、基板２１と、基板２１の上側に設けられ、所定の物理量を検出する有機材料層３１と、基板２１に垂直な方向において基板２１と有機材料層３１との間に設けられた複数の検出電極２４と、複数の検出電極２４のそれぞれに設けられた第１スイッチング素子Ｔｒと、第１スイッチング素子Ｔｒに接続され第１方向Ｄｘに延在する複数のゲート線ＧＣＬと、第１スイッチング素子Ｔｒに接続され第１方向Ｄｘと交差する第２方向Ｄｙに延在する複数の信号線ＳＧＬと、駆動回路（ゲート線駆動回路１５）と、を有する。ゲート線駆動回路１５は、所定の符号に基づいて電位が定められたゲート駆動信号（第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬ）を、複数のゲート線ＧＣＬを介して複数の第１スイッチング素子Ｔｒにそれぞれ供給する。
　これにより、ゲート線駆動回路１５により第１検出電極ブロックＢＫｘ（図１０参照）でＣＤＭ駆動が行われる。このため、照射された光に応じて有機材料層３１から検出電極２４に流れる電流値が微弱な場合であっても、検出精度を高めることができる。また、本実施形態によれば、例えばシフトレジスタなどにより、全てのゲート線ＧＣＬに第１選択信号Ｖｃを供給する場合に比べて、信号の遅延を抑制して検出精度を高めることができる。
　また、本実施形態では、基板２１にゲート線駆動回路１５及び制御信号生成回路１７が設けられている。このため、基板２１と制御基板１０１とを接続する端子数を抑制することができる。これにより、検出装置１は、ゲート線駆動回路１５の回路規模を抑制することができ、製造コストを低減することができる。
　なお、本実施形態では、第３符号生成回路１４は、第１部分選択信号Ｖｄと第２部分選択信号Ｖｆとの排他論理和の否定（Ｘｎｏｒ）を演算してもよい。或いは、排他論理和排又は他論理和の否定の論理演算と実質的に等しい演算を行う回路であってもよい。また、第１符号生成回路１２及び第２符号生成回路１３の構成も、同様に適宜変更してもよい。
　次に信号線選択回路１６について説明する。図２６は、信号線選択回路を示す回路図である。図２６では、信号線ＳＧＬ（１）から信号線ＳＧＬ（１２）まで１２個の信号線ＳＧＬを示している。信号線選択回路１６は、第３スイッチング素子Ｔｒａ、第４スイッチング素子Ｔｒａｘ、基準信号供給線Ｌｒ０、第３選択信号線Ｌｒ１、Ｌｒ２、…、Ｌｒ６及び出力信号線Ｌｏｕｔを含む。
　信号線ＳＧＬ（１）から信号線ＳＧＬ（６）に対応して１つの出力信号線Ｌｏｕｔが設けられている。信号線ＳＧＬ（７）から信号線ＳＧＬ（１２）に対応して１つの出力信号線Ｌｏｕｔが設けられている。出力信号線Ｌｏｕｔは、それぞれＡＦＥ４８に接続される。信号線選択回路１６は、信号線選択信号Ｖｈｓｅｌに基づいて、複数の信号線ＳＧＬのうち選択された信号線ＳＧＬをＡＦＥ４８に接続する。これにより、信号線選択回路１６は、検出対象の検出電極２４（第２検出電極ブロックＢＫｙ）を選択する。
　信号線選択信号Ｖｈｓｅｌは、例えば図２０に示す第２符号生成回路１３と同様の符号生成回路（図示しない）から出力される。信号線選択信号Ｖｈｓｅｌを生成する符号生成回路は、信号線選択回路１６に含まれていてもよい。この場合、符号生成回路は、信号線選択回路１６と同じ基板２１に設けられる。信号線選択回路１６は、符号生成回路を備えていない構成であってもよい。この場合、符号生成回路は外部の制御基板１０１に設けられ、外部の制御基板１０１が信号線選択信号Ｖｈｓｅｌを出力することができる。
　信号線選択信号Ｖｈｓｅｌは、所定の符号に基づいて信号線ＳＧＬごとに位相が定められた電圧信号である。所定の符号は、式（３）の正方行列で定義される。なお、図２６に示す例では、６個の信号線選択信号Ｖｈｓｅｌ１、Ｖｈｓｅｌ２、…、Ｖｈｓｅｌ６は、それぞれ第３選択信号線Ｌｒ１、Ｌｒ２、…、Ｌｒ６に供給される。信号線選択信号Ｖｈｓｅｌ１、Ｖｈｓｅｌ２、…、Ｖｈｓｅｌ６は、例えば、式（３）の各行に含まれる８個の成分のうち、任意の６個の成分に基づいて生成される。信号線選択信号Ｖｈｓｅｌ１、Ｖｈｓｅｌ２、…、Ｖｈｓｅｌ６は、第３選択信号線Ｌｒ１、Ｌｒ２、…、Ｌｒ６を介して第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘに供給される。
　各信号線ＳＧＬには、第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘが接続されている。第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘは、同じ信号線選択信号Ｖｈｓｅｌが供給された場合に、オンとオフが逆になるように動作する。つまり、第３スイッチング素子Ｔｒａがオンの場合、第４スイッチング素子Ｔｒａｘはオフになる。また、第３スイッチング素子Ｔｒａがオフの場合、第４スイッチング素子Ｔｒａｘはオンになる。
　第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘの動作により、信号線ＳＧＬと、出力信号線Ｌｏｕｔとの接続状態が切り換えられる。第３スイッチング素子Ｔｒａがオンの場合、信号線ＳＧＬは、出力信号線Ｌｏｕｔに接続され、第４スイッチング素子Ｔｒａｘがオンの場合、信号線ＳＧＬは、基準信号供給線Ｌｒ０に接続される。
　式（３）の成分「１」に対応する高レベル電圧信号の信号線選択信号Ｖｈｓｅｌが供給されると、第３スイッチング素子Ｔｒａがオンになる。また、式（３）の成分「－１」に対応する低レベル電圧信号の信号線選択信号Ｖｈｓｅｌが供給されると、第４スイッチング素子Ｔｒａｘがオンになる。これにより、図１２に示すＣＤＭ駆動の動作例と同様に、所定の符号に基づいて信号線ＳＧＬに接続された第２検出電極ブロックＢＫｙが選択される。
　具体的には、式（３）の成分「１」に対応する複数の信号線ＳＧＬが選択された場合に、選択された信号線ＳＧＬは、共通の出力信号線Ｌｏｕｔに接続される。選択された信号線ＳＧＬに接続された第２検出電極ブロックＢＫｙの第１出力信号Ｓｈ（１）が、出力信号線ＬｏｕｔからＡＦＥ４８に出力される。非選択の信号線ＳＧＬは、基準信号供給線Ｌｒ０に接続され、基準信号ＶＲが供給される。これにより、選択された検出電極２４と、非選択の検出電極２４との間の容量結合を抑制できる。このため、検出誤差や検出感度の低下を抑制することができる。
　式（３）の成分「－１」に対応する複数の信号線ＳＧＬが選択された場合に、選択された信号線ＳＧＬは、出力信号線Ｌｏｕｔに接続される。選択された各信号線ＳＧＬに接続された第２検出電極ブロックＢＫｙの第２出力信号Ｓｈ（２）が、出力信号線Ｌｏｕｔから出力される。非選択の信号線ＳＧＬは、基準信号供給線Ｌｒ０に接続され、基準信号ＶＲが供給される。信号処理部４４は、第１出力信号Ｓｈ（１）と第２出力信号Ｓｈ（２）との差分の値である第３出力信号Ｓｈ（３）を演算する。信号処理部４４は、第３出力信号Ｓｈ（３）を復号することで、第２検出電極ブロックＢＫｙごとの復号信号を算出できる。
　次に、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒの構成例について説明する。図２７は、検出電極、第１スイッチング素子及び第２スイッチング素子の関係を示す平面図である。図２８は、第１スイッチング素子の概略断面構成を示す断面図である。なお、図２７では、図面を見やすくするために検出電極２４を二点鎖線で示している。
　図２７に示すように第１スイッチング素子Ｔｒは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。半導体層６１に用いられる材料は、例えば、低温ポリシリコンである。半導体層６１は、第２方向Ｄｙに沿って設けられ、平面視でゲート線ＧＣＬと交差する。ゲート線ＧＣＬのうち、半導体層６１と重なる部分がゲート電極６４として機能する。また、半導体層６１の、ゲート線ＧＣＬと重なる部分にチャネル領域が形成される。半導体層６１の一端は、コンタクトホールＨ１を介してソース電極６２と接続される。半導体層６１の他端は、コンタクトホールＨ２を介してドレイン電極６３と接続される。
　ソース電極６２は、信号線ＳＧＬと電気的に接続される。また、ドレイン電極６３は、接続部６８に電気的に接続される。接続部６８はコンタクトホールＨ５を介して検出電極２４と接続される。また、ゲート電極６４は、ゲート線ＧＣＬと電気的に接続される。このような構成により、第１スイッチング素子Ｔｒは、検出電極２４と信号線ＳＧＬとの間の接続と遮断とを切り換え可能になっている。
　第２スイッチング素子ｘＴｒは、半導体層６１ａ、ソース電極６２ａ、ドレイン電極６３ａ及びゲート電極６４ａを有する。半導体層６１ａは、第２方向Ｄｙに沿って設けられ、平面視でゲート電極６４ａと交差する。半導体層６１ａの、ゲート電極６４ａと重なる部分にチャネル領域が形成される。半導体層６１ａの一端は、コンタクトホールＨ４を介してソース電極６２ａと接続される。半導体層６１ａの他端は、コンタクトホールＨ３を介してドレイン電極６３ａと接続される。
　ソース電極６２ａは、接続部６８に電気的に接続される。つまり、第２スイッチング素子ｘＴｒのソース電極６２ａと、第１スイッチング素子Ｔｒのドレイン電極６３は、共通の接続部６８を介して検出電極２４と接続される。ドレイン電極６３ａは、基準信号線ＣＯＭに電気的に接続される。ゲート電極６４ａは、ゲート線ＧＣＬと接続されている。言い換えると、ゲート線ＧＣＬは、第１スイッチング素子Ｔｒのゲート電極６４と、第２スイッチング素子ｘＴｒのゲート電極６４ａの機能を兼ねる。このような構成により、第２スイッチング素子ｘＴｒは、検出電極２４と基準信号線ＣＯＭとの間の接続と遮断とを切り換え可能になっている。
　第２方向Ｄｙに隣り合う検出電極２４において、各検出電極２４に設けられた第１スイッチング素子Ｔｒは、基準線Ｃ１を対称軸として線対称の構成を有する。第２スイッチング素子ｘＴｒも同様に、基準線Ｃ１を対称軸として線対称の構成を有する。ここで基準線Ｃ１は、第２方向Ｄｙに隣り合う検出電極２４の間を通り、第１方向Ｄｘに沿う仮想線である。また、ゲート線ＧＣＬは、検出電極２４と重なって設けられている。ゲート線ＧＣＬも、基準線Ｃ１を対称軸として線対称の位置に配置される。第２方向Ｄｙに隣り合うゲート線ＧＣＬの間において、各検出電極２４に対応する第１スイッチング素子Ｔｒが第２方向Ｄｙに隣り合って設けられる。本実施形態では、第２方向Ｄｙに隣り合う検出電極２４において、ゲート線ＧＣＬの、各検出電極２４に対する第２方向Ｄｙの相対位置が異なる。
　第１方向Ｄｘに隣り合う検出電極２４において、各検出電極２４に設けられた第１スイッチング素子Ｔｒは、基準線Ｃ２を対称軸として線対称の構成を有する。第２スイッチング素子ｘＴｒも同様に、基準線Ｃ２を対称軸として線対称の構成を有する。ここで基準線Ｃ２は、第１方向Ｄｘに隣り合う検出電極２４の間を通り、第２方向Ｄｙに沿う仮想線である。基準線Ｃ２は、基準信号線ＣＯＭに重なる線である。第１方向Ｄｘに隣り合う検出電極２４において、各検出電極２４に設けられた第２スイッチング素子ｘＴｒは、共通の基準信号線ＣＯＭに接続される。このため、第１方向Ｄｘに配列された検出電極２４及び第２スイッチング素子ｘＴｒごとに基準信号線ＣＯＭを設けた場合に比べて、基準信号線ＣＯＭの数を半分に低減できる。これにより、検出装置１は、検出領域ＡＡの開口面積を大きくすることができ、検出性能を向上できる。ここで、開口面積とは、信号線ＳＧＬ等の各種配線や、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒ等により光の透過が遮蔽されない領域の面積である。
　また、信号線ＳＧＬは、検出電極２４と重なって設けられている。信号線ＳＧＬも、基準線Ｃ２を対称軸として線対称の位置に配置される。第１方向Ｄｘに隣り合う信号線ＳＧＬの間において、各検出電極２４に対応する第１スイッチング素子Ｔｒが第１方向Ｄｘに隣り合って設けられる。第１方向Ｄｘに隣り合う信号線ＳＧＬの間において、各検出電極２４に対応する第２スイッチング素子ｘＴｒも第１方向Ｄｘに隣り合って設けられる。本実施形態では、第１方向Ｄｘに隣り合う検出電極２４において、信号線ＳＧＬの、各検出電極２４に対する第１方向Ｄｘの相対位置が異なる。
　図２８に示すように、遮光層６５、半導体層６１、ゲート電極６４、ソース電極６２及びドレイン電極６３、検出電極２４は、基板２１の一方の面に、この順に設けられている。第１スイッチング素子Ｔｒは、いわゆるトップゲート構造を有している。すなわち、基板２１に垂直な方向において、基板２１とゲート電極６４との間に半導体層６１が設けられている。
　遮光層６５は、第１絶縁層２５Ａ－１を介して、基板２１の一方の面（上面）に設けられる。遮光層６５は、半導体層６１の少なくともチャネル領域と重なって設けられる。遮光層６５は、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属材料が用いられる。これにより、遮光層６５は、基板２１の他方の面（下面）から半導体層６１に照射される光を遮蔽することができる。これにより、第１スイッチング素子Ｔｒはリーク電流を抑制することができる。検出装置１は、基板２１の他方の面から照射される光を良好に検出できる。
　第２絶縁層２５Ａ－２は、遮光層６５を覆って第１絶縁層２５Ａ－１の上に設けられる。半導体層６１は、第２絶縁層２５Ａ－２の上に設けられる。半導体層６１の上に、第３絶縁層２５Ａ－３が設けられる。第３絶縁層２５Ａ－３の上にゲート電極６４が設けられる。ゲート電極６４はゲート線ＧＣＬ（図２７参照）と同層に設けられる。ゲート電極６４の上にゲート絶縁層である第４絶縁層２５Ａ－４が設けられる。
　第４絶縁層２５Ａ－４の上にソース電極６２及びドレイン電極６３が設けられる。ソース電極６２及びドレイン電極６３は、信号線ＳＧＬ（図２７参照）と同層に設けられる。ソース電極６２は、第３絶縁層２５Ａ－３及び第４絶縁層２５Ａ－４に設けられたコンタクトホールＨ１を介して半導体層６１と接続される。ドレイン電極６３も同様に、第３絶縁層２５Ａ－３及び第４絶縁層２５Ａ－４に設けられたコンタクトホールＨ２を介して半導体層６１と接続される。
　ソース電極６２及びドレイン電極６３の上側に、ハードコート層２５Ｂ、絶縁層２３を介して検出電極２４が設けられる。検出電極２４の上に有機材料層３１及び駆動電極３２が設けられる。なお、図２８では保護層３３（図５参照）を省略して示す。このような積層構造により、第１スイッチング素子Ｔｒは、検出電極２４と信号線ＳＧＬとの間の接続と遮断とを切り換え可能になっている。なお、第２スイッチング素子ｘＴｒも第１スイッチング素子Ｔｒと同様の積層構造を有している。第２スイッチング素子ｘＴｒの半導体層６１ａ、ソース電極６２ａ、ドレイン電極６３ａ及びゲート電極６４ａは、それぞれ、第１スイッチング素子Ｔｒの半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４と、同層に設けられている。
（第２実施形態）
　図２９は、第２実施形態に係る検出装置を示す平面図である。図３０は、第２実施形態に係るセンサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。図３１は、第２実施形態に係る検出装置の動作例を示すタイミング波形図である。
　本実施形態の検出装置１Ａにおいて、ゲート線駆動回路１５Ａは、第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４を有していない。本実施形態では、制御基板１０１に符号生成回路が設けられている。例えば、制御回路１０２が符号生成回路の機能を有し、所定の符号に基づいて位相が定められた第１選択信号Ｖｃを生成する。制御回路１０２は、配線ＬＡを介して第１選択信号Ｖｃをゲート線駆動回路１５Ａに供給する。
　図３０に示すように、ゲート線駆動回路１５Ａは、シフトレジスタ１８、ラッチ回路１９及びバッファ回路１５１を有する。シフトレジスタ１８は、制御基板１０１から供給されるリセット信号ＲＳＴ、クロック信号ＣＫＶ、開始信号ＳＴＶに基づいて動作する。シフトレジスタ１８は、複数のゲート線ＧＣＬのそれぞれに対応するシフト信号出力回路を有している。シフトレジスタ１８は、複数のゲート線ＧＣＬごとに、シフト信号を順次ラッチ回路１９に出力する。
　図３１に示すように、シフトレジスタ１８はリセット信号ＲＳＴがオン（高レベル電圧）になると、複数のシフト信号出力回路をリセットする。そして、シフトレジスタ１８は、開始信号ＳＴＶに基づいて動作を開始する。シフト信号出力回路は、クロック信号ＣＫＶに基づいて、順次、シフト信号をラッチ回路１９に出力する。クロック信号ＣＫＶの各パルスは、ゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（ｎ）に対応する。クロック信号ＣＫＶの周期ｔＣＫＶは、検出に要する時間に応じて適宜変更できる。クロック信号ＣＫＶが供給されるタイミングは、例えば、開始信号ＳＴＶの立ち上がりのタイミングから、周期ｔＣＫＶの１／４の期間（ｔＣＫＶ／４）が経過した時点である。
　図３０に示すように、ラッチ回路１９は、シフトレジスタ１８からのシフト信号と、反転リセット信号ｘＲＳＴと、第１選択信号Ｖｃと、制御信号ＯＥと、反転制御信号ｘＯＥとに基づいて動作する。反転リセット信号ｘＲＳＴは、インバータ１５３Ａによりリセット信号ＲＳＴが反転された信号である。反転制御信号ｘＯＥは、インバータ１５４Ａにより制御信号ＯＥが反転された信号である。制御信号ＯＥは、ラッチ回路１９からバッファ回路１５１への信号の出力を制御する信号である。
　図３１に示すように、ラッチ回路１９は、シフトレジスタ１８からのシフト信号に応じて、第１選択信号Ｖｃを順次保持する。第１選択信号Ｖｃは、例えば図２３に示したパターンコード（所定の符号）に応じて、ゲート線ＧＣＬごとに電位が定められた信号である。
　ラッチ回路１９は、制御信号ＯＥがオンになると、第１選択信号Ｖｃをバッファ回路１５１に出力する。バッファ回路１５１は、電源電圧ＶＤＤ、ＶＳＳにより、第１選択信号Ｖｃの電圧レベルを変更する。これにより、バッファ回路１５１は、第１選択信号Ｖｃに対応した第１ゲート駆動信号ＶＧＨ、第２ゲート駆動信号ＶＧＬがセンサ部１０に出力される。
　また、制御信号ＯＥがオンになると、制御基板１０１は、信号線選択回路１６に信号線選択信号Ｖｈｓｅｌ（１）、Ｖｈｓｅｌ（２）、…、Ｖｈｓｅｌ（６）を順次供給する。信号線選択信号Ｖｈｓｅｌ（１）、Ｖｈｓｅｌ（２）、…、Ｖｈｓｅｌ（６）は、式（３）に示す正方行列の各行に対応する信号である。これにより、信号線選択回路１６は、第１実施形態と同様にＣＤＭ駆動を行う。
　図３１に示すように、信号線選択信号Ｖｈｓｅｌがオンの期間ｔＡＳＷ＿ｗｉｄｔｈに、選択された信号線ＳＧＬとＡＦＥ４８とが接続される。信号線選択信号Ｖｈｓｅｌがオフ（低レベル電圧）の期間では、信号線ＳＧＬはＡＦＥ４８と遮断される。なお、期間ｔＡＳＷ＿ｓｈｉｆｔは、制御信号ＯＥの立ち上がりタイミングから、信号線選択信号Ｖｈｓｅｌがオンになるまでの期間である。期間ｔＡＳＷ＿ｄｅｌａｙは、信号線選択信号Ｖｈｓｅｌの立ち下がりのタイミングと、次の信号線選択信号Ｖｈｓｅｌの立ち上がりのタイミングとの期間である。期間ｔＡＳＷ＿ｗｉｄｔｈ、期間ｔＡＳＷ＿ｄｅｌａｙ等は、検出に要する時間に応じて適宜変更できる。
　全ての信号線選択信号Ｖｈｓｅｌ（１）、Ｖｈｓｅｌ（２）、…、Ｖｈｓｅｌ（６）が信号線選択回路１６に供給された後、ゲート線駆動回路１５Ａは、次の第１選択信号Ｖｃに基づいた第１ゲート駆動信号ＶＧＨ、第２ゲート駆動信号ＶＧＬをセンサ部１０に供給する。この場合の第１選択信号Ｖｃは、例えば図２４に示したパターンコード（所定の符号）に応じて、ゲート線ＧＣＬごとに電位が定められた信号である。
　なお、図３１に示すタイミング波形図は、あくまで一例である。例えば、制御信号ＯＥがオフになった後の期間で、且つ、複数の信号線選択信号Ｖｈｓｅｌが信号線選択回路１６に供給されている期間に、シフトレジスタ１８及びラッチ回路１９は、次の第１選択信号Ｖｃを保持する動作を行ってもよい。
（第３実施形態）
　図３２は、第３実施形態に係るＡＦＥ及び反転回路を表す回路図である。なお、本実施形態において、検出電極２４、駆動電極３２、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ、ゲート線駆動回路１５及び信号線選択回路１６等の構成は、上述した第１実施形態と同様であり、詳細な説明は省略する。本実施形態では、検出電極２４がカソードであり、駆動電極３２（図５参照）がアノードである。すなわち、電流Ｉｆｈの流れる向きが、第１実施形態とは反対になる。このため、信号線ＳＧＬと増幅器４８１との間に反転回路４９が設けられている。なお、反転回路４９は、図３２ではＡＦＥ４８中に配置されているが、基板２１側に設けられていてもよい。
　反転回路４９は、信号線ＳＧＬに流れる電流Ｉｆｈを反転して増幅器４８１に出力する回路である。反転回路４９は、いわゆるカレントミラー回路である。反転回路４９は、第５スイッチング素子Ｔｒｂ１と第６スイッチング素子Ｔｒｂ２とを有する。第５スイッチング素子Ｔｒｂ１及び第６スイッチング素子Ｔｒｂ２は、例えば、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。
　第５スイッチング素子Ｔｒｂ１のゲート及び第６スイッチング素子Ｔｒｂ２のゲートは、第１スイッチＳＷ１を介して、共通の信号線ＳＧＬと電気的に接続される。第５スイッチング素子Ｔｒｂ１のソースは、第１スイッチＳＷ１を介して、信号線ＳＧＬと電気的に接続される。第５スイッチング素子Ｔｒｂ１のドレイン及び第６スイッチング素子Ｔｒｂ２のドレインには、共通の電源電圧ＶＤＤが供給される。第６スイッチング素子Ｔｒｂ２のソースは、ＡＦＥ４８の増幅器４８１の入力に接続される。
　このような構成により、反転回路４９により電流Ｉｆｈの向きが反転され、電流Ｉｆｈと同じ大きさの電流がＡＦＥ４８の増幅器４８１に流れる。ＡＦＥ４８は第１実施形態と同様の動作を行う。これにより、検出電極２４がカソードであり、駆動電極３２がアノードである場合にも、ＡＦＥ４８は、照射された光に応じて検出電極２４から出力される電流Ｉｆｈを検出できる。
（第４実施形態）
　図３３は、第４実施形態に係る検出装置を示す平面図である。図３４は、１つの検出領域について、駆動回路を表す回路図である。図３３に示すように、検出装置１Ｂは、センサ部１０と、ゲート線駆動回路１５Ａと、リセット回路１６Ａとを有する。本実施形態のセンサ部１０は、温度を検出する温度センサである。ゲート線駆動回路１５Ａは、第２実施形態と同様に、制御回路１０２から供給される第１選択信号Ｖｃに基づいて、第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを各ゲート線ＧＣＬに供給する。リセット回路１６Ａは、各信号線ＳＧＬ及びＡＦＥ４８の入力部をリセットする回路である。つまり、本実施形態では、信号線選択回路１６が設けられていない。検出装置１Ｂは、ゲート線駆動回路１５ＡによるＣＤＭ駆動のみを行う。なお、本実施形態において、検出電極２４、駆動電極３２、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ等の構成は、上述した第１実施形態と同様であり、詳細な説明は省略する。
　図３４に示すように、本実施形態の検出装置１Ｂにおいて、センサ部１０は、有機材料層３１Ａを有する温度センサである。有機材料層３１Ａは、温度に応じて特性（例えば、抵抗値）が変化する。図３４では、有機材料層３１Ａは、抵抗素子と等価で表している。これにより、センサ部１０は、温度に応じた検出信号をＡＦＥ４８に出力する。有機材料層３１Ａとして、例えば、第１実施形態と同様の材料を用いることができる。
　図３４に示すように、検出電極２４、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ、信号線ＳＧＬ、ゲート線ＧＣＬ及び基準信号線ＣＯＭ等の回路構成は、第１実施形態と同様である。ゲート線駆動回路１５Ａが、ゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨを供給すると、第１スイッチング素子Ｔｒがオンになる。これにより、検出電極２４が検出対象として選択される。検出電極２４から信号線ＳＧＬに、温度に応じた電流Ｉｆｈが流れる。一方、第２スイッチング素子ｘＴｒはオフになる。このため、検出電極２４から基準信号線ＣＯＭに流れる電流Ｉｄｈが抑制される。このように、センサ部１０は、有機材料層３１Ａの温度に応じて、検出電極２４から出力される信号（電流Ｉｆｈ）が変化する。これにより、検出装置１Ｂは温度を検出することができる。
　ゲート線駆動回路１５Ａが、ゲート線ＧＣＬに第２ゲート駆動信号ＶＧＬを供給すると、第１スイッチング素子Ｔｒがオフになる。これにより、検出電極２４から信号線ＳＧＬに流れる電流Ｉｄｌが抑制され、検出電極２４が非検出対象となる。一方、第２スイッチング素子ｘＴｒはオンになる。このため、検出電極２４から基準信号線ＣＯＭに電流Ｉｆｌが流れる。基準信号線ＣＯＭには、制御基板１０１から基準信号Ｖｃｏｍが供給される。これにより、非検出対象の検出電極２４の電位の変動が抑制される。
　図３５は、リセット回路を示す回路図である。図３５に示すように、リセット回路１６Ａは、複数の第７スイッチング素子Ｔｒｃと、基準信号供給線ＬＢ１と、リセット信号供給線ＬＢ２とを有する。本実施形態では、複数の信号線ＳＧＬは、それぞれＡＦＥ４８に接続される。つまり、信号線ＳＧＬのＣＤＭ駆動は行われず、検出電極２４の出力信号は、信号線ＳＧＬを介してＡＦＥ４８に出力される。
　複数の第７スイッチング素子Ｔｒｃは、信号線ＳＧＬごとに設けられている。複数の第７スイッチング素子Ｔｒｃは、例えば、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。第７スイッチング素子Ｔｒｃのゲートは、共通のリセット信号供給線ＬＢ２に接続される。第７スイッチング素子Ｔｒｃのソースは、共通の基準信号供給線ＬＢ１に接続される。第７スイッチング素子Ｔｒｃのドレインは、それぞれ信号線ＳＧＬに接続される。
　リセット信号Ｖｒｅｓｅｔが高レベル電圧の場合、基準信号供給線ＬＢ１と信号線ＳＧＬとが遮断される。つまり、検出電極２４の検出信号が信号線ＳＧＬを介してＡＦＥ４８に出力される。リセット信号Ｖｒｅｓｅｔが低レベル電圧の場合、基準信号供給線ＬＢ１と信号線ＳＧＬとが接続される。本実施形態では、全ての信号線ＳＧＬが同時に基準信号供給線ＬＢ１に接続される。これにより、信号線ＳＧＬ及びＡＦＥ４８の入力部に基準信号ＶＲが供給される。これにより、信号線ＳＧＬ及びＡＦＥ４８の入力部がリセットされる。
　高レベル電圧のリセット信号Ｖｒｅｓｅｔは、図３１に示す制御信号ＯＥが供給された後のタイミングでリセット信号供給線ＬＢ２に供給される。言い換えると、第１選択信号Ｖｃが順次ラッチ回路１９に保持された後、高レベル電圧のリセット信号Ｖｒｅｓｅｔが供給される期間が検出期間となる。
（第５実施形態）
　図３６は、第５実施形態に係る検出装置の概略断面構成を示す断面図である。図３７は、第５実施形態に係る検出装置を模式的に示す平面図である。図３８は、検出電極、駆動電極、第８スイッチング素子及び第９スイッチング素子の関係を示す平面図である。図３９は、図３８の領域Ｃ４を拡大して示す平面図である。
　本実施形態の検出装置１Ｃは、第４実施形態と同様に温度センサである。図３６に示すように、バックプレーン２は、基板２１と、ＴＦＴ層２２と、絶縁層２３と、検出電極２４Ａと、駆動電極３２Ａと、を含む。ＴＦＴ層２２には、ゲート線駆動回路１５Ａやリセット回路１６Ａ等（図３４、図３５参照）の回路が設けられる。また、ＴＦＴ層２２には、第８スイッチング素子Ｔｒｄ及び第９スイッチング素子ｘＴｒｄ（図３８参照）や、ゲート線ＧＣＬ、信号線ＳＧＬ（図７参照）等の各種配線が設けられる。本実施形態では、検出電極２４Ａ及び駆動電極３２Ａは、同じ絶縁層２３の上に設けられる。言い換えると、駆動電極３２Ａは、検出電極２４Ａと同層に隣り合って設けられている。検出電極２４Ａ及び駆動電極３２Ａは、ＩＴＯ等の透光性を有する導電性材料が用いられる。なお、これに限定されず、駆動電極３２Ａは、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料を用いることもできる。
　有機センサ層３は、有機材料層３１と、保護層３３と、を備える。有機材料層３１は、複数の検出電極２４Ａ及び複数の駆動電極３２Ａの上に設けられる。有機材料層３１は、隣り合う検出電極２４Ａと駆動電極３２Ａとの間で抵抗成分を有する。
　図３７に示すように、複数の部分検出領域ＳＡＡは、検出領域ＡＡの全体にマトリクス状に配置される。部分検出領域ＳＡＡは、有機材料層３１と、複数の検出電極２４Ａと、複数の駆動電極３２Ａとを含む。有機材料層３１は、部分検出領域ＳＡＡごとに離隔してマトリクス状に設けられている。有機材料層３１は、例えば、フォトリソグラフィ法によりパターニングされる。
　複数の検出電極２４Ａと複数の駆動電極３２Ａとは、第２方向Ｄｙに交互に配列されている。また、複数の検出電極２４Ａと複数の駆動電極３２Ａとは、それぞれ第１方向Ｄｘに配列されている。部分検出領域ＳＡＡには、２つの検出電極２４Ａと、２つの駆動電極３２Ａとが含まれる。言い換えると、１つの有機材料層３１と重なって２つの検出電極２４Ａと、２つの駆動電極３２Ａとが設けられる。なお、図３７は、あくまで一例であり、１つの部分検出領域ＳＡＡには、３つ以上の検出電極２４Ａと、３つ以上の駆動電極３２Ａとが設けられていてもよい。
　図３８は、第１方向Ｄｘに隣り合う２つの部分検出領域ＳＡＡについて示している。なお、図３８では、図面を見やすくするために有機材料層３１の図示を省略している。図３８に示すように、２つの部分検出領域ＳＡＡは、基準線Ｃ３を対称軸として線対称の構成を有する。ここで、基準線Ｃ３は、第１方向Ｄｘに隣り合う部分検出領域ＳＡＡの間を通り、第２方向Ｄｙに沿う仮想線である。以下の説明では、基準線Ｃ３を挟んで左側の部分検出領域ＳＡＡについて説明する。
　図３８に示すように、部分検出領域ＳＡＡには、２つの検出電極２４Ａと、２つの駆動電極３２Ａと、第８スイッチング素子Ｔｒｄと、第９スイッチング素子ｘＴｒｄと、が設けられている。検出電極２４Ａ及び駆動電極３２Ａは、それぞれ第１方向Ｄｘに長手を有する矩形状である。また、検出電極２４Ａと、駆動電極３２Ａとは、第２方向Ｄｙに交互に設けられている。有機材料層３１により、第２方向Ｄｙに隣り合う検出電極２４Ａと駆動電極３２Ａとの間に抵抗成分が形成される。
　２つの検出電極２４Ａの一端は、それぞれコンタクトホールＨＣ１、ＨＣ３を介して共通の第８スイッチング素子Ｔｒｄと接続される。第８スイッチング素子Ｔｒｄの動作により、２つの検出電極２４Ａの一端は、共通の信号線ＳＧＬに接続される。２つの検出電極２４Ａの他端は、それぞれコンタクトホールＨＣ２、ＨＣ４を介して共通の第９スイッチング素子ｘＴｒｄと接続される。第９スイッチング素子ｘＴｒｄの動作により、２つの検出電極２４Ａの他端は、共通の基準信号線ＣＯＭに接続される。なお、第２方向Ｄｙに配列された複数の部分検出領域ＳＡＡに属する複数の検出電極２４Ａも、同様に、共通の信号線ＳＧＬに接続され、且つ、共通の基準信号線ＣＯＭに接続される。
　第８スイッチング素子Ｔｒｄは、この例では、ｎチャネルのＭＯＳ型のＴＦＴで構成されている。第９スイッチング素子ｘＴｒｄは、この例では、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。
　図３９は、検出電極２４Ａの一端と第８スイッチング素子Ｔｒｄとの接続部分を示している。第８スイッチング素子Ｔｒｄは、半導体層６１ｂ、ソース電極６２ｂ、ドレイン電極６３ｂ及びゲート電極６４ｂを有する。
　ゲート電極６４ｂは、ゲート線ＧＣＬと接続され第２方向Ｄｙに沿って設けられる。本実施形態では、ゲート線ＧＣＬは、第２方向Ｄｙに配列された部分検出領域ＳＡＡに対応して設けられる。ゲート電極６４ｂは、信号線ＳＧＬと隣り合って設けられる。半導体層６１ｂは、ゲート電極６４ｂと重なって設けられる。半導体層６１ｂの第１方向Ｄｘの幅は、ゲート電極６４ｂの第１方向Ｄｘの幅よりも大きい。半導体層６１ｂの一端（左端）は、複数のコンタクトホールＨＣ６を介してドレイン電極６３ｂと接続される。半導体層６１ｂの他端（右端）は、複数のコンタクトホールＨＣ５を介してソース電極６２ｂと接続される。
　ドレイン電極６３ｂ及びソース電極６２ｂは、それぞれ第２方向Ｄｙに延出している。ドレイン電極６３ｂの第２方向Ｄｙの幅及びソース電極６２ｂの第２方向Ｄｙの幅は、検出電極２４Ａの第２方向Ｄｙの幅よりも大きい。複数のコンタクトホールＨＣ６及び複数のコンタクトホールＨＣ５は、それぞれ、ドレイン電極６３ｂ及びソース電極６２ｂの延在方向に沿って配列されている。
　ドレイン電極６３ｂの接続部６３ｂａは、複数のコンタクトホールＨＣ１を介して検出電極２４Ａと接続される。ソース電極６２ｂは信号線ＳＧＬと接続される。言い換えると、信号線ＳＧＬの一部分がソース電極６２ｂとして機能する。なお、ドレイン電極６３ｂには同じ部分検出領域ＳＡＡ（図３８参照）に属する複数の検出電極２４Ａが接続される。
　第８スイッチング素子Ｔｒｄは、複数のコンタクトホールＨＣ１、複数のコンタクトホールＨＣ５及び複数のコンタクトホールＨＣ６を介して層間が接続される。このため第８スイッチング素子Ｔｒｄの接続抵抗を抑制できる。これにより、検出装置１Ｃは、検出性能を向上できる。なお、第９スイッチング素子ｘＴｒｄも同様の構成であり、詳細な説明は省略する。
　図３８に示すように、２つの駆動電極３２Ａの他端（右端）は、それぞれコンタクトホールＨＣ７、ＨＣ８を介して共通の駆動信号供給線Ｌｖｄと接続される。なお、２つの駆動電極３２Ａの一端（左端）は、他の配線等に接続されていない。駆動信号供給線Ｌｖｄは、第１方向Ｄｘに隣り合う部分検出領域ＳＡＡの間を通り、第２方向Ｄｙに沿って設けられる。駆動信号供給線Ｌｖｄは、駆動電極３２Ａに駆動信号ＶＤＤ＿ＯＲＧ（図３４参照）を供給する配線である。駆動信号供給線Ｌｖｄを挟んで隣り合う部分検出領域ＳＡＡにおいて、複数の駆動電極３２Ａ（例えば４つ以上の）は共通の駆動信号供給線Ｌｖｄと接続される。
　本実施形態においても、ゲート線駆動回路１５ＡによるＣＤＭ駆動が行われる。ゲート線駆動回路１５Ａは、所定の符号に基づいて電位が定められた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを各ゲート線ＧＣＬに供給する。これにより、検出対象として選択された複数の部分検出領域ＳＡＡに属する検出電極２４Ａは、信号線ＳＧＬに接続される。非検出対象の複数の部分検出領域ＳＡＡに属する検出電極２４Ａは、基準信号線ＣＯＭに接続される。信号処理部４４は、複数の出力信号を復号することで、部分検出領域ＳＡＡごとの復号信号を算出できる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
　例えば、第４実施形態の検出装置１Ｂ及び第５実施形態の検出装置１Ｃは、ゲート線駆動回路１５Ａは符号生成回路を備えていないが、これに限定されない。検出装置１Ｂ、１Ｃは、第１実施形態と同様に、符号生成回路を備えるゲート線駆動回路１５を有していてもよい。また、検出装置１Ｂ、１Ｃは、第１実施形態と同様に、信号線選択回路１６を有していてもよい。
　１、１Ａ、１Ｂ、１Ｃ　検出装置
　２　バックプレーン
　３　有機センサ層
　１０　センサ部
　１１　検出制御部
　１２　第１符号生成回路
　１３　第２符号生成回路
　１４　第３符号生成回路
　１５　ゲート線駆動回路
　１６　信号線選択回路
　１６Ａ　リセット回路
　１７　制御信号生成回路
　２１　基板
　２２　ＴＦＴ層
　２４　検出電極
　２９　駆動電極接続端子
　３１　有機材料層
　３１ａ　開口
　３２　駆動電極
　３３　保護層
　４０　検出部
　４８　ＡＦＥ
　４９　反転回路
　１０１　制御基板
　ＡＡ　検出領域
　ＢＫｘ　第１検出電極ブロック
　ＢＫｙ　第２検出電極ブロック
　ＣＯＭ　基準信号線
　ＧＡ　額縁領域
　ＧＣＬ　ゲート線
　ＬＢ１　基準信号供給線
　ＬＢ２　リセット信号供給線
　Ｌｏｕｔ　出力信号線
　ＳＧＬ　信号線
　Ｔｒ　第１スイッチング素子
　ｘＴｒ　第２スイッチング素子
　Ｖｃ　第１選択信号
　ＶＤＤ＿ＯＲＧ　駆動信号
　ＶＧＨ　第１ゲート駆動信号
　ＶＧＬ　第２ゲート駆動信号

Claims (16)

  1. 　基板と、
    　前記基板の上側に設けられ、少なくとも検出領域と重なる位置に設けられた有機材料層と、
    　前記基板に垂直な方向において前記基板と前記有機材料層との間に設けられた複数の検出電極と、
    　複数の前記検出電極のそれぞれに設けられた第１スイッチング素子と、
    　前記第１スイッチング素子に接続され第１方向に延在する複数のゲート線と、
    　前記第１スイッチング素子に接続され前記第１方向と交差する第２方向に延在する複数の信号線と、
    　所定の符号に基づいて複数の前記ゲート線ごとに電位が定められたゲート駆動信号を、複数の前記ゲート線を介して複数の前記第１スイッチング素子にそれぞれ供給する駆動回路と、を有する、
    　検出装置。
  2. 　第１方向に配列された複数の前記検出電極を含む第１検出電極ブロックは、共通の前記ゲート線を介して前記駆動回路と接続されている、
    　請求項１に記載の検出装置。
  3. 　所定の符号に基づいて、前記ゲート線ごとに位相が定められた選択信号を生成する符号生成回路を有し、
    　前記駆動回路は、前記選択信号に基づいて前記ゲート駆動信号を生成する、
    　請求項１又は請求項２に記載の検出装置。
  4. 　前記基板は、複数の前記検出電極が設けられた検出領域と、前記検出領域の外側の額縁領域とを有し、
    　前記駆動回路は、前記符号生成回路を含み、前記基板の前記額縁領域に設けられる、
    　請求項３に記載の検出装置。
  5. 　前記基板とは異なる制御基板を有し、
    　前記符号生成回路は、前記制御基板に設けられる、
    　請求項３に記載の検出装置。
  6. 　複数の前記検出電極から出力される信号を受けとるアナログフロントエンド回路と、
    　前記基板に設けられた信号線選択回路と、を有し、
    　前記信号線選択回路は、所定の符号に基づいて、複数の前記信号線のうち、検出対象の前記信号線と前記アナログフロントエンド回路とを接続する、
    　請求項１から請求項５のいずれか１項に記載の検出装置。
  7. 　前記第２方向に配列された複数の前記検出電極を含む第２検出電極ブロックは、共通の前記信号線を介して前記信号線選択回路と接続されている、
    　請求項６に記載の検出装置。
  8. 　複数の前記検出電極のそれぞれに、前記第１スイッチング素子と、前記第１スイッチング素子と異なる第２スイッチング素子が設けられており、
    　前記第１スイッチング素子及び前記第２スイッチング素子には、共通の前記ゲート線を介して、前記駆動回路から同じ前記ゲート駆動信号が供給され、
    　前記第１スイッチング素子は、検出対象の前記検出電極と前記信号線とを接続し、
    　前記第２スイッチング素子は、非検出対象の前記検出電極と基準信号線とを接続し、
    　基準信号線は、前記非検出対象の前記検出電極に、固定された電位を有する基準信号を供給する、
    　請求項１から請求項７のいずれか１項に記載の検出装置。
  9. 　前記第１方向に隣り合う２つの前記検出電極の間に前記基準信号線が設けられており、
    　前記第１方向に隣り合う２つの前記検出電極は、それぞれに設けられた前記第２スイッチング素子を介して共通の前記基準信号線に接続される、
    　請求項８に記載の検出装置。
  10. 　複数の前記検出電極と同層に設けられた複数の駆動電極を有する、
    　請求項１から請求項９のいずれか１項に記載の検出装置。
  11. 　前記有機材料層を挟んで複数の前記検出電極と対向する駆動電極を有する、
    　請求項１から請求項９のいずれか１項に記載の検出装置。
  12. 　前記検出電極がアノードであり、駆動電極がカソードである、
    　請求項１０又は請求項１１に記載の検出装置。
  13. 　前記検出電極がカソードであり、駆動電極がアノードであり、
    　前記信号線は、前記信号線に流れる電流を反転して出力する反転回路が接続される、
    　請求項１０又は請求項１１に記載の検出装置。
  14. 　前記基板の額縁領域に設けられた接続端子を有し、
    　前記有機材料層には、前記接続端子と重なる位置に開口が設けられており、
    　前記駆動電極は、前記開口を介して前記接続端子と接続される、
    　請求項１１に記載の検出装置。
  15. 　前記有機材料層に照射される光の光量に応じて、前記検出電極から出力される信号が変化する、
    　請求項１から請求項１４のいずれか１項に記載の検出装置。
  16. 　前記有機材料層の温度に応じて、前記検出電極から出力される信号が変化する、
    　請求項１から請求項１４のいずれか１項に記載の検出装置。
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