WO2019163343A1 - 半導体装置及びパワーモジュール - Google Patents

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浩隆 大嶽
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ローム株式会社
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Definitions

  • the present invention relates to a semiconductor device and a power module.
  • the upper side is increased with the drain-source voltage Vds of the upper switching element due to the drain-source voltage Vds of the lower switching element.
  • the gate-source voltage Vgs of the switching element fluctuates to cause erroneous gate-on (see, for example, Patent Document 1).
  • An object of the present invention is to provide a semiconductor device and a power module that can reduce fluctuations in the gate-source voltage.
  • a semiconductor device that solves the above-described problem is made of a wide gap semiconductor, and is made of an upper switching element having a first upper terminal, a second upper terminal, and an upper control terminal, and a wide gap semiconductor.
  • a lower switching element having a lower terminal and a lower control terminal; an upper capacitor provided separately from the upper switching element between the first upper terminal and the upper control terminal; A lower capacitor provided separately from the lower switching element between the lower terminal and the lower control terminal;
  • the second upper terminal and the first lower terminal are electrically connected.
  • the change rate of the drain-source voltage of the lower switching element is slowed by the lower capacitor.
  • the rate of change of the drain-source voltage of the upper switching element is also slowed down, so the rate of change of the gate-source voltage of the upper switching element is slowed. Accordingly, since an increase in the surge voltage of the gate-source voltage of the upper switching element is suppressed, fluctuations in the gate-source voltage of the upper switching element can be reduced.
  • the surge voltage of the gate-source voltage of the lower switching element is similarly suppressed, so that the gate-source voltage of the lower switching element is suppressed. Fluctuations can be reduced.
  • a power module that solves the above-described problem is formed of a substrate and a wide gap semiconductor, and includes a first upper terminal, a second upper terminal, and an upper control terminal.
  • the upper switching element mounted on the substrate Made of a gap semiconductor, having a first lower terminal, a second lower terminal, and a lower control terminal, the lower switching element mounted on the substrate and the upper switching element are provided separately,
  • the upper capacitor provided between the first upper terminal and the upper control terminal and the lower switching element are provided separately from each other, and between the first lower terminal and the lower control terminal.
  • a lower capacitor provided; and a sealing resin that seals the upper switching element, the lower switching element, the upper capacitor, and the lower capacitor.
  • the second upper terminal and the first lower terminal are electrically connected.
  • the change rate of the drain-source voltage of the lower switching element is slowed by the lower capacitor.
  • the rate of change of the drain-source voltage of the upper switching element is also slowed down, so the rate of change of the gate-source voltage of the upper switching element is slowed. Accordingly, since an increase in the surge voltage of the gate-source voltage of the upper switching element is suppressed, fluctuations in the gate-source voltage of the upper switching element can be reduced.
  • the surge voltage of the gate-source voltage of the lower switching element is similarly suppressed, so that the gate-source voltage of the lower switching element is suppressed. Fluctuations can be reduced.
  • a power module that solves the above problems is made of a substrate, a wide gap semiconductor, a first terminal, a second terminal, and a control terminal that controls switching between the first terminal and the second terminal.
  • a switching element having a capacitor, a capacitor provided separately from the switching element between the first terminal and the control terminal, and a sealing resin for sealing the switching element and the capacitor .
  • a power module that solves the above-described problem is made of a wide gap semiconductor, and includes an upper switching element having a first upper terminal, a second upper terminal, and an upper control terminal, and a wide gap semiconductor, the first lower terminal, A lower switching element having a second lower terminal and a lower control terminal, and an upper diode having a wide gap semiconductor, an anode connected to the second upper terminal, and a cathode connected to the first upper terminal A lower diode having a wide gap semiconductor, an anode connected to the second lower terminal, and a cathode connected to the first lower terminal, the upper switching element, the lower switching element, An upper diode, and a substrate on which each of the lower diodes is mounted, and the upper diode A DC rated current having a directional threshold voltage lower than a forward threshold voltage of a body diode of the upper switching element and an allowable DC rated current of the upper diode being allowable by the body diode of the upper switching element
  • a power module that solves the above problem is made of a wide gap semiconductor, a switching element having a first terminal, a second terminal, and a control terminal, a wide gap semiconductor, and an anode connected to the second terminal, A diode having a cathode connected to the first terminal; and the switching element and a substrate on which the diode is mounted.
  • a forward threshold voltage of the diode is a forward direction of a body diode of the switching element. It is lower than the threshold voltage and the allowable DC rated current of the diode is less than the allowable DC rated current of the body diode of the switching element.
  • the upper-side diode forward threshold voltage is increased even if the drain-source voltage of the upper switching element decreases to the negative side.
  • the drop in the drain-source voltage of the switching element is clamped.
  • the fluctuation period of the drain-source voltage is shortened, so that the fluctuation period of the gate-source voltage is shortened. Therefore, fluctuations in the gate-source voltage can be reduced.
  • FIG. 1 is a schematic circuit diagram showing a power module having a semiconductor device of a first embodiment and a drive circuit thereof.
  • the perspective view of a power module The top view which shows the internal structure of a power module.
  • the bottom view of a power module (A) is a top view of a switching element, (b) is a partial internal enlarged view of (a). Sectional drawing of a switching element.
  • the schematic circuit diagram which shows the application of the power module of a comparative example.
  • the schematic diagram which shows the parasitic capacitance and parasitic resistance of an upper side switching element and a lower side switching element.
  • the schematic circuit diagram which shows the change of an inter-voltage. Changes in the drain-source voltage of the lower switching element when the lower switching element is changed from the on state to the off state, the drain-source voltage, the drain-gate voltage, and the gate-source of the upper switching element.
  • the schematic circuit diagram which shows the change of an inter-voltage. The graph which shows transition of the drain-source voltage of a lower side switching element, the drain-source voltage of an upper side switching element, and the gate-source voltage when changing a lower side switching element from an ON state to an OFF state.
  • FIG. 16 is a graph showing the relationship between the negative surge voltage and the switching loss, which is a simulation result of the power module of the comparative example of FIG. 7 and the power module of FIG. 15.
  • the schematic circuit diagram of the power module of 2nd Embodiment. The perspective view of a power module.
  • the disassembled perspective view which shows the internal structure of a power module.
  • the top view which shows the internal structure of a power module.
  • FIG. 21 is a cross-sectional view of a part of the second substrate of the power module of FIG. 20 cut along a plane along the second direction and the third direction.
  • FIG. 21 is a cross-sectional view of a part of the first substrate of the power module of FIG. 20 cut along a plane along the first direction and the third direction.
  • FIG. 21 is a cross-sectional view of a part of the power module in FIG. The top view of a diode. Sectional drawing of a part of diode.
  • the graph which shows transition of each drain-source voltage of an upper side switching element and a lower side switching element when a lower side switching element is changed from an ON state to an OFF state in the power module of a comparative example.
  • the power module of 2nd Embodiment WHEREIN The graph which shows transition of the drain-source voltage of each of an upper side switching element and a lower side switching element when changing a lower side switching element from an ON state to an OFF state.
  • FIG. 30 is a simulation result of the power module of the comparative example of FIG. 7 and the power module of FIG. 29 and showing the relationship between the negative surge voltage and the switching loss.
  • (a) is a plan view of the MIS transistor, and (b) is a partially enlarged view of (a).
  • FIG. 32 is a cross-sectional view of the AA cross section, the BB cross section, and the CC cross section of FIG. 31. The top view which shows the internal structure of a power module.
  • FIG. 35 is a simulation result of the power module of the comparative example of FIG. 7 and the power module of FIG.
  • FIG. 34 is a graph showing the relationship between the negative surge voltage and the switching loss.
  • the schematic circuit diagram of the power module of 4th Embodiment. The top view which shows the internal structure of a power module.
  • FIG. 39 is a graph showing the relationship between the negative surge voltage and the switching loss, which is a simulation result of the power module of the comparative example of FIG. 7 and the power module of FIG. 38.
  • (A) (b) is sectional drawing of the switching element of a modification.
  • the schematic circuit diagram of the full bridge type inverter which applies a power module.
  • the schematic circuit diagram of the three-phase alternating current inverter which applies a power module.
  • the state in which the member A is connected to the member B means that the member A and the member B are physically directly connected, and that the member A and the member B are electrically This includes the case where the connection is made indirectly through another member that does not affect the connection state.
  • the state in which the member C is provided between the member A and the member B means that the member A and the member C, or the member B and the member C are directly connected, as well as the member A. And the case where the member C or the member B and the member C are indirectly connected via another member which does not affect the electrical connection state.
  • the power module 1 in the power module 1 and its drive circuit, the power module 1 has a plurality of terminals. As shown in FIG. 1, the power module 1 includes a first input terminal P that is a positive side, a second input terminal N that is a negative side, an output terminal O, a first upper control terminal GU1, and a second upper side. It has a control terminal GU2, a first lower control terminal GL1, and a second lower control terminal GL2.
  • the first input terminal P can be electrically connected to a power supply (not shown) that generates the power supply voltage VDD.
  • the second input terminal N can be electrically connected to the ground.
  • the semiconductor device 10 includes a half bridge circuit in which an upper switching element 11 and a lower switching element 12 are connected in series.
  • 4H—SiC a wide band gap semiconductor having a breakdown electric field of about 2.8 MV / cm and a band gap of about 3.26 eV
  • the wide band gap semiconductor used for the upper switching element 11 and the lower switching element 12 is not limited to silicon carbide (SiC), and is gallium nitride (GaN), gallium oxide (Ga 2 O 3 ), diamond, or the like. Also good.
  • Gallium nitride (GaN) has a breakdown electric field of about 3 MV / cm and a band gap width of about 3.42 eV.
  • Gallium oxide (Ga 2 O 3 ) has a breakdown electric field of about 8 MV / cm and a band gap width of about 4.8 eV.
  • Diamond has a breakdown electric field of about 8 MV / cm and a band gap width of about 5.47 eV.
  • An example of the upper switching element 11 and the lower switching element 12 is a SiC MOSFET (metal-oxide-semiconductor field-effect transistor).
  • the upper switching element 11 includes a drain terminal 11d as an example of a first upper terminal, a source terminal 11s as an example of a second upper terminal, and a gate terminal 11g as an example of an upper control terminal.
  • the lower switching element 12 includes a drain terminal 12d that is an example of a first lower terminal, a source terminal 12s that is an example of a second lower terminal, and a gate terminal 12g that is an example of a lower control terminal.
  • the number of each of the upper side switching element 11 and the lower side switching element 12 can be arbitrarily changed.
  • the number of each of the upper side switching element 11 and the lower side switching element 12 is set to have a preset on-resistance.
  • the plurality of upper switching elements 11 are connected in parallel to each other. That is, the drain terminals 11d of the plurality of upper switching elements 11 are connected to each other, the source terminals 11s of the plurality of upper switching elements 11 are connected to each other, and the gate terminals 11g of the plurality of upper switching elements 11 are connected to each other.
  • the plurality of lower switching elements 12 are connected in parallel to each other.
  • the drain terminals 12d of the plurality of lower switching elements 12 are connected to each other, the source terminals 12s of the plurality of lower switching elements 12 are connected to each other, and the gate terminals 12g of the plurality of lower switching elements 12 are connected to each other.
  • two upper switching elements 11 are provided, and two lower switching elements 12 are provided.
  • the drain terminal 11 d of the upper switching element 11 is electrically connected to the first input terminal P via the first wiring 15.
  • the power supply voltage VDD is supplied to the drain terminal 11 d of the upper switching element 11.
  • the source terminal 11 s of the upper switching element 11 is connected to the drain terminal 12 d of the lower switching element 12 through the fourth wiring 18.
  • a node N between the source terminal 11s of the upper switching element 11 and the drain terminal 12d of the lower switching element 12 in the fourth wiring 18 is electrically connected to the output terminal O via the output wiring 18A.
  • the gate terminal 11g of the upper switching element 11 is electrically connected to the first upper control terminal GU1 through the second wiring 16.
  • the first upper control terminal GU1 is electrically connected to the upper gate drive circuit 2 via the first upper wiring 4.
  • the upper gate drive circuit 2 outputs a gate drive signal for operating the upper switching element 11 to the gate terminal 11g in response to a command from a control circuit (not shown).
  • the source of the upper switching element 11 is electrically connected to the second upper control terminal GU2 via the upper sense wiring 16A.
  • the second upper control terminal GU2 is connected to the upper gate drive circuit 2 by the second upper wiring 5.
  • the source terminal 12 s of the lower switching element 12 is electrically connected to the second input terminal N via the fifth wiring 19. As a result, the source terminal 12s of the lower switching element 12 is electrically connected to the ground.
  • the gate terminal 12 g of the lower switching element 12 is electrically connected to the first lower control terminal GL 1 via the third wiring 17.
  • the first lower control terminal GL1 is electrically connected to the lower gate drive circuit 3 via the first lower wiring 6.
  • the lower gate drive circuit 3 outputs a gate drive signal for operating the lower switching element 12 to the gate terminal 12g in response to a command from a control circuit (not shown).
  • the upper gate driving circuit 2 and the lower gate driving circuit 3 control the upper switching element 11 and the lower switching element 12 so that the upper switching element 11 and the lower switching element 12 are complementarily turned on and off.
  • the source of the lower switching element 12 is electrically connected to the second lower control terminal GL2 via the lower sense wiring 17A.
  • the second lower control terminal GL2 is connected to the lower gate drive circuit 3 by the second lower wiring 7.
  • the upper gate driving circuit 2, the lower gate driving circuit 3, the first upper wiring 4, the second upper wiring 5, the first lower wiring 6, and the second lower wiring 7 are connected to the power module 1. It is provided outside. Note that at least one of the upper gate drive circuit 2 and the lower gate drive circuit 3 may be provided inside the power module 1.
  • the power module 1 may be configured by combining two upper and lower power modules.
  • the semiconductor device 10 includes an upper capacitor 13 and a lower capacitor 14. As shown in FIGS. 1 and 3, the upper capacitor 13 is provided separately from the upper switching element 11.
  • the lower capacitor 14 is provided separately from the lower switching element 12.
  • An example of the upper capacitor 13 and the lower capacitor 14 is a ceramic capacitor, a film capacitor, an antiferroelectric capacitor, or the like, but may be formed by a stray capacitance in the power module 1.
  • the capacities of the upper capacitor 13 and the lower capacitor 14 are each about several tens of pF.
  • the upper capacitor 13 is configured to increase its capacitance when the drain-source voltage Vdsu, which is the voltage between the drain terminal 11d and the source terminal 11s of the upper switching element 11, becomes a positive value. preferable.
  • the lower capacitor 14 is configured such that when the drain-source voltage Vdsl, which is a voltage between the drain terminal 12d and the source terminal 12s of the lower switching element 12, becomes a positive value, the capacitance thereof increases. It is preferable. From this viewpoint, the upper capacitor 13 and the lower capacitor 14 of the present embodiment are antiferroelectric capacitors.
  • the antiferroelectric capacitor has a characteristic that its capacity increases when a positive voltage is applied.
  • the upper capacitor 13 is provided between the drain terminal 11d and the gate terminal 11g of the upper switching element 11. More specifically, the first terminal of the upper capacitor 13 is connected to the first wiring 15 that connects the drain terminal 11 d and the first input terminal P. The second terminal of the upper capacitor 13 is connected to a second wiring 16 that connects the gate terminal 11g and the first upper control terminal GU1.
  • the lower capacitor 14 is provided between the drain terminal 12d and the gate terminal 12g of the lower switching element 12. More specifically, the first terminal of the lower capacitor 14 is connected between the drain terminal 12 d and the source terminal 11 s of the upper switching element 11. More specifically, the first terminal of the lower capacitor 14 is connected to the portion between the node N and the drain terminal 12 d of the lower switching element 12 in the fourth wiring 18. The second terminal of the lower capacitor 14 is connected to a third wiring 17 that connects the gate terminal 12g and the first lower control terminal GL1.
  • the power module 1 includes a substrate 20 on which an upper switching element 11, a lower switching element 12, an upper capacitor 13, and a lower capacitor 14 are mounted, an upper switching element 11, and a lower side.
  • the power module 1 includes, as an example of a terminal member, a first input terminal member 30 constituting the first input terminal P, a second input terminal member 31 constituting the second input terminal N, and an output terminal constituting the output terminal O.
  • the substrate 20 has a flat ceramic substrate 21 which is an example of a support substrate. On the surface side of the ceramic substrate 21, there are an output wiring portion 22, a first input wiring portion 23 that is a positive side, a second input wiring portion 24 that is a negative side, a first upper control wiring portion 25, and a second upper control wiring portion. 26, a first lower control wiring portion 27, and a second lower control wiring portion 28 are provided. Each of the wiring portions 22 to 28 is made of copper (Cu).
  • the vertical direction of the substrate 20 is defined as “first direction X”
  • the horizontal direction of the substrate 20 is defined as “second direction Y”.
  • the second direction Y is a direction orthogonal to the first direction X in the plan view of the power module 1.
  • the output wiring portion 22 is provided at the center of the ceramic substrate 21 in the second direction Y.
  • the output wiring portion 22 is formed in a substantially L shape in plan view.
  • the output wiring portion 22 includes a first portion 22a extending in the first direction X and a second portion 22b extending in the second direction Y.
  • the second portion 22b is provided at an end portion in the first direction X of the first portion 22a.
  • the width dimension of the first portion 22a (the length of the first portion 22a in the second direction Y) is larger than the width dimension of the second portion 22b (the length of the second portion 22b in the first direction X).
  • the first portion 22 a is located in the center of the ceramic substrate 21 in the second direction Y.
  • the second portion 22b is located at the end of the ceramic substrate 21 in the first direction X, and extends along the second direction Y from the first portion 22a toward the side where the upper control terminal members 33 and 34 are located. Yes.
  • An output terminal member 32 is connected to the second portion 22b. The output terminal member 32 is located in the center of the ceramic substrate 21 in the second direction Y.
  • the first input wiring portion 23 is provided so as to be adjacent to the output wiring portion 22.
  • the first input wiring portion 23 is formed in a substantially L shape in plan view.
  • the first input wiring portion 23 includes a first portion 23 a extending in the first direction X and a second portion 23 b extending in the second direction Y.
  • the first portion 23a is adjacent to the first portion 22a of the output wiring portion 22 on the side where the upper control terminal members 33 and 34 are located in the second direction Y with a gap. Is arranged.
  • the end portion of the first portion 23a on the output terminal member 32 side is located in the first direction X so as to be adjacent to the second portion 22b of the output wiring portion 22 with a gap.
  • the second portion 23b is provided at an end portion in the first direction X of the first portion 23a.
  • the second portion 23 b covers a part of the end portion of the first portion 22 a of the output wiring portion 22 opposite to the side where the output terminal member 32 is disposed from the first direction X.
  • the first input terminal member 30 is connected to the second portion 23b.
  • the width dimension of the first portion 23a (the length of the first portion 23a in the second direction Y) is larger than the width dimension of the second portion 23b (the length of the second portion 23b in the first direction X).
  • the width dimension of the first portion 23 a is smaller than the width dimension of the first portion 22 a of the output wiring portion 22.
  • the second input wiring portion 24 is provided so as to be adjacent to the output wiring portion 22.
  • the second input wiring portion 24 is formed in a substantially T shape in plan view.
  • the second input wiring portion 24 includes a first portion 24 a extending in the first direction X and a second portion 24 b extending in the second direction Y.
  • the first portion 24a is adjacent to the first portion 22a with a gap in the second direction Y on the side where the lower control terminal members 35 and 36 are located with respect to the first portion 22a of the output wiring portion 22. Is arranged.
  • the first portion 22 a of the output wiring portion 22 is sandwiched between the first portion 23 a of the first input wiring portion 23 and the first portion 24 a of the second input wiring portion 24.
  • the second portion 24b is provided at an end portion in the first direction X of the first portion 24a.
  • the second portion 24b protrudes from both sides of the first portion 24a in the second direction Y.
  • the width dimension of the first portion 24a (the length of the first portion 24a in the second direction Y) is larger than the width dimension of the second portion 24b (the length of the second portion 24b in the first direction X).
  • the width dimension of the first part 24 a is smaller than the width dimension of the first part 22 a of the output wiring part 22 and the width dimension of the first part 23 a of the first input wiring part 23.
  • the length of the first portion 24a in the first direction X is the length of the first portion 22a of the output wiring portion 22 in the first direction X and the length of the first portion 23a of the first input wiring portion 23 in the first direction X. Longer than that.
  • the position of the second portion 24 b in the first direction X is equal to the position of the second portion 23 b of the first input wiring portion 23 in the first direction X.
  • the portion of the second portion 24b that protrudes closer to the first input wiring portion 23 than the first portion 24a is the end of the output wiring portion 22 opposite to the side where the output terminal member 32 is disposed. Is covered from the first direction X.
  • the first upper control wiring portion 25 is provided at the end of the ceramic substrate 21 on the side where the upper control terminal members 33 and 34 are disposed.
  • the first upper control wiring portion 25 is adjacent to the first portion 23 a in the second direction Y on the side where the upper control terminal members 33 and 34 are disposed with respect to the first portion 23 a of the first input wiring portion 23. It is provided as follows.
  • the first upper control wiring portion 25 includes a first portion 25a extending in the first direction X, a second portion 25b extending in the second direction Y, and a bent portion 25c that connects the first portion 25a and the second portion 25b. .
  • a concave portion 25d that is recessed toward the first input wiring portion 23 in the second direction Y is formed at the end of the first portion 25a on the bent portion 25c side. That is, the width dimension (the length of the first part 25a in the second direction Y) of the first part 25a where the recess 25d is formed is equal to the width dimension of the other part of the first part 25a (the first dimension in the second direction Y). Smaller than the length of one portion 25a).
  • the length of the first portion 25 a in the first direction X is shorter than the length of the first portion 23 a of the first input wiring portion 23 in the first direction X.
  • the first upper control terminal member 33 is connected to the tip of the second portion 25b. The first upper control terminal member 33 extends in the second direction Y.
  • the second upper control wiring portion 26 is provided at the end of the ceramic substrate 21 on the side where the upper control terminal members 33 and 34 are disposed.
  • the second upper control wiring portion 26 is adjacent to the first upper control wiring portion 25 in the second direction Y on the side where the upper control terminal members 33 and 34 are disposed with respect to the first upper control wiring portion 25. Is provided.
  • a connection portion 26 a extending toward the concave portion 25 d is provided at a portion facing the concave portion 25 d of the first upper control wiring portion 25 in the second direction Y.
  • the connection portion 26 a is covered with the second portion 25 b of the first upper control wiring portion 25 in the first direction X.
  • a second upper control terminal member 34 is connected to the connection portion 26a.
  • the second upper control terminal member 34 extends in the second direction Y.
  • the first lower control wiring portion 27 is provided at an end portion of the ceramic substrate 21 on the side where the lower control terminal members 35 and 36 are disposed.
  • the first lower control wiring portion 27 is arranged on the side where the lower control terminal members 35 and 36 are disposed with respect to the first portion 24a of the second input wiring portion 24 in the second direction Y. Adjacent to each other.
  • the first lower control wiring portion 27 includes a first portion 27a extending in the first direction X, a second portion 27b extending in the second direction Y, and a bent portion 27c connecting the first portion 27a and the second portion 27b. Have.
  • a concave portion 27d that is recessed toward the second input wiring portion 24 in the second direction Y is formed at the end of the first portion 27a on the bent portion 27c side.
  • the width dimension of the portion where the recess 27d is formed in the first portion 27a is the width dimension of the other portion of the first portion 27a (the second dimension in the second direction Y). Smaller than the length of one portion 27a).
  • the length of the first portion 27a in the first direction X is the length of the first portion 24a of the second input wiring portion 24 in the first direction X and the length of the first portion 22a of the output wiring portion 22 in the first direction X. Shorter than that.
  • a first lower control terminal member 35 is connected to the tip of the second portion 27b. The first lower control terminal member 35 extends in the second direction Y.
  • the second lower control wiring portion 28 is provided at the end of the ceramic substrate 21 on the side where the lower control terminal members 35 and 36 are disposed.
  • the second lower control wiring portion 28 is connected to the first lower control wiring portion 27 in the second direction Y on the side where the lower control terminal members 35 and 36 are disposed with respect to the first lower control wiring portion 27.
  • a connection portion 28a extending toward the concave portion 27d is provided at a portion facing the concave portion 27d of the first lower control wiring portion 27 in the second direction Y.
  • the connection portion 28 a is covered with the second portion 27 b of the first lower control wiring portion 27 in the first direction X.
  • a second lower control terminal member 36 is connected to the connection portion 28a.
  • the second lower control terminal member 36 extends in the second direction Y.
  • An upper island portion 37 and a lower island portion 38 are provided on the surface side of the ceramic substrate 21.
  • Each shape of the upper island part 37 and the lower island part 38 is a rectangle whose first direction X is the longitudinal direction.
  • the upper island part 37 and the lower island part 38 are made of, for example, copper (Cu).
  • the upper island portion 37 is provided at the end of the ceramic substrate 21 on the side where the upper control terminal members 33 and 34 are disposed.
  • the upper island portion 37 is provided closer to the first input terminal member 30 than the upper control wiring portions 25 and 26 in the first direction X. More specifically, the upper island portion 37 is adjacent to the second portion 25b and the bent portion 25c of the first upper control wiring portion 25 with a gap in the first direction X, and the first input wiring portion 23 in the second direction Y.
  • the first portion 23a is adjacent to the first portion 23a with a gap.
  • the upper island part 37 and the first input wiring part 23 are electrically connected by one or a plurality of upper connection wires 39U.
  • the upper island portion 37 and the first input wiring portion 23 are electrically connected by the two upper connection wires 39U.
  • the upper connection wire 39U is made of, for example, aluminum (Al).
  • the wire diameter of the upper connection wire 39U is preferably larger than the wire diameter of the upper control wire 45 (lower control wire 47), for example, the wire diameter of the upper power wire (lower power wire 46). equal.
  • the lower island 38 is provided at the end of the ceramic substrate 21 on the side where the lower control terminal members 35 and 36 are disposed.
  • the lower island portion 38 is provided closer to the output terminal member 32 than the lower control wiring portions 27 and 28 in the first direction X.
  • the lower island portion 38 is adjacent to the second portion 27b and the bent portion 27c of the first lower control wiring portion 27 with a gap in the first direction X, and the second input wiring in the second direction Y. It is provided adjacent to the first portion 24a of the portion 24 with a gap.
  • the lower island portion 38 and the output wiring portion 22 are electrically connected by one or a plurality of lower connection wires 39L. In the present embodiment, the lower island portion 38 and the output wiring portion 22 are electrically connected by the two lower connection wires 39L.
  • the lower connection wire 39L is provided so as to straddle the first portion 24a of the second input wiring portion 24 in the second direction Y.
  • the lower connection wire 39L is made of, for example, aluminum (Al).
  • the diameter of the lower connection wire 39L is preferably larger than the diameter of the upper control wire 45 (lower control wire 47).
  • the wire of the upper power wire 44 (lower power wire 46) Equal to the diameter.
  • Each of the two upper switching elements 11 is formed in a chip shape and mounted on the first portion 23a of the first input wiring portion 23.
  • the two upper switching elements 11 are positioned along the first direction X with a gap therebetween. That is, the two upper switching elements 11 are mounted on the first input wiring portion 23 so as to be separated from each other in the first direction X.
  • Each upper switching element 11 is located at the center in the second direction Y of the first portion 23 a of the first input wiring portion 23. Further, each upper switching element 11 is located on the output terminal member 32 side with respect to each upper control terminal member 33, 34 in the first direction X. More specifically, each upper switching element 11 is located on the output terminal member 32 side with respect to the recess 25d of the first upper control wiring portion 25 in the first direction X.
  • Each upper switching element 11 constitutes a drain electrode (not shown) constituting a first upper terminal (drain terminal), a source electrode 41 constituting a second upper terminal (source terminal), and an upper control terminal (gate terminal).
  • a gate electrode 42 (see FIG. 5A).
  • the drain electrode is provided on the back surface of the upper switching element 11 that is mounted on the first input wiring portion 23.
  • the source electrode 41 and the gate electrode 42 are provided on the surface opposite to the back surface of the upper switching element 11.
  • a guard ring 43 is provided on the outer peripheral portion of the surface of the upper switching element 11.
  • the source electrode 41 and the gate electrode 42 are provided inside the guard ring 43.
  • the source electrode 41 occupies most of the area in the guard ring 43.
  • the source electrode 41 is separated into two electrodes.
  • the source electrode 41 has a recess 41 a that is recessed so as to be separated from the guard ring 43.
  • a gate electrode 42 is provided in a region surrounded by the recess 41 a and the guard ring
  • the source electrode 41 (see FIG. 5A) of each upper switching element 11 is a first portion of the output wiring portion 22 by a plurality of upper power wires 44 as an example of the upper power connection member. 22a is electrically connected.
  • the source electrode 41 of the upper switching element 11 and the output wiring portion 22 are electrically connected by the four upper power wires 44.
  • the upper power wire 44 is made of, for example, aluminum (Al).
  • the source electrode 41 of each upper switching element 11 is electrically connected to the second upper control wiring portion 26 by one or a plurality of upper control wires 45 as an example of an upper control connecting member.
  • the upper control wire 45 is provided so as to straddle the first portion 25a of the first upper control wiring portion 25 in the second direction Y.
  • the upper control wire 45 is made of, for example, aluminum (Al).
  • the wire diameter of the upper power wire 44 is larger than the wire diameter of the upper control wire 45.
  • An example of the wire diameter of the upper power wire 44 is ⁇ 400 ⁇ m, and an example of the wire diameter of the upper control wire 45 is ⁇ 150 ⁇ m.
  • the gate electrode 42 of each upper switching element 11 is electrically connected to the first portion 25 a of the first upper control wiring portion 25 by one or a plurality of upper control wires 45.
  • the upper power connecting member may be, for example, a CIC (Cu / Inver / Cu) lead frame.
  • Each of the two lower switching elements 12 is formed in a chip shape and mounted on the first portion 22a of the output wiring portion 22.
  • the two lower switching elements 12 are positioned along the first direction X with a gap therebetween. That is, the two lower switching elements 12 are mounted on the output wiring portion 22 so as to be separated from each other in the first direction X.
  • the two lower switching elements 12 are mounted so as to be in the same position as the two upper switching elements 11 in the first direction X, respectively.
  • Each lower switching element 12 is located on the second input wiring portion 24 side in the first portion 22a of the output wiring portion 22 in the second direction Y. Thereby, in the 1st part 22a of the output wiring part 22, the area
  • each lower switching element 12 has the same structure as the upper switching element 11. That is, each lower switching element 12 includes a drain electrode (not shown), a source electrode 41, a gate electrode 42, and a guard ring 43.
  • the source electrode 41 of each lower switching element 12 is electrically connected to the first portion 24a of the second input wiring portion 24 by a plurality of lower power wires 46 as an example of a lower power connection member. Connected.
  • the source electrode 41 of the lower switching element 12 and the second input wiring portion 24 are electrically connected by four lower power wires 46.
  • the lower power wire 46 is made of, for example, aluminum (Al).
  • the diameter of the lower power wire 46 is equal to the diameter of the upper power wire 44.
  • the source electrode 41 of each lower switching element 12 is electrically connected to the second lower control wiring portion 28 by one or more lower control wires 47 as an example of a lower control connection member. Yes.
  • the lower control wire 47 is made of, for example, aluminum (Al).
  • the wire diameter of the lower control wire 47 is equal to the wire diameter of the upper control wire 45.
  • the lower control wire 47 connected to the source electrode 41 of each lower switching element 12 is a second portion of the first portion 24a of the second input wiring portion 24 and the first portion 27a of the first lower control wiring portion 27. It is provided so as to straddle the direction Y.
  • the gate electrode 42 of each lower switching element 12 is electrically connected to the first portion 27 a of the first lower control wiring portion 27 by one or a plurality of lower control wires 47.
  • the lower control wire 47 connected to the gate electrode 42 is provided so as to straddle the first portion 24 a of the second input wiring portion 24.
  • the lower power connection member may be, for example, a CIC (Cu / Inver / Cu) lead frame.
  • the upper capacitor 13 is mounted on the bent portion 25 c and the upper island portion 37 of the first upper control wiring portion 25. Specifically, the first terminal of the upper capacitor 13 is mounted on the bent portion 25 c of the first upper control wiring portion 25, and the second terminal of the upper capacitor 13 is mounted on the upper island portion 37. As shown in FIG. 3, the second terminal of the upper capacitor 13 is located at the end portion of the first input wiring portion 23 on the first portion 23 a side in the upper island portion 37. Thus, the upper capacitor 13 electrically connects the common drain terminal 11 d (drain) of the plurality of upper switching elements 11 and the common gate terminal 11 g (gate) of the plurality of upper switching elements 11. .
  • the lower capacitor 14 is mounted on the bent portion 27 c and the lower island portion 38 of the first lower control wiring portion 27. More specifically, the first terminal of the lower capacitor 14 is mounted on the bent portion 27 c of the first lower control wiring portion 27, and the second terminal of the lower capacitor 14 is mounted on the lower island portion 38. As shown in FIG. 3, the second terminal of the lower capacitor 14 is located at the end of the second input wiring portion 24 on the first portion 24 a side in the lower island portion 38.
  • the lower capacitor 14 electrically connects the common drain terminal 12d (drain) of the plurality of lower switching elements 12 and the common gate terminal 12g (gate) of the plurality of lower switching elements 12. doing.
  • a heat radiating plate 29 exposed from the sealing resin 40 is provided on the back side of the ceramic substrate 21.
  • the heat sink 29 is made of copper (Cu).
  • the thickness of the heat radiating plate 29 is thicker than the thickness of the ceramic substrate 21.
  • the heat radiating plate 29 is formed to have a shape similar to the shape of the ceramic substrate 21.
  • the outer peripheral edge of the heat dissipation plate 29 is located inside the outer peripheral edge of the ceramic substrate 21.
  • FIGS. 5 and 6 show an example of the structure of the upper switching element 11.
  • the upper switching element 11 and the lower switching element 12 have the same structure. Therefore, it can be said that FIGS. 5 and 6 show an example of the structure of the lower switching element 12.
  • the structure of the upper switching element 11 will be described, and the description of the structure of the lower switching element 12 will be omitted.
  • the structure of the upper side switching element 11 and the lower side switching element 12 is not restricted to the structure shown in FIG.5 and FIG.6, A various change is possible.
  • the upper switching element 11 is a planar gate type VDMOSFET (Vertical implanted MOSFET) using silicon carbide (SiC), and has a square chip shape in plan view as shown in FIG.
  • VDMOSFET Vertical implanted MOSFET
  • SiC silicon carbide
  • an n + -type SiC substrate 50 is included.
  • the SiC substrate 50 functions as the drain of the upper switching element 11, the front surface 50 ⁇ / b> A (upper surface) is a silicon surface (Si surface), and the rear surface 50 ⁇ / b> B (lower surface) is a carbon surface (C surface). is there.
  • an epitaxial layer 51 made of n ⁇ -type SiC having a lower concentration than the SiC substrate 50 is laminated.
  • the epitaxial layer 51 as a semiconductor layer is grown with the Si surface as the main growth surface. Therefore, the surface 51A of the epitaxial layer 51 formed by epitaxial growth is a Si surface, like the surface 50A of the SiC substrate 50.
  • the upper switching element 11 is formed with an active region 52 that is disposed in the center of the epitaxial layer 51 (see FIG. 6) in a plan view and functions as a field effect transistor. .
  • a plurality of guard rings 43 are formed so as to surround the active region 52 and spaced from the active region 52. In the present embodiment, two guard rings 43 are formed.
  • the guard ring 43 is a p ⁇ type low concentration region formed by implanting p type impurities into the epitaxial layer 51.
  • each body region 53 is, for example, a square in plan view.
  • the p-type impurity may be, for example, aluminum (Al).
  • the region on the SiC substrate 50 side (C-plane side) with respect to the body region 53 in the epitaxial layer 51 is an n ⁇ type drift region 54 that is maintained as it is after epitaxial growth.
  • a p + -type body contact region 55 is formed at the center of the surface layer portion of each body region 53, and an n + -type source region 56 is formed so as to surround the body contact region 55.
  • the shape of the body contact region 55 is, for example, a square in plan view.
  • the shape of the source region 56 is, for example, a square ring in plan view.
  • An example of the n-type impurity concentration is phosphorus (P).
  • regions between the body regions 53 arranged in a matrix at a constant pitch are in a lattice shape having a certain width.
  • a grid-like gate insulating film 58 (not shown in FIG. 5B) is formed on the inter-body region 57 along the inter-body region 57.
  • the gate insulating film 58 straddles between adjacent body regions 53 and covers a portion of the body region 53 surrounding the source region 56 (periphery of the body region 53) and the outer periphery of the source region 56.
  • the gate insulating film 58 is made of an oxide film containing nitrogen (N), for example, a silicon nitride oxide film formed by thermal oxidation using a gas containing nitrogen and oxygen.
  • the gate insulating film 58 includes a first portion 58 a in contact with the epitaxial layer 51 outside the body region 53, a second portion 58 b in contact with the body region 53, and a third portion 58 c in contact with the source region 56.
  • the film thickness T3 of the third portion 58c is larger than the film thickness T1 of the first portion 58a and the film thickness T2 of the second portion 58b.
  • the lower interface (interface with the source region 56) of the third portion 58c includes the lower interface (interface with the epitaxial layer 51) of the first portion 58a and the lower interface (body region) of the second portion 58b.
  • the upper interface (interface with the gate electrode 42) of the third portion 58c is higher than the upper interface (interface with the gate electrode 42) of the first portion 58a and the upper interface (interface with the gate electrode 42) of the second portion 58b. Is on the upper side, that is, on the gate electrode 42 side, and is located farther from the surface 51A of the epitaxial layer 51.
  • a gate electrode 42 is formed on the gate insulating film 58.
  • the gate electrode 42 is formed in a lattice shape along the lattice-shaped gate insulating film 58, and faces the peripheral portion of each body region 53 with the gate insulating film 58 interposed therebetween. More specifically, the gate electrode 42 faces a region straddling the epitaxial layer 51, the body region 53, and the source region 56 outside the body region 53 with the gate insulating film 58 interposed therebetween. Therefore, the gate electrode 42 overlaps the source region 56 in plan view. For example, the gate electrode 42 slightly protrudes from the boundary line between the body region 53 and the source region 56 toward the source region 56 in plan view.
  • the gate electrode 42 can be reliably made to oppose the body region 53 between the source region 56 and the epitaxial layer 51, the formation of the channel in the body region 53 can be reliably controlled.
  • the gate electrode 42 is made of, for example, polysilicon.
  • the gate electrode 42 has a low resistance by, for example, introducing a p-type impurity at a high concentration.
  • a boundary between unit cells is set in the center in the width direction of the inter-body region 57.
  • each unit cell by controlling the voltage applied to the gate electrode 42 (for example, by applying a voltage of 6 V or more), an annular channel is formed in the peripheral portion of the body region 53 of each unit cell. Through this annular channel, a drain current that flows to the surface 51 A side of the epitaxial layer 51 along the four side surfaces of each body region 53 in the drift region 54 can flow to the source region 56.
  • the channel length L is defined by the width of the body region 53 immediately below the gate electrode 42.
  • a contact hole 60 is formed in the interlayer insulating film 59. In the contact hole 60, the central portion of the source region 56 and the entire body contact region 55 are exposed.
  • a source electrode 41 is formed on the epitaxial layer 51.
  • the source electrode 41 is in contact with each other through each contact hole 60. That is, the source electrode 41 is a common wiring for all unit cells.
  • An interlayer insulating film (not shown) is formed on the source electrode 41.
  • the source electrode 41 forms a source electrode pad by forming a region excluding the interlayer insulating film, that is, a region where the source electrode 41 is exposed.
  • the source electrode 41 has a structure in which a Ti / TiN layer 61 and an Al layer 62 are laminated in order from the contact side with the epitaxial layer 51.
  • the Ti / TiN layer 61 is a laminated film having a Ti layer as an adhesion layer on the epitaxial layer 51 side and a TiN layer as a barrier layer laminated on the Ti layer.
  • the barrier layer suppresses diffusion of constituent atoms (Al atoms) of the Al layer 62 toward the epitaxial layer 51 side.
  • a drain electrode 48 is formed on the back surface 50B of the SiC substrate 50 so as to cover the entire area.
  • the drain electrode 48 is a common electrode for all unit cells.
  • As the drain electrode 48 for example, a laminated structure (Ti / Ni / Au / Ag) in which titanium (Ti), nickel (Ni), gold (Au), and silver (Ag) are laminated in this order from the SiC substrate 50 side is applied. can do.
  • FIG. 7 shows a circuit configuration of a power module of a comparative example.
  • the case where the upper switching element 11 is turned off and the lower switching element 12 is turned on and off is shown.
  • the upper capacitor 13 and the lower capacitor 14 are omitted from the circuit configuration of the power module 1 of the present embodiment shown in FIG. 1, and the description of the body diodes 11a and 12a is omitted.
  • the positive terminal of the power source ES is connected to the drain terminal 11 d of the upper switching element 11, and the negative terminal of the power source ES is connected to the source terminal 12 s of the lower switching element 12.
  • it has the wiring 9 which connects the drain terminal 11d of the upper side switching element 11, and the source terminal 11s.
  • the wiring 9 has an inductor load 9a.
  • the second connection wiring CP2 having the parasitic inductance Lgs based on the part 26 is short-circuited.
  • a gate terminal 12 g of the lower switching element 12 is connected to the lower gate drive circuit 3.
  • a gate resistor 8 is provided between the gate terminal 12 g and the lower gate drive circuit 3.
  • the upper switching element 11 and the lower switching element 12 having such a configuration each have a high dielectric breakdown electric field by using SiC MOSFETs. Therefore, a low on-resistance can be realized by reducing the thickness and concentration of the drift region 54 of each switching element 11 and 12.
  • the gate-drain capacitance Cgd is unlikely to decrease.
  • the value of Cgs / Cgd tends to be small.
  • FIGS. 9 and 10 are circuit diagrams based on FIGS. 7 and 8, and the change in the drain-source voltage Vdsl of the lower switching element 12 when the state of the lower switching element 12 is changed, and the upper switching element.
  • 11 is a schematic circuit diagram showing changes in the drain-source voltage Vdsu, the drain-gate voltage Vdgu, and the gate-source voltage Vgsu.
  • the drain-source voltage Vdsl of the lower switching element 12 decreases and the upper switching element 11 decreases as shown in FIG.
  • the drain-source voltage Vdsu and the drain-gate voltage Vdgu increase.
  • the gate and source of the upper switching element 11 are short-circuited by the connection wirings CP1 and CP2, and therefore the gate-source voltage Vgsu does not change.
  • the inductance component (Lgp + Lgs) and the parasitic gate resistance Rgp exist between the gate and source of the upper switching element 11, voltage is instantaneously generated in the gate-source capacitance Cgs.
  • a countermeasure for applying a negative bias to the gate of the upper switching element 11 is known. That is, the difference between the gate-source voltage Vgsu and the gate threshold voltage is increased by maintaining the gate-source voltage Vgsu in advance on the negative side. This makes it difficult to exceed the gate threshold voltage even if a positive surge voltage is applied to the gate.
  • the switching elements 11 and 12 have a negative absolute maximum rating value of the gate-source voltage Vgs smaller than a positive absolute maximum rating value of the gate-source voltage Vgs due to the characteristics of the SiC MOSFET.
  • the negative absolute maximum rating value of the gate-source voltage Vgs of each switching element 11, 12 is ⁇ 10V
  • the positive absolute maximum rating value of the gate-source voltage Vgs is 26V. Therefore, when a gate negative bias is applied, the difference between the negative absolute maximum rating value of the gate-source voltage Vgs is reduced, and the allowable negative-side range of the gate-source voltage Vgs is reduced.
  • the drain-source voltage Vdsl of the lower switching element 12 increases and the drain-source of the upper switching element 11 increases as shown in FIG.
  • the inter-voltage Vdsu and the drain-gate voltage Vdgu are lowered.
  • a voltage is instantaneously generated in the gate-source capacitance Cgs. That is, a negative surge voltage is instantaneously generated between the gate and the source.
  • the gate-source voltage Vgsu rapidly decreases due to the change dVds / dt of the drain-source voltage Vds, which may result in lowering the negative absolute maximum rating value.
  • the difference between the gate-source voltage Vgsu and the negative absolute maximum rating value becomes small.
  • the inter-voltage Vgsu is likely to fall below the negative absolute maximum rating value.
  • FIG. 11 shows the drain-source voltage Vdsu, the gate-source voltage Vgsu, and the drain current Idu of the upper switching element 11 when the lower switching element 12 in the power module of the comparative example is changed from the on state to the off state.
  • the transition and the transition of the drain-source voltage Vdsl of the lower switching element 12 are shown.
  • the gate-source voltage Vgsu which is the divided voltage of the gate-source capacitance Cgs, becomes the largest on the negative side at time t1 when the drain-source voltage Vdsu of the upper switching element 11 decreases most. .
  • the gate-source voltage Vgsu is greatest on the negative side when the drain-source voltage Vdsl of the lower switching element 12 is highest.
  • the partial pressure of the gate-source capacitance Cgs is determined by the inverse ratio of Cgs / Cgd. That is, the partial pressure of the gate-source capacitance Cgs increases as Cgs / Cgd decreases. In other words, the partial pressure of the gate-source capacitance Cgs decreases as Cgs / Cgd increases.
  • the relationship between the gate-source capacitance Cgs and the gate-drain capacitance Cgd and the drain-source voltage Vdsu is as shown in the graph of FIG. . More specifically, the gate-source capacitance Cgs does not change substantially even when the drain-source voltage Vdsu changes.
  • the gate-drain capacitance Cgd tends to decrease as the drain-source voltage Vdsu increases. For this reason, Cgs / Cgd decreases in a region where the drain-source voltage Vdsu is relatively low, and Cgs / Cgd increases in a region where the drain-source voltage Vdsu is relatively high. Cgs / Cgd increases as the drain-source voltage Vdsu increases.
  • the gate-source voltage Vgsu of the upper switching element 11 instantaneously changes as the drain-source voltage Vdsu of the upper switching element 11 changes, it is necessary to reduce the rate of change of the drain-source voltage Vdsu. is there. Further, since the drain-source voltage Vdsu of the upper switching element 11 changes with the drain-source voltage Vdsl of the lower switching element 12, the surge voltage of the gate-source voltage Vgsu of the upper switching element 11 is reduced. For this purpose, the rate of change of the drain-source voltage Vdsl of the lower switching element 12 may be reduced. The rate of change of the drain-source voltage Vdsl of the lower switching element 12 is largely determined by the gate-drain capacitance Cgd. More specifically, the rate of change of the drain-source voltage Vdsl decreases as the gate-drain capacitance Cgd increases.
  • the upper capacitor 13 electrically connected to the gate terminal 11g and the drain terminal 11d of the upper switching element 11 and the gate terminal 12g and the drain terminal 12d of the lower switching element 12 are electrically connected.
  • the gate current charges the lower capacitor 14 and thereby the rate of change of the drain-source voltage Vdsl is slowed. Accordingly, the changing speed of the drain-source voltage Vdsu of the upper switching element 11 is decreased. Accordingly, since the change in the gate-source voltage Vgsu of the upper switching element 11 is suppressed, the occurrence of self turn-on can be suppressed. For example, when the lower switching element 12 is changed from the on state to the off state, the change rate of the drain-source voltage Vdsl of the lower switching element 12 is slowed by discharging the lower capacitor 14 to the gate terminal 12g. .
  • the upper capacitor 13 is also connected to the upper switching element 11 on the assumption that the upper switching element 11 is switched between the on state and the off state.
  • the upper capacitor 13 is a parasitic gate resistance of the upper switching element 11. Since it is connected to the outside of Rgp, the effect of reducing Cgs / Cgd with respect to the instantaneous behavior at the time of switching of the lower switching element 12 is small, and the increase in the partial pressure to the gate-source capacitance Cgs is suppressed. Therefore, the surge voltage of the gate-source voltage Vgsu of the upper switching element 11 can be effectively suppressed.
  • the upper capacitor 13 and the lower capacitor 14 have a relationship between the inter-terminal voltage and the capacitance as shown in FIG. More specifically, the capacities of the upper capacitor 13 and the lower capacitor 14 increase as the voltage between the terminals of the upper capacitor 13 and the lower capacitor 14 increases.
  • the capacitance of the upper capacitor 13 and the lower capacitor 14 in the region where the inter-terminal voltage is high is equivalent to the gate-drain capacitance Cgd in the region where the drain-source voltage Vdsu is high.
  • the drain-source voltage Vdsl of the lower switching element 12 is increased, so that the voltage between the terminals of the lower capacitor 14 is increased. Get higher.
  • the rate of change of the drain-source voltage Vdsl of the lower switching element 12 is slower.
  • the change rate of the drain-source voltage Vdsu of the upper switching element 11 becomes slower, so that the change of the gate-source voltage Vgsu is further suppressed.
  • the drain-source voltage Vdsu of the upper switching element 11 is lowered, whereby the voltage between the terminals of the upper capacitor 13 is lowered and the upper capacitor 13 is lowered.
  • the parasitic gate resistance Rgp since the upper capacitor 13 is connected to the outside of the parasitic gate resistance Rgp of the upper switching element 11, Cgs / Cgd is reduced with respect to the instantaneous behavior during switching of the lower switching element 12.
  • the parasitic gate resistance Rgp is extremely small, it is not completely ineffective. Therefore, if the capacitance of the upper capacitor 13 when a low voltage is applied is large, the drain-source voltage of the upper switching element 11 is large.
  • FIGS. 7 shows a schematic circuit configuration of a power module of a comparative example
  • FIG. 15 shows a schematic circuit configuration when external connection similar to that of FIG. 7 is performed in the power module 1 of the present embodiment.
  • the circuit configuration of FIG. 15 has wiring 9 that connects between the positive terminal of the power source ES and the drain of the upper switching element 11 and between the source of the upper switching element 11 and the drain of the lower switching element 12.
  • the wiring 9 has an inductor load 9a.
  • the switching speed of the lower switching element 12 (the changing speed of the drain-source voltage Vdsl) is decreased, thereby causing the negative side. While the absolute value of the surge voltage decreases, the switching loss increases rapidly by increasing the gate resistance 8.
  • simulation was performed when the capacities of the upper capacitor 13 and the lower capacitor 14 were changed to 50 pF, 100 pF, and 150 pF.
  • the upper side capacitor 13 and the lower side capacitor 14 make the absolute value of the negative surge voltage smaller than the reference condition.
  • the capacities of the upper capacitor 13 and the lower capacitor 14 increase, the absolute value of the negative surge voltage decreases.
  • the switching loss increases as the capacities of the upper capacitor 13 and the lower capacitor 14 increase.
  • the switching loss decreases as compared with the case where the gate resistance 8 is increased as in the power module of the comparative example.
  • the power module 1 is electrically connected to the upper capacitor 13 electrically connected to the drain terminal 11d and the gate terminal 11g of the upper switching element 11, and to the drain terminal 12d and the gate terminal 12g of the lower switching element 12.
  • a lower capacitor 14 connected to.
  • the lower capacitor 14 slows the rate of change of the drain-source voltage Vdsl of the lower switching element 12.
  • the rate of change of the drain-source voltage Vdsu of the upper switching element 11 is reduced, and therefore the rate of change of the gate-source voltage Vgsu of the upper switching element 11 is reduced.
  • the upper capacitor 13 is configured such that the capacitance increases when the drain-source voltage Vdsu of the upper switching element 11 is a positive value.
  • the lower capacitor 14 is configured such that the capacitance increases when the drain-source voltage Vdsl of the lower switching element 12 is a positive value. According to this configuration, the gate-drain capacitance Cgd can be further increased in the region where the drain-source voltage Vds is high, and fluctuations in the gate-source voltage Vgs can be suitably suppressed.
  • a plurality (two) of the upper switching elements 11 are connected in parallel to each other, and a plurality (two) of the lower switching elements 12 are connected in parallel to each other.
  • the on resistance of the plurality of upper switching elements 11 and the on resistance of the plurality of lower switching elements 12 are reduced. Therefore, the conduction loss of the power module 1 can be reduced.
  • the power module 1 of the present embodiment is a sealing resin that seals the upper switching element 11, the lower switching element 12, the upper capacitor 13, and the lower capacitor 14 mounted on the substrate 20. 40. Since the creeping discharge can be suppressed by the sealing resin 40, the breakdown voltage and the insulation distance of the upper capacitor 13 and the lower capacitor 14 can be ensured.
  • the first input wiring portion 23 is disposed on one side of the output wiring portion 22, and the second input wiring portion 24 is disposed on the other side of the output wiring portion 22.
  • the upper switching element 11 is mounted on the first input wiring portion 23, and the lower switching element 12 is mounted on the output wiring portion 22. According to this configuration, the length of the upper power wire 44 connecting the source electrode 41 of the upper switching element 11 and the output wiring portion 22 can be shortened, and the source electrode 41 and the second input of the lower switching element 12 can be reduced.
  • the length of the lower power wire 46 connecting the wiring portion 24 can be shortened.
  • the upper capacitor 13 is electrically connected to the upper island portion 37, and the upper island portion 37 is electrically connected to the first input wiring portion 23 by the upper connection wire 39U. Accordingly, the upper capacitor 13 can be connected to the bent portion 25c of the first upper control wiring portion 25 in a state where the arrangement direction of the first terminal and the second terminal of the upper capacitor 13 is the first direction X. . Therefore, in the range from the portion where the upper control wire 45 connected to the gate electrode 42 of the upper switching element 11 is connected in the first upper control wiring portion 25 to the portion where the first upper control terminal member 33 is connected, The upper capacitor 13 can be connected at a portion other than the recess 25 d of the first upper control wiring portion 25.
  • the lower capacitor 14 is electrically connected to the lower island portion 38, and the lower island portion 38 is electrically connected to the output wiring portion 22 by the lower connection wire 39L. Accordingly, the lower capacitor 14 is connected to the bent portion 27c of the first lower control wiring portion 27 in a state where the arrangement direction of the first terminal and the second terminal of the lower capacitor 14 is the first direction X. be able to. Therefore, from the portion where the lower control wire 47 connected to the gate electrode 42 of the lower switching element 12 in the first lower control wiring portion 27 is connected to the portion where the first lower control terminal member 35 is connected. In this range, the lower capacitor 14 can be connected at a portion other than the concave portion 27d of the first lower control wiring portion 27.
  • the lower island portion 38 is electrically connected to the output wiring portion 22 by the lower connection wire 39L, another member (for example, a second member) is interposed between the lower island portion 38 and the output wiring portion 22. Even if the input wiring portion 24) exists, it can be electrically connected across other members.
  • the lower switching element 12 is arranged near the second input wiring portion 24 in the second direction Y in the first portion 22 a of the output wiring portion 22. For this reason, in the first portion 22 a of the output wiring portion 22, a space for connecting the upper power wire 44 connected to the upper switching element 11 to the output wiring portion 22 can be secured. Therefore, the upper power wire 44 can be easily connected to the output wiring portion 22.
  • the length of the output wiring portion 22 in the first direction X is set such that 1 to 5 lower switching elements 12 can be arranged.
  • the length of the first input wiring portion 23 in the first direction X is set to a length that allows 1 to 5 upper switching elements 11 to be arranged. According to this configuration, it is possible to provide variations of the power module 1 having different on-resistances in the same size of the power module 1.
  • the upper switching element 11 and the upper capacitor 13 are provided as individual chips, and the lower switching element 12 and the lower capacitor 14 are provided as individual chips. According to this configuration, since the number and capacity of the upper capacitor 13 and the lower capacitor 14 can be arbitrarily set, it is possible to use an appropriate upper capacitor 13 and lower capacitor 14 for suppressing a surge voltage.
  • the power module 1 of the second embodiment will be described with reference to FIGS.
  • the power module 1 of the present embodiment is different from the power module 1 of the first embodiment in that the upper capacitor 13 and the lower capacitor 14 are omitted and the upper diode 71 and the lower diode 72 are added.
  • symbol is attached
  • 18 to 24 show an example of the configuration of the power module 1 of the present embodiment. Note that the configuration of the power module 1 of the present embodiment is not limited to the configurations of FIGS. 18 to 24, and various modifications are possible.
  • the upper diode 71 is provided separately from the upper switching element 11, and the lower diode 72 is provided separately from the lower switching element 12.
  • the cathode of the upper diode 71 is electrically connected to the first wiring 15 that connects the drain terminal 11 d of the upper switching element 11 and the first input terminal P.
  • the anode of the upper diode 71 is electrically connected to a portion closer to the upper switching element 11 than the node N in the fourth wiring 18 that connects the source terminal 11 s of the upper switching element 11 and the drain terminal 12 d of the lower switching element 12.
  • the cathode of the lower diode 72 is electrically connected to a portion on the lower switching element 12 side than the node N in the fourth wiring 18.
  • the anode of the lower diode 72 is electrically connected to the fifth wiring 19 that connects the source terminal 12 s of the lower switching element 12 and the second input terminal N.
  • each of the upper diode 71 and the lower diode 72 is a Schottky barrier diode.
  • the forward threshold voltages of the upper diode 71 and the lower diode 72 are lower than the forward threshold voltages of the body diode 11a of the upper switching element 11 and the body diode 12a of the lower switching element 12, respectively.
  • the number of each of the upper side switching element 11 and the lower side switching element 12 can be arbitrarily changed.
  • the number of each of the upper side switching element 11 and the lower side switching element 12 is set to have a preset on-resistance.
  • the plurality of upper switching elements 11 are connected in parallel to each other. That is, the drain terminals 11d of the plurality of upper switching elements 11 are connected to each other, the source terminals 11s of the plurality of upper switching elements 11 are connected to each other, and the gate terminals 11g of the plurality of upper switching elements 11 are connected to each other.
  • the plurality of lower switching elements 12 are connected in parallel to each other.
  • the drain terminals 12d of the plurality of lower switching elements 12 are connected to each other, the source terminals 12s of the plurality of lower switching elements 12 are connected to each other, and the gate terminals 12g of the plurality of lower switching elements 12 are connected to each other.
  • three upper switching elements 11 are provided, and three lower switching elements 12 are provided.
  • the numbers of the upper diode 71 and the lower diode 72 can be arbitrarily changed.
  • the numbers of the upper diode 71 and the lower diode 72 are set based on the magnitude of the return current that flows while avoiding the upper switching element 11 and the lower switching element 12.
  • the plurality of upper diodes 71 are connected in parallel to each other. That is, the anodes of the plurality of upper diodes 71 are connected to each other, and the cathodes of the plurality of upper diodes 71 are connected to each other.
  • the cathodes of the plurality of upper diodes 71 are connected to the first wiring 15, and the anodes of the plurality of upper diodes 71 are connected to a portion of the fourth wiring 18 that is closer to the upper switching element 11 than the node N.
  • the plurality of lower diodes 72 are connected to each other in parallel. That is, the anodes of the plurality of lower diodes 72 are connected to each other, and the cathodes of the plurality of lower diodes 72 are connected to each other.
  • the cathodes of the plurality of lower diodes 72 are connected to a portion of the fourth wiring 18 closer to the lower switching element 12 than the node N, and the anodes of the plurality of lower diodes 72 are connected to the fifth wiring 19.
  • two upper diodes 71 are provided, and two lower diodes 72 are provided.
  • the DC rated current that the upper diode 71 can accept is less than the DC rated current that the upper switching element 11 can accept, and the DC rated current that the lower diode 72 can accept is lower than the lower switching element 12. Is less than the allowable DC rated current.
  • the DC rated current is a direct current having an absolute maximum rating.
  • the power module 1 is configured such that the sum of the DC rated currents of the plurality of lower diodes 72 is equal to the DC rated current of the plurality of lower switching elements 12. It is configured to be less than the total.
  • the power module 1 is configured such that the number of upper diodes 71 is smaller than the number of upper switching elements 11 and the number of lower diodes 72 is smaller than the number of lower switching elements 12.
  • the power module 1 includes three upper switching elements 11, three lower switching elements 12, two upper diodes 71, and two lower sides.
  • a diode 72 is provided.
  • the DC rated current allowable for one upper diode 71 may be less than the DC rated current allowable for one upper switching element 11.
  • the DC rated current that can be permitted by one lower diode 72 may be less than the DC rated current that can be permitted by one lower switching element 12.
  • the number of the upper switching elements 11 and the number of the upper diodes 71 may be equal to each other.
  • the number of the lower switching elements 12 and the number of the lower diodes 72 may be equal to each other.
  • the power module 1 includes a rectangular substrate 80 in plan view, and a sealing resin 90 that seals the switching elements 11 and 12 and the diodes 71 and 72.
  • the vertical direction of the substrate 80 is defined as “first direction X”
  • the horizontal direction (longitudinal direction) of the substrate 80 is defined as “second direction Y”
  • the thickness direction of the substrate 80 is defined as “first direction X”. 3 directions Z ”.
  • the substrate 80 has a configuration in which a ceramic substrate 81 and a graphite substrate 82 are laminated.
  • the graphite substrate 82 has a first substrate 82A and a second substrate 82B.
  • the first substrate 82A and the second substrate 82B are arranged side by side with a gap in the first direction X.
  • Each of the first substrate 82A and the second substrate 82B is formed in a rectangular shape in which the second direction Y is the longitudinal direction.
  • the ceramic substrate 81 includes a main body portion 81a made of a ceramic material, a back metal layer 81b provided on the back surface side of the main body portion 81a, and a front surface side of the main body portion 81a. And a surface metal layer 81c provided on the surface.
  • the back surface metal layer 81b is made of, for example, copper (Cu), and is attached to the back surface of the main body portion 81a with an adhesive or the like.
  • the surface metal layer 81c is made of, for example, copper (Cu), and is attached to the surface of the main body 81a with an adhesive or the like. As shown in FIGS.
  • the area of the main body 81a in plan view is larger than each of the area of the front surface metal layer 81c and the area of the back surface metal layer 81b in plan view. That is, the outer peripheral edge of the front surface metal layer 81c is formed inside the outer peripheral edge of the main body portion 81a, and the outer peripheral edge of the back surface metal layer 81b is formed inside the outer peripheral edge of the main body portion 81a.
  • the thickness of the main body portion 81a is thinner than the thickness of each of the back surface metal layer 81b and the front surface metal layer 81c.
  • the thickness of the back surface metal layer 81b and the thickness of the front surface metal layer 81c are equal to each other.
  • the shape of the back surface metal layer 81b in plan view and the shape of the front surface metal layer 81c in plan view are equal to each other.
  • the volume of the back surface metal layer 81b and the volume of the surface metal layer 81c are equal to each other.
  • the thickness of the main body portion 81a is 0.32 mm
  • the thickness of the back surface metal layer 81b is 0.4 mm
  • the thickness of the front surface metal layer 81c is 0.4 mm. Note that the thicknesses of the main body portion 81a, the back surface metal layer 81b, and the front surface metal layer 81c can be arbitrarily changed.
  • the thickness of the main body portion 81a, the thickness of the back surface metal layer 81b, and the thickness of the front surface metal layer 81c may be equal to each other.
  • the back metal layer 81 b is exposed from the sealing resin 90, while the main body portion 81 a is not exposed from the sealing resin 90. That is, the sealing resin 90 covers a portion of the main body portion 81a on the back surface metal layer 81b side. Thereby, it can suppress that the ceramic substrate 81 peels from the sealing resin 90.
  • FIG. 21 the thickness of the main body portion 81a, the thickness of the back surface metal layer 81b, and the thickness of the front surface metal layer 81c may be equal to each other.
  • the first substrate 82A and the second substrate 82B are laminated on the surface metal layer 81c of the ceramic substrate 81, respectively.
  • substrates have the main-body part 82a which consists of graphite, the back surface metal layer 82b provided in the back surface side of the main-body part 82a, and the surface metal layer 82c provided in the surface side of the main-body part 82a.
  • the back surface metal layer 82b is made of, for example, copper (Cu).
  • the back metal layer 82b is bonded to the front metal layer 81c of the ceramic substrate 81 by solder or the like.
  • the surface metal layer 82c is made of, for example, copper (Cu).
  • the area of the main body portion 82a in plan view is equal to the area of the front surface metal layer 82c and the area of the back surface metal layer 82b in plan view.
  • the outer peripheral edge of the first substrate 82A is formed inside the outer peripheral edge of the surface metal layer 81c of the ceramic substrate 81.
  • the thickness of the main body portion 82a is larger than each of the thickness of the back surface metal layer 82b and the thickness of the front surface metal layer 82c.
  • the main body portion 82a has a thickness that is at least twice the thickness of the back surface metal layer 82b and the thickness of the front surface metal layer 82c.
  • the thickness of the back surface metal layer 82b and the thickness of the front surface metal layer 82c are equal to each other. That is, the volume of the back surface metal layer 82b and the volume of the surface metal layer 82c are equal to each other. Further, the thickness of the back surface metal layer 82b and the thickness of the front surface metal layer 82c are larger than the thickness of the back surface metal layer 81b and the surface metal layer 81c of the ceramic substrate 81, respectively. In one example, the thickness of the back surface metal layer 82b and the thickness of the front surface metal layer 82c are about twice the thickness of the back surface metal layer 81b and the thickness of the front surface metal layer 81c of the ceramic substrate 81, respectively. In the present embodiment, the main body portion 82a has a thickness of 2.0 mm, the back surface metal layer 82b has a thickness of 0.8 mm, and the front surface metal layer 82c has a thickness of 0.8 mm.
  • the main body 82a of the first substrate 82A has anisotropic thermal conductivity. Specifically, the main body portion 82a of the first substrate 82A is configured such that the thermal conductivity of the main body portion 82a in the second direction Y is lower than the thermal conductivity of the main body portion 82a in the first direction X. In other words, the main body portion 82a of the first substrate 82A is configured such that the thermal conductivity of the main body portion 82a in the second direction Y is lower than the thermal conductivity of the main body portion 82a in the first direction X. The main body 82a of the first substrate 82A is configured such that the thermal conductivity in the third direction Z is equal to the thermal conductivity of the main body 82a in the first direction X.
  • the main body portion 82a of the first substrate 82A may have different thermal conductivity in the first direction X and thermal conductivity in the third direction Z. Also in this case, it is preferable that the thermal conductivity in the second direction Y of the main body portion 82a of the first substrate 82A is lower than the thermal conductivity in the first direction X and the thermal conductivity in the third direction Z.
  • the structure of the second substrate 82B is the same as that of the first substrate 82A, and includes a main body portion 82a, a back surface metal layer 82b, and a front surface metal layer 82c.
  • the back metal layer 82b of the second substrate 82B is bonded to the front metal layer 81c of the ceramic substrate 81.
  • the outer peripheral edge of the second substrate 82B is formed inside the outer peripheral edge of the surface metal layer 81c of the ceramic substrate 81.
  • the main body portion 82a of the second substrate 82B has thermal conductivity that becomes anisotropic.
  • the main body portion 82a of the second substrate 82B is configured such that the thermal conductivity of the main body portion 82a in the second direction Y is lower than the thermal conductivity of the main body portion 82a in the first direction X.
  • the main body portion 82a of the second substrate 82B is configured such that the thermal conductivity of the main body portion 82a in the second direction Y is lower than the thermal conductivity of the main body portion 82a in the first direction X.
  • the main body portion 82a of the second substrate 82B is configured such that the thermal conductivity in the third direction Z is equal to the thermal conductivity of the main body portion 82a in the first direction X.
  • the main body portion 82a of the second substrate 82B may have different thermal conductivity in the first direction X and thermal conductivity in the third direction Z.
  • the thermal conductivity in the second direction Y of the main body portion 82a of the second substrate 82B is lower than the thermal conductivity in the first direction X and the thermal conductivity in the third direction Z.
  • the power module 1 includes a first input terminal member 83, a second input terminal member 84, an output terminal member 85, an upper signal board 86, a lower signal board 87, and a first upper control terminal. It has a member 88A, a second upper control terminal member 88B, a first lower control terminal member 89A, and a second lower control terminal member 89B.
  • the first input terminal member 83 constitutes the first input terminal P of the power module 1
  • the second input terminal member 84 constitutes the second input terminal N of the power module 1
  • the output terminal member 85 corresponds to the output of the power module 1.
  • Terminal O is configured.
  • the first upper control terminal member 88A constitutes the first upper control terminal GU1
  • the second upper control terminal member 88B constitutes the second upper control terminal GU2
  • the first lower control terminal member 89A is the first lower side.
  • the control terminal GL1 is configured
  • the second lower control terminal member 89B configures the second lower control terminal GL2.
  • Each terminal member 89B is made of copper (Cu).
  • a first input terminal member 83, a second input terminal member 84, an upper signal board 86, three upper switching elements 11, and two upper diodes 71 are mounted on the first board 82A.
  • the surface metal layer 82c of the first substrate 82A constitutes a first wiring 15 (see FIG. 17) that connects the upper switching element 11 and the first input terminal P.
  • the first input terminal member 83 is an end of the first substrate 82A opposite to the second substrate 82B in the first direction X, and each upper control terminal member of the first substrate 82A in the second direction Y. It is located at the portion on the 88A, 88B side.
  • the second input terminal member 84 is provided in the third direction Z so as to face the first substrate 82A with a gap.
  • the second input terminal member 84 includes a first connecting portion 84a, a second connecting portion 84b, a third connecting portion 84c, a fourth connecting portion 84d, a fifth connecting portion 84e, a connecting portion 84f, and a terminal portion 84g.
  • the first connecting portion 84a, the second connecting portion 84b, the third connecting portion 84c, the fourth connecting portion 84d, the fifth connecting portion 84e, the connecting portion 84f, and the terminal portion 84g are integrally formed.
  • the connecting portion 84f is disposed in the first direction X so as to face the end of the first substrate 82A opposite to the second substrate 82B side with a gap in the third direction Z.
  • the connecting portion 84f extends in the second direction Y.
  • a part of the connecting portion 84f covers a part of the first input terminal member 83 from the third direction Z.
  • Each of the connecting portions 84a to 84b extends along the first direction X from the connecting portion 84f toward the second substrate 82B.
  • Each of the connecting portions 84a to 84b has the same shape and is formed in a rectangular shape whose first direction X is the longitudinal direction.
  • the first connection portion 84a, the second connection portion 84b, the third connection portion 84c, the fourth connection portion 84d, and the first connection portion are sequentially arranged from the end opposite to the upper control terminal members 88A and 88B.
  • the five connecting portions 84e are located at an interval in the second direction Y.
  • the connection portions 84a to 84e are arranged at equal intervals in the second direction Y.
  • the lengths of the connecting portions 84a to 84e in the first direction X are equal to each other.
  • the positions in the first direction X of the tip portions of the connection portions 84a to 84e are equal to each other.
  • the connecting portion 84f extends in the second direction Y and is connected to the connecting portions 84a to 84e.
  • the terminal portion 84g extends from the connecting portion 84f in the first direction X to the side opposite to the connection portions 84a to 84e.
  • the terminal portion 84g is provided at a position corresponding to the first connection portion 84a and the second connection portion 84b in the second direction Y.
  • the width dimension of the terminal portion 84g (the length of the terminal portion 84g in the second direction Y) is larger than the width dimension of each of the connection portions 84a to 84e (the length of the connection portions 84a to 84e in the second direction Y).
  • the width dimension of the terminal portion 84g is the width dimension of the output terminal member 85 (the length of the output terminal member 85 in the second direction Y) and the width dimension of the first input terminal member 83 (the second direction of the first input terminal member 83). Y length).
  • the tips of the connecting portions 84a to 84e are attached to the first substrate 82A via the insulating support portions 84x.
  • the insulating support portion 84x is made of a material having electrical insulation. Since the second input terminal member 84 is supported by the insulating support portion 84x, the second input terminal member 84 can face the first substrate 82A in the third direction Z with a gap. The thickness of the insulating support portion 84 x is set so that the second input terminal member 84 can form a gap in the third direction Z with respect to the upper signal board 86.
  • the three upper switching elements 11 and the two upper diodes 71 are located at the end of the first substrate 82A on the second substrate 82B side.
  • the three upper switching elements 11 and the two upper diodes 71 are arranged with a gap therebetween in the second direction Y where the thermal conductivity (thermal conductivity) is low in the first substrate 82A.
  • the upper switching elements 11 and the upper diodes 71 are alternately arranged in the second direction Y. That is, the upper switching element 11 is located on both sides of the upper diode 71 in the second direction Y.
  • the position of the upper switching element 11 and the position of the upper diode 71 in the first direction X are equal to each other. Specifically, in the first direction X, the position of the edge of the upper switching element 11 on the second substrate 82B side and the position of the edge of the upper diode 71 on the second substrate 82B side are equal to each other.
  • one upper switching element 11 is disposed between the first connection portion 84a and the second connection portion 84b in the second direction Y.
  • One other upper switching element 11 among the three upper switching elements 11 is disposed between the third connection portion 84c and the fourth connection portion 84d in the second direction Y.
  • the remaining one upper switching element 11 of the three upper switching elements 11 is disposed at a position different from the second input terminal member 84 in the second direction Y.
  • One of the two upper diodes 71 is disposed between the second connection part 84b and the third connection part 84c in the second direction Y.
  • the remaining one upper diode 71 of the two upper diodes 71 is disposed between the fourth connection portion 84d and the fifth connection portion 84e.
  • the three upper switching elements 11 and the two upper diodes 71 are located on the side opposite to the second substrate 82B from the leading edges of the connection portions 84a to 84e in the first direction X.
  • the three upper switching elements 11 are located between the edge of the first substrate 82A on the second substrate 82B side and the edge of the upper signal substrate 86 on the second substrate 82B side. Is located near the upper signal board 86.
  • the two upper diodes 71 are formed between an edge on the second substrate 82B side of the first substrate 82A and an edge on the second substrate 82B side of the upper signal substrate 86.
  • the first substrate 82A is disposed near the edge on the second substrate 82B side.
  • the upper signal board 86 is located in an area between the area where the first input terminal member 83 is arranged on the first board 82A and the area where the three upper switching elements 11 and the two upper diodes 71 are arranged. ing.
  • the upper signal board 86 is formed in a rectangular shape whose second direction Y is the longitudinal direction.
  • the upper signal substrate 86 includes an insulating substrate 86a, a back surface metal layer 86b, a first upper control wiring portion 86c, and a second upper control wiring portion 86d.
  • the first upper control wiring portion 86c constitutes a part of the second wiring 16
  • the second upper control wiring portion 86d constitutes a part of the upper sense wiring 16A.
  • the insulating substrate 86a is formed of a material having electrical insulation.
  • the back surface metal layer 86b is made of, for example, copper (Cu), and is attached to the back surface of the insulating substrate 86a with an adhesive or the like.
  • the upper control wiring portions 86c and 86d are attached to the surface of the insulating substrate 86a with an adhesive or the like.
  • the back surface metal layer 86b and the upper control wiring portions 86c and 86d may be configured as a copper foil pattern formed on the insulating substrate 86a.
  • the outer peripheral edge of the back surface metal layer 86b is formed inside the outer peripheral edge of the insulating substrate 86a.
  • the first upper control wiring portion 86c and the second upper control wiring portion 86d are arranged side by side with a gap in the first direction X.
  • the upper control wiring portions 86c and 86d extend along the second direction Y.
  • the first upper control wiring portion 86c is disposed closer to the three upper switching elements 11 and the two upper diodes 71 than the second upper control wiring portion 86d.
  • a first upper control terminal member 88A is attached to one end portion of the first upper control wiring portion 86c, and a second end portion is disposed on one end portion of the second upper control wiring portion 86d.
  • An upper control terminal member 88B is attached.
  • the upper control terminal members 88A and 88B protrude from the sealing resin 90 in the second direction Y.
  • An output terminal member 85, a lower signal board 87, three lower switching elements 12, and two lower diodes 72 are mounted on the second board 82B.
  • the surface metal layer 82c of the second substrate 82B constitutes a part of the fourth wiring 18 that connects the source terminal 11s of the upper switching element 11 and the drain terminal 12d of the lower switching element 12.
  • the output terminal member 85 is attached to the surface metal layer 82c of the second substrate 82B.
  • the output terminal member 85 is located at the end of the second substrate 82B opposite to the first substrate 82A side in the first direction X and at the center of the second substrate 82B in the second direction Y.
  • the output terminal member 85 extends in the first direction X and protrudes from the sealing resin 90 to the outside (see FIG. 17).
  • the three lower switching elements 12 and the two lower diodes 72 are located at the end of the second substrate 82B on the first substrate 82A side.
  • the three lower switching elements 12 and the two lower diodes 72 are arranged with a gap therebetween in the second direction Y where the thermal conductivity (thermal conductivity) is low in the second substrate 82B.
  • the lower switching elements 12 and the lower diodes 72 are alternately arranged in the second direction Y. That is, the lower switching element 12 is located on both sides of the lower diode 72 in the second direction Y.
  • the position of the lower switching element 12 and the position of the lower diode 72 in the first direction X are equal to each other. Specifically, in the first direction X, the position of the edge of the lower switching element 12 on the first substrate 82A side and the position of the edge of the lower diode 72 on the first substrate 82A side are equal to each other.
  • the three lower switching elements 12 include an edge on the first substrate 82A side of the second substrate 82B and an edge on the first substrate 82A side of the lower signal substrate 87. It is arranged near the lower signal board 87 in between.
  • the two lower diodes 72 include an edge on the first substrate 82A side of the second substrate 82B and an edge on the first substrate 82A side of the lower signal substrate 87. Between the first substrate 82A and the second substrate 82B.
  • the lower signal board 87 is located in an area between the area where the output terminal member 85 is arranged on the second board 82B and the area where the three lower switching elements 12 and the two lower diodes 72 are arranged. doing.
  • the lower signal board 87 is formed in a rectangular shape whose second direction Y is the longitudinal direction.
  • Each of the three upper switching elements 11 is arranged such that the gate electrode 42 (see FIG. 5A) is on the upper signal substrate 86 side.
  • the gate electrode 42 is electrically connected to the first upper control wiring portion 86 c by one upper control wire 45.
  • the source electrode 41 (see FIG. 5A) is electrically connected to the second upper control wiring portion 86d by one upper control wire 45.
  • the source electrode 41 is electrically connected to the surface metal layer 82c of the second substrate 82B by the four upper power wires 44.
  • the drain electrodes 48 (see FIG. 6) of the three upper switching elements 11 are electrically connected to the surface metal layer 81c of the first substrate 82A by solder or the like.
  • the cathodes of the two upper diodes 71 are each electrically connected to the surface metal layer 81c of the first substrate 82A by solder or the like.
  • the anodes of the two upper diodes 71 are electrically connected to the surface metal layer 82c of the second substrate 82B by four upper diode wires 91 as an example of an upper diode connection member.
  • the wire diameter of the upper diode wire 91 of this embodiment is equal to the wire diameter of the upper power wire 44.
  • the four upper diode wires 91 are preferably configured such that their inductances are smaller than the inductances of the four upper power wires 44.
  • the lengths of the four upper diode wires 91 are shorter than the lengths of the four upper power wires 44, respectively.
  • the wire diameter of the upper diode wire 91 is larger than the wire diameter of the upper power wire 44. May be.
  • Each of the three lower switching elements 12 is arranged such that the gate electrode 42 is on the lower signal substrate 87 side.
  • the gate electrode 42 is electrically connected to the first lower control wiring portion 87 c by one lower control wire 47.
  • the source electrode 41 is electrically connected to the second lower control wiring portion 87d by one lower control wire 47.
  • the source electrode 41 is electrically connected to the surface metal layer 81c of the first substrate 82A by four lower power wires 46.
  • the drain electrodes 48 of the three lower switching elements 12 are each electrically connected to the surface metal layer 82c of the second substrate 82B by solder or the like.
  • the cathodes of the two lower diodes 72 are each electrically connected to the surface metal layer 82c of the second substrate 82B by solder or the like.
  • the anodes of the two lower diodes 72 are electrically connected to the surface metal layer 81c of the first substrate 82A by four lower diode wires 92 as an example of a lower diode connection member.
  • the wire diameter of the lower diode wire 92 is equal to the wire diameter of the lower power wire 46.
  • the wire diameter of the lower diode wire 92 is equal to the wire diameter of the upper diode wire 91.
  • the four lower diode wires 92 are preferably configured such that their inductances are smaller than the inductances of the four lower power wires 46.
  • each of the four lower diode wires 92 is shorter than each of the four lower power wires 46.
  • the wire diameter of the lower diode wire 92 is larger than the wire diameter of the lower power wire 46. You may be comprised so that it may become.
  • FIG. 25 shows an example of the configuration of the upper diode 71.
  • the upper diode 71 is made of a wide gap semiconductor.
  • 4H—SiC a wide band gap semiconductor having a dielectric breakdown electric field of about 2.8 MV / cm and a band gap width of about 3.26 eV
  • the wide band gap semiconductor used for the upper diode 71 is not limited to silicon carbide (SiC), but may be gallium nitride (GaN), gallium oxide (Ga 2 O 3 ), diamond, or the like.
  • Gallium nitride (GaN) has a breakdown electric field of about 3 MV / cm and a band gap width of about 3.42 eV.
  • Gallium oxide (Ga 2 O 3 ) has a breakdown electric field of about 8 MV / cm and a band gap width of about 4.8 eV.
  • Diamond has a breakdown electric field of about 8 MV / cm and a band gap width of about 5.47 eV.
  • upper diode 71 has an n + -type SiC substrate 100 and an epitaxial layer 101 laminated on a surface 100A of n + -type SiC substrate 100.
  • a cathode electrode 102 is disposed so as to cover the entire area.
  • Cathode electrode 102 forms an ohmic junction with SiC substrate 100.
  • a laminated structure Ti / Ni / Au / Ag in which titanium (Ti), nickel (Ni), gold (Au), and silver (Ag) are laminated in this order from the SiC substrate 50 side is applied. be able to.
  • the SiC substrate 100 is a substrate having, for example, a (0001) plane (Si plane) as a main surface. Therefore, epitaxial layer 101 laminated by epitaxial growth on surface 100A (main surface) of SiC substrate 100 is laminated with the (0001) plane as the main surface. In this case, the back surface 100B of the SiC substrate 100 is the (000-1) plane (C plane).
  • the SiC substrate 100 may have a (000-1) plane on the front surface 100A and a (0001) plane on the back surface 100B.
  • SiC substrate 100 preferably has an off angle of 0 to 10 degrees.
  • an active region 103 and an outer peripheral region 104 surrounding the active region 103 are set.
  • the epitaxial layer 101 has a surface 101A on which a trench 105 is formed.
  • a plurality of trenches 105 are formed at intervals.
  • the trench 105 partitions the plurality of unit cells 106 in the active region 103.
  • a stripe-patterned trench 105 partitions a plurality of linear unit cells 106 in the active region 103.
  • the surface 106A of the plurality of unit cells 106 and the bottom surface 105A and the side surface 105B of the trench 105 between them are continuous in a cross-sectional view (surface 101A of the epitaxial layer 101). ) Is formed.
  • the pattern of the trench 105 is not limited to a stripe pattern, and may be a lattice pattern, for example. In this case, a plurality of mesa-shaped unit cells 106 are partitioned in each window portion of the trench 105 of the lattice pattern, and the unit cells 106 are arranged in a matrix (matrix shape) as a whole.
  • Epitaxial layer 101 has an n-type buffer layer 107, an n ⁇ -type drift layer 108, and a p-type layer 109 grown in order from the SiC substrate 100 side.
  • the p-type layer 109 is a continuous region over the entire active region 103 (a region that is cross-hatched in FIG. 25 (excluding a region of a p-type JTE structure 114 described later)).
  • the p-type layer 109 is formed on the surface 101A of the epitaxial layer 101 so that the interface 110 with the drift layer 108 is along the surface 101A of the epitaxial layer 101, and the portion opposite to the interface 110 is exposed from the surface 101A. Are formed along.
  • the interface 110 between the p-type layer 109 and the drift layer 108 is set at each of an upper position and a lower position with respect to the bottom surface 105A of the trench 105.
  • the interface 110 is formed on the first interface 110 ⁇ / b> A formed on the relatively upper side and located directly below the surface 106 ⁇ / b> A of the unit cell 106, and on the relatively lower side located on the bottom surface 105 ⁇ / b> A of the trench 105.
  • the formed second interface 110B Therefore, the drift layer 108 selectively enters a portion sandwiched between the trenches 105 adjacent to each other in the epitaxial layer 101.
  • p-type layer 109, a p + -type region 111 is a heavily doped region exposed from the surface 101A of the epitaxial layer 101 is formed on a portion deeper than the p + -type region 111, as compared to the p + -type region 111 And a p-type region 112 which is a low concentration region.
  • the p + -type region 111 and the p-type region 112 are formed so that the interfaces thereof are layered on the surface 101A of the epitaxial layer 101, and the p-type layer 109 is formed of the p + -type region 111 and the p-type region.
  • the p + -type region 111 does not need to be formed over the entire active region 103 and may be selectively formed in a part of the active region 103. For example, it may be selectively formed on at least one of the surface 106A of the unit cell 106, the bottom surface 105A of the trench 105, and the side surface 105B of the trench 105.
  • the p-type layer 109 has different thicknesses between the bottom surface 105A and the side surface 105B of the trench 105. More specifically, the portion on the bottom surface 105A of the p-type layer 109 is thicker than the portion on the side surface 105B. Thereby, a difference is provided in the thickness of the p-type layer 109 between the bottom surface 105A and the side surface 105B of the trench 105.
  • a removal region 113 is formed in the epitaxial layer 101 by etching the epitaxial layer 101 to a depth at which the drift layer 108 is exposed.
  • the removal region 113 is formed in an annular shape that surrounds the active region 103 so as to cross both ends in the longitudinal direction of the trench 105 in the stripe pattern.
  • the removal region 113 is continuous with the trench 105 having a stripe pattern. That is, the removal region 113 is constituted by an extension of the stripe pattern.
  • the outer peripheral edge of the removal region 113 may coincide with the end surface 101B of the epitaxial layer 101, or may be set inward from the end surface 101B of the epitaxial layer 101 (not shown).
  • the depth of the removal region 113 may be the same as the depth of the trench 105.
  • the drift layer 108 has a lead portion 108 ⁇ / b> A drawn from the periphery of the active region 103 to the end surface 101 ⁇ / b> B of the epitaxial layer 101 in the lateral direction along the surface 100 ⁇ / b> A of the SiC substrate 100.
  • the lead portion 108A is a low step portion that is one step lower than the surface 106A of the unit cell 106.
  • a p-type JTE (Junction Termination Extension) structure 114 is formed in the drift layer 108.
  • the JTE structure 114 is formed in an annular shape surrounding the active region 103. More specifically, it is formed integrally with the p-type layer 109 so as to straddle the unit cell 106 and the lead portion 108A.
  • the JTE structure 114 may be configured by a plurality of rings that spread outward toward the end surface 101B of the epitaxial layer 101. In this case, the impurity concentration may be equal between the plurality of rings, or the impurity concentration may decrease toward the outside.
  • the JTE structure 114 is divided along the circumferential direction due to the difference in impurity concentration.
  • the JTE structure 114 has a relatively high concentration in the first portion 115 (the region that is cross-hatched in FIG. 25 (excluding the region of the p-type layer 109)) and a lower concentration than the first portion 115.
  • a second portion 116 (a region with dots in FIG. 25).
  • the first portion 115 is disposed on the side closer to the active region 103 with respect to the second portion 116.
  • the JTE structure 114 has a p + -type region 117 having a higher concentration than other portions of the first portion 115.
  • the p + -type region 117 is integrally formed with the p + -type region 111 along the boundary on the inner side spaced from the boundary between the JTE structure 114 and the drift layer 108.
  • the second portion 116 is composed of a plurality of rings.
  • the innermost ring of the second portion 116 is in contact with the first portion 115 as shown in FIGS. Note that the innermost ring of the second portion 116 may not be in contact with the first portion 115.
  • a field insulating film 118 is formed on the epitaxial layer 101.
  • a material of the field insulating film 118 for example, silicon oxide (SiO 2 ) or the like can be used.
  • the field insulating film 118 can be formed by, for example, plasma CVD (chemical vapor deposition).
  • a contact hole 119 for selectively exposing the entire active region 103 and a part of the outer peripheral region 104 is formed.
  • the outer peripheral edge 119 ⁇ / b> A of the contact hole 119 is set on the side closer to the active region 103 with respect to the boundary between the first portion 115 and the second portion 116.
  • the field insulating film 118 covers the entire second portion 116 and a part (for example, a peripheral end portion) of the first portion 115.
  • the contact hole 119 is preferably formed in a tapered shape whose width becomes wider toward the opening end.
  • An anode electrode 120 is formed on the field insulating film 118.
  • the anode electrode 120 is formed so as to cover the entire active region 103 exposed from the contact hole 119, and the buried portion 121 buried in the trench 105 and the outermost surface of the epitaxial layer 101 so as to cover the buried portion 121.
  • a plane portion 122 formed along the same plane.
  • the buried portion 121 is in contact with the p-type layer 109 on the bottom surface 105 ⁇ / b> A and the side surface 105 ⁇ / b> B of the trench 105, and forms an ohmic junction with the p-type layer 109.
  • a material of the embedded portion 121 for example, polysilicon, tungsten (W), titanium (Ti), or an alloy thereof can be used. Of these, p-type polysilicon can be preferably used. Since these materials have good embedding properties, the step coverage of the embedding part 121 can be improved. For this reason, even when the aspect ratio of the trench 105 is high, generation of voids when the anode electrode 120 is buried can be suppressed.
  • the planar portion 122 is in contact with the p-type layer 109 on the surface 106A of the unit cell 106, and forms an ohmic junction with the p-type layer 109.
  • a material of the plane part 122 for example, a laminated structure such as Ti / Ni can be used.
  • the flat surface portion 122 projects outwardly from the contact hole 119 in a flange shape.
  • the outer peripheral edge 122A of the planar portion 122 of the anode electrode 120 is located on the far side from the active region 103 with respect to the boundary between the first portion 115 and the second portion 116 of the JTE structure 114. That is, the flat surface portion 122 of the anode electrode 120 has an overlap portion 122B that protrudes to the second portion 116 side from this boundary.
  • a surface protective film 123 is formed on the outermost surface of the upper switching element 11.
  • the material of the surface protective film 123 for example, silicon oxide (SiO 2 ), silicon nitride (SiN), polyimide, or the like can be used.
  • the surface protective film 123 can be formed by plasma CVD, for example.
  • An example of the thickness of the surface protective film 123 is about 8000 mm.
  • the surface protective film 123 is formed with a pad opening 123A that selectively exposes a part of the anode electrode 120 as a pad.
  • Upper diode wire 91 (see FIG. 20) is joined to anode electrode 120 through pad opening 123A.
  • the trench 105 is formed in the epitaxial layer 101, and the p-type layer 109 is formed along the surface 101A of the epitaxial layer 101 in which the trench 105 is formed.
  • a pn diode including a pn junction between the layer 109 and the drift layer 108 is formed. Since the p-type layer 109 is also formed on the side surface 105B of the trench 105, the surface area of the p-type layer 109 is larger than the apparent surface area in plan view (FIG. 24) perpendicular to the main surface of the epitaxial layer 101.
  • the contact area of the anode electrode 120 with respect to the p-type layer 109 increases, so that the contact resistance between the p-type layer 109 and the anode electrode 120 can be reduced. Therefore, the resistance of the upper diode 71 in which the p-type layer 109 is formed by ion implantation can be reduced. Accordingly, it is possible to provide the upper diode 71 including a pn diode having a low on-resistance that can be easily manufactured as compared with the case where the p-type layer 109 is formed by epitaxial growth.
  • the contact portion of the p-type layer 109 with the anode electrode 120 is the high-concentration p + -type region 111, a good ohmic junction can be formed between the p + -type region 111 and the anode electrode 120.
  • the p-type region 112 having a low concentration is formed so as to cover the p + -type region 111, the electric field concentration at the bottom of the trench 105 can be alleviated satisfactorily. Thereby, the forward voltage and the reverse leakage current can be reduced.
  • the JTE structure 114 is formed in the outer peripheral region 104, a depletion layer generated from a pn junction at the interface between the JTE structure 114 and the drift layer 108 causes a bottom portion (in particular, The electric field concentration in the trench 105) arranged on the outside can be reduced. Thereby, generation
  • the power module of the comparative example has a configuration in which the upper diode 71 and the lower diode 72 are omitted from the power module 1 of the present embodiment.
  • the drain-source voltage Vdsu of the lower switching element 12 increases while the upper switching element 12 increases as shown in FIG.
  • the drain-source voltage Vdsu of the element 11 decreases.
  • the drain-source voltage Vdsu drops to the negative side and stops dropping when it reaches the forward threshold voltage of the body diode of the upper switching element 11.
  • the gate-source voltage Vgsu of the upper switching element 11 also varies. For this reason, the surge voltage generated in the gate-source voltage Vgsu increases.
  • the drain-source voltage Vdsl of the lower switching element 12 reaches the forward threshold voltage of the body diode of the lower switching element 12. Therefore, the surge voltage generated in the gate-source voltage Vgsl of the lower switching element 12 increases.
  • the power module 1 of the present embodiment has an upper diode 71 having a forward threshold voltage lower than the forward threshold voltage of the body diode 11a of the upper switching element 11. And a lower diode 72 having a forward threshold voltage lower than the forward threshold voltage of the body diode 12a of the lower switching element 12. Therefore, for example, when the lower switching element 12 is changed from the on state to the off state, even if the drain-source voltage Vdsu of the upper switching element 11 decreases and falls to the negative side as shown in FIG. When the forward threshold voltage of the upper diode 71 is reached, the drain-source voltage Vdsu stops decreasing. For this reason, since the period during which the gate-source voltage Vgsl fluctuates is shorter than that of the power module of the comparative example, the surge voltage generated in the gate-source voltage Vgsl is reduced.
  • FIG. 7 shows a schematic circuit configuration of the power module of the comparative example
  • FIG. 29 shows a schematic circuit configuration of the power module 1 of the present embodiment.
  • the cathode of the upper diode 71 is electrically connected to the drain of the upper switching element 11, and the anode of the upper diode 71 is electrically connected to the source of the upper switching element 11.
  • the cathode of the lower diode 72 is electrically connected to the drain of the lower switching element 12, and the anode of the lower diode 72 is electrically connected to the source of the lower switching element 12. Further, the source and gate of the upper switching element 11 are short-circuited, and the lower gate drive circuit 3 is electrically connected to the gate of the lower switching element 12.
  • a gate resistor 8 is provided between the gate of the lower switching element 12 and the lower gate drive circuit 3.
  • the drain of the upper switching element 11 is electrically connected to the positive terminal of the power supply ES, and the source of the lower switching element 12 is electrically connected to the negative terminal of the power supply ES.
  • the circuit configuration of FIG. 29 includes wiring 9 that connects between the positive terminal of the power source ES and the drain of the upper switching element 11 and between the source of the upper switching element 11 and the drain of the lower switching element 12.
  • the wiring 9 has an inductor load 9a.
  • the switching speed of the lower switching element 12 (the changing speed of the drain-source voltage Vdsl) is decreased, thereby reducing the negative side. While the absolute value of the surge voltage decreases, the switching loss increases rapidly by increasing the gate resistance 8.
  • the absolute value of the negative surge voltage is smaller than the reference condition by the upper diode 71.
  • the switching loss increases compared to the reference condition, but the switching loss decreases compared to the case where the gate resistance 8 is increased as in the power module of the comparative example.
  • the power module 1 includes an upper diode 71 having a forward threshold voltage lower than a forward threshold voltage of the body diode 11a of the upper switching element 11, and a body diode 12a of the lower switching element 12. And a lower diode 72 having a forward threshold voltage lower than the forward threshold voltage.
  • the forward threshold of the upper diode 71 is maintained even if the drain-source voltage Vdsu of the upper switching element 11 decreases to the negative side.
  • the drop in the drain-source voltage Vdsu of the upper switching element 11 stops at the value voltage.
  • the lower threshold voltage of the lower diode 72 decreases.
  • the decrease in the drain-source voltage Vdsl of the side switching element 12 stops.
  • the fluctuation period of the drain-source voltage Vds is shortened, the fluctuation period of the gate-source voltage Vgs is shortened. Therefore, fluctuations in the gate-source voltage Vgs can be reduced.
  • the allowable DC rated current of the upper diode 71 is less than the allowable DC rated current of the upper switching element 11, and the allowable DC rated current of the lower diode 72 is allowable DC of the lower switching element 12. Less than the rated current. For this reason, the chip area of the upper diode 71 and the chip area of the lower diode 72 can be reduced. Therefore, the power module 1 can be reduced in size.
  • the number of upper diodes 71 is smaller than the number of upper switching elements 11, and the number of lower diodes 72 is smaller than the number of lower switching elements 12. According to this configuration, the elements of the power module 1 are compared with the case where the number of the upper diodes 71 is equal to or greater than the number of the upper switching elements 11 and the case where the number of the lower diodes 72 is equal to or greater than the number of the lower switching elements 12. The number can be reduced, and the power module 1 can be downsized.
  • the substrate 80 of the power module 1 has a graphite substrate 82.
  • the graphite substrate 82 includes a first substrate 82A in which a plurality of upper switching elements 11 and a plurality of upper diodes 71 are spaced apart in the second direction Y, a plurality of lower switching elements 12 and a plurality of lower diodes 72.
  • the first substrate 82A is configured such that the thermal conductivity of the first substrate 82A in the second direction Y is lower than the thermal conductivity of the first substrate 82A in the first direction X.
  • the second substrate 82B is configured such that the thermal conductivity of the second substrate 82B in the second direction Y is lower than the thermal conductivity of the second substrate 82B in the first direction X. According to this configuration, the heat of the plurality of upper switching elements 11 is hardly transmitted to the plurality of upper diodes 71, and the heat of the plurality of lower switching elements 12 is not easily transmitted to the plurality of lower diodes 72. For this reason, it is possible to suppress the change in the forward threshold value accompanying the temperature change of the upper diode 71 and the lower diode 72.
  • a back metal layer 82b is provided on the back surface of the first substrate 82A, and a surface metal layer 82c is provided on the surface of the first substrate 82A.
  • the back surface metal layer 82b and the front surface metal layer 82c are formed of the same material.
  • the thermal conductivity of the surface of the first substrate 82A is the same as the thermal conductivity of the back surface of the first substrate 82A.
  • a back metal layer 82b is provided on the back surface of the second substrate 82B
  • a surface metal layer 82c is provided on the surface of the second substrate 82B.
  • the upper diode 71 is provided as a separate chip from the upper switching element 11, and is arranged at a distance from the upper switching element 11.
  • the lower diode 72 is provided as a separate chip from the lower switching element 12 and is spaced from the lower switching element 12. According to this configuration, it is possible to suppress the upper diode 71 from being affected by heat from the upper switching element 11, and it is possible to suppress the lower diode 72 from being affected by heat from the lower switching element 12.
  • the inductance of the upper diode wire 91 is configured to be smaller than the inductance of the upper power wire 44.
  • the inductance of the lower diode wire 92 is configured to be smaller than the inductance of the lower power wire 46. According to such a configuration, since the current easily flows through the upper diode wire 91 having an inductance lower than that of the upper power wire 44, the current flows more easily through the upper diode 71 than the body diode 11 a of the upper switching element 11. . Since the current easily flows through the lower diode wire 92 having an inductance lower than that of the lower power wire 46, the current flows through the lower diode 72 more easily than the body diode 12 a of the lower switching element 12.
  • the plurality of upper switching elements 11 and the plurality of upper diodes 71 are arranged so as to be adjacent to the connection portions 84a to 84e of the second input terminal member 84 in the second direction Y. That is, the upper power wire 44 of the upper switching element 11 and the lower power wire 46 of the lower switching element 12 are adjacent to each other in the second direction Y.
  • the upper diode wire 91 of the upper diode 71 and the lower diode wire 92 of the lower diode 72 are adjacent to each other in the second direction Y.
  • the magnetic field generated in the upper power wire 44 and the magnetic field generated in the lower power wire 46 can be effectively canceled out. Can do. Since the upper diode wire 91 and the lower diode wire 92 are parallel to each other, the magnetic field generated in the upper diode wire 91 and the magnetic field generated in the lower diode wire 92 can be effectively canceled out. it can.
  • the back surface metal layer 81b is provided on the back surface of the main body portion 81a of the ceramic substrate 81, and the front surface metal layer 81c is provided on the surface of the main body portion 81a.
  • the back metal layer 81b and the front metal layer 81c are formed of the same material. According to this configuration, the thermal conductivity of the surface of the main body portion 81a of the ceramic substrate 81 and the thermal conductivity of the back surface of the main body portion 81a are the same. Thereby, when the ceramic substrate 81 is heated, the amount of elongation of the surface of the ceramic substrate 81 and the amount of elongation of the back surface of the ceramic substrate 81 become substantially the same. Therefore, warpage of the ceramic substrate 81 due to the difference between the thermal conductivity of the surface of the ceramic substrate 81 and the thermal conductivity of the back surface of the ceramic substrate 81 can be suppressed.
  • the power module 1 of the third embodiment With reference to FIGS. 31 to 35, the power module 1 of the third embodiment will be described.
  • the power module 1 of the present embodiment has the upper switching element and the upper diode formed on the same chip, and the lower switching element and the lower diode on the same chip. The points formed are different.
  • the power module 1 includes an upper MIS transistor 130 in which an upper switching element and an upper diode are formed on the same chip, and a lower MIS transistor 131 in which a lower switching element and a lower diode are formed on the same chip.
  • Each of the MIS transistors 130 and 131 is a trench gate type DMISFET (Double Implanted Metal Insulator Semiconductor Field Effect Transistor) employing silicon carbide (SiC).
  • the upper MIS transistor 130 and the lower MIS transistor 131 have the same structure. Therefore, in the following description, the structure of the upper MIS transistor 130 will be described, and the description of the structure of the lower MIS transistor 131 will be omitted.
  • the configurations of the upper MIS transistor 130 and the lower MIS transistor 131 are not limited to the configurations shown in FIGS. 31 and 32, and various modifications can be made.
  • the upper MIS transistor 130 has, for example, a square chip shape in plan view as shown in FIG.
  • the upper MIS transistor 130 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 132 is formed on the surface of the upper MIS transistor 130.
  • the source pad 132 is formed so as to cover almost the entire surface of the upper MIS transistor 130.
  • a removal region 133 is formed near the center of one side of the source pad 132.
  • the removal region 133 is a region where the source pad 132 is not formed.
  • a gate pad 134 is disposed in the removal region 133.
  • a gap is provided between the gate pad 134 and the source pad 132.
  • the gate pad 134 and the source pad 132 are electrically insulated from each other.
  • upper MIS transistor 130 has an n + -type SiC substrate 140.
  • the SiC substrate 140 functions as a drain of the upper MIS transistor 130, and its front surface 140A (upper surface) is a Si surface and its rear surface 140B (lower surface) is a C surface.
  • an n ⁇ -type epitaxial layer 141 having a lower concentration than the SiC substrate 140 is laminated on the surface 140 A of the SiC substrate 140.
  • the epitaxial layer 141 as a semiconductor layer is formed on the SiC substrate 140 by so-called epitaxial growth.
  • the epitaxial layer 141 formed on the surface 140A which is a Si surface is grown with the Si surface as a main growth surface. Therefore, surface 141A of epitaxial layer 141 formed by growth is a Si surface, similarly to surface 140A of SiC substrate 140.
  • the upper MIS transistor 130 includes an active region 142 that functions as the upper MIS transistor 130 and is disposed in the center of the epitaxial layer 141 in plan view, and an outer peripheral region that surrounds the active region 142 143.
  • the gate trench 144 is formed in a lattice shape in the epitaxial layer 141 (see FIG. 31B).
  • the epitaxial layer 141 is partitioned into a plurality of square (square) cells 145 by these gate trenches 144.
  • the plurality of cells 145 include a Schottky cell 146 and a pn diode cell 147 having a smaller planar area than the Schottky cell 146.
  • the Schottky cell 146 has an area corresponding to four of the pn diode cells 147, and the length of one side of the Schottky cell 146 is equivalent to twice the length of one side of the pn diode cell 147. To do.
  • one Schottky cell 146 and a plurality of pn diode cells 147 (12 pn diode cells 147 in this embodiment) surrounding the Schottky cell 146 constitute one cell group.
  • Such cell groups are further arranged in a matrix.
  • the pn diode cells 147 of the adjacent cell groups are shared. That is, the pn diode cell 147 surrounding the Schottky cell 146 of the predetermined cell group is also used as the pn diode cell 147 surrounding the Schottky cell 146 of the cell group adjacent to the predetermined cell group.
  • the epitaxial layer 141 includes an n + -type source region 148 and a p-type in order from the front surface 141A to the back surface 141B. Body region 149 and drift region 150.
  • the drift region 150 is an n ⁇ -type region that remains in the state after epitaxial growth, and is connected integrally at the bottom of all the cells 145 and shared between them. That is, the gate trench 144 defines each cell 145 such that the source region 148 and the body region 149 are exposed to the side surface 144A, and the deepest portion is located in the middle of the drift region 150.
  • the gate trench 144 includes a linear portion 151 extending linearly in the row direction and the column direction along the four side surfaces of each cell 145 between adjacent cells 145 and a linear portion 151 extending in the row direction. And an intersecting portion 152 where a linear portion 151 extending in the column direction intersects.
  • a gate insulating film 153 made of an oxide film SiO 2 or a High-k material (SiN, Al 2 O 3 , AlON, etc.) is formed on the inner surface of the gate trench 144 so as to cover the entire area.
  • the portion on the bottom surface 144B of the gate trench 144 is thicker than the portion on the side surface 144A of the gate trench 144.
  • the gate electrode 154 is embedded in the gate trench 144 by filling the inside of the gate insulating film 153 in the gate trench 144 with polysilicon.
  • each Schottky cell 146 and pn diode cell 147 the source region 148 and the drift region 150 are arranged apart from each other via the body region 149 in the vertical direction perpendicular to the surface 141A of the epitaxial layer 141.
  • a vertical MIS transistor structure is configured.
  • first source trench 155 having a square shape in plan view is formed from surface 141A of epitaxial layer 141 through source region 148 and body region 149 to reach drift region 150. .
  • the depth of the first source trench 155 is the same as the depth of the gate trench 144.
  • a p-type first breakdown voltage holding region 156 is formed in the first source trench 155.
  • the first breakdown voltage holding region 156 is formed by intersecting the bottom surface 155A and the side surface 155B of the first source trench 155, and the annular edge portion 155C surrounding the periphery of the bottom surface 155A and the side surface of the first source trench 155 from the edge portion 155C. It is formed in an annular shape reaching the body region 149 exposed at 155B.
  • a square Schottky region 157 is formed in a central portion of the bottom surface 155 ⁇ / b> A of the first source trench 155 surrounded by the first breakdown voltage holding region 156, which is a part of the drift region 150 in plan view.
  • the Schottky region 157 has an area where a depletion layer generated from a pn junction (body diode 158) between the Schottky region 157 and the first breakdown voltage holding region 156 is not connected.
  • a second source trench 159 that reaches the drift region 150 from the surface 141A of the epitaxial layer 141 through the source region 148 and the body region 149 is formed at the center of the pn diode cell 147.
  • the depth of the second source trench 159 is the same as the depth of the gate trench 144.
  • the area of the second source trench 159 is smaller than the area of the Schottky region 157.
  • a p-type second breakdown voltage holding region 160 is formed in the second source trench 159.
  • the second breakdown voltage holding region 160 is formed over the entire surface of the bottom surface 159A of the second source trench 159, and is formed such that the bottom surface 159A and the side surface 159B of the second source trench 159 intersect to surround the bottom surface 159A.
  • the edge portion 159C and the body portion 149 exposed from the edge portion 159C to the side surface 159B of the second source trench 159 are formed in a container shape.
  • a p + -type bottom body contact region 161 is formed in the surface layer portion of the second breakdown voltage holding region 160 at the center of the bottom surface 159A.
  • the body region 149 of the pn diode cell 147 can be contacted (can be electrically connected) via the second breakdown voltage holding region 160.
  • the pn diode cell 147 is configured by a pn junction between the second breakdown voltage holding region 160 and the drift region 150, and serves as an anode side contact.
  • a body diode 162 having a bottom body contact region 161 and having a SiC substrate 140 as a cathode side contact is incorporated.
  • a third breakdown voltage holding region 163 (relay region) is formed at each intersection 152 of the gate trench 144 that partitions the plurality of cells 145.
  • the third breakdown voltage holding region 163 is formed over the entire surface of the bottom surface 144B of the gate trench 144 at the intersecting portion 152, and is formed at the lower portion of each corner portion of each cell 145 facing the intersecting portion 152 from the bottom surface 144B.
  • the edge portion 144C of 144 and the body region 149 immediately above the edge portion 144C are formed.
  • the third breakdown voltage holding region 163 is formed in a square shape that is slightly larger than the intersecting portion 152 of the gate trench 144 in plan view, and each corner thereof is located at each corner of each cell 145 facing the intersecting portion 152. Each has entered.
  • the impurity concentration of the third breakdown voltage holding region 163 is higher than the impurity concentration of the body region 149 and the impurity concentration of the drift region 150.
  • the bottom body contact region 161 By relaying the third breakdown voltage holding region 163, the bottom body contact region 161 ⁇ the second breakdown voltage holding region 160 ⁇ the body region 149 of the pn diode cell 147 ⁇ the third breakdown voltage holding region 163 ⁇ the body region 149 of the Schottky cell 146.
  • the first breakdown voltage holding region 156 of the Schottky cell 146 can be contacted (can be electrically connected).
  • a plurality of p-type guard rings 164 are provided on the surface layer portion of the epitaxial layer 141 so as to surround the active region 142 at a distance from the active region 142 (see FIG. In this embodiment, four) are formed.
  • These guard rings 164 can be formed by the same ion implantation process as the process of forming the p-type body region 149.
  • Each guard ring 164 is formed in a square ring shape along the outer periphery of the upper MIS transistor 130 in plan view.
  • an interlayer insulating film 165 made of an oxide film SiO 2 or a high-k material (SiN, Al 2 O 3 , AlON, etc.) is formed on the epitaxial layer 141 so as to cover the gate electrode 154.
  • a high-k material SiN, Al 2 O 3 , AlON, etc.
  • contact holes 166 and 167 having larger diameters than the first source trench 155 and the second source trench 159 are formed.
  • a source electrode 168 is formed on the interlayer insulating film 165.
  • the source electrode 168 enters all the first source trenches 155 and the second source trenches 159 all at once through the contact holes 166 and 167.
  • the source electrode 168 is in contact with the Schottky region 157, the first breakdown voltage holding region 156, and the source region 148 in order from the bottom side of the first source trench 155.
  • the source electrode 168 is in contact with the bottom body contact region 161, the second breakdown voltage holding region 160, and the source region 148 in order from the bottom side of the second source trench 159 in the pn diode cell 147. That is, the source electrode 168 is a common wiring for all the cells 145.
  • An interlayer insulating film 165 is formed on the source electrode 168, and the source electrode 168 is electrically connected to the source pad 132 through the interlayer insulating film 165.
  • the gate pad 134 is electrically connected to the gate electrode 154 through a gate wiring (not shown) drawn on the interlayer insulating film 165.
  • the source electrode 168 includes a polysilicon layer 169, an intermediate layer 170, and a metal layer 171 in order from the contact side of the epitaxial layer 141.
  • a polysilicon layer 169 doped polysilicon doped with impurities is used.
  • impurity of the polysilicon layer 169 n-type impurities such as nitrogen (N), phosphorus (P), and arsenic (As), and p-type impurities such as aluminum (Al) and boron (B) can be used. .
  • the polysilicon layer 169 is formed so as to cover the entire surface of the cell 145 exposed in the contact holes 166 and 167.
  • the polysilicon layer 169 includes all of the Schottky region 157, the first breakdown voltage holding region 156, and the source region 148 in the first source trench 155, and the bottom body contact region 161 and the second breakdown voltage holding region in the second source trench 159. 160, and all of the source region 148.
  • the polysilicon layer 169 forms a Schottky junction with the source region 148 in the Schottky cell 146.
  • the polysilicon layer 169 is formed between the Schottky region 157 and the body diode 172 (the pn junction between the body region 149 and the drift region 150) incorporated in the Schottky cell 146 and the pn diode cell 147, respectively.
  • the heterojunction for example, the height of the junction barrier is 1 to 1.5 eV
  • having a junction barrier smaller than the diffusion potential (for example, 2.8 to 3.2 eV) of the diode is formed.
  • a heterojunction diode 172 is formed between the source electrode 168 and the Schottky region 157.
  • the polysilicon layer 169 forms an ohmic contact between the bottom body contact region 161 and the source region 148 in the pn diode cell 147.
  • the intermediate layer 170 is a metal layer stacked on the polysilicon layer 169.
  • the metal layer 171 is the outermost layer of the source electrode 168.
  • a stack in which polysilicon (polysilicon layer 169), titanium (intermediate layer 170), and aluminum (metal layer 171) are sequentially stacked. Structure (polysilicon / Ti / Al).
  • the metal layer 171 preferably includes a molybdenum layer (Mo layer). Since molybdenum has a high melting point, including the molybdenum layer in the metal layer 171 can prevent the metal layer 171 from being melted by heat generated when a large current flows through the source electrode 168.
  • a drain electrode 174 is formed on the back surface 140B of the SiC substrate 140 so as to cover the entire area.
  • the drain electrode 174 is a common electrode for all the cells 145.
  • As the drain electrode 174 for example, a laminated structure (Ti / Ni / Au / Ag) in which titanium (Ti), nickel (Ni), gold (Au), and silver (Ag) are laminated in this order from the SiC substrate 140 side. Can be used.
  • a plurality of upper MIS transistors 130 (three upper MIS transistors 130 in the present embodiment) are mounted on the first substrate 82A, and a plurality of lower MIS transistors 131 are disposed. (In the present embodiment, three lower MIS transistors 131) are mounted on the second substrate 82B.
  • the power module 1 of the present embodiment is different from the power module 1 of the second embodiment in that the position of the upper signal board 86 on the first board 82A, the position of the lower signal board 87 on the second board 82B, and The positions of the input terminal members 83 and 84 on the first board 82A and the positions of the output terminal members 85 on the first board 82A are the same.
  • the power module 1 of the present embodiment is different from the second input terminal member 84 of the power module 1 of the second embodiment in the shape of the second input terminal member 84.
  • the second input terminal member 84 of the present embodiment includes a first connection portion 84a, a second connection portion 84b, and a third connection portion 84c, which are three connection portions. That is, the second input terminal member 84 of the present embodiment does not have the fourth connection portion 84d and the fifth connection portion 84e. Accordingly, the length in the second direction Y of the connecting portion 84f of the second input terminal member 84 of the present embodiment is the length of the connecting portion 84f of the second input terminal member 84 of the second embodiment in the second direction Y. Shorter than that.
  • the distance between the first connection portion 84a and the second connection portion 84b in the second direction Y and the distance between the second connection portion 84b and the third connection portion 84c in the second direction Y are
  • Each of the upper MIS transistors 130 is larger than the chip size in the second direction Y.
  • the three upper MIS transistors 130 are arranged at intervals in the second direction Y on the first substrate 82A. Each upper MIS transistor 130 is disposed on the second substrate 82B side of the first substrate 82A with respect to the upper signal substrate 86. In other words, each upper MIS transistor 130 is arranged at the end of the first substrate 82A on the second substrate 82B side. One of the three upper MIS transistors 130 is located between the first connection portion 84 a and the second connection portion 84 b of the second input terminal member 84 in the second direction Y. The upper MIS transistor 130 is disposed closer to the first connection portion 84a than the second connection portion 84b in the second direction Y.
  • Another one of the three upper MIS transistors 130 is located between the second connection portion 84b and the third connection portion 84c of the second input terminal member 84 in the second direction Y.
  • the upper MIS transistor 130 is arranged closer to the second connection portion 84b than the third connection portion 84c in the second direction Y.
  • the remaining one of the three upper MIS transistors 130 is located on the opposite side of the second connection portion 84b in the second direction Y with respect to the third connection portion 84c so as to be adjacent to the third connection portion 84c. ing.
  • the three lower MIS transistors 131 are arranged at intervals in the second direction Y on the second substrate 82B. Each lower MIS transistor 131 is disposed in a portion of the second substrate 82B that is closer to the first substrate 82A than the lower signal substrate 87 is. In other words, each lower MIS transistor 131 is disposed at the end of the second substrate 82B on the first substrate 82A side. One of the three lower MIS transistors 131 is disposed so as to face the first connection portion 84 a of the second input terminal member 84 in the first direction X. Another one of the three lower MIS transistors 131 is arranged to face the second connection portion 84b of the second input terminal member 84 in the first direction X. The remaining one of the three lower MIS transistors 131 is disposed so as to face the third connection portion 84 c of the second input terminal member 84 in the first direction X.
  • the three upper MIS transistors 130 are connected in parallel to each other.
  • the three lower MIS transistors 131 are connected in parallel to each other.
  • the connection mode of these transistors 130 and 131 by the power wires 44 and 46 and the control wires 45 and 47 is the same as the power wires 44 and 46 and the control wires of the upper switching element 11 and the lower switching element 12 of the second embodiment. It is the same as the connection mode by 45 and 47.
  • FIGS. 7 shows a schematic circuit configuration of the power module of the comparative example
  • FIG. 34 shows a schematic circuit configuration of the power module 1 of the present embodiment.
  • the circuit configuration of FIG. 34 includes wiring 9 that connects between the positive side terminal of the power source ES and the drain of the upper MIS transistor 130 and between the source of the upper MIS transistor 130 and the drain of the lower MIS transistor 131.
  • the wiring 9 has an inductor load 9a.
  • the switching speed of the lower switching element 12 (the changing speed of the drain-source voltage Vdsl) is decreased, thereby reducing the negative side. While the absolute value of the surge voltage decreases, the switching loss increases rapidly by increasing the gate resistance 8.
  • the absolute value of the negative surge voltage is smaller than the reference condition.
  • the absolute value of the negative surge voltage is smaller than that of the power module 1 of the third embodiment. This is because the upper diode wire 91 connected to the upper diode 71 can be omitted by using the upper MIS transistor 130 in which the upper switching element 11 and the upper diode 71 are formed on the same chip. This is considered to be because the surge voltage due to the inductance of 91 disappeared.
  • the switching loss increases as the capacities of the upper capacitor 13 and the lower capacitor 14 increase. However, the switching loss decreases as compared with the case where the gate resistance 8 is increased as in the power module of the comparative example.
  • the power module 1 includes an upper MIS transistor 130 in which the upper switching element 11 and the upper diode 71 are formed on the same chip, and a lower side in which the lower switching element 12 and the lower diode 72 are formed on the same chip.
  • MIS transistor 131 since the upper diode wire 91 and the lower diode wire 92 can be omitted, the effects of the inductance of the upper diode wire 91 and the inductance of the lower diode wire 92 are affected by the upper MIS transistor 130 and The lower MIS transistor 131 can be prevented from receiving. Therefore, fluctuations caused by the surge voltage of the gate-source voltage Vgsu of the upper MIS transistor 130 and the gate-source voltage Vgsl of the lower MIS transistor 131 can be effectively suppressed.
  • the number of elements of the power module 1 is reduced as compared with a configuration in which the upper switching element 11 and the upper diode 71 are provided as individual chips, and the lower switching element 12 and the lower diode 72 are provided as individual chips.
  • the power module 1 can be downsized.
  • a plurality of upper MIS transistors 130 are arranged at intervals in the second direction Y of the first substrate 82A, and a plurality of lower MIS transistors 131 are arranged at intervals in the second direction Y of the second substrate 82B.
  • the first substrate 82A is configured such that the thermal conductivity of the first substrate 82A in the second direction Y is lower than the thermal conductivity of the first substrate 82A in the first direction X.
  • the second substrate 82B is configured such that the thermal conductivity of the second substrate 82B in the second direction Y is lower than the thermal conductivity of the second substrate 82B in the first direction X.
  • the plurality of upper MIS transistors 130 are arranged adjacent to the connection portions 84a to 84c of the second input terminal member 84 in the second direction Y. That is, the upper power wire 44 of the upper MIS transistor 130 and the lower power wire 46 of the lower MIS transistor 131 are adjacent to each other in the second direction Y. According to this configuration, when the upper MIS transistor 130 and the lower MIS transistor 131 are complementarily turned on / off, the direction of the current flowing through the upper power wire 44 is opposite to the direction of the current flowing through the lower power wire 46. become.
  • the magnetic field generated in the upper power wire 44 and the magnetic field generated in the lower power wire 46 cancel each other, so that noise in the upper power wire 44 and the lower power wire 46 can be reduced.
  • the magnetic field generated in the upper power wire 44 and the magnetic field generated in the lower power wire 46 can be effectively canceled out. Can do.
  • the power module 1 of the fourth embodiment is different from the power module 1 of the first embodiment in that an upper diode 71 and a lower diode 72 of the power module 1 of the second embodiment are added.
  • symbol is attached
  • the upper diode 71 is provided separately from the upper switching element 11, and the lower diode 72 is provided separately from the lower switching element 12.
  • the cathode of the upper diode 71 is electrically connected to the first wiring 15 that connects the drain terminal 11 d of the upper switching element 11 and the first input terminal P. More specifically, the cathode of the upper diode 71 is electrically connected to a portion of the first wiring 15 between the drain terminal 11 d of the upper switching element 11 and the first terminal of the upper capacitor 13.
  • the anode of the upper diode 71 is electrically connected to a portion closer to the upper switching element 11 than the node N in the fourth wiring 18 that connects the source terminal 11 s of the upper switching element 11 and the drain terminal 12 d of the lower switching element 12. ing.
  • the cathode of the lower diode 72 is electrically connected to a portion on the lower switching element 12 side than the node N in the fourth wiring 18. More specifically, the cathode of the lower diode 72 is electrically connected to a portion of the fourth wiring 18 between the drain terminal 12 d of the lower switching element 12 and the first terminal of the lower capacitor 14.
  • the anode of the lower diode 72 is electrically connected to the fifth wiring 19 that connects the source terminal 12 s of the lower switching element 12 and the second input terminal N.
  • each of the upper diode 71 and the lower diode 72 is a Schottky barrier diode.
  • the forward threshold voltages of the upper diode 71 and the lower diode 72 are lower than the forward threshold voltages of the body diode 11a of the upper switching element 11 and the body diode 12a of the lower switching element 12, respectively.
  • the number of each of the upper side switching element 11 and the lower side switching element 12 can be arbitrarily changed.
  • the number of each of the upper side switching element 11 and the lower side switching element 12 is set to have a preset on-resistance.
  • the plurality of upper switching elements 11 are connected in parallel to each other. That is, the drain terminals 11d of the plurality of upper switching elements 11 are connected to each other, the source terminals 11s of the plurality of upper switching elements 11 are connected to each other, and the gate terminals 11g of the plurality of upper switching elements 11 are connected to each other.
  • the plurality of lower switching elements 12 are connected in parallel to each other.
  • the drain terminals 12d of the plurality of lower switching elements 12 are connected to each other, the source terminals 12s of the plurality of lower switching elements 12 are connected to each other, and the gate terminals 12g of the plurality of lower switching elements 12 are connected to each other.
  • three upper switching elements 11 are provided, and three lower switching elements 12 are provided.
  • the numbers of the upper diode 71 and the lower diode 72 can be arbitrarily changed.
  • the numbers of the upper diode 71 and the lower diode 72 are set based on the magnitude of the return current that flows while avoiding the upper switching element 11 and the lower switching element 12.
  • the plurality of upper diodes 71 are connected in parallel to each other. That is, the anodes of the plurality of upper diodes 71 are connected to each other, and the cathodes of the plurality of upper diodes 71 are connected to each other.
  • the cathodes of the plurality of upper diodes 71 are connected to the first wiring 15, and the anodes of the plurality of upper diodes 71 are connected to a portion of the fourth wiring 18 that is closer to the upper switching element 11 than the node N.
  • the plurality of lower diodes 72 are connected to each other in parallel. That is, the anodes of the plurality of lower diodes 72 are connected to each other, and the cathodes of the plurality of lower diodes 72 are connected to each other.
  • the cathodes of the plurality of lower diodes 72 are connected to a portion of the fourth wiring 18 closer to the lower switching element 12 than the node N, and the anodes of the plurality of lower diodes 72 are connected to the fifth wiring 19.
  • two upper diodes 71 are provided, and two lower diodes 72 are provided.
  • the DC rated current that the upper diode 71 can accept is less than the DC rated current that the upper switching element 11 can accept, and the DC rated current that the lower diode 72 can accept is lower than the lower switching element 12. Is less than the allowable DC rated current.
  • the DC rated current is a direct current having an absolute maximum rating.
  • the power module 1 is configured such that the sum of the DC rated currents of the plurality of lower diodes 72 is equal to the DC rated current of the plurality of lower switching elements 12. It is configured to be less than the total.
  • the power module 1 is configured such that the number of upper diodes 71 is smaller than the number of upper switching elements 11 and the number of lower diodes 72 is smaller than the number of lower switching elements 12.
  • the power module 1 includes three upper switching elements 11, three lower switching elements 12, two upper diodes 71, and two lower sides.
  • a diode 72 is provided.
  • the DC rated current allowable for one upper diode 71 may be less than the DC rated current allowable for one upper switching element 11.
  • the DC rated current allowable for one lower diode 72 may be less than the DC rated current allowable for one lower switching element 12.
  • the number of the upper switching elements 11 and the number of the upper diodes 71 may be equal to each other.
  • the number of the lower switching elements 12 and the number of the lower diodes 72 may be equal to each other.
  • the three upper switching elements 11 and the two upper diodes 71 are each mounted on the first input wiring portion 23 by solder or the like.
  • the three upper switching elements 11 and the two upper diodes 71 are arranged alternately along the first direction X.
  • the upper capacitor 13 is positioned closer to the first input terminal member 30 than the upper switching element 11 on the first input terminal member 30 side among the three upper switching elements 11 in the first direction X.
  • the upper capacitor 13 is connected to the gate electrode 42 of the upper switching element 11 closest to the first input terminal member 30 among the three upper switching elements 11. Is connected to a portion closer to the first upper control terminal member 33 than a portion to be connected.
  • Each of the three lower switching elements 12 and the two lower diodes 72 is mounted on the output wiring portion 22 by soldering or the like.
  • the three lower switching elements 12 and the two lower diodes 72 are alternately arranged along the first direction X.
  • the positions of the three lower switching elements 12 are equal to the positions of the three upper switching elements 11.
  • the positions of the two lower diodes 72 are equal to the positions of the two upper diodes 71.
  • the lower capacitor 14 is located closer to the second input terminal member 31 than the lower switching element 12 on the second input terminal member 31 side among the three lower switching elements 12 in the first direction X. .
  • the lower capacitor 14 is connected to the gate electrode 42 of the lower switching element 12 closest to the second input terminal member 31 among the three lower switching elements 12 in the first lower control wiring portion 27.
  • the side control wire 47 is connected to a portion closer to the first lower control terminal member 35 than a portion to which the side control wire 47 is connected.
  • connection form of the power wires 44 and 46 and the control wires 45 and 47 of the switching elements 11 and 12 is the same as that of the power wires 44 and 46 and the control wires of the switching elements 11 and 12 of the first embodiment. This is the same as the connection mode using the wires 45 and 47.
  • the connection mode of the diode wires 91 and 92 of the diodes 71 and 72 is the same as the connection mode of the diode wires 91 and 92 of the diodes 71 and 72 of the second embodiment.
  • the wire diameter of the upper diode wire 91 of this embodiment is equal to the wire diameter of the upper power wire 44.
  • the four upper diode wires 91 are preferably configured such that their inductances are smaller than the inductances of the four upper power wires 44.
  • the lengths of the four upper diode wires 91 are shorter than the lengths of the four upper power wires 44
  • the lengths of the four lower diode wires 92 are Each is shorter than the length of the four lower power wires 46.
  • the wire diameters of the diode wires 91 and 92 are the wires of the power wires 44 and 46, respectively. You may comprise so that it may become larger than a diameter.
  • Each power connection member may be, for example, a CIC (Cu / Inver / Cu) lead frame.
  • the effects (1-1) to (1-9) of the first embodiment and the (2-1), (2-2), (2-5) of the second embodiment And the same effect as the effect of (2-6) is obtained.
  • the upper MIS transistor 130 may be used instead of the upper switching element 11 and the upper diode 71
  • the lower MIS transistor 131 may be used instead of the lower switching element 12 and the lower diode 72. Good.
  • the effect (3-1) of the third embodiment can be obtained.
  • FIG. 7 shows a schematic circuit configuration of the power module of the comparative example
  • FIG. 38 shows a schematic circuit configuration of the power module 1 of the present embodiment.
  • the cathode of the upper diode 71 and the first terminal of the upper capacitor 13 are electrically connected to the drain of the upper switching element 11, and the anode of the upper diode 71 is electrically connected to the source of the upper switching element 11.
  • the second terminal of the upper capacitor 13 is electrically connected to the gate terminal of the upper switching element 11. The source and gate of the upper switching element 11 are short-circuited.
  • the cathode of the lower diode 72 and the first terminal of the lower capacitor 14 are electrically connected to the drain of the lower switching element 12, and the anode of the lower diode 72 is electrically connected to the source of the lower switching element 12.
  • the second terminal of the lower capacitor 14 is electrically connected to the gate of the lower switching element 12.
  • the lower gate driving circuit 3 is electrically connected to the gate of the lower switching element 12.
  • a gate resistor 8 is provided between the gate of the lower switching element 12 and the lower gate drive circuit 3.
  • the drain of the upper switching element 11 is electrically connected to the positive terminal of the power supply ES, and the source of the lower switching element 12 is electrically connected to the negative terminal of the power supply ES.
  • the circuit configuration of FIG. 38 has wiring 9 that connects between the positive terminal of the power source ES and the drain of the upper switching element 11 and between the source of the upper switching element 11 and the drain of the lower switching element 12.
  • the wiring 9 has an inductor load 9a.
  • the switching speed of the lower switching element 12 (the changing speed of the drain-source voltage Vdsl) is decreased, thereby reducing the negative side. While the absolute value of the surge voltage decreases, the switching loss increases rapidly by increasing the gate resistance 8.
  • the upper capacitor 13 and the lower capacitor 14, the upper diode 71, and the lower diode 72 are used to detect the absolute surge voltage on the negative side of the reference condition. The value becomes smaller.
  • the switching loss increases, but the switching loss is smaller than when the gate resistance 8 is increased as in the power module of the comparative example.
  • the upper MIS transistor 130 is used instead of the upper switching element 11 and the upper diode 71, and the lower MIS transistor 131 is used instead of the lower switching element 12 and the lower diode 72.
  • a simulation was performed. The result is point B in FIG.
  • the absolute value of the surge voltage on the negative side of point A is smaller.
  • the switching loss increases, but the switching loss is smaller than when the gate resistance 8 is increased as in the power module of the comparative example.
  • each said embodiment is an illustration of the form which the semiconductor device and power module according to this invention can take, and it does not intend restrict
  • the semiconductor device and the power module according to the present invention can take a form in which, for example, the following modification examples and at least two modification examples that do not contradict each other are combined.
  • the upper capacitor 13 includes a portion where the upper control wire 45 connected to the upper switching element 11 closest to the first upper control terminal member 88A is connected to the first upper control wiring portion 86c, and a first upper control.
  • the terminal member 88A is provided at a portion between the terminal member 88A and the portion connected to the first upper control wiring portion 86c.
  • the lower capacitor 14 includes a portion where the lower control wire 47 connected to the lower switching element 12 closest to the first lower control terminal member 89A is connected to the first lower control wiring portion 87c, and a first The lower control terminal member 89A is provided at a portion between the lower control terminal member 89A and the portion connected to the first lower control wiring portion 87c.
  • the second input terminal member 84 has the first connection portion 84a, the second connection portion 84b, and the third connection portion 84c similarly to the second input terminal member 84 shown in FIG.
  • the structure which does not have the part 84d and the 5th connection part 84e may be sufficient.
  • the semiconductor device 10 of the power module 1 of 2nd Embodiment may combine the semiconductor device 10 of the power module 1 of 2nd Embodiment, and the board
  • the upper capacitor 13 and the lower capacitor 14 are omitted from the configuration of the power module 1 of the fourth embodiment shown in FIG. Note that at least one of the upper island portion 37 and the upper connection wire 39U and the lower island portion 38 and the lower connection wire 39L may be omitted.
  • the power module 1 of the fourth embodiment and the power module 1 of the third embodiment may be combined. That is, in the power module 1 of the fourth embodiment, the upper switching element 11 and the upper diode 71 may be formed on the same chip, and the lower switching element 12 and the lower diode 72 may be formed on the same chip.
  • the first upper control terminal member 88A and the second upper control terminal member 88B connected to the upper signal board 86 are the first of the second input terminal members 84 in the second direction Y. You may arrange
  • the electrical connection mode between the lower capacitor 14 using the lower island portion 38 and the output wiring portion 22 can be arbitrarily changed. For example, you may change into a connection aspect as shown in FIG.40 and FIG.41.
  • the lower island portion 38 extends in the second direction Y so as to cover the second input wiring portion 24 from the first direction X.
  • the lower island portion 38 is provided adjacent to the output wiring portion 22. Accordingly, the lower connection wire 39L that electrically connects the lower island portion 38 and the output wiring portion 22 does not straddle the second input wiring portion 24. That is, the length of the lower connection wire 39L can be shortened.
  • the lower island portion 38 is provided so as to face the second input wiring portion 24 in the first direction X.
  • the lower island portion 38 is provided adjacent to the output wiring portion 22 in the second direction Y. Further, the lower island portion 38 is provided adjacent to the bent portion 27 c of the first lower control wiring portion 27 in the second direction Y.
  • the lower capacitor 14 is arranged so that the arrangement direction of the first terminal and the second terminal is a direction along the second direction Y.
  • the upper island part 37 may be omitted.
  • the first terminal of the upper capacitor 13 is directly connected to the bent portion 25 c of the first upper control wiring portion 25, and the second terminal of the upper capacitor 13 is directly connected to the first input wiring portion 23. .
  • the lower island portion 38 may be omitted.
  • the length of the first portion 24a of the second input wiring portion 24 in the first direction X is shortened so that a part of the output wiring portion 22 is covered with the first portion 24a from the first direction X. Extend in direction Y.
  • a part of the output wiring portion 22 faces the bent portion 27c of the first lower control wiring portion 27 in the second direction Y with a gap in the second direction Y.
  • the first terminal of the lower capacitor 14 is directly connected to the bent portion 27 c, and the second terminal of the lower capacitor 14 is directly connected to a part of the output wiring portion 22.
  • the length of the first portion 22a of the output wiring portion 22 in the first direction X and the length of the first portion 23a of the first input wiring portion 23 in the first direction X are respectively It can be changed arbitrarily.
  • the length in the first direction X of the first portion 22a of the output wiring portion 22 may be set according to the number of the lower switching elements 12 mounted on the output wiring portion 22,
  • the length of the first portion 23a of the first input wiring portion 23 in the first direction X may be set according to the number of the upper switching elements 11 mounted on the one input wiring portion 23.
  • the length of the first portion 22a of the output wiring portion 22 in the first direction X and the first portion 23a of the first input wiring portion 23 are the first.
  • the length in the direction X can be shortened. Thereby, size reduction of the 1st direction X of the power module 1 can be achieved.
  • the length of the first portion 22a of the output wiring portion 22 in the first direction X is set according to the number of lower switching elements 12 mounted on the output wiring portion 22 and the number of lower diodes 72. It may be set.
  • the length of the first portion 23a of the first input wiring portion 23 in the first direction X may be set according to the number of the upper switching elements 11 mounted on the first input wiring portion 23 and the number of the upper diodes 71. .
  • the power module 1 includes a gate resistor 180 that is an example of an upper control resistor electrically connected to the gate terminal 11g (see FIG. 1) of the upper switching element 11.
  • a gate resistor 181 which is an example of a lower control resistor electrically connected to the gate terminal 12g (see FIG. 1) of the lower switching element 12 may be included.
  • the gate resistor 180 is provided separately from the upper switching element 11.
  • the gate resistor 181 is provided separately from the lower switching element 12.
  • the gate resistor 180 is formed between the bent portion 25c and the portion to which the upper control wire 45 connected to the gate electrode 42 (see FIG. 5A) of the upper switching element 11 is connected. Implemented in the middle part.
  • the first terminal (first upper resistance terminal) of the gate resistor 180 is electrically connected to the gate terminal 11g of the upper switching element 11, and the second terminal (second upper resistance terminal) of the gate resistor 180 is the upper capacitor. 13 first terminals are electrically connected.
  • the gate resistor 181 is mounted in a portion between the bent portion 27c and the portion where the lower control wire 47 connected to the gate electrode 42 of the lower switching element 12 is connected in the first lower control wiring portion 27. Has been.
  • the first terminal (first lower resistance terminal) of the gate resistor 181 is electrically connected to the gate terminal 12g of the lower switching element 12, and the second terminal (second lower resistance terminal) of the gate resistor 181. Is electrically connected to the first terminal of the lower capacitor 14.
  • the upper switching element 11 and the lower switching element 12 can be adjusted to have appropriate operating speeds by changing the resistance values of the gate resistors 180 and 181.
  • the configuration of the upper switching element 11 and the lower switching element 12 can be arbitrarily changed.
  • the upper switching element 11 and the lower switching element 12 may be configured as shown in FIG.
  • the configuration of the upper switching element 11 will be described, and the description of the configuration of the lower switching element 12 will be omitted.
  • the upper switching element 11 may be a transistor made of a nitride semiconductor such as HEMT (High Electron Mobility Transistor) of gallium nitride (GaN).
  • HEMT High Electron Mobility Transistor
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • InGaN indium gallium nitride
  • the upper switching element 11 shown in FIG. 43A is formed on, for example, a silicon substrate (Si substrate 210), and is formed on the buffer layer 211 made of gallium nitride (GaN) or the like, and the undoped GaN layer.
  • a source electrode 214, a drain electrode 215, and an insulating layer 216 are formed on the electron supply layer 213.
  • a gate electrode 217 is formed on the electron supply layer 213 with an insulating layer 216 interposed therebetween.
  • the electron supply layer 213 made of undoped AlGaN is heterojunctioned to the surface of the channel layer 212 made of undoped GaN, a two-dimensional electron gas is formed at the interface of the joined portion. (2DEG: Two Dimensional Electron Gas) occurs. For this reason, the electrons in the 2DEG layer become carriers and the channel layer 212 becomes conductive.
  • a trench groove 218 is formed in the electron supply layer 213 made of undoped AlGaN with respect to the configuration of the upper switching element 11 in FIG. 43 (a).
  • An insulating layer 216 is formed on the side and bottom surfaces of the trench groove 218.
  • a gate electrode 217 is filled into the side surface and the bottom surface of the insulating layer 216.
  • Other configurations are the same as the configuration of the upper switching element 11 in FIG.
  • the gate electrode 217 is formed in the trench groove 218 formed with respect to the electron supply layer 213 made of undoped AlGaN via the insulating layer 216.
  • the normally-off characteristic of the 2DEG layer at the interface between the lower channel layer 212 and the electron supply layer 213 is realized.
  • the upper gate drive circuit 2 may be configured such that the upper switching element 11 performs synchronous rectification when the lower switching element 12 is driven on and off.
  • the lower gate drive circuit 3 may be configured such that the lower switching element 12 performs synchronous rectification when the upper switching element 11 is driven on and off.
  • each gate drive circuit 2, 3 controls the upper switching element 11 and the lower switching element 12 so that the upper switching element 11 and the lower switching element 12 are turned on and off in a complementary manner. Also good.
  • a configuration including the power module 1 and the gate drive circuits 2 and 3 may be referred to as a power drive circuit.
  • the power drive circuit may have a configuration in which the gate drive circuits 2 and 3 are built in the power module 1.
  • Circuit to which the power module 1 is applied With reference to FIGS. 44 and 45, a circuit to which the power module 1 is applied will be described as an example.
  • the full-bridge inverter circuit (hereinafter simply “inverter circuit 230”) shown in FIG.
  • the inverter circuit 230 includes a first inverter unit 231, a second inverter unit 232, an input capacitor 233, and a gate drive circuit 234.
  • the inverter circuit 230 is used, for example, for driving a two-phase AC motor (not shown) or a power supply circuit.
  • the first inverter unit 231 includes an upper switching element 231U and a lower switching element 231L.
  • the source terminal of the upper switching element 231U and the drain terminal of the lower switching element 231L are electrically connected.
  • the first inverter unit 231 is connected in parallel with the input capacitor 233. More specifically, the drain terminal of the upper switching element 231U is electrically connected to the first terminal of the input capacitor 233, and the source terminal of the lower switching element 231L is electrically connected to the second terminal of the input capacitor 233. .
  • the second inverter unit 232 includes an upper switching element 232U and a lower switching element 232L.
  • the source terminal of the upper switching element 232U and the drain terminal of the lower switching element 232L are electrically connected.
  • the second inverter unit 232 is connected in parallel with the first inverter unit 231. Specifically, the drain terminal of the upper switching element 232U is electrically connected to the drain terminal of the upper switching element 231U, and the source terminal of the lower switching element 232L is electrically connected to the source terminal of the lower switching element 231L. Yes.
  • the gate drive circuit 234 is electrically connected to the gate terminals of the switching elements 231U, 231L, 232U, and 232L, respectively.
  • the gate drive circuit 234 controls on / off of each switching element 231U, 231L, 232U, 232L.
  • the power module 1 can be applied to at least one of the first inverter unit 231 and the second inverter unit 232.
  • the first terminal and the second terminal of the input capacitor 233 are electrically connected to the first input terminal P and the second input terminal N of the power module 1, respectively.
  • the gate driving circuit 234 is electrically connected to the first upper control terminal GU1 and the first lower control terminal GL1.
  • the drain terminal of the upper switching element 231U and the source terminal of the lower switching element 231L are electrically connected to the first input terminal P and the second input terminal N, respectively.
  • the gate drive circuit 234 is electrically connected to the first upper control terminal GU1 and the first lower control terminal GL1.
  • a three-phase AC inverter circuit shown in FIG. 45 (hereinafter simply “three-phase inverter circuit 240”) can also be applied to the power module 1.
  • the three-phase inverter circuit 240 controls the power driving unit 241 and the power driving unit 241 that are electrically connected to the U-phase, V-phase, and W-phase coils of a three-phase AC motor (hereinafter simply “motor 247”).
  • a converter 246 connected to the power driver 241 and the power source ES.
  • the converter unit 246 has a positive power terminal EP and a negative power terminal EN.
  • the power drive unit 241 controls power supplied to the U-phase, V-phase, and W-phase coils of the motor 247.
  • the power driving unit 241 includes a U-phase inverter unit 242, a V-phase inverter unit 243, and a W-phase inverter unit 244.
  • the U-phase inverter unit 242, the V-phase inverter unit 243, and the W-phase inverter unit 244 are connected in parallel to each other between the positive power terminal EP and the negative power terminal EN.
  • the U-phase inverter unit 242 includes an upper switching element 242U and a lower switching element 242L.
  • the drain terminal of the upper switching element 242U is electrically connected to the positive power terminal EP.
  • the source terminal of the upper switching element 242U and the drain terminal of the lower switching element 242L are electrically connected.
  • the source terminal of the lower switching element 242L is connected to the negative power terminal EN.
  • a snubber diode 242A is connected in antiparallel to the upper switching element 242U, and a snubber diode 242B is connected in antiparallel to the lower switching element 242L.
  • the anode of the snubber diode 242A is electrically connected to the source terminal of the upper switching element 242U, and the cathode of the snubber diode 242A is electrically connected to the drain terminal of the upper switching element 242U.
  • the anode of the snubber diode 242B is electrically connected to the source terminal of the lower switching element 242L, and the cathode of the snubber diode 242B is electrically connected to the drain terminal of the lower switching element 242L.
  • the V-phase inverter unit 243 includes an upper switching element 243U and a lower switching element 243L.
  • the drain terminal of the upper switching element 243U is electrically connected to the positive power terminal EP.
  • the source terminal of the upper switching element 243U and the drain terminal of the lower switching element 243L are electrically connected.
  • the source terminal of the lower switching element 243L is connected to the negative power terminal EN.
  • a snubber diode 243A is connected in antiparallel to the upper switching element 243U, and a snubber diode 243B is connected in antiparallel to the lower switching element 243L.
  • the anode of the snubber diode 243A is electrically connected to the source terminal of the upper switching element 243U, and the cathode of the snubber diode 243A is electrically connected to the drain terminal of the upper switching element 243U.
  • the anode of the snubber diode 243B is electrically connected to the source terminal of the lower switching element 243L, and the cathode of the snubber diode 243B is electrically connected to the drain terminal of the lower switching element 243L.
  • the W-phase inverter unit 244 includes an upper switching element 244U and a lower switching element 244L.
  • the drain terminal of the upper switching element 244U is electrically connected to the positive power terminal EP.
  • the source terminal of the upper switching element 244U and the drain terminal of the lower switching element 244L are electrically connected.
  • the source terminal of the lower switching element 244L is connected to the negative power terminal EN.
  • a snubber diode 244A is connected in antiparallel to the upper switching element 244U, and a snubber diode 244B is connected in antiparallel to the lower switching element 244L.
  • the anode of the snubber diode 244A is electrically connected to the source terminal of the upper switching element 244U, and the cathode of the snubber diode 244A is electrically connected to the drain terminal of the upper switching element 244U.
  • the anode of the snubber diode 244B is electrically connected to the source terminal of the lower switching element 244L, and the cathode of the snubber diode 244B is electrically connected to the drain terminal of the lower switching element 244L.
  • the gate drive circuit 245 is electrically connected to the gate terminals of the switching elements 242U, 242L, 243U, 243L, 244U, and 244L, respectively.
  • the gate drive circuit 245 controls on / off of each switching element 242U, 242L, 243U, 243L, 244U, 244L.
  • the power module 1 can be applied to at least one of the U-phase inverter unit 242, the V-phase inverter unit 243, and the W-phase inverter unit 244.
  • the positive power terminal EP and the negative power terminal EN are electrically connected to the first input terminal P and the second input terminal N of the power module 1, respectively.
  • the gate driving circuit 245 is electrically connected to the first upper control terminal GU1 and the first lower control terminal GL1.
  • the output terminal O of the power module 1 is electrically connected to the U-phase coil of the motor 247.
  • the power module 1 when the power module 1 is applied to the V-phase inverter unit 243 and when the power module 1 is applied to the W-phase inverter unit 244, the power module 1 is applied to the U-phase inverter unit 242. is there.
  • the output terminal O of the power module 1 constituting the V-phase inverter unit 243 is electrically connected to the V-phase coil of the motor 247.
  • the output terminal O of the power module 1 constituting the W-phase inverter unit 244 is electrically connected to the W-phase coil of the motor 247.
  • the power module 1 is not limited to an inverter circuit, and may be applied to a converter circuit.
  • the forward threshold voltage of Iode is lower than the forward threshold voltage of the body diode of the upper switching element, and the forward threshold voltage of the lower diode is the forward direction of the body diode of the lower switching element.
  • a power driving circuit wherein the control driving circuit synchronously rectifies the upper switching element and the lower switching element, being lower than a threshold voltage.
  • Appendix B1 An upper switching element made of a wide gap semiconductor and having a first upper terminal, a second upper terminal, and an upper control terminal, and a wide gap semiconductor made of a first lower terminal, a second lower terminal, and A lower switching element having a lower control terminal, a wide gap semiconductor, an anode connected to the second upper terminal, a cathode connected to the first upper terminal, a wide gap semiconductor, an anode Is connected to the second lower terminal, the cathode is connected to the first lower terminal, and the upper control terminal of the upper switching element and the lower control terminal of the lower switching element are electrically connected And a control drive circuit for controlling the upper switching element and the lower switching element.
  • Joule control method wherein a forward threshold voltage of the upper diode is lower than a forward threshold voltage of a body diode of the upper switching element, and a forward threshold voltage of the lower diode is A method for controlling a power module, wherein the upper switching element and the lower switching element are synchronously rectified lower than a forward threshold voltage of a body diode of the lower switching element.
  • Lower diode 80 ... Substrate 81 ... Ceramic substrate (support substrate) 81a ... Main body 81b ... Back metal Layer (first back side metal layer, second back side metal layer) 81c... Surface metal layer (first surface side metal layer, second surface side metal layer) 82... Graphite substrate 82A... First substrate 82B. 82a Main body portion 82b ... back surface metal layer 82c ... front surface metal layer 83 ... first input terminal member 84 ... second input terminal member (input terminal member) 84a ... first connection portion 84b ... second connection portion 84c ... third connection portion 84d ... 4th connection part 84e ... 5th connection part 85 ... Output terminal member 88A ...

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Abstract

ゲート・ソース間電圧の変動を低減することができる半導体装置及びパワーモジュールを提供する。 半導体装置（１０）は、上側スイッチング素子（１１）と下側スイッチング素子（１２）と上側コンデンサ（１３）と下側コンデンサ（１４）とを含む。上側スイッチング素子（１１）及び下側スイッチング素子（１２）は、ワイドギャップ半導体からなる。上側コンデンサ（１３）は、第１上側端子（１１ｄ）と上側制御端子（１１ｇ）との間に、前記上側スイッチング素子（１１）とは別体として設けられる。下側コンデンサ（１４）は、第１下側端子（１２ｄ）と下側制御端子（１２ｇ）との間に、下側スイッチング素子（１２）とは別体として設けられる。第２上側端子（１１ｓ）及び第１下側端子（１２ｄ）が電気的に接続されている。

Description

半導体装置及びパワーモジュール
　本発明は、半導体装置及びパワーモジュールに関する。
　スイッチング素子からなるハーフブリッジ回路において、デッドタイム状態から例えば下側スイッチング素子がオンするとき、下側スイッチング素子のドレイン・ソース間電圧Ｖｄｓに起因する上側スイッチング素子のドレイン・ソース間電圧Ｖｄｓに伴い上側スイッチング素子のゲート・ソース間電圧Ｖｇｓが変動してゲート誤オンが生じる場合がある（例えば、特許文献１参照）。
特開２０１３－９９１３３号公報
　近年、シリコン（Ｓｉ）を用いた半導体よりも高耐圧、低オン抵抗、高速スイッチング、及び高温動作に対応したシリコンカーバイド（ＳｉＣ：Silicon Carbide）等を用いたワイドギャップ半導体の研究、及び製造販売が進められている。このようなワイドギャップ半導体は、低電流領域におけるプラトー電圧（ミラー効果領域におけるゲート・ソース間電圧）が低く、ゲート・ドレイン間容量Ｃｇｄに対するゲート・ソース間容量Ｃｇｓの比Ｃｇｓ／Ｃｇｄが小さいため、ドレイン・ソース間電圧Ｖｄｓの時間変化ｄＶｄｓ／ｄｔが、ゲート・ドレイン間容量Ｃｇｄを介してゲート・ソース間電圧Ｖｇｓに及ぼす影響が大きい。このため、ゲート・ソース間電圧Ｖｇｓの変動が大きくなるので、その電圧サージが正方向に掛かれば、スイッチング素子がオフ状態にもかかわらずオンしてしまう、所謂セルフターンオンし易くなり、ハーフブリッジの上下に貫通電流が流れる。またその電圧サージが負方向に掛かれば、負側のゲート電圧定格を超過するおそれがある。ＳｉＣ　ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）では、ゲートしきい値シフトの関係から負側のゲート電圧定格が小さく設定されていることが多く、この現象は特に問題になり易い。
　本発明の目的は、ゲート・ソース間電圧の変動を低減することができる半導体装置及びパワーモジュールを提供することにある。
　上記課題を解決する半導体装置は、ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、前記第１上側端子と前記上側制御端子との間に、前記上側スイッチング素子とは別体として設けられた上側コンデンサと、前記第１下側端子と前記下側制御端子との間に、前記下側スイッチング素子とは別体として設けられた下側コンデンサと、を有する。前記第２上側端子及び前記第１下側端子が電気的に接続されている。
　この構成によれば、例えば下側スイッチング素子がオン状態からオフ状態に変化するとき、下側コンデンサによって下側スイッチング素子のドレイン・ソース間電圧の変化速度が遅くなる。これにより、上側スイッチング素子のドレイン・ソース間電圧の変化速度も遅くなるため、上側スイッチング素子のゲート・ソース間電圧の変化速度が遅くなる。したがって、上側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、上側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。また、例えば上側スイッチング素子がオン状態からオフ状態に変化するときも同様に下側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、下側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。
　また、上記課題を解決するパワーモジュールは、基板と、ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有し、前記基板に実装された上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有し、前記基板に実装された下側スイッチング素子と、前記上側スイッチング素子とは別体として設けられ、前記第１上側端子と前記上側制御端子との間に設けられた上側コンデンサと、前記下側スイッチング素子とは別体として設けられ、前記第１下側端子と前記下側制御端子との間に設けられた下側コンデンサと、前記上側スイッチング素子、前記下側スイッチング素子、前記上側コンデンサ、及び前記下側コンデンサを封止する封止樹脂と、を備える。前記第２上側端子及び前記第１下側端子が電気的に接続されている。
　この構成によれば、例えば下側スイッチング素子がオン状態からオフ状態に変化するとき、下側コンデンサによって下側スイッチング素子のドレイン・ソース間電圧の変化速度が遅くなる。これにより、上側スイッチング素子のドレイン・ソース間電圧の変化速度も遅くなるため、上側スイッチング素子のゲート・ソース間電圧の変化速度が遅くなる。したがって、上側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、上側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。また、例えば上側スイッチング素子がオン状態からオフ状態に変化するときも同様に下側スイッチング素子のゲート・ソース間電圧のサージ電圧の増加が抑制されるため、下側スイッチング素子のゲート・ソース間電圧の変動を低減することができる。
　また、上記課題を解決するパワーモジュールは、基板と、ワイドギャップ半導体からなり、第１端子と、第２端子と、前記第１端子と前記第２端子との間のスイッチングを制御する制御端子とを有するスイッチング素子と、前記第１端子と前記制御端子との間に、前記スイッチング素子とは別体として設けられたコンデンサと、前記スイッチング素子及び前記コンデンサを封止する封止樹脂と、を有する。
　また、上記課題を解決するパワーモジュールは、ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続されている上側ダイオードと、ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続されている下側ダイオードと、前記上側スイッチング素子、前記下側スイッチング素子、前記上側ダイオード、及び前記下側ダイオードのそれぞれが実装された基板と、を有し、前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記上側ダイオードの許容可能なＤＣ定格電流が前記上側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満であり、前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記下側ダイオードの許容可能なＤＣ定格電流が前記下側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である。
　また、上記課題を解決するパワーモジュールは、ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、ワイドギャップ半導体からなり、アノードが前記第２端子に接続され、カソードが前記第１端子に接続されるダイオードと、前記スイッチング素子及び前記ダイオードが実装されている基板と、を有し、前記ダイオードの順方向しきい値電圧が前記スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記ダイオードの許容可能なＤＣ定格電流が前記スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である。
　この構成によれば、例えば下側スイッチング素子がオン状態からオフ状態に変化するとき、上側スイッチング素子のドレイン・ソース間電圧が負側に低下しても上側ダイオードの順方向しきい値電圧で上側スイッチング素子のドレイン・ソース間電圧の低下がクランプされる。このとき、ドレイン・ソース間電圧の変動期間が短くなるため、ゲート・ソース間電圧の変動期間が短くなる。したがって、ゲート・ソース間電圧の変動を低減することができる。
　上記半導体装置及びパワーモジュールによれば、ゲート・ソース間電圧の変動を低減することができる。
第１実施形態の半導体装置を有するパワーモジュール及びその駆動回路を示す模式回路図。 パワーモジュールの斜視図。 パワーモジュールの内部構成を示す平面図。 パワーモジュールの底面図。 （ａ）はスイッチング素子の平面図、（ｂ）は（ａ）の一部の内部拡大図。 スイッチング素子の断面図。 比較例のパワーモジュールの応用を示す模式回路図。 上側スイッチング素子及び下側スイッチング素子の寄生容量及び寄生抵抗を示す模式図。 下側スイッチング素子をオフ状態からオン状態に変化させたときの下側スイッチング素子のドレイン・ソース間電圧の変化と、上側スイッチング素子のドレイン・ソース間電圧、ドレイン・ゲート間電圧、及びゲート・ソース間電圧の変化とを示す模式回路図。 下側スイッチング素子をオン状態からオフ状態に変化させたときの下側スイッチング素子のドレイン・ソース間電圧の変化と、上側スイッチング素子のドレイン・ソース間電圧、ドレイン・ゲート間電圧、及びゲート・ソース間電圧の変化とを示す模式回路図。 下側スイッチング素子をオン状態からオフ状態に変化させたときの下側スイッチング素子のドレイン・ソース間電圧、上側スイッチング素子のドレイン・ソース間電圧、及びゲート・ソース間電圧の推移示すグラフ。 上側スイッチング素子及び下側スイッチング素子のゲート・ソース間容量及びゲート・ドレイン間容量について、ドレイン・ソース間電圧と容量との関係を示すグラフ。 上側コンデンサ及び下側コンデンサにおけるコンデンサの端子間電圧と容量との関係を示すグラフ。 パワーモジュールにおいて、上側スイッチング素子及び下側スイッチング素子のゲート・ソース間容量及びゲート・ドレイン間容量と、上側コンデンサ及び下側コンデンサとを含めたコンデンサ容量を示すグラフ。 第１実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図１５のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 第２実施形態のパワーモジュールの模式回路図。 パワーモジュールの斜視図。 パワーモジュールの内部構成を示す分解斜視図。 パワーモジュールの内部構成を示す平面図。 パワーモジュールの底面図。 図２０のパワーモジュールの第２基板の一部を第２方向及び第３方向に沿う平面で切った断面図。 図２０のパワーモジュールの第１基板の一部を第１方向及び第３方向に沿う平面で切った断面図。 図２０のパワーモジュールの一部を第１方向及び第３方向に沿う平面で切った断面図。 ダイオードの平面図。 ダイオードの一部の断面図。 比較例のパワーモジュールにおいて、下側スイッチング素子をオン状態からオフ状態に変化させたときの上側スイッチング素子及び下側スイッチング素子のそれぞれのドレイン・ソース間電圧の推移を示すグラフ。 第２実施形態のパワーモジュールにおいて、下側スイッチング素子をオン状態からオフ状態に変化させたときの上側スイッチング素子及び下側スイッチング素子のそれぞれのドレイン・ソース間電圧の推移を示すグラフ。 第２実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図２９のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 第３実施形態のパワーモジュールについて、（ａ）はＭＩＳトランジスタの平面図、（ｂ）は（ａ）の一部の内部拡大図。 図３１のＡ－Ａ断面、Ｂ－Ｂ断面、及びＣ－Ｃ断面の各断面図。 パワーモジュールの内部構成を示す平面図。 第３実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図３４のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 第４実施形態のパワーモジュールの模式回路図。 パワーモジュールの内部構成を示す平面図。 第４実施形態のパワーモジュールのシミュレーションを行うための回路図。 図７の比較例のパワーモジュールと、図３８のパワーモジュールとのシミュレーション結果であって、負側のサージ電圧とスイッチング損失との関係を示すグラフ。 変形例のパワーモジュールの下側アイランド部及びその周辺の平面図。 変形例のパワーモジュールの下側アイランド部及びその周辺の平面図。 変形例のパワーモジュールの内部構成を示す平面図。 （ａ）（ｂ）は変形例のスイッチング素子の断面図。 パワーモジュールを適用するフルブリッジ型インバータの模式回路図。 パワーモジュールを適用する３相交流インバータの模式回路図。
　以下、半導体装置及びパワーモジュールの各実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
　本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
　同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
　（第１実施形態）
　図１に示すように、パワーモジュール１とその駆動回路において、パワーモジュール１は、複数の端子を有する。パワーモジュール１は、複数の端子として図１に示されるとおり、正側となる第１入力端子Ｐ、負側となる第２入力端子Ｎ、出力端子Ｏ、第１上側制御端子ＧＵ１、第２上側制御端子ＧＵ２、第１下側制御端子ＧＬ１、及び第２下側制御端子ＧＬ２を有する。第１入力端子Ｐは、電源電圧ＶＤＤを生成する電源（図示略）と電気的に接続可能である。第２入力端子Ｎは、グランドに電気的に接続可能である。
　半導体装置１０は、上側スイッチング素子１１及び下側スイッチング素子１２が直列に接続されたハーフブリッジ回路を備える。上側スイッチング素子１１及び下側スイッチング素子１２は、４Ｈ－ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が用いられている。なお、上側スイッチング素子１１及び下側スイッチング素子１２に用いられるワイドバンドギャップ半導体は、シリコンカーバイド（ＳｉＣ）に限られず、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等であってもよい。窒化ガリウム（ＧａＮ）は、その絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。酸化ガリウム（Ｇａ２Ｏ３）は、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。上側スイッチング素子１１及び下側スイッチング素子１２の一例は、ＳｉＣ　ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。
　上側スイッチング素子１１は、第１上側端子の一例であるドレイン端子１１ｄ、第２上側端子の一例であるソース端子１１ｓ、及び上側制御端子の一例であるゲート端子１１ｇを有する。下側スイッチング素子１２は、第１下側端子の一例であるドレイン端子１２ｄ、第２下側端子の一例であるソース端子１２ｓ、及び下側制御端子の一例であるゲート端子１２ｇを有する。
　上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は、予め設定されたオン抵抗となるように設定される。上側スイッチング素子１１が複数個設けられる場合、複数の上側スイッチング素子１１は互いに並列に接続される。すなわち、複数の上側スイッチング素子１１のドレイン端子１１ｄが互いに接続され、複数の上側スイッチング素子１１のソース端子１１ｓが互いに接続され、複数の上側スイッチング素子１１のゲート端子１１ｇが互いに接続される。また下側スイッチング素子１２が複数個設けられる場合、複数の下側スイッチング素子１２は互いに並列に接続される。すなわち、複数の下側スイッチング素子１２のドレイン端子１２ｄが互いに接続され、複数の下側スイッチング素子１２のソース端子１２ｓが互いに接続され、複数の下側スイッチング素子１２のゲート端子１２ｇが互いに接続される。本実施形態では、上側スイッチング素子１１は２個設けられ、下側スイッチング素子１２は２個設けられている。
　上側スイッチング素子１１のドレイン端子１１ｄは、第１配線１５を介して第１入力端子Ｐに電気的に接続されている。これにより、上側スイッチング素子１１のドレイン端子１１ｄには、電源電圧ＶＤＤが供給される。上側スイッチング素子１１のソース端子１１ｓは、第４配線１８を介して下側スイッチング素子１２のドレイン端子１２ｄに接続されている。第４配線１８において上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとの間のノードＮは、出力配線１８Ａを介して出力端子Ｏと電気的に接続されている。上側スイッチング素子１１のゲート端子１１ｇは、第２配線１６を介して第１上側制御端子ＧＵ１と電気的に接続されている。第１上側制御端子ＧＵ１は、第１上側配線４を介して上側ゲート駆動回路２に電気的に接続されている。上側ゲート駆動回路２は、図示しない制御回路からの指令に応じて上側スイッチング素子１１を動作させるためのゲート駆動信号をゲート端子１１ｇに出力する。上側スイッチング素子１１のソースは、上側センス配線１６Ａを介して第２上側制御端子ＧＵ２と電気的に接続されている。第２上側制御端子ＧＵ２は、第２上側配線５により上側ゲート駆動回路２に接続されている。
　下側スイッチング素子１２のソース端子１２ｓは、第５配線１９を介して第２入力端子Ｎに電気的に接続されている。これにより、下側スイッチング素子１２のソース端子１２ｓは、グランドに電気的に接続される。下側スイッチング素子１２のゲート端子１２ｇは、第３配線１７を介して第１下側制御端子ＧＬ１に電気的に接続されている。第１下側制御端子ＧＬ１は、第１下側配線６を介して下側ゲート駆動回路３に電気的に接続されている。下側ゲート駆動回路３は、図示しない制御回路からの指令に応じて下側スイッチング素子１２を動作させるためのゲート駆動信号をゲート端子１２ｇに出力する。上側ゲート駆動回路２及び下側ゲート駆動回路３は、上側スイッチング素子１１及び下側スイッチング素子１２を相補的にオンオフ動作するように上側スイッチング素子１１及び下側スイッチング素子１２を制御する。下側スイッチング素子１２のソースは、下側センス配線１７Ａを介して第２下側制御端子ＧＬ２と電気的に接続されている。第２下側制御端子ＧＬ２は、第２下側配線７により下側ゲート駆動回路３に接続されている。
　図１に示すとおり、上側ゲート駆動回路２、下側ゲート駆動回路３、第１上側配線４、第２上側配線５、第１下側配線６、及び第２下側配線７は、パワーモジュール１の外部に設けられている。なお、上側ゲート駆動回路２及び下側ゲート駆動回路３の少なくとも一方は、パワーモジュール１の内部に設けられてもよい。また、パワーモジュール１は上下２つのパワーモジュールを組み合せて構成されてもよい。
　半導体装置１０は、上側コンデンサ１３及び下側コンデンサ１４を有する。図１及び図３に示すとおり、上側コンデンサ１３は、上側スイッチング素子１１とは別体として設けられている。下側コンデンサ１４は、下側スイッチング素子１２とは別体として設けられている。上側コンデンサ１３及び下側コンデンサ１４の一例は、セラミックコンデンサ、フィルムコンデンサ、反強誘電性のコンデンサ等であるが、パワーモジュール１内の浮遊容量によって作り込まれていてもよい。上側コンデンサ１３及び下側コンデンサ１４の容量はそれぞれ、数十ｐＦ程度である。上側コンデンサ１３は、上側スイッチング素子１１のドレイン端子１１ｄとソース端子１１ｓとの間の電圧であるドレイン・ソース間電圧Ｖｄｓｕが正の値になる場合、その容量が増加するように構成されることが好ましい。下側コンデンサ１４は、下側スイッチング素子１２のドレイン端子１２ｄとソース端子１２ｓとの間の電圧であるドレイン・ソース間電圧Ｖｄｓｌが正の値になる場合、その容量が増加するように構成されることが好ましい。この観点から、本実施形態の上側コンデンサ１３及び下側コンデンサ１４は、反強誘電性のコンデンサが用いられている。反強誘電性のコンデンサは、正の電圧が印加されると容量が増加する特性を有する。
　上側コンデンサ１３は、上側スイッチング素子１１のドレイン端子１１ｄとゲート端子１１ｇとの間に設けられている。詳述すると、上側コンデンサ１３の第１端子は、ドレイン端子１１ｄと第１入力端子Ｐとを繋ぐ第１配線１５に接続されている。上側コンデンサ１３の第２端子は、ゲート端子１１ｇと第１上側制御端子ＧＵ１とを繋ぐ第２配線１６に接続されている。
　下側コンデンサ１４は、下側スイッチング素子１２のドレイン端子１２ｄとゲート端子１２ｇとの間に設けられている。詳述すると、下側コンデンサ１４の第１端子は、ドレイン端子１２ｄと上側スイッチング素子１１のソース端子１１ｓとの間に接続されている。より詳細には、下側コンデンサ１４の第１端子は、第４配線１８においてノードＮと下側スイッチング素子１２のドレイン端子１２ｄとの間の部分に接続されている。下側コンデンサ１４の第２端子は、ゲート端子１２ｇと第１下側制御端子ＧＬ１とを繋ぐ第３配線１７に接続されている。
　図２～図４は、パワーモジュール１の構成の一例を示している。パワーモジュール１の構成は、図２～図４に示す構成に限られず、種々の変更が可能である。
　図２～図４に示すように、パワーモジュール１は、上側スイッチング素子１１、下側スイッチング素子１２、上側コンデンサ１３、及び下側コンデンサ１４が実装された基板２０と、上側スイッチング素子１１、下側スイッチング素子１２、上側コンデンサ１３、下側コンデンサ１４、及び基板２０の一部を封止する封止樹脂４０と、を有する。またパワーモジュール１は、端子部材の一例として、第１入力端子Ｐを構成する第１入力端子部材３０、第２入力端子Ｎを構成する第２入力端子部材３１、出力端子Ｏを構成する出力端子部材３２、第１上側制御端子ＧＵ１を構成する第１上側制御端子部材３３、第２上側制御端子ＧＵ２を構成する第２上側制御端子部材３４、第１下側制御端子ＧＬ１を構成する第１下側制御端子部材３５、及び第２下側制御端子ＧＬ２を構成する第２下側制御端子部材３６を有する。
　基板２０は、支持基板の一例である平板状のセラミック基板２１を有する。セラミック基板２１の表面側には、出力配線部２２、正側となる第１入力配線部２３、負側となる第２入力配線部２４、第１上側制御配線部２５、第２上側制御配線部２６、第１下側制御配線部２７、及び第２下側制御配線部２８が設けられている。各配線部２２～２８はそれぞれ、銅（Ｃｕ）からなる。以降の説明において、基板２０の縦方向を「第１方向Ｘ」と規定し、基板２０の横方向を「第２方向Ｙ」と規定する。第２方向Ｙは、パワーモジュール１の平面視において第１方向Ｘと直交する方向となる。
　出力配線部２２は、第２方向Ｙにおけるセラミック基板２１の中央に設けられている。出力配線部２２は、平面視において略Ｌ字状に形成されている。出力配線部２２は、第１方向Ｘに延びる第１部分２２ａと、第２方向Ｙに延びる第２部分２２ｂとを有する。第２部分２２ｂは、第１部分２２ａの第１方向Ｘの端部に設けられている。第１部分２２ａの幅寸法（第２方向Ｙにおける第１部分２２ａの長さ）は、第２部分２２ｂの幅寸法（第１方向Ｘにおける第２部分２２ｂの長さ）よりも大きい。第１部分２２ａは、セラミック基板２１における第２方向Ｙの中央に位置している。第２部分２２ｂは、セラミック基板２１における第１方向Ｘの端部に位置し、第１部分２２ａから各上側制御端子部材３３，３４が位置する側に向けて第２方向Ｙに沿って延びている。第２部分２２ｂには、出力端子部材３２が接続されている。出力端子部材３２は、セラミック基板２１の第２方向Ｙの中央に位置している。
　第１入力配線部２３は、出力配線部２２と隣り合うように設けられている。第１入力配線部２３は、平面視において略Ｌ字状に形成されている。第１入力配線部２３は、第１方向Ｘに延びる第１部分２３ａと、第２方向Ｙに延びる第２部分２３ｂとを有する。第１部分２３ａは、出力配線部２２の第１部分２２ａに対して各上側制御端子部材３３，３４が位置する側に、第２方向Ｙにおいて第１部分２２ａと隙間を介して隣り合うように配置されている。第１部分２３ａにおける出力端子部材３２側の端部は、第１方向Ｘにおいて出力配線部２２の第２部分２２ｂと隙間を空けて隣り合うように位置している。第２部分２３ｂは、第１部分２３ａの第１方向Ｘの端部に設けられている。第２部分２３ｂは、出力配線部２２の第１部分２２ａにおける出力端子部材３２が配置される側とは反対側の端部の一部を第１方向Ｘから覆っている。第２部分２３ｂには、第１入力端子部材３０が接続されている。第１部分２３ａの幅寸法（第２方向Ｙにおける第１部分２３ａの長さ）は、第２部分２３ｂの幅寸法（第１方向Ｘにおける第２部分２３ｂの長さ）よりも大きい。第１部分２３ａの幅寸法は、出力配線部２２の第１部分２２ａの幅寸法よりも小さい。
　第２入力配線部２４は、出力配線部２２と隣り合うように設けられている。第２入力配線部２４は、平面視において略Ｔ字状に形成されている。第２入力配線部２４は、第１方向Ｘに伸びる第１部分２４ａと、第２方向Ｙに延びる第２部分２４ｂとを有する。第１部分２４ａは、出力配線部２２の第１部分２２ａに対して各下側制御端子部材３５，３６が位置する側に、第２方向Ｙにおいて第１部分２２ａと隙間を介して隣り合うように配置されている。図３に示すとおり、第２方向Ｙにおいて、出力配線部２２の第１部分２２ａは、第１入力配線部２３の第１部分２３ａと第２入力配線部２４の第１部分２４ａとに挟まれるように配置されている。第２部分２４ｂは、第１部分２４ａの第１方向Ｘの端部に設けられている。第２部分２４ｂは、第２方向Ｙにおいて第１部分２４ａの両側から突出している。第１部分２４ａの幅寸法（第２方向Ｙにおける第１部分２４ａの長さ）は、第２部分２４ｂの幅寸法（第１方向Ｘにおける第２部分２４ｂの長さ）よりも大きい。第１部分２４ａの幅寸法は、出力配線部２２の第１部分２２ａの幅寸法及び第１入力配線部２３の第１部分２３ａの幅寸法よりも小さい。第１部分２４ａの第１方向Ｘの長さは、出力配線部２２の第１部分２２ａの第１方向Ｘの長さ及び第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さよりも長い。第２部分２４ｂの第１方向Ｘの位置は、第１入力配線部２３の第２部分２３ｂの第１方向Ｘの位置と等しい。第２部分２４ｂにおいて第１部分２４ａよりも第１入力配線部２３側に突出する部分は、出力配線部２２の第１部分２２ａにおける出力端子部材３２が配置される側とは反対側の端部の一部を第１方向Ｘから覆っている。
　第１上側制御配線部２５は、セラミック基板２１における各上側制御端子部材３３，３４が配置される側の端部に設けられている。第１上側制御配線部２５は、第１入力配線部２３の第１部分２３ａに対して各上側制御端子部材３３，３４が配置される側に、第１部分２３ａと第２方向Ｙにおいて隣り合うように設けられている。第１上側制御配線部２５は、第１方向Ｘに延びる第１部分２５ａ、第２方向Ｙに延びる第２部分２５ｂ、及び第１部分２５ａと第２部分２５ｂとを接続する屈曲部２５ｃを有する。第１部分２５ａにおける屈曲部２５ｃ側の端部には、第２方向Ｙにおいて第１入力配線部２３側に凹む凹部２５ｄが形成されている。すなわち第１部分２５ａにおいて凹部２５ｄが形成される部分の幅寸法（第２方向Ｙにおける第１部分２５ａの長さ）は、第１部分２５ａの他の部分の幅寸法（第２方向Ｙにおける第１部分２５ａの長さ）よりも小さい。第１部分２５ａの第１方向Ｘの長さは、第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さよりも短い。第２部分２５ｂの先端部には、第１上側制御端子部材３３が接続されている。第１上側制御端子部材３３は、第２方向Ｙに延びている。
　第２上側制御配線部２６は、セラミック基板２１における各上側制御端子部材３３，３４が配置される側の端部に設けられている。第２上側制御配線部２６は、第１上側制御配線部２５に対して各上側制御端子部材３３，３４が配置される側に、第１上側制御配線部２５と第２方向Ｙにおいて隣り合うように設けられている。第２上側制御配線部２６において第１上側制御配線部２５の凹部２５ｄと第２方向Ｙに対向する部分には、凹部２５ｄに向けて延びる接続部２６ａが設けられている。接続部２６ａは、第１方向Ｘにおいて第１上側制御配線部２５の第２部分２５ｂに覆われている。接続部２６ａには、第２上側制御端子部材３４が接続されている。第２上側制御端子部材３４は、第２方向Ｙに延びている。
　第１下側制御配線部２７は、セラミック基板２１における各下側制御端子部材３５，３６が配置される側の端部に設けられている。第１下側制御配線部２７は、第２入力配線部２４の第１部分２４ａに対して各下側制御端子部材３５，３６が配置される側に、第１部分２４ａと第２方向Ｙにおいて隣り合うように設けられている。第１下側制御配線部２７は、第１方向Ｘに延びる第１部分２７ａ、第２方向Ｙに延びる第２部分２７ｂ、及び第１部分２７ａと第２部分２７ｂとを接続する屈曲部２７ｃを有する。第１部分２７ａにおける屈曲部２７ｃ側の端部には、第２方向Ｙにおいて第２入力配線部２４側に凹む凹部２７ｄが形成されている。すなわち第１部分２７ａにおいて凹部２７ｄが形成される部分の幅寸法（第２方向Ｙにおける第１部分２７ａの長さ）は、第１部分２７ａの他の部分の幅寸法（第２方向Ｙにおける第１部分２７ａの長さ）よりも小さい。第１部分２７ａの第１方向Ｘの長さは、第２入力配線部２４の第１部分２４ａの第１方向Ｘの長さ及び出力配線部２２の第１部分２２ａの第１方向Ｘの長さよりも短い。第２部分２７ｂの先端部には、第１下側制御端子部材３５が接続されている。第１下側制御端子部材３５は、第２方向Ｙに延びている。
　第２下側制御配線部２８は、セラミック基板２１における各下側制御端子部材３５，３６が配置される側の端部に設けられている。第２下側制御配線部２８は、第１下側制御配線部２７に対して各下側制御端子部材３５，３６が配置される側に、第１下側制御配線部２７と第２方向Ｙにおいて隣り合うように設けられている。第２下側制御配線部２８において第１下側制御配線部２７の凹部２７ｄと第２方向Ｙに対向する部分には、凹部２７ｄに向けて延びる接続部２８ａが設けられている。接続部２８ａは、第１方向Ｘにおいて第１下側制御配線部２７の第２部分２７ｂに覆われている。接続部２８ａには、第２下側制御端子部材３６が接続されている。第２下側制御端子部材３６は、第２方向Ｙに延びている。
　セラミック基板２１の表面側には、上側アイランド部３７及び下側アイランド部３８が設けられている。上側アイランド部３７及び下側アイランド部３８のそれぞれの形状は、第１方向Ｘが長手方向となる長方形である。上側アイランド部３７及び下側アイランド部３８は、例えば銅（Ｃｕ）からなる。
　上側アイランド部３７は、セラミック基板２１における各上側制御端子部材３３，３４が配置される側の端部に設けられている。上側アイランド部３７は、第１方向Ｘにおいて各上側制御配線部２５，２６よりも第１入力端子部材３０側に設けられている。詳述すると、上側アイランド部３７は、第１方向Ｘにおいて第１上側制御配線部２５の第２部分２５ｂ及び屈曲部２５ｃと隙間を空けて隣り合い、第２方向Ｙにおいて第１入力配線部２３の第１部分２３ａと隙間を空けて隣り合うように設けられている。上側アイランド部３７と第１入力配線部２３とは、１本又は複数本の上側接続用ワイヤ３９Ｕにより電気的に接続されている。本実施形態では、２本の上側接続用ワイヤ３９Ｕにより、上側アイランド部３７と第１入力配線部２３とが電気的に接続されている。上側接続用ワイヤ３９Ｕは、例えばアルミニウム（Ａｌ）からなる。上側接続用ワイヤ３９Ｕの線径は、上側制御用ワイヤ４５（下側制御用ワイヤ４７）の線径よりも大きいことが好ましく、例えば上側電力用ワイヤ（下側電力用ワイヤ４６）の線径と等しい。
　下側アイランド部３８は、セラミック基板２１における各下側制御端子部材３５，３６が配置される側の端部に設けられている。下側アイランド部３８は、第１方向Ｘにおいて各下側制御配線部２７，２８よりも出力端子部材３２側に設けられている。詳述すると、下側アイランド部３８は、第１方向Ｘにおいて第１下側制御配線部２７の第２部分２７ｂ及び屈曲部２７ｃと隙間を空けて隣り合い、第２方向Ｙにおいて第２入力配線部２４の第１部分２４ａと隙間を空けて隣り合うように設けられている。下側アイランド部３８と出力配線部２２とは、１本又は複数本の下側接続用ワイヤ３９Ｌにより電気的に接続されている。本実施形態では、２本の下側接続用ワイヤ３９Ｌにより、下側アイランド部３８と出力配線部２２とが電気的に接続されている。下側接続用ワイヤ３９Ｌは、第２入力配線部２４の第１部分２４ａを第２方向Ｙに跨ぐように設けられている。下側接続用ワイヤ３９Ｌは、例えばアルミニウム（Ａｌ）からなる。下側接続用ワイヤ３９Ｌの線径は、上側制御用ワイヤ４５（下側制御用ワイヤ４７）の線径よりも大きいことが好ましく、例えば上側電力用ワイヤ４４（下側電力用ワイヤ４６）の線径と等しい。
　２個の上側スイッチング素子１１はそれぞれ、チップ状に形成され、第１入力配線部２３の第１部分２３ａに実装されている。２個の上側スイッチング素子１１は、第１方向Ｘに沿って互いに隙間を空けて位置している。すなわち、２個の上側スイッチング素子１１は、第１方向Ｘにおいて互いに離間して第１入力配線部２３に実装されている。各上側スイッチング素子１１は、第１入力配線部２３の第１部分２３ａの第２方向Ｙの中央に位置している。また各上側スイッチング素子１１は、第１方向Ｘにおいて各上側制御端子部材３３，３４よりも出力端子部材３２側に位置している。より詳細には、各上側スイッチング素子１１は、第１方向Ｘにおいて第１上側制御配線部２５の凹部２５ｄよりも出力端子部材３２側に位置している。
　各上側スイッチング素子１１は、第１上側端子（ドレイン端子）を構成するドレイン電極（図示略）、第２上側端子（ソース端子）を構成するソース電極４１、及び上側制御端子（ゲート端子）を構成するゲート電極４２を有する（ともに図５（ａ）参照）。ドレイン電極は、上側スイッチング素子１１における第１入力配線部２３に実装される裏面に設けられている。ソース電極４１及びゲート電極４２は、上側スイッチング素子１１における裏面とは反対側の表面に設けられている。図５（ａ）に示すとおり、上側スイッチング素子１１の表面の外周部には、ガードリング４３が設けられている。ソース電極４１及びゲート電極４２は、ガードリング４３の内部に設けられている。ソース電極４１は、ガードリング４３内の面積の殆どを占めている。ソース電極４１は、２つの電極に分離されている。ソース電極４１は、ガードリング４３から離間するように凹む凹部４１ａを有する。凹部４１ａとガードリング４３とにより囲まれた領域には、ゲート電極４２が設けられている。
　図３に示すとおり、各上側スイッチング素子１１のソース電極４１（図５（ａ）参照）は、上側電力用接続部材の一例として複数本の上側電力用ワイヤ４４により出力配線部２２の第１部分２２ａと電気的に接続されている。本実施形態では、４本の上側電力用ワイヤ４４により、上側スイッチング素子１１のソース電極４１と出力配線部２２とが電気的に接続されている。上側電力用ワイヤ４４は、例えばアルミニウム（Ａｌ）からなる。また各上側スイッチング素子１１のソース電極４１は、上側制御用接続部材の一例として１本又は複数本の上側制御用ワイヤ４５により第２上側制御配線部２６と電気的に接続されている。上側制御用ワイヤ４５は、第１上側制御配線部２５の第１部分２５ａを第２方向Ｙに跨ぐように設けられている。上側制御用ワイヤ４５は、例えばアルミニウム（Ａｌ）からなる。上側電力用ワイヤ４４の線径は、上側制御用ワイヤ４５の線径よりも大きい。上側電力用ワイヤ４４の線径の一例はφ４００μｍであり、上側制御用ワイヤ４５の線径の一例はφ１５０μｍである。各上側スイッチング素子１１のゲート電極４２は、１本又は複数本の上側制御用ワイヤ４５により第１上側制御配線部２５の第１部分２５ａと電気的に接続されている。このように、２個の上側スイッチング素子１１のドレインが共通の第１入力配線部２３に電気的に接続され、２個の上側スイッチング素子１１のソース電極４１が共通の出力配線部２２に電気的に接続されているため、２個の上側スイッチング素子１１は互いに並列に接続されることになる。なお、上側電力用接続部材は、例えばＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ）のリードフレームなどであってもよい。
　２個の下側スイッチング素子１２はそれぞれ、チップ状に形成され、出力配線部２２の第１部分２２ａに実装されている。２個の下側スイッチング素子１２は、第１方向Ｘに沿って互いに隙間を空けて位置している。すなわち２個の下側スイッチング素子１２は、第１方向Ｘにおいて互いに離間して出力配線部２２に実装されている。２個の下側スイッチング素子１２はそれぞれ、第１方向Ｘにおいて２個の上側スイッチング素子１１と同じ位置となるように実装されている。各下側スイッチング素子１２は、第２方向Ｙにおいて出力配線部２２の第１部分２２ａのうちの第２入力配線部２４側に位置している。これにより、出力配線部２２の第１部分２２ａにおいて、複数本の上側電力用ワイヤ４４が接続される領域を確保することができる。
　２個の下側スイッチング素子１２は、上側スイッチング素子１１と同様の構造である。すなわち各下側スイッチング素子１２は、ドレイン電極（図示略）、ソース電極４１、ゲート電極４２、及びガードリング４３を有する。
　図３に示すとおり、各下側スイッチング素子１２のソース電極４１は、下側電力用接続部材の一例として複数本の下側電力用ワイヤ４６により第２入力配線部２４の第１部分２４ａと電気的に接続されている。本実施形態では、４本の下側電力用ワイヤ４６により、下側スイッチング素子１２のソース電極４１と第２入力配線部２４とが電気的に接続されている。下側電力用ワイヤ４６は、例えばアルミニウム（Ａｌ）からなる。下側電力用ワイヤ４６の線径は、上側電力用ワイヤ４４の線径と等しい。また各下側スイッチング素子１２のソース電極４１は、下側制御用接続部材の一例として１本又は複数本の下側制御用ワイヤ４７により第２下側制御配線部２８と電気的に接続されている。下側制御用ワイヤ４７は、例えばアルミニウム（Ａｌ）からなる。下側制御用ワイヤ４７の線径は、上側制御用ワイヤ４５の線径と等しい。各下側スイッチング素子１２のソース電極４１に接続された下側制御用ワイヤ４７は、第２入力配線部２４の第１部分２４ａ及び第１下側制御配線部２７の第１部分２７ａを第２方向Ｙに跨ぐように設けられている。各下側スイッチング素子１２のゲート電極４２は、１本又は複数本の下側制御用ワイヤ４７により第１下側制御配線部２７の第１部分２７ａと電気的に接続されている。ゲート電極４２に接続された下側制御用ワイヤ４７は、第２入力配線部２４の第１部分２４ａを跨ぐように設けられている。このように、２個の下側スイッチング素子１２のドレインが共通の出力配線部２２に電気的に接続され、２個の下側スイッチング素子１２のソース電極４１が共通の第２入力配線部２４に電気的に接続されているため、２個の下側スイッチング素子１２は互いに並列に接続されることになる。なお、下側電力用接続部材は、例えばＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ）のリードフレームなどであってもよい。
　上側コンデンサ１３は、第１上側制御配線部２５の屈曲部２５ｃと上側アイランド部３７とに実装されている。詳述すると、上側コンデンサ１３の第１端子は第１上側制御配線部２５の屈曲部２５ｃに実装され、上側コンデンサ１３の第２端子は上側アイランド部３７に実装されている。図３に示すとおり、上側コンデンサ１３の第２端子は、上側アイランド部３７における第１入力配線部２３の第１部分２３ａ側の端部に位置している。このように、上側コンデンサ１３は、複数の上側スイッチング素子１１の共通のドレイン端子１１ｄ（ドレイン）と、複数の上側スイッチング素子１１の共通のゲート端子１１ｇ（ゲート）とを電気的に接続している。
　下側コンデンサ１４は、第１下側制御配線部２７の屈曲部２７ｃと下側アイランド部３８とに実装されている。詳述すると、下側コンデンサ１４の第１端子は第１下側制御配線部２７の屈曲部２７ｃに実装され、下側コンデンサ１４の第２端子は下側アイランド部３８に実装されている。図３に示すとおり、下側コンデンサ１４の第２端子は、下側アイランド部３８における第２入力配線部２４の第１部分２４ａ側の端部に位置している。このように、下側コンデンサ１４は、複数の下側スイッチング素子１２の共通のドレイン端子１２ｄ（ドレイン）と、複数の下側スイッチング素子１２の共通のゲート端子１２ｇ（ゲート）とを電気的に接続している。
　図４に示すように、セラミック基板２１の裏面側には、封止樹脂４０から露出する放熱板２９が設けられている。放熱板２９は、銅（Ｃｕ）からなる。放熱板２９の板厚は、セラミック基板２１の板厚よりも厚い。放熱板２９は、セラミック基板２１の形状と相似形状となるように形成されている。放熱板２９の外周縁は、セラミック基板２１の外周縁よりも内側に位置している。これにより、封止樹脂４０がセラミック基板２１の裏面側に回り込むため、セラミック基板２１と封止樹脂４０との密着性が向上する。なお、放熱板２９は、冷却器等に接続されることを想定して、表面がニッケル（Ｎｉ）又は銀（Ａｇ）でメッキされていてもよい。
　（上側スイッチング素子及び下側スイッチング素子の構造）
　次に、上側スイッチング素子１１及び下側スイッチング素子１２の構造について説明する。図５及び図６は、上側スイッチング素子１１の構造の一例を示している。なお、上側スイッチング素子１１及び下側スイッチング素子１２は同一構造である。このため、図５及び図６は、下側スイッチング素子１２の構造の一例を示しているとも言える。また以降では、上側スイッチング素子１１の構造を説明し、下側スイッチング素子１２の構造の説明を省略する。なお、上側スイッチング素子１１及び下側スイッチング素子１２の構造は、図５及び図６に示す構造に限られず、種々の変更が可能である。
　上側スイッチング素子１１は、シリコンカーバイド（ＳｉＣ）を用いたプレーナゲート型ＶＤＭＯＳＦＥＴ（Vertical Double implanted MOSFET）であり、図５（ａ）に示すとおりの平面視で正方形のチップ状である。
　図６に示すように、ｎ＋型のＳｉＣ基板５０を有する。本実施形態では、ＳｉＣ基板５０は、上側スイッチング素子１１のドレインとして機能し、その表面５０Ａ（上面）がシリコン面（Ｓｉ面）であり、その裏面５０Ｂ（下面）がカーボン面（Ｃ面）である。
　ＳｉＣ基板５０上には、ＳｉＣ基板５０よりも低濃度のｎ－型のＳｉＣからなるエピタキシャル層５１が積層されている。半導体層としてのエピタキシャル層５１は、Ｓｉ面を成長主面として成長させられる。したがって、エピタキシャル成長により形成されるエピタキシャル層５１の表面５１Ａは、ＳｉＣ基板５０の表面５０Ａと同様にＳｉ面である。
　図５（ａ）に示すように、上側スイッチング素子１１には、平面視においてエピタキシャル層５１（図６参照）上の中央部に配置され、電界効果トランジスタとして機能する活性領域５２が形成されている。エピタキシャル層５１には、活性領域５２を取り囲むように、活性領域５２から間隔を空けてガードリング４３（図５（ｂ）においてクロスハッチングを付して示す）が複数本形成されている。本実施形態では、ガードリング４３は、２本形成されている。
　図６に示すように、活性領域５２とガードリング４３との間隔は、全周に亘ってほぼ一定である。ガードリング４３は、エピタキシャル層５１にｐ型不純物をインプランテーションすることにより形成されたｐ－型の低濃度領域である。
　活性領域５２において、エピタキシャル層５１の表面５１Ａ側（Ｓｉ面側）には、ｐ型のボディ領域５３が、行方向及び列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域５３の形状は、例えば、平面視で正方形である。ｐ型不純物は、例えばアルミニウム（Ａｌ）であってもよい。一方、エピタキシャル層５１におけるボディ領域５３よりもＳｉＣ基板５０側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドリフト領域５４となっている。
　各ボディ領域５３の表層部には、その中央部にｐ＋型のボディコンタクト領域５５が形成されており、このボディコンタクト領域５５を取り囲むようにｎ＋型のソース領域５６が形成されている。ボディコンタクト領域５５の形状は、例えば、平面視で正方形である。ソース領域５６の形状は、例えば、平面視で正方形環状である。ｎ型不純物濃度の一例は、燐（Ｐ）である。
　また活性領域５２において、一定のピッチで行列状に配列されたボディ領域５３の各間の領域（隣り合うボディ領域５３の側面により挟まれるボディ間領域５７）は、一定幅を有する格子状である。
　ボディ間領域５７上には、このボディ間領域５７に沿って、格子状のゲート絶縁膜５８（図５（ｂ）では図示略）が形成されている。ゲート絶縁膜５８は、隣り合うボディ領域５３の間に跨っており、ボディ領域５３におけるソース領域５６を取り囲む部分（ボディ領域５３の周縁部）及びソース領域５６の外周縁を覆っている。本実施形態では、ゲート絶縁膜５８は、窒素（Ｎ）を含有する酸化膜、例えば、窒素及び酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。
　ゲート絶縁膜５８は、ボディ領域５３の外部のエピタキシャル層５１に接する第１部分５８ａ、ボディ領域５３に接する第２部分５８ｂ、及びソース領域５６に接する第３部分５８ｃを含む。図６に示されるように、第３部分５８ｃの膜厚Ｔ３は、第１部分５８ａの膜厚Ｔ１及び第２部分５８ｂの膜厚Ｔ２よりも大きい。詳述すると、第３部分５８ｃの下側界面（ソース領域５６との界面）は、第１部分５８ａの下側界面（エピタキシャル層５１との界面）及び第２部分５８ｂの下側界面（ボディ領域５３との界面）よりも下側、すなわちＳｉＣ基板５０側であり、エピタキシャル層５１の表面５１Ａからより深い位置に位置している。また第３部分５８ｃの上側界面（ゲート電極４２との界面）は、第１部分５８ａの上側界面（ゲート電極４２との界面）及び第２部分５８ｂの上側界面（ゲート電極４２との界面）よりも上側、すなわちゲート電極４２側であり、エピタキシャル層５１の表面５１Ａからより遠い位置に位置している。
　ゲート絶縁膜５８上には、ゲート電極４２が形成されている。ゲート電極４２は、格子状のゲート絶縁膜５８に沿って格子状に形成されており、ゲート絶縁膜５８を挟んで各ボディ領域５３の周縁部に対向している。詳述すると、ゲート電極４２は、ゲート絶縁膜５８を挟んで、ボディ領域５３の外部のエピタキシャル層５１、ボディ領域５３、及びソース領域５６に跨る領域に対向している。したがって、ゲート電極４２は、平面視においてソース領域５６とオーバーラップしている。例えば、ゲート電極４２は、平面視において、ボディ領域５３とソース領域５６との境界線からソース領域５６に向けて僅かにはみ出している。これにより、ソース領域５６とエピタキシャル層５１との間のボディ領域５３に対してゲート電極４２を確実に対向させることができるため、ボディ領域５３におけるチャネルの形成を確実に制御できる。ゲート電極４２は、例えばポリシリコンからなる。ゲート電極４２は、例えばｐ型不純物が高濃度に導入されて低抵抗化されている。
　上側スイッチング素子１１では、ボディ間領域５７の幅方向中央に単位セル間の境界が設定されている。各単位セルでは、ゲート電極４２に印加する電圧を制御することにより（例えば６Ｖ以上の電圧を印加することにより）、各単位セルのボディ領域５３の周縁部に環状のチャネルが形成される。この環状のチャネルを介して、ドリフト領域５４において各ボディ領域５３の４つの側面に沿ってエピタキシャル層５１の表面５１Ａ側へ流れるドレイン電流を、ソース領域５６に流すことができる。チャネル長Ｌは、ゲート電極４２の直下のボディ領域５３の幅によって規定される。
　エピタキシャル層５１上には、ゲート電極４２を被覆するように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜５９が積層されている。層間絶縁膜５９は、コンタクトホール６０が形成されている。コンタクトホール６０内には、ソース領域５６の中央部及びボディコンタクト領域５５の全体が露出している。
　エピタキシャル層５１上には、ソース電極４１が形成されている。ソース電極４１は、各コンタクトホール６０を介して一括して接触している。つまり、ソース電極４１は、全ての単位セルに対して共通の配線になっている。ソース電極４１上には層間絶縁膜（図示略）が形成されている。ソース電極４１は、層間絶縁膜を除く領域を形成することにより、すなわちソース電極４１が露出する領域が形成され、ソース電極パッドを構成する。
　ソース電極４１は、エピタキシャル層５１との接触側から順にＴｉ／ＴｉＮ層６１と、Ａｌ層６２とが積層された構造を有する。Ｔｉ／ＴｉＮ層６１は、密着層としてのＴｉ層をエピタキシャル層５１側に有し、このＴｉ層にバリア層としてのＴｉＮ層を積層した積層膜である。バリア層は、Ａｌ層６２の構成原子（Ａｌ原子）がエピタキシャル層５１側へと拡散することを抑制する。
　ＳｉＣ基板５０の裏面５０Ｂには、その全域を覆うようにドレイン電極４８が形成されている。ドレイン電極４８は、全ての単位セルに対して共通の電極になっている。ドレイン電極４８としては、例えばＳｉＣ基板５０側から順にチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、及び銀（Ａｇ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　（比較例）
　図７は、比較例のパワーモジュールの回路構成を示す。比較例のパワーモジュールの回路では、上側スイッチング素子１１をオフし、下側スイッチング素子１２をオンオフする場合を示す。
　比較例のパワーモジュールは、図１に示す本実施形態のパワーモジュール１の回路構成から上側コンデンサ１３及び下側コンデンサ１４を省略し、ボディダイオード１１ａ，１２ａの記載を省略したものである。また比較例のパワーモジュールにおいて、電源ＥＳの正側端子は上側スイッチング素子１１のドレイン端子１１ｄに接続され、電源ＥＳの負側端子は下側スイッチング素子１２のソース端子１２ｓに接続されている。また、上側スイッチング素子１１のドレイン端子１１ｄとソース端子１１ｓとを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。比較例のパワーモジュールの回路構成では、上側スイッチング素子１１のゲート端子１１ｇとソース端子１１ｓとが第１上側制御配線部２５に基づく寄生インダクタンスＬｇｐを有する第１接続配線ＣＰ１と、第２上側制御配線部２６に基づく寄生インダクタンスＬｇｓを有する第２接続配線ＣＰ２とを短絡している。下側スイッチング素子１２のゲート端子１２ｇが下側ゲート駆動回路３に接続されている。ゲート端子１２ｇと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。
　このような構成の上側スイッチング素子１１及び下側スイッチング素子１２はそれぞれ、ＳｉＣ　ＭＯＳＦＥＴが用いられることにより絶縁破壊電界が高い。このため、各スイッチング素子１１，１２のドリフト領域５４の薄型化及び高濃度化を図ることにより、低いオン抵抗を実現することができる。一方、各スイッチング素子１１，１２のドリフト領域５４を高濃度化した分、空乏層の拡張幅が制限されるため、ゲート・ドレイン間容量Ｃｇｄが低下し難い。これにより、図８に示すように、ゲート・ソース間容量をＣｇｓとした場合、Ｃｇｓ／Ｃｇｄの値が小さくなりやすい。
　図９及び図１０は、図７及び図８に基づく回路図であり、下側スイッチング素子１２を状態変化させたときの下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化と、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ、ドレイン・ゲート間電圧Ｖｄｇｕ、及びゲート・ソース間電圧Ｖｇｓｕの変化とを示す模式回路図を示す。
　比較例のパワーモジュールにおいて、下側スイッチング素子１２をオフ状態からオン状態に変更した場合、図９に示すように、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが低下するとともに上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ及びドレイン・ゲート間電圧Ｖｄｇｕが増加する。このような過渡応答において、上側スイッチング素子１１のゲート・ソース間は各接続配線ＣＰ１，ＣＰ２で短絡されているため、本来ならゲート・ソース間電圧Ｖｇｓｕが変化することはない。しかし、上側スイッチング素子１１のゲート・ソース間には上記インダクタンス成分（Ｌｇｐ＋Ｌｇｓ）及び寄生ゲート抵抗Ｒｇｐが存在するため、瞬間的にゲート・ソース間容量Ｃｇｓに分圧が発生する。すなわち瞬間的にゲート・ソース間に正側のサージ電圧が発生する。その結果、ドレイン・ソース間電圧Ｖｄｓの変化ｄＶｄｓ／ｄｔに起因してゲート・ソース間電圧Ｖｇｓｕが急激に増加して、しきい値電圧を越えることにより、セルフターンオンが生じるおそれがある。
　このようなセルフターンオンの発生を抑制するため、上側スイッチング素子１１のゲートに負バイアスを印加する対策が知られている。すなわち、ゲート・ソース間電圧Ｖｇｓｕを予め負側に維持することによりゲート・ソース間電圧Ｖｇｓｕとゲートしきい値電圧との差を大きくする。これにより、正側のサージ電圧がゲートに印加されたとしても、ゲートしきい値電圧を越えにくくなる。
　ところで、各スイッチング素子１１，１２は、ＳｉＣ　ＭＯＳＦＥＴの特性上、ゲート・ソース間電圧Ｖｇｓの負側絶対最大定格値がゲート・ソース間電圧Ｖｇｓの正側絶対最大定格値よりも小さい。一例では、各スイッチング素子１１，１２のゲート・ソース間電圧Ｖｇｓの負側絶対最大定格値は－１０Ｖであり、ゲート・ソース間電圧Ｖｇｓの正側絶対最大定格値は２６Ｖである。このため、ゲート負バイアスを印加すると、ゲート・ソース間電圧Ｖｇｓの負側絶対最大定格値との差が小さくなり、許容可能なゲート・ソース間電圧Ｖｇｓの負側の範囲が狭くなる。
　ここで、下側スイッチング素子１２をオン状態からオフ状態に変更した場合、図１０に示すように、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが増加するとともに上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ及びドレイン・ゲート間電圧Ｖｄｇｕが低下する。このような過渡応答においても同様に、上記インダクタンス成分（Ｌｇｐ＋Ｌｇｓ）及び寄生ゲート抵抗Ｒｇｐに起因して、瞬間的にゲート・ソース間容量Ｃｇｓに分圧が発生する。すなわち瞬間的にゲート・ソース間に負側のサージ電圧が発生する。その結果、ドレイン・ソース間電圧Ｖｄｓの変化ｄＶｄｓ／ｄｔに起因してゲート・ソース間電圧Ｖｇｓｕが急激に低下することにより、負側絶対最大定格値を下回るおそれがある。特に、上側スイッチング素子１１のゲートに負バイアスを印加する場合、ゲート・ソース間電圧Ｖｇｓｕと負側絶対最大定格値との差が小さくなるため、負側のサージ電圧に起因して、ゲート・ソース間電圧Ｖｇｓｕが負側絶対最大定格値を下回り易くなる。
　図１１は、比較例のパワーモジュールにおける下側スイッチング素子１２をオン状態からオフ状態に変更した場合の上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕ、ゲート・ソース間電圧Ｖｇｓｕ、及びドレイン電流Ｉｄｕの推移と、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの推移を示している。
　図１１から分かるとおり、ゲート・ソース間容量Ｃｇｓの分圧であるゲート・ソース間電圧Ｖｇｓｕは、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが最も低下する時刻ｔ１において、負側に最も大きくなる。言い換えれば、ゲート・ソース間電圧Ｖｇｓｕは、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが最も高くなったときに負側に最も大きくなる。このように、下側スイッチング素子１２が駆動し、上側スイッチング素子１１が駆動しない場合には、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌによって上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが決められる。
　またゲート・ソース間容量Ｃｇｓの分圧は、Ｃｇｓ／Ｃｇｄの逆比によって決められる。すなわちゲート・ソース間容量Ｃｇｓの分圧は、Ｃｇｓ／Ｃｇｄが小さくなるにつれて大きくなる。言い換えれば、ゲート・ソース間容量Ｃｇｓの分圧は、Ｃｇｓ／Ｃｇｄが大きくなるにつれて小さくなる。ところで、各スイッチング素子１１，１２では、ＳｉＣ　ＭＯＳＦＥＴの特性上、ゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄとドレイン・ソース間電圧Ｖｄｓｕとの関係は、図１２に示すグラフのようになる。詳述すると、ゲート・ソース間容量Ｃｇｓは、ドレイン・ソース間電圧Ｖｄｓｕが変化しても略変化しない。一方、ゲート・ドレイン間容量Ｃｇｄは、ドレイン・ソース間電圧Ｖｄｓｕが増加するにつれて小さくなる傾向を有する。このため、ドレイン・ソース間電圧Ｖｄｓｕが比較的低い領域ではＣｇｓ／Ｃｇｄが小さくなり、ドレイン・ソース間電圧Ｖｄｓｕが比較的高い領域ではＣｇｓ／Ｃｇｄが大きくなる。Ｃｇｓ／Ｃｇｄは、ドレイン・ソース間電圧Ｖｄｓｕが高くなるにつれて大きくなる。
　上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕは、瞬間的には上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化に伴い変化するため、ドレイン・ソース間電圧Ｖｄｓｕの変化速度を低減する必要がある。また、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌに伴い変化するため、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕのサージ電圧を低減するためには、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度を低減すればよい。下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度は、ゲート・ドレイン間容量Ｃｇｄによって概ね決められる。詳述すると、ドレイン・ソース間電圧Ｖｄｓｌの変化速度は、ゲート・ドレイン間容量Ｃｇｄが大きくなるにつれて遅くなる。
　そこで、本実施形態のパワーモジュール１は、上側スイッチング素子１１のゲート端子１１ｇ及びドレイン端子１１ｄに電気的に接続された上側コンデンサ１３と、下側スイッチング素子１２のゲート端子１２ｇ及びドレイン端子１２ｄに電気的に接続された下側コンデンサ１４とを有する。
　この構成によれば、例えば下側スイッチング素子１２がオフ状態からオン状態に変更する場合、ゲート電流が下側コンデンサ１４を充電することによりドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなる。これに伴い、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなる。したがって、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの変化が抑制されるため、セルフターンオンの発生を抑制することができる。また、例えば下側スイッチング素子１２がオン状態からオフ状態に変更する場合、ゲート端子１２ｇに下側コンデンサ１４が放電することにより下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなる。これに伴い、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなることにより、ゲート・ソース間電圧Ｖｇｓｕの変化が抑制される。したがって、ゲート・ソース間電圧Ｖｇｓｕが負側絶対最大定格値を下回ることが抑制される。なお、上側スイッチング素子１１がオン状態とオフ状態とを切り替える場合を想定して、上側スイッチング素子１１にも上側コンデンサ１３が接続されているが、上側コンデンサ１３は、上側スイッチング素子１１の寄生ゲート抵抗Ｒｇｐよりも外側に接続されているため、下側スイッチング素子１２のスイッチング時の瞬間的な挙動に対してＣｇｓ／Ｃｇｄを小さくさせる効果は薄く、ゲート・ソース間容量Ｃｇｓへの分圧増加が抑制されるため、効果的に上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕのサージ電圧を抑制することができる。
　また、上側コンデンサ１３及び下側コンデンサ１４は、図１３に示すような端子間電圧と容量との関係を有することが好ましい。詳述すると、上側コンデンサ１３及び下側コンデンサ１４の端子間電圧がそれぞれ大きくなるにつれて上側コンデンサ１３及び下側コンデンサ１４の容量がそれぞれ増加する。本実施形態では、上側コンデンサ１３及び下側コンデンサ１４の端子間電圧が高い領域における容量は、ドレイン・ソース間電圧Ｖｄｓｕが高い領域におけるゲート・ドレイン間容量Ｃｇｄと同等レベルである。
　この構成によれば、例えば下側スイッチング素子１２がオン状態からオフ状態に変更する場合、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが高くなることにより、下側コンデンサ１４の端子間電圧が高くなる。この場合、下側コンデンサ１４の容量が増加することにより、下側コンデンサ１４の電圧変化に必要な電荷量が増加するため、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度がより遅くなる。これに伴い、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度がより遅くなることにより、ゲート・ソース間電圧Ｖｇｓｕの変化が一層抑制される。
　また、例えば下側スイッチング素子１２がオン状態からオフ状態に変更する場合、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低くなることにより、上側コンデンサ１３の端子間電圧が低くなり、上側コンデンサ１３の容量が小さくなる。ここで、上述のとおり、上側コンデンサ１３は上側スイッチング素子１１の寄生ゲート抵抗Ｒｇｐの外側に接続されているため、下側スイッチング素子１２のスイッチング時の瞬間的な挙動に対してＣｇｓ／Ｃｇｄを小さくさせる効果は薄いが、寄生ゲート抵抗Ｒｇｐが極端に小さい場合などは影響が全く無いわけではないため、上側コンデンサ１３の低電圧印加時の容量が大きいと、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕに対する上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの分圧が大きくなり、ゲート・ソース間電圧Ｖｇｓｕの変化が大きくなってしまう。しかし、図１４に示すように、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低い場合は上側コンデンサ１３の容量が小さいため、Ｃｇｓ／Ｃｇｄを小さくする影響を抑制することができる。
　（シミュレーション結果）
　比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１をオフし、下側スイッチング素子１２をオンオフする場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図１５に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図１５は本実施形態のパワーモジュール１において図７と同様の外部接続を行った場合の模式的な回路構成を示す。
　図１５の回路構成では、上側スイッチング素子１１のソースとゲートとが短絡され、下側スイッチング素子１２のゲートに下側ゲート駆動回路３が電気的に接続されている。ゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。ゲート抵抗８の第１端子は下側スイッチング素子１２のゲートに接続され、ゲート抵抗８の第２端子は下側ゲート駆動回路３に接続されている。下側コンデンサ１４の第１端子は下側スイッチング素子１２のドレインに接続され、下側コンデンサ１４の第２端子はゲート抵抗８の第２端子に接続されている。上側スイッチング素子１１のドレインには電源ＥＳの正側端子が電気的に接続され、下側スイッチング素子１２のソースには電源ＥＳの負側端子が電気的に接続されている。図１５の回路構成は、電源ＥＳの正側端子と上側スイッチング素子１１のドレインとの間と、上側スイッチング素子１１のソースと下側スイッチング素子１２のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
　比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例及び本実施形態のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
　図１６に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
　本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４の容量を５０ｐＦ、１００ｐＦ、及び１５０ｐＦと変化させた場合のシミュレーションを行った。
　図１６に示すように、本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４により、基準条件よりも負側のサージ電圧の絶対値が小さくなる。そして上側コンデンサ１３及び下側コンデンサ１４の容量が大きくなるにつれて負側のサージ電圧の絶対値が小さくなる。一方、上側コンデンサ１３及び下側コンデンサ１４の容量が大きくなるにつれてスイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
　本実施形態によれば、以下の効果が得られる。
　（１－１）パワーモジュール１は、上側スイッチング素子１１のドレイン端子１１ｄ及びゲート端子１１ｇに電気的に接続される上側コンデンサ１３と、下側スイッチング素子１２のドレイン端子１２ｄ及びゲート端子１２ｇに電気的に接続される下側コンデンサ１４とを有する。この構成によれば、例えば下側スイッチング素子１２がオン状態からオフ状態に変化するとき、下側コンデンサ１４によって下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなる。これにより、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなるため、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの変化速度が遅くなる。したがって、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕのサージ電圧の増加が抑制されるため、上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕの変動を低減することができる。また例えば上側スイッチング素子１１がオン状態からオフ状態に変化するとき、上側コンデンサ１３によって上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの変化速度が遅くなる。これにより、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの変化速度が遅くなるため、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌの変化速度が遅くなる。これにより、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌのサージ電圧の増加が抑制されるため、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌの変動を低減することができる。
　（１－２）上側コンデンサ１３は、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが正の値の場合に容量が増加するように構成されている。下側コンデンサ１４は、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが正の値の場合に容量が増加するように構成されている。この構成によれば、ドレイン・ソース間電圧Ｖｄｓが高い領域においてゲート・ドレイン間容量Ｃｇｄをより増加させることができ、ゲート・ソース間電圧Ｖｇｓの変動を好適に抑制することができる。
　（１－３）パワーモジュール１は、複数個（２個）の上側スイッチング素子１１が互いに並列に接続され、複数個（２個）の下側スイッチング素子１２が互いに並列に接続されているため、複数個の上側スイッチング素子１１のオン抵抗及び複数個の下側スイッチング素子１２のオン抵抗が小さくなる。したがって、パワーモジュール１の導通損失を低減することができる。
　（１－４）上側スイッチング素子１１のドレイン・ゲート間電圧Ｖｄｇｕ及び下側スイッチング素子１２のドレイン・ゲート間電圧Ｖｄｇｌはそれぞれ高電圧が印加されるため、上側コンデンサ１３及び下側コンデンサ１４はそれぞれ高電圧が印加されることになる。このため、上側コンデンサ１３及び下側コンデンサ１４に対して十分な耐圧及び絶縁距離が必要となる。このような実情に対して、本実施形態のパワーモジュール１は、基板２０に実装された上側スイッチング素子１１、下側スイッチング素子１２、上側コンデンサ１３、及び下側コンデンサ１４を封止する封止樹脂４０を有する。この封止樹脂４０によって沿面放電を抑制することができるため、上側コンデンサ１３及び下側コンデンサ１４の耐圧及び絶縁距離を確保することができる。
　（１－５）第２方向Ｙにおいて、出力配線部２２の一方側に第１入力配線部２３が配置され、出力配線部２２の他方側に第２入力配線部２４が配置されている。上側スイッチング素子１１は第１入力配線部２３に実装され、下側スイッチング素子１２は出力配線部２２に実装されている。この構成によれば、上側スイッチング素子１１のソース電極４１と出力配線部２２とを繋ぐ上側電力用ワイヤ４４の長さを短くすることができ、下側スイッチング素子１２のソース電極４１と第２入力配線部２４とを繋ぐ下側電力用ワイヤ４６の長さを短くすることができる。
　（１－６）上側コンデンサ１３が上側アイランド部３７に電気的に接続され、上側アイランド部３７が上側接続用ワイヤ３９Ｕにより第１入力配線部２３に電気的に接続されている。これにより、上側コンデンサ１３が第１上側制御配線部２５の屈曲部２５ｃに対して、上側コンデンサ１３の第１端子及び第２端子の配列方向が第１方向Ｘとなる状態で接続することができる。したがって、第１上側制御配線部２５において上側スイッチング素子１１のゲート電極４２に接続された上側制御用ワイヤ４５が接続された部分から第１上側制御端子部材３３が接続される部分までの範囲において、上側コンデンサ１３が第１上側制御配線部２５の凹部２５ｄ以外の部分で接続することができる。
　また下側コンデンサ１４が下側アイランド部３８に電気的に接続され、下側アイランド部３８が下側接続用ワイヤ３９Ｌにより出力配線部２２に電気的に接続されている。これにより、下側コンデンサ１４が第１下側制御配線部２７の屈曲部２７ｃに対して、下側コンデンサ１４の第１端子及び第２端子の配列方向が第１方向Ｘとなる状態で接続することができる。したがって、第１下側制御配線部２７において下側スイッチング素子１２のゲート電極４２に接続された下側制御用ワイヤ４７が接続された部分から第１下側制御端子部材３５が接続される部分までの範囲において、下側コンデンサ１４が第１下側制御配線部２７の凹部２７ｄ以外の部分で接続することができる。加えて、下側アイランド部３８が下側接続用ワイヤ３９Ｌによって出力配線部２２と電気的に接続されるため、下側アイランド部３８と出力配線部２２との間に他の部材（例えば第２入力配線部２４）が存在しても、その他の部材を跨いで電気的に接続することができる。
　（１－７）下側スイッチング素子１２は、出力配線部２２の第１部分２２ａにおいて第２方向Ｙの第２入力配線部２４寄りに配置されている。このため、出力配線部２２の第１部分２２ａにおいて、上側スイッチング素子１１に接続された上側電力用ワイヤ４４を出力配線部２２に接続するためのスペースを確保することができる。したがって、上側電力用ワイヤ４４を出力配線部２２に容易に接続することができる。
　（１－８）出力配線部２２の第１方向Ｘの長さは、下側スイッチング素子１２が１～５個配置可能な長さに設定されている。第１入力配線部２３の第１方向Ｘの長さは、上側スイッチング素子１１が１～５個配置可能な長さに設定されている。この構成によれば、パワーモジュール１の同一サイズにおいて、オン抵抗が異なるパワーモジュール１のバリエーションを提供することができる。
　（１－９）上側スイッチング素子１１と上側コンデンサ１３とが個別のチップとして設けられ、下側スイッチング素子１２と下側コンデンサ１４とが個別のチップとして設けられている。この構成によれば、上側コンデンサ１３及び下側コンデンサ１４の個数及び容量を任意に設定可能となるため、サージ電圧抑制のために適切な上側コンデンサ１３及び下側コンデンサ１４を用いることができる。
　（第２実施形態）
　図１７～図３０を参照して、第２実施形態のパワーモジュール１について説明する。本実施形態のパワーモジュール１は、第１実施形態のパワーモジュール１と比較して、上側コンデンサ１３及び下側コンデンサ１４を省略した点と、上側ダイオード７１及び下側ダイオード７２を追加した点とが異なる。以下の説明において、第１実施形態のパワーモジュール１と共通の構成については同一符号を付し、その説明を省略する。また、図１８～図２４は、本実施形態のパワーモジュール１の構成の一例を示している。なお、本実施形態のパワーモジュール１の構成は図１８～図２４の構成に限られず、種々の変更が可能である。
　図１７及び図１９に示すように、上側ダイオード７１は上側スイッチング素子１１とは別体として設けられ、下側ダイオード７２は下側スイッチング素子１２とは別体として設けられている。図１７に示すとおり、上側ダイオード７１のカソードは、上側スイッチング素子１１のドレイン端子１１ｄと第１入力端子Ｐとを繋ぐ第１配線１５に電気的に接続されている。上側ダイオード７１のアノードは、上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとを繋ぐ第４配線１８においてノードＮよりも上側スイッチング素子１１側の部分に電気的に接続されている。下側ダイオード７２のカソードは、第４配線１８においてノードＮよりも下側スイッチング素子１２側の部分に電気的に接続されている。下側ダイオード７２のアノードは、下側スイッチング素子１２のソース端子１２ｓと第２入力端子Ｎとを繋ぐ第５配線１９に電気的に接続されている。本実施形態では、上側ダイオード７１及び下側ダイオード７２はそれぞれ、ショットキーバリアダイオードが用いられている。上側ダイオード７１及び下側ダイオード７２のそれぞれの順方向しきい値電圧は、上側スイッチング素子１１のボディダイオード１１ａ及び下側スイッチング素子１２のボディダイオード１２ａのそれぞれの順方向しきい値電圧よりも低い。
　上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は、予め設定されたオン抵抗となるように設定される。上側スイッチング素子１１が複数個設けられる場合、複数の上側スイッチング素子１１は互いに並列に接続される。すなわち、複数の上側スイッチング素子１１のドレイン端子１１ｄが互いに接続され、複数の上側スイッチング素子１１のソース端子１１ｓが互いに接続され、複数の上側スイッチング素子１１のゲート端子１１ｇが互いに接続される。また下側スイッチング素子１２が複数個設けられる場合、複数の下側スイッチング素子１２は互いに並列に接続される。すなわち、複数の下側スイッチング素子１２のドレイン端子１２ｄが互いに接続され、複数の下側スイッチング素子１２のソース端子１２ｓが互いに接続され、複数の下側スイッチング素子１２のゲート端子１２ｇが互いに接続される。本実施形態では、上側スイッチング素子１１は３個設けられ、下側スイッチング素子１２は３個設けられている。
　また上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は任意に変更可能である。例えば、上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は、上側スイッチング素子１１及び下側スイッチング素子１２を避けて流す還流電流の大きさに基づいて設定される。上側ダイオード７１が複数個設けられる場合、複数の上側ダイオード７１は互いに並列に接続される。すなわち、複数の上側ダイオード７１のアノードが互いに接続され、複数の上側ダイオード７１のカソードが互いに接続される。複数の上側ダイオード７１のカソードは第１配線１５に接続され、複数の上側ダイオード７１のアノードは第４配線１８におけるノードＮよりも上側スイッチング素子１１側の部分に接続される。また下側ダイオード７２が複数個設けられる場合、複数の下側ダイオード７２は互いに並列に接続される。すなわち、複数の下側ダイオード７２のアノードが互いに接続され、複数の下側ダイオード７２のカソードが互いに接続される。複数の下側ダイオード７２のカソードは第４配線１８におけるノードＮよりも下側スイッチング素子１２側の部分に接続され、複数の下側ダイオード７２のアノードは第５配線１９に接続される。本実施形態では、上側ダイオード７１は２個設けられ、下側ダイオード７２は２個設けられている。
　パワーモジュール１は、上側ダイオード７１が許容可能なＤＣ定格電流が、上側スイッチング素子１１が許容可能なＤＣ定格電流未満となり、かつ下側ダイオード７２が許容可能なＤＣ定格電流が、下側スイッチング素子１２が許容可能なＤＣ定格電流未満となるように構成されている。ここで、ＤＣ定格電流は、絶対最大定格の直流電流である。上側ダイオード７１及び上側スイッチング素子１１がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の上側ダイオード７１のＤＣ定格電流の合計が、複数の上側スイッチング素子１１のＤＣ定格電流の合計未満となるように構成されている。また下側ダイオード７２及び下側スイッチング素子１２がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の下側ダイオード７２のＤＣ定格電流の合計が、複数の下側スイッチング素子１２のＤＣ定格電流の合計未満となるように構成されている。
　一例では、パワーモジュール１は、上側ダイオード７１の個数が上側スイッチング素子１１の個数よりも少なく、かつ下側ダイオード７２の個数が下側スイッチング素子１２の個数よりも少なくなるように構成されている。上述したとおり、本実施形態では、図１９に示すとおり、パワーモジュール１は、３個の上側スイッチング素子１１、３個の下側スイッチング素子１２、２個の上側ダイオード７１、及び２個の下側ダイオード７２を有する。また例えば、１つの上側ダイオード７１が許容可能なＤＣ定格電流が、１つの上側スイッチング素子１１が許容可能なＤＣ定格電流未満としてもよい。また１つの下側ダイオード７２が許容可能なＤＣ定格電流が、１つの下側スイッチング素子１２が許容可能なＤＣ定格電流未満としてもよい。この場合、上側スイッチング素子１１の個数と上側ダイオード７１の個数とが互いに等しくてもよい。また下側スイッチング素子１２の個数と下側ダイオード７２の個数とが互いに等しくてもよい。
　図１８～図２０に示すように、パワーモジュール１は、平面視において矩形状の基板８０と、各スイッチング素子１１，１２及び各ダイオード７１，７２を封止する封止樹脂９０とを備える。以降の説明では、基板８０の縦方向を「第１方向Ｘ」と規定し、基板８０の横方向（長手方向）を「第２方向Ｙ」と規定し、基板８０の板厚方向を「第３方向Ｚ」と規定する。
　基板８０は、セラミック基板８１とグラファイト基板８２とが積層された構成を有する。グラファイト基板８２は、第１基板８２Ａ及び第２基板８２Ｂを有する。第１基板８２Ａと第２基板８２Ｂは、第１方向Ｘにおいて隙間を空けて並べて配置されている。第１基板８２Ａ及び第２基板８２Ｂはそれぞれ、第２方向Ｙが長手方向となる矩形状に形成されている。
　図１９、図２１、及び図２２に示すように、セラミック基板８１は、セラミック材料からなる本体部８１ａと、本体部８１ａの裏面側に設けられた裏面金属層８１ｂと、本体部８１ａの表面側に設けられた表面金属層８１ｃとを有する。裏面金属層８１ｂは、例えば銅（Ｃｕ）からなり、本体部８１ａの裏面に接着剤等により取り付けられている。表面金属層８１ｃは、例えば銅（Ｃｕ）からなり、本体部８１ａの表面に接着剤等により取り付けられている。図２０～図２２に示すとおり、平面視における本体部８１ａの面積は、平面視における表面金属層８１ｃの面積及び裏面金属層８１ｂの面積のそれぞれよりも大きい。すなわち、表面金属層８１ｃの外周縁は、本体部８１ａの外周縁よりも内側に形成され、裏面金属層８１ｂの外周縁は、本体部８１ａの外周縁よりも内側に形成されている。また例えば、本体部８１ａの厚さは、裏面金属層８１ｂ及び表面金属層８１ｃの厚さのそれぞれよりも薄い。裏面金属層８１ｂの厚さと表面金属層８１ｃの厚さとは互いに等しい。裏面金属層８１ｂの平面視における形状と表面金属層８１ｃの平面視における形状とは互いに等しい。このように、裏面金属層８１ｂの体積と表面金属層８１ｃの体積とは互いに等しい。本実施形態では、本体部８１ａの厚さが０．３２ｍｍであり、裏面金属層８１ｂの厚さが０．４ｍｍであり、表面金属層８１ｃの厚さが０．４ｍｍである。なお、本体部８１ａ、裏面金属層８１ｂ、及び表面金属層８１ｃの厚さはそれぞれ、任意に変更可能である。一例では、本体部８１ａの厚さ、裏面金属層８１ｂの厚さ、及び表面金属層８１ｃの厚さが互いに等しくてもよい。図２１に示すように、裏面金属層８１ｂは封止樹脂９０から露出する一方、本体部８１ａは封止樹脂９０から露出していない。すなわち、封止樹脂９０は、本体部８１ａの裏面金属層８１ｂ側の部分を覆っている。これにより、セラミック基板８１が封止樹脂９０から剥離することを抑制することができる。
　図１９に示すように、第１基板８２Ａ及び第２基板８２Ｂはそれぞれ、セラミック基板８１の表面金属層８１ｃに積層されている。第１基板８２Ａは、グラファイトからなる本体部８２ａと、本体部８２ａの裏面側に設けられた裏面金属層８２ｂと、本体部８２ａの表面側に設けられた表面金属層８２ｃとを有する。裏面金属層８２ｂは、例えば銅（Ｃｕ）からなる。裏面金属層８２ｂは、セラミック基板８１の表面金属層８１ｃと半田等によって貼り合わせられている。表面金属層８２ｃは、例えば銅（Ｃｕ）からなる。図１９及び図２０に示すとおり、平面視における本体部８２ａの面積は、平面視における表面金属層８２ｃの面積及び裏面金属層８２ｂの面積のそれぞれと等しい。第１基板８２Ａの外周縁は、セラミック基板８１の表面金属層８１ｃの外周縁よりも内側に形成されている。また例えば、本体部８２ａの厚さは、裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さのそれぞれよりも厚い。一例では、本体部８２ａは、裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さのそれぞれの２倍以上の厚さを有する。また裏面金属層８２ｂの厚さと表面金属層８２ｃの厚さは互いに等しい。すなわち裏面金属層８２ｂの体積と表面金属層８２ｃの体積とは互いに等しい。また裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さはそれぞれ、セラミック基板８１の裏面金属層８１ｂの厚さ及び表面金属層８１ｃの厚さよりも厚い。一例では、裏面金属層８２ｂの厚さ及び表面金属層８２ｃの厚さはそれぞれ、セラミック基板８１の裏面金属層８１ｂの厚さ及び表面金属層８１ｃの厚さの２倍程度である。本実施形態では、本体部８２ａの厚さが２．０ｍｍであり、裏面金属層８２ｂの厚さが０．８ｍｍであり、表面金属層８２ｃの厚さが０．８ｍｍである。
　第１基板８２Ａの本体部８２ａは、異方性となる熱伝導性を有する。詳述すると、第１基板８２Ａの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性よりも低くなるように構成されている。言い換えれば、第１基板８２Ａの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導率が第１方向Ｘにおける本体部８２ａの熱伝導率よりも低くなるように構成されている。第１基板８２Ａの本体部８２ａは、第３方向Ｚの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性と等しくなるように構成されている。なお、第１基板８２Ａの本体部８２ａは、第１方向Ｘの熱伝導性と第３方向Ｚの熱伝導性とが互いに異なってもよい。この場合においても第１基板８２Ａの本体部８２ａの第２方向Ｙの熱伝導性が、第１方向Ｘの熱伝導性及び第３方向Ｚの熱伝導性よりも低いことが好ましい。
　第２基板８２Ｂの構造は、第１基板８２Ａの構造と同じであり、本体部８２ａ、裏面金属層８２ｂ、及び表面金属層８２ｃを有する。第２基板８２Ｂの裏面金属層８２ｂは、セラミック基板８１の表面金属層８１ｃに貼り合わせられている。第２基板８２Ｂの外周縁は、セラミック基板８１の表面金属層８１ｃの外周縁よりも内側に形成されている。
　第２基板８２Ｂの本体部８２ａは、異方性となる熱伝導性を有する。詳述すると、第２基板８２Ｂの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性よりも低くなるように構成されている。言い換えれば、第２基板８２Ｂの本体部８２ａは、第２方向Ｙにおける本体部８２ａの熱伝導率が第１方向Ｘにおける本体部８２ａの熱伝導率よりも低くなるように構成されている。第２基板８２Ｂの本体部８２ａは、第３方向Ｚの熱伝導性が第１方向Ｘにおける本体部８２ａの熱伝導性と等しくなるように構成されている。なお、第２基板８２Ｂの本体部８２ａは、第１方向Ｘの熱伝導性と第３方向Ｚの熱伝導性とが互いに異なってもよい。この場合においても第２基板８２Ｂの本体部８２ａの第２方向Ｙの熱伝導性が、第１方向Ｘの熱伝導性及び第３方向Ｚの熱伝導性よりも低いことが好ましい。
　図１９及び図２０に示すように、パワーモジュール１は、第１入力端子部材８３、第２入力端子部材８４、出力端子部材８５、上側信号基板８６、下側信号基板８７、第１上側制御端子部材８８Ａ、第２上側制御端子部材８８Ｂ、第１下側制御端子部材８９Ａ、及び第２下側制御端子部材８９Ｂを有する。第１入力端子部材８３はパワーモジュール１の第１入力端子Ｐを構成し、第２入力端子部材８４はパワーモジュール１の第２入力端子Ｎを構成し、出力端子部材８５はパワーモジュール１の出力端子Ｏを構成する。また第１上側制御端子部材８８Ａは第１上側制御端子ＧＵ１を構成し、第２上側制御端子部材８８Ｂは第２上側制御端子ＧＵ２を構成し、第１下側制御端子部材８９Ａは第１下側制御端子ＧＬ１を構成し、第２下側制御端子部材８９Ｂは第２下側制御端子ＧＬ２を構成する。第１入力端子部材８３、第２入力端子部材８４、出力端子部材８５、第１上側制御端子部材８８Ａ、第２上側制御端子部材８８Ｂ、第１下側制御端子部材８９Ａ、及び第２下側制御端子部材８９Ｂはそれぞれ、銅（Ｃｕ）からなる。
　第１基板８２Ａには、第１入力端子部材８３、第２入力端子部材８４、上側信号基板８６、３個の上側スイッチング素子１１、及び２個の上側ダイオード７１が実装されている。第１基板８２Ａの表面金属層８２ｃは、上側スイッチング素子１１と第１入力端子Ｐとを繋ぐ第１配線１５（ともに図１７参照）を構成している。
　第１入力端子部材８３は、第１方向Ｘにおいて第１基板８２Ａのうちの第２基板８２Ｂとは反対側の端部、かつ第２方向Ｙにおいて第１基板８２Ａのうちの各上側制御端子部材８８Ａ，８８Ｂ側の部分に位置している。
　第２入力端子部材８４は、第３方向Ｚにおいて第１基板８２Ａに対して隙間を空けて対向するように設けられている。第２入力端子部材８４は、第１接続部８４ａ、第２接続部８４ｂ、第３接続部８４ｃ、第４接続部８４ｄ、第５接続部８４ｅ、連結部８４ｆ、及び端子部８４ｇを有する。第１接続部８４ａ、第２接続部８４ｂ、第３接続部８４ｃ、第４接続部８４ｄ、第５接続部８４ｅ、連結部８４ｆ、及び端子部８４ｇは、一体的に形成されている。
　連結部８４ｆは、第１方向Ｘにおいて第１基板８２Ａのうちの第２基板８２Ｂ側とは反対側の端部に対して第３方向Ｚに隙間を空けて対向した状態で配置されている。連結部８４ｆは、第２方向Ｙに延びている。連結部８４ｆの一部は、第１入力端子部材８３の一部を第３方向Ｚから覆っている。各接続部８４ａ～８４ｂは、連結部８４ｆから第２基板８２Ｂ側に向けて第１方向Ｘに沿って延びている。各接続部８４ａ～８４ｂは同一形状であり、第１方向Ｘが長手方向となる長方形状に形成されている。第２方向Ｙにおいて各上側制御端子部材８８Ａ，８８Ｂ側とは反対側の端部から順に、第１接続部８４ａ、第２接続部８４ｂ、第３接続部８４ｃ、第４接続部８４ｄ、及び第５接続部８４ｅが互いに第２方向Ｙに間隔を空けて位置している。各接続部８４ａ～８４ｅは、第２方向Ｙにおいて等間隔に配置されている。各接続部８４ａ～８４ｅの第１方向Ｘの長さは互いに等しい。各接続部８４ａ～８４ｅの先端部の第１方向Ｘの位置は互いに等しい。連結部８４ｆは、第２方向Ｙに延びており、各接続部８４ａ～８４ｅの接続されている。端子部８４ｇは、第１方向Ｘにおいて連結部８４ｆから各接続部８４ａ～８４ｅとは反対側に延びている。端子部８４ｇは、第２方向Ｙにおいて第１接続部８４ａ及び第２接続部８４ｂに対応する位置に設けられている。端子部８４ｇの幅寸法（端子部８４ｇの第２方向Ｙの長さ）は、各接続部８４ａ～８４ｅの幅寸法（各接続部８４ａ～８４ｅの第２方向Ｙの長さ）よりも大きい。端子部８４ｇの幅寸法は、出力端子部材８５の幅寸法（出力端子部材８５の第２方向Ｙの長さ）及び第１入力端子部材８３の幅寸法（第１入力端子部材８３の第２方向Ｙの長さ）と等しい。
　図１９及び図２４に示すとおり、各接続部８４ａ～８４ｅの先端部は、絶縁支持部８４ｘを介して第１基板８２Ａに取り付けられている。絶縁支持部８４ｘは、電気的絶縁性を有する材料により形成されている。絶縁支持部８４ｘによって第２入力端子部材８４が支持されることにより、第２入力端子部材８４が第１基板８２Ａに対して第３方向Ｚに隙間を介して対向することができる。絶縁支持部８４ｘの厚さは、第２入力端子部材８４が上側信号基板８６に対して第３方向Ｚに隙間を形成可能となるように設定されている。
　３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１基板８２Ａのうちの第２基板８２Ｂ側の端部に位置している。３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１基板８２Ａにおいて熱伝導率（熱伝導性）が低い第２方向Ｙにおいて互いに隙間を空けて配置されている。詳述すると、上側スイッチング素子１１と上側ダイオード７１とが第２方向Ｙにおいて交互に配置されている。すなわち第２方向Ｙにおいて上側ダイオード７１の両側には、上側スイッチング素子１１が位置している。第１方向Ｘにおける上側スイッチング素子１１の位置と上側ダイオード７１の位置とは互いに等しい。具体的には、第１方向Ｘにおいて上側スイッチング素子１１における第２基板８２Ｂ側の端縁の位置と、上側ダイオード７１における第２基板８２Ｂ側の端縁の位置とが互いに等しい。
　３個の上側スイッチング素子１１のうちの１個の上側スイッチング素子１１は、第２方向Ｙにおいて第１接続部８４ａと第２接続部８４ｂとの間に配置されている。３個の上側スイッチング素子１１のうちの別の１個の上側スイッチング素子１１は、第２方向Ｙにおいて第３接続部８４ｃと第４接続部８４ｄとの間に配置されている。３個の上側スイッチング素子１１の残りの１個の上側スイッチング素子１１は、第２方向Ｙにおいて第２入力端子部材８４とは異なる位置に配置されている。
　２個の上側ダイオード７１のうちの１個の上側ダイオード７１は、第２方向Ｙにおいて第２接続部８４ｂと第３接続部８４ｃとの間に配置されている。２個の上側ダイオード７１のうちの残りの１個の上側ダイオード７１は、第４接続部８４ｄと第５接続部８４ｅとの間に配置されている。
　３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１方向Ｘにおいて各接続部８４ａ～８４ｅの先端縁よりも第２基板８２Ｂとは反対側に位置している。３個の上側スイッチング素子１１は、第１方向Ｘにおいて、第１基板８２Ａのうちの第２基板８２Ｂ側の端縁と、上側信号基板８６のうちの第２基板８２Ｂ側の端縁との間における上側信号基板８６寄りに配置されている。一方、２個の上側ダイオード７１は、第１方向Ｘにおいて、第１基板８２Ａのうちの第２基板８２Ｂ側の端縁と、上側信号基板８６のうちの第２基板８２Ｂ側の端縁との間における第１基板８２Ａのうちの第２基板８２Ｂ側の端縁寄りに配置されている。
　上側信号基板８６は、第１基板８２Ａにおける第１入力端子部材８３が配置される領域と３個の上側スイッチング素子１１及び２個の上側ダイオード７１が配置される領域との間の領域に位置している。上側信号基板８６は、第２方向Ｙが長手方向となる長方形状に形成されている。
　図２３に示すように、上側信号基板８６は、絶縁基板８６ａ、裏面金属層８６ｂ、第１上側制御配線部８６ｃ、及び第２上側制御配線部８６ｄを有する。第１上側制御配線部８６ｃは第２配線１６の一部を構成し、第２上側制御配線部８６ｄは上側センス配線１６Ａの一部を構成している。
　絶縁基板８６ａは、電気的絶縁性を有する材料により形成されている。裏面金属層８６ｂは、例えば銅（Ｃｕ）からなり、絶縁基板８６ａの裏面に接着剤等により取り付けられている。各上側制御配線部８６ｃ，８６ｄは、絶縁基板８６ａの表面に接着剤等により取り付けられている。なお、裏面金属層８６ｂ及び各上側制御配線部８６ｃ，８６ｄは、絶縁基板８６ａに形成された銅箔のパターンとして構成されてもよい。図２３に示すとおり、裏面金属層８６ｂの外周縁は、絶縁基板８６ａの外周縁よりも内側に形成されている。これにより、封止樹脂９０が絶縁基板８６ａの裏面側を覆うため、第１基板８２Ａから上側信号基板８６が剥離することを抑制することができる。
　第１上側制御配線部８６ｃと第２上側制御配線部８６ｄとは、第１方向Ｘにおいて間隔を空けて並べて配置されている。各上側制御配線部８６ｃ，８６ｄは、第２方向Ｙに沿って延びている。第１方向Ｘにおいて第１上側制御配線部８６ｃは、第２上側制御配線部８６ｄよりも３個の上側スイッチング素子１１及び２個の上側ダイオード７１側に配置されている。第２方向Ｙにおいて第１上側制御配線部８６ｃの一方側の端部には、第１上側制御端子部材８８Ａが取り付けられ、第２上側制御配線部８６ｄの一方側の端部には、第２上側制御端子部材８８Ｂが取り付けられている。各上側制御端子部材８８Ａ，８８Ｂは、封止樹脂９０から第２方向Ｙに突出している。
　第２基板８２Ｂには、出力端子部材８５、下側信号基板８７、３個の下側スイッチング素子１２、及び２個の下側ダイオード７２が実装されている。第２基板８２Ｂの表面金属層８２ｃは、上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとを繋ぐ第４配線１８の一部を構成している。
　出力端子部材８５は、第２基板８２Ｂの表面金属層８２ｃに取り付けられている。出力端子部材８５は、第１方向Ｘにおいて第２基板８２Ｂのうちの第１基板８２Ａ側とは反対側の端部、かつ第２方向Ｙにおいて第２基板８２Ｂの中央部に位置している。出力端子部材８５は、第１方向Ｘに延び、封止樹脂９０から外部に突出している（図１７参照）。
　３個の下側スイッチング素子１２及び２個の下側ダイオード７２は、第２基板８２Ｂのうちの第１基板８２Ａ側の端部に位置している。３個の下側スイッチング素子１２及び２個の下側ダイオード７２は、第２基板８２Ｂにおいて熱伝導率（熱伝導性）が低い第２方向Ｙにおいて互いに隙間を空けて配置されている。詳述すると、下側スイッチング素子１２と下側ダイオード７２とが第２方向Ｙにおいて交互に配置されている。すなわち第２方向Ｙにおいて下側ダイオード７２の両側には、下側スイッチング素子１２が位置している。第１方向Ｘにおける下側スイッチング素子１２の位置と下側ダイオード７２の位置とは互いに等しい。具体的には、第１方向Ｘにおいて下側スイッチング素子１２における第１基板８２Ａ側の端縁の位置と、下側ダイオード７２における第１基板８２Ａ側の端縁の位置とが互いに等しい。
　３個の下側スイッチング素子１２は、第１方向Ｘにおいて、第２基板８２Ｂのうちの第１基板８２Ａ側の端縁と、下側信号基板８７のうちの第１基板８２Ａ側の端縁との間における下側信号基板８７寄りに配置されている。一方、２個の下側ダイオード７２は、第１方向Ｘにおいて、第２基板８２Ｂのうちの第１基板８２Ａ側の端縁と、下側信号基板８７のうちの第１基板８２Ａ側の端縁との間における第２基板８２Ｂのうちの第１基板８２Ａ側の端縁寄りに配置されている。
　下側信号基板８７は、第２基板８２Ｂにおける出力端子部材８５が配置される領域と３個の下側スイッチング素子１２及び２個の下側ダイオード７２が配置される領域との間の領域に位置している。下側信号基板８７は、第２方向Ｙが長手方向となる長方形状に形成されている。
　次に、各スイッチング素子１１，１２及び各ダイオード７１，７２の電気的な接続構成について説明する。
　３個の上側スイッチング素子１１はそれぞれ、ゲート電極４２（図５（ａ）参照）が上側信号基板８６側となるように配置されている。ゲート電極４２は、１本の上側制御用ワイヤ４５により第１上側制御配線部８６ｃに電気的に接続されている。ソース電極４１（図５（ａ）参照）は、１本の上側制御用ワイヤ４５により第２上側制御配線部８６ｄに電気的に接続されている。またソース電極４１は、４本の上側電力用ワイヤ４４により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。３個の上側スイッチング素子１１のドレイン電極４８（図６参照）はそれぞれ、半田等により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。
　２個の上側ダイオード７１のカソードはそれぞれ、半田等により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。２個の上側ダイオード７１のアノードはそれぞれ、上側ダイオード用接続部材の一例として４本の上側ダイオード用ワイヤ９１により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。本実施形態の上側ダイオード用ワイヤ９１の線径は、上側電力用ワイヤ４４の線径と等しい。４本の上側ダイオード用ワイヤ９１は、そのインダクタンスが４本の上側電力用ワイヤ４４のインダクタンスよりも小さくなるように構成されることが好ましい。一例では、４本の上側ダイオード用ワイヤ９１の長さはそれぞれ、４本の上側電力用ワイヤ４４の長さよりも短い。なお、上側ダイオード用ワイヤ９１のインダクタンスが上側電力用ワイヤ４４のインダクタンスよりも小さくなる構成の一例として、上側ダイオード用ワイヤ９１の線径が上側電力用ワイヤ４４の線径よりも大きくなるように構成されてもよい。
　３個の下側スイッチング素子１２はそれぞれ、ゲート電極４２が下側信号基板８７側となるように配置されている。ゲート電極４２は、１本の下側制御用ワイヤ４７により第１下側制御配線部８７ｃに電気的に接続されている。ソース電極４１は、１本の下側制御用ワイヤ４７により第２下側制御配線部８７ｄに電気的に接続されている。またソース電極４１は、４本の下側電力用ワイヤ４６により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。３個の下側スイッチング素子１２のドレイン電極４８はそれぞれ、半田等により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。
　２個の下側ダイオード７２のカソードはそれぞれ、半田等により第２基板８２Ｂの表面金属層８２ｃに電気的に接続されている。２個の下側ダイオード７２のアノードはそれぞれ、下側ダイオード用接続部材の一例として４本の下側ダイオード用ワイヤ９２により第１基板８２Ａの表面金属層８１ｃに電気的に接続されている。下側ダイオード用ワイヤ９２の線径は、下側電力用ワイヤ４６の線径と等しい。また下側ダイオード用ワイヤ９２の線径は、上側ダイオード用ワイヤ９１の線径と等しい。４本の下側ダイオード用ワイヤ９２は、そのインダクタンスが４本の下側電力用ワイヤ４６のインダクタンスよりも小さくなるように構成されることが好ましい。一例では、４本の下側ダイオード用ワイヤ９２の長さはそれぞれ、４本の下側電力用ワイヤ４６の長さよりも短い。なお、下側ダイオード用ワイヤ９２のインダクタンスが下側電力用ワイヤ４６のインダクタンスよりも小さくなる構成の一例として、下側ダイオード用ワイヤ９２の線径が下側電力用ワイヤ４６の線径よりも大きくなるように構成されてもよい。
　（上側ダイオード及び下側ダイオードの構成）
　図２５及び図２６を参照して、上側ダイオード７１及び下側ダイオード７２の構成について説明する。なお、上側ダイオード７１及び下側ダイオード７２は同じ構成であるため、以下の説明では、上側ダイオード７１の構成を説明し、下側ダイオード７２の構成の説明を省略する。また、上側ダイオード７１及び下側ダイオード７２の構成は、図２５及び図２６に示す構成に限れず、種々の変更が可能である。
　図２５は、上側ダイオード７１の構成の一例を示している。上側ダイオード７１は、ワイドギャップ半導体からなる。上側ダイオード７１は、４Ｈ－ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が用いられている。なお、上側ダイオード７１に用いられるワイドバンドギャップ半導体は、シリコンカーバイド（ＳｉＣ）に限られず、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等であってもよい。窒化ガリウム（ＧａＮ）は、その絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。酸化ガリウム（Ｇａ２Ｏ３）は、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。
　図２６に示すように、上側ダイオード７１は、ｎ＋型のＳｉＣ基板１００と、ｎ＋型のＳｉＣ基板１００の表面１００Ａに積層されたエピタキシャル層１０１とを有する。
　ＳｉＣ基板１００の裏面１００Ｂには、その全域を覆うようにカソード電極１０２が配置されている。カソード電極１０２は、ＳｉＣ基板１００との間にオーミック接合を形成している。カソード電極１０２は、例えばＳｉＣ基板５０側から順にチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、及び銀（Ａｇ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　ＳｉＣ基板１００は、例えば（０００１）面（Ｓｉ面）を主面とする基板である。したがって、ＳｉＣ基板１００の表面１００Ａ（主面）にエピタキシャル成長によって積層されるエピタキシャル層１０１は、（０００１）面を主面として積層される。この場合、ＳｉＣ基板１００の裏面１００Ｂは、（０００－１）面（Ｃ面）である。なお、ＳｉＣ基板１００は、その表面１００Ａが（０００－１）面で、裏面１００Ｂが（０００１）面であってもよい。また、ＳｉＣ基板１００は、０～１０度のオフ角を有することが好ましい。
　エピタキシャル層１０１には、活性領域１０３と、活性領域１０３を取り囲む外周領域１０４とが設定されている。
　活性領域１０３においてエピタキシャル層１０１は、トレンチ１０５が形成された表面１０１Ａを有する。トレンチ１０５は、互いに間隔を空けて複数個形成されている。これにより、トレンチ１０５は、活性領域１０３に複数の単位セル１０６を区画している。本実施形態では、図２５に示すように、ストライプパターンのトレンチ１０５が、活性領域１０３に複数の直線状の単位セル１０６を区画している。したがって、エピタキシャル層１０１の表面部には、複数の単位セル１０６の表面１０６Ａ並びにそれらの間のトレンチ１０５の底面１０５Ａ及び側面１０５Ｂが断面視で葛折状に連続した表面（エピタキシャル層１０１の表面１０１Ａ）が形成されている。なお、トレンチ１０５のパターンは、ストライプパターンに限られず、例えば格子パターンであってもよい。この場合、格子パターンのトレンチ１０５の各窓部分にメサ状の単位セル１０６が複数区画され、全体として単位セル１０６が行列状（マトリクス状）に配列される。
　エピタキシャル層１０１は、ＳｉＣ基板１００側から順に成長させられたｎ型のバッファ層１０７と、ｎ－型のドリフト層１０８と、ｐ型層１０９とを有する。
　ｐ型層１０９は、活性領域１０３の全域に亘って連続した領域である（図２５においてクロスハッチングが付された領域（後述するｐ型のＪＴＥ構造１１４の領域を除く））。ｐ型層１０９は、ドリフト層１０８との界面１１０がエピタキシャル層１０１の表面１０１Ａに沿うように、かつこの界面１１０の反対側の部分が表面１０１Ａから露出するように、エピタキシャル層１０１の表面１０１Ａに沿って形成されている。これにより、単位セル１０６では、トレンチ１０５の底面１０５Ａに対して上方位置及び下方位置のそれぞれに、ｐ型層１０９とドリフト層１０８との界面１１０が設定されている。具体的には、界面１１０は、単位セル１０６の表面１０６Ａの直下に位置する相対的に上側に形成された第１界面１１０Ａと、トレンチ１０５の底面１０５Ａの直下に位置する相対的に下側に形成された第２界面１１０Ｂとを有する。したがって、ドリフト層１０８は、エピタキシャル層１０１において互いに隣り合うトレンチ１０５によって挟まれた部分に選択的に入り込んでいる。
　また、ｐ型層１０９は、エピタキシャル層１０１の表面１０１Ａから露出する高濃度領域であるｐ＋型領域１１１と、ｐ＋型領域１１１よりも深い部分に形成され、ｐ＋型領域１１１に比べて低濃度領域であるｐ型領域１１２とを有する。本実施形態では、ｐ＋型領域１１１及びｐ型領域１１２は、その界面がエピタキシャル層１０１の表面１０１Ａに層ように形成されており、ｐ型層１０９は、ｐ＋型領域１１１及びｐ型領域１１２の積層構造を有する。なお、ｐ＋型領域１１１は、活性領域１０３の全域に亘って形成されている必要は無く、活性領域１０３の一部に選択的に形成されてもよい。例えば、単位セル１０６の表面１０６Ａ、トレンチ１０５の底面１０５Ａ、及びトレンチ１０５の側面１０５Ｂの少なくとも一つに選択的に形成されてもよい。
　また、ｐ型層１０９は、トレンチ１０５の底面１０５Ａと側面１０５Ｂとの間において互いに異なる厚さを有する。詳述すると、ｐ型層１０９における底面１０５Ａ上の部分が側面１０５Ｂ上の部分に比べて厚い。これにより、トレンチ１０５の底面１０５Ａと側面１０５Ｂとの間でｐ型層１０９の厚さに差が設けられている。
　外周領域１０４においてエピタキシャル層１０１には、ドリフト層１０８が露出する深さまでエピタキシャル層１０１がエッチングされることによって除去領域１１３が形成されている。本実施形態では、除去領域１１３は、ストライプパターンのトレンチ１０５の長手方向の両端部を横切るように、活性領域１０３を取り囲む環状に形成されている。これにより、除去領域１１３は、ストライプパターンのトレンチ１０５に連なっている。つまり、除去領域１１３は、ストライプパターンの延長部で構成されている。また除去領域１１３の外周縁は、図２５に示すように、エピタキシャル層１０１の端面１０１Ｂに一致してもよいし、エピタキシャル層１０１の端面１０１Ｂから内側に設定されてもよい（図示略）。除去領域１１３の深さは、トレンチ１０５の深さと同じであってもよい。
　除去領域１１３の形成によって、ドリフト層１０８は、活性領域１０３の周囲からＳｉＣ基板１００の表面１００Ａに沿う横方向にエピタキシャル層１０１の端面１０１Ｂまで引き出された引き出し部１０８Ａを有する。引き出し部１０８Ａは、単位セル１０６の表面１０６Ａに対して一段低くなった低段部となっている。
　また、外周領域１０４においてドリフト層１０８には、ｐ型のＪＴＥ（Junction Termination Extension）構造１１４が形成されている。本実施形態では、ＪＴＥ構造１１４は、活性領域１０３を取り囲む環状に形成されている。詳述すると、単位セル１０６及び引き出し部１０８Ａを跨るように、ｐ型層１０９と一体的に形成されている。ＪＴＥ構造１１４は、エピタキシャル層１０１の端面１０１Ｂに向かって外側に広がる複数のリングによって構成されてもよい。この場合、複数のリング間において、互いに不純物濃度が等しくてもよいし、外側に向かって不純物濃度が減少してもよい。
　本実施形態では、ＪＴＥ構造１１４は、不純物濃度の違いによって周方向に沿って分割されている。すなわちＪＴＥ構造１１４は、相対的に高濃度となる第１部分１１５（図２５においてクロスハッチングが付された領域（ｐ型層１０９の領域を除く））と、第１部分１１５に比べて低濃度となる第２部分１１６（図２５においてドットが付された領域）とを有する。
　第１部分１１５は、第２部分１１６に対して活性領域１０３に近い側に配置されている。第１部分１１５において、ＪＴＥ構造１１４は、第１部分１１５の他の部分に比べて高濃度となるｐ＋型領域１１７を有する。ｐ＋型領域１１７は、ＪＴＥ構造１１４とドリフト層１０８との境界から間隔を空けた内側において、この境界に沿ってｐ＋型領域１１１と一体的に形成されている。
　第２部分１１６は、複数のリングによって構成されている。第２部分１１６の最内周のリングは、図２５及び図２６に示すように第１部分１１５に接している。なお、第２部分１１６の最内周のリングは、第１部分１１５と接していなくてもよい。
　エピタキシャル層１０１上には、フィールド絶縁膜１１８が形成されている。フィールド絶縁膜１１８の材料としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。フィールド絶縁膜１１８は、例えば、プラズマＣＶＤ（chemical vapor deposition）によって形成することができる。
　フィールド絶縁膜１１８には、活性領域１０３の全域及び外周領域１０４の一部を選択的に露出させるコンタクトホール１１９が形成されている。本実施形態では、コンタクトホール１１９の外周縁１１９Ａは、第１部分１１５と第２部分１１６との境界に対して活性領域１０３に近い側に設定されている。これにより、フィールド絶縁膜１１８は、第２部分１１６の全体及び第１部分１１５の一部（例えば、周端部）を覆っている。またコンタクトホール１１９は、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい。
　フィールド絶縁膜１１８上には、アノード電極１２０が形成されている。アノード電極１２０は、コンタクトホール１１９から露出する活性領域１０３の全域を覆うように形成されており、トレンチ１０５に埋め込まされた埋め込み部１２１と、埋め込み部１２１を覆うようにエピタキシャル層１０１の最表面に沿って形成された平面部１２２とを有する。
　埋め込み部１２１は、トレンチ１０５の底面１０５Ａ及び側面１０５Ｂにおいてｐ型層１０９に接しており、ｐ型層１０９との間にオーミック接合を形成している。埋め込み部１２１の材料としては、例えば、ポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）、又はそれらの合金等を用いることができる。これらのうち、好ましくは、ｐ型のポリシリコンを用いることができる。これらの材料は、良好な埋め込み性を有するため、埋め込み部１２１のステップカバレッジを向上することができる。このため、トレンチ１０５のアスペクト比が高い場合でも、アノード電極１２０の埋め込み時におけるボイドの発生を抑制することができる。
　平面部１２２は、単位セル１０６の表面１０６Ａにおいてｐ型層１０９に接しており、ｐ型層１０９との間にオーミック接合を形成している。平面部１２２の材料としては、例えばＴｉ／Ｎｉ等の積層構造を用いることができる。また平面部１２２は、コンタクトホール１１９の外方へフランジ状に張り出している。本実施形態では、アノード電極１２０の平面部１２２の外周縁１２２Ａは、ＪＴＥ構造１１４の第１部分１１５と第２部分１１６との境界に対して活性領域１０３から遠い側に位置している。つまり、アノード電極１２０の平面部１２２は、この境界よりも第２部分１１６側にはみ出すオーバーラップ部１２２Ｂを有する。
　上側スイッチング素子１１の最表面には、表面保護膜１２３が形成されている。表面保護膜１２３の材料としては、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ポリイミド等を用いることができる。また表面保護膜１２３は、例えばプラズマＣＶＤによって形成することができる。表面保護膜１２３の膜厚の一例は、８０００Å程度である。表面保護膜１２３には、アノード電極１２０の一部をパッドとして選択的に露出させるパッド開口１２３Ａが形成されている。上側ダイオード用ワイヤ９１（図２０参照）は、パッド開口１２３Ａを介してアノード電極１２０に接合される。
　このような上側ダイオード７１の構成によれば、エピタキシャル層１０１にトレンチ１０５が形成されており、トレンチ１０５が形成されたエピタキシャル層１０１の表面１０１Ａに沿うようにｐ型層１０９が形成され、ｐ型層１０９とドリフト層１０８とのｐｎ接合部を含むｐｎダイオードが形成されている。トレンチ１０５の側面１０５Ｂにもｐ型層１０９が形成されるため、ｐ型層１０９の表面積は、エピタキシャル層１０１の主面に垂直な平面視（図２４）における見かけ上の表面積よりも大きくなる。それに応じて、ｐ型層１０９に対するアノード電極１２０の接触面積が増加するため、ｐ型層１０９とアノード電極１２０との接触抵抗を低減することができる。このため、イオン注入によってｐ型層１０９を形成した上側ダイオード７１でも低抵抗化を図ることができる。これにより、エピタキシャル成長によってｐ型層１０９を形成する場合に比べて簡単に製造でき、オン抵抗が低いｐｎダイオードを備える上側ダイオード７１を提供することができる。
　また、ｐ型層１０９におけるアノード電極１２０との接触部分が高濃度なｐ＋型領域１１１であるため、ｐ＋型領域１１１においてアノード電極１２０との間に良好なオーミック接合を形成することができる。一方、ｐ＋型領域１１１を覆うように低濃度となるｐ型領域１１２が形成されているため、トレンチ１０５の底部への電界集中を良好に緩和することができる。これにより、順方向電圧及び逆方向リーク電流を低減することができる。
　また、上側ダイオード７１では、外周領域１０４にＪＴＥ構造１１４が形成されていることにより、ＪＴＥ構造１１４とドリフト層１０８との界面のｐｎ接合部から発生する空乏層によってトレンチ１０５の底部（特に、最も外側に配置されたトレンチ１０５）における電界集中を緩和することができる。これにより、トレンチ１０５の底部における逆方向リーク電流の発生を低減することができる。
　（作用）
　次に、本実施形態の作用について、比較例のパワーモジュールとの比較に基づいて説明する。比較例のパワーモジュールは、本実施形態のパワーモジュール１から上側ダイオード７１及び下側ダイオード７２を省略した構成である。
　比較例のパワーモジュールでは、例えば下側スイッチング素子１２がオン状態からオフ状態に変更するとき、図２７に示すように、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｕが増加する一方、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低下する。このドレイン・ソース間電圧Ｖｄｓｕは、負側まで落ち込み、上側スイッチング素子１１のボディダイオードの順方向しきい値電圧に達したときに低下が止まる。このようにドレイン・ソース間電圧Ｖｄｓｌが変動することに伴い上側スイッチング素子１１のゲート・ソース間電圧Ｖｇｓｕも変動する。このため、このゲート・ソース間電圧Ｖｇｓｕに発生するサージ電圧が増加してしまう。なお、例えば上側スイッチング素子１１がオン状態からオフ状態に変更するときも同様に、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが下側スイッチング素子１２のボディダイオードの順方向しきい値電圧まで落ち込むため、下側スイッチング素子１２のゲート・ソース間電圧Ｖｇｓｌに発生するサージ電圧が増加する。
　このような比較例のパワーモジュールに対して、本実施形態のパワーモジュール１は、上側スイッチング素子１１のボディダイオード１１ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する上側ダイオード７１と、下側スイッチング素子１２のボディダイオード１２ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する下側ダイオード７２とを有する。このため、例えば下側スイッチング素子１２がオン状態からオフ状態に変更するとき、図２８に示すように、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが低下して負側に落ち込んだとしても、上側ダイオード７１の順方向しきい値電圧に達すると、ドレイン・ソース間電圧Ｖｄｓｕの低下が止まる。このため、比較例のパワーモジュールに比べて、ゲート・ソース間電圧Ｖｇｓｌが変動する期間が短くなるため、ゲート・ソース間電圧Ｖｇｓｌに発生するサージ電圧が低減される。
　（シミュレーション結果）
　比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１をオフ状態に維持し、下側スイッチング素子１２を駆動した場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図２９に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図２９は本実施形態のパワーモジュール１の模式的な回路構成を示す。
　図２９の回路構成では、上側スイッチング素子１１のドレインに上側ダイオード７１のカソードが電気的に接続され、上側スイッチング素子１１のソースに上側ダイオード７１のアノードが電気的に接続されている。下側スイッチング素子１２のドレインに下側ダイオード７２のカソードが電気的に接続され、下側スイッチング素子１２のソースに下側ダイオード７２のアノードが電気的に接続されている。また、上側スイッチング素子１１のソースとゲートとが短絡され、下側スイッチング素子１２のゲートに下側ゲート駆動回路３が電気的に接続されている。下側スイッチング素子１２のゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。上側スイッチング素子１１のドレインには電源ＥＳの正側端子が電気的に接続され、下側スイッチング素子１２のソースには電源ＥＳの負側端子が電気的に接続されている。図２９の回路構成は、電源ＥＳの正側端子と上側スイッチング素子１１のドレインとの間と、上側スイッチング素子１１のソースと下側スイッチング素子１２のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
　比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
　図３０に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
　これに対して、本実施形態のパワーモジュール１では、上側ダイオード７１により、基準条件よりも負側のサージ電圧の絶対値が小さくなる。一方、本実施形態のパワーモジュール１では、基準条件と比較して、スイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
　本実施形態によれば、以下の効果が得られる。
　（２－１）パワーモジュール１は、上側スイッチング素子１１のボディダイオード１１ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する上側ダイオード７１と、下側スイッチング素子１２のボディダイオード１２ａの順方向しきい値電圧よりも低い順方向しきい値電圧を有する下側ダイオード７２とを有する。この構成によれば、例えば下側スイッチング素子１２がオン状態からオフ状態に変化するとき、上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕが負側に低下しても上側ダイオード７１の順方向しきい値電圧で上側スイッチング素子１１のドレイン・ソース間電圧Ｖｄｓｕの低下が止まる。また例えば上側スイッチング素子１１がオン状態からオフ状態に変化するとき、下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌが負側に低下しても下側ダイオード７２の順方向しきい値電圧で下側スイッチング素子１２のドレイン・ソース間電圧Ｖｄｓｌの低下が止まる。このように、ドレイン・ソース間電圧Ｖｄｓの変動期間が短くなるため、ゲート・ソース間電圧Ｖｇｓの変動期間が短くなる。したがって、ゲート・ソース間電圧Ｖｇｓの変動を低減することができる。
　さらに、上側ダイオード７１の許容可能なＤＣ定格電流が上側スイッチング素子１１の許容可能なＤＣ定格電流未満であり、下側ダイオード７２の許容可能なＤＣ定格電流が下側スイッチング素子１２の許容可能なＤＣ定格電流未満である。このため、上側ダイオード７１のチップ面積及び下側ダイオード７２のチップ面積をそれぞれ小さくすることができる。したがって、パワーモジュール１の小型化を図ることができる。
　（２－２）上側ダイオード７１の個数が上側スイッチング素子１１の個数よりも少なく、下側ダイオード７２の個数が下側スイッチング素子１２の個数よりも少ない。この構成によれば、上側ダイオード７１の個数が上側スイッチング素子１１の個数以上の場合、及び下側ダイオード７２の個数が下側スイッチング素子１２の個数以上の場合と比較して、パワーモジュール１の素子数を減らすことができ、パワーモジュール１の小型化を図ることができる。
　（２－３）パワーモジュール１の基板８０は、グラファイト基板８２を有する。グラファイト基板８２は、複数の上側スイッチング素子１１及び複数の上側ダイオード７１が第２方向Ｙに間隔を空けて配置された第１基板８２Ａと、複数の下側スイッチング素子１２及び複数の下側ダイオード７２が第２方向Ｙに間隔を空けて配置された第２基板８２Ｂとを有する。第１基板８２Ａは、第２方向Ｙにおける第１基板８２Ａの熱伝導性が第１方向Ｘにおける第１基板８２Ａの熱伝導性よりも低くなるように構成されている。第２基板８２Ｂは、第２方向Ｙにおける第２基板８２Ｂの熱伝導性が第１方向Ｘにおける第２基板８２Ｂの熱伝導性よりも低くなるように構成されている。この構成によれば、複数の上側スイッチング素子１１の熱が複数の上側ダイオード７１に伝わり難くなり、複数の下側スイッチング素子１２の熱が複数の下側ダイオード７２に伝わり難くなる。このため、上側ダイオード７１及び下側ダイオード７２の温度変化にともなう順方向しきい値の変化を抑制することができる。
　（２－４）第１基板８２Ａの裏面に裏面金属層８２ｂが設けられ、第１基板８２Ａの表面に表面金属層８２ｃが設けられている。裏面金属層８２ｂ及び表面金属層８２ｃは、同一の材料により形成されている。この構成によれば、第１基板８２Ａの表面の熱伝導率と、第１基板８２Ａの裏面の熱伝導率とが同じになる。これにより、第１基板８２Ａが加熱されたときに第１基板８２Ａの表面の伸び量と第１基板８２Ａの裏面の伸び量とが概ね同一となる。したがって、第１基板８２Ａの表面の熱伝導率と第１基板８２Ａの裏面の熱伝導率との違いに起因して第１基板８２Ａが反ることを抑制することができる。また、第２基板８２Ｂの裏面に裏面金属層８２ｂが設けられ、第２基板８２Ｂの表面に表面金属層８２ｃが設けられている。この構成によれば、第１基板８２Ａと同様に、第２基板８２Ｂの表面の熱伝導率と裏面の熱伝導率との違いに起因する第２基板８２Ｂの反りを抑制することができる。
　（２－５）上側ダイオード７１は、上側スイッチング素子１１とは別チップとして設けられ、かつ上側スイッチング素子１１とは間隔を空けて配置されている。下側ダイオード７２は、下側スイッチング素子１２とは別チップとして設けられ、かつ下側スイッチング素子１２とは間隔を空けて配置されている。この構成によれば、上側ダイオード７１が上側スイッチング素子１１による熱影響を受けることを抑制することができ、下側ダイオード７２が下側スイッチング素子１２による熱影響を受けることを抑制することができる。
　（２－６）上側ダイオード用ワイヤ９１のインダクタンスが上側電力用ワイヤ４４のインダクタンスよりも小さくなるように構成されている。下側ダイオード用ワイヤ９２のインダクタンスが下側電力用ワイヤ４６のインダクタンスよりも小さくなるように構成されている。このような構成によれば、上側電力用ワイヤ４４よりもインダクタンスが低い上側ダイオード用ワイヤ９１に電流が流れ易くなるため、上側スイッチング素子１１のボディダイオード１１ａよりも上側ダイオード７１に電流が流れ易くなる。下側電力用ワイヤ４６よりもインダクタンスが低い下側ダイオード用ワイヤ９２に電流が流れ易くなるため、下側スイッチング素子１２のボディダイオード１２ａよりも下側ダイオード７２に電流が流れ易くなる。
　（２－７）複数の上側スイッチング素子１１及び複数の上側ダイオード７１は、第２入力端子部材８４の各接続部８４ａ～８４ｅと第２方向Ｙにおいて隣り合うように配置されている。すなわち上側スイッチング素子１１の上側電力用ワイヤ４４と下側スイッチング素子１２の下側電力用ワイヤ４６とが第２方向Ｙにおいて隣り合う。上側ダイオード７１の上側ダイオード用ワイヤ９１と下側ダイオード７２の下側ダイオード用ワイヤ９２とが第２方向Ｙにおいて隣り合う。この構成によれば、上側スイッチング素子１１及び下側スイッチング素子１２が相補的にオンオフする場合に上側電力用ワイヤ４４に流れる電流の向きと下側電力用ワイヤ４６に流れる電流の向きとが逆方向になる。これにより、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とが打ち消し合うため、上側電力用ワイヤ４４及び下側電力用ワイヤ４６のノイズを低減することができる。また上側スイッチング素子１１及び下側スイッチング素子１２が相補的にオンオフする場合に上側ダイオード用ワイヤ９１に流れる電流の向きと下側ダイオード用ワイヤ９２に流れる電流の向きとが逆方向になる。これにより、上側ダイオード用ワイヤ９１に発生する磁界と下側ダイオード用ワイヤ９２に発生する磁界とが打ち消し合うため、上側ダイオード用ワイヤ９１及び下側ダイオード用ワイヤ９２のノイズを低減することができる。
　特に、上側電力用ワイヤ４４と下側電力用ワイヤ４６とが互いに平行となるため、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とを効果的に打ち消し合うことができる。また上側ダイオード用ワイヤ９１と下側ダイオード用ワイヤ９２とが互いに平行となるため、上側ダイオード用ワイヤ９１に発生する磁界と下側ダイオード用ワイヤ９２に発生する磁界とを効果的に打ち消し合うことができる。
　（２－８）セラミック基板８１の本体部８１ａの裏面に裏面金属層８１ｂが設けられ、本体部８１ａの表面に表面金属層８１ｃが設けられている。裏面金属層８１ｂ及び表面金属層８１ｃは、同一の材料により形成されている。この構成によれば、セラミック基板８１の本体部８１ａの表面の熱伝導率と、本体部８１ａの裏面の熱伝導率とが同じになる。これにより、セラミック基板８１が加熱されたときにセラミック基板８１の表面の伸び量とセラミック基板８１の裏面の伸び量とが概ね同一となる。したがって、セラミック基板８１の表面の熱伝導率とセラミック基板８１の裏面の熱伝導率との違いに起因してセラミック基板８１が反ることを抑制することができる。
　（第３実施形態）
　図３１～図３５を参照して、第３実施形態のパワーモジュール１について説明する。本実施形態のパワーモジュール１は、第２実施形態のパワーモジュール１と比較して、上側スイッチング素子及び上側ダイオードが同一チップに形成された点、及び下側スイッチング素子及び下側ダイオードが同一チップに形成された点が異なる。
　パワーモジュール１は、上側スイッチング素子及び上側ダイオードが同一チップに形成された上側ＭＩＳトランジスタ１３０、及び下側スイッチング素子及び下側ダイオードが同一チップに形成された下側ＭＩＳトランジスタ１３１を有する。各ＭＩＳトランジスタ１３０，１３１は、シリコンカーバイド（ＳｉＣ）が採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double Implanted Metal Insulator Semiconductor Field Effect Transistor）である。上側ＭＩＳトランジスタ１３０と下側ＭＩＳトランジスタ１３１は、同一構造である。このため、以降の説明では、上側ＭＩＳトランジスタ１３０の構造について説明し、下側ＭＩＳトランジスタ１３１の構造の説明を省略する。なお、上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１の構成は、図３１及び図３２に示す構成に限られず、種々の変更が可能である。
　上側ＭＩＳトランジスタ１３０は、例えば図３１（ａ）に示すような平面視で正方形のチップ状である。上側ＭＩＳトランジスタ１３０は、図３１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　上側ＭＩＳトランジスタ１３０の表面には、ソースパッド１３２が形成されている。ソースパッド１３２は、上側ＭＩＳトランジスタ１３０の表面のほぼ全域を覆うように形成されている。このソースパッド１３２の一辺の中央付近には、除去領域１３３が形成されている。除去領域１３３は、ソースパッド１３２が形成されていない領域である。
　除去領域１３３には、ゲートパッド１３４が配置されている。ゲートパッド１３４とソースパッド１３２との間には、間隔が設けられている。ゲートパッド１３４とソースパッド１３２とは互いに電気的に絶縁されている。
　図３２に示すように、上側ＭＩＳトランジスタ１３０は、ｎ＋型のＳｉＣ基板１４０を有する。ＳｉＣ基板１４０は、上側ＭＩＳトランジスタ１３０のドレインとして機能し、その表面１４０Ａ（上面）がＳｉ面であり、その裏面１４０Ｂ（下面）がＣ面である。
　ＳｉＣ基板１４０の表面１４０Ａには、ＳｉＣ基板１４０よりも低濃度のｎ－型のエピタキシャル層１４１が積層されている。半導体層としてのエピタキシャル層１４１は、ＳｉＣ基板１４０上に、所謂エピタキシャル成長によって形成されている。Ｓｉ面である表面１４０Ａ上に形成されるエピタキシャル層１４１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層１４１の表面１４１Ａは、ＳｉＣ基板１４０の表面１４０Ａと同様に、Ｓｉ面である。
　図３１（ａ）に示すように、上側ＭＩＳトランジスタ１３０には、平面視でエピタキシャル層１４１の中央部に配置され、上側ＭＩＳトランジスタ１３０として機能する活性領域１４２と、この活性領域１４２を取り囲む外周領域１４３とが形成されている。
　活性領域１４２において、エピタキシャル層１４１にはゲートトレンチ１４４が格子状に形成されている（図３１（ｂ）参照）。これらゲートトレンチ１４４によりエピタキシャル層１４１はそれぞれ、四角状（正方形状）の複数のセル１４５に区画されている。
　複数のセル１４５は、ショットキーセル１４６と、ショットキーセル１４６よりも相対的に平面面積の小さいｐｎダイオードセル１４７とを含む。例えば、ショットキーセル１４６は、ｐｎダイオードセル１４７の４つ分に相当する面積を有しており、ショットキーセル１４６の一辺の長さはｐｎダイオードセル１４７の一辺の長さの２倍に相当する。
　そして、１つのショットキーセル１４６と、そのショットキーセル１４６を取り囲む複数のｐｎダイオードセル１４７（本実施形態では、１２個のｐｎダイオードセル１４７）とにより１つのセル群が構成されている。そしてこのようなセル群がさらに行列状に配置されている。ここで、互いに隣り合うセル群のｐｎダイオードセル１４７が共有されている。つまり、所定のセル群のショットキーセル１４６を取り囲むｐｎダイオードセル１４７は、所定のセル群の隣のセル群のショットキーセル１４６を取り囲むｐｎダイオードセル１４７としても用いられている。
　図３２に示すように、ショットキーセル１４６及びｐｎダイオードセル１４７に共通する要素として、エピタキシャル層１４１には、その表面１４１Ａから裏面１４１Ｂ側に向かって順に、ｎ＋型のソース領域１４８、ｐ型のボディ領域１４９、及びドリフト領域１５０を有する。
　ドリフト領域１５０は、エピタキシャル成長後のままの状態が維持されたｎ－型の領域であり、全てのセル１４５の底部で一体的に繋がっており、それらの間で共有されている。つまり、ゲートトレンチ１４４は、ソース領域１４８及びボディ領域１４９を側面１４４Ａに露出させ、その最深部がドリフト領域１５０の途中部に位置するように各セル１４５を区画している。ゲートトレンチ１４４は、隣り合うセル１４５の各間を、各セル１４５の４つの側面に沿って行方向及び列方向のそれぞれに直線状に延びる線状部１５１と、行方向に延びる線状部１５１と列方向に延びる線状部１５１とが交差する交差部１５２とを含む。
　ゲートトレンチ１４４の内面には、酸化膜ＳｉＯ２、もしくはＨｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなるゲート絶縁膜１５３が、その全域を覆うように形成されている。ゲート絶縁膜１５３は、ゲートトレンチ１４４の底面１４４Ｂ上の部分が、ゲートトレンチ１４４の側面１４４Ａ上の部分よりも厚くなっている。そして、ゲートトレンチ１４４におけるゲート絶縁膜１５３の内側がポリシリコンで埋め尽くされることにより、ゲートトレンチ１４４内にゲート電極１５４が埋設されている。
　このように、各ショットキーセル１４６及びｐｎダイオードセル１４７には、ソース領域１４８とドリフト領域１５０とが、エピタキシャル層１４１の表面１４１Ａに垂直な縦方向にボディ領域１４９を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
　ショットキーセル１４６の中央部には、エピタキシャル層１４１の表面１４１Ａからソース領域１４８及びボディ領域１４９を貫通してドリフト領域１５０に達する、平面視で正方形状の第１ソーストレンチ１５５が形成されている。第１ソーストレンチ１５５の深さは、ゲートトレンチ１４４の深さと同じである。
　第１ソーストレンチ１５５には、ｐ型の第１耐圧保持領域１５６が形成されている。第１耐圧保持領域１５６は、第１ソーストレンチ１５５の底面１５５Ａと側面１５５Ｂとが交わって形成され、底面１５５Ａの周囲を取り囲む環状のエッジ部１５５Ｃ及びこのエッジ部１５５Ｃから第１ソーストレンチ１５５の側面１５５Ｂに露出するボディ領域１４９に至る環状に形成されている。これにより、第１耐圧保持領域１５６に取り囲まれる第１ソーストレンチ１５５の底面１５５Ａの中央部には、ドリフト領域１５０の一部からなる平面視で正方形状のショットキー領域１５７が形成されている。
　ショットキー領域１５７は、ショットキー領域１５７と第１耐圧保持領域１５６とのｐｎ接合部（ボディダイオード１５８）から発生する空乏層が繋がらない面積が形成されている。
　一方、ｐｎダイオードセル１４７の中央部には、エピタキシャル層１４１の表面１４１Ａからソース領域１４８及びボディ領域１４９を貫通してドリフト領域１５０に達する第２ソーストレンチ１５９が形成されている。第２ソーストレンチ１５９の深さは、ゲートトレンチ１４４の深さと同じである。第２ソーストレンチ１５９の面積は、ショットキー領域１５７の面積よりも小さい。
　第２ソーストレンチ１５９には、ｐ型の第２耐圧保持領域１６０が形成されている。第２耐圧保持領域１６０は、第２ソーストレンチ１５９の底面１５９Ａの全面に亘り形成され、かつ、第２ソーストレンチ１５９の底面１５９Ａと側面１５９Ｂとが交わって形成されて底面１５９Ａの周囲を取り囲む環状のエッジ部１５９Ｃ及びこのエッジ部１５９Ｃから第２ソーストレンチ１５９の側面１５９Ｂに露出するボディ領域１４９に至る器状に形成されている。
　第２ソーストレンチ１５９には、その底面１５９Ａの中央部における第２耐圧保持領域１６０の表層部にｐ＋型の底部ボディコンタクト領域１６１が形成されている。底部ボディコンタクト領域１６１をオーミック接触させることにより、第２耐圧保持領域１６０を介してｐｎダイオードセル１４７のボディ領域１４９に対してコンタクトすることができる（電気的に接続することができる）。
　そして第２ソーストレンチ１５９に第２耐圧保持領域１６０が形成されていることにより、ｐｎダイオードセル１４７は、第２耐圧保持領域１６０とドリフト領域１５０とのｐｎ接合により構成され、アノード側のコンタクトとして底部ボディコンタクト領域１６１を有し、カソード側のコンタクトとしてＳｉＣ基板１４０を有するボディダイオード１６２を内蔵している。
　また、複数のセル１４５を区画するゲートトレンチ１４４の各交差部１５２には、第３耐圧保持領域１６３（中継領域）が形成されている。第３耐圧保持領域１６３は、交差部１５２におけるゲートトレンチ１４４の底面１４４Ｂの全面に亘り形成され、かつ、底面１４４Ｂから交差部１５２に臨む各セル１４５の各角部の下部に形成されたゲートトレンチ１４４のエッジ部１４４Ｃ及びエッジ部１４４Ｃ直上のボディ領域１４９に至るように形成されている。すなわち、第３耐圧保持領域１６３は、平面視でゲートトレンチ１４４の交差部１５２よりもやや大きい正方形状に形成されており、その各角が、交差部１５２に臨む各セル１４５の各角部にそれぞれ入り込んでいる。また第３耐圧保持領域１６３の不純物濃度は、ボディ領域１４９の不純物濃度及びドリフト領域１５０の不純物濃度よりも高い。
　第３耐圧保持領域１６３の中継により、底部ボディコンタクト領域１６１→第２耐圧保持領域１６０→ｐｎダイオードセル１４７のボディ領域１４９→第３耐圧保持領域１６３→ショットキーセル１４６のボディ領域１４９を介して、ショットキーセル１４６の第１耐圧保持領域１５６に対してコンタクトすることができる（電気的に接続することができる）。
　図３１（ａ）に示すように、外周領域１４３において、エピタキシャル層１４１の表層部には、活性領域１４２を取り囲むように、活性領域１４２から間隔を空けてｐ型のガードリング１６４が複数本（本実施形態では、４本）形成されている。これらガードリング１６４は、ｐ型のボディ領域１４９を形成する工程と同一のイオン注入工程で形成することができる。各ガードリング１６４は、平面視において上側ＭＩＳトランジスタ１３０の外周に沿う四角環状に形成されている。
　図３２に示すように、エピタキシャル層１４１上には、ゲート電極１５４を被覆するように、酸化膜ＳｉＯ２、もしくはＨｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる層間絶縁膜１６５が積層されている。層間絶縁膜１６５及びゲート絶縁膜１５３には、第１ソーストレンチ１５５及び第２ソーストレンチ１５９よりも大径のコンタクトホール１６６，１６７が形成されている。
　層間絶縁膜１６５上には、ソース電極１６８が形成されている。ソース電極１６８は、各コンタクトホール１６６，１６７を介して、全ての第１ソーストレンチ１５５及び第２ソーストレンチ１５９に一括して入り込んでいる。
　ソース電極１６８は、ショットキーセル１４６において、第１ソーストレンチ１５５の底側から順にショットキー領域１５７、第１耐圧保持領域１５６、及びソース領域１４８に接触している。またソース電極１６８は、ｐｎダイオードセル１４７において、第２ソーストレンチ１５９の底側から順に底部ボディコンタクト領域１６１、第２耐圧保持領域１６０、及びソース領域１４８に接触している。すなわち、ソース電極１６８は、全てのセル１４５に対して共通の配線となっている。
　ソース電極１６８上には、層間絶縁膜１６５が形成されており、この層間絶縁膜１６５を介してソース電極１６８がソースパッド１３２に電気的に接続されている。一方、ゲートパッド１３４は、層間絶縁膜１６５上に引き回されたゲート配線（図示略）を介してゲート電極１５４に電気的に接続されている。
　ソース電極１６８は、エピタキシャル層１４１の接触側から順に、ポリシリコン層１６９、中間層１７０、及びメタル層１７１を有する。
　ポリシリコン層１６９は、不純物がドーピングされたドープドポリシリコンが用いられる。ポリシリコン層１６９の不純物としては、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）等のｎ型の不純物、アルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型の不純物を用いることができる。
　ポリシリコン層１６９は、コンタクトホール１６６，１６７内に露出するセル１４５の表面全域を覆うように形成されている。ポリシリコン層１６９は、第１ソーストレンチ１５５内でショットキー領域１５７、第１耐圧保持領域１５６、及びソース領域１４８の全て、第２ソーストレンチ１５９内で底部ボディコンタクト領域１６１、第２耐圧保持領域１６０、及びソース領域１４８の全てに接触している。
　ポリシリコン層１６９は、ショットキーセル１４６においてソース領域１４８との間にショットキー接合を形成している。これにより、ポリシリコン層１６９は、ショットキー領域１５７との間に、ショットキーセル１４６及びｐｎダイオードセル１４７にそれぞれ内蔵されたボディダイオード１７２（ボディ領域１４９とドリフト領域１５０とのｐｎ接合により形成されるダイオード）の拡散電位（例えば、２．８～３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（例えば、接合障壁の高さが１～１．５ｅＶ）を形成している。これにより、ショットキーセル１４６においては、ソース電極１６８とショットキー領域１５７との間にヘテロ接合ダイオード１７２が形成されている。また、ポリシリコン層１６９は、ｐｎダイオードセル１４７において底部ボディコンタクト領域１６１及びソース領域１４８との間にオーミック接触を形成している。
　中間層１７０は、ポリシリコン層１６９上に積層されたメタル層である。メタル層１７１は、ソース電極１６８の最表層をなしている。
　このようなポリシリコン層１６９、中間層１７０、及びメタル層１７１の組合せとしては、ポリシリコン（ポリシリコン層１６９）、チタン（中間層１７０）、及びアルミニウム（メタル層１７１）が順に積層される積層構造（ポリシリコン／Ｔｉ／Ａｌ）である。また、これらに加えて、メタル層１７１がモリブデン層（Ｍｏ層）を有することが好ましい。モリブデンは融点が高いため、メタル層１７１にモリブデン層を含まれることにより、ソース電極１６８に大電流が流れたときに生じる熱によるメタル層１７１の溶損を抑制することができる。
　ＳｉＣ基板１４０の裏面１４０Ｂには、その全域を覆うようにドレイン電極１７４が形成されている。ドレイン電極１７４は、全てのセル１４５に対して共通の電極となる。ドレイン電極１７４としては、例えばＳｉＣ基板１４０側から順に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、及び銀（Ａｇ）が積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を用いることができる。
　図３３に示すように、パワーモジュール１では、複数個の上側ＭＩＳトランジスタ１３０（本実施形態では、３個の上側ＭＩＳトランジスタ１３０）が第１基板８２Ａに実装され、複数個の下側ＭＩＳトランジスタ１３１（本実施形態では、３個の下側ＭＩＳトランジスタ１３１）が第２基板８２Ｂに実装されている。
　なお、本実施形態のパワーモジュール１は、第２実施形態のパワーモジュール１と比較して、上側信号基板８６の第１基板８２Ａにおける位置及び下側信号基板８７の第２基板８２Ｂにおける位置、並びに各入力端子部材８３，８４の第１基板８２Ａにおける位置及び出力端子部材８５の第１基板８２Ａにおける位置が同一である。一方、本実施形態のパワーモジュール１は、第２入力端子部材８４の形状が第２実施形態のパワーモジュール１の第２入力端子部材８４とは異なる。
　本実施形態の第２入力端子部材８４は、３つの接続部である第１接続部８４ａ、第２接続部８４ｂ、及び第３接続部８４ｃを有する。すなわち本実施形態の第２入力端子部材８４は、第４接続部８４ｄ及び第５接続部８４ｅを有していない。これに伴い、本実施形態の第２入力端子部材８４の連結部８４ｆの第２方向Ｙの長さは、第２実施形態の第２入力端子部材８４の連結部８４ｆの第２方向Ｙの長さよりも短い。本実施形態では、第１接続部８４ａと第２接続部８４ｂとの第２方向Ｙの間の距離、及び第２接続部８４ｂと第３接続部８４ｃとの第２方向Ｙの間の距離はそれぞれ、上側ＭＩＳトランジスタ１３０の第２方向Ｙのチップサイズよりも大きい。
　３個の上側ＭＩＳトランジスタ１３０は、第１基板８２Ａにおいて、第２方向Ｙにおいて間隔を空けて配置されている。各上側ＭＩＳトランジスタ１３０は、第１基板８２Ａにおいて上側信号基板８６よりも第２基板８２Ｂ側の部分に配置されている。言い換えれば、各上側ＭＩＳトランジスタ１３０は、第１基板８２Ａにおける第２基板８２Ｂ側の端部に配置されている。３個の上側ＭＩＳトランジスタ１３０のうちの１個は第２入力端子部材８４の第１接続部８４ａと第２接続部８４ｂとの第２方向Ｙの間に位置している。この上側ＭＩＳトランジスタ１３０は、第２方向Ｙにおいて第２接続部８４ｂよりも第１接続部８４ａ寄りに配置されている。３個の上側ＭＩＳトランジスタ１３０のうちの別の１個は第２入力端子部材８４の第２接続部８４ｂと第３接続部８４ｃとの第２方向Ｙの間に位置している。この上側ＭＩＳトランジスタ１３０は、第２方向Ｙにおいて第３接続部８４ｃよりも第２接続部８４ｂ寄りに配置されている。３個の上側ＭＩＳトランジスタ１３０のうちの残りの１個は第３接続部８４ｃに対して第２接続部８４ｂとは第２方向Ｙの反対側に第３接続部８４ｃと隣り合うように位置している。
　３個の下側ＭＩＳトランジスタ１３１は、第２基板８２Ｂにおいて、第２方向Ｙにおいて間隔を空けて配置されている。各下側ＭＩＳトランジスタ１３１は、第２基板８２Ｂにおいて下側信号基板８７よりも第１基板８２Ａ側の部分に配置されている。言い換えれば、各下側ＭＩＳトランジスタ１３１は、第２基板８２Ｂにおける第１基板８２Ａ側の端部に配置されている。３個の下側ＭＩＳトランジスタ１３１のうちの１個は、第２入力端子部材８４の第１接続部８４ａに第１方向Ｘに対向するように配置されている。３個の下側ＭＩＳトランジスタ１３１のうちの別の１個は、第２入力端子部材８４の第２接続部８４ｂに第１方向Ｘに対向するように配置されている。３個の下側ＭＩＳトランジスタ１３１の残りの１個は、第２入力端子部材８４の第３接続部８４ｃに第１方向Ｘに対向するように配置されている。
　３個の上側ＭＩＳトランジスタ１３０は、互いに並列に接続されている。３個の下側ＭＩＳトランジスタ１３１は、互いに並列に接続されている。これらトランジスタ１３０，１３１の電力用ワイヤ４４，４６及び制御用ワイヤ４５，４７による接続態様は、第２実施形態の上側スイッチング素子１１及び下側スイッチング素子１２の電力用ワイヤ４４，４６及び制御用ワイヤ４５，４７による接続態様と同様である。
　（シミュレーション結果）
　比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１（上側ＭＩＳトランジスタ１３０）をオフ状態に維持し、下側スイッチング素子１２（下側ＭＩＳトランジスタ１３１）を駆動した場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図３４に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図３４は本実施形態のパワーモジュール１の模式的な回路構成を示す。
　図３４の回路構成では、上側ＭＩＳトランジスタ１３０のソースとゲートとが短絡され、下側ＭＩＳトランジスタ１３１のゲートに下側ゲート駆動回路３が電気的に接続されている。下側ＭＩＳトランジスタ１３１のゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。上側ＭＩＳトランジスタ１３０のドレインには電源ＥＳの正側端子が電気的に接続され、下側ＭＩＳトランジスタ１３１のソースには電源ＥＳの負側端子が電気的に接続されている。図３４の回路構成は、電源ＥＳの正側端子と上側ＭＩＳトランジスタ１３０のドレインとの間と、上側ＭＩＳトランジスタ１３０のソースと下側ＭＩＳトランジスタ１３１のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
　比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
　図３５に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
　図３５に示すように、本実施形態のパワーモジュール１では、基準条件よりも負側のサージ電圧の絶対値が小さくなる。また本実施形態のパワーモジュール１では、第３実施形態のパワーモジュール１と比較して、負側のサージ電圧の絶対値が小さくなる。これは、上側スイッチング素子１１及び上側ダイオード７１を同一チップで形成した上側ＭＩＳトランジスタ１３０を用いることにより、上側ダイオード７１に接続される上側ダイオード用ワイヤ９１を省略することができ、この上側ダイオード用ワイヤ９１のインダクタンスに起因するサージ電圧がなくなったことが原因と考えられる。一方、上側コンデンサ１３及び下側コンデンサ１４の容量が大きくなるにつれてスイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
　本実施形態によれば、第２実施形態の（２－１）及び（２－４）の効果に加え、以下の効果が得られる。
　（３－１）パワーモジュール１は、上側スイッチング素子１１及び上側ダイオード７１が同一チップで形成された上側ＭＩＳトランジスタ１３０と、下側スイッチング素子１２及び下側ダイオード７２が同一チップで形成された下側ＭＩＳトランジスタ１３１とを有する。この構成によれば、上側ダイオード用ワイヤ９１及び下側ダイオード用ワイヤ９２を省略することができるため、上側ダイオード用ワイヤ９１のインダクタンス及び下側ダイオード用ワイヤ９２のインダクタンスの影響を上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１が受けることを回避できる。したがって、上側ＭＩＳトランジスタ１３０のゲート・ソース間電圧Ｖｇｓｕ及び下側ＭＩＳトランジスタ１３１のゲート・ソース間電圧Ｖｇｓｌのサージ電圧に起因する変動を効果的に抑制することができる。
　加えて、上側スイッチング素子１１及び上側ダイオード７１が個別のチップとして設けられ、下側スイッチング素子１２及び下側ダイオード７２が個別のチップとして設けられる構成と比較して、パワーモジュール１の素子数を減らすことができ、パワーモジュール１の小型化を図ることができる。
　（３－２）複数の上側ＭＩＳトランジスタ１３０が第１基板８２Ａの第２方向Ｙに間隔を空けて配置され、複数の下側ＭＩＳトランジスタ１３１が第２基板８２Ｂの第２方向Ｙに間隔を空けて配置されている。第１基板８２Ａは、第２方向Ｙにおける第１基板８２Ａの熱伝導性が第１方向Ｘにおける第１基板８２Ａの熱伝導性よりも低くなるように構成されている。第２基板８２Ｂは、第２方向Ｙにおける第２基板８２Ｂの熱伝導性が第１方向Ｘにおける第２基板８２Ｂの熱伝導性よりも低くなるように構成されている。この構成によれば、上側ＭＩＳトランジスタ１３０の熱がこの上側ＭＩＳトランジスタ１３０に隣り合う上側ＭＩＳトランジスタ１３０に伝わり難くなり、下側ＭＩＳトランジスタ１３１の熱がこの下側ＭＩＳトランジスタ１３１に隣り合う下側ＭＩＳトランジスタ１３１に伝わり難くなる。このため、上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１の温度が過度に高くなることを抑制することができる。
　（３－３）複数の上側ＭＩＳトランジスタ１３０は、第２入力端子部材８４の各接続部８４ａ～８４ｃと第２方向Ｙにおいて隣り合うように配置されている。すなわち上側ＭＩＳトランジスタ１３０の上側電力用ワイヤ４４と下側ＭＩＳトランジスタ１３１の下側電力用ワイヤ４６とが第２方向Ｙにおいて隣り合う。この構成によれば、上側ＭＩＳトランジスタ１３０及び下側ＭＩＳトランジスタ１３１が相補的にオンオフする場合に上側電力用ワイヤ４４に流れる電流の向きと下側電力用ワイヤ４６に流れる電流の向きとが逆方向になる。これにより、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とが打ち消し合うため、上側電力用ワイヤ４４及び下側電力用ワイヤ４６のノイズを低減することができる。特に、上側電力用ワイヤ４４と下側電力用ワイヤ４６とが互いに平行となるため、上側電力用ワイヤ４４に発生する磁界と下側電力用ワイヤ４６に発生する磁界とを効果的に打ち消し合うことができる。
　（第４実施形態）
　図３６～図３９を参照して、第４実施形態のパワーモジュール１について説明する。本実施形態のパワーモジュール１は、第１実施形態のパワーモジュール１と比較して、第２実施形態のパワーモジュール１の上側ダイオード７１及び下側ダイオード７２が追加された点が異なる。以下の説明において、第１実施形態のパワーモジュール１と共通の構成については同一符号を付し、その説明を省略する。
　図３６及び図３７に示すように、上側ダイオード７１は上側スイッチング素子１１とは別体として設けられ、下側ダイオード７２は下側スイッチング素子１２とは別体として設けられている。図３６に示すとおり、上側ダイオード７１のカソードは、上側スイッチング素子１１のドレイン端子１１ｄと第１入力端子Ｐとを繋ぐ第１配線１５に電気的に接続されている。より詳細には、上側ダイオード７１のカソードは、第１配線１５において上側スイッチング素子１１のドレイン端子１１ｄと上側コンデンサ１３の第１端子との間の部分に電気的に接続されている。上側ダイオード７１のアノードは、上側スイッチング素子１１のソース端子１１ｓと下側スイッチング素子１２のドレイン端子１２ｄとを繋ぐ第４配線１８においてノードＮよりも上側スイッチング素子１１側の部分に電気的に接続されている。下側ダイオード７２のカソードは、第４配線１８においてノードＮよりも下側スイッチング素子１２側の部分に電気的に接続されている。より詳細には、下側ダイオード７２のカソードは、第４配線１８において下側スイッチング素子１２のドレイン端子１２ｄと下側コンデンサ１４の第１端子との間の部分に電気的に接続されている。下側ダイオード７２のアノードは、下側スイッチング素子１２のソース端子１２ｓと第２入力端子Ｎとを繋ぐ第５配線１９に電気的に接続されている。本実施形態では、上側ダイオード７１及び下側ダイオード７２はそれぞれ、ショットキーバリアダイオードが用いられている。上側ダイオード７１及び下側ダイオード７２のそれぞれの順方向しきい値電圧は、上側スイッチング素子１１のボディダイオード１１ａ及び下側スイッチング素子１２のボディダイオード１２ａのそれぞれの順方向しきい値電圧よりも低い。
　上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２のそれぞれの個数は、予め設定されたオン抵抗となるように設定される。上側スイッチング素子１１が複数個設けられる場合、複数の上側スイッチング素子１１は互いに並列に接続される。すなわち、複数の上側スイッチング素子１１のドレイン端子１１ｄが互いに接続され、複数の上側スイッチング素子１１のソース端子１１ｓが互いに接続され、複数の上側スイッチング素子１１のゲート端子１１ｇが互いに接続される。また下側スイッチング素子１２が複数個設けられる場合、複数の下側スイッチング素子１２は互いに並列に接続される。すなわち、複数の下側スイッチング素子１２のドレイン端子１２ｄが互いに接続され、複数の下側スイッチング素子１２のソース端子１２ｓが互いに接続され、複数の下側スイッチング素子１２のゲート端子１２ｇが互いに接続される。本実施形態では、上側スイッチング素子１１は３個設けられ、下側スイッチング素子１２は３個設けられている。
　また上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は任意に変更可能である。例えば、上側ダイオード７１及び下側ダイオード７２のそれぞれの個数は、上側スイッチング素子１１及び下側スイッチング素子１２を避けて流す還流電流の大きさに基づいて設定される。上側ダイオード７１が複数個設けられる場合、複数の上側ダイオード７１は互いに並列に接続される。すなわち、複数の上側ダイオード７１のアノードが互いに接続され、複数の上側ダイオード７１のカソードが互いに接続される。複数の上側ダイオード７１のカソードは第１配線１５に接続され、複数の上側ダイオード７１のアノードは第４配線１８におけるノードＮよりも上側スイッチング素子１１側の部分に接続される。また下側ダイオード７２が複数個設けられる場合、複数の下側ダイオード７２は互いに並列に接続される。すなわち、複数の下側ダイオード７２のアノードが互いに接続され、複数の下側ダイオード７２のカソードが互いに接続される。複数の下側ダイオード７２のカソードは第４配線１８におけるノードＮよりも下側スイッチング素子１２側の部分に接続され、複数の下側ダイオード７２のアノードは第５配線１９に接続される。本実施形態では、上側ダイオード７１は２個設けられ、下側ダイオード７２は２個設けられている。
　パワーモジュール１は、上側ダイオード７１が許容可能なＤＣ定格電流が、上側スイッチング素子１１が許容可能なＤＣ定格電流未満となり、かつ下側ダイオード７２が許容可能なＤＣ定格電流が、下側スイッチング素子１２が許容可能なＤＣ定格電流未満となるように構成されている。ここで、ＤＣ定格電流は、絶対最大定格の直流電流である。上側ダイオード７１及び上側スイッチング素子１１がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の上側ダイオード７１のＤＣ定格電流の合計が、複数の上側スイッチング素子１１のＤＣ定格電流の合計未満となるように構成されている。また下側ダイオード７２及び下側スイッチング素子１２がそれぞれ複数個設けられる場合、パワーモジュール１は、複数の下側ダイオード７２のＤＣ定格電流の合計が、複数の下側スイッチング素子１２のＤＣ定格電流の合計未満となるように構成されている。
　一例では、パワーモジュール１は、上側ダイオード７１の個数が上側スイッチング素子１１の個数よりも少なく、かつ下側ダイオード７２の個数が下側スイッチング素子１２の個数よりも少なくなるように構成されている。上述したとおり、本実施形態では、図１９に示すとおり、パワーモジュール１は、３個の上側スイッチング素子１１、３個の下側スイッチング素子１２、２個の上側ダイオード７１、及び２個の下側ダイオード７２を有する。また例えば、１つの上側ダイオード７１が許容可能なＤＣ定格電流が、１つの上側スイッチング素子１１が許容可能なＤＣ定格電流未満であってもよい。また１つの下側ダイオード７２が許容可能なＤＣ定格電流が、１つの下側スイッチング素子１２が許容可能なＤＣ定格電流未満であってもよい。この場合、上側スイッチング素子１１の個数と上側ダイオード７１の個数とが互いに等しくてもよい。また下側スイッチング素子１２の個数と下側ダイオード７２の個数とが互いに等しくてもよい。
　３個の上側スイッチング素子１１及び２個の上側ダイオード７１はそれぞれ、第１入力配線部２３に半田等により実装されている。３個の上側スイッチング素子１１及び２個の上側ダイオード７１は、第１方向Ｘに沿って交互に並べて配置されている。
　上側コンデンサ１３は、第１方向Ｘにおいて３個の上側スイッチング素子１１のうちの最も第１入力端子部材３０側の上側スイッチング素子１１よりも第１入力端子部材３０側に位置している。上側コンデンサ１３は、第１上側制御配線部２５において、３個の上側スイッチング素子１１のうちの最も第１入力端子部材３０側の上側スイッチング素子１１のゲート電極４２に接続された上側制御用ワイヤ４５が接続される部分よりも第１上側制御端子部材３３側の部分に接続されている。
　３個の下側スイッチング素子１２及び２個の下側ダイオード７２はそれぞれ、出力配線部２２に半田等により実装されている。３個の下側スイッチング素子１２及び２個の下側ダイオード７２は、第１方向Ｘに沿って交互に並べて配置されている。第１方向Ｘにおいて、３個の下側スイッチング素子１２の位置は３個の上側スイッチング素子１１の位置と等しい。第１方向Ｘにおいて２個の下側ダイオード７２の位置は２個の上側ダイオード７１の位置と等しい。
　下側コンデンサ１４は、第１方向Ｘにおいて３個の下側スイッチング素子１２のうちの最も第２入力端子部材３１側の下側スイッチング素子１２よりも第２入力端子部材３１側に位置している。下側コンデンサ１４は、第１下側制御配線部２７において、３個の下側スイッチング素子１２のうちの最も第２入力端子部材３１側の下側スイッチング素子１２のゲート電極４２に接続された下側制御用ワイヤ４７が接続される部分よりも第１下側制御端子部材３５側の部分に接続されている。
　各スイッチング素子１１，１２の各電力用ワイヤ４４，４６及び各制御用ワイヤ４５，４７による接続態様は、第１実施形態の各スイッチング素子１１，１２の各電力用ワイヤ４４，４６及び各制御用ワイヤ４５，４７による接続態様と同様である。各ダイオード７１，７２の各ダイオード用ワイヤ９１，９２の接続態様は、第２実施形態の各ダイオード７１，７２の各ダイオード用ワイヤ９１，９２の接続態様と同様である。本実施形態の上側ダイオード用ワイヤ９１の線径は、上側電力用ワイヤ４４の線径と等しい。４本の上側ダイオード用ワイヤ９１は、そのインダクタンスが４本の上側電力用ワイヤ４４のインダクタンスよりも小さくなるように構成されることが好ましい。一例では、図３７に示すとおり、４本の上側ダイオード用ワイヤ９１の長さはそれぞれ、４本の上側電力用ワイヤ４４の長さよりも短く、４本の下側ダイオード用ワイヤ９２の長さはそれぞれ、４本の下側電力用ワイヤ４６の長さよりも短い。なお、各ダイオード用ワイヤ９１，９２のインダクタンスが各電力用ワイヤ４４，４６のインダクタンスよりも小さくなる構成の一例として、各ダイオード用ワイヤ９１，９２の線径が各電力用ワイヤ４４，４６の線径よりも大きくなるように構成されてもよい。なお、各電力用接続部材は、例えばＣＩＣ（Ｃｕ／Ｉｎｖｅｒ／Ｃｕ）のリードフレームなどであってもよい。
　なお、本実施形態によれば、第１実施形態の（１－１）～（１－９）の効果及び第２実施形態の（２－１）、（２－２）、（２－５）、及び（２－６）の効果と同様の効果が得られる。また、本実施形態において、上側スイッチング素子１１及び上側ダイオード７１に代えて上側ＭＩＳトランジスタ１３０を用いてもよく、下側スイッチング素子１２及び下側ダイオード７２に代えて下側ＭＩＳトランジスタ１３１を用いてもよい。この場合、第３実施形態の（３－１）の効果が得られる。
　（シミュレーション結果）
　比較例及び本実施形態のパワーモジュール１において、上側スイッチング素子１１をオフ状態に維持し、下側スイッチング素子１２を駆動した場合における負側のサージ電圧の発生とスイッチング損失との関係について、図７及び図３８に示す模式的な回路構成に基づいてシミュレーションを行った。図７は比較例のパワーモジュールの模式的な回路構成を示し、図３８は本実施形態のパワーモジュール１の模式的な回路構成を示す。
　図３８の回路構成では、上側スイッチング素子１１のドレインに上側ダイオード７１のカソード及び上側コンデンサ１３の第１端子が電気的に接続され、上側スイッチング素子１１のソースに上側ダイオード７１のアノードが電気的に接続され、上側スイッチング素子１１のゲート端子に上側コンデンサ１３の第２端子が電気的に接続されている。上側スイッチング素子１１のソースとゲートとが短絡されている。
　下側スイッチング素子１２のドレインに下側ダイオード７２のカソード及び下側コンデンサ１４の第１端子が電気的に接続され、下側スイッチング素子１２のソースに下側ダイオード７２のアノードが電気的に接続され、下側スイッチング素子１２のゲートに下側コンデンサ１４の第２端子が電気的に接続されている。また下側スイッチング素子１２のゲートに下側ゲート駆動回路３が電気的に接続されている。下側スイッチング素子１２のゲートと下側ゲート駆動回路３との間には、ゲート抵抗８が設けられている。上側スイッチング素子１１のドレインには電源ＥＳの正側端子が電気的に接続され、下側スイッチング素子１２のソースには電源ＥＳの負側端子が電気的に接続されている。図３８の回路構成は、電源ＥＳの正側端子と上側スイッチング素子１１のドレインとの間と、上側スイッチング素子１１のソースと下側スイッチング素子１２のドレインとの間とを繋ぐ配線９を有する。配線９は、インダクタ負荷９ａを有する。
　比較例のパワーモジュールでは、ゲート抵抗８を２Ω、３Ω、４Ω、及び５Ωと変化させた場合のシミュレーションを行った。ここで、比較例のパワーモジュールの回路構成であってゲート抵抗８が２Ωの場合を基準条件と規定する。
　図３９に示すように、比較例のパワーモジュールでは、ゲート抵抗８を大きくすることにより、下側スイッチング素子１２のスイッチング速度（ドレイン・ソース間電圧Ｖｄｓｌの変化速度）が遅くなることにより負側のサージ電圧の絶対値が小さくなる一方、ゲート抵抗８を大きくすることにより、スイッチング損失が急激に大きくなる。
　本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４の容量が１５０ｐＦのものを用いた場合のシミュレーションを行った。その結果が図３９の点Ａとなる。
　図３９の点Ａに示すように、本実施形態のパワーモジュール１では、上側コンデンサ１３及び下側コンデンサ１４と上側ダイオード７１及び下側ダイオード７２とにより、基準条件よりも負側のサージ電圧の絶対値が小さくなる。一方、スイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
　また本実施形態のパワーモジュール１では、上側スイッチング素子１１及び上側ダイオード７１に代えて上側ＭＩＳトランジスタ１３０を用い、下側スイッチング素子１２及び下側ダイオード７２に代えて下側ＭＩＳトランジスタ１３１を用いた場合のシミュレーションを行った。その結果が図３９の点Ｂとなる。
　図３９の点Ｂに示すように、本実施形態のパワーモジュール１では、点Ａよりも負側のサージ電圧の絶対値が小さくなる。一方、スイッチング損失が大きくなるが、比較例のパワーモジュールのようにゲート抵抗８を大きくする場合に比べ、スイッチング損失が小さくなる。
　（変形例）
　上記各実施形態に関する説明は、本発明に従う半導体装置及びパワーモジュールが取り得る形態の例示であり、その形態を制限することを意図していない。本発明に従う半導体装置及びパワーモジュールは、上記各実施形態以外に例えば以下に示される変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合せられた形態を取り得る。
　・第１実施形態のパワーモジュール１の半導体装置１０と第２実施形態のパワーモジュール１の基板８０とを組み合せてもよい。この場合、上側コンデンサ１３は、第１上側制御端子部材８８Ａに最も近い上側スイッチング素子１１に接続された上側制御用ワイヤ４５が第１上側制御配線部８６ｃに接続される部分と、第１上側制御端子部材８８Ａが第１上側制御配線部８６ｃに接続される部分との間の部分に設けられる。下側コンデンサ１４は、第１下側制御端子部材８９Ａに最も近い下側スイッチング素子１２に接続された下側制御用ワイヤ４７が第１下側制御配線部８７ｃに接続される部分と、第１下側制御端子部材８９Ａが第１下側制御配線部８７ｃに接続される部分との間の部分に設けられる。またこの場合、第２入力端子部材８４は、図３３に示す第２入力端子部材８４と同様に第１接続部８４ａ、第２接続部８４ｂ、及び第３接続部８４ｃを有し、第４接続部８４ｄ及び第５接続部８４ｅを有していない構成であってもよい。
　・第２実施形態のパワーモジュール１の半導体装置１０と第１実施形態のパワーモジュール１の基板２０とを組み合せてもよい。この場合、例えば図３７に示す第４実施形態のパワーモジュール１の構成から上側コンデンサ１３及び下側コンデンサ１４を省略した構成となる。なお、上側アイランド部３７及び上側接続用ワイヤ３９Ｕと、下側アイランド部３８及び下側接続用ワイヤ３９Ｌとの少なくとも一方を省略してもよい。
　・第４実施形態のパワーモジュール１と第３実施形態のパワーモジュール１とを組み合せてもよい。すなわち、第４実施形態のパワーモジュール１において、上側スイッチング素子１１及び上側ダイオード７１が同一チップに形成され、下側スイッチング素子１２及び下側ダイオード７２が同一チップに形成されてもよい。
　・第２及び第３実施形態において、上側信号基板８６に接続される第１上側制御端子部材８８Ａ及び第２上側制御端子部材８８Ｂは、第２方向Ｙにおいて、第２入力端子部材８４の第１接続部８４ａ側に配置されてもよい。また下側信号基板８７に接続される第１下側制御端子部材８９Ａ及び第２下側制御端子部材８９Ｂは、第２方向Ｙにおいて、第２入力端子部材８４の第１接続部８４ａ側に配置されてもよい。
　・第１及び第４実施形態において、下側アイランド部３８を用いた下側コンデンサ１４と出力配線部２２との電気的な接続態様は任意に変更可能である。例えば、図４０及び図４１に示すような接続態様に変更してもよい。
　図４０に示すように、下側アイランド部３８が第２入力配線部２４を第１方向Ｘから覆うように第２方向Ｙに延びている。第２方向Ｙにおいて、下側アイランド部３８は、出力配線部２２と隣り合うように設けられている。これにより、下側アイランド部３８と出力配線部２２とを電気的に接続する下側接続用ワイヤ３９Ｌが第２入力配線部２４を跨がない。すなわち、下側接続用ワイヤ３９Ｌの長さを短くすることができる。
　図４１に示すように、第１方向Ｘにおいて下側アイランド部３８が第２入力配線部２４と対向するように設けられる。下側アイランド部３８は、第２方向Ｙにおいて出力配線部２２と隣り合うように設けられている。また下側アイランド部３８は、第２方向Ｙにおいて第１下側制御配線部２７の屈曲部２７ｃと隣り合うように設けられている。この場合、下側コンデンサ１４は、その第１端子及び第２端子の配列方向が第２方向Ｙに沿う方向となるように配置されている。
　・第１及び第４実施形態において、上側アイランド部３７を省略してもよい。この場合、上側コンデンサ１３の第１端子は第１上側制御配線部２５の屈曲部２５ｃに直接的に接続され、上側コンデンサ１３の第２端子は第１入力配線部２３に直接的に接続される。
　・第１及び第４実施形態において、下側アイランド部３８を省略してもよい。この場合、第２入力配線部２４の第１部分２４ａの第１方向Ｘの長さを短くして出力配線部２２の一部を、第１部分２４ａを第１方向Ｘから覆うように第２方向Ｙに延ばす。これにより、出力配線部２２の一部が第２方向Ｙにおいて第１下側制御配線部２７の屈曲部２７ｃと第２方向Ｙに隙間を空けて対向する。下側コンデンサ１４の第１端子は屈曲部２７ｃに直接的に接続され、下側コンデンサ１４の第２端子は出力配線部２２の一部に直接的に接続される。
　・第１及び第４実施形態において、出力配線部２２の第１部分２２ａの第１方向Ｘの長さ、及び第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さはそれぞれ任意に変更可能である。例えば、第１実施形態では、出力配線部２２に実装する下側スイッチング素子１２の個数に応じて出力配線部２２の第１部分２２ａの第１方向Ｘの長さを設定してもよく、第１入力配線部２３に実装する上側スイッチング素子１１の個数に応じて第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さを設定してもよい。例えば上側スイッチング素子１１及び下側スイッチング素子１２がそれぞれ１個の場合、出力配線部２２の第１部分２２ａの第１方向Ｘの長さ及び第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さを短くすることができる。これにより、パワーモジュール１の第１方向Ｘの小型化を図ることができる。また、第４実施形態では、出力配線部２２に実装する下側スイッチング素子１２の個数及び下側ダイオード７２の個数に応じて出力配線部２２の第１部分２２ａの第１方向Ｘの長さを設定してもよい。また第１入力配線部２３に実装する上側スイッチング素子１１の個数及び上側ダイオード７１の個数に応じて第１入力配線部２３の第１部分２３ａの第１方向Ｘの長さを設定してもよい。
　・第１実施形態において、図４２に示すように、パワーモジュール１は、上側スイッチング素子１１のゲート端子１１ｇ（図１参照）に電気的に接続される上側制御抵抗の一例であるゲート抵抗１８０と、下側スイッチング素子１２のゲート端子１２ｇ（図１参照）に電気的に接続される下側制御抵抗の一例であるゲート抵抗１８１とを有してもよい。ゲート抵抗１８０は、上側スイッチング素子１１とは別体として設けられている。ゲート抵抗１８１は、下側スイッチング素子１２とは別体として設けられている。ゲート抵抗１８０は、第１上側制御配線部２５において、上側スイッチング素子１１のゲート電極４２（図５（ａ）参照）に接続された上側制御用ワイヤ４５が接続される部分と屈曲部２５ｃとの間の部分に実装されている。これにより、ゲート抵抗１８０の第１端子（第１上側抵抗端子）は上側スイッチング素子１１のゲート端子１１ｇに電気的に接続され、ゲート抵抗１８０の第２端子（第２上側抵抗端子）は上側コンデンサ１３の第１端子に電気的に接続される。ゲート抵抗１８１は、第１下側制御配線部２７において、下側スイッチング素子１２のゲート電極４２に接続された下側制御用ワイヤ４７が接続される部分と屈曲部２７ｃとの間の部分に実装されている。これにより、ゲート抵抗１８１の第１端子（第１下側抵抗端子）は下側スイッチング素子１２のゲート端子１２ｇに電気的に接続され、ゲート抵抗１８１の第２端子（第２下側抵抗端子）は下側コンデンサ１４の第１端子と電気的に接続される。この構成によれば、ゲート抵抗１８０，１８１の抵抗値を変更することによって上側スイッチング素子１１及び下側スイッチング素子１２が適切な動作速度になるように調整することができる。
　・各実施形態において、上側スイッチング素子１１及び下側スイッチング素子１２の構成は任意に変更可能である。例えば、上側スイッチング素子１１及び下側スイッチング素子１２は、図４３に示すような構成であってもよい。なお、以下の説明において、上側スイッチング素子１１及び下側スイッチング素子１２は同一構造であるため、上側スイッチング素子１１の構成を説明し、下側スイッチング素子１２の構成の説明を省略する。
　図４３（ａ）（ｂ）に示すように、上側スイッチング素子１１は、窒化ガリウム（ＧａＮ）のＨＥＭＴ（High Electron Mobility Transistor）などの窒化物半導体からなるトランジスタであってもよい。なお、窒化物半導体としては、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）等を用いてもよい。
　図４３（ａ）に示す上側スイッチング素子１１は、例えばシリコン基板（Ｓｉ基板２１０）上に形成され、窒化ガリウム（ＧａＮ）等からなるバッファ層２１１と、バッファ層２１１上に形成され、アンドープＧａＮ層からなるチャネル層２１２と、チャネル層２１２上に形成され、アンドープＡｌＧａＮ層からなる電子供給層２１３とを有する。さらに、電子供給層２１３上には、ソース電極２１４、ドレイン電極２１５、及び絶縁層２１６が形成されている。また電子供給層２１３の上には、絶縁層２１６を介してゲート電極２１７が形成されている。
　このような上側スイッチング素子１１は、アンドープＧａＮからなるチャネル層２１２の表面にはアンドープＡｌＧａＮからなる電子供給層２１３がヘテロ接合しているため、接合している部分の界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）が発生する。このため、２ＤＥＧ層内の電子がキャリアとなってチャネル層２１２は導電性を示すようになる。
　図４３（ｂ）に示す上側スイッチング素子１１では、図４３（ａ）の上側スイッチング素子１１の構成に対して、アンドープＡｌＧａＮからなる電子供給層２１３にトレンチ溝２１８が形成されている。トレンチ溝２１８の側面及び底面には、絶縁層２１６が形成されている。この絶縁層２１６の側面及び底面に対してゲート電極２１７が充填されている。その他の構成は、図４３（ａ）の上側スイッチング素子１１の構成と同様である。
　図４３（ｂ）の上側スイッチング素子１１では、アンドープＡｌＧａＮからなる電子供給層２１３に対して形成されたトレンチ溝２１８内に絶縁層２１６を介してゲート電極２１７が形成されることにより、ゲート電極２１７の下側のチャネル層２１２と電子供給層２１３との界面の２ＤＥＧ層のノーマリオフ特性を実現している。
　・各実施形態において、上側ゲート駆動回路２は、下側スイッチング素子１２がオンオフ駆動しているときに上側スイッチング素子１１が同期整流するようにしてもよい。下側ゲート駆動回路３は、上側スイッチング素子１１がオンオフ駆動しているときに下側スイッチング素子１２が同期整流するようにしてもよい。言い換えれば、各実施形態において、各ゲート駆動回路２，３は、上側スイッチング素子１１と下側スイッチング素子１２とが相補的にオンオフするように上側スイッチング素子１１及び下側スイッチング素子１２を制御してもよい。なお、パワーモジュール１と各ゲート駆動回路２，３とを含めた構成をパワー駆動回路と称する場合がある。パワー駆動回路は、各ゲート駆動回路２，３がパワーモジュール１に内蔵された構成であってもよい。
　（パワーモジュール１を適用する回路）
　図４４及び図４５を参照して、パワーモジュール１を適用する回路を例示して説明する。
　図４４に示すフルブリッジ型インバータ回路（以下、単に「インバータ回路２３０」）は、パワーモジュール１に適用することができる。インバータ回路２３０は、第１インバータ部２３１、第２インバータ部２３２、入力キャパシタ２３３、及びゲート駆動回路２３４を備える。このインバータ回路２３０は、例えば２相交流モータ（図示略）の駆動や電源回路に用いられる。
　第１インバータ部２３１は、上側スイッチング素子２３１Ｕ及び下側スイッチング素子２３１Ｌを有する。上側スイッチング素子２３１Ｕのソース端子と下側スイッチング素子２３１Ｌのドレイン端子とは電気的に接続されている。第１インバータ部２３１は、入力キャパシタ２３３と並列に接続されている。詳述すると、上側スイッチング素子２３１Ｕのドレイン端子は入力キャパシタ２３３の第１端子に電気的に接続され、下側スイッチング素子２３１Ｌのソース端子は入力キャパシタ２３３の第２端子に電気的に接続されている。
　第２インバータ部２３２は、上側スイッチング素子２３２Ｕ及び下側スイッチング素子２３２Ｌを有する。上側スイッチング素子２３２Ｕのソース端子と下側スイッチング素子２３２Ｌのドレイン端子とは電気的に接続されている。第２インバータ部２３２は、第１インバータ部２３１と並列に接続されている。詳述すると、上側スイッチング素子２３２Ｕのドレイン端子は上側スイッチング素子２３１Ｕのドレイン端子に電気的に接続され、下側スイッチング素子２３２Ｌのソース端子は下側スイッチング素子２３１Ｌのソース端子に電気的に接続されている。
　ゲート駆動回路２３４は、各スイッチング素子２３１Ｕ，２３１Ｌ，２３２Ｕ，２３２Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２３４は、各スイッチング素子２３１Ｕ，２３１Ｌ，２３２Ｕ，２３２Ｌのオンオフを制御する。
　このようなインバータ回路２３０において、パワーモジュール１は、第１インバータ部２３１及び第２インバータ部２３２の少なくとも一方に適用することができる。第１インバータ部２３１にパワーモジュール１が適用された場合、パワーモジュール１の第１入力端子Ｐ及び第２入力端子Ｎにはそれぞれ入力キャパシタ２３３の第１端子及び第２端子が電気的に接続され、第１上側制御端子ＧＵ１及び第１下側制御端子ＧＬ１にゲート駆動回路２３４が電気的に接続されている。第２インバータ部２３２にパワーモジュール１が適用された場合、第１入力端子Ｐ及び第２入力端子Ｎにはそれぞれ上側スイッチング素子２３１Ｕのドレイン端子及び下側スイッチング素子２３１Ｌのソース端子が電気的に接続され、第１上側制御端子ＧＵ１及び第１下側制御端子ＧＬ１にゲート駆動回路２３４が電気的に接続されている。
　図４５に示す３相交流インバータ回路（以下、単に「３相インバータ回路２４０」）もパワーモジュール１に適用することができる。
　３相インバータ回路２４０は、３相交流モータ（以下、単に「モータ２４７」）のＵ相、Ｖ相、及びＷ相のコイルに電気的に接続されたパワー駆動部２４１、パワー駆動部２４１を制御するゲート駆動回路２４５、及びパワー駆動部２４１と電源ＥＳとに接続されたコンバータ部２４６を備える。コンバータ部２４６は、正側電力端子ＥＰ及び負側電力端子ＥＮを有する。
　パワー駆動部２４１は、モータ２４７のＵ相、Ｖ相、及びＷ相のコイルに供給する電力を制御する。パワー駆動部２４１は、Ｕ相インバータ部２４２、Ｖ相インバータ部２４３、及びＷ相インバータ部２４４を有する。Ｕ相インバータ部２４２、Ｖ相インバータ部２４３、及びＷ相インバータ部２４４は、正側電力端子ＥＰと負側電力端子ＥＮとの間において互いに並列に接続されている。
　Ｕ相インバータ部２４２は、上側スイッチング素子２４２Ｕ及び下側スイッチング素子２４２Ｌを有する。上側スイッチング素子２４２Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２４２Ｕのソース端子と下側スイッチング素子２４２Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２４２Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２４２Ｕにはスナバダイオード２４２Ａが逆並列に接続され、下側スイッチング素子２４２Ｌにはスナバダイオード２４２Ｂが逆並列に接続されている。詳述すると、スナバダイオード２４２Ａのアノードが上側スイッチング素子２４２Ｕのソース端子に電気的に接続され、スナバダイオード２４２Ａのカソードが上側スイッチング素子２４２Ｕのドレイン端子に電気的に接続されている。スナバダイオード２４２Ｂのアノードが下側スイッチング素子２４２Ｌのソース端子に電気的に接続され、スナバダイオード２４２Ｂのカソードが下側スイッチング素子２４２Ｌのドレイン端子に電気的に接続されている。
　Ｖ相インバータ部２４３は、上側スイッチング素子２４３Ｕ及び下側スイッチング素子２４３Ｌを有する。上側スイッチング素子２４３Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２４３Ｕのソース端子と下側スイッチング素子２４３Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２４３Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２４３Ｕにはスナバダイオード２４３Ａが逆並列に接続され、下側スイッチング素子２４３Ｌにはスナバダイオード２４３Ｂが逆並列に接続されている。詳述すると、スナバダイオード２４３Ａのアノードが上側スイッチング素子２４３Ｕのソース端子に電気的に接続され、スナバダイオード２４３Ａのカソードが上側スイッチング素子２４３Ｕのドレイン端子に電気的に接続されている。スナバダイオード２４３Ｂのアノードが下側スイッチング素子２４３Ｌのソース端子に電気的に接続され、スナバダイオード２４３Ｂのカソードが下側スイッチング素子２４３Ｌのドレイン端子に電気的に接続されている。
　Ｗ相インバータ部２４４は、上側スイッチング素子２４４Ｕ及び下側スイッチング素子２４４Ｌを有する。上側スイッチング素子２４４Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２４４Ｕのソース端子と下側スイッチング素子２４４Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２４４Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２４４Ｕにはスナバダイオード２４４Ａが逆並列に接続され、下側スイッチング素子２４４Ｌにはスナバダイオード２４４Ｂが逆並列に接続されている。詳述すると、スナバダイオード２４４Ａのアノードが上側スイッチング素子２４４Ｕのソース端子に電気的に接続され、スナバダイオード２４４Ａのカソードが上側スイッチング素子２４４Ｕのドレイン端子に電気的に接続されている。スナバダイオード２４４Ｂのアノードが下側スイッチング素子２４４Ｌのソース端子に電気的に接続され、スナバダイオード２４４Ｂのカソードが下側スイッチング素子２４４Ｌのドレイン端子に電気的に接続されている。
　ゲート駆動回路２４５は、各スイッチング素子２４２Ｕ，２４２Ｌ，２４３Ｕ，２４３Ｌ，２４４Ｕ，２４４Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２４５は、各スイッチング素子２４２Ｕ，２４２Ｌ，２４３Ｕ，２４３Ｌ，２４４Ｕ，２４４Ｌのオンオフを制御する。
　このような３相インバータ回路２４０において、パワーモジュール１は、Ｕ相インバータ部２４２、Ｖ相インバータ部２４３、及びＷ相インバータ部２４４の少なくとも１つに適用することができる。Ｕ相インバータ部２４２にパワーモジュール１が適用された場合、パワーモジュール１の第１入力端子Ｐ及び第２入力端子Ｎにはそれぞれ正側電力端子ＥＰ及び負側電力端子ＥＮが電気的に接続され、第１上側制御端子ＧＵ１及び第１下側制御端子ＧＬ１にゲート駆動回路２４５が電気的に接続されている。パワーモジュール１の出力端子Ｏは、モータ２４７のＵ相のコイルに電気的に接続される。また、Ｖ相インバータ部２４３にパワーモジュール１が適用された場合及びＷ相インバータ部２４４にパワーモジュール１が適用された場合も、パワーモジュール１がＵ相インバータ部２４２に適用された場合と同様である。Ｖ相インバータ部２４３を構成するパワーモジュール１の出力端子Ｏは、モータ２４７のＶ相のコイルに電気的に接続される。Ｗ相インバータ部２４４を構成するパワーモジュール１の出力端子Ｏは、モータ２４７のＷ相のコイルに電気的に接続される。なお、パワーモジュール１は、インバータ回路に限られず、コンバータ回路に適用してもよい。
　（付記）
　次に、上記各実施形態及び上記各変形例から把握できる技術的思想について記載する。
　（付記Ａ１）ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが第２上側端子に接続され、カソードが第１上側端子に接続されている上側ダイオードと、ワイドギャップ半導体からなり、アノードが第２下側端子に接続され、カソードが第１下側端子に接続されている下側ダイオードと、前記上側スイッチング素子の前記上側制御端子及び前記下側スイッチング素子の前記下側制御端子に電気的に接続され、前記上側スイッチング素子及び前記下側スイッチング素子を制御する制御駆動回路と、を有し、前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記制御駆動回路は、前記上側スイッチング素子及び前記下側スイッチング素子を同期整流する、パワー駆動回路。
　（付記Ａ２）前記上側ダイオードの許容可能なＤＣ定格電流が前記上側スイッチング素子の許容可能なＤＣ定格電流未満であり、前記下側ダイオードの許容可能なＤＣ定格電流が前記下側スイッチング素子の許容可能なＤＣ定格電流未満である、付記Ａ１に記載のパワー駆動回路。
　（付記Ｂ１）ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、ワイドギャップ半導体からなり、アノードが第２上側端子に接続され、カソードが第１上側端子に接続されている上側ダイオードと、ワイドギャップ半導体からなり、アノードが第２下側端子に接続され、カソードが第１下側端子に接続されている下側ダイオードと、前記上側スイッチング素子の前記上側制御端子及び前記下側スイッチング素子の前記下側制御端子に電気的に接続され、前記上側スイッチング素子及び前記下側スイッチング素子を制御する制御駆動回路と、を有するパワーモジュールの制御方法であって、前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、前記上側スイッチング素子及び前記下側スイッチング素子を同期整流する、パワーモジュールの制御方法。
　１…パワーモジュール１０…半導体装置１１…上側スイッチング素子１１ａ…ボディダイオード１１ｄ…ドレイン端子（第１上側端子）１１ｓ…ソース端子（第２上側端子）１１ｇ…ゲート端子（上側制御端子）１２…下側スイッチング素子１２ａ…ボディダイオード１２ｄ…ドレイン端子（第１下側端子）１２ｓ…ソース端子（第２下側端子）１２ｇ…ゲート端子（下側制御端子）１３…上側コンデンサ１４…下側コンデンサ２０…基板２１…セラミック基板（支持基板）２２…出力配線部２３…第１入力配線部２４…第２入力配線部２５…第１上側制御配線部（上側制御配線部）２６…第２上側制御配線部２７…第１下側制御配線部（下側制御配線部）２８…第２下側制御配線部３０…第１入力端子部材３１…第２入力端子部材３２…出力端子部材３３…第１上側制御端子部材３４…第２上側制御端子部材３５…第１下側制御端子部材３６…第２下側制御端子部材３７…上側アイランド部３８…下側アイランド部３９Ｕ…上側接続用ワイヤ３９Ｌ…下側接続用ワイヤ４０…封止樹脂４４…上側電力用ワイヤ（上側電力用接続部材）４５…上側制御用ワイヤ（上側制御用接続部材）４６…下側電力用ワイヤ（下側電力用接続部材）４７…下側制御用ワイヤ（下側制御用接続部材）７１…上側ダイオード７２…下側ダイオード８０…基板８１…セラミック基板（支持基板）８１ａ…本体部８１ｂ…裏面金属層（第１裏面側金属層、第２裏面側金属層）８１ｃ…表面金属層（第１表面側金属層、第２表面側金属層）８２…グラファイト基板８２Ａ…第１基板８２Ｂ…第２基板８２ａ…本体部８２ｂ…裏面金属層８２ｃ…表面金属層８３…第１入力端子部材８４…第２入力端子部材（入力端子部材）８４ａ…第１接続部８４ｂ…第２接続部８４ｃ…第３接続部８４ｄ…第４接続部８４ｅ…第５接続部８５…出力端子部材８８Ａ…第１上側制御端子部材８８Ｂ…第２上側制御端子部材８９Ａ…第１下側制御端子部材８９Ｂ…第２下側制御端子部材９０…封止樹脂９１…上側ダイオード用ワイヤ（上側ダイオード用接続部材）９２…下側ダイオード用ワイヤ（下側ダイオード用接続部材）１３０…上側ＭＩＳトランジスタ（上側スイッチング素子）１３１…下側ＭＩＳトランジスタ（下側スイッチング素子）１８０…ゲート抵抗（上側制御抵抗）１８１…ゲート抵抗（下側制御抵抗）ＧＵ２…第２上側制御端子ＧＬ２…第２下側制御端子

Claims (29)

  1. 　ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、
    　ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、
    　前記第１上側端子と前記上側制御端子との間に、前記上側スイッチング素子とは別体として設けられた上側コンデンサと、
    　前記第１下側端子と前記下側制御端子との間に、前記下側スイッチング素子とは別体として設けられた下側コンデンサと、
    　を備え、
    　前記第２上側端子及び前記第１下側端子が電気的に接続されている
    　半導体装置。
  2. 　前記上側コンデンサは、前記第１上側端子と前記第２上側端子との間の電圧が正の値になる場合、容量が増加するように構成され、
    　前記下側コンデンサは、前記第１下側端子と前記第２下側端子との間の電圧が正の値になる場合、容量が増加するように構成されている
    　請求項１に記載の半導体装置。
  3. 　前記上側スイッチング素子とは別体として設けられ、前記上側制御端子に電気的に接続される上側制御抵抗と、
    　前記下側スイッチング素子とは別体として設けられ、前記下側制御端子に電気的に接続される下側制御抵抗と、
    　をさらに備え、
    　前記上側制御抵抗の第１端子は前記上側制御端子に接続され、前記上側制御抵抗の第２端子は前記上側コンデンサに接続されており、
    　前記下側制御抵抗の第１端子は前記下側制御端子に接続され、前記下側制御抵抗の第２端子は前記下側コンデンサに接続されている
    　請求項１又は２に記載の半導体装置。
  4. 　アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続されている上側ダイオードと、
    　アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続されている下側ダイオードと、
    　をさらに備える
    　請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、
    　前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低い
    　請求項４に記載の半導体装置。
  6. 　前記上側ダイオードの許容可能なＤＣ定格電流が前記上側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満であり、
    　前記下側ダイオードの許容可能なＤＣ定格電流が前記下側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である
    　請求項５に記載の半導体装置。
  7. 　前記上側制御端子とは別に設けられ、前記第２上側端子に電気的に接続された第２上側制御端子と、
    　前記下側制御端子とは別に設けられ、前記第２下側端子に電気的に接続された第２下側制御端子と、
    　をさらに備える
    　請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、複数個設けられており、
    　前記複数の上側スイッチング素子は互いに並列に接続されており、
    　前記複数の下側スイッチング素子は互いに並列に接続されており、
    　前記複数の上側スイッチング素子の上側制御端子は互いに接続されており、
    　前記複数の下側スイッチング素子の下側制御端子は互いに接続されており、
    　前記上側コンデンサは、前記複数の上側スイッチング素子の共通の第１上側端子と、前記複数の上側スイッチング素子の共通の上側制御端子とを接続しており、
    　前記下側コンデンサは、前記複数の下側スイッチング素子の共通の第１下側端子と、前記複数の下側スイッチング素子の共通の下側制御端子とを接続している
    　請求項３に記載の半導体装置。
  9. 　前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、ＳｉＣ　ＭＯＳＦＥＴである
    　請求項１～８のいずれか一項に記載の半導体装置。
  10. 　基板と、
    　ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有し、前記基板に実装された上側スイッチング素子と、
    　ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有し、前記基板に実装された下側スイッチング素子と、
    　前記上側スイッチング素子とは別体として設けられ、前記第１上側端子と前記上側制御端子との間に設けられた上側コンデンサと、
    　前記下側スイッチング素子とは別体として設けられ、前記第１下側端子と前記下側制御端子との間に設けられた下側コンデンサと、
    　前記上側スイッチング素子、前記下側スイッチング素子、前記上側コンデンサ、及び前記下側コンデンサを封止する封止樹脂と、
    　を備え、
    　前記第２上側端子及び前記第１下側端子が電気的に接続されている
    　パワーモジュール。
  11. 　前記上側コンデンサは、前記第１上側端子と前記第２上側端子との間の電圧が正の値になる場合、容量が増加するように構成され、
    　前記下側コンデンサは、前記第１下側端子と前記第２下側端子との間の電圧が正の値になる場合、容量が増加するように構成されている
    　請求項１０に記載のパワーモジュール。
  12. 　前記基板は、出力配線部、正側となる第１入力配線部、負側となる第２入力配線部、上側制御配線部、及び下側制御配線部を有し、
    　前記上側スイッチング素子は、前記第１入力配線部に実装され、上側電力用接続部材により前記第２上側端子と前記出力配線部とが電気的に接続され、上側制御用接続部材により前記上側制御端子と前記上側制御配線部とが接続されるものであり、
    　前記下側スイッチング素子は、前記出力配線部に実装され、下側電力用接続部材により前記第１上側端子と前記第２入力配線部とが電気的に接続され、下側制御用接続部材により前記下側制御端子と前記下側制御配線部とが接続されるものであり、
    　前記上側コンデンサは、前記第１入力配線部と前記上側制御配線部とに電気的に接続されており、
    　前記下側コンデンサは、前記出力配線部と前記下側制御配線部とに電気的に接続されている
    　請求項１０又は１１に記載のパワーモジュール。
  13. 　前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、複数個設けられており、
    　前記複数の上側スイッチング素子は互いに並列に接続されるように前記第１入力配線部に実装されており、
    　前記複数の下側スイッチング素子は互いに並列に接続されるように前記出力配線部に実装されており、
    　前記複数の上側スイッチング素子の第２上側端子はそれぞれ、前記上側電力用接続部材により前記出力配線部に電気的に接続されており、
    　前記複数の下側スイッチング素子の第２下側端子はそれぞれ、前記下側電力用接続部材により前記第２入力配線部に電気的に接続されており、
    　前記複数の上側スイッチング素子の上側制御端子はそれぞれ、前記上側制御用接続部材により前記上側制御配線部に電気的に接続されており、
    　前記複数の下側スイッチング素子の下側制御端子はそれぞれ、前記下側制御用接続部材により前記下側制御配線部に電気的に接続されている
    　請求項１２に記載のパワーモジュール。
  14. 　前記基板は、前記出力配線部、前記第１入力配線部、前記第２入力配線部、前記上側制御配線部、及び前記下側制御配線部が設けられた支持基板を含み、
    　前記出力配線部、前記第１入力配線部、前記第２入力配線部、前記上側制御配線部、及び前記下側制御配線部にはそれぞれ、前記支持基板から突出する端子部材が取り付けられ、
    　前記パワーモジュールの平面視における第１方向と直交する第２方向において、前記出力配線部が前記第１入力配線部と前記第２入力配線部とに挟まれるように配置され、
    　前記上側制御配線部が前記第１入力配線部に対して前記出力配線部とは反対側に配置され、前記下側制御配線部が前記第２入力配線部に対して前記出力配線部とは反対側に配置されており、
    　前記複数の上側スイッチング素子は、前記第１方向において互いに離間して前記第１入力配線部に実装されており、
    　前記複数の下側スイッチング素子は、前記第１方向において互いに離間して前記出力配線部に実装されている
    　請求項１３に記載のパワーモジュール。
  15. 　前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、ＳｉＣ　ＭＯＳＦＥＴである
    　請求項１０～１４のいずれか一項に記載のパワーモジュール。
  16. 　ワイドギャップ半導体からなり、第１上側端子、第２上側端子、及び上側制御端子を有する上側スイッチング素子と、
    　ワイドギャップ半導体からなり、第１下側端子、第２下側端子、及び下側制御端子を有する下側スイッチング素子と、
    　ワイドギャップ半導体からなり、アノードが前記第２上側端子に接続され、カソードが前記第１上側端子に接続されている上側ダイオードと、
    　ワイドギャップ半導体からなり、アノードが前記第２下側端子に接続され、カソードが前記第１下側端子に接続されている下側ダイオードと、
    　前記上側スイッチング素子、前記下側スイッチング素子、前記上側ダイオード、及び前記下側ダイオードが実装された基板と、
    　を備え、
    　前記上側ダイオードの順方向しきい値電圧が前記上側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記上側ダイオードの許容可能なＤＣ定格電流が前記上側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満であり、
    　前記下側ダイオードの順方向しきい値電圧が前記下側スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記下側ダイオードの許容可能なＤＣ定格電流が前記下側スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である
    　パワーモジュール。
  17. 　前記上側スイッチング素子、前記下側スイッチング素子、前記上側ダイオード、及び前記下側ダイオードはそれぞれ、複数個設けられており、
    　前記上側ダイオードの数は、前記上側スイッチング素子の数よりも少なく、
    　前記下側ダイオードの数は、前記下側スイッチング素子の数よりも少ない
    　請求項１６に記載のパワーモジュール。
  18. 　前記基板は、グラファイト基板を有する
    　請求項１７に記載のパワーモジュール。
  19. 　前記グラファイト基板は、前記複数の上側スイッチング素子及び前記複数の上側ダイオードが実装された第１基板と、前記複数の下側スイッチング素子及び前記複数の下側ダイオードが実装された第２基板とを有し、
    　前記パワーモジュールの第１方向において前記第１基板と前記第２基板とが並べられ、
    　前記第１基板及び前記第２基板は、前記パワーモジュールの平面視において前記第１方向と直交する第２方向が長手方向となる長方形状に形成され、
    　前記複数の上側スイッチング素子及び前記複数の上側ダイオードは、前記第２方向において互いに離間して前記第１基板に実装されており、
    　前記複数の下側スイッチング素子及び前記複数の下側ダイオードは、前記第２方向において互いに離間して前記第２基板に実装されており、
    　前記第１基板は、前記第２方向における前記第１基板の熱伝導性が前記第１方向における前記第１基板の熱伝導性よりも低くなるように構成されており、
    　前記第２基板は、前記第２方向における前記第２基板の熱伝導性が前記第１方向における前記第２基板の熱伝導性よりも低くなるように構成されている
    　請求項１８に記載のパワーモジュール。
  20. 　前記上側スイッチング素子は、上側電力用接続部材により前記基板に接続されており、
    　前記下側スイッチング素子は、下側電力用接続部材により前記基板に接続されており、
    　前記上側ダイオードは、上側ダイオード用接続部材により前記基板に接続されており、
    　前記下側ダイオードは、下側ダイオード用接続部材により前記基板に接続されており、
    　前記上側ダイオード用接続部材のインダクタンスは、前記上側電力用接続部材のインダクタンスよりも小さく、
    　前記下側ダイオード用接続部材のインダクタンスは、前記下側電力用接続部材のインダクタンスよりも小さい
    　請求項１９に記載のパワーモジュール。
  21. 　前記上側ダイオード用接続部材の本数と前記上側電力用接続部材の本数とは互いに等しく、
    　前記上側ダイオード用接続部材の長さが前記上側電力用接続部材の長さよりも短く、
    　前記下側ダイオード用接続部材の本数と前記下側電力用接続部材の本数とは互いに等しく、
    　前記下側ダイオード用接続部材の長さが前記下側電力用接続部材の長さよりも短い
    　請求項２０に記載のパワーモジュール。
  22. 　前記複数の上側スイッチング素子及び前記複数の下側スイッチング素子は前記第２方向において交互に配置されており、
    　前記パワーモジュールは、その厚さ方向において前記第１基板と間隔を空けて対向する入力端子部材を有し、
    　前記入力端子部材は、複数の接続部を有し、
    　前記複数の接続部は、前記複数の上側スイッチング素子の前記第２方向の間に配置され、前記第１方向において前記複数の下側スイッチング素子と対向しており、
    　前記複数の上側スイッチング素子の第２上側端子はそれぞれ、上側電力用接続部材により前記第２基板に電気的に接続されており、
    　前記複数の下側スイッチング素子の第２下側端子はそれぞれ、前記第１方向において前記下側スイッチング素子と対向する接続部に下側電力用接続部材により電気的に接続されている
    　請求項１９～２１のいずれか一項に記載のパワーモジュール。
  23. 　前記複数の上側ダイオード及び前記複数の下側ダイオードは前記第２方向において交互に配置されており、
    　前記複数の接続部は、前記複数の上側ダイオードの前記第２方向の間に配置され、前記第１方向において前記複数の下側ダイオードと対向しており、
    　前記複数の上側ダイオードのアノードはそれぞれ、上側ダイオード用接続部材により前記第２基板に電気的に接続されており、
    　前記複数の下側ダイオードのアノードはそれぞれ、前記第１方向において前記下側ダイオードと対向する接続部に下側ダイオード用接続部材により電気的に接続されている
    　請求項２２に記載のパワーモジュール。
  24. 　前記複数の上側スイッチング素子及び前記複数の上側ダイオードは、前記第２方向において交互に配置されており、
    　前記複数の下側スイッチング素子及び前記複数の下側ダイオードは、前記第２方向において交互に配置されている
    　請求項２３に記載のパワーモジュール。
  25. 　前記上側ダイオードは前記上側スイッチング素子に内蔵されており、
    　前記下側ダイオードは前記下側スイッチング素子に内蔵されている
    　請求項１６に記載のパワーモジュール。
  26. 　前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、複数個設けられ、
    　前記基板は、グラファイト基板を有し、
    　前記グラファイト基板は、前記複数の上側スイッチング素子が実装された第１基板と、前記複数の下側スイッチング素子が実装された第２基板とを有し、
    　前記パワーモジュールの第１方向において前記第１基板と前記第２基板とが並べられ、
    　前記第１基板及び前記第２基板は、前記パワーモジュールの平面視において前記第１方向と直交する第２方向が長手方向となる長方形状に形成されており、
    　前記複数の上側スイッチング素子は、前記第２方向において互いに離間して前記第１基板に実装されており、
    　前記複数の下側スイッチング素子は、前記第２方向において互いに離間して前記第２基板に実装されており、
    　前記第１基板は、前記第２方向における前記第１基板の熱伝導性が前記第１方向における前記第１基板の熱伝導性よりも低くなるように構成されており、
    　前記第２基板は、前記第２方向における前記第２基板の熱伝導性が前記第１方向における前記第２基板の熱伝導性よりも低くなるように構成されている
    　請求項２５に記載のパワーモジュール。
  27. 　前記第１基板において前記複数の上側スイッチング素子及び前記複数の上側ダイオードが配置される表面には第１表面側金属層が設けられており、
    　前記第１基板において前記第１基板の表面とは反対側の裏面には第１裏面側金属層が設けられており、
    　前記第２基板において前記複数の下側スイッチング素子及び前記複数の下側ダイオードが配置される表面には第２表面側金属層が設けられており、
    　前記第２基板において前記第２基板の表面とは反対側の裏面には第２裏面側金属層が設けられている
    　請求項２６に記載のパワーモジュール。
  28. 　前記上側スイッチング素子及び前記下側スイッチング素子はそれぞれ、複数個設けられ、
    　前記複数の上側スイッチング素子及び前記複数の下側スイッチング素子は前記第２方向において交互に配置されており、
    　前記パワーモジュールは、その厚さ方向において前記第１基板と間隔を空けて対向する入力端子部材を有し、
    　前記入力端子部材は、複数の接続部を有し、
    　前記複数の接続部は、前記複数の上側スイッチング素子の前記第２方向の間に配置され、前記第１方向において前記複数の下側スイッチング素子と対向しており、
    　前記複数の上側スイッチング素子の第２上側端子はそれぞれ、上側電力用接続部材により前記第２基板に電気的に接続されており、
    　前記複数の下側スイッチング素子の第２下側端子はそれぞれ、前記第１方向において前記下側スイッチング素子と対向する接続部に下側電力用接続部材により電気的に接続されている
    　請求項２６又は２７に記載のパワーモジュール。
  29. 　ワイドギャップ半導体からなり、第１端子、第２端子、及び制御端子を有するスイッチング素子と、
    　ワイドギャップ半導体からなり、アノードが前記第２端子に接続され、カソードが前記第１端子に接続されるダイオードと、
    　前記スイッチング素子及び前記ダイオードが実装されている基板と、
    　を有し、
    　前記ダイオードの順方向しきい値電圧が前記スイッチング素子のボディダイオードの順方向しきい値電圧よりも低く、かつ前記ダイオードの許容可能なＤＣ定格電流が前記スイッチング素子のボディダイオードが許容可能なＤＣ定格電流未満である
    　パワーモジュール。
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