WO2019150888A1 - 半導体装置 - Google Patents

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semiconductor
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    • H10W46/301—Marks applied to devices, e.g. for alignment or identification for alignment

Definitions

  • the present disclosure relates to a semiconductor device having a semiconductor substrate.
  • the WCSP has, for example, a functional element such as a light receiving element between a semiconductor substrate and a sealing substrate (see, for example, Patent Document 1).
  • a through electrode for example, a through electrode, a rewiring layer, a solder ball, and the like are provided.
  • an alignment groove is formed in the semiconductor substrate to adjust the position.
  • a semiconductor device includes a semiconductor substrate, a first groove provided in the semiconductor substrate, having a first width W1 and extending in a first direction, and communicating with the first groove.
  • the alignment groove (first groove or second groove) is temporarily blocked during the manufacturing process. Even if this occurs, the substance in the alignment groove moves to the other groove.
  • the second groove communicated with the first groove is provided, for example, the occurrence of a defect due to the substance confined in the alignment groove is prevented. Can be suppressed. Therefore, it is possible to suppress the occurrence of defects due to the alignment groove.
  • FIG. 2 is a schematic diagram illustrating a cross-sectional configuration along the line A-A ′ illustrated in FIG. 1.
  • FIG. 2 is a schematic diagram illustrating a cross-sectional configuration along the line B-B ′ illustrated in FIG. 1.
  • FIG. 1 It is a cross-sectional schematic diagram showing the one part schematic structure of the semiconductor device which concerns on a comparative example. It is a cross-sectional schematic diagram showing an example of a structure of the wafer level package to which the semiconductor device shown in FIG. 1 was applied.
  • FIG. 1 schematically illustrates a partial planar configuration of a semiconductor device (semiconductor device 1) according to an embodiment of the present disclosure.
  • 2A shows a cross-sectional configuration along the line AA ′ in FIG. 1
  • FIG. 2B shows a cross-sectional configuration along the line BB ′ in FIG.
  • the semiconductor device 1 is applied to, for example, a WCSP (wafer level package 10 in FIG. 6 described later).
  • the semiconductor device 1 has a semiconductor substrate 11 provided with an alignment groove C1 and a discharge groove C2.
  • the semiconductor device 1 has, for example, an insulating film 13 and a plating film 14 in this order on the semiconductor substrate 11 (FIGS. 2A and 2B).
  • the semiconductor substrate 11 includes, for example, a semiconductor layer 110A and a wiring layer 110B, and has a stacked structure thereof.
  • the semiconductor layer 110A is, for example, a silicon (Si) layer.
  • An alignment groove C1 and a discharge groove C2 are provided in the semiconductor layer 110A.
  • the wiring layer 110 ⁇ / b> B has a conductive film 12.
  • the conductive film 12 is made of a metal such as copper (Cu) or aluminum (Al).
  • the alignment groove C1 and the discharge groove C2 reach the conductive film 12, and the conductive film 12 forms the bottom surfaces of the alignment groove C1 and the discharge groove C2.
  • the alignment groove C1 is a specific example of the first groove of the present technology
  • the discharge groove C2 is a specific example of the second groove of the present technology.
  • the semiconductor substrate 11 is provided with, for example, a plurality of alignment grooves C1.
  • the alignment groove C1 is a mark used for alignment (positioning) when forming the plating film 14, for example.
  • the upper part of the alignment groove C1 is closed by, for example, the plating film 14.
  • the plurality of alignment grooves C1 are arranged side by side in one direction (X direction in FIG. 1) at a predetermined interval. Specifically, three alignment grooves C1 are arranged side by side in a region between a position P1 and a position P2 that are separated in the X direction. These three alignment grooves C1 extend in the same direction (the Y direction and the first direction in FIG. 1).
  • Each alignment groove C1 has, for example, a width W1 (the size in the X direction in FIG. 1, the first width).
  • the width W1 of the alignment groove C1 is, for example, several ⁇ m to several tens of ⁇ m.
  • the widths W1 of the plurality of alignment grooves C1 may be different from each other.
  • the lengths of the plurality of alignment grooves C1 are, for example, substantially the same, and the positions at both ends (positions in the Y direction in FIG. 1) of the plurality of alignment grooves C1 are aligned with each other. Yes.
  • a discharge groove C2 connected to the ends of the plurality of alignment grooves C1 is provided, and the discharge groove C2 communicates with the alignment groove C1.
  • the plating solution the plating solution 142 in FIG. 5 described later
  • the upper part of the discharge groove C2 is open.
  • the discharge groove C2 is connected to both ends of the alignment groove C1, for example.
  • two discharge grooves C2 are provided for the three alignment grooves C1.
  • One end of each of the three alignment grooves C1 is connected to one discharge groove C2, and the other end of each of the three alignment grooves C1 is connected to another discharge groove C2.
  • the two discharge grooves C2 have a width W2 (the size in the Y direction in FIG. 1, the second width) that is different from the width W1 of the alignment groove C1, and a direction intersecting the extending direction of the alignment groove C1 (FIG. 1).
  • the extending direction of the alignment groove C1 and the extending direction of the discharge groove C2 are orthogonal to each other.
  • the widths W2 of the two discharge grooves C2 may be different from each other.
  • the length L2 (the size in the X direction in FIG. 1) of the two discharge grooves C2 is, for example, substantially the same, and the positions of both ends (positions in the X direction in FIG. 1) of the two discharge grooves C2 are aligned with each other. ing.
  • the discharge groove C2 is widened by a distance LD from each of the position P1 and the position P2 where the alignment groove C1 is provided.
  • This distance LD preferably satisfies the following formula (1).
  • t1 is the thickness of the insulating film 13 near the side wall SW2 of the discharge groove C2
  • t2 is the thickness of the plating film 14 near the side wall SW2 of the discharge groove C2.
  • the thicknesses t1 and t2 are maximum values considering film formation variations.
  • the unit of thickness t1, t2 and width W1 is, for example, ⁇ m.
  • the introduction portion from the alignment groove C1 disposed at the positions P1 and P2 (the portion connected to the alignment groove C1 in the discharge groove C2) of the discharge groove C2 is It is possible to prevent the insulating film 13 and the plating film 14 from being blocked.
  • the width W2 of the discharge groove C2 is larger than the width W1 of the alignment groove C1, and preferably satisfies the following formula (2). W2> 2 ⁇ t1 + 2 ⁇ t2 (2)
  • the length L2 of the discharge groove C2 preferably satisfies the distance LD from each of the positions P1 and P2 and also satisfies the following formula (3). L2> 2 ⁇ t1 + 2 ⁇ t2 (3)
  • the discharge groove C2 can be prevented from being blocked by the insulating film 13 and the plating film 14, respectively.
  • FIG. 3 shows another example of the configuration of the alignment groove C1 and the discharge groove C2.
  • the number of alignment grooves C1 may be four or more, two, or one. It is sufficient that the discharge groove C2 is provided at least at one end of the alignment groove C1.
  • one discharge groove C2 may be connected to one end of the alignment groove C1, and the other end of the alignment groove C1 may be closed.
  • the semiconductor device 1 may have the alignment groove C1 and the discharge groove C2 shown in FIGS.
  • the alignment groove C1 shown in FIG. 1 may be used for search alignment, and the alignment groove C1 shown in FIG. 3 may be used for fine alignment.
  • the insulating film 13 is provided on one surface of the semiconductor substrate 11, more specifically, on the semiconductor layer 110A, and covers the sidewall SW1 of the alignment groove C1 and the sidewall SW2 of the discharge groove C2.
  • the insulating film 13 is not provided on the bottom surfaces of the alignment groove C1 and the discharge groove C2.
  • the insulating film 13 is made of, for example, silicon oxide (SiO), silicon oxynitride (SiON), silicon nitride (SiN), or the like.
  • the plating film 14 is provided on the insulating film 13. In other words, the plating film 14 is provided on one surface of the semiconductor substrate 11 with the insulating film 13 therebetween.
  • the plating film 14 covers the sidewall SW1 of the alignment groove C1 and the sidewall SW2 of the discharge groove C2 with the insulating film 13 therebetween.
  • the plating film 14 is also provided on the bottom surfaces of the alignment groove C1 and the discharge groove C2, and is formed on the conductive film 12.
  • the plating film 14 is formed using a plating method such as an electroplating method.
  • the plating film 14 is made of, for example, copper (Cu), aluminum (Al), tungsten (W), titanium (Ti), gold (Au), nickel (Ni), silver (Ag), molybdenum (Mo), or tungsten titanium alloy. It is made of a metal material such as (TiW).
  • the plating film 14 closes the upper part of at least one alignment groove C1.
  • Such a semiconductor device 1 is manufactured, for example, as follows (FIGS. 4A to 4C).
  • the semiconductor substrate 11 including the semiconductor layer 110A and the wiring layer 110B is prepared.
  • an alignment groove C1 and a discharge groove C2 reaching the conductive film 12 are formed in the semiconductor layer 110A of the semiconductor substrate 11 by using a photolithography method and a dry etching method.
  • the insulating film 13 made of, for example, silicon oxynitride (SiON) is formed over the entire surface of the semiconductor layer 110A in which the alignment groove C1 and the discharge groove C2 are formed by a CVD (Chemical Vapor Deposition: A film is formed using a chemical vapor deposition method. As a result, the insulating film 13 is formed on the side wall SW1 of the alignment groove C1 and the side wall SW2 of the discharge groove C2. The insulating film 13 formed on the bottom surfaces of the alignment groove C1 and the discharge groove C2 may be selectively removed.
  • CVD Chemical Vapor Deposition: A film is formed using a chemical vapor deposition method.
  • the seed layer 141 is formed over the entire surface of the semiconductor layer 110A by using, for example, a sputtering method.
  • the seed layer 141 is for forming the plating film 14 and is made of, for example, copper (Cu).
  • the seed layer 141 is patterned using, for example, a photolithography method and an etching method.
  • the alignment groove C1 is used to align the photoresist film.
  • the semiconductor substrate 11 on which the seed layer 141 is formed is immersed in a plating solution (plating solution 142 in FIG.
  • the plating film 14 closes the alignment groove C1 having a small width W1.
  • the opening portion of the discharge groove C2 having a sufficient width W2 and length L2 is maintained.
  • the semiconductor substrate 11 is provided with the discharge groove C2 communicated with the alignment groove C1, even if the alignment groove C1 is closed during the manufacturing process, the alignment groove The substance in C1 moves to the discharge groove C2. Thereby, it is possible to suppress the occurrence of defects due to the substance being confined in the alignment groove C1.
  • this operation and effect will be described.
  • FIG. 5 shows a schematic cross-sectional configuration of a part of a semiconductor device (semiconductor device 100) according to a comparative example.
  • this semiconductor device 100 only the alignment groove C ⁇ b> 1 is provided in the semiconductor substrate 11.
  • the semiconductor substrate 11 of the semiconductor device 100 is not provided with a discharge groove (for example, the discharge groove C2 in FIG. 1).
  • the alignment groove C1 may be blocked by the plating film 14 with the plating solution 142 flowing into the alignment groove C1. That is, the plating solution 142 may be trapped in the alignment groove C1.
  • the plating solution 142 in the alignment groove C1 expands during heat treatment during the manufacturing process.
  • the expanded plating solution 142 applies a local pressure to the semiconductor substrate 11 in the vicinity of the alignment groove C1 to generate a crack (crack 100C) or the like.
  • the crack 100C is likely to occur near the interface between the semiconductor layer 110A and the wiring layer 110B.
  • the alignment groove C1 Before the semiconductor substrate 11 is immersed in the plating solution 142, the alignment groove C1 may be blocked by, for example, the insulating film 13 or the like. In this case, air is trapped in the alignment groove C1. The air trapped in the alignment groove C ⁇ b> 1 may cause a malfunction in the semiconductor device 100.
  • a method of sufficiently increasing the width W1 of the alignment groove C1 can be considered.
  • the opening of the alignment groove C1 is maintained when the insulating film 13 and the plating film 14 are formed.
  • the width W1 of the alignment groove C1 is increased, the alignment process is affected and, for example, the plating film 14 or the like may not be aligned with sufficient accuracy.
  • the semiconductor substrate 11 is provided with the discharge groove C2 communicating with the alignment groove C1, even if the alignment groove C1 is blocked by the plating film 14 or the like, the alignment groove The plating solution (plating solution 142 in FIG. 5) or air in C1 moves to the discharge groove C2. Therefore, even if the semiconductor substrate 11 is subjected to heat treatment, the pressure is released through the discharge groove C2. Therefore, the occurrence of cracks (crack 100C in FIG. 5) and the like in the semiconductor substrate 11 can be suppressed.
  • the semiconductor substrate 11 is provided with the discharge groove C2 communicated with the alignment groove C1, a substance (plating solution or air) is provided in the alignment groove C1. Etc.) can be prevented from occurring. Therefore, it is possible to suppress the occurrence of defects due to the alignment groove C1.
  • the semiconductor device 1 of the present embodiment is applied to, for example, a WCSP (wafer level package 10 in FIG. 6 described later).
  • FIG. 6 shows a schematic cross-sectional configuration of a wafer level package 10 to which the semiconductor device 1 is applied.
  • the wafer level package 10 is a WCSP (wafer level chip size package) in which, for example, a light receiving element 19 (functional element) is sealed between a semiconductor substrate 11 and a glass substrate 16 (sealing substrate).
  • the semiconductor substrate 11 and the glass substrate 16 are bonded to each other at the peripheral portion via the adhesive layer 15, and a region surrounded by the semiconductor substrate 11, the glass substrate 16, and the adhesive layer 15 hermetically seals the light receiving element 19. It is a cavity to stop.
  • the wafer level package 10 is used in an optical apparatus such as an image sensor device.
  • the semiconductor substrate 11 side of the wafer level package 10 is mounted on a printed board such as a mother board, and the glass substrate 16 side of the wafer level package 10 is bonded to, for example, a lens unit.
  • the wiring layer 110B of the semiconductor substrate 11 is disposed on the glass substrate 16 side, and the semiconductor layer 110A of the semiconductor substrate 11 faces the glass substrate 16 with the wiring layer 110B in between. That is, the alignment groove C1 and the discharge groove C2 (FIGS. 2A and 2B) are provided on the surface of the semiconductor substrate 11 opposite to the surface facing the glass substrate 16.
  • the light receiving element 19 is provided in contact with the wiring layer 110B, for example.
  • the conductive film 12 of the wiring layer 110 ⁇ / b> B is disposed, for example, on the peripheral edge of the semiconductor substrate 11 (portion facing the adhesive layer 15).
  • the conductive film 12 is connected to the light receiving element 19 and its peripheral circuit by wiring (not shown).
  • the conductive film 12 functions as, for example, an external connection pad for inputting an electrical signal to the light receiving element 19 and its peripheral circuit or for taking out an electrical signal output from the electrical signal.
  • the light receiving element 19 is a solid-state image sensor such as a CCD (Charge-Coupled Device) or a CMOS (Complementary Metal-Oxide-Semiconductor), for example, and a light filter (not shown) is provided on the light receiving surface.
  • a CCD Charge-Coupled Device
  • CMOS Complementary Metal-Oxide-Semiconductor
  • a light filter (not shown) is provided on the light receiving surface.
  • exposure and light reception signal are read out in accordance with an electric signal input through the conductive film 12, and the read light reception signal is output to the outside through the conductive film 12.
  • a solder ball 17 and a sealing resin layer 18 are disposed on the semiconductor layer 110A together with the plating film 14.
  • the plating film 14 is provided in a selective region on the semiconductor layer 110 ⁇ / b> A, and solder balls 17 are connected to the plating film 14.
  • the sealing resin layer 18 has an opening that covers the plating film 14 and exposes the plating film 14. Solder balls 17 are provided in the openings of the sealing resin layer 18.
  • a through via 11V is provided at a position corresponding to the conductive film 12 of the wiring layer 110B.
  • the through via 11V penetrates from the front surface to the back surface of the semiconductor layer 110A, whereby a part of the conductive film 12 is exposed.
  • a plated film 14 is formed inside the through via 11V so as to cover the exposed surface of the conductive film 12, and extends from the inside of the through via 11V to the formation region of the solder ball 17 on the semiconductor layer 110A. It is set (drawn). Note that the insulating film 13 and the seed layer 141 (FIG. 4C) are formed between the semiconductor layer 110A and the plating film.
  • the through via 11V has, for example, a circular planar shape with a diameter of about 60 ⁇ m.
  • the alignment groove C1 and the discharge groove C2 are formed in the same process as the through via 11V.
  • the solder ball 17 functions as an external connection terminal for mounting on a printed board, and is made of, for example, lead-free high melting point solder such as Sn—Ag—Cu.
  • the plurality of solder balls 17 are regularly arranged at a predetermined pitch on the semiconductor layer 110A.
  • the arrangement of the solder balls 17 is appropriately set according to the position of the bonding pad on the printed circuit board (not shown) side to be mounted. Thereby, the arrangement of the conductive film 12 is converted into the arrangement of the solder balls 17 and can be directly mounted on a printed board such as a mother board.
  • the solder balls 17 are not formed near the center of the semiconductor substrate 11, but of course, the solder balls 17 may be arranged near the center or in the peripheral region. May be provided.
  • the solder ball 17 is electrically connected to the conductive film 12 through the plating film 14.
  • the plating film 14 provided in the through via 11V is for electrically connecting the solder ball 17 and the conductive film 12, and functions as a rewiring.
  • the sealing resin layer 18 is for protecting the plating film 14 and has an opening corresponding to the solder ball 17.
  • the sealing resin layer 18 is made of, for example, an epoxy resin, a polyimide resin, a silicon resin, an acrylic resin, or the like.
  • the conductive film 12 of the wiring layer 110B and the solder ball 17 on the semiconductor layer 110A are electrically connected through the through via 11V and the plating film 14.
  • the external connection terminals are drawn from one surface (surface on the wiring layer 110B side) of the semiconductor substrate 11 to the other surface (semiconductor layer 110A) (the external connection terminals are converted from the conductive film 12 to the solder balls 17).
  • the semiconductor substrate 11 of the wafer level package 10 has the discharge groove C2 communicated with the alignment groove C1, the occurrence of defects due to the alignment groove C1 can be suppressed. Therefore, the yield of the wafer level package 10 can be improved.
  • the film may be formed using a method other than the plating method.
  • the method other than the plating method include a CVD method, a physical vapor deposition (PVD) method, an atomic layer deposition (ALD) method, a sputtering method, and the like.
  • the alignment groove C1 is used for alignment of the plating film 14 has been described.
  • the alignment groove C1 may be used for alignment of other films.
  • the alignment groove C1 is closed by the plating film 14.
  • the alignment groove C1 may be closed by another film such as the insulating film 13, or the like. The opening may be maintained.
  • the alignment groove C1 and the discharge groove C2 have been described as examples.
  • the alignment groove C1 and the discharge groove C2 have a groove shape as long as the effect of the present disclosure can be exhibited. You don't have to.
  • the case where the light receiving element 19 is used as the functional element has been described.
  • a functional element other than the light receiving element may be used.
  • MEMS Micro Electro Mechanical System
  • MEMS Micro Electro Mechanical System
  • the present disclosure may be configured as follows. (1) A semiconductor substrate; A first groove provided in the semiconductor substrate and having a first width W1 and extending in a first direction; A second groove provided in the semiconductor substrate in communication with the first groove and having a second width W2 different from the first width and extending in a second direction intersecting the first direction; Prepared, One of the first groove and the second groove is used for alignment. Semiconductor device. (2) The semiconductor device according to (1), wherein the second width W2 is larger than the first width W1. (3) The first groove is used for the alignment; The semiconductor device according to (1) or (2), wherein the second groove is used for discharging the material that has flowed into the first groove.
  • the second groove is provided with a distance LD widened from each of the first position and the second position,
  • the distance LD satisfies the following formula (1):
  • the semiconductor device according to (6) or (7), wherein the second width W2 of the second groove satisfies the following formula (2). W2> 2 ⁇ t1 + 2 ⁇ t2 (2)

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Abstract

半導体基板と、前記半導体基板に設けられ、第１の幅Ｗ１を有して第１方向に延在する第１溝と、前記第１溝に連通して前記半導体基板に設けられ、前記第１の幅と異なる第２の幅Ｗ２を有して前記第１方向に交差する第２方向に延在する第２溝とを備え、前記第１溝および前記第２溝のいずれか一方がアライメントに用いられる半導体装置。

Description

半導体装置
　本開示は、半導体基板を有する半導体装置に関する。
　近年、ＷＣＳＰ（Wafer level Chip Size Package）等の半導体装置の開発が進められている。ＷＣＳＰは、例えば、半導体基板と封止基板との間に、受光素子等の機能素子を有している（例えば、特許文献１参照）。
　半導体基板の一方の面には、例えば、貫通電極、再配線層および半田ボール等が設けられている。各部材を半導体基板上に形成する工程では、例えば、半導体基板にアライメント溝を形成して、位置の調整が行われる。
特開２０１２－５９８３２号公報
　このようなアライメント溝が設けられた半導体装置では、アライメント溝に起因した不具合の発生を抑えることが望まれている。
　したがって、アライメント溝に起因した不具合の発生を抑えることが可能な半導体装置を提供することが望ましい。
　本開示の一実施の形態に係る半導体装置は、半導体基板と、半導体基板に設けられ、第１の幅Ｗ１を有して第１方向に延在する第１溝と、第１溝に連通して半導体基板に設けられ、第１の幅と異なる第２の幅Ｗ２を有して第１方向に交差する第２方向に延在する第２溝とを備え、第１溝および第２溝のいずれか一方がアライメントに用いられるものである。
　本開示の一実施の形態に係る半導体装置では、第１溝に連通された第２溝が設けられているので、仮に、製造過程で、アライメント溝（第１溝または第２溝）が塞がれても、アライメント溝中の物質は、もう一方の溝に移動する。
　本開示の一実施の形態に係る半導体装置によれば、第１溝に連通された第２溝を設けるようにしたので、例えば、アライメント溝中に物質が閉じ込められることに起因した不具合の発生を抑えることができる。よって、アライメント溝に起因した不具合の発生を抑えることが可能となる。
　尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
本開示の一実施の形態に係る半導体装置の一部の概略構成を表す平面模式図である。 図１に示したＡ－Ａ’線に沿った断面構成を表す模式図である。 図１に示したＢ－Ｂ’線に沿った断面構成を表す模式図である。 図１に示したアライメント溝および排出溝の他の例を表す平面模式図である。 図１等に示した半導体装置の製造工程の一工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 比較例に係る半導体装置の一部の概略構成を表す断面模式図である。 図１に示した半導体装置が適用されたウェハレベルパッケージの構成の一例を表す断面模式図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。なお、説明する順序は、下記の通りである。
１．実施の形態（アライメント溝および排出溝を有する半導体装置）
２．適用例（ＷＣＳＰの例）
＜実施の形態＞
　図１は、本開示の一実施の形態に係る半導体装置（半導体装置１）の一部の平面構成を模式的に表したものである。図２Ａは、図１のＡ－Ａ’線に沿った断面構成、図２Ｂは、図１のＢ－Ｂ’線に沿った断面構成を表している。この半導体装置１は、例えば、ＷＣＳＰ（後述の図６のウェハレベルパッケージ１０）などに適用される。半導体装置１は、アライメント溝Ｃ１および排出溝Ｃ２が設けられた半導体基板１１を有している。半導体装置１は、この半導体基板１１上に、例えば、絶縁膜１３およびメッキ膜１４をこの順に有している（図２Ａ，図２Ｂ）。
　半導体基板１１は、例えば、半導体層１１０Ａおよび配線層１１０Ｂを含み、これらの積層構造を有している。半導体層１１０Ａは、例えば、シリコン（Ｓｉ）層である。この半導体層１１０Ａに、アライメント溝Ｃ１および排出溝Ｃ２が設けられている。配線層１１０Ｂは、導電膜１２を有している。導電膜１２は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属により構成されている。アライメント溝Ｃ１および排出溝Ｃ２は、導電膜１２に達しており、導電膜１２によりアライメント溝Ｃ１および排出溝Ｃ２の底面が構成されている。なお、アライメント溝Ｃ１が本技術の第１溝の一具体例であり、排出溝Ｃ２が本技術の第２溝の一具体例である。
　半導体基板１１には、例えば複数のアライメント溝Ｃ１が設けられている。アライメント溝Ｃ１は、例えば、メッキ膜１４を形成する際のアライメント（位置決め）に用いられる目印である。このアライメント溝Ｃ１の上部は、例えば、メッキ膜１４により塞がれている。複数のアライメント溝Ｃ１は、互いに所定の間隔で一方向（図１のＸ方向）に並んで配置されている。具体的には、Ｘ方向に離間する位置Ｐ１から位置Ｐ２までの間の領域に３つのアライメント溝Ｃ１が、並んで配置されている。これら３つのアライメント溝Ｃ１は、同一の方向（図１のＹ方向，第１方向）に延在している。各々のアライメント溝Ｃ１は、例えば幅Ｗ１（図１のＸ方向の大きさ，第１の幅）を有している。アライメント溝Ｃ１の幅Ｗ１は、例えば数μｍ～数十μｍである。複数のアライメント溝Ｃ１の幅Ｗ１が、互いに異なっていてもよい。複数のアライメント溝Ｃ１の長さ（図１のＹ方向の大きさ）は、例えば、略同じであり、複数のアライメント溝Ｃ１の両端の位置（図１のＹ方向の位置）は、互いに揃っている。
　本実施の形態では、複数のアライメント溝Ｃ１の端に接続された排出溝Ｃ２が設けられており、アライメント溝Ｃ１に排出溝Ｃ２が連通している。これにより、アライメント溝Ｃ１が、仮に、メッキ膜１４等により塞がれても、アライメント溝Ｃ１中のメッキ液（後述の図５のメッキ液１４２）が、排出溝Ｃ２に移動する。この排出溝Ｃ２の上部は開放されている。
　排出溝Ｃ２は、例えば、アライメント溝Ｃ１の両端に接続されている。具体的には、３つのアライメント溝Ｃ１に対して、２つの排出溝Ｃ２が設けられている。３つのアライメント溝Ｃ１の一方の端各々が、１つの排出溝Ｃ２に接続されており、３つのアライメント溝Ｃ１の他方の端各々が、もう１つの排出溝Ｃ２に接続されている。２つの排出溝Ｃ２は、アライメント溝Ｃ１の幅Ｗ１と異なる幅Ｗ２（図１のＹ方向の大きさ，第２の幅）を有し、アライメント溝Ｃ１の延在方向と交差する方向（図１のＸ方向，第２方向）に延在している。例えば、アライメント溝Ｃ１の延在方向と、排出溝Ｃ２の延在方向とは、直交している。２つの排出溝Ｃ２の幅Ｗ２が、互いに異なっていてもよい。２つの排出溝Ｃ２の長さＬ２（図１のＸ方向の大きさ）は、例えば、略同じであり、２つの排出溝Ｃ２の両端の位置（図１のＸ方向の位置）は、互いに揃っている。
　排出溝Ｃ２は、アライメント溝Ｃ１が設けられた位置Ｐ１，位置Ｐ２各々から、距離ＬＤだけ拡幅して設けられている。この距離ＬＤは、以下の式（１）を満たすことが好ましい。

　ＬＤ＞ｔ１+ｔ２-Ｗ１/２　　　・・・・・（１）

　ここで、ｔ１は、排出溝Ｃ２の側壁ＳＷ２近傍での絶縁膜１３の厚みであり、ｔ２は排出溝Ｃ２の側壁ＳＷ２近傍でのメッキ膜１４の厚みである。厚みｔ１，ｔ２は、成膜ばらつきを考慮した最大値である。厚みｔ１，ｔ２および幅Ｗ１の単位は、例えばμｍである。
　距離ＬＤが式（１）を満たすことにより、排出溝Ｃ２のうち、位置Ｐ１，Ｐ２に配置されたアライメント溝Ｃ１からの導入部（排出溝Ｃ２のうち、アライメント溝Ｃ１との連結部分）が、絶縁膜１３およびメッキ膜１４により塞がれるのを抑えることができる。
　排出溝Ｃ２の幅Ｗ２は、アライメント溝Ｃ１の幅Ｗ１よりも大きくなっており、以下の式（２）を満たすことが好ましい。

　Ｗ２＞２×ｔ１+２×ｔ２　　　・・・・・（２）
　排出溝Ｃ２の長さＬ２は、上記の位置Ｐ１，Ｐ２各々からの距離ＬＤを満たすとともに、下記の式（３）を満たすことが好ましい。

　Ｌ２＞２×ｔ１+２×ｔ２　　　・・・・・（３）
　排出溝Ｃ２の幅Ｗ２および長さＬ２が各々、上記の式（２），（３）を満たすことにより、排出溝Ｃ２が、絶縁膜１３およびメッキ膜１４により塞がれるのを抑えることができる。
　図３は、アライメント溝Ｃ１および排出溝Ｃ２の構成の他の例を表している。アライメント溝Ｃ１は、４つ以上または２つであってもよく、あるいは、１つであってもよい。少なくとも、アライメント溝Ｃ１の一方の端に排出溝Ｃ２が設けられていればよい。例えば、アライメント溝Ｃ１の一方の端に１つの排出溝Ｃ２が接続されており、アライメント溝Ｃ１の他方の端が、閉じられていてもよい。例えば、半導体装置１が、図１および図３に示したアライメント溝Ｃ１，排出溝Ｃ２を有していてもよい。図１に示したアライメント溝Ｃ１を、サーチアライメントに用い、図３に示したアライメント溝Ｃ１を、ファインアライメントに用いるようにしてもよい。
　絶縁膜１３は、半導体基板１１の一方の面上、より具体的には、半導体層１１０Ａ上に設けられ、アライメント溝Ｃ１の側壁ＳＷ１および排出溝Ｃ２の側壁ＳＷ２を覆っている。アライメント溝Ｃ１および排出溝Ｃ２の底面には、絶縁膜１３が設けられていない。この絶縁膜１３は、例えば、酸化シリコン（ＳｉＯ），酸窒化シリコン（ＳｉＯＮ）または窒化シリコン（ＳｉＮ）等により構成されている。
　メッキ膜１４は、絶縁膜１３上に設けられている。換言すれば、メッキ膜１４は、絶縁膜１３を間にして半導体基板１１の一方の面上に設けられている。このメッキ膜１４は、絶縁膜１３を間にして、アライメント溝Ｃ１の側壁ＳＷ１および排出溝Ｃ２の側壁ＳＷ２を覆っている。メッキ膜１４は、アライメント溝Ｃ１および排出溝Ｃ２の底面にも設けられ、導電膜１２上に成膜されている。このメッキ膜１４は、例えば電気メッキ法等のメッキ法を用いて成膜されたものである。メッキ膜１４は、例えば、銅（Ｃｕ），アルミニウム（Ａｌ），タングステン（Ｗ），チタン（Ｔｉ），金（Ａｕ），ニッケル（Ｎｉ），銀（Ａｇ），モリブデン（Ｍｏ）またはタングステンチタン合金（ＴｉＷ）等の金属材料により構成されている。メッキ膜１４は少なくとも１つのアライメント溝Ｃ１の上部を塞いでいる。
　このような半導体装置１は、例えば、以下のようにして製造する（図４Ａ～図４Ｃ）。
　まず、半導体層１１０Ａおよび配線層１１０Ｂを含む半導体基板１１を用意する。次いで、図４Ａに示したように、この半導体基板１１の半導体層１１０Ａに、フォトリソグラフイ法およびドライエッチング法を用いて、導電膜１２に達するアライメント溝Ｃ１および排出溝Ｃ２を形成する。
　続いて、図４Ｂに示したように、アライメント溝Ｃ１および排出溝Ｃ２を形成した半導体層１１０Ａの全面にわたって、例えば、酸窒化シリコン（ＳｉＯＮ）よりなる絶縁膜１３を、ＣＶＤ法（Chemical Vapor Deposition:化学気相成長法）を用いて成膜する。これにより、アライメント溝Ｃ１の側壁ＳＷ１および排出溝Ｃ２の側壁ＳＷ２に絶縁膜１３が形成される。アライメント溝Ｃ１および排出溝Ｃ２の底面に成膜された絶縁膜１３は、選択的に除去するようにしてもよい。
　絶縁膜１３を成膜した後、図４Ｃに示したように、半導体層１１０Ａの全面にわたって、例えば、スパッタ法を用いてシード層１４１を形成する。シード層１４１は、メッキ膜１４を形成するためのものであり、例えば銅（Ｃｕ）により構成されている。シード層１４１を成膜した後、例えばフォトリソグラフィ法およびエッチッグ法を用いて、シード層１４１のパターニングを行う。このシード層１４１のパターニングの際に、例えば、アライメント溝Ｃ１が用いられて、フォトレジスト膜のアライメントが行われる。この後、シード層１４１が形成された半導体基板１１を、例えば硫酸銅（ＣｕＳＯ4）からなるメッキ液（後述の図５のメッキ液１４２）に浸けてメッキ膜１４を形成する。例えば、このメッキ膜１４により、小さな幅Ｗ１のアライメント溝Ｃ１は塞がれる。十分な幅Ｗ２および長さＬ２を有する排出溝Ｃ２の開口部分は維持される。このような工程を経て、図１等に示した半導体装置１を完成させる。
　本実施の形態の半導体装置１では、半導体基板１１に、アライメント溝Ｃ１に連通された排出溝Ｃ２が設けられているので、仮に、製造過程で、アライメント溝Ｃ１が塞がれても、アライメント溝Ｃ１中の物質は、排出溝Ｃ２に移動する。これにより、アライメント溝Ｃ１中に物質が閉じ込められることに起因した不具合の発生を抑えることができる。以下、この作用・効果について説明する。
　図５は、比較例に係る半導体装置（半導体装置１００）の一部の模式的な断面構成を表している。この半導体装置１００では、半導体基板１１にアライメント溝Ｃ１のみが設けられている。換言すれば、半導体装置１００の半導体基板１１には、排出溝（例えば図１の排出溝Ｃ２）が設けられていない。このような半導体装置１００では、メッキ膜１４を形成する際に、アライメント溝Ｃ１内にメッキ液１４２が流入した状態のまま、メッキ膜１４によりアライメント溝Ｃ１が塞がれるおそれがある。即ち、アライメント溝Ｃ１中に、メッキ液１４２が閉じ込められるおそれがある。このアライメント溝Ｃ１中のメッキ液１４２は、製造工程中の熱処理の際に膨張する。膨張したメッキ液１４２により、アライメント溝Ｃ１近傍の半導体基板１１に局所的な圧力が加えられ、クラック（クラック１００Ｃ）等が発生する。クラック１００Ｃは、例えば、半導体層１１０Ａと配線層１１０Ｂとの界面近傍で発生しやすい。
　半導体基板１１をメッキ液１４２に浸ける前に、例えば、絶縁膜１３等により、アライメント溝Ｃ１が塞がれることも考え得る。この場合には、アライメント溝Ｃ１中に空気が閉じこめられる。このアライメント溝Ｃ１中に閉じ込められた空気が、半導体装置１００に不具合を生じさせるおそれがある。
　また、アライメント溝Ｃ１の幅Ｗ１を十分大きくする方法も考え得る。この方法では、絶縁膜１３およびメッキ膜１４等を形成する際に、アライメント溝Ｃ１の開口が維持される。しかし、アライメント溝Ｃ１の幅Ｗ１を大きくすると、アライメント工程に影響が及び、例えば、十分な精度でメッキ膜１４等のアライメントを行うことができないおそれがある。
　これに対し、本実施の形態では、半導体基板１１に、アライメント溝Ｃ１に連通した排出溝Ｃ２が設けられているので、仮に、アライメント溝Ｃ１がメッキ膜１４等により塞がれても、アライメント溝Ｃ１中のメッキ液（図５のメッキ液１４２）または空気等は、排出溝Ｃ２に移動する。したがって、半導体基板１１に熱処理が施されても、排出溝Ｃ２を介して圧力が開放される。よって、半導体基板１１でのクラック（図５のクラック１００Ｃ）等の発生が抑えられる。
　また、アライメント溝Ｃ１の幅Ｗ１を大きくする必要がないので、アライメント工程に影響を及ぼすことなく、半導体基板１１でのクラック等の発生が抑えられる。
　以上説明したように、本実施の形態に係る半導体装置１では、半導体基板１１に、アライメント溝Ｃ１に連通された排出溝Ｃ２を設けるようにしたので、アライメント溝Ｃ１中に物質（メッキ液または空気等）が閉じ込められることに起因した不具合の発生を抑えることができる。よって、アライメント溝Ｃ１に起因した不具合の発生を抑えることが可能となる。
＜適用例＞
　本実施の形態の半導体装置１は例えばＷＣＳＰ（後述の図６のウェハレベルパッケージ１０）に適用される。
　図６は、半導体装置１が適用されたウェハレベルパッケージ１０の模式的な断面構成を表すものである。このウェハレベルパッケージ１０は、半導体基板１１とガラス基板１６（封止基板）との間に、例えば受光素子１９（機能素子）を封止してなるＷＣＳＰ（ウェハレベルチップサイズパッケージ）である。半導体基板１１とガラス基板１６とは、これらの周縁部において接着層１５を介して貼り合わせられ、これらの半導体基板１１、ガラス基板１６および接着層１５によって囲まれる領域が、受光素子１９を気密封止するためのキャビティとなっている。このウェハレベルパッケージ１０は、例えばイメージセンサ装置等の光学機器に使用される。ウェハレベルパッケージ１０の半導体基板１１側は、マザーボード等のプリント基板へ実装され、ウェハレベルパッケージ１０のガラス基板１６側は、例えば、レンズユニットに貼り合わされる。
　半導体基板１１の配線層１１０Ｂはガラス基板１６側に配置され、半導体基板１１の半導体層１１０Ａは、配線層１１０Ｂを間にしてガラス基板１６に対向している。即ち、アライメント溝Ｃ１および排出溝Ｃ２（図２Ａ，図２Ｂ）は、半導体基板１１の、ガラス基板１６との対向面と反対の面に設けられている。受光素子１９は、例えば、配線層１１０Ｂに接して設けられている。
　配線層１１０Ｂの導電膜１２は、例えば、半導体基板１１の周縁部（接着層１５に対向する部分）に配置されている。この導電膜１２は、例えば、受光素子１９やその周辺回路へ配線（図示せず）によって接続されている。導電膜１２は、例えば、受光素子１９やその周辺回路に電気信号を入力したり、あるいはそれらから出力された電気信号を取り出すための外部接続用のパッドとして機能する。
　受光素子１９は、例えばＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の固体撮像素子であり、受光面には、図示しないカラーフィルタが設けられている。この受光素子１９では、導電膜１２を通じて入力された電気信号に応じて、露光および受光信号の読み出しが行われ、読み出された受光信号が導電膜１２を通じて外部へ出力されるようになっている。
　半導体層１１０Ａ上には、メッキ膜１４とともに、半田ボール１７および封止樹脂層１８が配設されている。メッキ膜１４は、半導体層１１０Ａ上の選択的な領域に設けられており、このメッキ膜１４に半田ボール１７が接続されている。封止樹脂層１８は、メッキ膜１４を覆うとともに、メッキ膜１４を露出させる開口を有している。この封止樹脂層１８の開口に半田ボール１７が設けられている。
　半導体層１１０Ａには、配線層１１０Ｂの導電膜１２に対応する位置に貫通ビア１１Ｖが設けられている。貫通ビア１１Ｖは、半導体層１１０Ａの表面から裏面までを貫通しており、これによって導電膜１２の一部が露出している。この貫通ビア１１Ｖの内部には、メッキ膜１４が、露出された導電膜１２の表面を覆って形成されており、かつ貫通ビア１１Ｖの内部から半導体層１１０Ａ上の半田ボール１７の形成領域まで延設されている（引き出されている）。尚、半導体層１１０Ａとメッキ膜１４との間には、上述の絶縁膜１３およびシード層１４１（図４Ｃ）が形成されている。貫通ビア１１Ｖは、例えば、直径６０μｍ程度の円状の平面形状を有している。例えば、この貫通ビア１１Ｖの形成工程と、同一工程で、アライメント溝Ｃ１および排出溝Ｃ２が形成される。
　半田ボール１７は、プリント基板へ実装するための外部接続端子として機能するものであり、例えばＳｎ－Ａｇ－Ｃｕ等の無鉛高融点はんだ等よりなる。例えば、複数の半田ボール１７が、半導体層１１０Ａ上に、所定のピッチで規則的に配列して設けられている。この半田ボール１７の配列は、実装されるプリント基板（図示せず）側の接合パッドの位置に応じて適宜設定されている。これにより、導電膜１２の配列が半田ボール１７の配列に変換され、マザーボード等のプリント基板へ直接実装することが可能となる。尚、図６では、半田ボール１７が半導体基板１１の中央付近には形成されていない配列となっているが、勿論中央付近にも半田ボール１７が配設されていてもよいし、周縁領域にのみ配設されていてもよい。この半田ボール１７は、メッキ膜１４を介して導電膜１２と電気的に接続されている。
　貫通ビア１１Ｖに設けられたメッキ膜１４は、半田ボール１７と導電膜１２とを電気的に接続するためのものであり、再配線として機能する。
　封止樹脂層１８は、メッキ膜１４を保護するためのものであり、半田ボール１７に対応して開口を有している。この封止樹脂層１８は、例えばエポキシ系、ポリイミド系、シリコン系、アクリル系の樹脂等により構成されている。
　このウェハレベルパッケージ１０では、配線層１１０Ｂの導電膜１２と半導体層１１０Ａ上の半田ボール１７とが、貫通ビア１１Ｖおよびメッキ膜１４を介して電気的に接続されている。これにより、半導体基板１１の一方の面（配線層１１０Ｂ側の面）から他方の面（半導体層１１０Ａ）側へ外部接続端子が引き出される（外部接続端子が導電膜１２から半田ボール１７へ変換される）。
　ウェハレベルパッケージ１０の半導体基板１１が、アライメント溝Ｃ１に連通した排出溝Ｃ２を有することにより、アライメント溝Ｃ１に起因した不具合の発生が抑えられる。よって、ウェハレベルパッケージ１０の歩留まりを向上させることが可能となる。
　以上、実施の形態および適用例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態において説明した半導体装置の構成は一例であり、更に他の層を備えていてもよい。また、各層の材料や厚みも一例であって、上述のものに限定されるものではない。
　例えば、上記実施の形態では、半導体基板１１上にメッキ膜１４を成膜する場合について説明したが、メッキ法以外の方法を用いて膜を形成するようにしてもよい。メッキ法以外の方法とは、例えば、ＣＶＤ法，物理気相成長（ＰＶＤ：Physical Vapor Deposition）法，原子層堆積（ＡＬＤ：Atomic Layer Deposition）法またはスパッタ法等である。
　また、上記実施の形態では、アライメント溝Ｃ１を、メッキ膜１４のアライメントに用いる場合について説明したが、アライメント溝Ｃ１は、他の膜のアライメントに用いるようにしてもよい。
　また、図２Ａには、アライメント溝Ｃ１がメッキ膜１４により塞がれている例を示したが、アライメント溝Ｃ１は、例えば絶縁膜１３など、他の膜によって塞がれていてもよく、あるいは、開口が維持されていてもよい。
　また、図１および図３では、複数のアライメント溝Ｃ１が同一方向に並んで配置されている例を示したが、複数のアライメント溝Ｃ１が互いに交差する方向に配置されていてもよい。更に、上記実施の形態では、アライメント溝Ｃ１および排出溝Ｃ２を例に挙げて説明したが、本開示の効果を発揮し得る態様であれば、アライメント溝Ｃ１および排出溝Ｃ２は、溝形状を有していなくてもよい。
　また、上記適用例では、機能素子として、受光素子１９を用いる場合について説明したが、受光素子以外の機能素子を用いるようにしてもよい。例えば、ＭＥＭＳ（Micro Electro Mechanical System）を用いるようにしてもよい。
　上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。
　尚、本開示は、以下のような構成であってもよい。
（１）
　半導体基板と、
　前記半導体基板に設けられ、第１の幅Ｗ１を有して第１方向に延在する第１溝と、
　前記第１溝に連通して前記半導体基板に設けられ、前記第１の幅と異なる第２の幅Ｗ２を有して前記第１方向に交差する第２方向に延在する第２溝と
　を備え、
　前記第１溝および前記第２溝のいずれか一方がアライメントに用いられる
　半導体装置。
（２）
　前記第２の幅Ｗ２は、前記第１の幅Ｗ１よりも大きい
　前記（１）に記載の半導体装置。
（３）
　前記第１溝が前記アライメントに用いられ、
　前記第２溝が前記第１溝に流入した物質の排出に用いられる
　前記（１）または（２）に記載の半導体装置。
（４）
　前記第２方向に離間する第１の位置から第２の位置までの領域に、所定の間隔で配置された複数の前記第１溝を有し、
　前記複数の前記第１溝の少なくとも一方の端に前記第２溝が設けられている
　前記（３）に記載の半導体装置。
（５）
　前記複数の前記第１溝の両端に前記第２溝が設けられている
　前記（４）に記載の半導体装置。
（６）
　更に、前記第１溝の側壁および前記第２溝の側壁に設けられ、厚みｔ１を有する絶縁膜と、
　前記絶縁膜に積層された、厚みｔ２を有するメッキ膜とを有する
　前記（４）または（５）に記載の半導体装置。
（７）
　前記第２溝は、前記第１の位置および前記第２の位置各々から、距離ＬＤ拡幅して設けられ、
　距離ＬＤは、以下の式（１）を満たす
　前記（６）に記載の半導体装置。

　ＬＤ＞ｔ１+ｔ２-Ｗ１/２　　　・・・・・（１）

（８）
　前記第２溝の前記第２の幅Ｗ２は、以下の式（２）を満たす
　前記（６）または（７）に記載の半導体装置。

　Ｗ２＞２×ｔ１+２×ｔ２　　　・・・・・（２）

（９）
　前記第２溝は開放されている
　前記（６）ないし（８）のうちいずれか１つに記載の半導体装置。
（１０）
　前記第１溝は、前記絶縁膜または前記メッキ膜により塞がれている
　前記（６）ないし（９）のうちいずれか１つに記載の半導体装置。
（１１）
　更に、前記第１溝および前記第２溝の底に設けられた導電膜を含む
　前記（１）ないし（１０）のうちいずれか１つに記載の半導体装置。
（１２）
　前記半導体基板はシリコン層を含む
　前記（１）ないし（１１）のうちいずれか１つに記載の半導体装置。
（１３）
　更に、前記半導体基板に対向する封止基板と、
　前記封止基板と前記半導体基板との間に設けられた機能素子とを含み、
　前記第１溝および前記第２溝は、前記半導体基板の前記封止基板との対向面と反対の面に設けられている
　前記（１）ないし（１２）のうちいずれか１つに記載の半導体装置。
（１４）
　前記第１方向および前記第２方向は、直交している
　前記（１）ないし（１３）のうちいずれか１つに記載の半導体装置。
　本出願は、日本国特許庁において２０１８年２月１日に出願された日本特許出願番号第２０１８－１６５１３号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　半導体基板と、
    　前記半導体基板に設けられ、第１の幅Ｗ１を有して第１方向に延在する第１溝と、
    　前記第１溝に連通して前記半導体基板に設けられ、前記第１の幅と異なる第２の幅Ｗ２を有して前記第１方向に交差する第２方向に延在する第２溝と
    　を備え、
    　前記第１溝および前記第２溝のいずれか一方がアライメントに用いられる
    　半導体装置。
  2. 　前記第２の幅Ｗ２は、前記第１の幅Ｗ１よりも大きい
    　請求項１に記載の半導体装置。
  3. 　前記第１溝が前記アライメントに用いられ、
    　前記第２溝が前記第１溝に流入した物質の排出に用いられる
    　請求項２に記載の半導体装置。
  4. 　前記第２方向に離間する第１の位置から第２の位置までの領域に、所定の間隔で配置された複数の前記第１溝を有し、
    　前記複数の前記第１溝の少なくとも一方の端に前記第２溝が設けられている
    　請求項３に記載の半導体装置。
  5. 　前記複数の前記第１溝の両端に前記第２溝が設けられている
    　請求項４に記載の半導体装置。
  6. 　更に、前記第１溝の側壁および前記第２溝の側壁に設けられ、厚みｔ１を有する絶縁膜と、
    　前記絶縁膜に積層された、厚みｔ２を有するメッキ膜とを有する
    　請求項４に記載の半導体装置。
  7. 　前記第２溝は、前記第１の位置および前記第２の位置各々から、距離ＬＤ拡幅して設けられ、
    　距離ＬＤは、以下の式（１）を満たす
    　請求項６に記載の半導体装置。

    　ＬＤ＞ｔ１+ｔ２-Ｗ１/２　　　・・・・・（１）
  8. 　前記第２溝の前記第２の幅Ｗ２は、以下の式（２）を満たす
    　請求項６に記載の半導体装置。

    　Ｗ２＞２×ｔ１+２×ｔ２　　　・・・・・（２）
  9. 　前記第２溝は開放されている
    　請求項６に記載の半導体装置。
  10. 　前記第１溝は、前記絶縁膜または前記メッキ膜により塞がれている
    　請求項６に記載の半導体装置。
  11. 　更に、前記第１溝および前記第２溝の底に設けられた導電膜を含む
    　請求項１に記載の半導体装置。
  12. 　前記半導体基板はシリコン層を含む
    　請求項１に記載の半導体装置。
  13. 　更に、前記半導体基板に対向する封止基板と、
    　前記封止基板と前記半導体基板との間に設けられた機能素子とを含み、
    　前記第１溝および前記第２溝は、前記半導体基板の前記封止基板との対向面と反対の面に設けられている
    　請求項１に記載の半導体装置。
  14. 　前記第１方向および前記第２方向は、直交している
    　請求項１に記載の半導体装置。
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