WO2019107022A1 - 制御装置および制御方法 - Google Patents

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拓也 谷口
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Definitions

  • the present invention relates to a control device and control method.
  • PLC Programmable Logic Controller
  • PLC Programmable Logic Controller
  • a control device for controlling a plurality of machines (motors, robots, sensors, etc.) included in production lines and the like.
  • a technology of performing communication using an existing standard such as Ethernet has become widespread.
  • EtherCAT registered trademark
  • a networked master sends a frame to a plurality of slaves, and the plurality of slaves write data for the master to the received frame on the fly. This allows multiple slaves to work in coordination.
  • EtherCAT has a function of generating a signal (synchronization signal) for matching processing timing among a plurality of slaves.
  • the processing by the plurality of slaves based on the synchronization signal can synchronize the operation of a plurality of different control objects (e.g., a plurality of motors installed for each axis).
  • the MPU that controls the device periodically generates a control signal (interrupt), and controls the control target at the timing based on the control signal. Further, by synchronizing the timing of this control signal with the synchronization signal, the operation can be synchronized among a plurality of slaves.
  • the present invention has been made in consideration of the above problems, and it is an object of the present invention to synchronize a plurality of signals periodically generated by different clocks in a control device.
  • the control device is A first processor for acquiring a synchronization signal generated in each first cycle, and a second cycle obtained by dividing the first cycle by n (n ⁇ 1), and using a timer; A second processor that generates a control signal every third period obtained by dividing the second period by m (m ⁇ 2) and performs a predetermined process at a timing based on the control signal; At least one of a plurality of control signals generated in one cycle is a control signal to be synchronized with the synchronization signal, and the second processor controls the synchronization signal and the synchronization signal to be synchronized.
  • the present invention is characterized in that, when it is detected that an error has occurred in timing with a signal, the error is corrected by temporarily changing the width of the timer which is started next time or later.
  • the synchronization signal is a timing signal periodically given to the control device and acquired by the first processor.
  • the control device When the control device according to the present invention is connected to the master device, the synchronization signal may be periodically transmitted from the master device.
  • the second processor generates a second cycle at a cycle 1 / n of the first cycle within the first cycle, and generates a cycle 1 / m of the second cycle (a third cycle
  • the control signal is repeatedly generated in the cycle), and the control object is controlled by performing predetermined processing at timing based on the control signal.
  • the control device may communicate with the sub processor that drives the motor and the sub processor that detects the position of the motor.
  • the timing of the signals may deviate from each other. Therefore, in the control device according to the present invention, when the second processor detects that an error occurs in the timing between the synchronization signal and the control signal to be synchronized with the synchronization signal, the third period is By changing the width of the timer to be measured, the shifted timings are made to coincide. At this time, the timer to be delayed is a timer that starts after the next time. According to this configuration, it is possible to match the synchronization signal and the control signal with a relatively simple configuration.
  • the second processor may be characterized in that the error is corrected when the error is equal to or more than a predetermined value.
  • the timing error gradually accumulates, it is preferable to set a threshold for the error and to perform correction processing when the detected error exceeds the threshold. If the frequency of correction is too high, the control signal will not be generated evenly, which may adversely affect the operation of the device.
  • an upper limit is provided to one change width of the timer, and the second processor divides the width of the timer into a plurality of the third cycles when the error exceeds the upper limit. It may be characterized by changing.
  • the amount of correction is large, the timing of the control signal changes rapidly, which may cause an adverse effect on the operation of the apparatus, such as the sub processor detecting an abnormality. Therefore, it is preferable to set an upper limit to the correction amount per one time, and when the correction is not completed in one cycle, it is preferable to perform the correction while dispersing in a plurality of cycles.
  • the predetermined processing may be transmission / reception processing of data performed with at least one of a processor that performs drive control of a motor and / or a processor that acquires position information from the motor.
  • the present invention can be suitably applied to an apparatus having, as a sub-processor, a processor that performs drive control of a motor and a processor that detects the position of the motor by an encoder or the like.
  • the second processor may be characterized in that the second processor does not perform another correction until a predetermined time elapses after the correction of the error.
  • Stabilizing the apparatus can be achieved by not performing the correction again until the operation of the sub processor is stabilized after the error correction.
  • the second processor may change a width of the timer that starts a predetermined number of times after the timing to acquire the synchronization signal.
  • the present invention can be specified as a control device including at least a part of the above means. Moreover, it can also specify as a control method which the said control apparatus performs.
  • the above-mentioned processes and means can be freely combined and implemented as long as no technical contradiction arises.
  • a plurality of signals periodically generated by different clocks can be synchronized in a control device.
  • FIG. 1 is a schematic view showing an entire configuration of a control system according to an embodiment of the present invention.
  • the control system includes a master PLC 10 as a master node and a plurality of slaves 20 as slave nodes.
  • the master PLC 10 is a device that controls a plurality of slaves 20. Specifically, management of programs executed by the slave 20, monitoring of the operating state of the slave 20, and the like are performed.
  • the slave 20 is electrically connected to the master PLC 10, the servomotor 30, and the encoder 40, drives the servomotor 30 in accordance with an instruction received from the master PLC 10, and acquires position information of the servomotor 30 from the encoder 40 for control.
  • the slave 20 typically includes a communication unit that performs network communication, a CPU unit that is a main unit that executes a program, and an I / O unit that inputs and outputs signals from the field.
  • the servomotor 30 and the encoder 40 are connected to the I / O unit.
  • the slave 20 drives the servomotor 30 based on the execution result of the program executed by the CPU unit, and acquires a signal from the encoder 40 that outputs the position information of the servomotor 30. Also, it transmits current status information to the master PLC 10.
  • the CPU unit may have a means (a touch panel, a display, etc.) for performing input and output. For example, information on the operation of the PLC may be provided to the user.
  • the master PLC 10 and the slaves 20 are connected via a network such as Ethernet (registered trademark).
  • the master PLC 10 and the slaves 20 are configured to communicate using EtherCAT (registered trademark).
  • Different servomotors 30 are connected to the plurality of slaves 20, respectively.
  • FIG. 1 shows an example in which one servo motor 30 is connected to one slave 20, the number of motors connected to the slave 20 may be plural.
  • the number of motors connected to the slaves 20 is plural, information on the drive of each servomotor 30 is centralized by the slaves and transmitted to the master PLC 10.
  • three slaves 20 are illustrated in FIG. 1, the number of slaves connected to the network is not limited.
  • a synchronization signal is periodically transmitted from master PLC 10 to slave 20.
  • the synchronization signal is a signal for matching the processing timing among a plurality of slaves, and is issued, for example, every several hundred microseconds.
  • FIG. 2 is a diagram for explaining generation timings of control signals.
  • the slave 20 increments the counter by the built-in timer, and generates a control signal at the timing when the counter increases.
  • the slave 20 is designed to generate a control signal n times (four times in this example) each time a synchronization signal arrives, as shown in FIG. 2A.
  • a difference may occur between the timing at which the synchronization signal is applied and the timing at which the control signal is generated. This is because the processor that generates the synchronization signal is different from the processor that generates the control signal. For example, as shown in FIG. 2B, if the correction is not performed, the deviation is enlarged and synchronization between slaves is disturbed.
  • the deviation is corrected by changing the width of the timer that starts after the next time.
  • the timers corresponding to Tick4, Tick1, and Tick2 that follow are temporarily extended or shortened. As a result, the timing of the synchronization signal and the control signal arriving next can be matched.
  • FIG. 3 is a system configuration diagram showing a control device according to the present embodiment.
  • Control device 20 corresponds to slave 20 in FIG.
  • the input / output unit 21 is an interface unit for connecting the EtherCAT bus and the main processor.
  • the main processor 22 is a main processor that controls the control device 20.
  • the main processor 22 may not necessarily be a single processor.
  • a processor (first processor 22a) used in communication with EtherCAT, and a processor (second processor 22b) for controlling a control target (for example, a motor or an inverter) may be included.
  • these processors may not necessarily be of a single type. For example, one may be implemented by an ASIC and one by an MPU.
  • the first processor acquires the synchronization signal and the second processor generates the control signal, but the present invention is not limited to this form.
  • the control device is further configured to include a sub processor for driving a motor that is an object to be controlled and a sub processor for acquiring position information of the motor.
  • the first sub processor 23 is a sub processor for driving a motor which is an object to be controlled.
  • the first sub-processor 23 controls the motor by transmitting a control signal to a motor drive circuit 24 described later.
  • the first sub-processor 23 is implemented, for example, as a microcontroller unit (MCU).
  • the motor drive circuit 24 is connected to a power supply for driving the motor, and is a circuit that generates a pulse signal for driving the motor based on the control signal transmitted from the first sub processor 23.
  • the motor 30 is an object that the control device 20 controls.
  • the motor 30 is a servomotor.
  • the position information (information on the rotation angle) of the motor 30 is detected by an encoder 40 built in the motor 30.
  • the encoder 40 is an incremental encoder that outputs position information as a pulse signal.
  • the input circuit 25 is an interface that acquires the pulse signal output from the encoder 40 and converts it into an internal signal.
  • the second sub-processor 26 is a processor that counts an internal signal output from the input circuit 25 and stores an input value by latch.
  • the second sub-processor 26 is implemented as, for example, a microcontroller unit (MCU).
  • MCU microcontroller unit
  • SPI Serial Peripheral Interface
  • the main processor 22 acquires a synchronization signal (SYNC0) periodically transmitted from the master PLC 10, and the main processor 22 generates a control signal at a timing synchronized with the synchronization signal using a timer.
  • SYNC0 synchronization signal
  • the main processor 22 acquires a synchronization signal (SYNC0) periodically transmitted from the master PLC 10, and the main processor 22 generates a control signal at a timing synchronized with the synchronization signal using a timer.
  • the synchronization signal arrives at an interval of 200 microseconds.
  • the main processor 22 performs counting in a cycle obtained by dividing the arrival cycle of the synchronization signal into four, using a timer pulse unit incorporated in the processor.
  • a unit of one count is called Tick. That is, four cycles from Tick1 to Tick4 are generated each time the synchronization signal arrives.
  • the main processor 22 generates a control signal each time a tick is generated (ie, every 50 microseconds the counter goes up). In the present embodiment, it is assumed that the start timing of Tick3 matches the timing of the synchronization signal.
  • the data transmitted from the second sub-processor 26 is read, and then transmission data for the second sub-processor 26 is generated. Then, communication with the second sub processor 26 is performed by Tick 1 to 3.
  • the control signal generated by the main processor 22 is an interrupt signal to the sub processor.
  • the main processor 22 generates an interrupt signal at the timing of starting each tick, and each processor performs prescribed processing based on the timing notified by the interrupt.
  • the contents of processing for each Tick described in the present embodiment and the division number of Tick are merely examples, and can be changed. For example, a cycle obtained by dividing the cycle in which the synchronization signal arrives by n (n ⁇ 1) may be generated, and the control signal may be generated at a cycle obtained by further dividing the cycle into m (m ⁇ 2).
  • the main processor 22 detects that a timing shift has occurred between the synchronization signal and the start of Tick3, the error is corrected by correcting the expiration time of the timer for performing counting. Make corrections for
  • the main processor 22 detects a deviation between the arrival timing of the synchronization signal and the generation timing of the control signal in Tick 3 each time the synchronization signal is generated.
  • a first threshold a predetermined value
  • the first threshold may be, for example, 1 microsecond when the interval between synchronization signals is 200 microseconds.
  • the first threshold is preferably made larger than the jitter (temporary fluctuation) of the synchronization signal assumed. If the jitter is detected as an error, a correction process which is essentially unnecessary will be performed, and the generation of an error will be induced thereafter.
  • the timer for clocking Tick is temporarily extended or shortened in Tick 1 arriving after the next period. For example, if the synchronization signal is n microseconds slower than the control signal, the timer expiration is delayed by n microseconds. Also, if the synchronization signal is n microseconds earlier than the control signal, then the expiration of the timer is shortened by n microseconds. As a result, the timings of the synchronization signal and the control signal coincide with each other after the corrected Tick.
  • Tick which extends or shortens the period may basically be any of four. However, if the Tick length is changed, the end timing of the processing performed in the Tick or the start timing of the processing performed in the subsequent Tick changes, and in some cases, the correct data can not be read from the sub processor. Can occur. Therefore, it is preferable to select Tick which does not affect data transmission / reception even if the start point is shifted by the correction width. In the present embodiment, Tick1 is selected as such Tick. As described above, in the present embodiment, among the timers executed four times, the order of the timers to be extended or shortened is fixed (in this example, the first one, and the third from the synchronization signal). .
  • step S11 it is determined whether a predetermined time has elapsed since the previous correction.
  • the said process is a process for ensuring the space
  • the predetermined time may be, for example, 50 milliseconds if the interval of the synchronization signal is 200 microseconds. If the predetermined time has not elapsed, the process returns to the initial state.
  • step S12 an error between the start point of the target Tick (Tick 3 in the present embodiment) and the synchronization signal is measured.
  • step S13 it is determined whether the error obtained by the measurement is equal to or greater than the first threshold.
  • the first threshold may be set in consideration of fluctuations in timing of the synchronization signal. If the error is less than the first threshold, the process returns to the initial state.
  • step S14 it is determined whether the error obtained by the measurement is equal to or greater than a second threshold.
  • the second threshold is a value that represents the maximum width that can be corrected in one process. For example, if the width allowed for correction in one process is 5 microseconds, the second threshold is 5 microseconds.
  • correction is sequentially performed when an error of a predetermined value or more is detected in step S13. However, since an interval from the previous correction to the next correction is secured, the error may occur in this period. Is considered to accumulate. If the error accumulated during this time is large, an affirmative determination is made in step S14.
  • Step S15 the timer that counts Tick1 in the next cycle is extended or shortened.
  • the width of extension / shortening is equal to the error obtained in step S12.
  • the timer for counting Tick1 in the subsequent cycles is extended or shortened (step S16).
  • Step S16 differs from step S15 in that the correction is not completed in one cycle. That is, the correction is performed a plurality of times with the second threshold as the upper limit to eliminate the deviation. For example, in the case where the error is 30 microseconds and the second threshold is 5 microseconds, the correction is performed six times for each 5 microseconds. Thus, by performing correction little by little, the stable state of the control object can be maintained.
  • the control signal (interrupt) is generated based on the synchronization signal, and the control device in which a plurality of processors cooperate with each other based on the control signal synchronizes the synchronization signal with the control signal. It can be done. Note that when changing the expiration time of the timer that has already started, it is a condition of the change that the time to be expired after the change has not yet arrived. On the other hand, in the present embodiment, when the timing deviation is detected, the timer which has not started yet is extended or shortened, so that the correction can be performed without any restriction. In addition, when multiple Ticks are generated between synchronization signals, correction is always performed on the same Tick, so the influence on multiple sub-processors can be minimized.
  • the synchronization signal is transmitted from the master PLC each time, but not all synchronization signals need to be transmitted from the master PLC.
  • the main processor 22 may generate a synchronization signal, and the master PLC may transmit only a signal for correcting the timing.
  • control object may be except servomotor.
  • an inverter may be used.
  • control target may not necessarily have the movable portion.
  • a sensing device or a laser device may be used.
  • the number of sub processors is two in the description of the embodiment, the number of sub processors may be one or three or more.
  • a second cycle is generated by dividing the first cycle by n (n ⁇ 1), and control is performed every third cycle by dividing the second cycle by m (mm2) using a timer
  • At least one of the plurality of control signals generated in the first period is a control signal to be synchronized with the synchronization signal,
  • the width of the timer, which is started next time or later is temporarily set.
  • a controller that corrects the error by changing the
  • control device 21 input / output unit 22: main processor 23: first sub processor 24: motor drive circuit 25: input circuit 26: second sub processor 30 .. Motor 40 ... encoder

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Abstract

第一の周期ごとに生成される同期信号を取得する第一のプロセッサと、前記第一の周期をｎ分割（ｎ≧１）した第二の周期を生成し、かつ、タイマを用いて、前記第二の周期をｍ分割（ｍ≧２）した第三の周期ごとに制御信号を発生させ、前記制御信号に基づいたタイミングで所定の処理を行う第二のプロセッサと、を有し、前記第一の周期において発生する複数の制御信号のうちの少なくとも１回が、前記同期信号と同期すべき制御信号であり、前記第二のプロセッサは、前記同期信号と、前記同期信号と同期すべき制御信号との間でタイミングに誤差が生じたことを検出した場合に、次回以降に開始する前記タイマの幅を一時的に変更することで前記誤差を補正する。

Description

制御装置および制御方法
　本発明は、制御装置および制御方法に関する。
　生産ラインなどに含まれる複数の機械（モータ、ロボット、センサ等）を制御する制御装置として、ＰＬＣ（Programmable Logic Controller）が利用されている。また、複数の制御装置が接続されるシステムにおいて、システム構成を簡素にするため、イーサネットといった既存の規格を利用して通信を行う技術が普及している。このような規格として、例えば、ＥｔｈｅｒＣＡＴ（登録商標）が存在する（特許文献１）。
　ＥｔｈｅｒＣＡＴにおいては、ネットワーク接続されたマスタが、複数のスレーブに対してフレームを送出し、複数のスレーブが、受信したフレームにオンザフライでマスタ宛のデータを書き込む。これにより、複数のスレーブが協調して動作することを可能にしている。
　ＥｔｈｅｒＣＡＴは、複数のスレーブ間で処理タイミングを一致させるための信号（同期信号）を生成する機能を有している。複数のスレーブが同期信号に基づいて処理を行うことで、異なる複数の制御対象物（例えば、軸ごとに設置された複数のモータ）の動作を同期させることができる。
米国特許第８０６０６７７号明細書
　ＥｔｈｅｒＣＡＴの各スレーブでは、装置の制御を行うＭＰＵが周期的に制御信号（割り込み）を発生させており、当該制御信号に基づいたタイミングで制御対象物の制御を行う。また、この制御信号のタイミングを同期信号と同期させることで、複数のスレーブ間で動作を同期させることができる。
　一方、同期信号と制御信号はそれぞれ別々のプロセッサによって生成されているため、お互いのタイミングに徐々に誤差が生じうる。これを修正しないと、スレーブ間で動作の同期が取れなくなるため、各スレーブにおいては、タイミングの誤差を検出し、制御信号の生成タイミングを修正する必要がある。
　本発明は上記の課題を考慮してなされたものであり、制御装置において、異なるクロックによって周期的に生成される複数の信号を同期させることを目的とする。
　本発明に係る制御装置は、
　第一の周期ごとに生成される同期信号を取得する第一のプロセッサと、前記第一の周期をｎ分割（ｎ≧１）した第二の周期を生成し、かつ、タイマを用いて、前記第二の周期をｍ分割（ｍ≧２）した第三の周期ごとに制御信号を発生させ、前記制御信号に基づいたタイミングで所定の処理を行う第二のプロセッサと、を有し、前記第一の周期において発生する複数の制御信号のうちの少なくとも１回が、前記同期信号と同期すべき制御信号であり、前記第二のプロセッサは、前記同期信号と、前記同期信号と同期すべき制御信号との間でタイミングに誤差が生じたことを検出した場合に、次回以降に開始する前記タイマの幅を一時的に変更することで前記誤差を補正することを特徴とする。
　同期信号は、制御装置に対して周期的に与えられるタイミング信号であり、第一のプロセッサによって取得される。本発明に係る制御装置がマスタ装置と接続されている場合、同期信号はマスタ装置から周期的に送信されるものであってもよい。
　また、第二のプロセッサは、第一の周期内において、第一の周期の１／ｎの周期で第二の周期を生成し、かつ、第二の周期の１／ｍの周期（第三の周期）で制御信号を反復して発生させ、制御信号に基づいたタイミングで所定の処理を行うことで制御対象物の制御を行う。例えば、制御対象物がモータである場合、制御装置が、モータの駆動を行うサブプロセッサと、モータの位置検出を行うサブプロセッサとそれぞれ通信する構成であってもよい。制御信号のタイミングごとに所定の処理（例えば各サブプロセッサとの入出力）を行うことで、同期信号をさらに細分化したタイミングで細かな制御を行うことができる。
　かかる構成においては、同期信号と制御信号が別々のプロセッサによって生成されるため、互いの信号のタイミングにずれが生じる場合がある。
　そこで、本発明に係る制御装置は、第二のプロセッサが、同期信号と、同期信号と同期すべき制御信号との間でタイミングに誤差が生じたことを検出した場合に、第三の周期を計測するタイマの幅を変更することで、ずれたタイミングを一致させる。この際、遅延させるタイマは、次回以降に開始するタイマである。かかる構成によると、比較的簡便な構成で同期信号と制御信号とを一致させることが可能となる。
　また、前記第二のプロセッサは、前記誤差が所定の値以上である場合に、前記誤差の補正を行うことを特徴としてもよい。
　タイミングの誤差は徐々に累積していくため、誤差に閾値を設け、検出した誤差が閾値を上回った時点で補正処理を行うようにすることが好ましい。補正の頻度があまりに高いと、制御信号が均等に発生しなくなるため、装置の動作に弊害をもたらすおそれがあるためである。
　また、前記タイマの一回の変更幅に上限が設けられており、前記第二のプロセッサは、前記誤差が前記上限を上回る場合に、複数の前記第三の周期に分けて前記タイマの幅を変更することを特徴としてもよい。
　補正の量が大きいと、制御信号のタイミングが急激に変わるため、サブプロセッサが異常を検知してしまうなど、装置の動作に弊害をもたらすおそれがある。そこで、一回あたりの補正量に上限を設け、一回の周期で補正が完了しない場合、複数の周期に分散して補正を行うようにすることが好ましい。
　また、前記所定の処理は、モータの駆動制御を行うプロセッサ、または、前記モータから位置情報を取得するプロセッサの少なくともいずれかと行うデータの送受信処理であることを特徴としてもよい。
　本発明は、サブプロセッサとして、モータの駆動制御を行うプロセッサと、エンコーダ等によってモータの位置検出を行うプロセッサを有する装置に好適に適用することができる。
　また、前記第二のプロセッサは、前記誤差の補正を行ってから所定の時間が経過するまで、再度の補正を行わないことを特徴としてもよい。
　誤差の補正を行ってから、サブプロセッサの動作が安定するまで再度の補正を行わないようにすることで、装置の安定化を図ることができる。
　また、前記第二のプロセッサは、前記同期信号を取得すべきタイミングから、所定の回数後に開始する前記タイマの幅を変更することを特徴としてもよい。
　かかる構成によると、同期信号間において常に同じタイミングで補正がかかるため、複数のサブプロセッサに与える影響を最小限にすることができる。
　なお、本発明は、上記手段の少なくとも一部を含む制御装置として特定することができる。また、上記制御装置が行う制御方法として特定することもできる。上記処理や手段は、技術的な矛盾が生じない限りにおいて、自由に組み合わせて実施することができる。
　本発明によれば、制御装置において、異なるクロックによって周期的に生成される複数の信号を同期させることができる。
実施形態に係る制御システムの全体構成図である。 同期信号と制御信号のタイミングを説明する図である。 実施形態に係る制御装置のシステム構成図である。 Ｔｉｃｋごとの処理内容を説明する図である。 タイミングのずれを補正する処理を説明する図である。 実施形態に係る制御装置が行う処理フローチャートである。
（適用例）
　以下、本発明の概要について図面を参照しながら説明する。
　図１は、本発明の一実施形態に係る制御システムの全体構成を示す模式図である。本制御システムは、マスタノードであるマスタＰＬＣ１０と、スレーブノードである複数のスレーブ２０を有して構成される。
　マスタＰＬＣ１０は、複数のスレーブ２０を統括する装置である。具体的には、スレーブ２０で実行されるプログラムの管理、スレーブ２０の運転状態の監視などを行う。
　スレーブ２０は、マスタＰＬＣ１０およびサーボモータ３０、エンコーダ４０と電気的に接続され、マスタＰＬＣ１０から受信した命令に従ってサーボモータ３０を駆動し、また、サーボモータ３０の位置情報をエンコーダ４０から取得して制御を行う装置である。
　スレーブ２０は、典型的には、ネットワーク通信を行う通信ユニットと、プログラムを実行する主体であるＣＰＵユニットと、フィールドからの信号を入出力するＩ／Ｏユニットを含む。Ｉ／Ｏユニットには、サーボモータ３０およびエンコーダ４０が接続される。スレーブ２０は、ＣＰＵユニットで実行したプログラムの実行結果に基づいてサーボモータ３０を駆動し、サーボモータ３０の位置情報を出力するエンコーダ４０から信号を取得する。また、現在のステータス情報をマスタＰＬＣ１０へ送信する。なお、図示していないが、ＣＰＵユニットは、入出力を行う手段（タッチパネルやディスプレイ等）を有していてもよい。例えば、ＰＬＣの動作に関する情報をユーザに提供してもよい。
　マスタＰＬＣ１０とスレーブ２０は、イーサネット（登録商標）などのネットワークを介して接続される。本実施形態では、マスタＰＬＣ１０とスレーブ２０は、ＥｔｈｅｒＣＡＴ（登録商標）を利用して通信するように構成される。
　複数のスレーブ２０には、それぞれ異なるサーボモータ３０が接続される。なお、図１には一つのスレーブ２０に一つのサーボモータ３０を接続した例を示したが、スレーブ２０に接続されるモータの数は複数であってもよい。スレーブ２０に接続されるモータの数が複数である場合、各サーボモータ３０の駆動に関する情報がスレーブによって一元化され、マスタＰＬＣ１０へ伝送される。また、図１には、３つのスレーブ２０を図示したが、ネットワークに接続されるスレーブの数に制限は無い。
　マスタＰＬＣ１０からスレーブ２０へは、周期的に同期信号が送信される。同期信号は、複数のスレーブ間で処理のタイミングを一致させるための信号であり、例えば、数百マイクロ秒おきに発行される。
　また、スレーブ２０においては、同期信号と同期したタイミングで制御信号が周期的に生成される。図２は、制御信号の生成タイミングを説明する図である。スレーブ２０は、内蔵されたタイマによってカウンタをインクリメントし、カウンタが増加するタイミングで制御信号を生成する。スレーブ２０は、図２（Ａ）に示したように、同期信号が到来するごとにｎ回（本例の場合は４回）ずつ制御信号を生成するよう設計されている。
　このような構成においては、同期信号が与えられるタイミングと、制御信号が生成されるタイミングにずれが生じることがある。これは、同期信号を生成するプロセッサと、制御信号を生成するプロセッサが異なるためである。例えば、図２（Ｂ）に示したように、補正を行わないと、ずれが拡大し、スレーブ間の同期に支障を及ぼしてしまう。
　本発明においては、このようなずれを補正するため、同期信号と制御信号との間にタイミングのずれを検出した場合に、次回以降にスタートするタイマの幅を変更することで、ずれの補正を行う。
　例えば、図示したＴｉｃｋ３の先頭においてずれを検出した場合、続くＴｉｃｋ４，Ｔｉｃｋ１，Ｔｉｃｋ２に対応するタイマを一時的に延長ないし短縮する。これにより、次に到来する同期信号と制御信号のタイミングを一致させることができる。
（システム構成）
　以下、前述した機能を実現するための、本発明の好ましい実施形態について図面を参照しながら説明する。
　図３は、本実施形態に係る制御装置を示すシステム構成図である。制御装置２０が、図１におけるスレーブ２０に対応する。
　入出力部２１は、ＥｔｈｅｒＣＡＴバスとメインプロセッサを接続するためのインタフェース部である。
　メインプロセッサ２２は、制御装置２０の制御を行う主プロセッサである。メインプロセッサ２２は、必ずしも単一のプロセッサでなくてもよい。例えば、ＥｔｈｅｒＣＡＴとの通信において利用されるプロセッサ（第一のプロセッサ２２ａ）と、制御対象物（例えばモータやインバータ）を制御するためのプロセッサ（第二のプロセッサ２２ｂ）を有していてもよい。また、これらのプロセッサは、必ずしも単一の種類でなくてもよい。例えば、一つがＡＳＩＣによって、一つがＭＰＵによって実装されてもよい。本実施形態では、第一のプロセッサが同期信号の取得を行い、第二のプロセッサが制御信号を生成するものとするが、この形態に限られない。
　本実施形態に係る制御装置は、さらに、制御対象物であるモータを駆動するためのサブプロセッサと、モータの位置情報を取得するためのサブプロセッサを有して構成される。
　第１サブプロセッサ２３は、制御対象物であるモータを駆動するためのサブプロセッサである。第１サブプロセッサ２３は、後述するモータ駆動回路２４に対して制御信号を送信することでモータの制御を行う。第１サブプロセッサ２３は、例えば、マイクロコントローラユニット（ＭＣＵ）として実装される。
　モータ駆動回路２４は、モータを駆動するための電源と接続されており、第１サブプロセッサ２３から送信された制御信号に基づいて、モータ駆動用のパルス信号を生成する回路である。
　モータ３０は、制御装置２０が制御を行う対象物である。本実施形態では、モータ３０はサーボモータである。モータ３０の位置情報（回転角に関する情報）は、モータ３０に内蔵されたエンコーダ４０によって検出される。本実施形態では、エンコーダ４０は、位置情報をパルス信号によって出力するインクリメンタルエンコーダである。
　入力回路２５は、エンコーダ４０が出力したパルス信号を取得し、内部信号に変換するインタフェースである。
　第２サブプロセッサ２６は、入力回路２５が出力した内部信号のカウント、ラッチによる入力値の保存などを行うプロセッサである。第２サブプロセッサ２６は、例えば、マイクロコントローラユニット（ＭＣＵ）として実装される。
　メインプロセッサ２２、第１サブプロセッサ２３、第２サブプロセッサ２６の間はＳＰＩ（Serial Peripheral Interface）によって通信が行われる。
（信号の補正方法）
　次に、同期信号と制御信号の関係について説明する。
　本実施形態では、マスタＰＬＣ１０から周期的に送信される同期信号（ＳＹＮＣ０）をメインプロセッサ２２が取得し、メインプロセッサ２２が、タイマを用いて、同期信号と同期したタイミングで制御信号を生成する。
　なお、以下の説明では、同期信号が２００マイクロ秒間隔で到来するものとする。
　メインプロセッサ２２は、プロセッサに内蔵されたタイマパルスユニットを用いて、図２（Ａ）に示したように、同期信号の到来周期を４分割した周期でカウントを行う。本例では、１カウントの単位をＴｉｃｋと称する。すなわち、Ｔｉｃｋ１からＴｉｃｋ４までの４周期が、同期信号が到来するごとに生成される。メインプロセッサ２２は、Ｔｉｃｋが生成されるたびに（すなわち、５０マイクロ秒おきにカウンタがアップするたびに）制御信号を生成する。なお、本実施形態では、Ｔｉｃｋ３の開始タイミングと同期信号のタイミングとを一致させるものとする。
　次に、図４を参照しながら、メインプロセッサ２２がＴｉｃｋごとに行う処理内容について説明する。なお、ここでは、Ｔｉｃｋ３においてマスタＰＬＣ１０との通信が行われるものとする。
　第１サブプロセッサ２３に着目すると、まず、Ｔｉｃｋ１で、第１サブプロセッサ２３に対する送信データを生成する。そして、Ｔｉｃｋ２で第１サブプロセッサ２３との通信を行い、Ｔｉｃｋ３にて第１プロセッサ２３から送信されたデータを読み出す。
　第２サブプロセッサ２６に着目すると、Ｔｉｃｋ４で、第２サブプロセッサ２６から送信されたデータを読み出し、次いで、第２サブプロセッサ２６に対する送信データを生成する。そして、Ｔｉｃｋ１～３で第２サブプロセッサ２６との通信を行う。
　メインプロセッサ２２が生成する制御信号は、サブプロセッサに対する割り込み信号である。メインプロセッサ２２は、各Ｔｉｃｋを開始するタイミングで割り込み信号を発生させ、各プロセッサは、割り込みによって通知されたタイミングに基づいて規定の処理を行う。
　なお、本実施形態で述べたＴｉｃｋごとの処理内容、および、Ｔｉｃｋの分割数はあくまで一例であり、変更することも可能である。例えば、同期信号が到来する周期をｎ分割（ｎ≧１）した周期を生成し、当該周期をさらにｍ分割（ｍ≧２）した周期で制御信号を生成してもよい。
　図２に戻って説明を続ける。
　本実施形態のように、Ｔｉｃｋと同期信号とを同期させて処理を行う場合、両者のずれが問題となる。同期信号はマスタＰＬＣによって生成され、Ｔｉｃｋはメインプロセッサによって生成されるため、両者が同期するようタイマを設定しても、徐々に誤差が蓄積するためである。誤差が蓄積すると、図２（Ｂ）のように同期信号とＴｉｃｋが同期しなくなり、これが複数のスレーブ間で発生すると、例えばモータの軸間で同期が取れなくなるといった問題が発生する。
　そこで、本実施形態では、メインプロセッサ２２が、同期信号とＴｉｃｋ３の始期との間にタイミングのずれが生じたことを検出した場合に、カウントを行うためのタイマの満了時期を補正することで誤差の修正を行う。
　当該動作について、図５を参照して説明する。
　メインプロセッサ２２は、図中（１）で示したように、同期信号が発生するごとに、同期信号の到来タイミングと、Ｔｉｃｋ３における制御信号の発生タイミングとのずれを検出する。ここで、ずれ幅の絶対値が所定の値（以下、第一の閾値）を上回っていた場合、補正が必要であると判断し、補正処理を行う。なお、第一の閾値は、例えば、同期信号の間隔が２００マイクロ秒である場合、１マイクロ秒とすることができる。第一の閾値は、想定される同期信号のジッタ（一時的な揺らぎ）よりも大きくすることが好ましい。ジッタを誤差として検出してしまうと、本来必要がない補正処理を行うことになり、以降において誤差の発生を誘発してしまうためである。
　メインプロセッサ２２が、補正が必要であると判定した場合、図中（２）で示したように、次の周期以降に到来するＴｉｃｋ１において、Ｔｉｃｋを計時するタイマを一時的に延長ないし短縮する。例えば、制御信号よりも同期信号がｎマイクロ秒遅い場合、タイマの満了をｎマイクロ秒遅延させる。また、制御信号よりも同期信号がｎマイクロ秒早い場合、タイマの満了をｎマイクロ秒短縮させる。これにより、補正を行ったＴｉｃｋ以降において、同期信号と制御信号のタイミングが一致する。
　期間を延長ないし短縮するＴｉｃｋは、基本的に４つのうちのいずれであってもよい。しかし、Ｔｉｃｋの長さを変更した場合、当該Ｔｉｃｋ内で行われる処理の終了タイミングや、続くＴｉｃｋ内で行われる処理の開始タイミングが変わるため、場合によっては、サブプロセッサから正しいデータを読み取れなくなるケースが発生しうる。よって、補正幅だけ始期がずれてもデータの送受信に影響が無いＴｉｃｋを選択することが好ましい。本実施形態では、このようなＴｉｃｋとしてＴｉｃｋ１を選択した。
　このように、本実施形態では、４回ずつ実行されるタイマのうち、延長ないし短縮の対象とするタイマの順番が固定（本例では１番目，同期信号から数えると３番目）となっている。
（処理フローチャート）
　次に、図６を参照しながら、メインプロセッサ２２が行う処理のフローチャートについて説明する。図６の処理は、制御装置２０が起動中に、メインプロセッサ２２によって繰り返し実行される。
　まず、ステップＳ１１にて、前回補正を行ってから所定の時間が経過しているか否かを判定する。当該処理は、補正の間隔を確保するための処理である。なお、所定の時間は、例えば、同期信号の間隔が２００マイクロ秒である場合、５０ミリ秒とすることができる。所定の時間が経過していない場合、処理は初期状態に戻る。
　ステップＳ１２では、対象のＴｉｃｋ（本実施形態ではＴｉｃｋ３）の始期と、同期信号間の誤差を測定する。
　次に、ステップＳ１３で、測定によって得られた誤差が第一の閾値以上であるか否かを判定する。第一の閾値は、前述したように、同期信号のタイミングの揺らぎを考慮して設定するとよい。誤差が第一の閾値未満である場合、処理は初期状態に戻る。
　次に、ステップＳ１４で、測定によって得られた誤差が第二の閾値以上であるか否かを判定する。第二の閾値は、一回の処理において補正が許される最大幅を表す値である。例えば、一回の処理において補正が許される幅が５マイクロ秒である場合、第二の閾値は５マイクロ秒となる。
　本実施形態では、ステップＳ１３で所定値以上の誤差を検出した場合に逐次補正を行っているが、前回補正を行ってから次の補正を行うまでの間隔を確保しているため、この間に誤差が蓄積することが考えられる。この間に蓄積した誤差が大きい場合、ステップＳ１４で肯定判定となる。
　誤差が第二の閾値未満である場合、次の周期においてＴｉｃｋ１を計時するタイマを延長ないし短縮する（ステップＳ１５）。前述したように、延長／短縮の幅は、ステップＳ１２で得られた誤差と等しくなる。
　誤差が第二の閾値以上である場合、次回以降の周期においてＴｉｃｋ１を計時するタイマを延長ないし短縮する（ステップＳ１６）。ステップＳ１６がステップＳ１５と異なる点は、一度の周期で補正を完了させない点である。すなわち、第二の閾値を上限とする補正を複数回行い、ずれを解消させていく。例えば、誤差が３０マイクロ秒であって、第二の閾値が５マイクロ秒であった場合、５マイクロ秒ずつ補正を６回行う。このように、少しずつ補正を行うことで、制御対象物の安定状態を維持させることができる。
　以上説明したように、本実施形態によると、同期信号に基づいて制御信号（割り込み）を生成し、制御信号に基づいて複数のプロセッサが協働する制御装置において、同期信号と制御信号とを同期させることができる。
　なお、既に開始したタイマの満了時間を変更する場合、変更後において満了すべき時刻がまだ到来していないことが変更の条件となる。これに対し、本実施形態では、タイミングのずれを検知した場合に、まだ開始していないタイマを延長ないし短縮するため、制約なしに補正を行うことができる。
　また、同期信号間においてＴｉｃｋが複数生成される場合に、常に同じＴｉｃｋを対象として補正を行うため、複数のサブプロセッサに与える影響を最小限にすることができる。
（変形例）
　なお、実施形態の説明は本発明を説明する上での例示であり、本発明は、発明の趣旨を逸脱しない範囲で適宜変更または組み合わせて実施することができる。
　例えば、実施形態の説明では、同期信号は毎回マスタＰＬＣから送信されるものとしたが、全ての同期信号がマスタＰＬＣから送信される必要はない。例えば、同期信号をメインプロセッサ２２が生成し、マスタＰＬＣからは、タイミングを補正するための信号のみを送信してもよい。
　また、実施形態の説明ではサーボモータを制御するシステムを例示したが、制御対象はサーボモータ以外であってもよい。例えば、インバータなどであってもよい。また、制御対象は必ずしも可動部を有するものでなくてもよい。例えば、センシング装置やレーザ装置などであってもよい。
　また、実施形態の説明ではサブプロセッサを２個としたが、サブプロセッサの数は１個、または３個以上であってもよい。
　本発明は、以下のように特定することもできる。すなわち、
　第一の周期ごとに生成される同期信号を取得する第一のプロセッサ（２２ａ）と、
　前記第一の周期をｎ分割（ｎ≧１）した第二の周期を生成し、かつ、タイマを用いて、前記第二の周期をｍ分割（ｍ≧２）した第三の周期ごとに制御信号を発生させ、前記制御信号に基づいたタイミングで所定の処理を行う第二のプロセッサ（２２ｂ）と、を有し、
　前記第一の周期において発生する複数の制御信号のうちの少なくとも１回が、前記同期信号と同期すべき制御信号であり、
　前記第二のプロセッサは、前記同期信号と、前記同期信号と同期すべき制御信号との間でタイミングに誤差が生じたことを検出した場合に、次回以降に開始する前記タイマの幅を一時的に変更することで前記誤差を補正する
　ことを特徴とする、制御装置である。
　２０・・・制御装置
　２１・・・入出力部
　２２・・・メインプロセッサ
　２３・・・第１サブプロセッサ
　２４・・・モータ駆動回路
　２５・・・入力回路
　２６・・・第２サブプロセッサ
　３０・・・モータ
　４０・・・エンコーダ

Claims (7)

  1. 　第一の周期ごとに生成される同期信号を取得する第一のプロセッサと、
    　前記第一の周期をｎ分割（ｎ≧１）した第二の周期を生成し、かつ、タイマを用いて、前記第二の周期をｍ分割（ｍ≧２）した第三の周期ごとに制御信号を発生させ、前記制御信号に基づいたタイミングで所定の処理を行う第二のプロセッサと、を有し、
    　前記第一の周期において発生する複数の制御信号のうちの少なくとも１回が、前記同期信号と同期すべき制御信号であり、
    　前記第二のプロセッサは、前記同期信号と、前記同期信号と同期すべき制御信号との間でタイミングに誤差が生じたことを検出した場合に、次回以降に開始する前記タイマの幅を一時的に変更することで前記誤差を補正する
    　ことを特徴とする、制御装置。
  2. 　前記第二のプロセッサは、前記誤差が所定の値以上である場合に、前記誤差の補正を行う
    　ことを特徴とする、請求項１に記載の制御装置。
  3. 　前記タイマの一回の変更幅に上限が設けられており、前記第二のプロセッサは、前記誤差が前記上限を上回る場合に、複数の前記第三の周期に分けて前記タイマの幅を変更する
    　ことを特徴とする、請求項１または２に記載の制御装置。
  4. 　前記所定の処理は、モータの駆動制御を行うプロセッサ、または、前記モータから位置情報を取得するプロセッサの少なくともいずれかと行うデータの送受信処理である
    　ことを特徴とする、請求項１から３のいずれかに記載の制御装置。
  5. 　前記第二のプロセッサは、前記誤差の補正を行ってから所定の時間が経過するまで、再度の補正を行わない
    　ことを特徴とする、請求項１から４のいずれかに記載の制御装置。
  6. 　前記第二のプロセッサは、前記同期信号を取得すべきタイミングから、所定の回数後に開始する前記タイマの幅を変更する
    　ことを特徴とする、請求項１から５のいずれかに記載の制御装置。
  7. 　第一の周期ごとに生成される同期信号を取得する第一のステップと、
    　前記第一の周期をｎ分割（ｎ≧１）した第二の周期を生成し、かつ、タイマを用いて、前記第二の周期をｍ分割（ｍ≧２）した第三の周期ごとに制御信号を発生させ、前記制御信号に基づいたタイミングで所定の処理を行う第二のステップと、を含み、
    　前記第一の周期において発生する複数の制御信号のうちの少なくとも１回が、前記同期信号と同期すべき制御信号であり、
    　前記第二のステップでは、前記同期信号と、前記同期信号と同期すべき制御信号との間でタイミングに誤差が生じたことを検出した場合に、次回以降に開始する前記タイマの幅を一時的に変更することで前記誤差を補正する
    　ことを特徴とする、制御方法。
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