WO2019102733A1 - 復号装置、復号方法 - Google Patents

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淳也 白石
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to the technical field of a decoding device and a decoding method that perform data decoding by PRML decoding (Partial Response Maximum Likelihood (PRML)).
  • PRML decoding Partial Response Maximum Likelihood
  • PRML decoding is generally used for binary decoding of information signals read from a recording medium.
  • the PRML decoding apparatus comprises a partial response equalization circuit and a maximum likelihood decoding circuit.
  • adaptive equalization is generally used in which the equalization characteristic is adaptively controlled to approach an ideal partial response in order to follow variations in the recording characteristic and fluctuations in the reproduction state.
  • the transmission paths for magnetic recording and reproduction and optical recording and reproduction can not be completely regarded as ideal partial response transmission paths, and even with adaptive equalization, there is a disadvantage that deviation from the ideal value occurs.
  • a Viterbi algorithm that determines the most likely decoded data sequence from history of likelihood for decoded data for each sample time is generally used and is also referred to as a Viterbi decoding circuit. In addition, it corrects the shift (equalization error) in the part where the transmission path is not the ideal partial response transmission path, the vertical asymmetry of the RF waveform (asymmetry) due to nonlinearity, and distortion components that can occur in both the optical and electrical systems. In order to do so, an adaptive Viterbi circuit that adaptively controls the discrimination point of the input stage of the Viterbi decoder circuit according to input data is also used in the high density recording and reproducing circuit.
  • PR partial response
  • constraint length symbol interference length
  • Patent Document 2 discloses a configuration in which an adaptive Viterbi circuit is adopted as a Viterbi decoding circuit while adopting an adaptive equalization circuit which performs the above-mentioned adaptive equalization as partial response equalization. That is, the configuration is a combination of the adaptive equalization circuit and the adaptive Viterbi circuit.
  • the equalization error (error between the equalization circuit output and the target value) used in the least squares method calculation is calculated.
  • setting (updating) of the PR coefficient that minimizes the equalization error is performed by the LMS operation.
  • the present technology has been made in view of the above circumstances, and aims to improve decoding performance by suppressing deterioration in convergence performance and operation stability of coefficient updating as the length of the constraint length increases. .
  • the decoding device is an equalization unit that performs partial response equalization on an input signal by convolution of partial response coefficients, and adaptive equalization that causes the partial response coefficient to adaptively follow the characteristics of the input signal.
  • a maximum likelihood decoding unit which performs maximum likelihood decoding on the equalized signal, which is the input signal equalized by the adaptive equalization unit, and outputs a decoded value.
  • An adaptive maximum likelihood decoding unit for adaptively following the identification point in the likelihood decoding to the characteristics of the input signal; convoluting a partial response coefficient with the decoded value;
  • a target waveform generation unit for generating a conversion target waveform, an error signal generation unit for generating an error signal of the equalization target waveform and the equalization signal as an equalization error signal, the decoded value,
  • a coefficient updating section for updating the partial response coefficients the target waveform generator is used to generate the equalized target waveforms by the least squares method calculation of minimizing the correlation between the error signal, but with a.
  • an equalization target to be optimized is automatically set for variations in input signal characteristics, and stable decoding performance can be maintained.
  • the error signal between the equalization signal and the equalization target waveform is fed back to the adaptive equalization unit, it is not necessary to use the discrimination point of the adaptive maximum likelihood decoding unit in adaptive equalization, so long constraint is achieved. It is advantageous for the prolongation.
  • partial response coefficients used to generate an equalization target waveform by the least square method operation that minimizes the correlation between the decoded value and the equalization error signal (hereinafter referred to as “PR”, the PR coefficient is properly updated according to the input signal characteristics.
  • the sum value of partial response coefficients used to generate the equalized target waveform is calculated, and the updating operation of the coefficient updating unit is performed so that the sum value becomes a value within a predetermined range. It is possible to have a configuration including a coefficient summation control unit that controls
  • the coefficient sum control unit gives the offset value according to the value of the sum value to the equalization error signal input to the coefficient update unit. It is possible to control so that it may become a value within the above-mentioned fixed range.
  • the decoding device can be configured to include an error signal equalization unit that performs equalization processing on the equalization error signal input to the coefficient updating unit.
  • the error signal equalization unit may be configured to amplify a high frequency component of the equalization error signal.
  • the values of the PR coefficients are converged so as to obtain an equalization characteristic with a higher high-pass gain as the equalization characteristic of the adaptive equalization unit, and it is possible to improve the decoding performance.
  • the coefficient updating unit and the target waveform generating unit can share a delay for delaying the decoded value by one clock.
  • the circuit configuration can be simplified in realizing the configuration for updating the PR coefficient by the least square method operation that minimizes the correlation between the decoded value and the equalization error signal.
  • the coefficient updating unit can be configured to be able to change the number of partial response coefficients to be updated.
  • the coefficient updating unit is configured to change the number of partial response coefficients to be updated by controlling operation / stop of a multiplier used for updating the partial response coefficient. It is possible.
  • the decoding method is an equalization step of performing partial response equalization on an input signal by convolution of partial response coefficients, and adaptively causing the partial response coefficient to follow characteristics of the input signal adaptively.
  • a target waveform generation step for generating an equalization target waveform for adaptive equalization; and an error signal between the equalization target waveform and the equalization signal
  • the target waveform generation step uses the error signal generation step to generate the equalization target waveform by an error signal generation step to generate as an equalization error signal, and a least squares method operation to minimize the correlation between the decoded value and the equalization error signal
  • the present technology it is possible to suppress the decrease in the convergence performance and the operation stability of the coefficient update as the long constraint length is achieved, and to improve the decoding performance.
  • the effect described here is not necessarily limited, and may be any effect described in the present disclosure.
  • FIG. 1 is a block diagram of a disk drive device according to an embodiment of the present technology. It is a block diagram of the decoding part of embodiment. It is a figure for demonstrating the internal structure of the adaptive Viterbi decoder of embodiment.
  • FIG. 2 is a block diagram of an embodiment of an adaptive Viterbi detector. It is a block diagram of a signal processing part provided with the target waveform generation part of an embodiment, and a PR coefficient update part.
  • PRML partial response maximum likelihood decoding
  • PRML Partial Response Maximum Likelihood
  • the PRML decoding method is a method for detecting a PR sequence in which the Euclidean distance of the reproduction signal is minimum, and is a technique combining the process of PR and the process of maximum likelihood detection.
  • the PR sequence is obtained by performing weighted addition defined by the target response on the bit sequence. For example, PR (1, 2, 2, 1) returns a value obtained by adding a weight of 1, 2, 2, 1 to a bit sequence and adding the result as a PR value.
  • PR is a process of returning an output longer than 1 bit to 1 bit input, and the reproduction signal sequentially outputs 1, 2, 2, 1 to these for 4 consecutive information bit inputs.
  • a process obtained as a signal obtained by multiplying and adding is expressed as PR (1, 2, 2, 1) above.
  • a distance called Euclidean distance is defined between two signals, and the distance between the actual signal and the signal expected from the assumed bit sequence is examined to determine the distance.
  • the Euclidean distance is a distance defined as a distance obtained by adding the square of the amplitude difference of two signals at the same time over all the time.
  • Viterbi detection which will be described later, is used to search for a bit sequence that minimizes this distance.
  • PR maximum likelihood detection combining these, the input signal is adjusted to become a process of PR by a filter as an equalizer, and the Euclidean distance between the obtained reproduced signal and the PR of an assumed bit sequence is examined. , The bit sequence whose distance is closest is detected.
  • Viterbi detection In order to search for a bit sequence in which the Euclidean distance is actually minimized, the above-described Viterbi detection algorithm is effective.
  • a Viterbi detector composed of a plurality of states composed of consecutive bits of a predetermined length and branches represented by transitions between them is used, and all possible bit sequences are Among them, the configuration is configured to efficiently detect a desired bit sequence.
  • a register for storing a PR sequence up to the state called path metric register and the Euclidean distance (path metric) of a signal, and for the state up to the state called path memory register Two registers of registers for storing bit series flow (path memory) are provided, and for each branch, an arithmetic unit is provided which calculates the Euclidean distance between the PR series and the signal in the bit called a branch metric unit. It is done.
  • State transitions in the case of PR (1, x, x, 1) are shown in FIG.
  • the PR output dk of this system is in the state transition as shown in FIG. 1, and dk is output when transitioning from each state to the next state.
  • ST000 to ST111 indicate each state
  • Cxxxx indicates an output.
  • various bit sequences can be associated in a one-to-one relationship by one of the paths passing through the above states.
  • the Euclidean distance between the PR sequence that passes through these paths and the actual signal is to sequentially add the above-described branch metrics in the transitions between the states that constitute the above paths, that is, the branches. It is obtained by Furthermore, in order to select a path that minimizes the above Euclidean distance, paths with smaller path metrics are sequentially selected while comparing the magnitudes of path metrics of two or less branches reached in each state. It can be realized by By transferring the selection information to the path memory register, information representing a path reaching each state in bit series is stored.
  • the value of the path memory register converges to a bit sequence that finally minimizes the Euclidean distance while being sequentially updated, and the result is output. As described above, it is possible to efficiently search (detect) a bit sequence that generates a PR sequence having the closest Euclidean distance to the reproduction signal.
  • FIG. 2 shows a trellis diagram in the case of PR (1, x, x, 1). As shown in this trellis diagram, the state transition of each time point (k, k-1%) is defined. That is, by determining the most probable path, it is possible to determine the bit at each point in time.
  • Disk drive device In the present embodiment, an example in which the decoding device according to the present technology is applied to a disk drive device 1 that performs recording and reproduction on an optical disk will be described.
  • a technology for recording and reproducing digital data for example, there is a data recording technology using an optical disc such as a CD (Compact Disc) or a DVD (Digital Versatile Disc) as a recording medium.
  • an optical disc such as a CD (Compact Disc) or a DVD (Digital Versatile Disc) as a recording medium.
  • the optical disc is, for example, a read only type in which information is recorded by embossed pits as known as a CD, a CD-ROM, a DVD-ROM, a CD-R, a CD-RW, a DVD-R, a DVD -There is a type in which user data can be recorded as is known for RW, DVD + RW, DVD-RAM, etc.
  • data can be recorded by using a magneto-optical recording method, a phase change recording method, a dye film change recording method or the like.
  • the dye film change recording method is also referred to as a write once recording method, and can be recorded only once and can not be rewritten, so it is suitable for data storage applications and the like.
  • the magneto-optical recording method and the phase change recording method are capable of rewriting data, and are used for various applications including recording of various content data such as music, video, games and application programs.
  • a high density optical disc called Blu-ray Disc registered trademark, sometimes referred to as "BD” hereinafter
  • BD Blu-ray Disc
  • the disk drive apparatus 1 of the present embodiment is configured to be able to perform reproduction and recording corresponding to a reproduction only disk and a recordable type disk (a write once disk and a rewritable disk) corresponding to BD.
  • a recordable disc as BD
  • recording and reproduction of phase change marks (phase change marks) and dye change marks are performed under a combination of a laser with a wavelength of 405 nm (so-called blue laser) and an objective lens with a NA of 0.85.
  • the recording / reproducing is performed with a data block of 64 KB (kilobyte) with a track pitch of 0.32 ⁇ m, a linear density of 0.12 ⁇ m / bit, and one recording unit block (RUB).
  • reproduction-only data is recorded by emboss pits having a depth of about ⁇ / 4.
  • the track pitch is 0.32 ⁇ m
  • the linear density is 0.12 ⁇ m / bit.
  • a 64 KB data block is treated as one reproduction unit (RUB).
  • the recordable capacity per single recording layer is, for example, about 25 GB (gigabyte) according to the conditions of the track pitch and the linear density as described above.
  • the RUB which is a recording and reproduction unit, is a total of 498 frames generated by adding a link area of one frame before and after the ECC block (cluster) of 156 symbols ⁇ 496 frames, for example.
  • a groove is formed on the disc by wobbling, and this wobbling groove is used as a recording / reproducing track.
  • the wobbling of the groove includes so-called ADIP (Address in Pregroove) data. That is, the address on the disc can be obtained by detecting the wobbling information of the groove.
  • phase change marks are recorded on the tracks formed by the wobbling grooves, but the phase change marks are RLL (1, 7) PP modulation method (RLL; Run Length Limited, PP) : Recorded by Parity preserve / Prohibit rmtr (repeated minimum transition run length) or the like. Assuming that the channel clock cycle is "T", the mark length is, for example, 2T to 8T. In the case of a read-only disc, no groove is formed, but similarly data modulated by the RLL (1, 7) PP modulation method is recorded as an embossed pit row.
  • RLL Run Length Limited
  • FIG. 3 is a block diagram showing an example of the internal configuration of the disk drive device 1.
  • the disc 90 is, for example, the above-described Blu-ray Disc type read-only disc or recordable disc.
  • the disc 90 is loaded on a turntable (not shown) when loaded into the disc drive apparatus 1 and is rotationally driven at a constant linear velocity (CLV) by the spindle motor 2 at the time of recording / reproducing operation. Then, at the time of reproduction, the information of the mark (pit) recorded on the track on the disc 90 is read by the optical pickup (optical head) OP.
  • the disk 90 is a recordable disk, user data is recorded as a phase change mark or a dye change mark on a track on the disk 90 by the optical pickup OP at the time of data recording.
  • the disc 90 for example, physical information of the disc or the like is recorded by embossed pits or wobbling grooves as management information only for reproduction, but reading of such information is also performed by the pickup OP. Furthermore, for the recordable disc 90, reading of ADIP information embedded as wobbling of a groove track on the disc 90 is also performed by the optical pickup OP.
  • a laser diode as a laser light source, a photo detector for detecting reflected light, an objective lens as an output end of the laser light to the disc 90, and a laser light is irradiated to the disc recording surface through the objective lens.
  • an optical system or the like for guiding the reflected light to the photodetector is formed.
  • the laser diode outputs, for example, a so-called blue laser with a wavelength of 405 nm.
  • the NA by the optical system is about 0.85.
  • the objective lens is held movably in the tracking direction and the focus direction by a biaxial mechanism.
  • the entire pickup OP is made movable in the disk radial direction by the thread mechanism 3.
  • the laser diode in the pickup OP is driven to emit a laser by a drive signal (drive current) from the laser driver 13.
  • Reflected light information from the disk 90 is detected by a photodetector, converted into an electrical signal according to the amount of light received, and supplied to the matrix circuit 4.
  • the matrix circuit 4 is provided with a current-voltage conversion circuit, a matrix operation / amplification circuit and the like corresponding to output currents from a plurality of light receiving elements as photodetectors, and generates necessary signals by matrix operation processing. For example, an RF signal (reproduction data signal) corresponding to reproduction data, a focus error signal for servo control, a tracking error signal, and the like are generated. Furthermore, a push-pull signal is generated as a signal related to groove wobbling, that is, a signal for detecting wobbling.
  • the reproduction data signal (RF signal) output from the matrix circuit 4 is supplied to the decoding unit 5, the focus error signal and the tracking error signal are supplied to the optical block servo circuit 11, and the push pull signal is supplied to the wobble signal processing circuit 15. .
  • the decoding unit 5 binarizes the RF signal, and supplies the obtained binary data sequence (decoded value bi described later) to the frame sync detection / synchronization protection circuit 6 in the subsequent stage. Therefore, the decoding unit 5 performs A / D conversion processing of an RF signal, reproduction clock generation processing by PLL (Phase Locked Loop), PR (Partial Response) equalization processing, and Viterbi decoding (maximum likelihood decoding) processing. That is, a binary data string is obtained by PRML decoding. Then, the decoded binary data string is supplied to the frame sync detection / synchronization protection circuit 6.
  • PLL Phase Locked Loop
  • PR Partial Response
  • Viterbi decoding maximum likelihood decoding
  • the frame sync detection / synchronization protection circuit 6 performs synchronization protection processing for frame sync detection and stable frame sync detection on the binary data string output from the decoding unit 5.
  • the encoding / decoding unit 7 performs demodulation of reproduction data at the time of reproduction and modulation processing of recording data at the time of recording. That is, at the time of reproduction, data demodulation, deinterleaving, ECC decoding, address decoding and the like are performed, and at the time of recording, ECC encoding, interleaving, data modulation and the like are performed. At the time of reproduction, the binary data string decoded by the decoding unit 5 and a demodulation timing signal based on frame sync detection by the frame sync detection / synchronization protection circuit 6 are supplied to the encode / decode unit 7.
  • the encode / decode unit 7 performs demodulation processing on the binary data string at timing indicated by the demodulation timing signal based on frame sync detection, and obtains reproduced data from the disk 90. That is, demodulation processing on data recorded on the disk 90 after RLL (1, 7) PP modulation is performed and ECC decoding processing on error correction are performed to obtain reproduction data from the disk 90.
  • the data decoded to reproduction data by the encode / decode unit 7 is transferred to the host interface 8 and transferred to the host device 100 based on an instruction of the system controller 10.
  • the host device 100 is, for example, a computer device or an AV (Audio-Visual) system device.
  • the disc 90 When the disc 90 is a recordable disc, processing of ADIP information is performed at the time of recording / reproduction. That is, the push-pull signal output from the matrix circuit 4 as a signal related to wobbling of the groove is converted to wobble data digitized in the wobble signal processing circuit 15. Also, a clock synchronized with the push-pull signal is generated by PLL processing.
  • the wobble data is MSK-demodulated and STW-demodulated by the ADIP demodulation circuit 16, demodulated into a data stream constituting an ADIP address, and supplied to the address decoder 9.
  • the address decoder 9 decodes the supplied data, obtains an address value, and supplies it to the system controller 10.
  • recording data is transferred from the host device 100, and the recording data is supplied to the encoding / decoding unit 7 through the host interface 8.
  • the encoding / decoding unit 7 performs error correction code addition (ECC encoding), interleaving, addition of a subcode, and the like as encoding processing of recording data. Further, RLL (1-7) PP modulation is performed on the data subjected to the above processing.
  • the recording data processed by the encoding / decoding unit 7 is subjected to recording compensation processing in the write strategy unit 14 as fine adjustment of the optimum recording power with respect to characteristics of the recording layer, spot shape of laser light, recording linear velocity, etc.
  • the laser drive pulse in a state in which waveform adjustment and the like have been performed is supplied to the laser driver 13.
  • the laser driver 13 supplies the laser drive pulse subjected to the recording compensation processing to the laser diode in the pickup OP to execute laser light emission driving.
  • a mark corresponding to the recording data is formed on the disc 90.
  • the laser driver 13 has a so-called APC circuit (Auto Power Control), and the laser output power is monitored by the output of the laser power monitoring detector provided in the pickup OP, regardless of the temperature etc. Control to be constant.
  • the target values of the laser output at the time of recording and reproduction are given from the system controller 10, and control is performed so that the laser output level becomes the target value at the time of recording and reproduction, respectively.
  • the optical block servo circuit 11 generates various servo drive signals of focus, tracking, and sled from the focus error signal and the tracking error signal from the matrix circuit 4 to execute the servo operation. That is, the focus drive signal and the tracking drive signal are generated according to the focus error signal and the tracking error signal, and the two-axis driver 18 drives the focus coil and the tracking coil of the two-axis mechanism in the pickup OP.
  • a pickup servo, a matrix circuit 4, an optical block servo circuit 11, a biaxial driver 18, and a tracking servo loop and a focus servo loop by a biaxial mechanism are formed.
  • the optical block servo circuit 11 turns off the tracking servo loop in response to a track jump command from the system controller 10, and outputs a jump drive signal to execute a track jump operation.
  • the optical block servo circuit 11 also generates a thread drive signal based on a thread error signal obtained as a low frequency component of the tracking error signal, access execution control from the system controller 10, etc.
  • the sled mechanism 3 has a mechanism such as a main shaft holding a pickup OP, a sled motor, a transmission gear, etc., and drives the sled motor in response to a sled drive signal to make the required slide for the pickup OP. A move is made.
  • the spindle servo circuit 12 performs control to rotate the spindle motor 2 at CLV (Constant Linear Velocity).
  • the spindle servo circuit 12 generates a spindle error signal by obtaining a clock generated by PLL processing on the wobble signal as the current rotational speed information of the spindle motor 2 and comparing it with predetermined CLV reference speed information. . Further, at the time of data reproduction, since the reproduction clock generated by the PLL in the decoding unit 5 becomes the current rotational speed information of the spindle motor 2, a spindle error signal is obtained by comparing this with predetermined CLV reference speed information. Can also be generated.
  • the spindle servo circuit 12 outputs a spindle drive signal generated according to the spindle error signal, and causes the spindle driver 17 to execute CLV rotation of the spindle motor 2.
  • the spindle servo circuit 12 also generates a spindle drive signal in response to a spindle kick / brake control signal from the system controller 10, and executes operations such as start, stop, acceleration, and deceleration of the spindle motor 2.
  • the various operations of the servo system and the recording and reproducing system as described above are controlled by a system controller 10 formed by a microcomputer.
  • the system controller 10 executes various processes in response to a command from the host device 100 given via the host interface 8. For example, when a write command (write command) is issued from the host device 100, the system controller 10 first moves the pickup OP to an address to be written. Then, the encoding / decoding unit 7 causes the encoding process to be performed on the data (for example, video data, audio data, etc.) transferred from the host device 100 as described above. Then, the recording is performed by driving the laser light emission of the laser driver 13 according to the data encoded as described above.
  • the system controller 10 when a read command for transferring certain data recorded on the disk 90 is supplied from the host device 100, the system controller 10 first performs seek operation control for the designated address. That is, a command is issued to the optical block servo circuit 11 to execute the access operation of the pickup OP with the address specified by the seek command as the target. Thereafter, operation control necessary to transfer data of the instructed data section to the host device 100 is performed. That is, data is read from the disk 90, reproduction processing is performed in the decoding unit 5, the frame sync detection / synchronization protection circuit 6, and the encoding / decoding unit 7, and the requested data is transferred.
  • FIG. 3 has been described as the disk drive device 1 connected to the host device 100, the disk drive device 1 may not be connected to other devices. In that case, an operation unit and a display unit are provided, and the configuration of an interface portion for data input and output is different from that shown in FIG. That is, recording and reproduction may be performed according to the user's operation, and a terminal portion for input / output of various data may be formed.
  • the configuration of the disk drive device 1 can be considered in various other ways, for example, as an example of a reproduction-only device.
  • FIG. 4 shows a configuration example of the decoding unit 5.
  • the decoding unit 5 includes an A / D converter 51, a PLL circuit 52, an adaptive equalizer 53, and an adaptive Viterbi decoder 54.
  • the A / D converter 51 converts the RF signal (reproduction data signal) supplied from the matrix circuit 4 into digital data.
  • the PLL circuit 52 generates the reproduction clock CLK by PLL processing using the output of the A / D converter 51, for example, and supplies it to each part.
  • the RF signal converted into digital data is subjected to PR equalization processing by the adaptive equalizer 53. That is, equalization processing is performed by convoluting the PR coefficient.
  • the RF signal subjected to PR equalization processing by the adaptive equalizer 53 is input to the adaptive Viterbi decoder 54 as the equalized signal z, subjected to Viterbi decoding, and output as a decoded binary data string (bit string of the decoded value bi).
  • the adaptive equalizer 53 has a function of making the PR coefficient (frequency characteristic of PR equalization) used for the PR equalization process adaptively follow the frequency characteristic of the input RF signal. Specifically, the adaptive equalizer 53 receives the equalization error signal ek generated by the adaptive Viterbi decoder 54 as described later, and updates the PR coefficient so that the equalization error signal ek is minimized.
  • the LMS (Least Squares Method) algorithm is used to update the PR coefficient.
  • the adaptive Viterbi decoder 54 of the present embodiment has a function of adaptively following the identification point of maximum likelihood decoding to the characteristics of the input signal, that is, the frequency characteristics and asymmetry of the equalized signal z. That is, it has the function of adaptive Viterbi decoding.
  • FIG. 5 is a diagram for explaining the internal configuration of the adaptive Viterbi decoder 54, and also shows the adaptive equalizer 53 shown in FIG. 4 together with the internal configuration of the adaptive Viterbi decoder 54.
  • the adaptive Viterbi decoder 54 includes an adaptive Viterbi detector 55, a signal processing unit 56, a delay circuit 59, a subtractor 60, and a constraint length setting unit 61.
  • the adaptive Viterbi detector 55 has a configuration described below, performs adaptive Viterbi decoding processing on the equalized signal z, and outputs a decoded value bi.
  • FIG. 6 is a block diagram showing an example of the internal configuration of the adaptive Viterbi detector 55.
  • the adaptive Viterbi detector 55 includes a reference level storage unit 80, a reference level update unit 81, a branch metric calculator (BMC) 82, an add / compare / select unit (ACS: Add Compare & Select) 83, and a metric storage unit.
  • BMC branch metric calculator
  • ACS Add Compare & Select
  • MMU Metric Memory Unit
  • PMU Path Memory Unit
  • the reference level holding unit 80 holds the initial values of the amplitude reference levels c0000 to c1111 as the identification points.
  • the reference level update unit 81 generates amplitude reference levels c ′ 0000 to c ′ 1111 that adaptively update the amplitude reference level to be the identification point, and supplies the amplitude reference levels to the branch metric calculation unit 82.
  • the branch metric calculation unit 82 calculates the relative value of the Euclidean distance between the equalized signal z [k + m] and the amplitude reference levels c'0000 to c'1111 to obtain a branch metric bm. This may be calculated across m clocks. For example, assuming that the branch metrics of Viterbi decoding in 10 values and 6 states are bm0000 to bm1111, the following is obtained. However, " ⁇ " means a power.
  • the addition / comparison / selection unit 83 adds branch metrics along paths reaching the six states to generate path metrics m000 [k] to m111 [k]. Then, the path metrics m 000 [k] to m 111 [k] are transmitted to the metric storage unit 84.
  • the metric storage unit 84 is a circuit that performs processing so that the path metric does not overflow, temporarily latches the path metrics m000 [k] to m111 [k], and then latches the path metrics m000 [k-1] to m111. [K ⁇ 1] is sent to the addition / comparison / selection unit 83.
  • the addition / comparison / selection unit 83 generates path metrics m000 [k] to m111 [k] from path metrics m000 [k-1] to m111 [k-1] and branch metrics bm000 to bm111 as follows. It will be done. Note that min ⁇ A, B ⁇ means selecting the smaller of A and B.
  • the addition / comparison / selection unit 83 creates selection information s 000, s 001, s 110, s 111 with “0” or “1” value to select the smallest path metric, and the path memory unit 85 Output.
  • the path memory unit 85 receives the selection information s000, s001, s110, s111, stores the identification result as the path metric history for each of the six states, and sequentially updates the identification result dec [k ⁇ n ] Is output. That is, among the paths as shown in the trellis diagram of FIG.
  • the maximum likelihood path is determined from the selection information s000 to s111, and as a result, “0” or “1” which is the decoded value bi of the time point k ⁇ n Print a value.
  • the path memory unit 85 outputs the discrimination results pm000 [k] to pm000 [k ⁇ 1] at each time point to the reference level update unit 81.
  • the reference levels c'0000 to c'1111 thus updated are used for the calculation of the branch metric bm by the branch metric calculator 82 as described above.
  • the adaptive Viterbi detector 55 adaptively makes the amplitude reference level follow the frequency characteristic of the input equalized signal z.
  • the decoded value bi obtained by the adaptive Viterbi decoding process of the adaptive Viterbi detector 55 is supplied to the signal processing unit 56.
  • the signal processing unit 56 includes a target waveform generation unit 57 and a PR coefficient update unit 58.
  • the target waveform generation unit 57 generates an equalized target waveform Ik for adaptive equalization by the adaptive equalizer 53 by convoluting the PR coefficient into the decoded value bi.
  • the PR coefficient updating unit 58 updates the PR coefficient used by the target waveform generation unit 57 to generate the equalization target waveform Ik.
  • the update of the PR coefficient is performed based on the equalization error signal ek generated by the subtractor 60 described below and the decoding value bi input from the adaptive Viterbi detector 55, and the decoding value bi and the equalization error signal ek And LSM operations to minimize correlation with
  • the equalized target waveform Ik generated by the target waveform generation unit 57 is input to the subtractor 60, and the equalized signal z from the adaptive equalizer 53 is input via the delay circuit 59, and the difference between these input signals is calculated. It outputs as an equalization error signal ek.
  • the delay time of the delay circuit 59 is a time corresponding to the convolution processing time by the target waveform generation unit 57.
  • the equalization error signal ek is supplied to the adaptive equalizer 53 as described above, is used for updating the PR coefficient (LMS operation) in the adaptive equalizer 53, and is also supplied to the PR coefficient updating unit 58.
  • the constraint length setting unit 61 sets a constraint length of the PR coefficient used for generating the equalization target waveform Ik by the target waveform generation unit 57.
  • the restraint length setting unit 61 will be described again.
  • FIG. 7 is a block diagram showing an example of the internal configuration of the signal processing unit 56.
  • the target waveform generation unit 57 sets j (where “j” is a natural number of 2 or more) multipliers 66 (66-1 to 66-j) for which corresponding PR coefficients are set.
  • J-1 delay devices 65 (65-1) serially inserted on the input line of the decoded value bi and supplying the decoded value bi delayed by one clock to the multipliers 66-1 to 66-j.
  • target waveform generation unit 57 j decoded values bi delayed by one clock by delay devices 65-1 to 65- (j-1) correspond to the respective ones of multipliers 66-1 to 66-j.
  • the amplification is performed by the PR coefficient set in the multiplier 66, and the sum of each value after amplification is calculated by the adders 67-1 to 67- (j-1), and the sum is output as the equalization target waveform Ik. .
  • the equalization target waveform Ik is generated by the convolution operation of the PR coefficient with respect to the decoded value bi.
  • the PR coefficient updating unit 58 includes a multiplier 68 and j multipliers 69 (69-1 to 69-j).
  • the multiplier 68 multiplies the equalization error signal ek by the update coefficient ⁇ .
  • Each of the multipliers 69 receives the corresponding decoded value bi among the decoded values bi obtained by the delay of the delay devices 65-1 to 65- (j-1).
  • the output value of the multiplier 68 that is, "ek ⁇ ⁇ " is set as a multiplication coefficient, whereby the corresponding decoded values are respectively set in the multipliers 69-1 to 69-j. “ek ⁇ ⁇ ” is multiplied to bi.
  • the output values of the multipliers 69-1 to 69-j respectively correspond to the corresponding multipliers 66 (multipliers 66 in which the numbers at the end of the codes coincide). It is given as a multiplication factor of That is, the PR coefficients used to generate the equalization target waveform Ik are respectively updated by the output values (ek ⁇ ⁇ ⁇ bi) of the multipliers 69-1 to 69-j.
  • the product of the equalization error signal ek, the update coefficient ⁇ , and the decoded value bi is fed back to the PR coefficient by the PR coefficient update unit 58.
  • the PR coefficient is updated by the LMS operation that minimizes the correlation between the decoded value bi and the equalization error signal ek.
  • the PR coefficient updating unit 58 updates the PR coefficient, it is necessary to obtain the decoded value bi delayed by one clock.
  • the configuration for acquiring the decoded value bi delayed by one clock in this manner that is, that the delay units 65-1 to 65- (j-1) are provided in the target waveform generation unit 57.
  • the PR coefficient updating unit 58 shares the delay units 65-1 to 65- (j-1) with the target waveform generating unit 57.
  • FIG. 8 illustrates the configuration of the adaptive Viterbi decoder 54 '.
  • the PR coefficient updating unit 58 ' equalizes the decoded value bi input to the PR coefficient updating unit 58' in order to properly update the PR coefficient using the decoded value bi and the equalization error signal ek. Due to the need to synchronize with the signal ek. That is, it is necessary to give a delay corresponding to the convolution processing time in the target waveform generation unit 57 to the decoded value bi.
  • the circuit configuration can be simplified. That is, simplification of the circuit configuration in sharing delay devices 65-1 to 65- (j-1) and simplification of the circuit configuration in not requiring delay circuit 150 can be achieved. .
  • the constraint length setting unit 61 shown in FIG. 5 can variably set the constraint length for the PR coefficient used to generate the equalization target waveform Ik.
  • the constraint length setting unit 61 switches enable / disable for each multiplier 69 according to the enable signal to the multipliers 69-1 to 69-j.
  • the enabled multiplier 69 multiplies the input value (decoded value bi) by the multiplication coefficient (ek ⁇ ⁇ ), and the disabled multiplier 69 does not execute the multiplication and outputs “0”. Do.
  • the PR constraint length can be variably set for the PR coefficient used to generate H.
  • the constraint length setting unit 61 switches the multiplier 69 to be enabled / disabled in accordance with an instruction from the system controller 10 shown in FIG. 3, for example. In this case, it is conceivable that switching of the constraint length is performed according to the recording format of the disc 90, such as the linear density (linear recording density) of the disc 90, for example.
  • the PR coefficient when the PR coefficient is updated by the LMS operation, convergence of the PR coefficient may be performed so as to narrow the amplitude of the equalized signal z.
  • the equalized signal z whose amplitude is thus narrowed is not a signal to be originally obtained, which is undesirable because it causes a decrease in decoding performance.
  • an adaptive Viterbi decoder 54A differs in that a signal processing unit 56A is provided instead of the signal processing unit 56.
  • the signal processing unit 56A together with the target waveform generation unit 57 and the PR coefficient updating unit 58 It differs from the signal processing unit 56 in that the control unit 70 and the adder 71 are provided. As illustrated, the adder 71 is inserted between the subtractor 60 and the PR coefficient updating unit 58.
  • the coefficient sum control unit 70 calculates the sum of the PR coefficients used to generate the equalized target waveform Ik by the target waveform generation unit 57, and the PR coefficient is calculated so that the value of the sum is maintained at a value within a certain range. Control the value. Specifically, the coefficient sum control unit 70 according to the present embodiment sets the initial value of the sum of the PR coefficients, that is, for example, the initial value to be “6” in the case of PR (1, 2, 2, 1) As the value, if the sum of the calculated PR coefficients is smaller than the sum reference value, increase the value of the PR factor, and if the sum of the calculated PR coefficients is larger than the sum reference value, decrease the PR factor Control.
  • the coefficient sum control unit 70 of this example realizes adjustment control of the PR coefficient according to the comparison result of the sum of the PR coefficients and the sum reference value as described above by giving an offset to the equalization error signal ek. Specifically, the coefficient sum control unit 70 calculates an offset value corresponding to the calculated magnitude relation between the calculated sum of the PR coefficients and the sum reference value, and outputs the offset value to the adder 71. And add to the miscalculation signal ek. Thus, the value of the PR coefficient is adjusted in accordance with the magnitude relationship between the sum of the PR coefficient and the sum reference value and the magnitude of the difference, and the sum of the PR coefficient is controlled to maintain a value within a certain range. .
  • adaptive Viterbi decoder 54A When adaptive Viterbi decoder 54A is configured to be compatible with a plurality of PR classes, a value corresponding to the PR class being set is used as the sum total reference value.
  • the PR coefficient can be properly updated, and the decoding performance can be improved.
  • the coefficient sum control unit 70 in this example gives the offset according to the magnitude of the sum of the PR coefficients to the equalization error signal ek input to the coefficient updating unit 58, so that the sum of the PR coefficients is within a certain range. It is controlled to the value of.
  • the circuit configuration can be simplified in realizing the constant total control of the PR coefficients.
  • FIG. 10 is a diagram for describing a configuration of an adaptive Viterbi decoder 54B as a second modification.
  • the adaptive Viterbi decoder 54B of the second modification includes an equalizer 72 that performs equalization processing on the equalization error signal ek input to the coefficient updating unit 58.
  • the other configuration of the adaptive Viterbi decoder 54B is the same as that of the adaptive Viterbi decoder 54A as the first modification, and therefore, redundant description will be avoided.
  • the insertion of the equalizer 72 makes it possible to adjust the frequency characteristics of the equalization error signal used to update the PR coefficient, and to adjust the convergence value of the PR coefficient.
  • the equalizer 72 is configured as a 3-tap FIR (Finite Impulse Response) filter, and performs high-pass boost on the equalization error signal ek.
  • FIG. 12 is a diagram showing the relationship between the boost parameter (the value of k in the coefficient c [x]) of the equalizer 72 and the gain of the 4T frequency, where the horizontal axis represents the boost parameter and the vertical axis represents the gain at the 4T frequency. .
  • FIG. 13 is a diagram showing the relationship between the boost parameter and the signal quality evaluation value e-MLSE. Also in this case, the result of reproducing the recording signal of the land is represented by ⁇ plot, and the result of reproducing the recording signal of the groove is represented by ⁇ plot.
  • e-MLSE is a value used as a signal quality evaluation index in Viterbi decoding, and is an evaluation value similar to jitter used in signal quality evaluation of a CD or the like.
  • e-MLSE refer to “International Publication No. 2013/183385” and the like.
  • the convergence value of the PR coefficient can be adjusted by providing the equalizer 72 for the equalization error signal ek.
  • the frequency characteristic of the equalizer 72 can also be variable. Specifically, it is also possible to provide a parameter setting unit that variably sets the boost parameter k in the equalizer 72 in accordance with, for example, an instruction from the system controller 10. This makes it possible to improve decoding performance in response to a wider range of input signal characteristics.
  • FIG. 14 shows the MSE (equalizer residual: ⁇ ) when the PR coefficient update according to the embodiment is performed (“Adaptive” in the drawing) and not performed (that is, when the PR coefficient is fixed: “fixed” in the drawing) Plots), bER (error rate: ⁇ ⁇ ⁇ ⁇ plot), 4T frequency gain ( ⁇ plot) are shown.
  • MSE is an evaluation value correlated with an error between the equalized signal z and its ideal waveform.
  • FIG. 15 shows each PR coefficient ( ⁇ plot) in the case where the PR coefficient is fixed and each PR coefficient ( ⁇ plot) converged by the update of the PR coefficient according to the embodiment.
  • FIG. 16 shows the frequency characteristics based on the PR coefficient by comparing the frequency characteristics (dotted line) when the PR coefficient is fixed and the frequency characteristics (solid line) when the PR coefficient is updated as the embodiment.
  • the NA of the objective lens is 0.91
  • the recording linear density of the disc 90 is about 56 GB in BD conversion.
  • the MSE is smaller and the error rate bER shows a better value as compared with the case where the PR coefficient is fixed.
  • the 4T frequency gain in FIG. 14 and FIG. 16 it can be seen that the 4T frequency gain is increased, and the frequency characteristic is shifted to a characteristic with a higher high frequency gain. From FIG. 15, it can be confirmed that the sum of the PR coefficients is approximately the same value as when the PR coefficients are fixed.
  • the PR coefficient is adaptively It is understood that it is updated and brought close to the optimum point, thereby obtaining good decoding performance.
  • the decoding apparatus (the decoding unit 5) as the embodiment is an equalization unit that performs partial response equalization on the input signal by convolution of partial response coefficients, and adapts the partial response coefficient to the characteristics of the input signal
  • Adaptive equalization unit (adaptive equalizer 53) that performs adaptive equalization to make it follow automatically, maximum likelihood decoding is performed on an equalization signal that is an input signal equalized by the adaptive equalization unit, and a decoded value is output
  • An adaptive maximum likelihood decoding unit (adaptive Viterbi detector 55), which is a maximum likelihood decoding unit and adaptively follows the identification point in maximum likelihood decoding to the characteristics of the input signal, and convolves partial response coefficients with the decoded value.
  • an equalization target to be optimized is automatically set for variations in input signal characteristics, and stable decoding performance can be maintained.
  • the error signal between the equalization signal and the equalization target waveform is fed back to the adaptive equalization unit, it is not necessary to use the discrimination point of the adaptive maximum likelihood decoding unit in adaptive equalization, so long constraint is achieved. It is advantageous for the prolongation.
  • the PR coefficient used to generate the equalization target waveform is updated by the least squares method operation that minimizes the correlation between the decoded value and the equalization error signal. By doing this, the PR coefficient is properly updated adaptively to the input signal characteristics. As described above, according to the present embodiment, it is possible to suppress the decrease in the convergence performance and the operation stability of the coefficient update as the long constraint length is achieved, and to improve the decoding performance.
  • the sum value of partial response coefficients used to generate the equalization target waveform is calculated, and the updating operation of the coefficient updating unit is controlled so that the sum value becomes a value within a predetermined range.
  • the PR coefficient can be properly updated, and the decoding performance can be improved.
  • the coefficient sum control unit gives an offset according to the value of the sum to the equalization error signal input to the coefficient update unit, so that the value of the sum is within a certain range. It controls to become.
  • the decoding apparatus includes an error signal equalization unit (equalizer 72) that performs equalization processing on the equalization error signal input to the coefficient updating unit.
  • an error signal equalization unit (equalizer 72) that performs equalization processing on the equalization error signal input to the coefficient updating unit.
  • the PR coefficient can be adjusted to converge to a more appropriate value according to the actual input signal characteristics, and the decoding performance can be improved.
  • the error signal equalizer amplifies the high frequency component of the equalization error signal.
  • the values of the PR coefficients are converged so as to obtain an equalization characteristic with a higher high-frequency gain as the equalization characteristic of the adaptive equalization unit, and it is possible to improve the decoding performance.
  • the high frequency component of the read signal tends to be attenuated due to the influence of the diffraction limit.
  • the read signal to be originally obtained is in a state as if it were called LPF (Low Pass Filter).
  • LPF Low Pass Filter
  • the cutoff frequency by PR equalization matches the cutoff frequency for the above-mentioned optical disk read signal.
  • These high pass boosts by the error signal equalizer as described above make it possible to equalize these cutoff frequencies, thereby improving the decoding performance.
  • the coefficient updating unit and the target waveform generating unit share delay units (65-1 to 65- (j-1)) for delaying the decoded value by one clock. It is done.
  • the circuit configuration can be simplified in realizing the configuration for updating the PR coefficient by the least square method operation that minimizes the correlation between the decoded value and the equalization error signal.
  • the decoded value input to the coefficient update unit is set to the time required for the target waveform generation unit to generate the equalization target waveform. It is necessary to delay for a corresponding time, and as a result, it becomes necessary to provide a delay means between the adaptive maximum likelihood decoding unit and the coefficient updating unit.
  • the circuit configuration is simplified in that the delay unit is shared by the target waveform generation unit and the coefficient update unit, and it is unnecessary to delay input of the decoded value to the coefficient update unit as described above.
  • the circuit configuration can be simplified, and unnecessary processing delay can be prevented.
  • the coefficient updating unit is configured to be able to change the number of partial response coefficients to be updated.
  • the coefficient updating unit changes the number of partial response coefficients to be updated by controlling activation / stop of the multiplier used for updating the partial response coefficient.
  • the decoding method is an equalization step of performing partial response equalization on the input signal by convolution of partial response coefficients, and adaptive equalization in which the partial response coefficient adaptively follows the characteristics of the input signal.
  • a maximum likelihood decoding step of performing maximum likelihood decoding on the equalized signal which is an input signal equalized by the adaptive equalization step, and outputting a decoded value in maximum likelihood decoding.
  • Decoding step including: step of updating the partial response coefficient used by the target waveform generation step to generate the equalization target waveform by the least square method operation to minimize the correlation between the decoded value and the equalization error signal; It is.
  • the present technology can also adopt the following configuration.
  • An equalization unit that performs partial response equalization on the input signal by convolution of partial response coefficients, the adaptive equalization unit performing adaptive equalization that causes the partial response coefficient to adaptively follow characteristics of the input signal;
  • a maximum likelihood decoding unit that performs maximum likelihood decoding on the equalized signal, which is the input signal equalized by the adaptive equalization unit, and outputs a decoded value, wherein an identification point in the maximum likelihood decoding is the An adaptive maximum likelihood decoder that adaptively follows the characteristics of the input signal;
  • a target waveform generation unit configured to generate an equalization target waveform for the adaptive equalization by the adaptive equalization unit by convoluting a partial response coefficient into the decoded value;
  • An error signal generation unit that generates an error signal between the equalization target waveform and the equalization signal as an equalization error signal;
  • a coefficient updating unit for updating the partial response coefficient used by the target waveform generation unit to generate the equalization target waveform by a least square method operation that minimizes the correlation
  • Decoding device (2) The total coefficient value of partial response coefficients used to generate the equalization target waveform is calculated, and a coefficient total control unit is provided to control the update operation of the coefficient update unit so that the total value becomes a value within a predetermined range.
  • the decoding device according to 1).
  • the coefficient sum control unit The sum total value is controlled to be a value within the predetermined range by giving an offset corresponding to the magnitude of the sum total value to the equalization error signal input to the coefficient update unit.
  • (4) The decoding apparatus according to any one of (1) to (3), further including: an error signal equalization unit that performs equalization processing on the equalization error signal input to the coefficient updating unit.
  • the error signal equalization unit The decoding device according to (4), which amplifies a high frequency component of the equalization error signal.
  • (6) The decoding device according to any one of (1) to (5), wherein a delay unit for delaying the decoded value by one clock is shared between the coefficient updating unit and the target waveform generating unit.
  • (7) The coefficient updating unit The decoding device according to any one of (1) to (6), wherein the number of partial response coefficients to be updated can be changed.
  • the coefficient updating unit The decoding device according to (7), wherein the number of partial response coefficients to be updated is changed by controlling operation / stop of a multiplier used for updating the partial response coefficient.

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Abstract

長拘束長化に伴い係数更新の収束性能や動作安定性が低下することの抑制を図り、復号性能の向上を図る。　本技術に係る復号装置は、適応等化を行う適応等化部と、最尤復号における識別点を入力信号の特性に適応的に追従させる適応最尤復号部と、復号値にパーシャルレスポンス係数を畳み込むことで、適応等化部による適応等化についての等化目標波形を生成する目標波形生成部と、等化目標波形と等化信号との誤差信号を等化誤差信号として生成する誤差信号生成部と、復号値と等化誤差信号との相関を最小化する最小二乗法演算により目標波形生成部が等化目標波形の生成に用いるパーシャルレスポンス係数を更新する係数更新部と、を備えている。

Description

復号装置、復号方法
　本技術は、ＰＲＭＬ復号（パーシャルレスポンス最尤復号（ＰＲＭＬ：Partial Response Maximum Likelihood））によりデータ復号を行う復号装置、復号方法の技術分野に関する。
　例えば、高密度の磁気記録再生装置や光記録再生装置には、記録媒体から読み出された情報信号の２値化復号に、一般的にＰＲＭＬ復号が用いられている。ＰＲＭＬ復号装置は、パーシャルレスポンス等化回路と、最尤復号回路から構成される。
　パーシャルレスポンス等化回路では、記録特性のばらつきや、再生状態の変動に追従するために、等化特性を理想パーシャルレスポンスに近づくよう適応制御する、適応等化が一般的に用いられている。
　しかし磁気記録再生、光記録再生の伝送路は、完全に理想パーシャルレスポンス伝送路とみなせるわけではなく、適応等化をもってしても、理想値とはずれが生じてしまう欠点がある。
　最尤復号回路では、サンプル時刻ごとの、復号データに対する尤度の履歴から、最も確からしい復号データ列を決定する、ビタビアルゴリズムが一般的に用いられ、ビタビ復号回路とも呼ばれる。
　また、伝送路が理想パーシャルレスポンス伝送路でない部分でのずれ（等化誤差）や、非線形性に起因するＲＦ波形の上下非対称性（アシンメトリ）、光学／電気系双方で発生しうる歪成分を補正するために、ビタビ復号回路の入力段の識別点を、入力データに応じて適応的に制御する、適応ビタビ回路も、高密度記録再生回路では用いられている。
　適応ビタビ回路の構成例が下記特許文献１に記載されている。ここでは、ＰＲ（パーシャルレスポンス）の拘束長（符号間干渉長）が２又は３のＰＲクラスについて説明しているが、識別点（振幅基準レベル）の更新方法は、ＰＲの拘束長が４以上になっても、一般化が可能である。
　また、下記特許文献２には、パーシャルレスポンス等化として上記のような適応等化を行う適応等化回路を採用しつつ、ビタビ復号回路として、適応ビタビ回路を採用する構成が開示されている。すなわち、適応等化回路と適応ビタビ回路とを併用した構成である。具体的に、特許文献２では、適応等化回路における適応等化の目標値を、適応ビタビ回路で制御されている振幅基準レベル（識別点）に置き換えて、ＰＲ係数を更新するためのＬＭＳ（最小二乗法）演算に用いる等化誤差（等化回路出力と目標値の誤差）を計算している。適応等化回路では、該ＬＭＳ演算により、等化誤差を最小とするＰＲ係数の設定（更新）が行われる。
特許第３２４３４９号公報 特開２０１１－１６５２４５号公報
　しかしながら、適応等化回路と適応ビタビ回路とを併用する構成として、特許文献２のように適応等化回路における適応等化の目標値を適応ビタビ回路で適応制御されている識別点に置き換える構成を採ることによると、ＰＲの拘束長が長くされた場合に対応しきれない虞がある。例えば、近年における高記録密度化に対応するべく、現状の拘束長は１０以上にも及んでおり、例えば、拘束長＝１１の場合、適応ビタビ回路で制御される識別点の数は２８８にまで及ぶものとなる。このように多数の識別点（等化目標値）を扱うことが前提された場合において、１１個のＰＲ係数で表現される線形の等化目標に適正に収束させ且つ安定動作させることは非常に困難なものとなる。
　本技術は上記の事情に鑑み為されたものであり、長拘束長化に伴い係数更新の収束性能や動作安定性が低下することの抑制を図り、復号性能の向上を図ることを目的とする。
　本技術に係る復号装置は、入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化部であって、前記パーシャルレスポンス係数を前記入力信号の特性に適応的に追従させる適応等化を行う適応等化部と、前記適応等化部により等化された前記入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号部であって、前記最尤復号における識別点を、前記入力信号の特性に適応的に追従させる適応最尤復号部と、前記復号値にパーシャルレスポンス係数を畳み込むことで、前記適応等化部による前記適応等化についての等化目標波形を生成する目標波形生成部と、前記等化目標波形と前記等化信号との誤差信号を等化誤差信号として生成する誤差信号生成部と、前記復号値と前記等化誤差信号との相関を最小化する最小二乗法演算により前記目標波形生成部が前記等化目標波形の生成に用いる前記パーシャルレスポンス係数を更新する係数更新部と、を備えるものである。
　適応等化と適応最尤復号とを併用した構成とされることで、入力信号特性のばらつきに対し、最適とされる等化目標が自動的に設定され、安定した復号性能の維持が図られる。
　また、等化信号と等化目標波形との誤差信号を適応等化部にフィードバックする構成とされることで、適応等化にあたり適応最尤復号部の識別点を用いずに済むため、長拘束長化に対して有利となる。
　さらに、適応等化と適応最尤復号とを併用した構成において、復号値と等化誤差信号との相関を最小化する最小二乗法演算により等化目標波形の生成に用いるパーシャルレスポンス係数（以下「パーシャルレスポンス」は「ＰＲ」と表記することもある）を更新するようにしたことで、ＰＲ係数が入力信号特性に適応して適正に更新される。
　上記した本技術に係る復号装置においては、前記等化目標波形の生成に用いるパーシャルレスポンス係数の総和値を計算し、該総和値が一定範囲内の値となるように前記係数更新部の更新動作を制御する係数総和制御部を備える構成とすることが可能である。
　これにより、最小二乗法演算によってＰＲ係数の総和（ひいては等化信号の振幅）を０に絞るようにＰＲ係数が収束されてしまうことの防止が図られる。
　上記した本技術に係る復号装置においては、前記係数総和制御部は、前記係数更新部に入力される前記等化誤差信号に前記総和値の大きさに応じたオフセットを与えることで前記総和値が前記一定範囲内の値となるように制御する構成とすることが可能である。
　これにより、ＰＲ係数の総和一定制御を実現するにあたって、等化目標波形の生成時にＰＲ係数を畳み込むための各乗算器について個別にゲイン調整を行う構成を採る必要がなくなる。
　上記した本技術に係る復号装置においては、前記係数更新部に入力される前記等化誤差信号について等化処理を行う誤差信号等化部を備える構成とすることが可能である。
　これにより、ＰＲ係数の更新に用いる等化誤差信号について周波数特性を調整することが可能とされ、ＰＲ係数の収束値を調整可能となる。
　上記した本技術に係る復号装置においては、前記誤差信号等化部は、前記等化誤差信号の高域成分を増幅する構成とすることが可能である。
　これにより、適応等化部の等化特性としてより高域ゲインの高い等化特性が得られるようにＰＲ係数の値が収束され、復号性能を高めることが可能とされる。
　上記した本技術に係る復号装置においては、前記係数更新部と前記目標波形生成部とで、前記復号値を１クロックずつ遅延させるための遅延器が共用された構成とすることが可能である。
　これにより、復号値と等化誤差信号との相関を最小化する最小二乗法演算によりＰＲ係数を更新するための構成を実現する上で、回路構成の簡略化が図られる。
　上記した本技術に係る復号装置においては、前記係数更新部は、更新対象とするパーシャルレスポンス係数の数を変更可能に構成することが可能である。
　これにより、多様な拘束長に対応してＰＲ係数の更新を行うことが可能とされる。
　上記した本技術に係る復号装置においては、前記係数更新部は、パーシャルレスポンス係数の更新に用いる乗算器の作動／停止を制御することで前記更新対象とするパーシャルレスポンス係数の数を変更する構成とすることが可能である。
　これにより、ＰＲ係数の更新を行う係数更新回路を、対応可能としたい拘束長ごとに設けるといった構成を採る必要がなくなり、拘束長の異なる複数のＰＲクラスに対応可能とするにあたって単一の係数更新回路を設ければ済む。
　また、本技術に係る復号方法は、入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化ステップであって、前記パーシャルレスポンス係数を前記入力信号の特性に適応的に追従させる適応等化を行う適応等化ステップと、前記適応等化ステップにより等化された前記入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号ステップであって、前記最尤復号における識別点を、前記入力信号の特性に適応的に追従させる適応最尤復号ステップと、を有すると共に、前記復号値にパーシャルレスポンス係数を畳み込むことで、前記適応等化ステップによる前記適応等化についての等化目標波形を生成する目標波形生成ステップと、前記等化目標波形と前記等化信号との誤差信号を等化誤差信号として生成する誤差信号生成ステップと、前記復号値と前記等化誤差信号との相関を最小化する最小二乗法演算により前記目標波形生成ステップが前記等化目標波形の生成に用いる前記パーシャルレスポンス係数を更新する係数更新ステップと、を有する復号方法である。
　本技術に係る復号方法によっても、上記した本技術に係る復号装置と同様の作用が得られる。
　本技術によれば、長拘束長化に伴い係数更新の収束性能や動作安定性が低下することの抑制を図り、復号性能の向上を図る
ことができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
ＰＲ（１，ｘ，ｘ，１）の場合のステート遷移の説明図である。 ＰＲ（１，ｘ，ｘ，１）の場合のトレリス線図である。 本技術に係る実施形態としてのディスクドライブ装置のブロック図である。 実施形態の復号部のブロック図である。 実施形態の適応ビタビデコーダの内部構成について説明するための図である。 実施形態の適応ビタビ検出器のブロック図である。 実施形態の目標波形生成部とＰＲ係数更新部とを備える信号処理部のブロック図である。 目標波形生成部とＰＲ係数更新部とで遅延器を共用しない場合における適応ビタビデコーダの構成例を示した図である。 第一変形例としての適応ビタビデコーダの内部構成について説明するための図である。 第二変形例としての適応ビタビデコーダの内部構成について説明するための図である。 第二変形例における誤差信号等化部の周波数特性の例を示した図である。 第二変形例における誤差信号等化部のブーストパラメータと４Ｔ周波数ゲインとの関係を示した図である。 第二変形例における誤差信号等化部のブーストパラメータと信号品質評価値（ｅ－ＭＬＳＥ）との関係を示した図である。 実施形態としてのＰＲ係数更新を行った場合、行わない場合それぞれにおけるイコライザ残差（ＭＳＥ）、エラーレート（ｂＥＲ）、４Ｔ周波数ゲインを示した図である。 ＰＲ係数固定とした場合、実施形態としてのＰＲ係数更新を行った場合それぞれにおける各ＰＲ係数を示した図である。 ＰＲ係数固定とした場合、実施形態としてのＰＲ係数更新を行った場合それぞれにおけるＰＲ係数による周波数特性を示した図である。
　以下、添付図面を参照し、本技術に係る実施形態を次の順序で説明する。

＜１．ＰＲＭＬ復号の概要＞
＜２．ディスクドライブ装置＞
＜３．復号部の構成＞
＜４．実施形態のまとめ＞
＜５．本技術＞
＜１．ＰＲＭＬ復号の概要＞

　先ず、本技術に係る復号装置の構成説明に先立ち、ＰＲＭＬ復号（パーシャルレスポンス最尤復号：ＰＲＭＬはPartial Response Maximum Likelihoodの略）の概要について図１及び図２を参照して説明しておく。
　なお、ここでの説明では、パーシャルレスポンスのクラス（ＰＲクラス）をＰＲ（１，ｘ，ｘ，１）に選び、且つ、ＲＬＬ（１，７）符号等のランレングスリミテッド（Run Length Limited）符号を用い、最小ランレングスを１に制限した場合を例に説明する。
　ＰＲ（１，ｘ，ｘ，１）におけるｘは、「２」「３」など、光学特性等に合ったものを選択する。以下では、例えばＰＲ（１，２，２，１）の場合で考える。
　ＰＲＭＬ復号方式は、再生信号のユークリッド距離が最小となるＰＲ系列を検出する方式であり、ＰＲという過程と最尤検出という過程が組み合わせた技術である。
　ＰＲ系列とは、ビット系列にターゲットレスポンスで定義される重みつき加算を施すことで得られる。例えば、ＰＲ（１，２，２，１）は、ビット系列に１，２，２，１の重みをつけて加算した値をＰＲ値として返すものである。
　ＰＲは、１ビットの入力に対して、１ビットよりも長く出力を返す過程であって、再生信号が、連続する４ビットの情報ビットの入力に対してこれらを順に１、２、２、１を乗じて加算した信号として得られる過程が、上記のＰＲ（１，２，２，１）と表現される。
　また、最尤検出とは、二つの信号の間にユークリッド距離とよばれる距離を定義して、実際の信号と想定されるビット系列から予想される信号との間の距離を調べて、その距離が最も近くなるようなビット系列を検出する方法である。なお、ここで、ユークリッド距離とは、同じ時刻での二つの信号の振幅差の二乗を全時刻にわたって加算した距離として定義される距離である。また、この距離を最小とするビット系列の探索には、後述するビタビ検出を用いる。
　これらを組み合わせたＰＲ最尤検出では、入力信号をイコライザとしてのフィルタでＰＲの過程となるように調整し、得られた再生信号と想定されるビット系列のＰＲとの間のユークリッド距離を調べて、その距離が最も近くなるようなビット系列を検出する。
　実際にユークリッド距離が最小となるビット系列を探索するには、前述のビタビ検出によるアルゴリズムが効果を発揮する。
　ビタビ検出は、所定の長さの連続ビットを単位として構成される複数のステートと、それらの間の遷移によって表されるブランチで構成されるビタビ検出器が用いられ、全ての可能なビット系列の中から、効率よく所望のビット系列を検出するように構成されている。
　実際の回路では、各ステートに対してパスメトリックレジスタと呼ばれるそのステートに至るまでのＰＲ系列と信号のユークリッド距離（パスメトリック）を記憶するレジスタ、及び、パスメモリレジスタと呼ばれるそのステートに至るまでのビット系列の流れ（パスメモリ）を記憶するレジスタの二つのレジスタが用意され、また、各ブランチに対してはブランチメトリックユニットと呼ばれるそのビットにおけるＰＲ系列と信号のユークリッド距離を計算する演算ユニットが用意されている。
　ＰＲ（１，ｘ，ｘ，１）の場合のステート遷移（状態遷移）を図１に示す。
　データビット列をｂｋ∈｛０，１｝とした場合、この系のＰＲ出力ｄｋは図１のような状態遷移となり、各状態から次の状態に遷移する際にｄｋが出力される。
　図１においてＳＴ０００～ＳＴ１１１は各ステートを示し、Ｃｘｘｘｘは出力を表す。これら出力Ｃｘｘｘｘは、状態遷移の際に得られる出力を表している。
　例えば、ステートＳＴ０００の状態から考えると、入力ｂｋ＝０であれば、ステートＳＴ０００の状態を維持し、出力はＣ００００となる。またステートＳＴ０００の状態で入力ｂｋ＝１であれば、ステートＳＴ００１に移行する。ステートＳＴ０００からステートＳＴ００１への移行の際の出力はＣ０００１となる。
　またステートＳＴ００１から考えると、入力ｂｋはランレングス制限からｂｋ＝１しかあり得ず、入力ｂｋ＝１であれば、ステートＳＴ０１１に移行する。ステートＳＴ００１からステートＳＴ０１１への移行の際の出力はＣ００１１となる。
　これらのステート遷移と出力値は以下のようになる。
　Ｃ１１１１：ＳＴ１１１→ＳＴ１１１
　Ｃ１１１０：ＳＴ１１１→ＳＴ１１０，　Ｃ０１１１：ＳＴ０１１→ＳＴ１１１
　Ｃ０１１０：ＳＴ０１１→ＳＴ１１０
　Ｃ１１００：ＳＴ１１０→ＳＴ１００，　Ｃ００１１：ＳＴ００１→ＳＴ０１１
　Ｃ１００１：ＳＴ１００→ＳＴ００１
　Ｃ１０００：ＳＴ１００→ＳＴ０００，　Ｃ０００１：ＳＴ０００→ＳＴ００１
　Ｃ００００：ＳＴ０００→ＳＴ０００
　ビタビ検出においては、さまざまなビット系列を、上記のステートを通過するパスのひとつによって一対一の関係で対応付けることができる。また、これらのパスを通過するようなＰＲ系列と、実際の信号との間のユークリッド距離は、上記のパスを構成するステート間遷移、すなわち、ブランチにおける前述のブランチメトリックを順次加算していくことで得られる。
　さらに、上記のユークリッド距離を最小にするようなパスを選択するには、この各ステートにおいて到達する二つ以下のブランチが有するパスメトリックの大小を比較しながら、パスメトリックの小さいパスを順次選択することで実現できる。この選択情報をパスメモリレジスタに転送することで、各ステートに到達するパスをビット系列で表現する情報が記憶される。パスメモリレジスタの値は、順次更新されながら最終的にユークリッド距離を最小にするようなビット系列に収束していくので、その結果を出力する。以上のようにすると、再生信号にユークリッド距離が最も近いＰＲ系列を生成するビット系列を効率的に検索（検出）することができる。
　図２に、ＰＲ（１，ｘ，ｘ，１）の場合のトレリス線図を示す。
　このトレリス線図に示すように、各時点（ｋ、ｋ－１・・・）のステート遷移が規定される。つまり最も確からしいパスを判別することで、各時点のビットが判定できる。
＜２．ディスクドライブ装置＞

　本実施形態では、本技術に係る復号装置を光ディスクについての記録再生を行うディスクドライブ装置１に適用した例を説明する。
　デジタルデータを記録・再生するための技術として、例えば、ＣＤ（Compact Disc），ＤＶＤ（Digital Versatile Disc）などの、光ディスクを記録メディアに用いたデータ記録技術がある。光ディスクには、例えばＣＤ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭなどとして知られているようにエンボスピットにより情報が記録された再生専用タイプのものや、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、ＤＶＤ＋ＲＷ、ＤＶＤ－ＲＡＭなどで知られているようにユーザーデータが記録可能なタイプがある。記録可能タイプのものは、光磁気記録方式、相変化記録方式、色素膜変化記録方式などが利用されることで、データが記録可能とされる。色素膜変化記録方式はライトワンス記録方式とも呼ばれ、一度だけデータ記録が可能で書換不能であるため、データ保存用途などに好適とされる。一方、光磁気記録方式や相変化記録方式は、データの書換が可能であり音楽、映像、ゲーム、アプリケーションプログラム等の各種コンテンツデータの記録を始めとして各種用途に利用される。
　さらに近年、ブルーレイディスク（Blu-ray Disc：登録商標、以下「ＢＤ」と表記することもある）と呼ばれる高密度光ディスクが開発され、著しい大容量化が図られている。
　本実施形態のディスクドライブ装置１は、ＢＤに該当する再生専用ディスクや記録可能型ディスク（ライトワンスディスクやリライタブルディスク）に対応して再生や記録を行うことができる構成とされている。
　ＢＤとして、記録可能型ディスクの場合、波長４０５ｎｍのレーザ（いわゆる青色レーザ）とＮＡが０．８５の対物レンズの組み合わせという条件下でフェーズチェンジマーク（相変化マーク）や色素変化マークの記録再生を行うものとされ、トラックピッチ０．３２μｍ、線密度０．１２μｍ／ｂｉｔで、６４ＫＢ（キロバイト）のデータブロックを一つの記録再生単位（ＲＵＢ：Recording Unit Block）として記録再生を行う。
　また、ＢＤとして、ＲＯＭディスクについては、λ／４程度の深さのエンボスピットにより再生専用のデータが記録される。同様にトラックピッチは０．３２μｍ、線密度は０．１２μｍ／ｂｉｔである。そして６４ＫＢのデータブロックを１つの再生単位（ＲＵＢ）として扱う。
　ＢＤの場合、上記のようなトラックピッチや線密度の条件により単一記録層あたりの記録可能容量が例えば２５ＧＢ（ギガバイト）程度とされる。
　記録再生単位であるＲＵＢは、１５６シンボル×４９６フレームのＥＣＣブロック（クラスタ）に対して、例えばその前後に１フレームのリンクエリアを付加して生成された合計４９８フレームとなる。
　なお、記録可能型ディスクの場合、ディスク上にはグルーブ（溝）が蛇行（ウォブリング）されて形成され、このウォブリンググルーブが記録再生トラックとされる。そしてグルーブのウォブリングは、いわゆるＡＤＩＰ（Address in Pregroove）データを含むものとされる。つまりグルーブのウォブリング情報を検出することで、ディスク上のアドレスを得ることができるようにされている。
　記録可能型ディスクの場合、ウォブリンググルーブによって形成されるトラック上にはフェーズチェンジマークによるレコーディングマークが記録されるが、フェーズチェンジマークはＲＬＬ（１，７）ＰＰ変調方式（ＲＬＬ；Run Length Limited、ＰＰ：Parity preserve/Prohibit rmtr(repeated minimum transition runlength)）等により記録される。
　チャネルクロック周期を「Ｔ」とすると、マーク長は例えば２Ｔから８Ｔとなる。
　再生専用ディスクの場合、グルーブは形成されないが、同様にＲＬＬ（１，７）ＰＰ変調方式で変調されたデータがエンボスピット列として記録されているものとなる。
　図３は、ディスクドライブ装置１の内部構成例を示したブロック図である。
　ディスク９０は、例えば上記したブルーレイディスク方式の再生専用ディスク或いは記録可能型ディスクである。本実施形態のディスクドライブ装置１は、ディスク９０として、ＢＤの物理条件（波長＝４０５ｎｍ程度、ＮＡ＝０．８５程度）下で単一記録層あたりの記録可能容量が例えば８０ＧＢ以上となる超高密度ディスクにも対応可能に構成されている。
　ディスク９０は、ディスクドライブ装置１に装填されると図示しないターンテーブルに積載され、記録／再生動作時においてスピンドルモータ２によって一定線速度（ＣＬＶ）で回転駆動される。
　そして再生時には光学ピックアップ（光学ヘッド）ＯＰによってディスク９０上のトラックに記録されたマーク（ピット）の情報の読出が行われる。
　またディスク９０が記録可能型のディスクの場合、データ記録時には光学ピックアップＯＰによってディスク９０上のトラックにユーザーデータがフェーズチェンジマーク若しくは色素変化マークとして記録される。
　なお、ディスク９０上には、再生専用の管理情報として例えばディスクの物理情報等がエンボスピット又はウォブリンググルーブによって記録されるが、これらの情報の読出もピックアップＯＰにより行われる。さらに記録可能型のディスク９０に対しては、光学ピックアップＯＰによってディスク９０上のグルーブトラックのウォブリングとして埋め込まれたＡＤＩＰ情報の読み出しも行われる。
　ピックアップＯＰ内には、レーザ光源となるレーザダイオードや、反射光を検出するためのフォトディテクタ、レーザ光のディスク９０への出力端となる対物レンズ、レーザ光を対物レンズを介してディスク記録面に照射し、またその反射光をフォトディテクタに導く光学系等が形成される。レーザダイオードは、例えば波長４０５ｎｍのいわゆる青色レーザを出力する。また光学系によるＮＡは０．８５程度である。
　ピックアップＯＰ内において対物レンズは二軸機構によってトラッキング方向及びフォーカス方向に移動可能に保持されている。
　またピックアップＯＰ全体はスレッド機構３によりディスク半径方向に移動可能とされている。
　またピックアップＯＰにおけるレーザダイオードはレーザドライバ１３からのドライブ信号（ドライブ電流）によってレーザ発光駆動される。
　ディスク９０からの反射光情報はフォトディテクタによって検出され、受光光量に応じた電気信号とされてマトリクス回路４に供給される。
　マトリクス回路４には、フォトディテクタとしての複数の受光素子からの出力電流に対応して電流電圧変換回路、マトリクス演算／増幅回路等を備え、マトリクス演算処理により必要な信号を生成する。
　例えば再生データに相当するＲＦ信号（再生データ信号）、サーボ制御のためのフォーカスエラー信号、トラッキングエラー信号などを生成する。
　さらに、グルーブのウォブリングに係る信号、すなわちウォブリングを検出する信号としてプッシュプル信号を生成する。
　マトリクス回路４から出力される再生データ信号（ＲＦ信号）は復号部５へ、フォーカスエラー信号及びトラッキングエラー信号は光学ブロックサーボ回路１１へ、プッシュプル信号はウォブル信号処理回路１５へ、それぞれ供給される。
　復号部５は、ＲＦ信号の２値化処理を行い、得られた２値データ列（後述する復号値ｂｉ）を後段のフレームシンク検出・同期保護回路６に供給する。
　このため復号部５では、ＲＦ信号のＡ／Ｄ変換処理、ＰＬＬ（Phase Locked Loop）による再生クロック生成処理、ＰＲ（Partial Response）等化処理、ビタビ復号（最尤復号）処理を行う。すなわちＰＲＭＬ復号により、２値データ列を得る。そして復号した２値データ列をフレームシンク検出・同期保護回路６に供給する。
　復号部５から出力される２値データ列に対しては、フレームシンク検出・同期保護回路６においてフレームシンク検出や、安定したフレームシンク検出のための同期保護処理が行われる。
　エンコード／デコード部７は、再生時おける再生データの復調と、記録時における記録データの変調処理を行う。すなわち、再生時にはデータ復調、デインターリーブ、ＥＣＣデコード、アドレスデコード等を行い、また記録時にはＥＣＣエンコード、インターリーブ、データ変調等を行う。
　再生時においては、復号部５で復号された２値データ列、及びフレームシンク検出・同期保護回路６でのフレームシンク検出に基づく復調タイミング信号がエンコード／デコード部７に供給される。エンコード／デコード部７では、フレームシンク検出に基づく復調タイミング信号で示されるタイミングで、２値データ列に対する復調処理を行い、ディスク９０からの再生データを得る。すなわち、ＲＬＬ（１，７）ＰＰ変調が施されてディスク９０に記録されたデータに対しての復調処理と、エラー訂正を行うＥＣＣデコード処理を行って、ディスク９０からの再生データを得る。
　エンコード／デコード部７で再生データにまでデコードされたデータは、ホストインターフェース８に転送され、システムコントローラ１０の指示に基づいてホスト機器１００に転送される。ホスト機器１００とは、例えばコンピュータ装置やＡＶ（Audio-Visual）システム機器などである。
　ディスク９０が記録可能型ディスクである場合は、その記録／再生時にＡＤＩＰ情報の処理が行われる。
　すなわちグルーブのウォブリングに係る信号としてマトリクス回路４から出力されるプッシュプル信号は、ウォブル信号処理回路１５においてデジタル化されたウォブルデータとされる。またＰＬＬ処理によりプッシュプル信号に同期したクロックが生成される。
　ウォブルデータはＡＤＩＰ復調回路１６でＭＳＫ復調、ＳＴＷ復調され、ＡＤＩＰアドレスを構成するデータストリームに復調されてアドレスデコーダ９に供給される。
　アドレスデコーダ９は、供給されるデータについてのデコードを行い、アドレス値を得て、システムコントローラ１０に供給する。
　記録時には、ホスト機器１００から記録データが転送されてくるが、その記録データはホストインターフェース８を介してエンコード／デコード部７に供給される。
　この場合エンコード／デコード部７は、記録データのエンコード処理として、エラー訂正コード付加（ＥＣＣエンコード）やインターリーブ、サブコードの付加等を行う。またこれらの処理を施したデータに対して、ＲＬＬ（１－７）ＰＰ方式の変調を施す。
　エンコード／デコード部７で処理された記録データは、ライトストラテジ部１４において、記録補償処理として、記録層の特性、レーザ光のスポット形状、記録線速度等に対する最適記録パワーの微調整やレーザドライブパルス波形の調整などが行われた状態のレーザドライブパルスとされ、レーザドライバ１３に供給される。
　そしてレーザドライバ１３は、記録補償処理したレーザドライブパルスをピックアップＯＰ内のレーザダイオードに与えてレーザ発光駆動を実行させる。これによりディスク９０に記録データに応じたマークが形成されることになる。
　なお、レーザドライバ１３は、いわゆるＡＰＣ回路（Auto Power Control）を備え、ピックアップＯＰ内に設けられたレーザパワーのモニタ用ディテクタの出力によりレーザ出力パワーをモニターしながらレーザの出力が温度などによらず一定になるように制御する。記録時及び再生時のレーザ出力の目標値はシステムコントローラ１０から与えられ、記録時及び再生時にはそれぞれレーザ出力レベルが、その目標値になるように制御する。
　光学ブロックサーボ回路１１は、マトリクス回路４からのフォーカスエラー信号、トラッキングエラー信号から、フォーカス、トラッキング、スレッドの各種サーボドライブ信号を生成しサーボ動作を実行させる。
　すなわちフォーカスエラー信号、トラッキングエラー信号に応じてフォーカスドライブ信号、トラッキングドライブ信号を生成し、二軸ドライバ１８によりピックアップＯＰ内の二軸機構のフォーカスコイル、トラッキングコイルを駆動することになる。これによってピックアップＯＰ、マトリクス回路４、光学ブロックサーボ回路１１、二軸ドライバ１８、二軸機構によるトラッキングサーボループ及びフォーカスサーボループが形成される。
　また光学ブロックサーボ回路１１は、システムコントローラ１０からのトラックジャンプ指令に応じて、トラッキングサーボループをオフとし、ジャンプドライブ信号を出力することで、トラックジャンプ動作を実行させる。
　また光学ブロックサーボ回路１１は、トラッキングエラー信号の低域成分として得られるスレッドエラー信号や、システムコントローラ１０からのアクセス実行制御などに基づいてスレッドドライブ信号を生成し、スレッドドライバ１９によりスレッド機構３を駆動する。スレッド機構３には、図示しないが、ピックアップＯＰを保持するメインシャフト、スレッドモータ、伝達ギア等による機構を有し、スレッドドライブ信号に応じてスレッドモータを駆動することで、ピックアップＯＰの所要のスライド移動が行われる。
　スピンドルサーボ回路１２はスピンドルモータ２をＣＬＶ（Constant Linear Velocity：線速度一定）回転させる制御を行う。
　スピンドルサーボ回路１２は、ウォブル信号に対するＰＬＬ処理で生成されるクロックを、現在のスピンドルモータ２の回転速度情報として得、これを所定のＣＬＶ基準速度情報と比較することで、スピンドルエラー信号を生成する。
　またデータ再生時においては、復号部５内のＰＬＬによって生成される再生クロックが、現在のスピンドルモータ２の回転速度情報となるため、これを所定のＣＬＶ基準速度情報と比較することでスピンドルエラー信号を生成することもできる。
　そしてスピンドルサーボ回路１２は、スピンドルエラー信号に応じて生成したスピンドルドライブ信号を出力し、スピンドルドライバ１７によりスピンドルモータ２のＣＬＶ回転を実行させる。
　またスピンドルサーボ回路１２は、システムコントローラ１０からのスピンドルキック／ブレーキ制御信号に応じてスピンドルドライブ信号を発生させ、スピンドルモータ２の起動、停止、加速、減速などの動作も実行させる。
　以上のようなサーボ系及び記録再生系の各種動作はマイクロコンピュータによって形成されたシステムコントローラ１０により制御される。
　システムコントローラ１０は、ホストインターフェース８を介して与えられるホスト機器１００からのコマンドに応じて各種処理を実行する。
　例えばホスト機器１００から書込命令（ライトコマンド）が出されると、システムコントローラ１０は、まず書き込むべきアドレスにピックアップＯＰを移動させる。そしてエンコード／デコード部７により、ホスト機器１００から転送されてきたデータ（例えばビデオデータやオーディオデータ等）について上述したようにエンコード処理を実行させる。そして上記のようにエンコードされたデータに応じてレーザドライバ１３がレーザ発光駆動することで記録が実行される。
　また例えばホスト機器１００から、ディスク９０に記録されている或るデータの転送を求めるリードコマンドが供給された場合は、システムコントローラ１０はまず指示されたアドレスを目的としてシーク動作制御を行う。すなわち光学ブロックサーボ回路１１に指令を出し、シークコマンドにより指定されたアドレスをターゲットとするピックアップＯＰのアクセス動作を実行させる。
　その後、その指示されたデータ区間のデータをホスト機器１００に転送するために必要な動作制御を行う。すなわちディスク９０からのデータ読出を行い、復号部５、フレームシンク検出・同期保護回路６、エンコード／デコード部７における再生処理を実行させ、要求されたデータを転送する。
　なお、図３の例では、ホスト機器１００に接続されるディスクドライブ装置１として説明したが、ディスクドライブ装置１としては他の機器に接続されない形態もあり得る。その場合は、操作部や表示部が設けられたり、データ入出力のインターフェース部位の構成が、図３とは異なるものとなる。つまり、ユーザの操作に応じて記録や再生が行われるとともに、各種データの入出力のための端子部が形成されればよい。
　もちろんディスクドライブ装置１の構成例としては他にも多様に考えられ、例えば再生専用装置としての例も考えられる。
＜３．復号部の構成＞

　図４に復号部５の構成例を示す。復号部５は、Ａ／Ｄ変換器５１、ＰＬＬ回路５２、適応イコライザ５３、及び適応ビタビデコーダ５４を有している。
　Ａ／Ｄ変換器５１は、マトリクス回路４から供給されるＲＦ信号（再生データ信号）をデジタルデータに変換する。
　ＰＬＬ回路５２は、例えばＡ／Ｄ変換器５１の出力を用いたＰＬＬ処理で再生クロックＣＬＫを生成し、各部に供給する。
　デジタルデータとされたＲＦ信号は、適応イコライザ５３でＰＲ等化処理される。すなわち、ＰＲ係数を畳み込むことによる等化処理が行われる。
　適応イコライザ５３でＰＲ等化処理されたＲＦ信号は、等化信号ｚとして適応ビタビデコーダ５４に入力されてビタビ復号され、復号された２値データ列（復号値ｂｉのビット列）として出力される。
　本例の場合、適応イコライザ５３は、ＰＲ等化処理に用いるＰＲ係数（ＰＲ等化の周波数特性）を、入力されるＲＦ信号の周波数特性に適応的に追従させる機能を持つ。
　具体的に、適応イコライザ５３は、後述するようにして適応ビタビデコーダ５４によって生成される等化誤差信号ｅｋを入力し、等化誤差信号ｅｋが最小化されるようにＰＲ係数の更新を行う。このＰＲ係数の更新には、ＬＭＳ（Least Squares Method）アルゴリズムが用いられる。
　また、本実施形態の適応ビタビデコーダ５４は、最尤復号の識別点を、入力される信号の特性、すなわち等化信号ｚの周波数特性や非対称性等に適応的に追従させる機能を持つ。すなわち、適応ビタビ復号の機能を有している。
　図５は、適応ビタビデコーダ５４の内部構成を説明するための図であり、適応ビタビデコーダ５４の内部構成と共に、図４に示した適応イコライザ５３も併せて示している。
　適応ビタビデコーダ５４は、適応ビタビ検出器５５、信号処理部５６、遅延回路５９、減算器６０、及び拘束長設定部６１を備えている。
　適応ビタビ検出器５５は、以下で説明する構成を有し、等化信号ｚについて適応ビタビ復号処理を行って復号値ｂｉを出力する。
　図６は、適応ビタビ検出器５５の内部構成例を示したブロック図である。
　適応ビタビ検出器５５は、基準レベル保持部８０、基準レベル更新部８１、ブランチメトリック計算部（ＢＭＣ：Branch Metric Calculator)８２、加算／比較／選択部（ＡＣＳ：Add Compare ＆Select)８３、メトリック記憶部（ＭＭＵ：Metric Memory Unit）、パスメモリ部（ＰＭＵ：Path Memory Unit）８５を備えている。
　基準レベル保持部８０は、識別点となる振幅基準レベルｃ００００～ｃ１１１１の初期値を保持する。
　基準レベル更新部８１は、識別点となる振幅基準レベルを適応的に更新した振幅基準レベルｃ’００００～ｃ’１１１１を発生させ、ブランチメトリック計算部８２に与える。
　ブランチメトリック計算部８２は、等化信号ｚ〔ｋ＋ｍ〕と振幅基準レベルｃ’００００～ｃ’１１１１とのユークリッド距離の相対値を計算してブランチメトリックｂｍを求める。これは、ｍクロックに跨がって計算してもよい。例えば、１０値６状態のビタビ復号のブランチメトリックをｂｍ００００～ｂｍ１１１１とすれば次のようになる。ただし、「＾」はべき乗を意味する。
　ｂｍ００００ｋ＝（Ｚｋ－ｃ’００００）＾２
　ｂｍ０００１ｋ＝（Ｚｋ－ｃ’０００１）＾２
　ｂｍ００１１ｋ＝（Ｚｋ－ｃ’００１１）＾２
　ｂｍ０１１０ｋ＝（Ｚｋ－ｃ’０１１０）＾２
　ｂｍ０１１１ｋ＝（Ｚｋ－ｃ’０１１１）＾２
　ｂｍ１０００ｋ＝（Ｚｋ－ｃ’１０００）＾２
　ｂｍ１００１ｋ＝（Ｚｋ－ｃ’１００１）＾２　ｂｍ１１００ｋ＝（Ｚｋ－ｃ’１１００）＾２
　ｂｍ１１１０ｋ＝（Ｚｋ－ｃ’１１１０）＾２
　ｂｍ１１１１ｋ＝（Ｚｋ－ｃ’１１１１）＾２
　加算・比較・選択部８３は、６状態に到達するパスに沿って、ブランチメトリックを加算してパスメトリックｍ０００［ｋ］～ｍ１１１［ｋ］を生成する。
　そしてこのパスメトリックｍ０００［ｋ］～ｍ１１１［ｋ］をメトリック記憶部８４に送信する。
　メトリック記憶部８４は、パスメトリックがオーバーフローしないように処理する回路であって、パスメトリックｍ０００［ｋ］～ｍ１１１［ｋ］を一旦ラッチして、ラッチ後のパスメトリックｍ０００［ｋ－１］～ｍ１１１［ｋ－１］を加算・比較・選択部８３に送信する。
　加算・比較・選択部８３は、パスメトリックｍ０００［ｋ－１］～ｍ１１１［ｋ－１］とブランチメトリックｂｍ０００～ｂｍ１１１とから、次のようにパスメトリックｍ０００［ｋ］～ｍ１１１［ｋ］を生成することになる。なお、ｍｉｎ｛Ａ，Ｂ｝は、Ａ，Ｂのうちの小さい方を選択することを意味する。
　ｍ０００［ｋ］＝ｍｉｎ｛ｍ０００［ｋ－１］＋ｂｍ００００ｋ ，ｍ１００［ｋ－１］＋ｂｍ１０００ｋ｝
　ｍ００１［ｋ］＝ｍｉｎ｛ｍ０００［ｋ－１］＋ｂｍ０００１ｋ ，ｍ１００［ｋ－１］＋ｂｍ１００１ｋ｝
　ｍ０１１［ｋ］＝ｍ００１［ｋ－１］＋ｂｍ００１１ｋ
　ｍ１００［ｋ］＝ｍ１１０［ｋ－１］＋ｂｍ１１００ｋ
　ｍ１１０［ｋ］＝ｍｉｎ｛ｍ１１１［ｋ－１］＋ｂｍ１１１０ｋ ，ｍ０１１［ｋ－１］＋ｂｍ０１１０ｋ｝
　ｍ１１１［ｋ］＝ｍｉｎ｛ｍ１１１［ｋ－１］＋ｂｍ１１１１ｋ，ｍ０１１［ｋ－１］＋ｂｍ０１１１ｋ｝
　そして加算・比較・選択部８３はパスメトリックの最小のものを選択するものとして「０」又は「１」の値とされる選択情報ｓ０００、ｓ００１、ｓ１１０、ｓ１１１を作成し、パスメモリ部８５に出力する。
　パスメモリ部８５は、選択情報ｓ０００、ｓ００１、ｓ１１０、ｓ１１１を受信して６状態の各々に対して、パスメトリックの履歴となる識別結果を格納し、逐次更新して識別結果ｄｅｃ［ｋ－ｎ］を出力する。
　すなわち図２のトレリス線図で示したようなパスの内で最尤パスが選択情報ｓ０００～ｓ１１１から判定され、その結果として時点ｋ－ｎの復号値ｂｉである「０」又は「１」の値を出力する。
　また、パスメモリ部８５は、各時点の識別結果ｐｍ０００［ｋ］～ｐｍ０００［ｋ－１］を基準レベル更新部８１に出力する。
　基準レベル更新部８１は、振幅基準レベルｃ００００～ｃ１１１１と識別結果ｐｍ０００［ｋ］～ｐｍ０００［ｋ－１］との組み合わせによって、振幅基準レベルｃ００００～ｃ１１１１を適応的に更新した振幅基準レベルｃ’００００～ｃ’１１１１を発生させ、ブランチメトリック計算部８２に与える。
　例えば、ｐｍ０００［ｎ］＝０、ｐｍ０００［ｎ－１］＝０、ｐｍ００００［ｎ－２］＝０、ｐｍ０００［ｎ－３］＝１であった場合、ｃ０００１を次のようにｃ’０００１に更新する。
　ｃ’０００１＝α・ｚ［ｋ－ｎ＋２］＋（１－α）・ｃ０００１
　なおαは修正係数である。
　一般化すると、基準値ｃＡＢＣＤ（但し、Ａ、Ｂ、Ｃ、Ｄは、それぞれ０又は１）の基準値ｃ’ＡＢＣＤへの更新は、次のようになる。
　ｕＡＢＣＤを、（ｐｍ０００［ｎ］＝Ａ）・（ｐｍ０００［ｎ－１］＝Ｂ）・（ｐｍ００００［ｎ－２］＝Ｃ）・（ｐｍ０００［ｎ－３］＝Ｄ）の論理式とすると、
　ｃ’ＡＢＣＤ＝α・（ｕＡＢＣＤ・ｚ［ｋ－ｎ＋２］＋！ｕＡＢＣＤ・ｃＡＢＣＤ）＋（１－α）・ｃＡＢＣＤ
　但し、「！」は論理値の反転を意味し、論理値がＦＡＬＳＥ（０）のときはＴＲＵＥ（１）となる。
　すなわち、上記の「ｃ’ＡＢＣＤ＝α・（ｕＡＢＣＤ・ｚ［ｋ－ｎ＋２］＋！ｕＡＢＣＤ・ｃＡＢＣＤ）＋（１－α）・ｃＡＢＣＤ」は、
　ｕＡＢＣＤ＝ＴＲＵＥ（１）であれば、
　「ｃ’ＡＢＣＤ＝α・ｚ［ｋ－ｎ＋２］＋（１－α）・ｃＡＢＣＤ」となり、
　ｕＡＢＣＤ＝ＦＡＬＳＥ（０）であれば、
　「ｃ’ＡＢＣＤ＝α・ｃＡＢＣＤ＋（１－α）・ｃＡＢＣＤ＝ｃＡＢＤＣ」となる（つまり更新せず）。
　各基準値について個別に示せば次のようになる。
　ｃ’００００＝α・（ｕ００００・ｚ［ｋ－ｎ＋２］＋！ｕ００００・ｃ００００）＋（１－α）・ｃ００００
　ｃ’０００１＝α・（ｕ０００１・ｚ［ｋ－ｎ＋２］＋！ｕ０００１・ｃ０００１）＋（１－α）・ｃ０００１
　ｃ’００１１＝α・（ｕ００１１・ｚ［ｋ－ｎ＋２］＋！ｕ００１１・ｃ００１１）＋（１－α）・ｃ００１１
　ｃ’０１１０＝α・（ｕ０１１０・ｚ［ｋ－ｎ＋２］＋！ｕ０１１０・ｃ０１１０）＋（１－α）・ｃ０１１０
　ｃ’０１１１＝α・（ｕ０１１１・ｚ［ｋ－ｎ＋２］＋！ｕ０１１１・ｃ０１１１）＋（１－α）・ｃ０１１１
　ｃ’１０００＝α・（ｕ１０００・ｚ［ｋ－ｎ＋２］＋！ｕ１０００・ｃ１０００）＋（１－α）・ｃ１０００
　ｃ’１００１＝α・（ｕ１００１・ｚ［ｋ－ｎ＋２］＋！ｕ１００１・ｃ１００１）＋（１－α）・ｃ１００１
　ｃ’１１００＝α・（ｕ１１００・ｚ［ｋ－ｎ＋２］＋！ｕ１１００・ｃ１１００）＋（１－α）・ｃ１１００
　ｃ’１１１０＝α・（ｕ１１１０・ｚ［ｋ－ｎ＋２］＋！ｕ１１１０・ｃ１１１０）＋（１－α）・ｃ１１１０
　ｃ’１１１１＝α・（ｕ１１１１・ｚ［ｋ－ｎ＋２］＋！ｕ１１１１・ｃ１１１１）＋（１－α）・ｃ１１１１
　そして、このように更新された基準レベルｃ’００００～ｃ’１１１１は、上述のようにブランチメトリック計算部８２によるブランチメトリックｂｍの計算に用いられる。
　上記のように適応ビタビ検出器５５は、振幅基準レベルを入力される等化信号ｚの周波数特性に適応的に追従させている。
　説明を図５に戻す。
　適応ビタビ検出器５５の適応ビタビ復号処理で得られた復号値ｂｉは、信号処理部５６に供給される。
　信号処理部５６は、目標波形生成部５７とＰＲ係数更新部５８とを備えている。目標波形生成部５７は、復号値ｂｉにＰＲ係数を畳み込むことで、適応イコライザ５３による適応等化についての等化目標波形Ｉｋを生成する。
　ＰＲ係数更新部５８は、目標波形生成部５７が等化目標波形Ｉｋの生成に用いるＰＲ係数の更新を行う。このＰＲ係数の更新は、以下で説明する減算器６０によって生成される等化誤差信号ｅｋと、適応ビタビ検出器５５より入力される復号値ｂｉとに基づき、復号値ｂｉと等化誤差信号ｅｋとの相関を最小化するＬＳＭ演算により行われる。
　減算器６０には、目標波形生成部５７が生成した等化目標波形Ｉｋが入力されると共に、適応イコライザ５３からの等化信号ｚが遅延回路５９を介して入力され、これら入力信号の差分を等化誤差信号ｅｋとして出力する。なお、遅延回路５９の遅延時間は、目標波形生成部５７による畳み込み処理時間に応じた時間となる。
　等化誤差信号ｅｋは、前述もしたように適応イコライザ５３に供給されて適応イコライザ５３におけるＰＲ係数の更新（ＬＭＳ演算）に用いられると共に、ＰＲ係数更新部５８に供給される。
　拘束長設定部６１は、目標波形生成部５７による等化目標波形Ｉｋの生成に用いられるＰＲ係数の拘束長を設定する。なお、拘束長設定部６１については改めて説明する。
　図７は、信号処理部５６の内部構成例を示したブロック図である。
　信号処理部５６において、目標波形生成部５７は、それぞれに対応するＰＲ係数が設定されるｊ個（但し「ｊ」は２以上の自然数）の乗算器６６（６６－１～６６－ｊ）と、復号値ｂｉの入力ライン上に直列に挿入され、乗算器６６－１～６６－ｊに１クロックずつ遅延された復号値ｂｉを供給するためのｊ－１個の遅延器６５（６５－１～６５－（ｊ－１））と、各乗算器６６の出力の総和を計算するためのｊ－１個の加算器６７（６７－１～６７－（ｊ－１））とを備えている。
　ここで、「ｊ」の数値は、対応可能とするＰＲの拘束長に応じて設定すればよい。例えば、拘束長＝１１であれば「ｊ＝１１」である。
　目標波形生成部５７においては、遅延器６５－１～６５－（ｊ－１）によって１クロックずつ遅延されたｊ個の復号値ｂｉが、乗算器６６－１～６６－ｊのうちそれぞれ対応する乗算器６６に設定されたＰＲ係数により増幅され、増幅後の各値の総和が加算器６７－１～６７－（ｊ－１）によって算出され、該総和が等化目標波形Ｉｋとして出力される。
　このように目標波形生成部５７においては、復号値ｂｉに対するＰＲ係数の畳み込み演算によって等化目標波形Ｉｋが生成される。
　ＰＲ係数更新部５８は、乗算器６８と、ｊ個の乗算器６９（６９－１～６９－ｊ）とを備えている。
　乗算器６８は、等化誤差信号ｅｋに対し更新係数μを乗じる。
　乗算器６９の個々には、遅延器６５－１～６５－（ｊ－１）の遅延により得られる各復号値ｂｉのうち、対応する復号値ｂｉがそれぞれ入力される。乗算器６９－１～６９－ｊには、乗算器６８の出力値、すなわち「ｅｋ×μ」が乗算係数として設定され、これにより乗算器６９－１～６９－ｊにおいてはそれぞれ対応する復号値ｂｉに対し「ｅｋ×μ」が乗じられる。
　これら乗算器６９－１～６９－ｊの出力値が、目標波形生成部５７における乗算器６６－１～６６－ｊのうちそれぞれ対応する乗算器６６（符号末尾の数値が一致する乗算器６６）の乗算係数として与えられる。すなわち、これら乗算器６９－１～６９－ｊの出力値（ｅｋ×μ×ｂｉ）によって、等化目標波形Ｉｋの生成に用いられるＰＲ係数がそれぞれ更新される。
　上記のようにＰＲ係数更新部５８によっては、等化誤差信号ｅｋと更新係数μと復号値ｂｉとの積がＰＲ係数にフィードバックされる。このような構成により、復号値ｂｉと等化誤差信号ｅｋとの相関を最小化するＬＭＳ演算によるＰＲ係数の更新が行われる。
　ここで、上記説明から理解されるように、ＰＲ係数更新部５８がＰＲ係数の更新を行うにあたっては、１クロックずつ遅延された復号値ｂｉを取得する必要がある。本実施形態では、このように１クロックずつ遅延された復号値ｂｉを取得するための構成、すなわち遅延器６５－１～６５－（ｊ－１）が目標波形生成部５７に設けられる点を考慮し、ＰＲ係数更新部５８がこれら遅延器６５－１～６５－（ｊ－１）を目標波形生成部５７と共用する構成を採っている。
　仮に、目標波形生成部５７における遅延器６５－１～６５－（ｊ－１）を共用しないＰＲ係数更新部５８（以下、符号を「５８’」と表記する）の構成とした場合を考える。すなわち、目標波形生成部５７とは別途の遅延器６５－１～６５－（ｊ－１）を備えたＰＲ係数更新部５８’を有する適応ビタビデコーダ５４（以下、符号を「５４’」と表記する）を考える。
　図８は、適応ビタビデコーダ５４’の構成を例示しているが、この場合、ＰＲ係数更新部５８’と適応ビタビ検出器５５との間には、遅延回路１５０を挿入することを要する。これは、ＰＲ係数更新部５８’が復号値ｂｉと等化誤差信号ｅｋとを用いて適正にＰＲ係数の更新を行うために、ＰＲ係数更新部５８’に入力する復号値ｂｉを等化誤差信号ｅｋと同期させる必要があることによる。すなわち、復号値ｂｉに対し目標波形生成部５７における畳み込み処理時間に応じた遅延を与える必要があることによる。
　図７に示したように目標波形生成部５７とＰＲ係数更新部５８とで遅延器６５－１～６５－（ｊ－１）を共用することで、上記のような遅延回路１５０を設ける必要がなくなり、回路構成の簡略化を図ることができる。すなわち、遅延器６５－１～６５－（ｊ－１）を共用化した点での回路構成の簡略化と、遅延回路１５０が不要となる点での回路構成の簡略化とを図ることができる。
　また、本実施形態では、図５に示した拘束長設定部６１により、等化目標波形Ｉｋの生成に用いるＰＲ係数について、拘束長を可変的に設定することを可能としている。
　拘束長設定部６１は、乗算器６９－１～６９－ｊに対するイネーブル信号により、乗算器６９ごとにイネーブル／ディセーブルを切り替える。イネーブルとされた乗算器６９は入力値（復号値ｂｉ）に対する乗算係数（ｅｋ×μ）の乗算動作を行い、ディセーブルとされた乗算器６９は該乗算動作を実行せず「０」を出力する。
　これにより、目標波形生成部５７における乗算器６６のうち、イネーブルとされた乗算器６９によりＰＲ係数が更新される乗算器６６のみがＰＲ係数の畳み込みに関与するものとなり、従って等化目標波形Ｉｋの生成に用いられるＰＲ係数について、ＰＲの拘束長を可変的に設定することができる。
　上記の構成により、異なるＰＲの拘束長に対応可能とするにあたり、個々の拘束長に対応する個別の目標波形生成部５７を設ける、すなわちそれら目標波形生成部５７を拘束長ごとに切り替えて使用する必要がなくなり、回路構成の簡略化を図ることができる。
　なお、拘束長設定部６１は、例えば図３に示したシステムコントローラ１０からの指示に従ってイネーブル／ディセーブルとする乗算器６９を切り替える。この場合、拘束長の切り替えは、例えばディスク９０の線密度（線記録密度）等、ディスク９０の記録フォーマットに応じて行うことが考えられる。
　ここで、ＬＭＳ演算によりＰＲ係数の更新を行う場合においては、ＰＲ係数の収束が、等化信号ｚの振幅を絞るように行われてしまう虞がある。このように振幅が絞られた等化信号ｚは本来得られるべき信号ではなく、復号性能の低下を招来し望ましくない。
　そこで、図９に示す第一変形例としての適応ビタビデコーダ５４Ａのように、ＰＲ係数の総和が一定範囲内の値となるように制御する構成を採ることもできる。
　なお、以下の説明において、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。
　図９において、適応ビタビデコーダ５４Ａは、信号処理部５６に代えて信号処理部５６Ａが設けられた点が異なり、信号処理部５６Ａは、目標波形生成部５７及びＰＲ係数更新部５８と共に、係数総和制御部７０と加算器７１を備える点が信号処理部５６と異なる。図示のように加算器７１は、減算器６０とＰＲ係数更新部５８との間に挿入されている。
　係数総和制御部７０は、目標波形生成部５７による等化目標波形Ｉｋの生成に用いられるＰＲ係数の総和を計算し、該総和の値が一定範囲内の値で維持されるようにＰＲ係数の値を制御する。具体的に、本例の係数総和制御部７０は、ＰＲ係数の総和の初期値、すなわち、例えばＰＲ（１，２，２，１）であれば「６」となる該初期値を「総和基準値」として、計算したＰＲ係数の総和が総和基準値に対して小さければＰＲ係数の値を上げ、逆に計算したＰＲ係数の総和が総和基準値に対して大きければＰＲ係数の値を下げるように制御を行う。
　本例の係数総和制御部７０は、上記のようなＰＲ係数の総和と総和基準値との比較結果に応じたＰＲ係数の調整制御を、等化誤差信号ｅｋにオフセットを与えることで実現する。具体的に係数総和制御部７０は、計算したＰＲ係数の総和と総和基準値との大小関係、及びそれらの差分の大きさに応じたオフセット値を計算し、該オフセット値を加算器７１に出力して誤算信号ｅｋに加算させる。
　これにより、ＰＲ係数の値が、ＰＲ係数の総和と総和基準値との大小関係及び差分の大きさに応じて調整され、ＰＲ係数の総和が一定範囲内の値を維持するように制御される。
　なお、適応ビタビデコーダ５４Ａを複数のＰＲクラスに対応可能に構成する場合、総和基準値としては、設定中のＰＲクラスに応じた値を用いる。
　上記のようなＰＲ係数の総和一定制御が行われることで、ＬＭＳ演算によってＰＲ係数の総和（ひいては等化信号ｚの振幅）を０に絞るようにＰＲ係数が収束されてしまうことの防止が図られる。
　従って、適正にＰＲ係数の更新を行うことができ、復号性能の向上を図ることができる。
　また、本例の係数総和制御部７０は、係数更新部５８に入力される等化誤差信号ｅｋにＰＲ係数の総和の大きさに応じたオフセットを与えることで、ＰＲ係数の総和を一定範囲内の値に制御している。
　これにより、ＰＲ係数の総和一定制御を実現するにあたって、各乗算器６６（等化目標波形Ｉｋの生成時にＰＲ係数を畳み込むための乗算器）について個別にゲイン調整を行う構成を採る必要がなくなる。
　従って、ＰＲ係数の総和一定制御を実現するにあたっての回路構成の簡略化を図ることができる。
　図１０は、第二変形例としての適応ビタビデコーダ５４Ｂの構成について説明するための図である。
　第二変形例の適応ビタビデコーダ５４Ｂは、係数更新部５８に入力される等化誤差信号ｅｋについて等化処理を行うイコライザ７２を備えるものである。なお、適応ビタビデコーダ５４Ｂのその他の構成については第一変形例としての適応ビタビデコーダ５４Ａと同様となるため重複説明は避ける。
　このイコライザ７２の挿入により、ＰＲ係数の更新に用いる等化誤差信号について周波数特性を調整することが可能とされ、ＰＲ係数の収束値を調整することができる。
　本例では、イコライザ７２は３タップのＦＩＲ（Finite Impulse Response）フィルタとして構成され、等化誤差信号ｅｋについて高域ブーストを行う。
　図１１は、イコライザ７２におけるタップごとの係数ｃ［０］＝－ｋ、ｃ［１］＝１＋２ｋ、ｃ［２］＝－ｋに関して、ｋ＝４とした場合の周波数特性を示している。
　図１２は、イコライザ７２のブーストパラメータ（係数ｃ［ｘ］におけるｋの値）と４Ｔ周波数のゲインとの関係を示した図であり、横軸がブーストパラメータ、縦軸が４Ｔ周波数のゲインを表す。
　図１２では、ディスク９０におけるランドの記録信号、グルーブの記録信号それぞれについて再生を行った際のブーストパラメータｋと４Ｔ周波数ゲインとの関係を示している（ランド＝▲プロット、グルーブ＝●プロット）。これらを参照すると、ブーストパラメータｋの値を大きくするほど、高域ゲインの大きなＰＲクラスへ収束することが分かる。
　図１３は、ブーストパラメータと信号品質評価値ｅ－ＭＬＳＥとの関係を示した図である。この場合もランドの記録信号を再生した結果は▲プロットにより、グルーブの記録信号を再生した結果は●プロットによりそれぞれ表している。
　なお、「ｅ－ＭＬＳＥ」は、ビタビ復号における信号品質評価指標として用いられる値であり、ＣＤ等の信号品質評価に用いられるジッター（jitter）に似た評価値とされる。「ｅ－ＭＬＳＥ」の詳細については「国際公開第２０１３／１８３３８５号」等を参照されたい。
　図１３より、ブーストパラメータｋが２付近でｅ－ＭＬＳＥの値が最小（最良）となることが分かる。
　上記の図１２、図１３より、等化誤差信号ｅｋに対するイコライザ７２を設けることで、ＰＲ係数の収束値を調整可能となることが分かる。
　ここで、ＬＭＳにより誤差が最小となるＰＲ係数が必ずしも復号性能最大となる保証はない。上記のように等化誤差信号ｅｋの周波数特性を調整することで、ＰＲ係数の収束値を微調整することが可能とされ、ＰＲ係数をより最適値に近づけることができる。
　なお、イコライザ７２の周波数特性は可変とすることもできる。具体的には、例えばシステムコントローラ１０からの指示に応じて、イコライザ７２におけるブーストパラメータｋを可変設定するパラメータ設定部を設けることも可能である。
　これにより、より幅広い入力信号特性に対応して復号性能を高めることができる。
　図１４乃至図１６を参照し、実施形態としてのＰＲ係数更新についての各種実験結果を説明する。
　図１４は、実施形態としてのＰＲ係数更新を行った場合（図中「Ａｄａｐｔｉｖｅ」）、行わない場合（つまりＰＲ係数固定とした場合：図中「ｆｉｘｅｄ」）それぞれにおけるＭＳＥ（イコライザ残差：◆プロット）、ｂＥＲ（エラーレート：▲プロット）、４Ｔ周波数ゲイン（■プロット）を示している。なお、ＭＳＥは、等化信号ｚとその理想波形との誤差に相関した評価値である。
　また、図１５は、ＰＲ係数固定とした場合の各ＰＲ係数（◆プロット）と、実施形態としてのＰＲ係数更新により収束した各ＰＲ係数（■プロット）とを対比して示している。なお図１５を参照して分かるように、実験ではＰＲクラスとして１１ＩＳＩ（Inter-Symbol Interference：拘束長＝１１）を採用した。
　図１６は、ＰＲ係数による周波数特性について、ＰＲ係数固定とした場合の周波数特性（点線）と実施形態としてのＰＲ係数更新を行った場合の周波数特性（実線）とを対比して示している。
　なお、実験にあたっては、第二変形例として説明した適応ビタビデコーダ５４Ｂを用い、対物レンズのＮＡ＝０．９１、ディスク９０の記録線密度はＢＤ換算で約５６ＧＢとした。
　図１４より、実施形態によれば、ＰＲ係数固定とする場合と比較して、ＭＳＥがより小さくなり、エラーレートｂＥＲがより良好な値を示すことが分かる。
　また、図１４における４Ｔ周波数ゲインと図１６とを参照すると、実施形態によれば、４Ｔ周波数ゲインが上昇し、これに伴い周波数特性がより高域ゲインの高い特性にシフトすることが分かる。
　なお、図１５より、ＰＲ係数の総和がＰＲ係数固定とした場合と略同値となっていることが確認できる。
　これらの結果より、実施形態によれば、ＰＲ係数の初期値が光学ピックアップＯＰの摂動状態や光ディスク９０の種類等の再生条件に対して最適点からずれていたとしても、ＰＲ係数が適応的に更新されて最適点に近づけられ、それにより良好な復号性能が得られることが理解される。
＜４．実施形態のまとめ＞

　上記のように実施形態としての復号装置（復号部５）は、入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化部であって、パーシャルレスポンス係数を入力信号の特性に適応的に追従させる適応等化を行う適応等化部（適応イコライザ５３）と、適応等化部により等化された入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号部であって、最尤復号における識別点を、入力信号の特性に適応的に追従させる適応最尤復号部（適応ビタビ検出器５５）と、復号値にパーシャルレスポンス係数を畳み込むことで、適応等化部による適応等化についての等化目標波形を生成する目標波形生成部（同５７）と、等化目標波形と等化信号との誤差信号を等化誤差信号として生成する誤差信号生成部（減算器６０）と、復号値と等化誤差信号との相関を最小化する最小二乗法演算により目標波形生成部が等化目標波形の生成に用いるパーシャルレスポンス係数を更新する係数更新部（ＰＲ係数更新部５８）と、を備えている。
　適応等化と適応最尤復号とを併用した構成とされることで、入力信号特性のばらつきに対し、最適とされる等化目標が自動的に設定され、安定した復号性能の維持が図られる。
　また、等化信号と等化目標波形との誤差信号を適応等化部にフィードバックする構成とされることで、適応等化にあたり適応最尤復号部の識別点を用いずに済むため、長拘束長化に対して有利となる。
　さらに、適応等化と適応最尤復号とを併用した構成において、復号値と等化誤差信号との相関を最小化する最小二乗法演算により等化目標波形の生成に用いるＰＲ係数を更新するようにしたことで、ＰＲ係数が入力信号特性に適応して適正に更新される。
　以上より、本実施形態によれば、長拘束長化に伴い係数更新の収束性能や動作安定性が低下することの抑制を図り、復号性能の向上を図ることができる。
　また、実施形態としての復号装置においては、等化目標波形の生成に用いるパーシャルレスポンス係数の総和値を計算し、該総和値が一定範囲内の値となるように係数更新部の更新動作を制御する係数総和制御部（同７０）を備えている。
　これにより、最小二乗法演算によってＰＲ係数の総和（ひいては等化信号の振幅）を０に絞るようにＰＲ係数が収束されてしまうことの防止が図られる。
　従って、適正にＰＲ係数の更新を行うことができ、復号性能の向上を図ることができる。
　さらに、実施形態としての復号装置においては、係数総和制御部は、係数更新部に入力される等化誤差信号に総和値の大きさに応じたオフセットを与えることで総和値が一定範囲内の値となるように制御している。
　これにより、ＰＲ係数の総和一定制御を実現するにあたって、等化目標波形の生成時にＰＲ係数を畳み込むための各乗算器について個別にゲイン調整を行う構成を採る必要がなくなる。
　従って、ＰＲ係数の総和一定制御を実現するにあたっての回路構成の簡略化を図ることができる。
　さらにまた、実施形態としての復号装置においては、係数更新部に入力される等化誤差信号について等化処理を行う誤差信号等化部（イコライザ７２）を備えている。
　これにより、ＰＲ係数の更新に用いる等化誤差信号について周波数特性を調整することが可能とされ、ＰＲ係数の収束値を調整可能となる。
　従って、ＰＲ係数を実際の入力信号特性に応じたより適切な値に収束させるように調整が可能となり、復号性能の向上を図ることができる。
　また、実施形態としての復号装置においては、誤差信号等化部は、等化誤差信号の高域成分を増幅している。
　これにより、適応等化部の等化特性としてより高域ゲインの高い等化特性が得られるようにＰＲ係数の値が収束され、復号性能の向上を図ることができる。
　高密度光ディスクでは、回折限界の影響により読出信号の高域成分が減衰される傾向となる。つまり、本来得られるべき読出信号に対していわばＬＰＦ（Low Pass Filter）をかけたような状態となる。ＰＲＭＬ復号において、復号性能の向上を図る上では、このような光ディスクでの周波数特性に合わせて、ＰＲ等化の周波数特性を設定すべきとされる。つまり、ＰＲ等化によるカットオフ周波数は、上記のような光ディスク読出信号についてのカットオフ周波数に一致させることが理想的となる。
　上記のような誤差信号等化部による高域ブーストにより、これらのカットオフ周波数を揃えることが可能となり、これにより復号性能の向上が図られる。
　さらに、実施形態としての復号装置においては、係数更新部と目標波形生成部とで、復号値を１クロックずつ遅延させるための遅延器（同６５－１～６５－（ｊ－１））が共用されている。
　これにより、復号値と等化誤差信号との相関を最小化する最小二乗法演算によりＰＲ係数を更新するための構成を実現する上で、回路構成の簡略化が図られる。
　ここで、仮に、目標波形生成部と係数更新部とが上記の遅延器を共用しない構成とすると、係数更新部に入力する復号値を、目標波形生成部が等化目標波形生成に要する時間に応じた時間だけ遅延させることを要し、その結果、適応最尤復号部と係数更新部との間に遅延手段を設けることが必要となってしまう。
　上記構成によれば、目標波形生成部と係数更新部とで遅延器が共用される点での回路構成の簡略化、及び上記のように係数更新部に復号値を遅延入力することが不要となる点での回路構成の簡略化が図られると共に、無駄な処理遅延が生じることの防止を図ることができる。
　さらにまた、実施形態としての復号装置においては、係数更新部は、更新対象とするパーシャルレスポンス係数の数を変更可能に構成されている。
　これにより、多様な拘束長に対応してＰＲ係数の更新を行うことが可能とされる。
　従って、より多様な入力信号特性に対応して復号を行うことが可能な復号装置を実現することができる。
　また、実施形態としての復号装置においては、係数更新部は、パーシャルレスポンス係数の更新に用いる乗算器の作動／停止を制御することで更新対象とするパーシャルレスポンス係数の数を変更している。
　これにより、ＰＲ係数の更新を行う係数更新回路を、対応可能としたい拘束長ごとに設けるといった構成を採る必要がなくなり、拘束長の異なる複数のＰＲクラスに対応可能とするにあたって単一の係数更新回路を設ければ済む。
　従って、回路構成の簡略化を図ることができる。
　また、実施形態としての復号方法は、入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化ステップであって、パーシャルレスポンス係数を入力信号の特性に適応的に追従させる適応等化を行う適応等化ステップと、適応等化ステップにより等化された入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号ステップであって、最尤復号における識別点を、入力信号の特性に適応的に追従させる適応最尤復号ステップと、を有すると共に、復号値にパーシャルレスポンス係数を畳み込むことで、適応等化ステップによる適応等化についての等化目標波形を生成する目標波形生成ステップと、等化目標波形と等化信号との誤差信号を等化誤差信号として生成する誤差信号生成ステップと、復号値と等化誤差信号との相関を最小化する最小二乗法演算により目標波形生成ステップが等化目標波形の生成に用いるパーシャルレスポンス係数を更新する係数更新ステップと、を有する復号方法である。
　このような復号方法によっても、上記した実施形態としての復号装置と同様の作用及び効果を得ることができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
　上記では、本技術を光記録媒体からの読出信号の復号系に適用する例を挙げたが、本技術は無線通信における受信信号の復号系に適用する等、光記録媒体からの読出信号の復号系以外への適用が可能である。
＜５．本技術＞

　なお本技術は以下のような構成も採ることができる。
（１）
　入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化部であって、前記パーシャルレスポンス係数を前記入力信号の特性に適応的に追従させる適応等化を行う適応等化部と、
　前記適応等化部により等化された前記入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号部であって、前記最尤復号における識別点を、前記入力信号の特性に適応的に追従させる適応最尤復号部と、
　前記復号値にパーシャルレスポンス係数を畳み込むことで、前記適応等化部による前記適応等化についての等化目標波形を生成する目標波形生成部と、
　前記等化目標波形と前記等化信号との誤差信号を等化誤差信号として生成する誤差信号生成部と、
　前記復号値と前記等化誤差信号との相関を最小化する最小二乗法演算により前記目標波形生成部が前記等化目標波形の生成に用いる前記パーシャルレスポンス係数を更新する係数更新部と、を備える
　復号装置。
（２）
　前記等化目標波形の生成に用いるパーシャルレスポンス係数の総和値を計算し、該総和値が一定範囲内の値となるように前記係数更新部の更新動作を制御する係数総和制御部を備える
　前記（１）に記載の復号装置。
（３）
　前記係数総和制御部は、
　前記係数更新部に入力される前記等化誤差信号に前記総和値の大きさに応じたオフセットを与えることで前記総和値が前記一定範囲内の値となるように制御する
　前記（１）又は（２）に記載の復号装置。
（４）
　前記係数更新部に入力される前記等化誤差信号について等化処理を行う誤差信号等化部を備える
　前記（１）乃至（３）の何れかに記載の復号装置。
（５）
　前記誤差信号等化部は、
　前記等化誤差信号の高域成分を増幅する
　前記（４）に記載の復号装置。
（６）
　前記係数更新部と前記目標波形生成部とで、前記復号値を１クロックずつ遅延させるための遅延器が共用された
　前記（１）乃至（５）の何れかに記載の復号装置。
（７）
　前記係数更新部は、
　更新対象とするパーシャルレスポンス係数の数を変更可能に構成された
　前記（１）乃至（６）の何れかに記載の復号装置。
（８）
　前記係数更新部は、
　パーシャルレスポンス係数の更新に用いる乗算器の作動／停止を制御することで前記更新対象とするパーシャルレスポンス係数の数を変更する
　前記（７）に記載の復号装置。
　１　ディスクドライブ装置、ＯＰ　光学ピックアップ、５　復号部、５３　適応イコライザ、５４、５４Ａ、５６Ｂ　適応ビタビデコーダ、５５　適応ビタビ検出器、５６、５６Ａ　信号処理部、５７　目標波形生成部、５８　ＰＲ係数更新部、５９　遅延回路、６０　減算器、６１　拘束長設定部、６５－１～６５－（ｊ－１）　遅延器、６６－１～６６－ｊ　乗算器、６７－１～６７－（ｊ－１）　加算器、６８　乗算器、６９－１～６９－ｊ　乗算器、７０　係数総和制御部、７１　イコライザ

Claims (9)

  1. 　入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化部であって、前記パーシャルレスポンス係数を前記入力信号の特性に適応的に追従させる適応等化を行う適応等化部と、
    　前記適応等化部により等化された前記入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号部であって、前記最尤復号における識別点を、前記入力信号の特性に適応的に追従させる適応最尤復号部と、
    　前記復号値にパーシャルレスポンス係数を畳み込むことで、前記適応等化部による前記適応等化についての等化目標波形を生成する目標波形生成部と、
    　前記等化目標波形と前記等化信号との誤差信号を等化誤差信号として生成する誤差信号生成部と、
    　前記復号値と前記等化誤差信号との相関を最小化する最小二乗法演算により前記目標波形生成部が前記等化目標波形の生成に用いる前記パーシャルレスポンス係数を更新する係数更新部と、を備える
    　復号装置。
  2. 　前記等化目標波形の生成に用いるパーシャルレスポンス係数の総和値を計算し、該総和値が一定範囲内の値となるように前記係数更新部の更新動作を制御する係数総和制御部を備える
    　請求項１に記載の復号装置。
  3. 　前記係数総和制御部は、
    　前記係数更新部に入力される前記等化誤差信号に前記総和値の大きさに応じたオフセットを与えることで前記総和値が前記一定範囲内の値となるように制御する
    　請求項２に記載の復号装置。
  4. 　前記係数更新部に入力される前記等化誤差信号について等化処理を行う誤差信号等化部を備える
    　請求項１に記載の復号装置。
  5. 　前記誤差信号等化部は、
    　前記等化誤差信号の高域成分を増幅する
    　請求項４に記載の復号装置。
  6. 　前記係数更新部と前記目標波形生成部とで、前記復号値を１クロックずつ遅延させるための遅延器が共用された
    　請求項１に記載の復号装置。
  7. 　前記係数更新部は、
    　更新対象とするパーシャルレスポンス係数の数を変更可能に構成された
    　請求項１に記載の復号装置。
  8. 　前記係数更新部は、
    　パーシャルレスポンス係数の更新に用いる乗算器の作動／停止を制御することで前記更新対象とするパーシャルレスポンス係数の数を変更する
    　請求項７に記載の復号装置。
  9. 　入力信号に対しパーシャルレスポンス係数の畳み込みによるパーシャルレスポンス等化を行う等化ステップであって、前記パーシャルレスポンス係数を前記入力信号の特性に適応的に追従させる適応等化を行う適応等化ステップと、
    　前記適応等化ステップにより等化された前記入力信号である等化信号に対して最尤復号を行って復号値を出力する最尤復号ステップであって、前記最尤復号における識別点を、前記入力信号の特性に適応的に追従させる適応最尤復号ステップと、を有すると共に、
    　前記復号値にパーシャルレスポンス係数を畳み込むことで、前記適応等化ステップによる前記適応等化についての等化目標波形を生成する目標波形生成ステップと、
    　前記等化目標波形と前記等化信号との誤差信号を等化誤差信号として生成する誤差信号生成ステップと、
    　前記復号値と前記等化誤差信号との相関を最小化する最小二乗法演算により前記目標波形生成ステップが前記等化目標波形の生成に用いる前記パーシャルレスポンス係数を更新する係数更新ステップと、を有する
    　復号方法。
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