WO2019100494A1 - Ips型薄膜晶体管阵列基板及其制作方法 - Google Patents

Ips型薄膜晶体管阵列基板及其制作方法 Download PDF

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gate
via hole
insulating layer
gate insulating
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周志超
夏慧
陈梦
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D86/01—Manufacture or treatment
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Definitions

  • the present invention relates to the field of display technologies, and in particular, to an IPS type thin film transistor array substrate and a manufacturing method thereof.
  • LCDs liquid crystal displays
  • Various consumer electronic products such as digital assistants, digital cameras, notebook computers, and desktop computers have become mainstream in display devices.
  • liquid crystal display devices which include a liquid crystal display panel and a backlight module.
  • a liquid crystal display panel comprises a CF (Color Filter) substrate, a thin film transistor (TFT) substrate, a liquid crystal (LC) sandwiched between the color filter substrate and the thin film transistor substrate, and a sealant frame ( Sealant) composition.
  • CF Color Filter
  • TFT thin film transistor
  • LC liquid crystal
  • Sealant sealant frame
  • the thin film transistor liquid crystal display can be classified into a vertical electric field type and a horizontal electric field type.
  • the vertical electric field type TFT-LCD needs to form a pixel electrode on the thin film transistor array substrate to form a common electrode on the color film substrate; and the horizontal electric field type TFT-LCD needs to simultaneously form the pixel electrode and the common electrode on the thin film transistor array substrate.
  • the vertical electric field type TFT-LCD includes a twisted nematic (TN) type TFT-LCD; the horizontal electric field type TFT-LCD includes: Fringe Field Switching (FFS) type TFT-LCD, total In-Plane Switching (referred to as IPS) type TFT-LCD.
  • FFS Fringe Field Switching
  • IPS total In-Plane Switching
  • the horizontal electric field type TFT-LCD, especially the IPS type TFT-LCD has the advantages of fast response speed, large viewing angle and true color, and is widely used in the field of liquid crystal displays.
  • the manufacturing method of the IPS type thin film transistor array substrate usually requires at least four mask processes, and the manufacturing cost of the current IPS type thin film transistor array substrate is high due to the high fabrication cost of the mask and the long processing time of the multi-mask process. Higher.
  • An object of the present invention is to provide a method for fabricating an IPS type thin film transistor array substrate, which has fewer times of using a photomask process and has a low production cost.
  • Another object of the present invention is to provide an IPS type thin film transistor array substrate, and a manufacturing process thereof Simple, low production cost, and excellent electrical properties.
  • the present invention provides a method for fabricating an IPS type thin film transistor array substrate, comprising the following steps:
  • S1 providing a substrate, forming a gate, a scan line, a pixel electrode, and a common electrode on the substrate by using a first mask process; wherein the scan line is connected to the gate;
  • the step S1 specifically includes:
  • the first metal layer is patterned by using a first mask process to obtain a predetermined pattern of the gate and a predetermined pattern of the scan lines, and the pixel electrode and the common electrode;
  • the material of the first metal layer includes one or more of molybdenum, molybdenum-titanium alloy, indium tin oxide, molybdenum-tungsten alloy, molybdenum-niobium alloy, molybdenum-niobium alloy.
  • the material of the second metal layer includes copper.
  • a process of plating a second metal layer on the predetermined pattern of the gate and the predetermined pattern of the scan lines is an electroplating process.
  • the second reticle process is a half-gray reticle process; the step S2 specifically includes:
  • Coating a photoresist layer on the semiconductor layer exposing and developing the photoresist layer by using a half gray scale mask, forming a first via corresponding to the pixel electrode on the photoresist layer, corresponding to the common electrode a second via hole corresponding to a bump above the gate;
  • the half gray scale mask is provided with a first area corresponding to the first via hole and the second via hole, a second area corresponding to the protrusion, and a third area other than the first area and the second area,
  • the light transmittance of the first region is greater than the light transmittance of the third region, and the light transmittance of the third region is greater than the light transmittance of the second region;
  • Positive photoresist material is provided.
  • the light transmittance of the first region is 100%
  • the light transmittance of the second region is 0,
  • the light transmittance of the third region is 0 to 100%.
  • the invention also provides an IPS type thin film transistor array substrate, comprising:
  • a gate a scan line, a pixel electrode, and a common electrode disposed on the substrate; wherein the scan line is connected to the gate;
  • a gate insulating layer disposed on the gate, the scan line, the pixel electrode, and the common electrode, wherein the gate insulating layer is provided with a first via corresponding to the pixel electrode and corresponding to the common a second through hole disposed above the electrode;
  • a source and a drain provided on the active layer and the gate insulating layer, and a data line and a common electrode line disposed on the gate insulating layer; wherein the source and the drain are respectively Two sides of the active layer are in contact, the data line is connected to the source, and the drain is connected to the pixel electrode through a first via hole on the gate insulating layer, and the common electrode line passes A second via on the gate insulating layer is connected to the common electrode.
  • the pixel electrode and the common electrode include a first metal layer disposed on the base substrate, and the gate and the scan line include a first metal layer disposed on the base substrate and disposed on the first a second metal layer on the metal layer; wherein, the conductive property of the second metal layer is greater than that of the first metal layer;
  • the material of the first metal layer comprises one or more of molybdenum, molybdenum-titanium alloy, indium tin oxide, molybdenum-tungsten alloy, molybdenum-niobium alloy, molybdenum-niobium alloy;
  • the material of the second metal layer includes copper.
  • the invention also provides a method for fabricating an IPS type thin film transistor array substrate, comprising the following steps:
  • S1 providing a substrate, forming a gate, a scan line, a pixel electrode, and a common electrode on the substrate by using a first mask process; wherein the scan line is connected to the gate;
  • the step S1 specifically includes:
  • the first metal layer is patterned by using a first mask process to obtain a predetermined pattern of the gate and a predetermined pattern of the scan lines, and the pixel electrode and the common electrode;
  • the material of the first metal layer comprises one or more of molybdenum, molybdenum-titanium alloy, indium tin oxide, molybdenum-tungsten alloy, molybdenum-niobium alloy, molybdenum-niobium alloy;
  • the material of the second metal layer comprises copper
  • the process of plating the second metal layer on the predetermined pattern of the gate and the predetermined pattern of the scan lines is an electroplating process.
  • the invention has the beneficial effects that the manufacturing method of the IPS type thin film transistor array substrate of the invention only needs to be completed by using three mask processes, and the number of masks used is smaller and the processing time is shorter compared with the prior art. Production costs are low.
  • IPS type thin film transistor array base of the invention The board is produced by the above method, has a simple manufacturing process, low production cost, and excellent electrical properties.
  • FIG. 1 is a flow chart showing a method of fabricating an IPS type thin film transistor array substrate of the present invention
  • step S11 of the method for fabricating the IPS type thin film transistor array substrate of the present invention
  • step S12 of the method for fabricating the IPS type thin film transistor array substrate of the present invention
  • Figure 4a is a cross-sectional view taken along line AA of Figure 3;
  • Figure 4b is a cross-sectional view taken along line BB of Figure 3;
  • step S13 is a plan view showing a process of step S13 of the method for fabricating the IPS type thin film transistor array substrate of the present invention
  • Figure 6a is a cross-sectional view taken along line AA of Figure 5;
  • Figure 6b is a cross-sectional view taken along line BB of Figure 5;
  • step S2 is a plan view showing a process of step S2 of the method for fabricating the IPS type thin film transistor array substrate of the present invention
  • Figure 8a is a cross-sectional view taken along line AA of Figure 7;
  • Figure 8b is a cross-sectional view taken along line BB of Figure 7;
  • 9a and 9b are schematic cross-sectional views showing a process of the step S21 of the method for fabricating the IPS type thin film transistor array substrate of the present invention.
  • 9c is a cross-sectional view showing the process of step S22 of the method for fabricating the IPS type thin film transistor array substrate of the present invention.
  • 9d is a cross-sectional view showing the process of step S23 of the method for fabricating the IPS type thin film transistor array substrate of the present invention.
  • 9e is a cross-sectional view showing the process of step S24 of the method for fabricating the IPS type thin film transistor array substrate of the present invention.
  • 9f is a step S25 of the method for fabricating the IPS type thin film transistor array substrate of the present invention. a schematic cross-sectional view of the process;
  • step S3 is a plan view showing a process of step S3 of the method for fabricating the IPS type thin film transistor array substrate of the present invention
  • Figure 11a is a cross-sectional view taken along line AA of Figure 10;
  • Figure 11b is a cross-sectional view taken along line BB of Figure 10.
  • the present invention provides a method for fabricating an IPS type thin film transistor array substrate, comprising the following steps:
  • a substrate substrate 10 is provided, and a gate electrode 21, a scan line 22, a pixel electrode 23, and a common electrode 24 are formed on the substrate substrate 10 by a first mask process;
  • the scan line 22 is connected to the gate 21.
  • the step S1 includes:
  • the first metal layer 11 is deposited on the substrate 10 by physical vapor deposition (PVD);
  • the first metal layer 11 is patterned by using a first mask process to obtain a gate predetermined pattern 15 and a scan line predetermined pattern 16 and a pixel electrode 23.
  • a second metal layer 12 is plated on the predetermined gate pattern 15 and the scan line predetermined pattern 16 to obtain a gate electrode 21 and a scan line 22, wherein The electrical conductivity of the second metal layer 12 is greater than the electrical conductivity of the first metal layer 11.
  • the material of the first metal layer 11 includes molybdenum (Mo), molybdenum-titanium alloy (MoTi), indium tin oxide (ITO), molybdenum-tungsten alloy (MoW), molybdenum-niobium alloy (MoTa), molybdenum-niobium alloy ( One or more of MoNb).
  • Mo molybdenum
  • MoTi molybdenum-titanium alloy
  • ITO indium tin oxide
  • MoW molybdenum-tungsten alloy
  • MoTa molybdenum-niobium alloy
  • MoNb molybdenum-niobium alloy
  • the material of the second metal layer 12 includes copper.
  • the electrical performance requirement can be satisfied only by the first metal layer 11; since the gate 21 and the scan line 22 need to have low resistance, the first metal is The layer 11 is plated with a second metal layer 12 (preferably copper) having better conductivity to prepare the gate electrode 21 and the scan line 22, which can reduce its resistance value to meet the corresponding electrical performance requirements.
  • a process of plating the second metal layer 12 on the predetermined gate pattern 15 and the scan line predetermined pattern 16 is an electroplating process. During the electroplating process, the predetermined pattern 15 of the gate and the predetermined pattern 16 of the scan line are energized, and the pixel electrode 23 and the common electrode 24 are not energized. It is possible to plate the second metal layer 12 only on the gate predetermined pattern 15 and the scan line predetermined pattern 16 without plating the second metal layer 12 on the pixel electrode 23 and the common electrode 24.
  • the base substrate 10 is a glass substrate.
  • the first mask process includes photoresisting, exposure, development, wet etching, and photoresist stripping processes.
  • the present invention can improve the conductive properties of the prepared gate electrode 21 and the scan line 22 by plating the second metal layer 12 on the predetermined pattern 16 of the gate and the predetermined pattern 16 of the scan line.
  • a gate insulating layer 30 is deposited on the gate electrode 21, the scan line 22, the pixel electrode 23, the common electrode 24, and the base substrate 10, at the gate
  • a semiconductor layer 35 is deposited on the insulating layer 30, and the gate insulating layer 30 and the semiconductor layer 35 are patterned by a second mask process to obtain a first via 31 and a portion on the gate insulating layer 30.
  • the second via hole 32 and the active layer 40 corresponding to the upper surface of the gate electrode 21 are respectively disposed above the pixel electrode 23 and the common electrode 24 respectively.
  • the second reticle process is a half-tone mask process; the step S2 specifically includes:
  • a gate insulating layer 30 is deposited on the gate electrode 21, the scan line 22, the pixel electrode 23, the common electrode 24, and the base substrate 10, in the gate insulating layer 30.
  • a photoresist layer 70 is coated on the semiconductor layer 35, and the photoresist layer 70 is exposed and developed by a half gray mask 80, and a first via corresponding to the pixel electrode 23 is formed on the photoresist layer 70. 71.
  • the half gray scale mask 80 is provided with a first region 81 corresponding to the first via hole 71 and the second via hole 72, and a second region 82 corresponding to the protrusion 73, except for the first region 81 and a third region 83 other than the second region 82, the light transmittance of the first region 81 is greater than the light transmittance of the third region 83, and the light transmittance of the third region 83 is greater than The light transmittance of the second region 82.
  • the photoresist layer 70 is a positive photoresist material.
  • the first region 81 has a light transmittance of 100%
  • the second region 82 has a light transmittance of 0
  • the third region 83 has a light transmittance of 0 to 100%.
  • the gate insulating layer 30 and the semiconductor layer 35 are etched by using the photoresist layer 70 as a barrier layer to obtain a third through the gate insulating layer 30 and the semiconductor layer 35.
  • the via hole 33 and the fourth via hole 74, the third via hole 73 and the fourth via hole 74 correspond to the first via hole 71 and the second via hole 72, respectively.
  • the photoresist layer 70 is subjected to ashing treatment to thinen the region corresponding to the bump 73 and remove other regions of the photoresist layer 70.
  • the photoresist layer 70 at the protrusion 73 is used as a barrier layer, and the semiconductor layer 35 is etched to obtain an active layer 40 corresponding to the upper surface of the gate electrode 21;
  • the third via hole 33 and the fourth via hole 74 disappear in the upper half of the semiconductor layer 35, and become the first via hole 31 and the second via hole 32 respectively located on the gate insulating layer 30.
  • the material of the gate insulating layer 30 includes one or more of silicon oxide (SiO x ) and silicon nitride (SiN x ).
  • the material of the semiconductor layer 35 includes one or more of amorphous silicon, polycrystalline silicon, and metal oxide.
  • the deposition methods of the gate insulating layer 30 and the semiconductor layer 35 are both chemical vapor deposition (CVD).
  • a source/drain metal layer 43 is deposited on the active layer 40 and the gate insulating layer 30, and the source and drain metal layers are processed by a third mask process. 43 is patterned to obtain a source 51, a drain 52, a data line 53, and a common electrode line 55, wherein the source 51 and the drain 52 are respectively in contact with both sides of the active layer 40.
  • the data line 53 is connected to the source 51, and the drain 52 is connected to the pixel electrode 23 through a first via 31 on the gate insulating layer 30, and the common electrode line 55 passes through the gate.
  • a second via 32 on the pole insulating layer 30 is connected to the common electrode 24.
  • the deposition method of the source/drain metal layer 43 is a physical vapor deposition method (PVD).
  • the third mask process includes a photoresist, exposure, development, wet etching, and photoresist stripping process.
  • the manufacturing method of the IPS type thin film transistor array substrate described above can be completed by using only three mask processes. Compared with the prior art, the number of masks used is small, the processing time is short, and the production cost is low.
  • the present invention further provides an IPS type thin film transistor array substrate based on the manufacturing method of the IPS type thin film transistor array substrate, comprising:
  • the gate insulating layer 30 is disposed on the gate electrode 21, the scan line 22, the pixel electrode 23, and the common electrode 24.
  • the gate insulating layer 30 is provided with a first pass corresponding to the pixel electrode 23 a hole 31 and a second through hole 32 corresponding to the upper portion of the common electrode 24;
  • the hole 31 is connected to the pixel electrode 23, and the common electrode line 55 is connected to the common electrode 24 through the second through hole 32 on the gate insulating layer 30.
  • the pixel electrode 23 and the common electrode 24 include a first metal layer 11 disposed on the base substrate 10, and the gate electrode 21 and the scan line 22 include a first portion disposed on the base substrate 10. a metal layer 11 and a second metal layer 12 disposed on the first metal layer 11; wherein the second metal layer 12 has a conductivity higher than that of the first metal layer 11.
  • the material of the first metal layer 11 includes molybdenum (Mo), molybdenum-titanium alloy (MoTi), indium tin oxide (ITO), molybdenum-tungsten alloy (MoW), molybdenum-niobium alloy (MoTa), molybdenum-niobium alloy ( One or more of MoNb).
  • Mo molybdenum
  • MoTi molybdenum-titanium alloy
  • ITO indium tin oxide
  • MoW molybdenum-tungsten alloy
  • MoTa molybdenum-niobium alloy
  • MoNb molybdenum-niobium alloy
  • the material of the second metal layer 12 includes copper.
  • the base substrate 10 is a glass substrate.
  • the material of the gate insulating layer 30 includes one or more of silicon oxide (SiO x ) and silicon nitride (SiN x ).
  • the material of the active layer 40 includes one or more of amorphous silicon, polycrystalline silicon, and metal oxide.
  • the above IPS type thin film transistor array substrate has a simple manufacturing process, low production cost, and excellent electrical properties.
  • the present invention provides an IPS type thin film transistor array substrate and a method of fabricating the same.
  • the manufacturing method of the IPS type thin film transistor array substrate of the invention can be completed only by using three mask processes. Compared with the prior art, the number of masks used is small, the processing time is short, and the production cost is low.
  • the IPS type thin film transistor array substrate of the invention is fabricated by the above method, has a simple manufacturing process, low production cost, and has excellent electrical properties.

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种IPS型薄膜晶体管阵列基板及其制作方法。IPS型薄膜晶体管阵列基板的制作方法包括：采用第一道光罩工艺形成栅极（21）、扫描线（22）、像素电极（23）、公共电极（24），采用第二道光罩工艺形成栅极绝缘层（30）上的第一通孔（31）与第二通孔（32）以及有源层（40），采用第三道光罩工艺形成源极（51）、漏极（52）、数据线（53）及公共电极线（55）。与现有技术相比，只需要采用3道光罩工艺即可完成IPS型薄膜晶体管阵列基板的制作，采用的光罩数量较少，制程时间较短，因此生产成本低。IPS型薄膜晶体管阵列基板采用上述方法制作，制作工艺简单，生产成本低，且具有优异的电学性能。

Description

IPS型薄膜晶体管阵列基板及其制作方法 技术领域
本发明涉及显示技术领域，尤其涉及一种IPS型薄膜晶体管阵列基板及其制作方法。
背景技术
随着显示技术的发展，液晶显示器(Liquid Crystal Display，LCD)等平面显示装置因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、个人数字助理、数字相机、笔记本电脑、台式计算机等各种消费性电子产品，成为显示装置中的主流。
现有市场上的液晶显示装置大部分为背光型液晶显示器，其包括液晶显示面板及背光模组(Backlight Module)。
通常液晶显示面板由彩膜(CF，Color Filter)基板、薄膜晶体管(TFT，Thin Film Transistor)基板、夹于彩膜基板与薄膜晶体管基板之间的液晶(LC，Liquid Crystal)及密封胶框(Sealant)组成。
根据驱动液晶的电场方向，薄膜晶体管液晶显示器(TFT-LCD)可分为垂直电场型和水平电场型。其中，垂直电场型TFT-LCD需要在薄膜晶体管阵列基板上形成像素电极，在彩膜基板上形成公共电极；而水平电场型TFT-LCD需要在薄膜晶体管阵列基板上同时形成像素电极和公共电极。垂直电场型TFT-LCD包括：扭曲向列(Twist Nematic，简称为TN)型TFT-LCD；水平电场型TFT-LCD包括：边缘电场切换(Fringe Field Switching，简称为FFS)型TFT-LCD、共平面切换(In-Plane Switching，简称为IPS)型TFT-LCD。水平电场型TFT-LCD，尤其是IPS型TFT-LCD具有响应速度快、可视角度大及色彩真实等优点，广泛应用于液晶显示器领域。但是目前IPS型薄膜晶体管阵列基板的制作方法通常需要采用至少4道光罩工艺，由于光罩的制作成本较高且多道光罩工艺的制程时间较长，因此目前IPS型薄膜晶体管阵列基板的制作成本较高。
发明内容
本发明的目的在于提供一种IPS型薄膜晶体管阵列基板的制作方法，使用光罩工艺的次数较少，生产成本低。
本发明的目的还在于提供一种IPS型薄膜晶体管阵列基板，制作工艺 简单，生产成本低，且具有优异的电学性能。
为实现上述目的，本发明提供一种IPS型薄膜晶体管阵列基板的制作方法，包括如下步骤：
S1、提供衬底基板，采用第一道光罩工艺在所述衬底基板上形成栅极、扫描线、像素电极、公共电极；其中，所述扫描线与栅极相连；
S2、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层，采用第二道光罩工艺对所述栅极绝缘层与半导体层进行图形化处理，得到位于所述栅极绝缘层上的第一通孔与第二通孔以及对应于所述栅极上方的有源层，所述第一通孔与第二通孔分别对应于所述像素电极与公共电极上方设置；
S3、在所述有源层与栅极绝缘层上沉积源漏极金属层，采用第三道光罩工艺对所述源漏极金属层进行图形化处理，得到源极、漏极、数据线、公共电极线，其中，所述源极与漏极分别与所述有源层的两侧相接触，所述数据线与所述源极相连，所述漏极通过所述栅极绝缘层上的第一通孔与所述像素电极相连，所述公共电极线通过所述栅极绝缘层上的第二通孔与所述公共电极相连。
所述步骤S1具体包括：
S11、提供衬底基板，采用物理气相沉积方法在所述衬底基板上沉积第一金属层；
S12、采用第一道光罩工艺对所述第一金属层进行图形化处理，得到栅极预定图案与扫描线预定图案以及像素电极与公共电极；
S13、在所述栅极预定图案与扫描线预定图案上镀上第二金属层，得到栅极与扫描线，其中，所述第二金属层的导电性能大于所述第一金属层的导电性能。
所述第一金属层的材料包括钼、钼钛合金、氧化铟锡、钼钨合金、钼钽合金、钼铌合金中的一种或多种。
所述第二金属层的材料包括铜。
在所述栅极预定图案与扫描线预定图案上镀上第二金属层的工艺为电镀工艺。
所述第二道光罩工艺为半灰阶光罩工艺；所述步骤S2具体包括：
S21、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层；
在所述半导体层上涂布光阻层，采用半灰阶光罩对光阻层进行曝光显影，在所述光阻层上形成对应于像素电极上的第一过孔、对应于公共电极 上的第二过孔、对应于栅极上方的凸起；
S22、以所述光阻层为阻挡层，对所述栅极绝缘层与半导体层进行蚀刻，得到贯穿所述栅极绝缘层与半导体层的第三过孔与第四过孔，所述第三过孔与第四过孔分别和所述第一过孔与第二过孔相对应；
S23、对所述光阻层进行灰化处理，薄化所述凸起对应的区域，去除所述光阻层的其它区域；
S24、以所述凸起处的光阻层为阻挡层，对所述半导体层进行蚀刻，得到对应于所述栅极上方的有源层；所述第三过孔与第四过孔位于所述半导体层的上半部分消失，变为分别位于所述栅极绝缘层上的第一通孔与第二通孔；
S25、剥离剩余的光阻层。
所述半灰阶光罩上设有对应于第一过孔与第二过孔的第一区域、对应于凸起的第二区域、除第一区域与第二区域之外的第三区域，所述第一区域的光透过率大于所述第三区域的光透过率，所述第三区域的光透过率大于所述第二区域的光透过率；所述光阻层为正型光阻材料。
所述第一区域的光透过率为100％，所述第二区域的光透过率为0，所述第三区域的光透过率为0～100％。
本发明还提供一种IPS型薄膜晶体管阵列基板，包括：
衬底基板；
设于所述衬底基板的栅极、扫描线、像素电极及公共电极；其中，所述扫描线与栅极相连；
设于所述栅极、扫描线、像素电极、公共电极上的栅极绝缘层，所述栅极绝缘层上设有对应于所述像素电极上方设置的第一通孔与对应于所述公共电极上方设置的第二通孔；
设于所述栅极绝缘层上且对应于所述栅极上方的有源层；
设于所述有源层与栅极绝缘层上的源极与漏极、设于所述栅极绝缘层上的数据线与公共电极线；其中，所述源极与漏极分别与所述有源层的两侧相接触，所述数据线与所述源极相连，所述漏极通过所述栅极绝缘层上的第一通孔与所述像素电极相连，所述公共电极线通过所述栅极绝缘层上的第二通孔与所述公共电极相连。
所述像素电极与公共电极包括设于所述衬底基板上的第一金属层，所述栅极与扫描线包括设于所述衬底基板上的第一金属层与设于所述第一金属层上的第二金属层；其中，所述第二金属层的导电性能大于所述第一金属层的导电性能；
所述第一金属层的材料包括钼、钼钛合金、氧化铟锡、钼钨合金、钼钽合金、钼铌合金中的一种或多种；
所述第二金属层的材料包括铜。
本发明还提供一种IPS型薄膜晶体管阵列基板的制作方法，包括如下步骤：
S1、提供衬底基板，采用第一道光罩工艺在所述衬底基板上形成栅极、扫描线、像素电极、公共电极；其中，所述扫描线与栅极相连；
S2、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层，采用第二道光罩工艺对所述栅极绝缘层与半导体层进行图形化处理，得到位于所述栅极绝缘层上的第一通孔与第二通孔以及对应于所述栅极上方的有源层，所述第一通孔与第二通孔分别对应于所述像素电极与公共电极上方设置；
S3、在所述有源层与栅极绝缘层上沉积源漏极金属层，采用第三道光罩工艺对所述源漏极金属层进行图形化处理，得到源极、漏极、数据线、公共电极线，其中，所述源极与漏极分别与所述有源层的两侧相接触，所述数据线与所述源极相连，所述漏极通过所述栅极绝缘层上的第一通孔与所述像素电极相连，所述公共电极线通过所述栅极绝缘层上的第二通孔与所述公共电极相连；
其中，所述步骤S1具体包括：
S11、提供衬底基板，采用物理气相沉积方法在所述衬底基板上沉积第一金属层；
S12、采用第一道光罩工艺对所述第一金属层进行图形化处理，得到栅极预定图案与扫描线预定图案以及像素电极与公共电极；
S13、在所述栅极预定图案与扫描线预定图案上镀上第二金属层，得到栅极与扫描线，其中，所述第二金属层的导电性能大于所述第一金属层的导电性能；
其中，所述第一金属层的材料包括钼、钼钛合金、氧化铟锡、钼钨合金、钼钽合金、钼铌合金中的一种或多种；
其中，所述第二金属层的材料包括铜；
其中，在所述栅极预定图案与扫描线预定图案上镀上第二金属层的工艺为电镀工艺。
本发明的有益效果：本发明的IPS型薄膜晶体管阵列基板的制作方法只需要采用3道光罩工艺即可完成，与现有技术相比，采用的光罩数量较少，制程时间较短，因此生产成本低。本发明的IPS型薄膜晶体管阵列基 板采用上述方法制作，制作工艺简单，生产成本低，且具有优异的电学性能。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为本发明的IPS型薄膜晶体管阵列基板的制作方法的流程图；
图2为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S11的示意图；
图3为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S12制程的俯视图；
图4a为图3沿AA线的剖视图；
图4b为图3沿BB线的剖视图；
图5为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S13制程的俯视图；
图6a为图5沿AA线的剖视图；
图6b为图5沿BB线的剖视图；
图7为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S2制程的俯视图；
图8a为图7沿AA线的剖视图；
图8b为图7沿BB线的剖视图；
图9a与图9b为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S21制程的剖视示意图；
图9c为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S22制程的剖视示意图；
图9d为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S23制程的剖视示意图；
图9e为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S24制程的剖视示意图；
图9f为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S25制 程的剖视示意图；
图10为本发明的IPS型薄膜晶体管阵列基板的制作方法的步骤S3制程的俯视图；
图11a为图10沿AA线的剖视图；
图11b为图10沿BB线的剖视图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1，本发明提供一种IPS型薄膜晶体管阵列基板的制作方法，包括如下步骤：
S1、如图2至图6b所示，提供衬底基板10，采用第一道光罩工艺在所述衬底基板10上形成栅极21、扫描线22、像素电极23、公共电极24；其中，所述扫描线22与栅极21相连。
具体的，所述步骤S1包括：
S11、如图2所示，采用物理气相沉积方法(PVD)在所述衬底基板10上沉积第一金属层11；
S12、如图3、图4a与图4b所示，采用第一道光罩工艺对所述第一金属层11进行图形化处理，得到栅极预定图案15与扫描线预定图案16以及像素电极23与公共电极24；
S13、如图5、图6a与图6b所示，在所述栅极预定图案15与扫描线预定图案16上镀上第二金属层12，得到栅极21与扫描线22，其中，所述第二金属层12的导电性能大于所述第一金属层11的导电性能。
具体的，所述第一金属层11的材料包括钼(Mo)、钼钛合金(MoTi)、氧化铟锡(ITO)、钼钨合金(MoW)、钼钽合金(MoTa)、钼铌合金(MoNb)中的一种或多种。
具体的，所述第二金属层12的材料包括铜。
由于像素电极23与公共电极24不需要具有低电阻，因此，仅由第一金属层11构成即可满足其电学性能要求；由于栅极21与扫描线22需要具有低电阻，因此在第一金属层11上镀上导电性能更好的第二金属层12(优选为铜)来制备栅极21与扫描线22，能够降低其电阻值，使其满足相应的电学性能要求。具体的，在所述栅极预定图案15与扫描线预定图案16上镀上第二金属层12的工艺为电镀工艺。电镀过程中，对所述栅极预定图案15与扫描线预定图案16通电，对所述像素电极23与公共电极24不通电， 即可实现只在栅极预定图案15与扫描线预定图案16上镀上第二金属层12而不在像素电极23与公共电极24镀上第二金属层12。
具体的，所述衬底基板10为玻璃基板。
具体的，所述第一道光罩工艺包括涂光阻、曝光、显影、湿蚀刻及光阻剥离制程。
具体的，本发明通过在栅极预定图案15与扫描线预定图案16上镀上第二金属层12，可以提升制得的栅极21与扫描线22的导电性能。
S2、如图7、图8a与图8b所示，在所述栅极21、扫描线22、像素电极23、公共电极24及衬底基板10上沉积栅极绝缘层30，在所述栅极绝缘层30上沉积半导体层35，采用第二道光罩工艺对所述栅极绝缘层30与半导体层35进行图形化处理，得到位于所述栅极绝缘层30上的第一通孔31与第二通孔32以及对应于所述栅极21上方的有源层40，所述第一通孔31与第二通孔32分别对应于所述像素电极23与公共电极24上方设置。
具体的，所述第二道光罩工艺为半灰阶光罩(Half-tone Mask)工艺；所述步骤S2具体包括：
S21、如图9a至图9b所示，在所述栅极21、扫描线22、像素电极23、公共电极24及衬底基板10上沉积栅极绝缘层30，在所述栅极绝缘层30上沉积半导体层35；
在所述半导体层35上涂布光阻层70，采用半灰阶光罩80对光阻层70进行曝光显影，在所述光阻层70上形成对应于像素电极23上的第一过孔71、对应于公共电极24上的第二过孔72、对应于栅极21上方的凸起73。
具体的，所述半灰阶光罩80上设有对应于第一过孔71与第二过孔72的第一区域81、对应于凸起73的第二区域82、除第一区域81与第二区域82之外的第三区域83，所述第一区域81的光透过率大于所述第三区域83的光透过率，所述第三区域83的光透过率大于所述第二区域82的光透过率。所述光阻层70为正型光阻材料。
优选的，所述第一区域81的光透过率为100％，所述第二区域82的光透过率为0，所述第三区域83的光透过率为0～100％。
S22、如图9c所示，以所述光阻层70为阻挡层，对所述栅极绝缘层30与半导体层35进行蚀刻，得到贯穿所述栅极绝缘层30与半导体层35的第三过孔33与第四过孔74，所述第三过孔33与第四过孔74分别和所述第一过孔71与第二过孔72相对应。
S23、如图9d所示，对所述光阻层70进行灰化处理，薄化所述凸起73对应的区域，去除所述光阻层70的其它区域。
S24、如图9e所示，以所述凸起73处的光阻层70为阻挡层，对所述半导体层35进行蚀刻，得到对应于所述栅极21上方的有源层40；所述第三过孔33与第四过孔74位于所述半导体层35的上半部分消失，变为分别位于所述栅极绝缘层30上的第一通孔31与第二通孔32。
S25、如图9f所示，剥离剩余的光阻层70。
具体的，所述栅极绝缘层30的材料包括氧化硅(SiOx)与氮化硅(SiNx)中的一种或多种。
具体的，所述半导体层35的材料包括非晶硅、多晶硅、金属氧化物中的一种或多种。
具体的，所述栅极绝缘层30与半导体层35的沉积方法均为化学气相沉积法(CVD)。
S3、如图10、图11a与图11b所示，在所述有源层40与栅极绝缘层30上沉积源漏极金属层43，采用第三道光罩工艺对所述源漏极金属层43进行图形化处理，得到源极51、漏极52、数据线53、公共电极线55，其中，所述源极51与漏极52分别与所述有源层40的两侧相接触，所述数据线53与所述源极51相连，所述漏极52通过所述栅极绝缘层30上的第一通孔31与所述像素电极23相连，所述公共电极线55通过所述栅极绝缘层30上的第二通孔32与所述公共电极24相连。至此，完成本发明的IPS型薄膜晶体管阵列基板的制作。
具体的，所述源漏极金属层43的沉积方法为物理气相沉积方法(PVD)。
具体的，所述第三道光罩工艺包括涂光阻、曝光、显影、湿蚀刻及光阻剥离制程。
上述IPS型薄膜晶体管阵列基板的制作方法只需要采用3道光罩工艺即可完成，与现有技术相比，采用的光罩数量较少，制程时间较短，因此生产成本低。
请参阅图10、图11a与图11b，基于上述IPS型薄膜晶体管阵列基板的制作方法，本发明还提供一种IPS型薄膜晶体管阵列基板，包括：
衬底基板10；
设于所述衬底基板10上的栅极21、扫描线22、像素电极23及公共电极24；其中，所述扫描线22与栅极21相连；
设于所述栅极21、扫描线22、像素电极23、公共电极24上的栅极绝缘层30，所述栅极绝缘层30上设有对应于所述像素电极23上方设置的第一通孔31与对应于所述公共电极24上方设置的第二通孔32；
设于所述栅极绝缘层30上且对应于所述栅极21上方的有源层40；
设于所述有源层40与栅极绝缘层30上的源极51与漏极52、设于所述栅极绝缘层30上的数据线53与公共电极线55；其中，所述源极51与漏极52分别与所述有源层40的两侧相接触，所述数据线53与所述源极51相连，所述漏极52通过所述栅极绝缘层30上的第一通孔31与所述像素电极23相连，所述公共电极线55通过所述栅极绝缘层30上的第二通孔32与所述公共电极24相连。
具体的，所述像素电极23与公共电极24包括设于所述衬底基板10上的第一金属层11，所述栅极21与扫描线22包括设于所述衬底基板10上的第一金属层11与设于所述第一金属层11上的第二金属层12；其中，所述第二金属层12的导电性能大于所述第一金属层11的导电性能。
具体的，所述第一金属层11的材料包括钼(Mo)、钼钛合金(MoTi)、氧化铟锡(ITO)、钼钨合金(MoW)、钼钽合金(MoTa)、钼铌合金(MoNb)中的一种或多种。
具体的，所述第二金属层12的材料包括铜。
具体的，所述衬底基板10为玻璃基板。
具体的，所述栅极绝缘层30的材料包括氧化硅(SiOx)与氮化硅(SiNx)中的一种或多种。
具体的，所述有源层40的材料包括非晶硅、多晶硅、金属氧化物中的一种或多种。
上述IPS型薄膜晶体管阵列基板的制作工艺简单，生产成本低，且具有优异的电学性能。
综上所述，本发明提供一种IPS型薄膜晶体管阵列基板及其制作方法。本发明的IPS型薄膜晶体管阵列基板的制作方法只需要采用3道光罩工艺即可完成，与现有技术相比，采用的光罩数量较少，制程时间较短，因此生产成本低。本发明的IPS型薄膜晶体管阵列基板采用上述方法制作，制作工艺简单，生产成本低，且具有优异的电学性能。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (14)

  1. 一种IPS型薄膜晶体管阵列基板的制作方法，包括如下步骤：
    S1、提供衬底基板，采用第一道光罩工艺在所述衬底基板上形成栅极、扫描线、像素电极、公共电极；其中，所述扫描线与栅极相连；
    S2、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层，采用第二道光罩工艺对所述栅极绝缘层与半导体层进行图形化处理，得到位于所述栅极绝缘层上的第一通孔与第二通孔以及对应于所述栅极上方的有源层，所述第一通孔与第二通孔分别对应于所述像素电极与公共电极上方设置；
    S3、在所述有源层与栅极绝缘层上沉积源漏极金属层，采用第三道光罩工艺对所述源漏极金属层进行图形化处理，得到源极、漏极、数据线、公共电极线，其中，所述源极与漏极分别与所述有源层的两侧相接触，所述数据线与所述源极相连，所述漏极通过所述栅极绝缘层上的第一通孔与所述像素电极相连，所述公共电极线通过所述栅极绝缘层上的第二通孔与所述公共电极相连。
  2. 如权利要求1所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述步骤S1具体包括：
    S11、提供衬底基板，采用物理气相沉积方法在所述衬底基板上沉积第一金属层；
    S12、采用第一道光罩工艺对所述第一金属层进行图形化处理，得到栅极预定图案与扫描线预定图案以及像素电极与公共电极；
    S13、在所述栅极预定图案与扫描线预定图案上镀上第二金属层，得到栅极与扫描线，其中，所述第二金属层的导电性能大于所述第一金属层的导电性能。
  3. 如权利要求2所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述第一金属层的材料包括钼、钼钛合金、氧化铟锡、钼钨合金、钼钽合金、钼铌合金中的一种或多种。
  4. 如权利要求2所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述第二金属层的材料包括铜。
  5. 如权利要求2所述的IPS型薄膜晶体管阵列基板的制作方法，其中，在所述栅极预定图案与扫描线预定图案上镀上第二金属层的工艺为电镀工艺。
  6. 如权利要求1所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述第二道光罩工艺为半灰阶光罩工艺；所述步骤S2具体包括：
    S21、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层；
    在所述半导体层上涂布光阻层，采用半灰阶光罩对光阻层进行曝光显影，在所述光阻层上形成对应于像素电极上的第一过孔、对应于公共电极上的第二过孔、对应于栅极上方的凸起；
    S22、以所述光阻层为阻挡层，对所述栅极绝缘层与半导体层进行蚀刻，得到贯穿所述栅极绝缘层与半导体层的第三过孔与第四过孔，所述第三过孔与第四过孔分别和所述第一过孔与第二过孔相对应；
    S23、对所述光阻层进行灰化处理，薄化所述凸起对应的区域，去除所述光阻层的其它区域；
    S24、以所述凸起处的光阻层为阻挡层，对所述半导体层进行蚀刻，得到对应于所述栅极上方的有源层；所述第三过孔与第四过孔位于所述半导体层的上半部分消失，变为分别位于所述栅极绝缘层上的第一通孔与第二通孔；
    S25、剥离剩余的光阻层。
  7. 如权利要求6所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述半灰阶光罩上设有对应于第一过孔与第二过孔的第一区域、对应于凸起的第二区域、除第一区域与第二区域之外的第三区域，所述第一区域的光透过率大于所述第三区域的光透过率，所述第三区域的光透过率大于所述第二区域的光透过率；所述光阻层为正型光阻材料。
  8. 如权利要求7所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述第一区域的光透过率为100％，所述第二区域的光透过率为0，所述第三区域的光透过率为0～100％。
  9. 一种IPS型薄膜晶体管阵列基板，包括：
    衬底基板；
    设于所述衬底基板上的栅极、扫描线、像素电极及公共电极；其中，所述扫描线与栅极相连；
    设于所述栅极、扫描线、像素电极、公共电极上的栅极绝缘层，所述栅极绝缘层上设有对应于所述像素电极上方设置的第一通孔与对应于所述公共电极上方设置的第二通孔；
    设于所述栅极绝缘层上且对应于所述栅极上方的有源层；
    设于所述有源层与栅极绝缘层上的源极与漏极、设于所述栅极绝缘层 上的数据线与公共电极线；其中，所述源极与漏极分别与所述有源层的两侧相接触，所述数据线与所述源极相连，所述漏极通过所述栅极绝缘层上的第一通孔与所述像素电极相连，所述公共电极线通过所述栅极绝缘层上的第二通孔与所述公共电极相连。
  10. 如权利要求9所述的IPS型薄膜晶体管阵列基板，其中，所述像素电极与公共电极包括设于所述衬底基板上的第一金属层，所述栅极与扫描线包括设于所述衬底基板上的第一金属层与设于所述第一金属层上的第二金属层；其中，所述第二金属层的导电性能大于所述第一金属层的导电性能；
    所述第一金属层的材料包括钼、钼钛合金、氧化铟锡、钼钨合金、钼钽合金、钼铌合金中的一种或多种；
    所述第二金属层的材料包括铜。
  11. 一种IPS型薄膜晶体管阵列基板的制作方法，包括如下步骤：
    S1、提供衬底基板，采用第一道光罩工艺在所述衬底基板上形成栅极、扫描线、像素电极、公共电极；其中，所述扫描线与栅极相连；
    S2、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层，采用第二道光罩工艺对所述栅极绝缘层与半导体层进行图形化处理，得到位于所述栅极绝缘层上的第一通孔与第二通孔以及对应于所述栅极上方的有源层，所述第一通孔与第二通孔分别对应于所述像素电极与公共电极上方设置；
    S3、在所述有源层与栅极绝缘层上沉积源漏极金属层，采用第三道光罩工艺对所述源漏极金属层进行图形化处理，得到源极、漏极、数据线、公共电极线，其中，所述源极与漏极分别与所述有源层的两侧相接触，所述数据线与所述源极相连，所述漏极通过所述栅极绝缘层上的第一通孔与所述像素电极相连，所述公共电极线通过所述栅极绝缘层上的第二通孔与所述公共电极相连；
    其中，所述步骤S1具体包括：
    S11、提供衬底基板，采用物理气相沉积方法在所述衬底基板上沉积第一金属层；
    S12、采用第一道光罩工艺对所述第一金属层进行图形化处理，得到栅极预定图案与扫描线预定图案以及像素电极与公共电极；
    S13、在所述栅极预定图案与扫描线预定图案上镀上第二金属层，得到栅极与扫描线，其中，所述第二金属层的导电性能大于所述第一金属层的导电性能；
    其中，所述第一金属层的材料包括钼、钼钛合金、氧化铟锡、钼钨合金、钼钽合金、钼铌合金中的一种或多种；
    其中，所述第二金属层的材料包括铜；
    其中，在所述栅极预定图案与扫描线预定图案上镀上第二金属层的工艺为电镀工艺。
  12. 如权利要求11所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述第二道光罩工艺为半灰阶光罩工艺；所述步骤S2具体包括：
    S21、在所述栅极、扫描线、像素电极、公共电极及衬底基板上沉积栅极绝缘层，在所述栅极绝缘层上沉积半导体层；
    在所述半导体层上涂布光阻层，采用半灰阶光罩对光阻层进行曝光显影，在所述光阻层上形成对应于像素电极上的第一过孔、对应于公共电极上的第二过孔、对应于栅极上方的凸起；
    S22、以所述光阻层为阻挡层，对所述栅极绝缘层与半导体层进行蚀刻，得到贯穿所述栅极绝缘层与半导体层的第三过孔与第四过孔，所述第三过孔与第四过孔分别和所述第一过孔与第二过孔相对应；
    S23、对所述光阻层进行灰化处理，薄化所述凸起对应的区域，去除所述光阻层的其它区域；
    S24、以所述凸起处的光阻层为阻挡层，对所述半导体层进行蚀刻，得到对应于所述栅极上方的有源层；所述第三过孔与第四过孔位于所述半导体层的上半部分消失，变为分别位于所述栅极绝缘层上的第一通孔与第二通孔；
    S25、剥离剩余的光阻层。
  13. 如权利要求12所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述半灰阶光罩上设有对应于第一过孔与第二过孔的第一区域、对应于凸起的第二区域、除第一区域与第二区域之外的第三区域，所述第一区域的光透过率大于所述第三区域的光透过率，所述第三区域的光透过率大于所述第二区域的光透过率；所述光阻层为正型光阻材料。
  14. 如权利要求13所述的IPS型薄膜晶体管阵列基板的制作方法，其中，所述第一区域的光透过率为100％，所述第二区域的光透过率为0，所述第三区域的光透过率为0～100％。
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