WO2019085634A1 - 以太网中处理数据的方法、物理层芯片及存储介质 - Google Patents

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WO2019085634A1
WO2019085634A1 PCT/CN2018/103842 CN2018103842W WO2019085634A1 WO 2019085634 A1 WO2019085634 A1 WO 2019085634A1 CN 2018103842 W CN2018103842 W CN 2018103842W WO 2019085634 A1 WO2019085634 A1 WO 2019085634A1
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data block
bit width
control layer
error correction
codeword
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PCT/CN2018/103842
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English (en)
French (fr)
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李良峰
Original Assignee
中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received

Definitions

  • the present invention relates to, but is not limited to, the field of network communications, and in particular, to a method for processing data in an Ethernet, a physical layer chip, and a storage medium.
  • the rapid increase of user network information traffic has promoted the rapid development of communication network information transmission bandwidth.
  • the interface bandwidth speed of communication equipment has been increased from 10M (unit: bit/second, the same content) to 100M, and 1G and 10G have been improved.
  • To reach the bandwidth speed of 100G a large number of commercial 100G optical modules have been started on the market.
  • the bandwidth speed of 25G can be realized on the 10G Ethernet protocol.
  • the 10G Ethernet related protocol achieves 25G bandwidth speed by increasing the clock frequency and adding the forward error correction sublayer.
  • the 25G protocol in the related art defines an independent physical coding sublayer and a forward error correction sublayer.
  • the transmitting side of the 25G Ethernet interface forward error correction sublayer needs to perform descrambling, 64B/66B decoding, IDLE code deletion, 64B/66B coding and scrambling before implementing forward error correction sublayer coding; forward error correction sub-
  • the layer receiving side needs to perform descrambling, 64B/66B decoding, inserting IDLE code, re-64B/66B encoding and scrambling after decoding the forward error correction sublayer.
  • the function of the physical coding sublayer is repeated twice before the forward error correction sublayer, that is, the design of the physical coding sublayer and the forward error correction sublayer requires two sets of physical coding sublayer modules, and this design method brings The link delay is large, the design wastes resources, the power consumption is too large, and the design cost is increased.
  • embodiments of the present invention are directed to a method, a physical layer chip, and a storage medium for processing data in an Ethernet network, which overcomes the problem of large link delay caused by performing the functions of the physical coding sublayer twice. Achieve problems such as wasted resources, excessive power consumption, and increased design costs.
  • An embodiment of the present invention provides a method for processing data in an Ethernet, which is applied to a transmitting end, where the method includes: in a case where a control layer data block originating from a media intervention control sublayer satisfies a first preset condition, Inserting a codeword mark data block into a continuous control layer data block; converting a data bit width of the control layer data block and a data bit width of the code word mark data block into a first preset bit width, wherein The control layer data block of the first preset bit width is scrambled to obtain a control layer scrambling data block, and the code word mark data block of the first preset bit width is a code word mark format data block; Controlling the scrambling data block and the codeword mark format data block to perform forward error correction coding to obtain a forward error correction frame; converting the data bit width of the forward error correction frame into a physical medium connection sublayer The data width is matched.
  • the embodiment of the present invention further provides a method for processing data in an Ethernet, which is applied to a receiving end, where the method includes: performing forward error correction decoding on the received forward error correction frame to obtain a first preset bit width.
  • Control layer scrambles the data block and the first preset bit width codeword mark data block; after deleting the first preset bit width codeword mark data block, scrambles the remaining control layer Performing descrambling to obtain a control layer data block; converting the data bit width of the descrambled control layer data block into a data bit width adapted to the media intervention control sublayer.
  • An embodiment of the present invention further provides a physical layer chip, where the physical layer chip includes:
  • a codeword tag data block insertion module configured to insert a codeword tag data block in a continuous control layer data block if the control layer data block originating from the media intervention control sublayer satisfies a first preset condition
  • a data bit width coding module configured to convert a data bit width of the control layer data block and a data bit width of the code word mark data block into a first preset bit width, wherein the first preset bit width is The control layer data block is scrambled to obtain a control layer scrambled data block, and the codeword mark data block of the first preset bit width is a code word mark format data block;
  • the forward error correction coding module is configured to perform forward error correction coding on the control layer scrambled data block and the codeword mark format data block to obtain a forward error correction frame.
  • a data bit width conversion module configured to convert a data bit width of the forward error correction frame to a data bit width adapted to a physical medium connection sublayer.
  • the embodiment of the present invention further provides a physical layer chip, where the physical layer chip includes: a forward error correction decoding module, configured to perform forward error correction decoding on the received forward error correction frame to obtain a first preset.
  • the control layer of the bit width scrambles the data block and the code word mark data block of the first preset bit width;
  • the code word mark data block deleting module is configured to delete the code word mark data block of the first preset bit width,
  • the remaining control layer scrambled data block is descrambled to obtain a control layer data block;
  • the bit width conversion module is configured to convert the data bit width of the descrambled control layer data block into a media intervention controller The data width of the layer adaptation.
  • An embodiment of the present invention further provides a physical layer chip, where the physical layer chip includes:
  • a memory configured to store programs that process data in the Ethernet
  • the processor is configured to run the program, wherein the program is executed to execute a method for processing data in an Ethernet provided by an embodiment of the present invention.
  • the embodiment of the present invention further provides a storage medium, where the storage medium includes a stored program, where the program is executed to execute a method for processing data in an Ethernet provided by an embodiment of the present invention.
  • a method for processing data in an Ethernet, a physical layer chip, and a storage medium provided by an embodiment of the present invention, by using a sequence of a physical coding sublayer and an internal module of a forward error correction layer, a set of physical coding sublayers is used less
  • the related functional modules reduce the complexity of the design and effectively solve the problems of large link delay, waste of resources, excessive power consumption, and high design cost in the design of a single LANE high-speed Ethernet interface.
  • FIG. 1 is a schematic structural diagram of a physical layer of a 25G Ethernet protocol in the related art
  • FIG. 2 is a schematic diagram of a functional module of a physical coding sublayer of a 25G Ethernet protocol in the related art
  • FIG. 3 is a schematic diagram of a functional module of a forward error correction layer of a 25G Ethernet protocol in the related art
  • FIG. 4 is a flow chart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of implementation of a physical coding sublayer and a forward error correction layer according to an embodiment of the present invention
  • FIG. 6 is a flow chart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • FIG. 7 is a schematic flowchart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • FIG. 8 is a schematic structural diagram of a physical layer chip according to an embodiment of the present invention.
  • FIG. 9 is a schematic structural diagram of a physical layer chip according to an embodiment of the present invention.
  • FIG. 1 is a schematic structural diagram of a physical layer of a 25G Ethernet protocol in the related art. As shown in Figure 1, from 10M Ethernet to today's 25G Ethernet, their architectural models are similar. According to the hierarchy, they include: Logical Link Control (LLC), Media Intervention Control Sublayer ( Media Access Control (MAC layer), Coordination Sublayer (RS) and Physical Layer Entity (PHY), where PHY includes: Physical Coding Sublayer (PCS), Forward Error Correction Forward Error Correction Sublayer (FEC), Physical Medium Attachment Sublayer (PMA) and Physical Medium Dependent Sublayer (PMD) and Auto-Negotiation Sublayer (AN) ).
  • LLC Logical Link Control
  • MAC layer Media Intervention Control Sublayer
  • RS Coordination Sublayer
  • PHY Physical Layer Entity
  • PCS Physical Coding Sublayer
  • FEC Forward Error Correction Forward Error Correction Sublayer
  • PMA Physical Medium Attachment Sublayer
  • PMD Physical Medium Dependent Sublayer
  • AN Auto-Negotiation Sublayer
  • the LLC and MAC are located in the data link layer of the Open System Interconnection (OSI) reference model, and the RS and PHY are located at the physical layer of the OSI reference model. In other embodiments, there may be a MAC between the LLC and the MAC.
  • OSI Open System Interconnection
  • MAC Medium Access Control
  • the architecture of the super 25G Ethernet to which the embodiment of the present invention is applied also adopts the structure shown in FIG.
  • FIG. 2 is a schematic diagram of a functional module of a physical coding sublayer of a 25G Ethernet protocol in the related art.
  • the left side diagram in FIG. 2 is a flowchart of data processing of each functional module in the physical coding sublayer of the transmitting end side
  • the right side diagram in FIG. 2 is data processing of each functional module in the physical coding sublayer of the receiving end side.
  • FIG. 3 is a schematic diagram of functional modules of a 25G Ethernet protocol forward error correction sublayer in the related art.
  • the left side diagram in FIG. 3 is a flowchart of data processing of each functional module in the forward error correction sublayer of the transmitting end side
  • the right side diagram in FIG. 3 is a function in the forward error correction sublayer of the receiving end side.
  • the data when the data passes through the physical coding sublayer, the data is sequentially encoded by the encoding module, and then scrambled by the scrambling module, and the bit width is converted by the bit width conversion module, and then the physical code is outputted.
  • the sublayer, then the data flowing out of the physical coding sublayer, will be descrambled, 64B/66B decoded, IDLE code deleted, 64B/66B encoded and scrambled.
  • the data flows into the forward error correction sublayer, and in the forward error correction sublayer, block synchronization, rate compensation, transcoding, codeword mark insertion, forward error correction coding, and bit width conversion are sequentially performed.
  • the data forward error correction sublayer receiving side implements the forward error correction sublayer decoding, it also needs to perform descrambling, 64B/66B decoding, inserting IDLE code, re-64B/66B encoding, and adding The interference, and then flow into the physical coding sublayer, in the physical coding sublayer, still need to repeat descrambling, 64B/66B decoding, insert IDLE code, re-64B/66B encoding and scrambling these functions, which also repeats the physical twice
  • the function of the coding sublayer that is, the design of the physical coding sublayer and the forward error correction sublayer requires two sets of physical coding sublayer modules. This design method will bring about a large link delay, waste of resources in design implementation, and power consumption. Yamato increases design costs and other issues.
  • FIG. 4 is a flow chart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • the method for processing data in the Ethernet provided by the embodiment of the present invention is mainly implemented in a physical layer entity of the super 25G Ethernet, and the application processes the data at the transmitting end, and the processing flow thereof is shown in FIG. 4, according to FIG.
  • the method includes:
  • S2 converting a data bit width of the control layer data block and a data bit width of the code word mark data block into a first preset bit width, wherein the control layer data is the first preset bit width The block is scrambled to obtain a control layer scrambled data block, and the codeword mark data block of the first preset bit width is a code word mark format data block;
  • the method for processing data in the Ethernet provided by the embodiment of the present invention, by integrating the order of the physical coding sublayer and the internal module of the forward error correction layer, a set of functional modules related to the physical coding sublayer is used less, and the design is reduced. Complexity, effectively solve the problems of large link delay, waste of resources, excessive power consumption and high design cost in the design of single LANE high-speed Ethernet interface.
  • a method for processing data in an Ethernet provided by an embodiment of the present invention includes:
  • the control layer data block originating from the media intervention control sublayer is cached. If the first preset condition is met, the buffer watermark of the control layer data block is higher than the preset first cache watermark, that is, the control layer data block originating from the media intervention control sublayer does not satisfy the first preset condition. In addition, if the control layer data block originating from the media intervention control sublayer does not satisfy the first preset condition, that is, the buffer watermark of the control layer data block is not higher than the preset first cache waterline, Deleting an idle code of the control layer data block to satisfy the first preset condition. Specifically, the idle code is deleted at the end of the message, so that the buffer watermark of the control layer data block is higher than the preset first cache watermark. The codeword tag data block is then inserted in successive control layer data blocks.
  • the codeword mark data block is inserted in the continuous control layer data block.
  • the control layer data blocks are periodically read from the cache, then n cycles are read, and m codeword tag data blocks are inserted into the control layer data blocks read in each cycle.
  • the location of the codeword tag data block is identified by a first identification for identifying a location of the codeword tag data block when performing bit width widening.
  • the control layer data block into which the code word mark data block is inserted is read from the buffer. For example, by reading 4 cycles, one codeword tag data block is inserted in the control layer data block read in each cycle.
  • the control layer data block into which the code word mark data block is inserted is read from the buffer.
  • step S2 the control layer data block and the codeword mark data block are respectively encoded.
  • the read control layer data block and the code word mark data block are both encoded, for example, the code word mark data block is searched by the code word mark, and then the code word mark data block is 64B/66B.
  • Encoding, 4 codeword tag data blocks are encoded according to 802.3 Cause108.
  • the location of the encoded codeword tag data block is identified by a second identity for identifying a location of the codeword tag data block upon transcoding compression.
  • Other data blocks including control layer data blocks are encoded in accordance with protocol 49.2.5.
  • the step S2 includes: performing transcoding compression on the encoded control layer data block and the codeword mark data block by using a first preset bit width.
  • FIG. 5 is a schematic diagram of an implementation of an Ethernet protocol physical coding sublayer and a forward error correction layer.
  • 802.3 Cause108 four 64B/66B codeword tag data blocks are transcoded into one 256B/257B (first preset bit width) codeword tag data block, and the first preset bit is obtained.
  • a wide codeword tag data block the location of the transcoded compressed codeword tag data block is identified by a third identity for identifying a location of the codeword tag data block when performing forward error correction coding.
  • the other data blocks including the control layer data block are transcoded according to 802.3 Cause91, that is, the control layer data block of the first bit width is obtained.
  • the first preset bit width codeword mark data block and the first bit width control layer data block are obtained by transcoding. Then, the control layer data block of the first preset bit width is scrambled to obtain a control layer scrambling data block, and the code word mark data block of the first preset bit width is a code word mark format data block.
  • control layer scrambled data block and the code word mark format data block are obtained after scrambling.
  • the control layer scrambled data block and the codeword mark format data block are scrambled and subjected to forward error correction coding to obtain a forward error correction frame, and forward error correction coding is performed for each K bits to obtain L bit check bits.
  • Each K bit data and L bit check bits constitute a forward error correction frame, and K and L are positive integers.
  • the forward error correction coding is performed every 5140 bits of the scrambled control layer scrambled data block and the codeword mark format data block according to 802.3 Cause 91, and a 140-bit check bit is generated, and the check bits are respectively placed.
  • a 5280-bit forward error correction frame is formed after the corresponding control layer scrambled data block and the codeword mark format data block.
  • the data after the forward error correction coding is converted into the data bit width required by the physical medium connection sublayer by the gearbox.
  • FIG. 6 is a flow chart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • the left side of FIG. 6 represents a flow block diagram of a transmitting side of a method for processing data in an Ethernet.
  • the right side of Figure 6 is a flow chart showing the receiving side of a method for processing data in Ethernet.
  • a method for processing a data transmitting side in an Ethernet provided by the embodiment of the present invention is conveniently understood, which can be seen in conjunction with the flowchart in the left side of FIG.
  • the idle code of the control layer data block whose buffer water line is not higher than the preset first buffer water line is deleted by the rate compensation component, and then the code word mark data block is inserted into the continuous control layer data block by the code word mark insertion component.
  • the read control layer data block and the code word mark data block are both encoded by the encoding component, and the encoded control layer data block and the code are encoded by the transcoding component with the first preset bit width pair.
  • the word tag data block is transcoded for compression.
  • the first preset bit width codeword mark data block and the first bit width control layer data block are obtained by transcoding.
  • the control layer scrambling data block is obtained by scrambling the control layer data block of the first preset bit width by the scrambling component, and the code word mark data block of the first preset bit width is the code word mark format data block.
  • control layer scrambling data block and the codeword mark format data block are forward error-correction encoded by the RS FEC coding component to obtain a forward error correction frame.
  • data after forward error correction coding is converted by the bit width conversion component into the data bit width required for the physical medium connection sublayer. In this way, the order of integrating the physical coding sub-layer and the internal module of the forward error correction layer can be realized, and a set of functional modules related to the physical coding sub-layer is used less, which reduces the complexity of the design and effectively solves the high-speed Ethernet in a single LANE.
  • the link delay is large, the resources are wasted, the power consumption is too large, and the design cost is too high.
  • FIG. 7 is a flow chart of a method for processing data in an Ethernet according to an embodiment of the present invention.
  • the method for processing data in the Ethernet provided by the embodiment of the present invention is mainly implemented in a physical layer entity of the super 25G Ethernet, and the application processes the data at the receiving end.
  • the processing flow is shown in FIG. 7 , according to FIG. 7 .
  • the methods include:
  • S11 Perform forward error correction decoding on the received forward error correction frame to obtain a control layer scrambling data block of a first preset bit width and a code word tag data block of a first preset bit width.
  • the codeword tag data block is identified by synchronization, and the specific implementation of the tag synchronization can be found in 802.3 Cause108.
  • the forward error correction frame is found in the data block after the identity synchronization is completed for forward error correction decoding.
  • the code word mark data block is decoded by using the fourth identifier, And deleting the codeword tag data block according to the fourth identifier.
  • the descrambling algorithm can refer to the algorithm described in 802.3 Cause91.
  • the step S13 includes: converting the 256B/257B data block to the 64B/66B data block by using the descrambled control layer data block, and the detailed transcoding process is transcoded according to 802.3 Cause91. Next, decoding is performed according to 802.3 Cause49, and 66B to 64B data bit width conversion is realized. Then, the decoded data block is written into the buffer, and it is determined whether the idle code needs to be added at the tail of the message according to the depth of the buffer waterline. When the buffer watermark is lower than the depth Y, the idle code is added at the end of the message.
  • the method further includes: buffering the control layer And determining, by the data block, whether the buffered control layer data block satisfies a second preset condition; if yes, adding an idle code to the buffered control layer data block.
  • the second preset condition includes: the cache watermark of the cached control layer data block is lower than a preset second cache watermark.
  • a physical layer chip provided by an embodiment of the present invention reduces the complexity of the design by integrating a physical coding sub-layer related functional module by integrating the physical coding sub-layer and the forward error correction layer internal module. It effectively solves the problems of large link delay, waste of resources, excessive power consumption and high design cost in the design of single LANE high-speed Ethernet interface.
  • the right side of Figure 6 is a flow chart showing the receiving side of a method for processing data in Ethernet.
  • the bit shifting is performed by the codeword tag synchronization component and the codeword tag data block is monitored.
  • the codeword tag data block is identified by synchronization, and the specific implementation of the tag synchronization can be seen. 802.3 Cause108.
  • the forward error correction frame is found in the data block after the synchronization is completed by the RS FEC decoding component for forward error correction decoding.
  • control layer scrambled data blocks are descrambled by the descrambling component to obtain control layer data blocks.
  • the descrambling algorithm can refer to the algorithm described in 802.3 Cause91.
  • the descrambled control layer data block completes the conversion of one 256B/257B data block to four 64B/66B data blocks through the transcoding component, and the detailed transcoding process is transcoded according to 802.3 Cause91.
  • decoding is performed by the decoding component according to 802.3 Cause49, and the 66B to 64B data bit width conversion is realized.
  • the decoded data block is written into the buffer by the rate compensation component, and the idle code is determined at the tail of the message according to the depth of the buffer waterline.
  • the idle code is added at the end of the message.
  • the order of integrating the physical coding sub-layer and the internal module of the forward error correction layer can be realized, and a set of functional modules related to the physical coding sub-layer is used less, which reduces the complexity of the design and effectively solves the high-speed Ethernet in a single LANE.
  • the link delay is large, the resources are wasted, the power consumption is too large, and the design cost is too high.
  • FIG. 8 is a schematic structural diagram of a physical layer chip according to an embodiment of the present invention.
  • an embodiment of the present invention provides a physical layer chip, where the physical layer chip includes: a codeword tag data block insertion module configured to satisfy a first control layer data block originating from a media intervention control sublayer.
  • a pre-condition inserting a codeword tag data block in a continuous control layer data block; a data bit width coding module configured to set a data bit width of the control layer data block and the codeword tag data block The data bit width is converted into a first preset bit width, wherein the control layer data block of the first preset bit width is scrambled to obtain a control layer scrambling data block, and the code of the first preset bit width is The word mark data block is a code word mark format data block, and the forward error correction coding module is configured to perform forward error correction coding on the control layer scrambled data block and the code word mark format data block to obtain a forward direction.
  • An error correction frame a data bit width conversion module configured to convert a data bit width of the forward error correction frame to a data bit width adapted to a physical medium connection sublayer.
  • the physical layer chip further includes: an idle code deletion module, configured to delete the control layer if the control layer data block originating from the media intervention control sublayer does not satisfy the first preset condition The idle code of the data block satisfies the first predetermined condition, and the code word mark data block is inserted in the continuous control layer data block.
  • an idle code deletion module configured to delete the control layer if the control layer data block originating from the media intervention control sublayer does not satisfy the first preset condition The idle code of the data block satisfies the first predetermined condition, and the code word mark data block is inserted in the continuous control layer data block.
  • the satisfying the first preset condition comprises: a buffer watermark of the control layer data block is higher than a preset first cache watermark.
  • the data bit width coding module includes: an encoding unit configured to respectively encode the control layer data block and the codeword tag data block; and the transcoding compression unit is configured to use the first pre The bit width is used to perform transcoding compression on the encoded control layer data block and the code word mark data block.
  • the physical layer chip further includes: a first identity module configured to insert a codeword tag data block in a continuous control layer data block, and to set a data bit width of the control layer data block And before the data bit width of the codeword tag data block is converted into the first preset bit width, the location of the codeword tag data block is identified by the first identifier, and is used for identifying when the bit width is widened.
  • the codeword marks the location of the data block.
  • the physical layer chip further includes: a second identity module, configured to identify, by using the second identifier, a location of the encoded codeword tag data block, for identifying the device during transcoding compression
  • the codeword marks the location of the data block.
  • the physical layer chip further includes: a third identity module, configured to identify, by using the third identifier, a location of the codeword tag data block after transcoding, for performing forward correction The location of the codeword tag data block is identified when the code is miscoded.
  • a physical layer chip provided by an embodiment of the present invention reduces the complexity of the design by integrating a physical coding sub-layer related functional module by integrating the physical coding sub-layer and the forward error correction layer internal module. It effectively solves the problems of large link delay, waste of resources, excessive power consumption and high design cost in the design of single LANE high-speed Ethernet interface.
  • FIG. 9 is a schematic structural diagram of a physical layer chip according to an embodiment of the present invention.
  • an embodiment of the present invention provides a physical layer chip, where the physical layer chip includes: a forward error correction decoding module configured to perform forward error correction decoding on the received forward error correction frame, a first preset bit width control layer scrambling data block and a first preset bit width code word mark data block; a code word mark data block deleting module configured to delete the first preset bit width code word mark After the data block, the remaining control layer scrambled data block is descrambled to obtain a control layer data block; the bit width conversion module is configured to convert the data bit width of the descrambled control layer data block into and The media is involved in controlling the data bit width of the sublayer adaptation.
  • the physical layer chip further includes: a fourth identifier module configured to perform forward error correction decoding on the forward error correction frame and obtain a codeword mark data block of the first preset bit width, Decoding the codeword tag data block by using the fourth identifier, and deleting the codeword tag data block according to the fourth identifier.
  • a fourth identifier module configured to perform forward error correction decoding on the forward error correction frame and obtain a codeword mark data block of the first preset bit width, Decoding the codeword tag data block by using the fourth identifier, and deleting the codeword tag data block according to the fourth identifier.
  • the physical layer chip further includes: a detecting module, configured to perform forward error correction decoding on the received forward error correction frame, and according to the fourth identifier Before deleting the codeword tag data block, detecting whether there is a bit error in the process of performing forward error correction decoding on the received forward error correction frame; the correction module is configured to correct if there is a bit error The error code.
  • the physical layer chip further includes: a determining module configured to convert the data bit width of the descrambled control layer data block into a data bit adapted to the media intervention control sublayer After being wide, buffering the control layer data block, and determining whether the cached control layer data block satisfies a second preset condition; the idle code adding module is configured to, if satisfied, the cached control layer An idle code is added to the data block.
  • the second preset condition includes: the cache watermark of the cached control layer data block is lower than a preset second cache watermark.
  • a physical layer chip provided by an embodiment of the present invention reduces the complexity of the design by integrating a physical coding sub-layer related functional module by integrating the physical coding sub-layer and the forward error correction layer internal module. It effectively solves the problems of large link delay, waste of resources, excessive power consumption and high design cost in the design of single LANE high-speed Ethernet interface.
  • An embodiment of the present invention further provides a physical layer chip, where the physical layer chip includes:
  • a memory configured to store programs that process data in the Ethernet
  • the processor is configured to run the program, wherein the program is executed to execute a method for processing data in an Ethernet provided by an embodiment of the present invention.
  • the embodiment of the present invention further provides a storage medium, where the storage medium includes a stored program, where the program is executed to execute a method for processing data in an Ethernet provided by an embodiment of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

本发明公开了一种以太网中处理数据的方法，应用在发送端，方法包括：在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；将控制层数据块的数据位宽及码字标记数据块的数据位宽均转换成第一预设位宽，对第一预设位宽的控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的码字标记数据块即为码字标记格式数据块；对控制层加扰数据块及码字标记格式数据块进行前向纠错编码，得到前向纠错帧；将前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。本发明还同时公开了一种物理层芯片及存储介质。

Description

以太网中处理数据的方法、物理层芯片及存储介质
相关申请的交叉引用
本申请基于申请号为201711057010.9、申请日为2017年11月01日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本发明涉及但不限于网络通信领域，尤其涉及一种以太网中处理数据的方法、物理层芯片及存储介质。
背景技术
用户网络信息流量的快速增加，促使着通讯网络信息传递带宽的快速发展，通讯设备的接口带宽速度从10M(单位：比特/秒，后面内容相同)提高到100M，又提高1G、10G，目前已经达到100G的带宽速度，市场上已经开始大量商用100G的光模块。
随着数据中心等应用场景的发展，可以实现在10G以太网协议上实现25G的带宽速度。在实际应用中，10G以太网的相关协议通过提高时钟频率和加入前向纠错子层来实现25G带宽速度。而且相关技术中的25G协议定义了独立的物理编码子层和前向纠错子层。25G以太网接口前向纠错子层发送侧在实现前向纠错子层编码之前需要进行解扰、64B/66B解码、删除IDLE码、重新64B/66B编码和加扰；前向纠错子层接收侧实现前向纠错子层解码之后需要进行解扰、64B/66B解码、插入IDLE码、重新64B/66B编码和加扰，这些功能实际上也是物理编码子层需要实现的，这也就在前向纠错子层之前重复了两次物理编码子层的功能，即物理编码子层和前向纠错子层的设计需要两套物理编码子层模块，这种设计方法会带来链路延时 大、设计实现浪费资源、功耗过大和增加设计成本等问题。
发明内容
有鉴于此，本发明实施例期望提供一种以太网中处理数据的方法、物理层芯片及存储介质，克服了因执行两次物理编码子层的功能而带来的链路延时大、设计实现浪费资源、功耗过大和增加设计成本等问题。
本发明实施例提供了一种以太网中处理数据的方法，应用在发送端，所述方法包括：在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为码字标记格式数据块；对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
本发明实施例还提供了一种以太网中处理数据的方法，应用在接收端，所述方法包括：对接收到的前向纠错帧进行前向纠错解码，得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块；删除所述第一预设位宽的码字标记数据块后，对剩下的所述控制层加扰数据块进行解扰得到控制层数据块；将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽。
本发明实施例还提供了一种物理层芯片，所述物理层芯片包括：
码字标记数据块插入模块，配置为在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；
数据位宽编码模块，配置为将所述控制层数据块的数据位宽及所述码 字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为码字标记格式数据块；
前向纠错编码模块，配置为对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；
数据位宽转换模块，配置为将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
本发明实施例还提供了一种物理层芯片，所述物理层芯片包括：前向纠错解码模块，配置为对接收到的前向纠错帧进行前向纠错解码，得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块；码字标记数据块删除模块，配置为删除所述第一预设位宽的码字标记数据块后，对剩下的所述控制层加扰数据块进行解扰得到控制层数据块；位宽转换模块，配置为将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽。
本发明实施例还提供了一种物理层芯片，所述物理层芯片包括：
存储器，配置为保存以太网中处理数据的程序；
处理器，配置为运行所述程序，其中，所述程序运行时执行本发明实施例提供的以太网中处理数据的方法。
本发明实施例还提供了一种存储介质，所述存储介质包括存储的程序，其中，所述程序运行时执行本发明实施例提供的以太网中处理数据的方法。
本发明实施例具有以下有益效果：
本发明实施例所提供的一种以太网中处理数据的方法、物理层芯片及存储介质，通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设 计成本过高等问题。
附图说明
图1为相关技术中25G以太网协议物理层结构示意图；
图2为相关技术中25G以太网协议物理编码子层功能模块示意图；
图3为相关技术中25G以太网协议前向纠错层功能模块示意图；
图4为本发明实施例一种以太网中处理数据的方法的流程框图；
图5为本发明实施例中物理编码子层和前向纠错层实现示意图；
图6为本发明实施例一种以太网中处理数据的方法的流程框图；
图7为本发明实施例中以太网中处理数据的方法的流程示意图；
图8为本发明实施例物理层芯片的结构示意图；
图9为本发明实施例物理层芯片的结构示意图。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本发明的说明，其本身没有特定的意义。因此，“模块”、“部件”或“单元”可以混合地使用。
下面结合附图和实施例，对本发明实施例的技术方案进行描述。
图1为相关技术中25G以太网协议物理层结构示意图。如图1所示，从10M以太网到现今的25G以太网，它们的架构模型都是相似的，按照层次划分均包括：逻辑连接子层(Logic Link Control，LLC)，媒体介入控制子层(Media Access Control，MAC层)，协调子层(Reconciliation Sublayer，RS)和物理层实体(Physical Layer Entity，PHY)，其中，PHY包括：物理 编码子层(Physical Coding Sublayer，PCS)、前向纠错子层(Forward Error Correction Sublayer，FEC)，物理媒介连接子层(Physical Medium Attachment Sublayer，PMA)和物理媒介相关子层(Physical Medium Dependent Sublayer，PMD)及自协商子层(Auto-Negotiation Sublayer，AN)。LLC和MAC位于开放系统互联(Open System Interconnection，OSI)参考模型中的数据链路层，RS和PHY位于OSI参考模型的物理层。在其它的实施例中，LLC和MAC之间还可以还有MAC。LLC、MAC、以及MAC控制层的功能参见标准IEEE802.3中的相关规范，本申请不再赘述。本发明实施例所应用到的超25G以太网的架构同样采用图1所示的结构。
图2为相关技术中25G以太网协议物理编码子层功能模块示意图。其中，图2中左侧示意图为发送端侧物理编码子层内的各功能模块对数据处理的流程图，图2中右侧示意图为接收端侧物理编码子层内的各功能模块对数据处理的流程图。图3为相关技术中25G以太网协议前向纠错子层的功能模块示意图。其中，图3中左侧示意图为发送端侧前向纠错子层内的各功能模块对数据处理的流程图，图3中右侧示意图为接收端侧前向纠错子层内的各功能模块对数据处理的流程图。
在相关技术中的发送端侧，数据经过物理编码子层时，数据依次经过编码模块实现编码，然后通过加扰模块实现加扰，在通过位宽转换模块来转换位宽，然后流出该物理编码子层，然后自物理编码子层流出的数据会被解扰、64B/66B解码、删除IDLE码、重新64B/66B编码和加扰。接着，该数据才会流入前向纠错子层，在前向纠错子层中依次经过块同步、速率补偿、转码、码字标记插入、前向纠错编码及位宽转换。但是，数据自物理编码子层流出至流入前向纠错子层之间进行的解扰、64B/66B解码、删除IDLE码、重新64B/66B编码和加扰均已在物理编码子层中进行，这也就在前向纠错子层之前重复了两次物理编码子层的功能，即物理编码子层和前 向纠错子层的设计需要两套物理编码子层模块，这种设计方法会带来链路延时大、设计实现浪费资源、功耗过大和增加设计成本等问题。
在相关技术中的接收端侧，数据前向纠错子层接收侧实现前向纠错子层解码之后，还需要进行解扰、64B/66B解码、插入IDLE码、重新64B/66B编码和加扰，然后再流入物理编码子层，在物理编码子层中，仍然需要重复解扰、64B/66B解码、插入IDLE码、重新64B/66B编码和加扰这些功能，这也重复了两次物理编码子层的功能，即物理编码子层和前向纠错子层的设计需要两套物理编码子层模块，这种设计方法会带来链路延时大、设计实现浪费资源、功耗过大和增加设计成本等问题。
对此，图4为本发明实施例一种以太网中处理数据的方法的流程框图。参见图4，本发明实施例提供的以太网中处理数据方法，主要在超25G以太网的物理层实体中实施，应用在发送端对数据进行处理，其处理流程参见图4，根据图4所示，所述方法包括：
S1：在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；
S2：将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为码字标记格式数据块；
S3：对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；
S4：将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
通过本发明实施例提供的以太网中处理数据的方法，通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功 能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设计成本过高等问题。
在一实施例中，根据图4所示，本发明实施例提供的以太网中处理数据的方法包括：
S1：在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块。
首先，对源自媒体介入控制子层的控制层数据块进行缓存处理。如果满足第一预设条件为所述控制层数据块的缓存水线高于预设的第一缓存水线，即源自媒体介入控制子层的控制层数据块不满足第一预设条件。此外，在源自媒体介入控制子层的控制层数据块不满足第一预设条件的情况下，即所述控制层数据块的缓存水线不高于预设的第一缓存水线，就删除所述控制层数据块的空闲码以满足所述第一预设条件。具体的，在报文尾部删除空闲码，使得所述控制层数据块的缓存水线高于预设的第一缓存水线时。然后，在连续的控制层数据块中插入码字标记数据块。
在所述控制层数据块的缓存水线高于预设的第一缓存水线时，在连续的控制层数据块中插入码字标记数据块。在一实施例中，周期性从缓存中读取控制层数据块，然后停读n个周期，在每个周期读取的控制层数据块中插入m个码字标记数据块。在一实施例中，通过第一标识对所述码字标记数据块的位置进行标识，用于在进行位宽转宽时识别所述码字标记数据块的位置。接着，再从缓冲中读取插入有码字标记数据块的控制层数据块。如：停读4个周期，在每个周期读取的控制层数据块中插入1个码字标记数据块。接着，再从缓冲中读取插入有码字标记数据块的控制层数据块。
S2：将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为 码字标记格式数据块。
在步骤S2中包括：分别对所述控制层数据块及所述码字标记数据块进行编码。
在一实施例中，将读取得到的控制层数据块及码字标记数据块均进行编码，如：通过码字标记查找到码字标记数据块，然后对码字标记数据块进行64B/66B编码，4个码字标记数据块按照802.3 Cause108进行编码。在一实施例中，通过第二标识对编码后的所述码字标记数据块的位置进行标识，用于在转码压缩时识别所述码字标记数据块的位置。包括控制层数据块的其他数据块均按照协议49.2.5进行编码。
在步骤S2中包括：以第一预设位宽对编码后的所述控制层数据块及所述码字标记数据块进行转码压缩。
图5为以太网协议物理编码子层和前向纠错层实现示意图。根据图5所示，按照802.3 Cause108，将4个64B/66B码字标记数据块转码成1个256B/257B(第一预设位宽)码字标记数据块，即得到第一预设位宽的码字标记数据块。在一实施例中，通过第三标识对转码压缩后的所述码字标记数据块的位置进行标识，用于在进行前向纠错编码时识别所述码字标记数据块的位置。包括控制层数据块的其他数据块按照以802.3 Cause91进行转码，即得到第一位宽的控制层数据块。
经转码得到第一预设位宽的码字标记数据块及第一位宽的控制层数据块。然后，对第一预设位宽的控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的码字标记数据块即为码字标记格式数据块。
S3：对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；
在本实施例中，经加扰后得到控制层加扰数据块及码字标记格式数据块。
控制层加扰数据块及码字标记格式数据块经加扰后进行前向纠错编码，以得到前向纠错帧，对每K个比特进行前向纠错编码得到L个比特校验位，每K个比特数据和L个比特校验位组成前向纠错帧，K、L为正整数。
在一实施例中，按照802.3 Cause91对加扰后的控制层加扰数据块及码字标记格式数据块每5140比特进行前向纠错编码，产生140比特的校验位，校验位分别放在对应的控制层加扰数据块及码字标记格式数据块的后面组成5280比特的前向纠错帧。
S4：将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
即：通过gearbox把前向纠错编码之后的数据转换成物理媒介连接子层需要的数据位宽。
图6为本发明实施例提供的以太网中处理数据的方法的流程框图。其中，图6左侧表征一种以太网中处理数据的方法发送侧的流程框图。图6右侧表征一种以太网中处理数据的方法接收侧的流程框图。方便理解本发明实施例所提供的一种以太网中处理数据发送侧的方法，结合图6中左侧流程图可知。通过速率补偿组件删除缓存水线不高于预设的第一缓存水线的控制层数据块的空闲码，然后，通过码字标记插入组件在连续的控制层数据块中插入码字标记数据块，并插入第一标识来标识码字标记数据块的位置。接着，通过编码组件将读取得到的控制层数据块及码字标记数据块均进行编码，并通过转码组件以第一预设位宽对编码后的所述控制层数据块及所述码字标记数据块进行转码压缩。经转码得到第一预设位宽的码字标记数据块及第一位宽的控制层数据块。然后，通过加扰组件对第一预设位宽的控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的码字标记数据块即为码字标记格式数据块。接着，通过RS FEC编码组件对所 述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧。接着，通过位宽转换组件把前向纠错编码之后的数据转换成物理媒介连接子层需要的数据位宽。就此，可以实现通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设计成本过高等问题。
图7为本发明实施例提供的以太网中处理数据的方法的流程框图。本发明实施例提供的以太网中处理数据的方法，主要在超25G以太网的物理层实体中实施，应用在接收端对数据进行处理，其处理流程参见图7，根据图7所示，所述方法包括：
S11：对接收到的前向纠错帧进行前向纠错解码，得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块。
首先，通过比特移位和对码字标记数据块进行监控，当周期性检测到码字标记数据块时，同步完成对码字标记数据块进行标识，标识同步的具体实现可参见802.3 Cause108。
然后，从标识同步完成后的数据块中找到前向纠错帧进行前向纠错解码。得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块。
在一实施例中，检测在对接受收到的所述前向纠错帧进行前向纠错解码的过程中是否存在误码；若存在，则纠正所述误码。即在前向纠错解码过程中，如果检测到数据错误时就通过删除前向纠错帧的校验位以进行纠错。
在一实施例中，在对前向纠错帧进行前向纠错解码并得到第一预设位宽的码字标记数据块之后，通过第四标识对解码得到码字标记数据块进行标识，依据所述第四标识删除所述码字标记数据块。
S12：删除所述第一预设位宽的码字标记数据块后，对剩下的所述控制层加扰数据块进行解扰得到控制层数据块。
其中，解扰算法可参考802.3 Cause91描述的算法。
S13：将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽。
该步骤S13包括：将解扰后的控制层数据块完成1个256B/257B数据块到4个64B/66B数据块的转换，详细转码过程按照802.3 Cause91进行转码。接着，按照802.3 Cause49进行解码，实现66B到64B数据位宽转换。接着，将解码后的数据块写入缓存，根据缓存水线深度在报文尾部判定是否需要添加空闲码，当缓存水线低于深度Y时在报文尾部增加空闲码。
在一实施例中，所述将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽之后，该方法还包括：缓存的所述控制层数据块，判断缓存的所述控制层数据块是否满足第二预设条件；在满足的情况下，在缓存的所述控制层数据块中增加空闲码。
在一实施例中，所述第二预设条件包括：缓存的所述控制层数据块的缓存水线低于预设的第二缓存水线。
本发明实施例所提供的一种物理层芯片，通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设计成本过高等问题。
图6右侧表征一种以太网中处理数据的方法接收侧的流程框图。方便理解本发明实施例所提供的以太网中处理数据发送侧的方法，结合图6中右侧流程图可知。通过码字标记同步组件实现比特移位和对码字标记数据块进行监控，当周期性检测到码字标记数据块时，同步完成对码字标记数据块进行标识，标识同步的具体实现可参见802.3 Cause108。接着，通过 RS FEC译码组件从标识同步完成后的数据块中找到前向纠错帧进行前向纠错解码。得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块。在一实施例中，检测在对接受收到的所述前向纠错帧进行前向纠错解码的过程中是否存在误码；若存在，则纠正所述误码。即在前向纠错解码过程中，如果检测到数据错误时就通过删除前向纠错帧的校验位以进行纠错。接着，通过码字标记删除组件，在对前向纠错帧进行前向纠错解码并得到第一预设位宽的码字标记数据块之后，通过第四标识对解码得到码字标记数据块进行标识，依据所述第四标识删除所述码字标记数据块。接着，通过解扰组件对剩下的所述控制层加扰数据块进行解扰得到控制层数据块。其中，解扰算法可参考802.3 Cause91描述的算法。接着，通过转码组件将解扰后的控制层数据块完成1个256B/257B数据块到4个64B/66B数据块的转换，详细转码过程按照802.3 Cause91进行转码。接着，通过解码组件按照802.3 Cause49进行解码，实现66B到64B数据位宽转换。接着，通过速率补偿组件将解码后的数据块写入缓存，根据缓存水线深度在报文尾部判定是否需要添加空闲码，当缓存水线低于深度Y时在报文尾部增加空闲码。就此，可以实现通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设计成本过高等问题。
图8为本发明实施例物理层芯片的结构示意图。根据图8所示，本发明实施例提供一种物理层芯片，所述物理层芯片包括：码字标记数据块插入模块，配置为在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；数据位宽编码模块，配置为将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数 据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为码字标记格式数据块；前向纠错编码模块，配置为对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；数据位宽转换模块，配置为将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
在一实施例中，所述物理层芯片还包括：空闲码删除模块，配置为在源自媒体介入控制子层的控制层数据块不满足第一预设条件的情况下，删除所述控制层数据块的空闲码以满足所述第一预设条件，在连续的控制层数据块中插入码字标记数据块。
在一实施例中，所述满足第一预设条件包括：所述控制层数据块的缓存水线高于预设的第一缓存水线。
在一实施例中，所述数据位宽编码模块包括：编码单元，配置为分别对所述控制层数据块及所述码字标记数据块进行编码；转码压缩单元，配置为以第一预设位宽对编码后的所述控制层数据块及所述码字标记数据块进行转码压缩。
在一实施例中，所述物理层芯片还包括：第一标识模块，配置为在连续的控制层数据块中插入码字标记数据块之后，及在将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽之前，通过第一标识对所述码字标记数据块的位置进行标识，用于在进行位宽转宽时识别所述码字标记数据块的位置。
在一实施例中，所述物理层芯片还包括：第二标识模块，配置为通过第二标识对编码后的所述码字标记数据块的位置进行标识，用于在转码压缩时识别所述码字标记数据块的位置。
在一实施例中，所述物理层芯片还包括：第三标识模块，配置为通过第三标识对转码压缩后的所述码字标记数据块的位置进行标识，用于在进 行前向纠错编码时识别所述码字标记数据块的位置。
本发明实施例所提供的一种物理层芯片，通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设计成本过高等问题。
图9为本发明实施例物理层芯片的结构示意图。根据图9所示，本发明实施例提供一种物理层芯片，所述物理层芯片包括：前向纠错解码模块，配置为对接收到的前向纠错帧进行前向纠错解码，得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块；码字标记数据块删除模块，配置为删除所述第一预设位宽的码字标记数据块后，对剩下的所述控制层加扰数据块进行解扰得到控制层数据块；位宽转换模块，配置为将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽。
在一实施例中，所述物理层芯片还包括：第四标识模块，配置为在对前向纠错帧进行前向纠错解码并得到第一预设位宽的码字标记数据块之后，通过第四标识对解码得到码字标记数据块进行标识，依据所述第四标识删除所述码字标记数据块。
在一实施例中，所述物理层芯片还包括：检测模块，配置为在所述对接收到的所述前向纠错帧进行前向纠错解码之后，及所述依据所述第四标识删除所述码字标记数据块之前，检测在对接受收到的所述前向纠错帧进行前向纠错解码的过程中是否存在误码；纠正模块，配置为若存在误码，则纠正所述误码。
在一实施例中，所述物理层芯片还包括：判断模块，配置为在所述将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽之后，缓存的所述控制层数据块，并判断缓存的所述控制层数据 块是否满足第二预设条件；空闲码增加模块，配置为在满足的情况下，在缓存的所述控制层数据块中增加空闲码。
在一实施例中，所述第二预设条件包括：缓存的所述控制层数据块的缓存水线低于预设的第二缓存水线。
本发明实施例所提供的一种物理层芯片，通过整合物理编码子层和前向纠错层内部模块的顺序，少用了一套物理编码子层相关的功能模块，降低了设计的复杂程度，有效的解决在单LANE高速以太网接口设计中链路延时大、资源浪费、功耗过大和设计成本过高等问题。
本发明实施例还提供了一种物理层芯片，所述物理层芯片包括：
存储器，配置为保存以太网中处理数据的程序；
处理器，配置为运行所述程序，其中，所述程序运行时执行本发明实施例提供的以太网中处理数据的方法。
本发明实施例还提供了一种存储介质，所述存储介质包括存储的程序，其中，所述程序运行时执行本发明实施例提供的以太网中处理数据的方法。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品 的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (28)

  1. 一种以太网中处理数据的方法，应用在发送端，所述方法包括：
    在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；
    将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为码字标记格式数据块；
    对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；
    将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
  2. 根据权利要求1所述的方法，其中，所述方法还包括：
    在源自媒体介入控制子层的控制层数据块不满足第一预设条件的情况下，删除所述控制层数据块的空闲码以满足所述第一预设条件，在连续的控制层数据块中插入码字标记数据块。
  3. 根据权利要求1或2所述的方法，其中，所述满足第一预设条件包括：
    所述控制层数据块的缓存水线高于预设的第一缓存水线。
  4. 根据权利要求1所述的方法，其中，所述将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽包括：
    分别对所述控制层数据块及所述码字标记数据块进行编码；
    以第一预设位宽对编码后的所述控制层数据块及所述码字标记数据块进行转码压缩。
  5. 根据权利要求4所述的方法，其中，所述方法还包括：在连续的控 制层数据块中插入码字标记数据块之后，在将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽之前，通过第一标识对所述码字标记数据块的位置进行标识，用于在进行位宽转宽时识别所述码字标记数据块的位置。
  6. 根据权利要求5所述的方法，其中，所述方法还包括：
    通过第二标识对编码后的所述码字标记数据块的位置进行标识，用于在转码压缩时识别所述码字标记数据块的位置。
  7. 根据权利要求5所述的方法，其中，所述方法还包括：
    通过第三标识对转码压缩后的所述码字标记数据块的位置进行标识，用于在进行前向纠错编码时识别所述码字标记数据块的位置。
  8. 一种以太网中处理数据的方法，应用在接收端，所述方法包括：
    对接收到的前向纠错帧进行前向纠错解码，得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块；
    删除所述第一预设位宽的码字标记数据块后，对剩下的所述控制层加扰数据块进行解扰得到控制层数据块；
    将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽。
  9. 根据权利要求8所述的方法，其中，所述方法还包括：在对接收到的前向纠错帧进行前向纠错解码并得到第一预设位宽的码字标记数据块之后，通过第四标识对解码得到码字标记数据块进行标识，依据所述第四标识删除所述码字标记数据块。
  10. 根据权利要求9所述的方法，其中，所述方法还包括：所述对接收到的所述前向纠错帧进行前向纠错解码之后，所述依据所述第四标识删除所述码字标记数据块之前，检测在对接受收到的所述前向纠错帧进行前向纠错解码的过程中是否存在误码；
    若存在，则纠正所述误码。
  11. 根据权利要求8所述的方法，其中，所述方法还包括：所述将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽之后，
    缓存的所述控制层数据块，判断缓存的所述控制层数据块是否满足第二预设条件；
    在满足的情况下，在缓存的所述控制层数据块中增加空闲码。
  12. 根据权利要求11所述的方法，其中，所述第二预设条件包括：缓存的所述控制层数据块的缓存水线低于预设的第二缓存水线。
  13. 一种物理层芯片，所述物理层芯片包括：
    码字标记数据块插入模块，配置为在源自媒体介入控制子层的控制层数据块满足第一预设条件的情况下，在连续的控制层数据块中插入码字标记数据块；
    数据位宽编码模块，配置为将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽，其中，对第一预设位宽的所述控制层数据块进行加扰得到控制层加扰数据块，第一预设位宽的所述码字标记数据块即为码字标记格式数据块；
    前向纠错编码模块，配置为对所述控制层加扰数据块及所述码字标记格式数据块进行前向纠错编码，得到前向纠错帧；
    数据位宽转换模块，配置为将所述前向纠错帧的数据位宽转换成与物理媒介连接子层适配的数据位宽。
  14. 根据权利要求13所述的物理层芯片，其中，所述物理层芯片还包括：
    空闲码删除模块，配置为在源自媒体介入控制子层的控制层数据块不满足第一预设条件的情况下，删除所述控制层数据块的空闲码以满足所述 第一预设条件，在连续的控制层数据块中插入码字标记数据块。
  15. 根据权利要求13或14所述的物理层芯片，其中，所述满足第一预设条件包括：
    所述控制层数据块的缓存水线高于预设的第一缓存水线。
  16. 根据权利要求13所述的物理层芯片，其中，所述数据位宽编码模块包括：
    编码单元，配置为分别对所述控制层数据块及所述码字标记数据块进行编码；
    转码压缩单元，配置为以第一预设位宽对编码后的所述控制层数据块及所述码字标记数据块进行转码压缩。
  17. 根据权利要求16所述的物理层芯片，其中，所述物理层芯片还包括：
    第一标识模块，配置为在连续的控制层数据块中插入码字标记数据块之后，及在将所述控制层数据块的数据位宽及所述码字标记数据块的数据位宽均转换成第一预设位宽之前，通过第一标识对所述码字标记数据块的位置进行标识，用于在进行位宽转宽时识别所述码字标记数据块的位置。
  18. 根据权利要求17所述的物理层芯片，其中，所述物理层芯片还包括：
    第二标识模块，配置为通过第二标识对编码后的所述码字标记数据块的位置进行标识，用于在转码压缩时识别所述码字标记数据块的位置。
  19. 根据权利要求17所述的物理层芯片，其中，所述物理层芯片还包括：
    第三标识模块，配置为通过第三标识对转码压缩后的所述码字标记数据块的位置进行标识，用于在进行前向纠错编码时识别所述码字标记数据块的位置。
  20. 一种物理层芯片，所述物理层芯片包括：
    前向纠错解码模块，配置为对接收到的前向纠错帧进行前向纠错解码，得到第一预设位宽的控制层加扰数据块及第一预设位宽的码字标记数据块；
    码字标记数据块删除模块，配置为删除所述第一预设位宽的码字标记数据块后，对剩下的所述控制层加扰数据块进行解扰得到控制层数据块；
    位宽转换模块，配置为将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽。
  21. 根据权利要求20所述的物理层芯片，其中，所述物理层芯片还包括：
    第四标识模块，配置为在对接收到的前向纠错帧进行前向纠错解码并得到第一预设位宽的码字标记数据块之后，通过第四标识对解码得到码字标记数据块进行标识，依据所述第四标识删除所述码字标记数据块。
  22. 根据权利要求21所述的物理层芯片，其中，所述物理层芯片还包括：
    检测模块，配置为在所述对接收到的所述前向纠错帧进行前向纠错解码之后，及所述依据所述第四标识删除所述码字标记数据块之前，检测在对接受收到的所述前向纠错帧进行前向纠错解码的过程中是否存在误码；
    纠正模块，配置为若存在误码，则纠正所述误码。
  23. 根据权利要求20所述的物理层芯片，其中，所述物理层芯片还包括：
    判断模块，配置为在所述将解扰后的所述控制层数据块的数据位宽转换成与媒体介入控制子层适配的数据位宽之后，缓存的所述控制层数据块，并判断缓存的所述控制层数据块是否满足第二预设条件；
    空闲码增加模块，配置为在满足的情况下，在缓存的所述控制层数据 块中增加空闲码。
  24. 根据权利要求23所述的物理层芯片，其中，所述第二预设条件包括：缓存的所述控制层数据块的缓存水线低于预设的第二缓存水线。
  25. 一种物理层芯片，所述物理层芯片包括：
    存储器，配置为保存以太网中处理数据的程序；
    处理器，配置为运行所述程序，其中，所述程序运行时执行权利要求1至7中任一项所述的以太网中处理数据的方法。
  26. 一种物理层芯片，所述物理层芯片包括：
    存储器，配置为保存以太网中处理数据的程序；
    处理器，配置为运行所述程序，其中，所述程序运行时执行权利要求8至12中任一项所述的以太网中处理数据的方法。
  27. 一种存储介质，所述存储介质包括存储的程序，其中，所述程序运行时执行权利要求1至7中任一项所述的以太网中处理数据的方法。
  28. 一种存储介质，所述存储介质包括存储的程序，其中，所述程序运行时执行权利要求8至12中任一项所述的以太网中处理数据的方法。
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