CN113726479B - Fec编码模块、方法以及fec解码模块、方法 - Google Patents

Abstract

本发明提供了一种FEC编码模块、方法以及FEC解码模块、方法，包括第一解扰码器模块、转码编码器、第一扰频器、多路复用器、RS编码器以及第二扰频器，第一解扰码器模块用于选择是否对66位宽的数据进行解扰；转码编码器将66位宽的输入数据重新编码转换为257位宽的数据，并能够选择是否在模块内对数据进行加扰；第一扰频器能够选择是否对257位宽的数据进行加扰；多路复用器用于选择数据源；RS编码器用于对输入数据进行编码；第二扰频器用于选择是否对64位宽的数据进行加扰。本发明通过多种满足标准协议的子模块的组合连接，构成了一种支持多种数据编码传输及纠错的电路结构。能够满足以太网数据传输过程中各种要求，实用性强。

Description

FEC编码模块、方法以及FEC解码模块、方法

技术领域

本发明涉及通信领域，具体地，涉及一种FEC编码模块、方法以及FEC解码模块、方法。

背景技术

根据IEEE 802.3标准，在设计FEC硬件实现方案时，大多只满足一种数据编码的传输(不考虑实际应用中数据的各种加扰和解扰的组合情况)，此种方案难以满足以太网数据传输过程中各种要求，实用性较差。同时其他FEC硬件实现方案中多未考虑到增加测试数据路径，实际应用中缺少数据分析的手段。

专利文献为CN101192900A的发明专利公开了一种用于电信级以太网的应用前向纠错机制的通信方法和设备,该以太网包括以太网端口,该以太网端口包括介质访问控制MAC层、前向纠错逻辑子层、以及物理PHY层,所述方法包含以下步骤:A.当通过以太网发送时,发送侧实体从本端MAC层接收以太网数据包,对该以太网数据包进行FEC编码,再将编码后的数据包发送到PHY层；B.当通过以太网接收时,接收侧实体从本端PHY层接收所述编码后的以大网数据包,对所述编码后的以太网数据包进行FEC解码,再将解码后的数据包送交MAC层。但是上述方案难以满足以太网数据传输过程中各种要求。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种FEC编码模块、方法以及FEC解码模块、方法。

根据本发明提供的一种FEC编码模块，包括：第一解扰码器模块、转码编码器、第一扰频器、多路复用器、RS编码器以及第二扰频器，其中：

第一解扰码器模块用于选择是否对66位宽的数据进行解扰；

转码编码器将66位宽的输入数据重新编码转换为257位宽的数据，并能够选择是否在模块内对数据进行加扰；

第一扰频器能够选择是否对257位宽的数据进行加扰；

多路复用器用于选择数据源；

RS编码器用于对输入数据进行编码；

第二扰频器用于选择是否对64位宽的数据进行加扰。

优选地，第一解扰码器模块、转码编码器、第一扰频器、RS编码器以及第二扰频器遵循IEEE 802.3标准，通过多路复用器对不同数据源进行编码。

根据本发明提供的一种基于上述的FEC编码模块的FEC编码方法，包括如下步骤：

输入源判断步骤：判断输入源是否是64B/66B编码数据，若判断结果为是，则进入数据解扰判断步骤；若判断结果为否，则进入编码步骤；

数据解扰判断步骤：判断是否对66位宽数据进行解扰，若判断结果为是，则进入解扰步骤；若判断结果为否，则进入编码转化步骤；

解扰步骤：对66位宽数据进行解扰，并进入编码转化步骤；

编码转化步骤：将66位宽的输入数据重新编码转换为257位宽的数据，并判断是否进行加扰，若判断结果为是，则进入第一加扰步骤；若判断结果为否，则进入编码步骤；

第一加扰步骤：对257位宽的数据进行加扰，并进入编码步骤；

编码步骤：对输入数据进行编码，并判断是否对64位宽数据进行加扰，若判断结果为是，则进入第二加扰步骤，若判断结果为否，则结束编码；

第二加扰步骤：对64位宽数据进行加扰，并结束编码。

优选地，所述数据源包括64B/66B编码数据或者PRBS数据，其中：

正常工作模式下，64B/66B编码数据作为数据源；

测试模式下，PRBS作为数据源。

优选地，编码后的每帧数据增加300bits数据。

根据本发明提供的一种FEC解码模块，包括：第二解扰码器模块、RS解码器、第三解扰器模块、转码解码器以及第三扰频器，其中：

第二解扰码器模块用于选择是否对64位宽的数据进行解扰；

RS解码器用于对输入数据进行解码；

第三解扰器模块能够选择是否对257位宽的数据进行解扰；

转码解码器将编码后的数据重新解码转换为257位宽的数据，并能够选择是否在模块内对数据进行解扰；

第三扰频器用于选择是否对66位宽的数据进行加扰。

优选地，第二解扰码器模块、RS解码器、第三解扰器模块、转码解码器以及第三扰频器遵循IEEE 802.3标准。

根据本发明提供的一种上述的FEC解码模块的FEC解码方法，包括如下步骤：

第一解扰判断步骤：判断是否对经过FEC编码后的数据进行解扰，若判断结果为是，则进入解扰步骤；若判断结果为否，则进入解码步骤；

第一解扰步骤：对64位宽数据进行解扰，并进入FEC解码步骤；

FEC解码步骤：对数据FEC解码，判断是否为64B/66B编码数据，若判断结果为是，则进入第二解扰判断步骤；若判断结果为否，则FEC解码结束；

第二解扰判断步骤：判断是否对257位宽数据进行解扰，若判断结果为是，则进入第二解扰步骤；若判断结果为否，则进入加扰判断步骤；

第二解扰步骤：对257位宽数据进行解扰，并进入加扰判断步骤；

加扰判断步骤：对数据进行编码解码，判断是否对66位宽数据进行加扰，若判断结果为是，则进入加扰步骤；若判断结果为否，则FEC解码结束；

加扰步骤：对66位宽数据进行加扰，并结束FEC解码。

优选地，经过FEC编码后的数据包括经过FEC编码后的64B/66B编码数据和经过FEC编码后的PRBS数据。

优选地，解码后的每帧数据减少300bits数据。

与现有技术相比，本发明具有如下的有益效果：

1、本发明的正常数据路径中全部子模块均遵循IEEE 802.3标准，通过多种满足标准协议的子模块的组合连接，构成了一种支持多种数据编码传输及纠错的电路结构。

2、在实际的以太网传输过程中，64B/66B数据编码作为数据源包括被加扰或未被加扰两种可能，同时根据实际数据传输过程中的要求，经过FEC算法编码后的数据有时也有进行加扰或不加扰的要求，本发明能够在实际应用中很好的满足上述需求。

3、本发明通过采用正常数据路径与测试数据路径相结合的电路结构，解决了在复杂的以太网数据传输过程中FEC模块缺乏有效测试手段的问题。

4、本发明可以通过特定寄存器配置实时得到每帧数据中错误数据的数目，方便实际应用中通过软件方案对数据传输情况进行统计分析。

5、本发明通过内部错误数据触发机制可以通过软件配置方案对特定帧的具体数据进行读取分析，对实际数据传输过程中随机性的数据误码率波动提供了有效的分析手段。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为FEC编码模块示意图。

图2为FEC解码模块示意图。

图3为FEC编码方法步骤流程图。

图4为FEC解码方法步骤流程图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

如图1至图4所示，根据本发明提供的FEC编码模块、方法以及FEC解码模块、方法，包括第一解扰码器模块、转码编码器、第一扰频器、多路复用器、RS编码器以及第二扰频器，第一解扰码器模块用于选择是否对66位宽的数据进行解扰；转码编码器将66位宽的输入数据重新编码转换为257位宽的数据，并能够选择是否在模块内对数据进行加扰；第一扰频器能够选择是否对257位宽的数据进行加扰；多路复用器用于选择数据源；RS编码器用于对输入数据进行编码；第二扰频器用于选择是否对64位宽的数据进行加扰。本发明的第一解扰码器模块、转码编码器、第一扰频器、RS编码器以及第二扰频器遵循IEEE 802.3标准，通过多路复用器对不同数据源进行编码。

本发明提供的一种基于上述的FEC编码模块的FEC编码方法，包括输入源判断步骤：判断输入源是否是64B/66B编码数据，若判断结果为是，则进入数据解扰判断步骤；若判断结果为否，则进入编码步骤；数据解扰判断步骤：判断是否对66位宽数据进行解扰，若判断结果为是，则进入解扰步骤；若判断结果为否，则进入编码转化步骤；解扰步骤：对66位宽数据进行解扰，并进入编码转化步骤；编码转化步骤：将66位宽的输入数据重新编码转换为257位宽的数据，并判断是否进行加扰，若判断结果为是，则进入第一加扰步骤；若判断结果为否，则进入编码步骤；第一加扰步骤：对257位宽的数据进行加扰，并进入编码步骤；编码步骤：对输入数据进行编码，并判断是否对64位宽数据进行加扰，若判断结果为是，则进入第二加扰步骤，若判断结果为否，则结束编码；第二加扰步骤：对64位宽数据进行加扰，并结束编码。

进一步说明，所述数据源包括64B/66B编码数据或者PRBS数据，其中：正常工作模式下，64B/66B编码数据作为数据源；测试模式下，PRBS作为数据源。编码后的每帧数据增加300bits数据。

本发明还提供一种FEC解码模块，包括：第二解扰码器模块、RS解码器、第三解扰器模块、转码解码器以及第三扰频器，其中：第二解扰码器模块用于选择是否对64位宽的数据进行解扰；RS解码器用于对输入数据进行解码；第三解扰器模块能够选择是否对257位宽的数据进行解扰；转码解码器将编码后的数据重新解码转换为257位宽的数据，并能够选择是否在模块内对数据进行解扰；第三扰频器用于选择是否对66位宽的数据进行加扰。第二解扰码器模块、RS解码器、第三解扰器模块、转码解码器以及第三扰频器遵循IEEE 802.3标准。

根据本发明提供的一种上述的FEC解码模块的FEC解码方法，包括第一解扰判断步骤：判断是否对经过FEC编码后的数据进行解扰，若判断结果为是，则进入解扰步骤；若判断结果为否，则进入解码步骤；第一解扰步骤：对64位宽数据进行解扰，并进入FEC解码步骤；FEC解码步骤：对数据FEC解码，判断是否为64B/66B编码数据，若判断结果为是，则进入第二解扰判断步骤；若判断结果为否，则FEC解码结束；第二解扰判断步骤：判断是否对257位宽数据进行解扰，若判断结果为是，则进入第二解扰步骤；若判断结果为否，则进入加扰判断步骤；第二解扰步骤：对57位宽数据进行解扰，并进入加扰判断步骤；加扰判断步骤：对数据进行编码解码，判断是否对66位宽数据进行加扰，若判断结果为是，则进入加扰步骤；若判断结果为否，则FEC解码结束；加扰步骤：对66位宽数据进行加扰，并结束FEC解码。经过FEC编码后的数据包括经过FEC编码后的64B/66B编码数据和经过FEC编码后的PRBS数据。解码后的每帧数据减少300bits数据。

更为详细的说明，RS-FEC(Reed-Solomon Forward Error Correction)算法主要由FEC Encoder和FEC Decoder两部分构成，该硬件设计实现方案遵循IEEE 802.3标准，各子模块及数据格式描述如下：

PRBS：伪随机二进制序列。

64B/66B Transmission Code：64B/66B编码数据或经过加扰后的64B/66B编码数据，该数据编码格式遵循IEEE 802.3 49.2。

Encoded PRBS：PRBS经由FEC算法编码后得到的数据。

Encoded 64B/66B Transmission Code：64B/66B编码的数据经由FEC算法编码后得到的数据。

Mux：根据寄存器配置对数据源进行选择。

Scrambler66：该模块可选择是否对位宽为66bits的数据进行加扰，该模块实现遵循IEEE 802.3 49.2。

Descrambler66：该模块可选择是否对位宽为66bits的数据进行解扰，该模块实现遵循IEEE 802.3 49.2。

Transcode Encoder:该模块将位宽为66bits的输入数据重新编码转换为位宽257bits数据，并可以选择是否在模块内对数据进行加扰。该模块遵循IEEE 802.3 91.5。

Transcode Decoder:该模块将Transcode Encoder编码后的数据重新解码转换为位宽257bits的数据，并可以选择是否在模块内对数据进行解扰。该模块遵循IEEE802.391.5。

Scrambler257：该模块可选择是否对位宽为257bits的数据进行加扰，该模块的实现遵循IEEE 802.3 49.2。

Descrambler257：该模块可选择是否对位宽为257bits的数据进行解扰，该模块的实现遵循IEEE 802.3 49.2。

Reed-Solomon Encoder:该模块以帧(frame)为单位对输入数据进行编码。编码后的每帧数据会增加300bits数据，即每帧数据编码后会由5140bits变为5440bits，其中原始的5140bits数据保持不变，新增加300bits数据为编码所得。

编码前：1frame＝514symbols

编码后：1frame＝544symbols，1symbol＝10bits

Reed-Solomon Decoder:该模块以帧(frame)为单位对Reed-Solomon Encoder编码后的数据进行解码。该模块解码过程中可对每帧数据进行纠错，并计算出每帧数据中有错误数据的数目，最大每帧可以纠正15symbols的错误数据。该模块可设定每帧错误数据的阈值以及连续满足阈值要求的数据的帧数，当模块检测到相应连续帧数的数据中错误数据都低于阈值要求时，Reed-Solomon Decoder处于锁定状态。在锁定状态后该模块可以实时计算出每帧数据中错误数据的symbol数目，该模块也可以预先设定错误数据触发机制，当实际数据中错误数目达到该阈值时可触发该模块内部逻辑保留该帧全部数据，保存的数据可以通过寄存器操作进行读取。该模块解码后的每帧数据会减少300bits，即每帧数据编码后会由5440bits变为5140bits。

解码前：1frame＝544symbols

解码后：1frame＝514symbols

1symbol＝10bits

Scrambler64：该模块可选择是否对数据进行加扰，该模块实现遵循IEEE 802.349.2。

Descrambler64：该模块可选择是否对数据进行解扰，该模块实现遵循IEEE802.349.2。

FEC Encoder模块如图1所示，该模块数据源由PRBS(pseudo random binarysequence)和64B/66B Transmission Code两部分构成。在测试模式下，FEC Encoder以PRBS做为数据源，该数据通过Reed-Solomon Encoder模块进行编码后，经由Scrambler64选择是否对数据进行加扰，该模式下数据路径如图1中测试模式数据路径所示。在正常工作模式下，FEC Encoder以64B/66B Transmission Code作为数据源，该数据编码格式遵循IEEE802.3 49.2，该模式下如数据通路如图1中正常模式数据路径所示。

FEC Decoder模块如图2所示，该模块数据源由Encoded PRBS(pseudo randombinary sequence)和Encoded 64B/66B Transmission Code两部分构成。在测试模式下，FEC Decoder以首先先经由Descrambler64选择是否进行数据解扰，经过处理后的数据通过Reed-Solomon Decoder进行解码操作，该模式下数据通路如图2中测试模式数据路径所示。在正常工作模式下，FEC Encoder以64B/66B Transmission Code作为数据源，该数据编码格式遵循IEEE 802.3 49.2，数据首先经由Descrambler64选择是否解扰后再送入Reed-solomon Decoder模块进行FEC解码运算。FEC解码后的数据需通过Transcoder Decoder转换为位宽66bits的数据，最后经由Scrambler66选择是否对数据进行加扰，最终还原为原始64B/66B编码的数据码流，该模式数据通路如图2中正常模式数据路径所示。

数据源总体支持64B/66B编码和PRBS两种，64B/66B编码又包括经过加扰后的数据和未加扰的数据两种。当数据源为64B/66B编码时，数据通路上各子模块均满足IEEE802.3标准，具体配置寄存器时需要使用者参考IEEE 802.3自行判断配置是否符合要求。当数据源为PRBS时，该数据路径较简单且不需要满足IEEE 802.3标准，可根据数据传输要求自行判断是否需要对数据进行加扰和解扰。

FEC编码工作流程如下：首先根据外部提供给FEC编码模块的数据源类型配置相关寄存器，即对数据路径进行配置。工作过程如图3所示。

数据源为PRBS时：

1)通过API配置Scrambler64相应寄存器，选择是否需要对数据进行加扰。

2)通过API配置Reed-solomon Encoder相应寄存器，数据传输开始。

数据源为64B/66B编码时：

1)通过API配置Descrambler66相应寄存器，根据数据源的类型以及IEEE 802.3判断数据是否需要解扰。

2)根据IEEE 802.3标准，配置Transcoder Encoder相应寄存器，使子模块的配置满足具体的64B/66B编码要求。

3)通过API配置Scrambler257相应寄存器，根据IEEE 802.3判断是否对数据进行加扰。

4)通过API配置Scrambler64相应寄存器，根据IEEE 802.3判断是否对数据进行加扰。

5)通过API配置Reed-solomon Encoder相应寄存器，数据传输开始。

FEC解码工作流程如下：

首先根据外部提供给FEC解码模块的数据源配置相关寄存器，对数据路径进行配置，需要预先知道经过FEC编码的数据类型(64B/66B编码或者PRBS)，以及数据源已经被哪种位宽的数据加扰处理过。工作过程如图4所示。

数据源为PRBS时：

1)通过API配置Descrambler64相应寄存器，根据数据源选择是否对数据解扰。

2)通过API配置Reed-solomon Encoder相应寄存器，选择合适阈值以及选择是否使用内部错误触发机制进行错误数据分析。

数据源为64B/66B编码时：

1)通过API配置Descrambler64相应寄存器，根据数据源选择是否对数据解扰。

2)通过API配置Descrambler257相应寄存器，根据数据源选择是否对数据进行解扰。

3)通过API配置Transcoder Decoder相应寄存器。

4)通过API配置Scrambler66相应寄存器，选择是否对数据加扰。

5)通过API配置Reed-solomon Decoder相应寄存器，选择合适阈值以及是否使用内部错误触发机制进行错误数据分析。

测试以及数据分析：

通过API读取FEC Decoder寄存器查看该模块是否锁定，读取相应寄存器查看是否错误数据过多导致解码失败，并通过读取寄存器实时观察每帧数据中被纠正的数据数目。如发生解码失败，将相应一帧数据通过寄存器读出进行分析。

本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (3)

1.一种FEC编码方法，其特征在于，采用FEC编码模块，包括：第一解扰码器模块、转码编码器、第一扰频器、多路复用器、RS编码器以及第二扰频器，其中：

第一解扰码器模块用于选择是否对66位宽的数据进行解扰；

转码编码器将66位宽的输入数据重新编码转换为257位宽的数据，并能够选择是否在模块内对数据进行加扰；

第一扰频器能够选择是否对257位宽的数据进行加扰；

多路复用器用于选择数据源；

RS编码器用于对输入数据进行编码；

第二扰频器用于选择是否对64位宽的数据进行加扰；

所述方法包括如下步骤：

输入源判断步骤：判断输入源是否是64B/66B编码数据，若判断结果为是，则进入数据解扰判断步骤；若判断结果为否，则进入编码步骤；

数据解扰判断步骤：判断是否对66位宽数据进行解扰，若判断结果为是，则进入解扰步骤；若判断结果为否，则进入编码转化步骤；

解扰步骤：对66位宽数据进行解扰，并进入编码转化步骤；

编码转化步骤：将66位宽的输入数据重新编码转换为257位宽的数据，并判断是否进行加扰，若判断结果为是，则进入第一加扰步骤；若判断结果为否，则进入编码步骤；

第一加扰步骤：对257位宽的数据进行加扰，并进入编码步骤；

编码步骤：对输入数据进行编码，并判断是否对64位宽数据进行加扰，若判断结果为是，则进入第二加扰步骤，若判断结果为否，则结束编码；

第二加扰步骤：对64位宽数据进行加扰，并结束编码；

所述数据源包括64B/66B编码数据或者PRBS数据，其中：

正常工作模式下，64B/66B编码数据作为数据源；

测试模式下，PRBS作为数据源；

编码后的每帧数据增加300 bits数据。

2.根据权利要求1所述的FEC编码方法，其特征在于，第一解扰码器模块、转码编码器、第一扰频器、RS编码器以及第二扰频器遵循IEEE 802.3标准，通过多路复用器对不同数据源进行编码。

3.一种FEC解码方法，其特征在于，采用FEC解码模块，包括：第二解扰码器模块、RS解码器、第三解扰器模块、转码解码器以及第三扰频器，其中：

第二解扰码器模块用于选择是否对64位宽的数据进行解扰；

RS解码器用于对输入数据进行解码；

第三解扰器模块能够选择是否对257位宽的数据进行解扰；

转码解码器将编码后的数据重新解码转换为257位宽的数据，并能够选择是否在模块内对数据进行解扰；

第三扰频器用于选择是否对66位宽的数据进行加扰；

所述方法包括如下步骤：

第一解扰判断步骤：判断是否对经过FEC编码后的数据进行解扰，若判断结果为是，则进入解扰步骤；若判断结果为否，则进入解码步骤；

第一解扰步骤：对64位宽数据进行解扰，并进入FEC解码步骤；

FEC解码步骤：对数据FEC解码，判断是否为64B/66B编码数据，若判断结果为是，则进入第二解扰判断步骤；若判断结果为否，则FEC解码结束；

第二解扰判断步骤：判断是否对257位宽数据进行解扰，若判断结果为是，则进入第二解扰步骤；若判断结果为否，则进入加扰判断步骤；

第二解扰步骤：对257位宽数据进行解扰，并进入加扰判断步骤；

加扰判断步骤：对数据进行编码解码，判断是否对66位宽数据进行加扰，若判断结果为是，则进入加扰步骤；若判断结果为否，则FEC解码结束；

加扰步骤：对66位宽数据进行加扰，并结束FEC解码;

第二解扰码器模块、RS解码器、第三解扰器模块、转码解码器以及第三扰频器遵循IEEE802.3标准；经过FEC编码后的数据包括经过FEC编码后的64B/66B编码数据和经过FEC编码后的PRBS数据;

解码后的每帧数据减少300 bits数据。