WO2019045208A1 - 재구성 가능한 광도전 전기 배선 칩 - Google Patents

재구성 가능한 광도전 전기 배선 칩 Download PDF

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WO2019045208A1
WO2019045208A1 PCT/KR2018/003150 KR2018003150W WO2019045208A1 WO 2019045208 A1 WO2019045208 A1 WO 2019045208A1 KR 2018003150 W KR2018003150 W KR 2018003150W WO 2019045208 A1 WO2019045208 A1 WO 2019045208A1
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photoconductive layer
photoconductive
illumination
pattern
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PCT/KR2018/003150
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천홍구
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고려대학교 산학협력단
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    • H01L31/12—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H01L31/16—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the semiconductor device sensitive to radiation being controlled by the light source or sources

Definitions

  • the present invention relates to an electric wiring device and a reconfigurable photoconductive electric wiring chip, and more particularly to a reconfigurable photoconductive electric wiring chip in which an illumination pattern, a photoconductive layer, and a conductive wiring are combined.
  • the present inventor filed KR 10-2016-0111149 A concerning a photoconductive chip.
  • This patent comprises a first photoconductive layer and a second photoconductive layer laminated to each other.
  • this patent also makes it difficult to provide a reconfigurable electrical connection between the desired location and the external circuit due to the high resistance, as the horizontal pattern of electrical connection is made by the illumination pattern.
  • the wiring using the photoconductive layer in the same plane causes a high resistance.
  • the present inventor also filed KR 10-1681174 B1.
  • photoconductive transistors are arranged in an array, and the source and drain portions of each photoconductive transistor are electrically connected by an illumination pattern.
  • the transistors are complicated in the manufacturing process and require additional patterns to drive the gates.
  • the present invention provides a photoconductive electrical wiring chip capable of reconfiguring wiring using an optical illumination pattern.
  • a reconfigurable photoconductive electrical interconnection chip includes a plurality of conductive patterns disposed on a substrate and spaced apart from each other; A first photoconductive layer disposed between the conductive patterns; And a second photoconductive layer disposed on the conductive patterns or the first photoconductive layer.
  • the first photoconductive layer electrically connects the conductive patterns by light irradiation of a first illumination pattern and the second photoconductive layer is electrically connected to the conductive patterns or the first photoconductive layer by light irradiation of a second illumination pattern, And acts as a photoconductive electrode electrically connected in a direction perpendicular to the substrate to provide electrical wiring to an object disposed on the second photoconductive layer.
  • the conductive patterns are arranged in a matrix in a first direction and a second direction perpendicular to the first direction, the first photoconductive layer fills a space between the conductive patterns, wherein the first illumination pattern provides light irradiation locally in the first photoconductive layer in the space between the neighboring conductive patterns in the first direction or in the second direction, Conductive patterns and the first photoconductive layer.
  • the first photoconductive layer provides photoconductivity in a first wavelength band
  • the second photoconductive layer is capable of providing photoconductivity in a second wavelength band different from the first wavelength band.
  • the first photoconductive layer may be amorphous silicon (a-Si), and the second photoconductive layer may be TiO2.
  • the light emitting device may further include a first light absorption pattern arranged on the first photoconductive layer disposed between the conductive patterns.
  • the first photoconductive layer and the second photoconductive layer are made of the same material and the first illumination absorption pattern absorbs light irradiation of the first illumination pattern to suppress light transmission to the second photoconductive layer.
  • the wavelength band of the first illumination pattern may be the same as the wavelength band of the second illumination pattern.
  • each of the conductive patterns is rectangular, and the interval between the conductive patterns is constant and may be 10 nanometers to 100 micrometers.
  • the outermost conductive patterns among the conductive patterns may be connected to connection pads for electrical connection with an external system.
  • the conductive patterns may be transparent conductive materials.
  • a photoconductive electric wiring device includes: a photoconductive electric wiring chip on which an object to be electrically connected is placed; And an illumination pattern providing unit for providing a reconfigurable electric wiring to the photoconductive electric wiring chip.
  • the photoconductive electric wiring chip comprises: a plurality of conductive patterns arranged on a substrate so as to be spaced apart from each other; A first photoconductive layer disposed between the conductive patterns; And a second photoconductive layer disposed on the conductive patterns or the first photoconductive layer.
  • the first photoconductive layer electrically connects the conductive patterns by light irradiation of a first illumination pattern.
  • the second photoconductive layer functions as a photoconductive electrode electrically connecting the conductive patterns or the first photoconductive layer in a direction perpendicular to the substrate by light irradiation of a second illumination pattern, Provide electrical wiring to the placed object.
  • the illumination pattern provider may include: a first light source that periodically generates a first illumination light to generate the first illumination pattern; A second light source that periodically generates a second illumination light to generate the second illumination pattern; A light coupler for providing the same light path to the first illumination light and the second illumination light; And a second illuminating device for illuminating the first illuminating light and the second illuminating light received through the optical coupler by time-division to form the first illuminating pattern using the first illuminating light, And a spatial modulating unit for forming a spatial modulating unit.
  • a photoconductive electrical interconnection chip including: a plurality of lower conductive patterns disposed on a substrate so as to be spaced apart from each other; Upper conductive patterns arranged to be spaced apart from each other and arranged to overlap on neighboring lower conductive patterns; A first photoconductive layer interposed between the lower conductive patterns and the upper conductive patterns; And a second photoconductive layer disposed on the upper conductive patterns.
  • the first photoconductive layer electrically connects the lower conductive pattern and the upper conductive pattern in a direction perpendicular to the substrate by light irradiation of the first illumination pattern.
  • the second photoconductive layer is electrically connected to the upper conductive pattern or the first photoconductive layer in a direction perpendicular to the substrate by light irradiation of the second illumination pattern, .
  • the upper conductive patterns are arranged in a matrix in a first direction and in a second direction perpendicular to the first direction, and the lower conductive patterns are arranged at intersections at which the upper conductive patterns intersect .
  • the lower conductive patterns are arranged in a matrix in a first direction and in a second direction perpendicular to the first direction, and the upper conductive patterns are arranged at intersections where the lower conductive patterns cross .
  • At least one of the upper conductive patterns and the lower conductive patterns may be a transparent conductive oxide.
  • the upper conductive patterns disposed at the outermost of the upper conductive patterns may be connected to connection pads for electrical connection with an external system, respectively.
  • the lower conductive patterns disposed at the outermost of the lower conductive patterns may be connected to connection pads for electrical connection with an external system, respectively.
  • an insulating layer disposed between the lower conductive patterns may be further included.
  • an insulating layer disposed between the upper conductive patterns may be further included.
  • a photoconductive electric wiring device includes: a photoconductive electric wiring chip on which an object to be electrically connected is placed; And an illumination pattern providing unit for providing a reconfigurable electric wiring to the photoconductive electric wiring chip.
  • the photoconductive electrical interconnection chip comprises: a plurality of lower conductive patterns spaced apart from each other on a substrate; Upper conductive patterns arranged to be spaced apart from each other and arranged to overlap on neighboring lower conductive patterns; A first photoconductive layer interposed between the lower conductive patterns and the upper conductive patterns; And a second photoconductive layer disposed on the upper conductive patterns.
  • the first photoconductive layer electrically connects the lower conductive pattern and the upper conductive pattern in a direction perpendicular to the substrate by irradiating light of a first illumination pattern and the second photoconductive layer is electrically connected to the upper conductive pattern by light irradiation of the second illumination pattern And electrically connected to an upper conductive pattern or the first photoconductive layer in a direction perpendicular to the substrate to provide an electric wiring to an object disposed on the second photoconductive layer.
  • the illumination pattern provider may include: a first light source that periodically generates a first illumination light to generate the first illumination pattern; A second light source that periodically generates a second illumination light to generate the second illumination pattern; An optical coupler for providing the same optical path to the first illumination light and the second illumination light of the first light source; And a second light source for generating the first illumination pattern by using the first illumination light and dividing the first illumination light and the second illumination light provided through the optical coupler by time division, And a spatial modulator for forming the spatial modulator.
  • the photoconductive electric interconnection chip according to an embodiment of the present invention can reduce electric resistance and provide stable electric wiring to an object.
  • the photoconductive electric interconnection chip according to an embodiment of the present invention can reduce the wiring resistance and increase the signal-to-noise ratio in electric stimulation and signal measurement.
  • the photoconductive electric interconnection chip can arrange a transparent conductive electrode corresponding to a stepping stagger in a zigzag pattern on an upper portion and a lower portion and connect the upper electrode and the lower electrode vertically with a photoconductive material .
  • FIG. 1 is a conceptual diagram illustrating an electric wiring apparatus according to an embodiment of the present invention.
  • FIG. 2A is a plan view illustrating the photoconductive electric wiring chip of FIG.
  • FIG. 2B is a cross-sectional view taken along the line A-A 'in FIG. 2A.
  • 3A is an enlarged plan view of a conductive pattern region of the photoconductive electric wiring chip of FIG. 2A.
  • FIG. 3B is a cross-sectional view taken along the line B-B 'in FIG. 3A.
  • 4A and 4B are cross-sectional views illustrating a method of manufacturing a photoconductive electric wiring chip according to an embodiment of the present invention.
  • 5A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 5B is a cross-sectional view taken along the line C-C 'in FIG. 5A.
  • 6A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 6B is a cross-sectional view taken along the line D-D 'in FIG. 6A.
  • FIG. 7A to 7C are cross-sectional views illustrating a method of manufacturing the photoconductive electric wiring chip 301 according to another embodiment of the present invention.
  • FIG. 8A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 8B is a cross-sectional view taken along the line E-E 'in FIG. 8A.
  • 9A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 9B is a cross-sectional view taken along the line F-F 'in FIG. 9A.
  • FIG. 10 is a conceptual diagram illustrating an electric wiring device according to another embodiment of the present invention.
  • the photoconductive material may have a ratio of change of resistance value (Ron / Roff) according to absence of light and 1000 or more.
  • Ron turn-on resistance
  • the photoconductive material has a very high resistance as compared with the metal or transparent conductive material. Therefore, in-plane electrical wiring using photoconductive materials is not expected to provide sufficiently good signal measurements.
  • a photoconductive material electrically connects neighboring pair of conductive patterns in the same plane among transparent conductive patterns arranged in a matrix form
  • the wiring can be connected to the photoconductive electrode for applying a voltage to the photoconductive electrode.
  • the position and size of the photoconductive electrode can be controlled according to the position and size of the illumination pattern using the photoconductive material.
  • the upper conductive pattern and the lower conductive pattern are stacked vertically, and the via, which is an interlayer connection structure, is used as a photoconductive material between the upper conductive pattern and the lower conductive pattern.
  • the reconfigurable vias are turned on by light irradiation to perform electrical wiring.
  • the resistance of the vias formed from the photoconductive material can reduce the resistance of the wiring due to the thickness of several nanometers to several micrometers.
  • FIG. 1 is a conceptual diagram illustrating an electric wiring apparatus according to an embodiment of the present invention.
  • FIG. 2A is a plan view illustrating the photoconductive electric wiring chip of FIG.
  • FIG. 2B is a cross-sectional view taken along the line A-A 'in FIG. 2A.
  • 3A is an enlarged plan view of a conductive pattern region of the photoconductive electric wiring chip of FIG. 2A.
  • FIG. 3B is a cross-sectional view taken along the line B-B 'in FIG. 3A.
  • the electric wiring device 100 includes a photoconductive electric wiring chip 101 on which an object 2 receiving an electric electrode is mounted, And an illumination pattern supplier (190) for providing a reconfigurable electric wiring (4) to the electric wiring chip (101).
  • the photoconductive electrical wiring chip (101) includes a plurality of conductive patterns (122) arranged on a substrate (110) and spaced apart from each other; A first photoconductive layer 130 disposed between the conductive patterns 122; And a second photoconductive layer 150 disposed on the conductive patterns 122 or the first photoconductive layer.
  • the first photoconductive layer 130 electrically connects the conductive patterns 122 by light irradiation of the first illumination pattern 20a.
  • the conductive patterns 122 and the first photoconductive layer 130 are electrically connected to each other in the same plane to form a wiring 4.
  • the second photoconductive layer 150 is converted to the photoconductive electrode by light irradiation of the second illumination pattern 20b to provide electrical wiring to the object 2 disposed on the second photoconductive layer.
  • the second photoconductive layer 150 functions as a photoconductive electrode electrically connecting the conductive patterns 122 or the first photoconductive layer 130 in a direction perpendicular to the substrate to form the second photoconductive layer 150 (4) is provided on the object (2) disposed on the substrate (2).
  • the illumination pattern provider 190 includes a first illumination pattern generator 196 and 197 for generating the first illumination pattern 20a, a second illumination pattern generator 194 and 195 for generating the second illumination pattern 20b, A first mirror 193 that reflects the first illumination pattern 20a, a pattern combiner that combines the first illumination pattern 20a reflected by the first mirror 193 and the second illumination pattern 20b 192); And a lens unit 191 for focusing the combined first illumination pattern and the second illumination pattern onto the photoconductive electric wiring chip 101.
  • the first illumination pattern 20a may provide the reconfigurable electrical wiring 4 to the photoconductive electrical wiring chip 101.
  • the second illumination pattern 20b may provide a reconfigurable wiring 4 and an electrode to the photoconductive electrical wiring chip 101.
  • the first illumination pattern generator 196 and 197 may include a first light source 196 and a first spatial modulator 197 that generates the first illumination pattern that is reconstructible by receiving the first light source.
  • the first light source 196 may be a laser light source having a first wavelength band.
  • the first light source 196 may be an LED light source having a first wavelength band.
  • the first wavelength band may be 514 nm.
  • the first spatial modulator 197 may be a digital micromirror device (DMD).
  • the first spatial modulator 197 may generate a predetermined first illumination pattern 20a using a micromirror in response to incident light.
  • the first illumination pattern 20a may be selected according to the shape of the object and the electric stimulation position.
  • the first mirror 193 reflects the first illumination pattern generated by the first illumination pattern generator and provides the first illumination pattern to the pattern combiner 192.
  • the second illumination pattern generator 194 and 195 may include a second light source 194 and a second spatial modulator 195 receiving the second light source and generating the second illumination pattern 20b that can be reconfigured have.
  • the second light source 194 may be a laser light source having a second wavelength band.
  • the second light source 194 may be an LED light source having a second wavelength band.
  • the second wavelength band may be 365 nm.
  • the second spatial modulator 195 may be a digital micromirror device (DMD).
  • the pattern combiner 192 may be a dichroic mirror or a beam combiner. If the wavelength of the first illumination pattern 20a is different from the wavelength of the second illumination pattern 20b, the pattern coupler may be a dichroic mirror.
  • the lens unit 191 can operate as an objective lens of a microscope.
  • the lens unit 191 can image the combined first illumination pattern and the second illumination pattern on the photoconductive electric wiring chip 101 with a predetermined magnification.
  • a sample stage (not shown) may mount the photoconductive electrical wiring chip 101 and align the first and second light patterns and the photoconductive electrical wiring chip 101 with each other.
  • the lens unit 191 may be disposed below the photoconductive electric wiring chip 101.
  • the lens unit 191 may be disposed on the photoconductive electric wiring chip 101 when the photoconductive electric wiring chip 101 is opaque.
  • the object 2 is placed on the reconfigurable photoconductive electrical wiring chip 101.
  • the object 2 may be electrically connected to the external system 5 through a second photoconductive layer that is locally converted into an electrode by the second illumination pattern 20b.
  • the object 2 may be a microorganism, a cell, a DNA / RNA, or a biological / chemical sample.
  • the photoconductive electrical wiring chip (101) includes a plurality of conductive patterns (122) arranged on a substrate (110) and spaced apart from each other; A first photoconductive layer 130 disposed between the conductive patterns 122; And a second photoconductive layer (150) disposed on the conductive patterns (122).
  • the first photoconductive layer 130 electrically connects the conductive patterns 122 by light irradiation of the first illumination pattern 20a and the second photoconductive layer 150 is disposed on the second photoconductive layer And acts as a photoconductive electrode by light irradiation of the second illumination pattern 20b so as to provide electrical wiring to the object 2 to be inspected.
  • the second photoconductive layer 150 electrically connects the conductive patterns 122 or the first photoconductive layer 130 in a direction perpendicular to the substrate by light irradiation of the second illumination pattern 20b And provides electrical wiring to the object 2 disposed on the second photoconductive layer 150.
  • the substrate 110 may be a transparent glass substrate, a transparent plastic substrate, a first illumination pattern 20a, and a material transparent to the second illumination pattern 20b.
  • the conductive patterns 122 may be transparent conductive materials. Specifically, the conductive patterns 122 may be transparent conductive oxides. Specifically, the conductive patterns 122 may be formed of one selected from the group consisting of zinc-oxide (AZO), indium-tin oxide (ITO), fluorine-doped tin oxide ), Indium zinc oxide (IZO), or the like is preferably used. Alternatively, a gold thin film having a thickness through which light is transmitted may be used as the conductive patterns 122.
  • AZO zinc-oxide
  • ITO indium-tin oxide
  • IZO Indium zinc oxide
  • a gold thin film having a thickness through which light is transmitted may be used as the conductive patterns 122.
  • the conductive patterns 122 may be arranged in a matrix in a first direction and a second direction perpendicular to the first direction.
  • the first photoconductive layer 130 fills a space between the conductive patterns 122 and the second photoconductive layer 150 is disposed on the conductive patterns 122 and the first photoconductive layer 130 .
  • the first photoconductive layer 130 may have a cross-shaped net pattern crossing each other.
  • an insulating layer (not shown) may be disposed at a crossing point of the cross shape.
  • the insulating layer may provide an electrical connection in a first direction or a second direction and may block electrical connection in a diagonal direction.
  • the first photoconductive layer 130 may provide photoconductivity in a first wavelength band and the second photoconductive layer 150 may provide photoconductivity in a second wavelength band that is different from the first wavelength band.
  • the first photoconductive layer 130 may provide photoconductivity locally by the first illumination pattern 20a when receiving photon energy above a threshold energy level. Accordingly, the first photoconductive layer 130 may electrically connect the pair of adjacent conductive patterns to provide planar wiring in the same plane.
  • the material constituting the first photoconductive layer 130 or the second photoconductive layer 150 may include any one of amorphous silicon, TiO 2, ZnS, CdS, GaAs, Ge, PnTe, PbSe and InSn.
  • the resistance ratio (Ron / Roff) of the first photoconductive layer 130 or the second photoconductive layer 150 may be 1000 or more by the first illumination pattern or the second illumination pattern.
  • the electrical conductivity of the conductive patterns 122 may be greater than 1000 times the electrical conductivity of the first photoconductive layer in the conductive state.
  • the electrical conductivity of the ITO may be about 10 4 ( ⁇ -1 cm -1 ).
  • the electrical conductivity of the amorphous silicon in the photoconductive state is 3.3 ⁇ 10 -5 - may be ( ⁇ -1 cm 1).
  • the electrical conductivity of TiO 2 in the photoconductive state may be 7 ⁇ 10 -2 ( ⁇ -1 cm -1 ).
  • the first illumination pattern 20a locally provides photoconductivity to a region extending in any one of the first direction and the second direction among the first photoconductive layer in a space between the neighboring conductive patterns do.
  • the distance g between the neighboring conductive patterns 122 may be several nanometers to several hundreds of micrometers.
  • the length d of each side of each of the square-shaped conductive patterns 122 may be several micrometers to several hundreds of micrometers.
  • the first illumination pattern 20a may extend over a length d of one side.
  • the length d of each side of each of the conductive patterns 122 may be 10 to 1000 times greater than the interval g between the neighboring conductive patterns.
  • Each pixel of the first illumination pattern 20a extends by a length d of one side so that the first photoconductive layer changed into the photoconductive region can have a sufficiently small resistance.
  • the thickness t of the first photoconductive layer may be greater than the spacing g between the neighboring conductive patterns to provide a sufficiently small resistance. Accordingly, the resistance of the wiring 4 according to the embodiment of the present invention can be at least 10 times smaller than that in the case where the first photoconductive layer alone is wired in a plane.
  • the thickness t of the first photoconductive layer may be 100 nanometers to 100 micrometers.
  • the second photoconductive layer 150 may be disposed on the first photoconductive layer 130 and / or the conductive patterns 122. Accordingly, when the second illumination pattern is not irradiated to the second photoconductive layer, the second photoconductive layer can operate substantially as a dielectric. When the second illumination pattern 20b is irradiated onto the second photoconductive layer, the second photoconductive layer can provide photoconductivity locally by the second illumination pattern.
  • the second illumination pattern may be set to be irradiated only on the conductive pattern 122. Accordingly, the second photoconductive layer 150 can act as a photoconductive electrode locally by the second illumination pattern and form a vertical wiring.
  • the first photoconductive layer 130 may be amorphous silicon and the second photoconductive layer 150 may be TiO2. In this case, since TiO2 has a larger electric conductivity than amorphous silicon, the wiring resistance can be sufficiently reduced.
  • the thickness of the second photoconductive layer 150 may be several tens of nanometers to several tens of micrometers. Accordingly, the resistance of the second photoconductive layer 150 may be sufficiently smaller than the resistance of the first photoconductive layer in the photoconductive state.
  • the conductive patterns 122, the first photoconductive layer 130, and the second photoconductive layer 150 may be patterned by the first and second illumination patterns to form a local electrical connection to the object.
  • the reconfigurable wiring 4 can be provided.
  • connection pads 164 may be electrically connected to the outermost conductive patterns and the external system 5 among the conductive patterns 122.
  • the connection pads 164 may be patterned simultaneously with the conductive patterns and disposed on the same layer.
  • the connection pads 164 may further include a metal layer disposed on the transparent conductive oxide.
  • the auxiliary wiring 162 may be connected to the connection pads 164 and the outermost conductive patterns 122.
  • the object is placed in the culture liquid 3, and the culture liquid can be electrically grounded.
  • 4A and 4B are cross-sectional views illustrating a method of manufacturing a photoconductive electric wiring chip according to an embodiment of the present invention.
  • a first photoconductive layer 130 having a cross-shaped net structure may be formed on a substrate 110.
  • the first photoconductive layer may be patterned after deposition or patterned at the same time as deposition.
  • the first photoconductive layer may be amorphous silicon.
  • the amorphous silicon may be deposited by plasma assisted chemical vapor deposition.
  • the conductive patterns 122 may be formed spaced apart from the space between the first photoconductive layers.
  • the conductive patterns may be formed by a printing method, a deposition method using a shadow mask, or a lift-off process.
  • the lift-off process may be performed by depositing a conductive material after photoresist patterning, and removing the photoresist to pattern.
  • the conductive patterns 122 may be transparent conductive oxides.
  • the auxiliary wiring 162 and the connection pads 164 can be simultaneously patterned simultaneously with the conductive patterns.
  • the transparent conductive oxide may be deposited by a sputtering method.
  • a second photoconductive layer 150 may be formed on the conductive patterns and the first photoconductive layer.
  • the second photoconductive layer 150 may be TiO2.
  • the second photoconductive layer 150 may be patterned to expose the connection pads 164.
  • the second photoconductive layer 150 may be patterned after deposition or patterned simultaneously with deposition.
  • the TiO2 may be deposited by a sputtering method, a sol-gel method, or a doctor blade method.
  • the conductive patterns 122 may be formed and then the first photoconductive layer 130 may be formed.
  • the conductive patterns 122 may be patterned by a laser scribing technique after deposition.
  • the conductive patterns 122 may be patterned by a lift-off method.
  • the conductive patterns 122 may be patterned by photolithography and etching after deposition.
  • 5A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 5B is a cross-sectional view taken along the line C-C 'in FIG. 5A.
  • a photoconductive electric wiring chip 201 includes a plurality of conductive patterns 122 disposed on a substrate 110 and spaced apart from each other; A first photoconductive layer (230) disposed between the conductive patterns; And a second photoconductive layer (150) disposed on the conductive patterns (122).
  • the first photoconductive layer 230 electrically connects the conductive patterns 122 by light irradiation of the first illumination pattern 20a.
  • the second photoconductive layer 150 acts as a photoconductive electrode by light irradiation of the second illumination pattern 20b to provide electrical wiring to an object disposed in the second photoconductive layer.
  • the second photoconductive layer 150 electrically connects the conductive patterns or the first photoconductive layer in a direction perpendicular to the substrate by light irradiation of the second illumination pattern, (4).
  • the first photoconductive layer 130 may fill between the conductive patterns. In addition, the first photoconductive layer 130 may be formed to cover the conductive patterns 122.
  • the first illumination pattern 20a may be adjusted to irradiate only the first photoconductive layer 230 disposed between the conductive patterns 122.
  • the first light absorption pattern 240 may be arranged on the first photoconductive layer 230 disposed between the conductive patterns 122.
  • the first light absorption pattern 240 may be a cross-shaped net structure. Accordingly, the first light absorption pattern 240 absorbs light irradiation of the first illumination pattern and can suppress light transmission to the second photoconductive layer 150. Accordingly, light exposure of the second photoconductive layer can be removed by the first illumination pattern.
  • the first light absorption pattern 240 may be a black paint having a high light absorption efficiency.
  • the first light absorption pattern 240 may be a thin film of metal (Al, Cr, Au) deposited.
  • the first light absorption pattern 240 may be formed by various patterning methods such as a printing technique.
  • the wavelength of the first illumination pattern and the wavelength of the second illumination pattern may be the same.
  • the first illumination pattern and the second illumination pattern may be formed at the same time without being formed.
  • the first photoconductive layer 230 and the second photoconductive layer 150 may be the same material.
  • the first photoconductive layer 230 and the second photoconductive layer 150 may be a-Si: H or TiO2.
  • the second illumination pattern 20b can transmit the conductive pattern 122 composed of a transparent conductive oxide to locally irradiate the second photoconductive layer 150.
  • the region of the second photoconductive layer irradiated with the second illumination pattern can function as the via wiring and the photoconductive electrode.
  • the first illumination pattern 20a and the second illumination pattern 20b may emerge from the lower surface of the substrate.
  • the first illumination pattern 20a may be irradiated on the lower surface of the substrate, and the second illumination pattern 20b may be irradiated on the upper surface of the substrate.
  • the first illumination absorption pattern 240 can prevent the second illumination pattern 20b from being transmitted to the first photoconductive layer 230.
  • 6A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 6B is a cross-sectional view taken along the line D-D 'in FIG. 6A.
  • the photoconductive electric wiring chip 301 includes a plurality of lower conductive patterns 322 spaced apart from each other on a substrate 110; Upper conductive patterns 324 spaced apart from each other and disposed on neighboring lower conductive patterns 322; A first photoconductive layer 330 sandwiched between the lower conductive patterns 322 and the upper conductive patterns 324; And a second photoconductive layer 350 disposed on the upper conductive patterns 324 and the first photoconductive layer 330.
  • the first photoconductive layer 330 electrically connects the lower conductive pattern 322 and the upper conductive pattern 324 in a direction perpendicular to the substrate by light irradiation of the first illumination pattern.
  • the second photoconductive layer 350 is electrically connected to the upper conductive pattern 324 and the first photoconductive layer 330 in a direction perpendicular to the substrate by light irradiation of a second illumination pattern, And provides electrical wiring to the object disposed in the full layer 350.
  • the substrate 110 may be a transparent substrate.
  • Each of the lower conductive patterns 322 may have a rectangular shape.
  • the lower conductive patterns 322 may be regularly arranged in a first direction and a second direction perpendicular to the first direction to form a matrix.
  • the lower conductive patterns 322 may be formed of a transparent conductive oxide.
  • the upper conductive patterns 324 are arranged in a matrix in a first direction and a second direction perpendicular to the first direction.
  • the upper conductive patterns 324 may be disposed to overlap the edges of the lower conductive pattern. That is, the lower conductive patterns 322 may be disposed at the intersections of the upper conductive patterns 324, respectively.
  • the upper conductive pattern 324 may be a transparent conductive oxide.
  • the interval between the upper conductive patterns may be several nanometers to tens of micrometers.
  • the interval between the lower conductive patterns may be several nanometers to tens of micrometers.
  • the length of one side of the upper conductive patterns may be several micrometers to several hundreds of micrometers.
  • the length of one side of the lower conductive pads may be from a few micrometers to several hundreds of micrometers.
  • connection pads 164 may be connected to the outermost conductive patterns of the upper conductive patterns 324 or the lower conductive pads 322, respectively.
  • the connection pads 164 may be electrically connected to the external system 5.
  • the auxiliary wires 162 may connect the upper conductive patterns 324 or the lower conductive patterns 322 and the connection pads 164, respectively.
  • the auxiliary lines, the connection pads, and the upper conductive patterns (or lower conductive patterns) may be formed of the same material in the same plane and patterned at the same time.
  • the first photoconductive layer 330 may be laminated on the lower conductive pattern 322.
  • the first photoconductive layer 330 may fill a space between the lower conductive patterns 322.
  • the first photoconductive layer 330 may operate as a reconfigurable via connecting the lower conductive pattern 322 and the upper conductive pattern 324 using a first illumination pattern 20a.
  • the first photoconductive layer 330 may be laminated only on the lower conductive pattern 322, and the space between the lower conductive patterns 322 may be an insulating layer
  • the leakage current can be suppressed by filling.
  • the reconfigurable wiring may comprise a via formed by the first illumination pattern 20a.
  • the vias may be formed when the first illumination pattern is irradiated to the first photoconductive layer.
  • a first illumination pattern is required that selectively illuminates only the area where desired vias will be located.
  • the via formed by the first photoconductive layer 330 electrically connects only the thickness of the first photoconductive layer 330 through the overlapping area of the lower conductive pattern 322 and the upper conductive pattern 324 Therefore, it is possible to provide a lower resistance as compared with a wiring connecting in the same plane.
  • the thickness of the first photoconductive layer 330 may be several nanometers to several micrometers.
  • the thickness of the first photoconductive layer 330 may preferably be 50 nanometers to 1 micrometer.
  • the area where the vias are formed may be a region where the upper conductive pattern and the lower conductive pattern are overlapped with each other.
  • the vias may have a rectangular cross-section, and the size of one side of the vias may be from a few micrometers to a few tens of micrometers. If the thickness of the first photoconductive layer is very thin to the submicrometer level, the resistance of the vias may be very small.
  • the first photoconductive layer 330 may be amorphous silicon and the second photoconductive layer 350 may be TiO2.
  • the wavelength of the first illumination pattern 20a may be different from the wavelength of the second illumination pattern 20b.
  • the center wavelength of the first illumination pattern may be 514 nm and the center wavelength of the second illumination pattern may be 365 nm.
  • the first illumination pattern forms vias only in the first photoconductive layer 330 and the second illumination pattern is formed in the upper conductive pattern and the first photoconductive layer 330 only in the second photoconductive layer 350, Can be formed.
  • the lower conductive patterns are arranged in a matrix in a first direction and a second direction perpendicular to the first direction, and the upper conductive patterns are arranged at intersections at which the lower conductive patterns cross .
  • the lower conductive patterns disposed at the outermost of the lower conductive patterns may be connected to connection pads for electrical connection with the external system, respectively.
  • the lower conductive patterns, and the connection pads may be formed in the same layout plane.
  • FIG. 7A to 7C are cross-sectional views illustrating a method of manufacturing the photoconductive electric wiring chip 301 according to another embodiment of the present invention.
  • lower conductive patterns 322 are formed on a substrate 110.
  • the lower conductive patterns 322 may be a transparent conductive oxide.
  • the lower conductive patterns may be formed by screen printing, a shadow mask process, a laser scribing process after deposition, or the like. Alternatively, the lower conductive patterns may be formed through a lift-off process or a photoresist pattern and an etching process after deposition.
  • a first photoconductive layer 330 may be deposited on the substrate on which the lower conductive patterns 322 are formed.
  • the first photoconductive layer 330 may be amorphous silicon.
  • the amorphous silicon may be deposited by plasma assisted chemical vapor deposition.
  • the first photoconductive layer 330 is disposed on the lower conductive patterns and may fill a space between the lower conductive patterns.
  • the thickness of the first photoconductive layer may be several nanometers to several micrometers.
  • upper conductive patterns 324 may be formed on the first photoconductive layer 330.
  • the upper conductive patterns may be transparent conductive oxides.
  • the patterning of the upper conductive patterns 324 may be performed after the deposition or simultaneously with the deposition.
  • the upper conductive patterns 324 may be formed by screen printing, a shadow mask process, a laser scribing process after deposition, or the like. Alternatively, the upper conductive patterns may be formed through a lift-off process or a photoresist pattern and etching process after deposition.
  • the upper conductive patterns 324 (or the lower conductive patterns 322), the auxiliary wiring 162, and the contact pads 164 may be simultaneously formed in the same layout plane.
  • the second photoconductive layer 350 may be formed on the upper conductive patterns 324.
  • the second photoconductive layer 350 may fill a space between the upper conductive patterns.
  • the second photoconductive layer 350 may be TiO2.
  • the thickness of the second photoconductive layer may be several nanometers to tens of micrometers.
  • the second photoconductive layer 350 may function as an electrode by acting as a reconfigurable via connected to the top conductive pattern using a second illumination pattern 20b.
  • the second photoconductive layer 350 may be patterned to expose the contact pads 164.
  • FIG. 8A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 8B is a cross-sectional view taken along the line E-E 'in FIG. 8A.
  • the photoconductive electric wiring chip 401 includes a plurality of lower conductive patterns 322 spaced apart from each other on a substrate 110; Upper conductive patterns 324 spaced apart from each other and disposed on neighboring lower conductive patterns 322; A first photoconductive layer 330 sandwiched between the lower conductive patterns 322 and the upper conductive patterns 324; And a second photoconductive layer 350 disposed on the upper conductive patterns 324 and the first photoconductive layer 330.
  • the first photoconductive layer 330 electrically connects the lower conductive pattern 322 and the upper conductive pattern 324 in a direction perpendicular to the substrate by light irradiation of the first illumination pattern.
  • the second photoconductive layer 350 is electrically connected to the upper conductive pattern 324 and the first photoconductive layer 330 in a direction perpendicular to the substrate by light irradiation of a second illumination pattern, And provides electrical wiring to the object disposed in the full layer 350.
  • the insulating layer 426 may fill a space between the lower conductive patterns 322.
  • the upper conductive pattern 330 and the first photoconductive layer 330 may be vertically aligned with each other.
  • the second photoconductive layer 350 may sandwich the upper conductive patterns 324 and fill a space between the first photoconductive layers 330.
  • 9A is a plan view illustrating a photoconductive electric wiring chip according to another embodiment of the present invention.
  • FIG. 9B is a cross-sectional view taken along the line F-F 'in FIG. 9A.
  • the photoconductive electric wiring chip 501 includes a plurality of lower conductive patterns 522 spaced apart from each other on a substrate 110; Upper conductive patterns 324 spaced apart from each other and disposed on neighboring lower conductive patterns 522; A first photoconductive layer 330 sandwiched between the lower conductive patterns 522 and the upper conductive patterns 324; And a second photoconductive layer 350 disposed on the upper conductive patterns 324 and the first photoconductive layer 330.
  • the first photoconductive layer 330 electrically connects the lower conductive pattern 522 and the upper conductive pattern 324 in a direction perpendicular to the substrate by light irradiation of the first illumination pattern.
  • the second photoconductive layer 350 is electrically connected to the upper conductive pattern 324 and the first photoconductive layer 330 in a direction perpendicular to the substrate by light irradiation of a second illumination pattern, And provides electrical wiring to the object disposed in the full layer 350.
  • the lower conductive patterns 522 may extend to connect the pair of upper conductive patterns 324 adjacent to each other.
  • the lower conductive patterns 522 may be disposed at regular intervals in the first direction, and may be disposed at regular intervals in the second direction. Accordingly, the upper conductive patterns 324 may be connected in a first direction through vias formed by using the lower conductive pattern 522 and the first illumination pattern 20a.
  • the upper conductive patterns 324 may be connected in the second direction through vias formed by using the lower conductive pattern 522 and the first illumination pattern 20a.
  • the first illumination pattern 20a may be formed in a region where the lower conductive pattern and the upper conductive pattern overlap.
  • the second illumination pattern 20b may be formed on the upper conductive pattern 324.
  • FIG. 10 is a conceptual diagram illustrating an electric wiring device according to another embodiment of the present invention.
  • the electric wiring device 600 includes a photoconductive electric wiring chip 101 on which an object 2 receiving an electric electrode is placed, and a reconfigurable electric wiring (not shown) on the photoconductive electric wiring chip 101 4). ≪ / RTI >
  • the photoconductive electrical wiring chip (101) includes a plurality of conductive patterns (122) arranged on a substrate (110) and spaced apart from each other; A first photoconductive layer 130 disposed between the conductive patterns 122; And a second photoconductive layer (150) disposed on the conductive patterns (122).
  • the first photoconductive layer 130 electrically connects the conductive patterns 122 by light irradiation of the first illumination pattern 20a.
  • the conductive patterns 122 and the first photoconductive layer 130 are electrically connected to each other in the same plane to form a wiring 4.
  • the second photoconductive layer 150 is converted to the photoconductive electrode by light irradiation of the second illumination pattern 20b to provide electrical wiring to the object 2 disposed on the second photoconductive layer.
  • the second photoconductive layer 150 functions as a photoconductive electrode electrically connecting the conductive patterns 122 or the first photoconductive layer 130 in a direction perpendicular to the substrate to form the second photoconductive layer 150 (4) is provided on the object (2) disposed on the substrate (2).
  • the illumination pattern provider 690 includes a first light source 196 that periodically generates a first illumination light to generate the first illumination pattern 20a; A second light source 194 that periodically generates a second illumination light to generate the second illumination pattern 20b; A light coupler (692) providing the same light path to the first illumination light and the second illumination light of the first light source (196); And a second light source for emitting the first illumination light and the second illumination light, which are provided through the optical coupler (692), in a time division manner to form the first illumination pattern using the first illumination light, And a spatial modulator 697 for forming two illumination patterns.
  • the optical coupler 692 may be a dichroic mirror.
  • the spatial modulator 697 may be a digital micromirror device (DMD) operating in time division.
  • the spatial modulator 697 may be operable to generate a first illumination pattern during a time period during which the first illumination light is incident and to generate a second illumination pattern during a time period during which the second illumination light is incident.
  • the period in which the first illumination light and the second illumination light alternate may be smaller than the turn on / off time constant of the photoconductive material.
  • the first mirror 693 may sequentially reflect the first illumination pattern 20a and the second illumination pattern provided by the spatial modulation unit and provide the reflected light to the lens unit 191.
  • the lens unit 191 can focus the first illumination pattern and the second illumination pattern sequentially reaching the photoconductive electrical wiring chip 101.

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Abstract

본 발명의 일 실시예에 따른 재구성 가능한 광도전 전기 배선 칩은, 기판 상에 서로 이격되어 배치된 복수의 도전 패턴들; 상기 도전 패턴들 사이에 배치된 제1 광도전층; 및 상기 도전 패턴들 상에 배치된 제2 광도전층을 포함한다. 상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 상기 도전 패턴들을 전기적으로 연결하고, 상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 도전 패턴들 또는 상기 제1 광도전층을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공한다.

Description

재구성 가능한 광도전 전기 배선 칩
본 발명은 전기 배선 장치 및 재구성 가능한 광도전성 전기 배선 칩에 관한 것으로, 더 구체적으로 조명 패턴, 광도전층, 및 도전성 배선을 조합한 재구성 가능한 광도전 전기 배선 칩에 관한 것이다.
본 발명자는 광도전 칩에 관한 KR 10-2016-0111149 A를 출원하였다. 이 공개 특허는, 서로 적층된 제1 광도전층 및 제2 광도전층을 구비한다. 그러나, 이 공개 특허는 조명 패턴에 의하여 수평 방향의 전기적 연결을 수행함에 따라, 높은 저항에 기인하여 실질적으로 원하는 위치와 외부 회로 간에 재구성 가능한 전기적 연결을 제공하기 어렵다. 동일한 평면 내에서 광도전층을 이용한 배선은 높은 저항을 유발한다.
또한, 본 발명자는 KR 10-1681174 B1를 출원하였다. 이 등록 특허는 광도전성 트랜지스터를 어레이 형태로 배치하여 각 광도전성 트랜지스터의 Source와 Drain부 들을 조명 패턴에 의하여 전기적으로 연결하였다. 그러나, 트렌지스터들은 제조 공정이 복잡하고, 게이트를 구동하기 위하여 추가의 패턴을 필요로 한다.
본 발명의 해결하고자 하는 일 기술적 과제는 광도전층과 상기 광도전층의 전기 전도도보다 큰 전기 전도도를 가진 도전 패턴을 결합하여 전기 저항을 감소시킨 배선을 제공하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 광 조명 패턴을 이용하여 광도전 전극의 크기 및 위치를 조절할 수 있는 광도전 전기 배선 칩을 제공하는 것이다.
본 발명의 해결하고자 하는 일 기술적 과제는 광 조명 패턴을 이용하여 배선을 재구성할 수 있는 광도전 전기 배선 칩을 제공하는 것이다.
본 발명의 일 실시예에 따른 재구성 가능한 광도전 전기 배선 칩은, 기판 상에 서로 이격되어 배치된 복수의 도전 패턴들; 상기 도전 패턴들 사이에 배치된 제1 광도전층; 및 상기 도전 패턴들 또는 상기 제1 광도전층 상에 배치된 제2 광도전층을 포함한다. 상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 상기 도전 패턴들을 전기적으로 연결하고, 상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 도전 패턴들 또는 상기 제1 광도전층을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공한다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고, 상기 제1 광도전층은 상기 도전 패턴들 사이의 공간을 채우고, 상기 제1 조명 패턴은 이웃한 상기 도전 패턴들 사이의 공간에서 상기 제1 광도전층 중에서 상기 제 1 방향 또는 상기 제2 방향에 배치된 영역에 국부적으로 광 조사를 제공하고, 상기 제2 광도전층은 상기 도전 패턴들 및 상기 제1 광도전층 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 광도전층은 제1 파장 대역에서 광도전성을 제공하고, 상기 제2 광도전층은 상기 제1 파장 대역과 다른 제2 파장 대역에서 광도전성을 제공할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 광도전층은 비정질 실리콘(a-Si)이고, 상기 제2 광도전층은 TiO2 일 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴들 사이에 배치된 상기 제1 광도전층 상에 정렬되어 배치된 제1 조명 흡수 패턴을 더 포함할 수 있다. 상기 제1 광도전층과 상기 제2 광도전층은 동일한 물질이고, 상기 제1 조명 흡수 패턴은 상기 제1 조명 패턴의 광 조사를 흡수하여 상기 제2 광도전층으로 광투과를 억제할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 조명 패턴의 파장 대역은 상기 제2 조명 패턴의 파장 대역과 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴들 각각은 사각형이고, 상기 도전 패턴들 사이의 간격은 일정하고, 10 나노미터 내지 100 마이크로미터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴들 중에서 최외곽에 배치된 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴들은 투명 전도성 물질일 수 있다.
본 발명의 일 실시예에 따른 광도전 전기 배선 장치는, 전기적 연결을 제공받는 대상물이 안착된 광도전 전기 배선 칩; 및 상기 광도전 전기 배선 칩에 재구성 가능한 전기 배선을 제공하는 조명 패턴 제공부를 포함한다. 상기 광도전 전기 배선 칩은, 기판 상에 서로 이격되어 배치된 복수의 도전 패턴들; 상기 도전 패턴들 사이에 배치된 제1 광도전층; 및 상기 도전 패턴들 또는 상기 제1 광도전층 상에 배치된 제2 광도전층을 포함한다. 상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 상기 도전 패턴들을 전기적으로 연결한다. 상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 도전 패턴들 또는 상기 제1 광도전층을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 상기 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공한다.
본 발명의 일 실시예에 있어서, 상기 조명 패턴 제공부는, 상기 제1 조명 패턴을 생성하기 위하여 주기적으로 제1 조명 광을 생성하는 제1 광원; 상기 제2 조명 패턴을 생성하기 위하여 주기적으로 제2 조명 광을 생성하는 제2 광원; 상기 제1 조명 광과 상기 제2 조명 광에 동일한 광경로를 제공하는 광 결합기; 및 상기 광 결합기를 통하여 제공받은 상기 제1 조명 광과 상기 제2 조명광을 시분할하여 상기 제1 조명광을 이용하여 상기 제1 조명 패턴을 형성하고 상기 제2 조명 광을 이용하여 상기 제2 조명 패턴을 형성하는 공간 변조부를 포함할 수 있다.
본 발명의 일 실시예에 따른 광도전 전기 배선 칩은, 기판 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들; 서로 이격되어 배치되고 이웃한 하부 도전 패턴들 상에 중첩되도록 배치된 상부 도전 패턴들; 상기 하부 도전 패턴들과 상기 상부 도전 패턴들 사이에 개재된 제1 광도전층; 및 상기 상부 도전 패턴들 상에 배치된 제2 광도전층을 포함한다. 상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴과 상부 도전 패턴을 기판에 수직한 방향으로 전기적으로 연결한다. 상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴 또는 상기 제1 광도전층과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공한다.
본 발명의 일 실시예에 있어서, 상기 상부 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고, 상기 하부 도전 패턴들은 상기 상부 도전 패턴들이 교차하는 교점에 각각 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고, 상기 상부 도전 패턴들은 상기 하부 도전 패턴들이 교차하는 교점에 각각 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 도전 패턴들 및 상기 하부 도전 패턴들 중에서 적어도 하나는 투명 전도성 산화물일 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 도전 패턴들 중에서 최외곽에 배치된 상부 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 도전 패턴들 중에서 최외곽에 배치된 하부 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 도전 패턴들 사이에 배치된 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 도전 패턴들 사이에 배치된 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 광도전 전기 배선 장치는, 전기적 연결을 제공 받는 대상물이 안착된 광도전 전기 배선 칩; 및 상기 광도전 전기 배선 칩에 재구성 가능한 전기 배선을 제공하는 조명 패턴 제공부를 포함한다. 상기 광도전 전기 배선 칩은, 기판 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들; 서로 이격되어 배치되고 이웃한 하부 도전 패턴들 상에 중첩되도록 배치된 상부 도전 패턴들; 상기 하부 도전 패턴들과 상기 상부 도전 패턴들 사이에 개재된 제1 광도전층; 및 상기 상부 도전 패턴들 상에 배치된 제2 광도전층을 포함한다. 상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴과 상부 도전 패턴을 기판에 수직한 방향으로 전기적으로 연결하고, 상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴 또는 상기 제1 광도전층과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공한다.
본 발명의 일 실시예에 있어서, 상기 조명 패턴 제공부는, 상기 제1 조명 패턴을 생성하기 위하여 주기적으로 제1 조명 광을 생성하는 제1 광원; 상기 제2 조명 패턴을 생성하기 위하여 주기적으로 제2 조명 광을 생성하는 제2 광원; 상기 제1 광원의 상기 제1 조명 광과 상기 제2 조명 광에 동일한 광경로를 제공하는 광 결합기; 및 상기 광 결합기를 통하여 제공받은 상기 제1 조명 광과 상기 제2 조명광을 시분할하여 상기 제1 조명 광을 이용하여 상기 제1 조명 패턴을 형성하고 상기 제2 조명 광을 이용하여 상기 제2 조명 패턴을 형성하는 공간 변조부를 포함할 수 있다.
본 발명의 일 실시예에 따른 광도전 전기 배선 칩은, 전기 저항을 감소시키어 대상물에 안정적인 전기 배선을 제공할 수 있다.
본 발명의 일 실시예에 따른 광도전 전기 배선 칩은, 배선 저항을 줄여 전기자극 및 신호 측정에 있어 신호대노이즈 비를 높일 수 있다.
본 발명의 일 실시예에 따른 광도전 전기 배선 칩은, 징검다리에 해당하는 투명 전도성 전극을 상부/하부에 지그재그 패턴으로 배치하고, 상부 전극과 하부 전극 사이를 수직하게 광도전 물질로 연결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전기 배선 장치를 설명하는 개념도이다.
도 2a는 도 1의 광도전 전기 배선 칩을 설명하는 평면도이다.
도 2b는 도 2a의 A-A' 선을 따라 자른 단면도이다.
도 3a는 도 2a의 광도전 전기 배선 칩의 도전 패턴 영역을 확대한 평면도이다.
도 3b는 도 3a의 B-B'선을 따라 자른 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 광도전 전기 배선 칩의 제조 방법을 설명하는 단면도들이다.
도 5a는 본 발명의 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 5b는 도 5a의 C-C' 선을 따라 자른 단면도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 6b는 도 6a의 D-D'선을 따라 자른 단면도이다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩(301)의 제조 방법을 설명하는 단면도들이다.
도 8a는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 8b는 도 8a의 E-E'선을 따라 자른 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 9b는 도 9a의 F-F'선을 따라 자른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 전기 배선 장치를 설명하는 개념도이다.
광도전성 물질은 빛이 있고 없음에 따른 저항값의 변화 비율(Ron/Roff)이 1000 이상일 수 있다. 그러나, 턴온 저항(Ron)의 경우에도, 광도전성 물질은 금속 또는 투명 전도성 물질에 비해 매우 높은 저항을 가진다. 따라서, 광도전성 물질을 이용한 평면 내 전기적 배선은 충분히 좋은 신호측정을 기대하기 어렵다.
본 발명의 일 실시예에 따르면, 광도전성 물질은 매트릭스 형태로 배열된 투명 도전 패턴들 중에서 이웃한 한 쌍의 전도성 패턴들 사이를 동일 평면 내에서 전기적으로 연결하여, 외부 전압을 제공받는 패드로부터 대상물에 전압을 인가하는 광도전 전극까지 배선을 연결할 수 있다. 또한, 상기 광도전 전극의 배치 위치와 크기는 광도전 물질을 사용하여 조명 패턴의 위치와 크기에 따라 제어될 수 있다. 따라서, 상기 전기 저항을 감소시킨 배선이 제공된다.
본 발명의 일 실시예에 따르면, 상부 도전 패턴과 하부 도전 패턴을 수직으로 적층하고, 상부 도전 패턴과 하부 도전 패턴 사이를 층간 연결 구조인 비아를 광도전성 물질로 사용한다. 재구성 가능한 비아는 광 조사에 의하여 턴온시키어 전기적 배선을 수행한다. 광도전성 물질로 형성된 비아의 저항은 수 nm 내지 수 마이크로미터 수준의 두께에 기인하여 배선의 저항을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 실험 조건, 물질 종류 등에 의하여 본 발명이 제한되거나 한정되지는 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 구성요소는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 전기 배선 장치를 설명하는 개념도이다.
도 2a는 도 1의 광도전 전기 배선 칩을 설명하는 평면도이다.
도 2b는 도 2a의 A-A' 선을 따라 자른 단면도이다.
도 3a는 도 2a의 광도전 전기 배선 칩의 도전 패턴 영역을 확대한 평면도이다.
도 3b는 도 3a의 B-B'선을 따라 자른 단면도이다.
도 1, 도 2a 및 도 2b, 도 3a 및 도 3b를 참조하면, 상기 전기 배선 장치(100)는 전기 전극을 받는 대상물(2)이 안착된 광도전 전기 배선 칩(101), 및 상기 광도전 전기 배선 칩(101)에 재구성 가능한 전기 배선(4)을 제공하는 조명 패턴 제공부(190)를 포함한다.
상기 광도전 전기 배선 칩(101)은, 기판(110) 상에 서로 이격되어 배치된 복수의 도전 패턴들(122); 상기 도전 패턴들(122) 사이에 배치된 제1 광도전층(130); 및 상기 도전 패턴들(122) 또는 상기 제1 광도전층 상에 배치된 제2 광도전층(150)을 포함한다. 상기 제1 광도전층(130)은 제1 조명 패턴(20a)의 광 조사에 의하여 상기 도전 패턴들(122)을 전기적으로 연결한다. 상기 도전 패턴들(122)과 상기 제1 광도전층(130)은 동일한 평면에서 전기적으로 연결되어 배선(4)을 형성한다.
상기 제2 광도전층(150)은 상기 제2 광도전층 상에 배치된 대상물(2)에 전기 배선을 제공하도록 제2 조명 패턴(20b)의 광 조사에 의하여 광도전 전극으로 변환된다. 상기 제2 광도전층(150)은 상기 도전 패턴들(122) 또는 상기 제1 광도전층(130)을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 상기 제2 광도전층(150) 상에 배치된 상기 대상물(2)에 배선(4)을 제공한다.
조명 패턴 제공부(190)는 상기 제1 조명 패턴(20a)을 생성하는 제1 조명 패턴 생성부(196,197), 상기 제2 조명 패턴(20b)을 생성하는 제2 조명 패턴 생성부(194,195), 상기 제1 조명 패턴(20a)을 반사시키는 제1 미러(193), 상기 제1 미러(193)에서 반사된 제1 조명 패턴(20a)과 상기 제2 조명 패턴(20b)을 결합하는 패턴 결합기(192); 및 결합된 제1 조명 패턴과 제2 조명 패턴을 상기 광도전 전기 배선 칩(101)에 집속하는 렌즈부(191)를 포함할 수 있다.
상기 제1 조명 패턴(20a)은 상기 광도전 전기 배선 칩(101)에 재구성 가능한 전기 배선(4)을 제공할 수 있다. 상기 제2 조명 패턴(20b)은 상기 광도전 전기 배선 칩(101)에 재구성 가능한 배선(4) 및 전극을 제공할 수 있다.
상기 제1 조명 패턴 생성부(196,197)는 제1 광원(196) 및 상기 제1 광원을 제공받아 재구성 가능한 상기 제1 조명 패턴을 생성하는 제1 공간 변조부(197)를 포함할 수 있다. 상기 제1 광원(196)은 제1 파장 대역을 가지는 레이저 광원일 수 있다. 또는, 상기 제1 광원(196)은 제1 파장 대역을 가지는 LED 광원일 수 있다.
상기 제1 파장 대역은 514nm 일 수 있다. 상기 제1 공간 변조부(197)는 디지털 마이크로미러 소자(Digital Micromirror Device; DMD)일 수 있다. 상기 제1 공간 변조부(197)는 입사광을 제공받아 국부적으로 마이크로미러를 사용하여 소정의 제1 조명 패턴(20a)을 생성할 수 있다. 상기 제1 조명 패턴(20a)는 대상물의 형상 및 전기 자극 위치에 따라 선택될 수 있다. 상기 제1 미러(193)는 상기 제1 조명 패턴 생성부가 생성한 상기 제1 조명 패턴을 반사시키어 상기 패턴 결합기(192)에 제공할 수 있다.
상기 제2 조명 패턴 생성부(194,195)는 제2 광원(194) 및 상기 제2 광원을 제공받아 재구성 가능한 상기 제2 조명 패턴(20b)을 생성하는 제2 공간 변조부(195)를 포함할 수 있다. 상기 제2 광원(194)은 제2 파장 대역을 가지는 레이저 광원일 수 있다. 또는, 상기 제2 광원(194)은 제2 파장 대역을 가지는 LED 광원일 수 있다. 상기 제2 파장 대역은 365 nm일 수 있다. 상기 제2 공간 변조부(195)는 디지털 마이크로미러 소자(Digital Micromirror Device; DMD)일 수 있다.
상기 패턴 결합기(192)는 이색성 미러 또는 빔 결합기일 수 있다. 상기 제1 조명 패턴(20a)의 파장과 상기 제2 조명 패턴(20b)의 파장이 서로 다른 경우, 상기 패턴 결합기는 이색성 미러일 수 있다.
상기 렌즈부(191)는 현미경의 대물 렌즈로 동작할 수 있다. 상기 렌즈부(191)는 결합된 제1 조명 패턴과 제2 조명 패턴을 소정의 배율을 가지고 상기 광도전 전기 배선 칩(101)에 결상시킬 수 있다. 시료 스테이지(미도시)는 상기 광도전 전기 배선 칩(101)을 장착하고 상기 결합된 제1 조명 패턴과 제2 조명 패턴과 상기 광도전 전기 배선 칩(101)을 상호 정렬시킬 수 있다. 상기 렌즈부(191)는 상기 광도전 전기 배선 칩(101)의 하부에 배치될 수 있다. 또한, 상기 렌즈부(191)는 상기 광도전 전기 배선 칩(101)이 불투명할 경우 상기 광도전 전기 배선 칩(101)의 상부에 배치될 수도 있다.
대상물(2)이 재구성 가능한 광도전 전기 배선 칩(101)상에 배치된다. 상기 대상물(2)은 상기 제2 조명 패턴(20b)에 의하여 국부적으로 전극으로 변환된 제2 광도전층을 통하여 외부 시스템(5)와 전기적으로 연결될 수 있다. 상기 대상물(2)은 미생물, 세포, DNA/RNA, 또는 생/화학시료일 수 있다.
상기 광도전 전기 배선 칩(101)은, 기판(110) 상에 서로 이격되어 배치된 복수의 도전 패턴들(122); 상기 도전 패턴들(122) 사이에 배치된 제1 광도전층(130); 및 상기 도전 패턴들(122) 상에 배치된 제2 광도전층(150)을 포함한다. 상기 제1 광도전층(130)은 제1 조명 패턴(20a)의 광 조사에 의하여 상기 도전 패턴들(122)을 전기적으로 연결하고, 상기 제2 광도전층(150)은 상기 제2 광도전층에 배치된 대상물(2)에 전기 배선을 제공하도록 제2 조명 패턴(20b)의 광 조사에 의하여 광도전 전극으로 동작한다. 상기 제2 광도전층(150)은 상기 제2 조명 패턴(20b)의 광 조사에 의하여 상기 도전 패턴들(122) 또는 상기 제1 광도전층(130)을 상기 기판에 수직한 방향으로 전기적으로 연결하여 상기 제2 광도전층(150) 상에 배치된 대상물(2)에 전기 배선을 제공한다.
기판(110)은 투명한 유리 기판, 투명한 플라스틱 기판, 제1 조명 패턴(20a) 및 상기 제2 조명 패턴(20b)에 투명한 물질일 수 있다.
상기 도전 패턴들(122)은 투명 전도성 물질일 수 있다. 구체적으로, 상기 도전 패턴들(122)은 투명 전도성 산화물일 수 있다. 구체적으로, 상기 도전 패턴들(122)은 산화아연(AZO; Aluminium-zinc oxide; ZnO:Al), 산화인듐주석(ITO;indium-tin oxide), 불소함유 산화주석(FTO: Fluorine-doped tin oxide), 인듐아연산화막 (IZO; indium zinc oxide) 등의 투명하며, 전도성이 있는 층을 사용하는 것이 바람직하다. 또는, 빛이 투과하는 두께를 가진 금박막이 도전 패턴들(122)로 사용될 수 있다.
상기 도전 패턴들(122)은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열될 수 있다. 상기 제1 광도전층(130)은 상기 도전 패턴들(122) 사이의 공간을 채우고, 상기 제2 광도전층(150)은 상기 도전 패턴들(122) 및 상기 제1 광도전층(130) 상에 배치될 수 있다. 상기 도전 패턴들(122)은 매트릭스 형태로 배열된 경우, 상기 제1 광도전층(130)은 서로 교차하는 십자형태의 그물 패턴을 가질 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 도전 패턴들(122)은 매트릭스 형태로 배열된 경우, 그 십자형태의 교차지점에 절연층(미도시)이 배치될 수 있다. 상기 절연층은 제1 방향 또는 제2 방향으로 전기적 연결을 제공하고, 대각선 방향으로 전기적 연결을 차단할 수 있다.
상기 제1 광도전층(130)은 제1 파장 대역에서 광도전성을 제공하고, 상기 제2 광도전층(150)은 상기 제1 파장 대역과 다른 제2 파장 대역에서 광도전성을 제공할 수 있다. 상기 제1 광도전층(130)은 문턱 에너지 이상의 광자 에너지를 제공받는 경우, 상기 제1 조명 패턴(20a)에 의하여 광도전성을 국부적으로 제공할 수 있다. 이에 따라, 상기 제1 광도전층(130)은 이웃한 한 쌍의 도전 패턴들을 전기적으로 연결하여 동일한 평면 내에서 평면 배선을 제공할 수 있다.
상기 제1 광도전층(130) 또는 상기 제2 광도전층(150)을 구성하는 물질은 비정질 실리콘, TiO2, ZnS, CdS, GaAs, Ge, PnTe, PbSe, InSn 중에서 어느 하나를 포함할 수 있다. 상기 제1 광도전층(130) 또는 상기 제2 광도전층(150)의 저항비(Ron/Roff)는 상기 제1 조명 패턴 또는 제2 조명 패턴에 의하여 1000 이상일 수 있다.
상기 도전 패턴들(122)의 전기 전도도는 도전 상태에서 상기 제1 광도전층의 전기 전도도보다 1000 배 이상 클 수 있다. 예를 들어, 상기 도전 패턴들(122)이 산화인듐주석(ITO;indium-tin oxide)인 경우, 상기 ITO의 전기 전도도는 ~104 (Ω-1cm-1)일 수 있다. 제1 광도전층이 비정질 실리콘인 경우, 광도전 상태에서 비정질 실리콘의 전기 전도도는 3.3 × 10-5 (Ω-1cm- 1)일 수 있다. 제2 광도전층이 TiO2인 경우, 광도전 상태에서 TiO2의 전기 전도도는 7 × 10-2 (Ω-1cm-1)일 수 있다.
상기 제1 조명 패턴(20a)은 이웃한 상기 도전 패턴들 사이의 공간에서 상기 제1 광도전층 중에서 상기 제 1 방향 또는 상기 제2 방향 중에서 어느 하나의 방향으로 연장된 영역에 국부적으로 광도전성을 제공한다. 상기 이웃한 도전 패턴들(122) 사이의 간격(g)은 수 나노미터 내지 수백 마이크로미터일 수 있다. 정사각형 형태의 도전 패턴들(122)의 각각의 한 변의 길이(d)는 수 마이크로미터 내지 수백 마이크로미터 일 수 있다. 상기 제1 조명 패턴(20a)은 한 변의 길이(d)를 걸치도록 연장될 수 있다.
상기 도전 패턴들(122)의 각각의 한 변의 길이(d)는 상기 이웃한 도전 패턴들 사이의 간격(g)보다 10 배 내지 1000 배일 수 있다. 상기 제1 조명 패턴(20a)의 각 픽셀은 한 변의 길이(d)만큼 연장되어, 광도전 영역으로 변한 제1 광도전층은 충분히 작은 저항을 가질 수 있다. 상기 제1 광도전층의 두께(t)는 충분한 작은 저항을 제공하도록 상기 이웃한 도전 패턴들 사이의 간격(g)보다 클 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 배선(4)의 저항은, 상기 제1 광도전층만으로 평면 배선을 한 경우에 비하여, 적어도 10 배 이상 작을 수 있다. 상기 제1 광도전층의 두께(t)는 100 나노미터 내지 100 마이크로미터일 수 있다.
제2 광도전층(150)은 상기 제1 광도전층(130) 및/또는 상기 도전 패턴들(122) 상에 배치될 수 있다. 이에 따라, 상기 제2 광도전층은 상기 제2 조명 패턴이 조사되지 않는 경우, 상기 제2 광도전층은 실질적으로 유전체로 동작할 수 있다. 상기 제2 조명 패턴(20b)이 상기 제2 광도전층에 조사된 경우, 상기 제2 광도전층은 상기 제2 조명 패턴에 의하여 국부적으로 광도전성을 제공할 수 있다.
상기 제2 조명 패턴은 상기 도전 패턴(122)만에 조사되도록 설정될 수 있다. 이에 따라, 상기 제2 광도전층(150)은 상기 제2 조명 패턴에 의하여 국부적으로 광도전 전극으로 동작하고, 수직 배선을 형성할 수 있다. 상기 제1 광도전층(130)은 비정질 실리콘이고, 상기 제2 광도전층(150)은 TiO2일 수 있다. 이 경우, TiO2는 비정질 실리콘에 비하여 더 큰 전기 전도도를 가지므로, 배선 저항을 충분히 감소시킬 수 있다. 또한, 상기 제2 광도전층(150)의 두께는 수십 나노미터 내지 수십 마이크로미터일 수 있다. 이에 따라, 상기 제2 광도전층(150)의 저항은 광도전 상태에서 상기 제1 광도전층에 의한 저항보다 충분히 작을 수 있다.
상기 도전 패턴들(122), 상기 제1 광도전층(130), 및 상기 제2 광도전층(150)은 상기 대상물에 국부적인 전기적 연결을 형성하기 위하여 상기 제1 조명 패턴 및 제2 조명 패턴에 의하여 재구성 가능한 배선(4)을 제공할 수 있다.
접속 패드들(164) 각각은 상기 도전 패턴들(122) 중에서 최외곽에 배치된 도전 패턴들과 외부 시스템(5)과 전기적으로 연결될 수 있다. 상기 접속 패드들(164)은 상기 도전 패턴들과 동시에 패터닝되고 동일한 층에 배치될 수 있다. 상기 접속 패드들(164)은 투명 전도성 산화물 상에 배치된 금속층을 더 포함할 수 있다. 보조 배선(162)은 상기 접속 패드들(164)과 상기 최외곽 도전 패턴들(122)과 연결할 수 있다.
대상물은 배양액(3) 내에 배치되고, 상기 배양액은 전기적으로 접지될 수 있다.
이하, 상기 광도전 전기 배선 칩(101)의 제조 방법이 설명된다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 광도전 전기 배선 칩의 제조 방법을 설명하는 단면도들이다.
도 4a를 참조하면, 기판(110) 상에 십자 형장의 그물 구조를 가진 제1 광도전층(130)이 형성될 수 있다. 상기 제1 광도전층은 증착 후 패터닝되거나, 증착과 동시에 패터닝될 수 있다. 상기 제1 광도전층은 비정질 실리콘일 수 있다. 상기 비정질 실리콘은 플라즈마 도움 화학 기상 증착법으로 증착될 수 있다.
도 4b를 참조하면, 이어서, 제1 광도전층 사이의 빈 공간에 이격되어 배치된 도전 패턴들(122)이 형성될 수 있다. 상기 도전 패턴들은 프린팅 방법, 새도우 마스크를 이용한 증착 방법, 또는 리프트-오프 공정에 의하여 수행될 수 있다. 상기 리프트-오프 공정은, 포토레지스트 패터닝 후에 도전 물질을 증착하고, 상기 포토레지스트를 제거하여 패터닝할 수 있다.
상기 도전 패턴들(122)은 투명 전도성 산화물일 수 있다. 상기 도전 패턴들과 동시에 보조 배선(162) 및 접속 패들(164)이 동시에 패터닝될 수 있다. 상기 투명 전도성 산화물은 스퍼터링 방법에 의하여 증착될 수 있다.
다시 도 3b를 참조하면, 이어서, 상기 도전 패턴들 및 상기 제1 광도전층 상에 제2 광도전층(150)을 형성할 수 있다. 상기 제2 광도전층(150)은 TiO2일 수 있다. 상기 제2 광도전층(150)은 상기 접속 패들(164)을 노출시키도록 패터닝될 수 있다. 상기 제2 광도전층(150)은 증착 후 패터닝되거나, 증착과 동시에 패터닝될 수 있다. 상기 TiO2는 스퍼터링 방법, sol-gel 방법, doctor blade 방법에 의하여 증착될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 도전 패턴들(122)을 형성한 후 상기 제1 광도전층(130)을 형성하도록 변형될 수 있다. 이 경우, 상기 도전 패턴들(122)은 증착 후 레이저 스크라이빙 기법에 의하여 패터닝될 수 있다. 또한, 상기 도전 패턴들(122)은 리프트-오프(lift-off) 방법에 의해 패터닝될 수 있다. 또한, 상기 도전 패턴들(122)은 증착 후 photolithography 및 에칭에 의해 패터닝될 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 5b는 도 5a의 C-C' 선을 따라 자른 단면도이다.
도 5a 및 도 5b를 참조하면, 광도전 전기 배선 칩(201)은, 기판(110) 상에 서로 이격되어 배치된 복수의 도전 패턴들(122); 상기 도전 패턴들 사이에 배치된 제1 광도전층(230); 및 상기 도전 패턴들(122) 상에 배치된 제2 광도전층(150)을 포함한다. 상기 제1 광도전층(230)은 제1 조명 패턴(20a)의 광 조사에 의하여 상기 도전 패턴들(122)을 전기적으로 연결한다. 상기 제2 광도전층(150)은 상기 제2 광도전층에 배치된 대상물에 전기 배선을 제공하도록 제2 조명 패턴(20b)의 광 조사에 의하여 광도전 전극으로 동작한다. 상기 제2 광도전층(150)은 상기 제2 조명 패턴의 광 조사에 의하여 상기 도전 패턴들 또는 상기 제1 광도전층을 상기 기판에 수직한 방향으로 전기적으로 연결하여 상기 제2 광도전층에 배치된 대상물(4)에 전기 배선을 제공한다.
상기 제1 광도전층(130)은 상기 도전 패턴들 사이를 채울 수 있다. 또한, 상기 제1 광도전층(130)은 상기 도전 패턴들(122)을 덮도록 형성될 수 있다.
제1 조명 패턴(20a)은 상기 도전 패턴들(122) 사이에 배치된 제1 광도전층(230)만을 조사하도록 조절될 수 있다.
제1 조명 흡수 패턴(240)은 상기 도전 패턴들(122) 사이에 배치된 제1 광도전층(230) 상에 정렬되어 배치될 수 있다. 상기 제1 조명 흡수 패턴(240)은 십자 형태의 그물 구조일 수 있다. 이에 따라, 상기 제1 조명 흡수 패턴(240)은 상기 제1 조명 패턴의 광 조사를 흡수하여 상기 제2 광도전층(150)으로 광투과를 억제할 수 있다. 이에 따라, 상기 제1 조명 패턴에 의하여 상기 제2 광도전층의 광 노출이 제거될 수 있다. 상기 제1 조명 흡수 패턴(240)은 광흡수 효율이 좋은 흑색 페인트일 수 있다. 또한 상기 제1 조명 흡수 패턴(240)은 증착된 금속 (Al, Cr, Au)박막일 수 있다. 상기 제1 조명 흡수 패턴(240)은 프린팅 기법 등 다양한 패터닝 방법에 의하여 형성될 수 있다.
상기 제1 조명 흡수 패턴(240)이 배치된 경우, 제1 조명 패턴의 파장과 상기 제2 조명 패턴의 파장은 동일할 수 있다. 또한, 상기 제1 조명 패턴과 상기 제2 조명 패턴은 각각 형성되어 결합하지 않고 동시에 형성될 수 있다. 또한 상기 제1 광도전층(230)과 제2 광도전층(150)은 동일한 물질일 수 있다. 구체적으로, 상기 제1 광도전층(230) 및 제2 광도전층(150)은 a-Si:H 또는 TiO2일 수 있다.
제2 조명 패턴(20b)은 투명 도전성 산화물로 구성된 도전 패턴(122)을 투과하여 제2 광도전층(150)을 국부적으로 조사할 수 있다. 이에 따라, 상기 제2 조명 패턴에 의하여 조사된 제2 광도전층의 영역은 비아 배선 및 광도전 전극으로 동작할 수 있다. 상기 제1 조명 패턴(20a) 및 상기 제2 조명 패턴(20b)은 기판의 하부면에서 비출 수 있다.
본 발명의 변형된 실시예에 따르면, 제1 조명 패턴(20a)은 기판의 하부면에서 조사하고, 제2 조명 패턴(20b)은 기판의 상부면에서 조사할 수 있도록 변형될 수 있다. 제1 조명 흡수 패턴(240)은 제2 조명 패턴(20b)이 상기 제1 광도전층(230)으로 전달되는 것을 억제할 수 있다.
도 6a는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 6b는 도 6a의 D-D'선을 따라 자른 단면도이다.
도 6a 및 도 6b를 참조하면, 광도전 전기 배선 칩(301)은, 기판(110) 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들(322); 서로 이격되어 배치되고 이웃한 하부 도전 패턴들(322) 상에 배치된 상부 도전 패턴들(324); 상기 하부 도전 패턴들(322)과 상기 상부 도전 패턴들(324) 사이에 개재된 제1 광도전층(330); 및 상기 상부 도전 패턴들(324) 및 상기 제1 광도전층(330) 상에 배치된 제2 광도전층(350)을 포함한다. 상기 제1 광도전층(330)은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴(322)과 상부 도전 패턴(324)을 기판에 수직한 방향으로 전기적으로 연결한다. 상기 제2 광도전층(350)은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴(324) 및 상기 제1 광도전층(330)과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층(350)에 배치된 대상물에 전기 배선을 제공한다.
상기 기판(110)은 투명 기판일 수 있다.
상기 하부 도전 패턴들(322) 각각은 사각형 형태를 가질 수 있다. 상기 하부 도전 패턴들(322)은 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 규칙적으로 배열되어 매트릭스를 구성할 수 있다. 상기 하부 도전 패턴들(322)은 투명 도전성 산화물로 형성될 수 있다.
상기 상부 도전 패턴들(324)은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열된다. 상기 상부 도전 패턴들(324)은 상기 하부 도전 패턴의 모서리들에 겹치도록 배치될 수 있다. 즉, 상기 하부 도전 패턴들(322)은 상기 상부 도전 패턴들(324)이 교차하는 교점에 각각 배치될 수 있다. 상기 상부 도전 패턴(324)은 투명 전도성 산화물일 수 있다. 상기 상부 도전 패턴들 사이의 간격은 수 나노미터 내지 수십 마이크로미터일 수 있다. 상기 하부 도전 패턴들 사이의 간격은 수 나노미터 내지 수십 마이크로미터일 수 있다. 상기 상부 도전 패턴들의 한 변의 길이는 수 마이크로미터 내지 수백 마이크로미터일 수 있다. 상기 하부 도전 패터들의 한 변의 길이는 수 마이크로미터 내지 수백 마이크로미터일 수 있다.
접속 패드들(164)은 상기 상부 도전 패턴들(324) 또는 상기 하부 도전 패터들(322) 중에서 최외곽에 배치된 도전 패턴들과 각각 연결될 수 있다. 상기 접속 패드들(164)은 외부 시스템(5)과 전기적으로 연결될 수 있다.
보조 배선들(162)은 상기 상부 도전 패턴들(324) 또는 상기 하부 도전 패턴들(322)과 상기 접속 패드들(164)을 각각 연결할 수 있다. 상기 보조 배선들, 상기 접속 패드들, 및 상기 상부 도전 패턴들 (또는 하부 도전 패턴들)은 동일한 평면에서 동일한 물질로 형성되고 동시에 패터닝될 수 있다.
상기 제1 광도전층(330)은 상기 하부 도전 패턴(322) 상에 적층될 수 있다. 상기 제1 광도전층(330)은 상기 하부 도전 패턴들(322) 사이의 공간을 채울 수 있다. 상기 제1 광도전층(330)은 제1 조명 패턴(20a)을 이용하여 상기 하부 도전 패턴(322)과 상기 상부 도전 패턴(324)을 연결하는 재구성 가능한 비아로 동작할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제1 광도전층(330)은 상기 하부 도전 패턴(322) 상에만 적층될 수 있으며, 이 때 상기 하부 도전 패턴들(322) 사이의 공간은 절연층으로 채움으로써 누설 전류를 억제할 수 있다.
재구성 가능한 배선은 제1 조명 패턴(20a)에 의하여 형성된 비아(via)를 포함할 수 있다. 상기 비아는 상기 제1 광도전층에 상기 제1 조명 패턴이 조사되면 형성될 수 있다. 소정의 비아(via)을 턴온 저항 상태로 변경하기 위하여, 원하는 비아들이 위치할 영역에만 선택적으로 광을 조사하는 제1 조명 패턴이 요구된다.
상기 제1 광도전층(330)에 의하여 형성된 비아는 상기 하부 도전 패턴(322)과 상기 상부 도전 패턴(324)이 중첩된 면적을 통해 상기 제1 광도전층(330)의 두께만큼을 전기적으로 연결하기 때문에 동일한 평면 내를 연결하는 배선에 비하여 낮은 저항을 제공할 수 있다. 상기 제1 광도전층(330)의 두께는 수 나노미터 내지 수 마이크로미터일 수 있다. 상기 제1 광도전층(330)의 두께는 바람직하게는 50 나노미터 내지 1 마이크로미터일 수 있다.
또한, 상기 비아가 형성되는 면적은 상부 도전 패턴과 하부 도전 패턴이 서로 중첩되는 영역일 수 있다. 상기 비아는 사각형 단면을 가질 수 있으며, 상기 비아의 한 변의 크기는 수 마이크로미터 내지 수십 마이크로미터일 수 있다. 상기 제1 광도전층의 두께가 서브 마이크로미터 수준으로 매우 얇은 경우, 상기 비아의 저항은 매우 작을 수 있다.
상기 제1 광도전층(330)은 비정질 실리콘이고, 상기 제2 광도전층(350)은 TiO2일 수 있다. 이 경우, 상기 제1 조명 패턴(20a)의 파장과 상기 제2 조명 패턴(20b)의 파장은 서로 다를 수 있다. 상기 제1 조명 패턴의 중심 파장은 514nm이고, 상기 제2 조명 패턴의 중심 파장은 365nm일 수 있다. 제1 조명 패턴은 상기 제1 광도전층(330)에만 비아를 형성하고, 상기 제2 조명 패턴은 상기 상부 도전 패턴 및 상기 제1 광도전층(330) 상에 상기 제2 광도전층(350)에만 비아를 형성할 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 하부 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고, 상기 상부 도전 패턴들은 상기 하부 도전 패턴들이 교차하는 교점에 각각 배치될 수 있다. 상기 하부 도전 패턴들 중에서 최외곽에 배치된 하부 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결될 수 있다. 상기 하부 도전 패턴들, 상기 접속 패드들은 동일한 배치평면에 형성될 수 있다.
이하, 광도전 전기 배선 칩(301)의 제조 방법이 설명된다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩(301)의 제조 방법을 설명하는 단면도들이다.
도 7a를 참조하면, 기판(110) 상에 하부 도전 패턴들(322)이 형성된다. 상기 하부 도전 패턴들(322)은 투명 전도성 산화물일 수 있다. 상기 하부 도전 패턴들은 스크린 프린팅, 새도우 마스크 공정, 증착 후 레이저 스크라이빙 공정 등에 의하여 형성될 수 있다. 또는, 상기 하부 도전 패턴들은 리프트-오프 공정 또는 증착 후 포토레지스트 패턴 및 식각 공정을 통하여 형성될 수 있다.
도 7b를 참조하면, 이어서, 상기 하부 도전 패턴들(322)이 형성된 기판 상에 제1 광도전층(330)이 증착될 수 있다. 상기 제1 광도전층(330)은 비정질 실리콘일 수 있다. 상기 비정질 실리콘은 플라즈마 도움 화학 기상 증착법으로 증착될 수 있다. 상기 제1 광도전층(330)은 상기 하부 도전 패턴들 상에 배치되고, 상기 하부 도전 패턴들 사이의 공간을 채울 수 있다. 상기 제1 광도전층의 두께는 수 나노미터 내지 수 마이크로미터일 수 있다.
도 7c를 참조하면, 이어서, 상기 제1 광도전층(330) 상에 상부 도전 패턴들(324)이 형성될 수 있다. 상기 상부 도전 패턴들은 투명 도전성 산화물일 수 있다. 상기 상부 도전 패턴들(324)의 패터닝은 증착 후 또는 증착과 동시에 수행될 수 있다. 상기 상부 도전 패턴들(324)은 스크린 프린팅, 새도우 마스크 공정, 증착 후 레이저 스크라이빙 공정 등에 의하여 형성될 수 있다. 또는, 상기 상부 도전 패턴들은 리프트-오프 공정 또는 증착 후 포토레지스트 패턴 및 식각 공정을 통하여 형성될 수 있다. 상기 상부 도전 패턴들(324) (또는 상기 하부 도전 패턴들(322)), 보조 배선(162) 및 접촉 패드들(164)은 동일한 배치 평면에서 동시에 형성될 수 있다.
다시 도 6b를 참조하면, 이어서, 상기 제2 광도전층(350)은 상기 상부 도전 패턴들(324) 상에 형성될 수 있다. 상기 제2 광도전층(350)은 상기 상부 도전 패턴들 사이의 공간을 채울 수 있다. 상기 제2 광도전층(350)은 TiO2일 수 있다. 상기 제2 광도전층의 두께는 수 나노미터 내지 수십 마이크로미터 일 수 있다. 상기 제2 광도전층(350)은 제2 조명 패턴(20b)을 이용하여 상기 상부 도전 패턴에 연결되는 재구성 가능한 비아로 동작하여 전극으로 기능을 수행할 수 있다. 상기 제2 광도전층(350)은 상기 접촉 패드들(164)을 노출하도록 패터닝될 수 있다.
도 8a는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 8b는 도 8a의 E-E'선을 따라 자른 단면도이다.
도 8a 및 도 8b를 참조하면, 광도전 전기 배선 칩(401)은, 기판(110) 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들(322); 서로 이격되어 배치되고 이웃한 하부 도전 패턴들(322) 상에 배치된 상부 도전 패턴들(324); 상기 하부 도전 패턴들(322)과 상기 상부 도전 패턴들(324) 사이에 개재된 제1 광도전층(330); 및 상기 상부 도전 패턴들(324) 및 상기 제1 광도전층(330) 상에 배치된 제2 광도전층(350)을 포함한다. 상기 제1 광도전층(330)은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴(322)과 상부 도전 패턴(324)을 기판에 수직한 방향으로 전기적으로 연결한다. 상기 제2 광도전층(350)은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴(324) 및 상기 제1 광도전층(330)과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층(350)에 배치된 대상물에 전기 배선을 제공한다.
절연층(426)은 상기 하부 도전패턴들(322) 사이의 공간을 채울 수 있다. 상기 상부 도전 패턴(330)과 상기 제1 광도전층(330)은 서로 수직으로 정렬될 수 있다. 상기 제2 광도전층(350)은 상기 상부 도전 패턴들(324) 사이를 채위고, 상기 제1 광도전층(330) 사이의 공간을 채울 수 있다.
도 9a는 본 발명의 또 다른 실시예에 따른 광도전 전기 배선 칩을 설명하는 평면도이다.
도 9b는 도 9a의 F-F'선을 따라 자른 단면도이다.
도 9a 및 도 9b를 참조하면, 광도전 전기 배선 칩(501)은, 기판(110) 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들(522); 서로 이격되어 배치되고 이웃한 하부 도전 패턴들(522) 상에 배치된 상부 도전 패턴들(324); 상기 하부 도전 패턴들(522)과 상기 상부 도전 패턴들(324) 사이에 개재된 제1 광도전층(330); 및 상기 상부 도전 패턴들(324) 및 상기 제1 광도전층(330) 상에 배치된 제2 광도전층(350)을 포함한다. 상기 제1 광도전층(330)은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴(522)과 상부 도전 패턴(324)을 기판에 수직한 방향으로 전기적으로 연결한다. 상기 제2 광도전층(350)은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴(324) 및 상기 제1 광도전층(330)과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층(350)에 배치된 대상물에 전기 배선을 제공한다.
상기 하부 도전 패턴들(522)은 이웃한 한 쌍의 상부 도전 패턴(324)을 연결하도록 연장될 수 있다. 상기 하부 도전 패턴들(522)은 제1 방향으로 일정한 간격으로 배치되고, 상기 제2 방향으로 일정한 간격을 가지고 배치될 수 있다. 이에 따라, 하부 도전 패턴(522)과 제1 조명 패턴(20a)을 이용하여 형성된 비아를 통하여, 상기 상부 도전 패턴들(324)은 제1 방향으로 연결될 수 있다.
또한, 상기 하부 도전 패턴(522)과 제1 조명 패턴(20a)을 이용하여 형성된 비아를 통하여, 상기 상부 도전 패턴들(324)은 제2 방향으로 연결될 수 있다. 상기 제1 조명 패턴(20a)은 상기 하부 도전 패턴과 상기 상부 도전 패턴이 중첩되는 영역에 형성될 수 있다. 상기 제2 조명 패턴(20b)은 상기 상부 도전 패턴(324) 상에 형성될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 전기 배선 장치를 설명하는 개념도이다.
도 10을 참조하면, 상기 전기 배선 장치(600)는 전기 전극을 받는 대상물(2)이 안착된 광도전 전기 배선 칩(101), 및 상기 광도전 전기 배선 칩(101)에 재구성 가능한 전기 배선(4)을 제공하는 조명 패턴 제공부(690)를 포함한다.
상기 광도전 전기 배선 칩(101)은, 기판(110) 상에 서로 이격되어 배치된 복수의 도전 패턴들(122); 상기 도전 패턴들(122) 사이에 배치된 제1 광도전층(130); 및 상기 도전 패턴들(122) 상에 배치된 제2 광도전층(150)을 포함한다. 상기 제1 광도전층(130)은 제1 조명 패턴(20a)의 광 조사에 의하여 상기 도전 패턴들(122)을 전기적으로 연결한다. 상기 도전 패턴들(122)과 상기 제1 광도전층(130)은 동일한 평면에서 전기적으로 연결되어 배선(4)을 형성한다.
상기 제2 광도전층(150)은 상기 제2 광도전층 상에 배치된 대상물(2)에 전기 배선을 제공하도록 제2 조명 패턴(20b)의 광 조사에 의하여 광도전 전극으로 변환된다. 상기 제2 광도전층(150)은 상기 도전 패턴들(122) 또는 상기 제1 광도전층(130)을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 상기 제2 광도전층(150) 상에 배치된 상기 대상물(2)에 배선(4)을 제공한다.
상기 조명 패턴 제공부(690)는, 상기 제1 조명 패턴(20a)을 생성하기 위하여 주기적으로 제1 조명 광을 생성하는 제1 광원(196); 상기 제2 조명 패턴(20b)을 생성하기 위하여 주기적으로 제2 조명 광을 생성하는 제2 광원(194); 상기 제1 광원(196)의 상기 제1 조명 광과 상기 제2 조명 광에 동일한 광경로를 제공하는 광 결합기(692); 및 상기 광 결합기(692)를 통하여 제공받은 상기 제1 조명 광과 상기 제2 조명 광을 시분할하여 상기 제1 조명광을 이용하여 상기 제1 조명 패턴을 형성하고 상기 제2 조명 광을 이용하여 상기 제2 조명 패턴을 형성하는 공간 변조부(697)를 포함한다. 상기 광 결합기(692)는 이색성 미러일 수 있다. 상기 공간 변조부(697)는 시간 분할하여 동작하는 디지털 마이크로미러 소자(Digital Micromirror Device; DMD)일 수 있다. 상기 공간 변조부(697)는 상기 제1 조명광이 입사하는 시간 동안에는 제1 조명 패턴을 생성하도록 동작하고, 상기 제2 조명광이 입사하는 시간 동안에는 제2 조명 패턴을 생성하도록 동작할 수 있다. 상기 제1 조명광과 제2 조명광이 교번하는 주기는 광도전성 물질의 턴온/턴오프(turn on/off) 시정수보다 작을 수 있다.
제1 미러(693)는 상기 공간 변조부가 제공하는 상기 제1 조명 패턴(20a) 및 상기 제2 조명 패턴을 순차적으로 반사시키어 렌즈부(191)에 제공할 수 있다.
상기 렌즈부(191)는 순차적으로 도달하는 제1 조명 패턴과 제2 조명 패턴을 상기 광도전 전기 배선 칩(101)에 집속할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시할 수 있는 다양한 형태의 실시예들을 모두 포함한다.

Claims (21)

  1. 기판 상에 서로 이격되어 배치된 복수의 도전 패턴들;
    상기 도전 패턴들 사이에 배치된 제1 광도전층; 및
    상기 도전 패턴들 또는 상기 제1 광도전층 상에 배치된 제2 광도전층을 포함하고,
    상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 상기 도전 패턴들을 전기적으로 연결하고,
    상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 도전 패턴들 또는 상기 제1 광도전층을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공하는 것을 특징으로 하는 재구성 가능한 광도전 전기 배선 칩.
  2. 제1 항에 있어서,
    상기 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고,
    상기 제1 광도전층은 상기 도전 패턴들 사이의 공간을 채우고,
    상기 제1 조명 패턴은 이웃한 상기 도전 패턴들 사이의 공간에서 상기 제1 광도전층 중에서 상기 제 1 방향 또는 상기 제2 방향에 배치된 영역에 국부적으로 광 조사를 제공하고,
    상기 제2 광도전층은 상기 도전 패턴들 및 상기 제1 광도전층 상에 배치되는 것을 특징으로 하는 광도전 전기 배선 칩.
  3. 제2 항에 있어서,
    상기 제1 광도전층은 제1 파장 대역에서 광도전성을 제공하고,
    상기 제2 광도전층은 상기 제1 파장 대역과 다른 제2 파장 대역에서 광도전성을 제공하는 것을 특징으로 하는 광도전 전기 배선 칩.
  4. 제3 항에 있어서,
    상기 제1 광도전층은 비정질 실리콘(a-Si)이고,
    상기 제2 광도전층은 TiO2인 것을 특징으로 하는 광도전 전기 배선 칩.
  5. 제1 항에 있어서,
    상기 도전 패턴들 사이에 배치된 상기 제1 광도전층 상에 정렬되어 배치된 제1 조명 흡수 패턴을 더 포함하고,
    상기 제1 광도전층과 상기 제2 광도전층은 동일한 물질이고,
    상기 제1 조명 흡수 패턴은 상기 제1 조명 패턴의 광 조사를 흡수하여 상기 제2 광도전층으로 광투과를 억제하는 것을 특징으로 하는 광도전 전기 배선 칩.
  6. 제5 항에 있어서,
    상기 제1 조명 패턴의 파장 대역은 상기 제2 조명 패턴의 파장 대역과 동일한 것을 특징으로 하는 광도전 전기 배선 칩.
  7. 제1 항에 있어서,
    상기 도전 패턴들 각각은 사각형이고,
    상기 도전 패턴들 사이의 간격은 일정하고, 10 나노미터 내지 100 마이크로미터 인 것을 특징으로 하는 광도전 전기 배선 칩.
  8. 제1 항에 있어서,
    상기 도전 패턴들 중에서 최외곽에 배치된 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결된 것을 특징으로 하는 광도전 전기 배선 칩.
  9. 제1 항에 있어서,
    상기 도전 패턴들은 투명 전도성 물질인 것을 특징으로 하는 광도전 전기 배선 칩.
  10. 전기적 연결을 제공받는 대상물이 안착된 광도전 전기 배선 칩; 및
    상기 광도전 전기 배선 칩에 재구성 가능한 전기 배선을 제공하는 조명 패턴 제공부를 포함하고,
    상기 광도전 전기 배선 칩은:
    기판 상에 서로 이격되어 배치된 복수의 도전 패턴들;
    상기 도전 패턴들 사이에 배치된 제1 광도전층; 및
    상기 도전 패턴들 또는 상기 제1 광도전층 상에 배치된 제2 광도전층을 포함하고,
    상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 상기 도전 패턴들을 전기적으로 연결하고,
    상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 도전 패턴들 또는 상기 제1 광도전층을 상기 기판에 수직한 방향으로 전기적으로 연결하는 광도전 전극으로 동작하여 상기 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공하는 것을 특징으로 하는 재구성 가능한 광도전 전기 배선 장치.
  11. 제10 항에 있어서,
    상기 조명 패턴 제공부는:
    상기 제1 조명 패턴을 생성하기 위하여 주기적으로 제1 조명 광을 생성하는 제1 광원;
    상기 제2 조명 패턴을 생성하기 위하여 주기적으로 제2 조명 광을 생성하는 제2 광원;
    상기 제1 조명광과 상기 제2 조명광에 동일한 광경로를 제공하는 광 결합기;
    상기 광 결합기를 통하여 제공받은 상기 제1 조명 광과 상기 제2 조명광을 시분할하여 상기 제1 조명광을 이용하여 상기 제1 조명 패턴을 형성하고 상기 제2 조명 광을 이용하여 상기 제2 조명 패턴을 형성하는 공간 변조부를 포함하는 것을 특징으로 하는 광도전 전기 배선 장치.
  12. 기판 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들;
    서로 이격되어 배치되고 이웃한 하부 도전 패턴들 상에 중첩되도록 배치된 상부 도전 패턴들;
    상기 하부 도전 패턴들과 상기 상부 도전 패턴들 사이에 개재된 제1 광도전층; 및
    상기 상부 도전 패턴들 상에 배치된 제2 광도전층을 포함하고,
    상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴과 상부 도전 패턴을 기판에 수직한 방향으로 전기적으로 연결하고,
    상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴 또는 상기 제1 광도전층과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공하는 것을 특징으로 하는 광도전 전기 배선 칩.
  13. 제12 항에 있어서,
    상기 상부 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고,
    상기 하부 도전 패턴들은 상기 상부 도전 패턴들이 교차하는 교점에 각각 배치되는 것을 특징으로 하는 광도전 전기 배선 칩.
  14. 제12 항에 있어서,
    상기 하부 도전 패턴들은 제1 방향 및 제1 방향에 수직한 제2 방향으로 매트릭스 형태로 배열되고,
    상기 상부 도전 패턴들은 상기 하부 도전 패턴들이 교차하는 교점에 각각 배치되는 것을 특징으로 하는 광도전 전기 배선 칩.
  15. 제12 항에 있어서,
    상기 상부 도전 패턴들 및 상기 하부 도전 패턴들 중에서 적어도 하나는 투명 전도성 물질인 것을 특징으로 하는 광도전 전기 배선 칩.
  16. 제12 항에 있어서,
    상기 상부 도전 패턴들 중에서 최외곽에 배치된 상부 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결된 것을 특징으로 하는 광도전 전기 배선 칩.
  17. 제12 항에 있어서,
    상기 하부 도전 패턴들 중에서 최외곽에 배치된 하부 도전 패턴들은 외부 시스템과 전기적 연결을 위한 접속 패드들에 각각 연결된 것을 특징으로 하는 광도전 전기 배선 칩.
  18. 제12 항에 있어서,
    상기 하부 도전 패턴들 사이에 배치된 절연층을 더 포함하는 것을 특징으로 하는 광도전 전기 배선 칩.
  19. 제12 항에 있어서,
    상기 상부 도전 패턴들 사이에 배치된 절연층을 더 포함하는 것을 특징으로 하는 광도전 전기 배선 칩.
  20. 전기적 연결을 제공 받는 대상물이 안착된 광도전 전기 배선 칩; 및
    상기 광도전 전기 배선 칩에 재구성 가능한 전기 배선을 제공하는 조명 패턴 제공부를 포함하고,
    상기 광도전 전기 배선 칩은:
    기판 상에 서로 이격되어 배치된 복수의 하부 도전 패턴들;
    서로 이격되어 배치되고 이웃한 하부 도전 패턴들 상에 중첩되도록 배치된 상부 도전 패턴들;
    상기 하부 도전 패턴들과 상기 상부 도전 패턴들 사이에 개재된 제1 광도전층; 및
    상기 상부 도전 패턴들 상에 배치된 제2 광도전층을 포함하고,
    상기 제1 광도전층은 제1 조명 패턴의 광 조사에 의하여 하부 도전 패턴과 상부 도전 패턴을 기판에 수직한 방향으로 전기적으로 연결하고,
    상기 제2 광도전층은 제2 조명 패턴의 광 조사에 의하여 상기 상부 도전 패턴 또는 상기 제1 광도전층과 상기 기판에 수직한 방향으로 전기적으로 연결되어 상기 제2 광도전층 상에 배치된 대상물에 전기 배선을 제공하는 것을 특징으로 하는 재구성 가능한 광도전 전기 배선 장치.
  21. 제20 항에 있어서,
    상기 조명 패턴 제공부는:
    상기 제1 조명 패턴을 생성하기 위하여 주기적으로 제1 조명 광을 생성하는 제1 광원;
    상기 제2 조명 패턴을 생성하기 위하여 주기적으로 제2 조명 광을 생성하는 제2 광원;
    상기 제1 조명 광과 상기 제2 조명 광에 동일한 광경로를 제공하는 광 결합기;
    상기 광 결합기를 통하여 제공받은 상기 제1 조명 광과 상기 제2 조명 광을 시분할하여 상기 제1 조명광을 이용하여 상기 제1 조명 패턴을 형성하고 상기 제2 조명 광을 이용하여 상기 제2 조명 패턴을 형성하는 공간 변조부를 포함하는 것을 특징으로 하는 광도전 전기 배선 장치.
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