WO2019044134A1 - 検出装置、制御装置およびインバータ装置 - Google Patents

検出装置、制御装置およびインバータ装置 Download PDF

Info

Publication number
WO2019044134A1
WO2019044134A1 PCT/JP2018/023707 JP2018023707W WO2019044134A1 WO 2019044134 A1 WO2019044134 A1 WO 2019044134A1 JP 2018023707 W JP2018023707 W JP 2018023707W WO 2019044134 A1 WO2019044134 A1 WO 2019044134A1
Authority
WO
WIPO (PCT)
Prior art keywords
value
switching element
unit
output current
detection
Prior art date
Application number
PCT/JP2018/023707
Other languages
English (en)
French (fr)
Inventor
雅浩 佐々木
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201880009658.5A priority Critical patent/CN110249520B/zh
Priority to JP2019539006A priority patent/JP6597948B2/ja
Publication of WO2019044134A1 publication Critical patent/WO2019044134A1/ja
Priority to US16/528,649 priority patent/US10998812B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
    • H02M5/40—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc
    • H02M5/42—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters
    • H02M5/44—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac
    • H02M5/453—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M5/458—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/42—Circuits specially adapted for the purpose of modifying, or compensating for, electric characteristics of transformers, reactors, or choke coils
    • H01F27/422—Circuits specially adapted for the purpose of modifying, or compensating for, electric characteristics of transformers, reactors, or choke coils for instrument transformers
    • H01F27/427—Circuits specially adapted for the purpose of modifying, or compensating for, electric characteristics of transformers, reactors, or choke coils for instrument transformers for current transformers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
    • H02M7/53803—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration with automatic control of output voltage or current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H02M7/53875—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/539—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency
    • H02M7/5395—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency by pulse-width modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0048—Circuits or arrangements for reducing losses
    • H02M1/0054—Transistor switching losses
    • H02M1/0058—Transistor switching losses by employing soft switching techniques, i.e. commutation of transistors when applied voltage is zero or when current flow is zero
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a detection device, a control device, and an inverter device.
  • Patent Document 1 JP-A-2015-80294
  • the detecting device which detects the zero crossing of the output current which the switch circuit which has the 1st switching element and the 2nd switching element connected in series outputs. Be done.
  • the detection device is an observation value based on a gate voltage or an observation value based on a gate current during a mirror period charging a mirror capacitance between drains and gates of at least one of the first switching element and the second switching element. You may provide the acquisition part to acquire.
  • a detection unit detects a zero cross of an output current flowing between an output terminal between a first switching element and a second switching element and a load connected to the output terminal based on an observed value during a mirror period. May be provided.
  • the switch circuit may be one in which a low side first switching element and a high side second switching element are connected in series.
  • the acquisition unit may acquire an observation value from the first switching element.
  • the detection unit may detect the zero crossing based on the result of comparing the observed value with a threshold.
  • the detection device may include an AD conversion unit that converts the observation value of the analog value acquired by the acquisition unit into the observation value of the digital value and supplies the observation value to the detection unit.
  • the detection unit may detect the zero crossing based on the result of comparing the observed value of the digital value with a predetermined reference value stored therein.
  • the detection unit may have a prediction unit that calculates a predicted value of an observation value of the next digital value from a history of observation values of past digital values.
  • the detection unit may detect the zero crossing based on the result of comparing the predicted value with the threshold.
  • the prediction unit may calculate the prediction value from an approximation function of the relationship between the latest plurality of observed digital values and the acquisition timing of each observed value.
  • the prediction unit may calculate the predicted value using the temporal change rate of the latest two observed digital values as the temporal change rate from the latest observed digital value to the predicted value.
  • the detection unit may have a prediction unit that calculates a predicted value of the next time change rate from a history of time change rates of observed values of past digital values.
  • the detection unit may detect the zero crossing based on the result of comparing the predicted value with the threshold.
  • the detection unit may use at least one of the maximum value and the minimum value of the time change rate of the observed value of the digital value as the threshold value.
  • the at least one switching element may be switched multiple times during the fluctuation period of the output current.
  • the detection unit may detect whether or not the output current has a zero cross in each of two or more of the plurality of switchings.
  • the detection unit may detect whether or not the output current crosses or crosses zero at each switching to at least one of the on state and the off state in at least one switching element.
  • the acquisition unit may have a differentiation unit that differentiates the observed value.
  • the acquisition unit may have a specification unit that specifies the mirror period based on the differential value of the observation value.
  • the acquisition unit may have a sampling unit that samples observation values during the mirror period.
  • the sampling unit may have a sampling capacitor for accumulating the observed value.
  • the sampling unit has a sampling switch that connects between the terminal outputting the observed value and the sampling capacitor during the mirror period, and cuts off between the terminal outputting the observed value and the sampling capacitor outside the mirror period. Good.
  • the sampling unit may have an output buffer that outputs the observation value accumulated in the sampling capacitor to the detection unit.
  • the acquisition unit may sample the observed value at a timing when a predetermined time has elapsed since the on instruction to the at least one switching element.
  • a controller in a second aspect of the invention, may comprise the detection device of the first aspect of the present invention.
  • the control device may include a determination unit that determines whether the output current is positive or negative according to the timing of the zero crossing detected by the detection device.
  • the control device may include a control unit that controls switching of the switch circuit.
  • the controller may include a compensating unit that compensates for the dead time of the switch circuit depending on whether the output current is positive or negative.
  • the switch circuit may be one in which a low side first switching element and a high side second switching element are connected in series.
  • the compensating unit adjusts the ON period of the first switching element and the OFF period of the second switching element to be longer according to the determination that the output current is positive, and the output current is determined to be negative. Accordingly, the off period of the first switching element and the on period of the second switching element may be adjusted to be longer.
  • the control unit may control the switch circuit so that the output value of the output terminal approaches the target value by PWM control.
  • the compensation unit increases the target value relative to the output value by the dead time compensation value in response to the output current being determined to be positive, and the target in response to the output current being determined to be negative. The value may be reduced relative to the output value by the dead time compensation value.
  • an inverter device may include the control device of the second aspect of the present invention.
  • the inverter device may include a switch circuit.
  • FIG. 1 shows an inverter device according to a first embodiment.
  • 7 shows an acquisition unit and a detection unit of a detection device. The sampling part is shown. The relation between the output current at turn-on and the gate voltage is shown. The relation between the output current at turn-on and the gate current is shown. The relationship between the output current and the observed value is shown. 7 shows an operation waveform of a detection device. The detection apparatus which concerns on 2nd Embodiment is shown. The detection apparatus which concerns on 3rd Embodiment is shown. The example of calculation of the predicted value by a prediction part is shown. The relationship between the output current and the observed value and the time rate of change of the observed value is shown. The modification of an acquisition part is shown.
  • Fig. 6 illustrates an example of a computer in which aspects of the present invention may be fully or partially embodied.
  • FIG. 1 shows an inverter device 1 according to the present embodiment together with an AC power supply 5 and a load 6.
  • the AC power supply 5 can supply AC power (three-phase AC power as an example in this embodiment) to the inverter device 1.
  • the AC power supply 5 may be a 200 V or 400 V commercial power supply.
  • the load 6 is an electronic component that receives power supply from the inverter device 1.
  • the load 6 is a three-phase motor.
  • the inverter device 1 includes a rectifier circuit 10, a smoothing capacitor 11, one or more (a total of three for each phase as an example in the present embodiment), and one or more (a total of three as an example in the present embodiment) And three control devices 3).
  • the rectifier circuit 10 rectifies the alternating current supplied from the alternating current power supply 5.
  • the rectifier circuit 10 may be a multiphase full wave rectifier circuit, and in this embodiment, is a three phase full wave rectifier circuit as an example.
  • the rectifying circuit 10 has two rectifying diodes connected in series between the high side wire 14 and the low side wire 13 for each phase of UVW.
  • the rectifier circuit 10 supplies DC power obtained by the rectification to the high-side electric wire 14 and the low-side electric wire 13.
  • the smoothing capacitor 11 is connected in parallel between the high side electric wire 14 and the low side electric wire 13 to smooth the voltage between the high side electric wire 14 and the low side electric wire 13.
  • Each switch circuit 2 has a first switching element 21 and a second switching element 22.
  • the first switching element 21 and the second switching element 22 are connected in series between the high-side electric wire 14 and the low-side electric wire 13 with the first switching element 21 on the low side and the second switching element 22 on the high side.
  • An output terminal 25 is provided between the first switching element 21 and the second switching element 22 and connected to the load 6 to output power of any of the UVW phases.
  • the first switching element 21 and the second switching element 22 are IGBTs as an example in the present embodiment, but may be other elements such as MOSFETs and bipolar transistors.
  • the first switching element 21 and the second switching element 22 may be respectively provided with reflux diodes 210 and 220 whose high side is a cathode.
  • the operating frequency of the first switching element 21 and the second switching element 22 is a high frequency such as 10 kHz, for example.
  • the first switching element 21 and the second switching element 22 may include wide band gap semiconductors.
  • the wide band gap semiconductor is a semiconductor having a band gap larger than that of a silicon semiconductor, and is, for example, a semiconductor such as SiC, GaN, diamond, AlN, AlGaN, or ZnO.
  • Each control device 3 is connected to the switch circuit 2 of the corresponding phase in the UVW phase.
  • Each control device 3 includes a control unit 30, a gate drive circuit 31, a detection device 4, a determination unit 33, and a compensation unit 34.
  • the control unit 30 controls the switching of the switch circuit 2. For example, the control unit 30 switches at least one of the first switching element 21 and the second switching element 22 a plurality of times during the fluctuation period of the output current I c from the output terminal 25. As an example, the control unit 30 controls the switch circuit 2 by PWM control.
  • control unit 30 performs feedback control so that the output value of the output terminal 25 approaches the target value.
  • the output value and the target value are current values.
  • the control unit 30 causes the switch circuit to make the output current I c measured by the current sensor 300 provided between the output terminal 25 and the load 6 approach the target current I target input to the control device 3 2 may be controlled.
  • the control unit 30 supplies a control signal of on / off of the first switching element 21 and the second switching element 22 to the gate drive circuit.
  • the gate drive circuit 31 drives the gates of the first switching element 21 and the second switching element 22 based on the input control signal.
  • a gate resistor 310 (see FIG. 2) may be provided between the gate drive circuit 31 and the gates of the first switching element 21 and the second switching element 22.
  • Detector 4 detects the zero crossing of the output current I c. For example, the detection device 4 may detect whether or not the output current I c is at or near zero.
  • the detection device 4 includes an acquisition unit 41 and a detection unit 42.
  • the Acquisition unit 41 acquires the observation value V ics based on the gate voltage V g during the mirror period of the first switching element 21.
  • the mirror period is a period in which the mirror capacitance between the drain and the gate is charged when the switching element is turned on.
  • the gate voltage V g is clamped to a constant value (mirror voltage, gate plateau voltage, gate clamp voltage) by the Miller effect.
  • the observed value V ics based on the gate voltage V g during the mirror period is a value observed by the magnitude of the gate voltage V g, those gate voltage V g thereof in mirror period as an example in the present embodiment.
  • the observed value V ic based on the gate voltage V g in the mirror period also has a linear relationship with the output current I c .
  • the acquisition unit 41 supplies the acquired observed value Vic to the detection unit 42.
  • Detector 42 detects the zero crossing of the output current I c on the basis of the observed value V ics. Zero crossing of the output current I c on the basis of the observed value V ics that is detectable, the observed value V ics and the output current I c is because a linear relationship.
  • the output current I c may detect whether the zero crossing.
  • the detection unit 42 may detect whether or not the output current I c has a zero cross each time the first switching element 21 switches to the on state and / or the off state.
  • the detection unit 42 may detect whether or not the output current I c crosses zero.
  • the detection unit 42 supplies the detection result to the determination unit 33.
  • the detection unit 42 may supply, to the determination unit 33, a detection signal that becomes high when the zero cross is detected.
  • Determination unit 33 according to the timing of the zero crossing detection device 4 detects and determines the sign of the output current I c. For example, the determination unit 33 alternately determines that the output current I c is positive or negative whenever the zero crossing is detected. The determination unit 33 may determine positive or negative from the measurement result of the current sensor 300. As an example in the present embodiment, the output current I c flowing from output terminal 25 to the load 6 to be positive. The determination unit 33 supplies the determination result to the compensation unit 34.
  • the dead time is a time for temporarily turning off both the first switching element 21 and the second switching element 22 in order to prevent a short through current.
  • the compensating unit 34 adjusts the on period of the first switching element 21 and the off period of the second switching element 22 to be longer in response to the determination that the output current I c is positive. Adjustment is made to make the off period of the first switching element 21 and the on period of the second switching element 22 longer in response to the determination that c is negative. Further, the compensating unit 34 makes the target current I target input to the control device 3 relative to the output current I c by the dead time compensation value in response to the determination that the output current I c is positive. The target current I target is decreased relative to the output current I c by the dead time compensation value and supplied to the control unit 30 in response to the fact that the output current I c is determined to be negative.
  • the dead time compensation value is a compensation value of the output current Ic for eliminating distortion of the output waveform accompanying provision of the dead time.
  • the dead time compensation value for example, a value calculated by a conventionally known method such as the value described in the above-mentioned Patent Document 1 may be used.
  • the output current I c by the current transformer
  • the effect of ripples prevents the occurrence of detection errors. Therefore, the zero crossing can be detected accurately.
  • the dead time compensation is performed using the accurate zero cross timing, the distortion of the output waveform due to the dead time can be reliably compensated.
  • FIG. 2 shows the acquisition unit 41 and the detection unit 42 of the detection device 4.
  • the acquisition unit 41 includes a buffer circuit 410, a differentiation unit 411, a specification unit 412, and a sampling unit 413.
  • the buffer circuit 410 buffers the gate voltage V g and supplies the gate voltage V g to the differentiation unit 411 and the sampling unit 413.
  • the gain of the buffer circuit 410 may be one or a value other than one.
  • the differentiating unit 411 differentiates the gate voltage V g .
  • the differentiating unit 411 may differentiate the gate voltage V g with respect to time.
  • the differential value indicates the slope of the graph showing the change over time in the gate voltage V g.
  • the differentiating unit 411 may supply the differential value of the gate voltage V g to the identifying unit 412.
  • Specifying unit 412 based on the differential value of the gate voltage V g, to identify the mirror period. For example, the identifying unit 412 may identify the mirror period depending on whether the derivative value is zero. The identifying unit 412 supplies the identifying result to the sampling unit 413. For example, the identifying unit 412 may supply a signal that becomes high during the mirror period to the sampling unit 413.
  • the sampling unit 413 samples the observation value Vic during the mirror period.
  • the sampling unit 413 may sample the gate voltage V g at least at one time during the mirror period as the observed value Vic .
  • the sampling unit 413 may hold the sampled observation value Vic until the next sampling.
  • the sampling unit 413 supplies the sampled observation value Vic to the detection unit 42.
  • the detection unit 42 has a comparison circuit 420.
  • the comparison circuit 420 detects the zero crossing of the output current I c based on the result of comparing the observed value V ic with the threshold value V ref .
  • the comparison circuit 420 may generate zero crossing in response to the observation value Vic being equal to or less than the threshold value Vref .
  • the value of the allowable margin K may be set arbitrarily by trial and error.
  • detector 42 is so detects the zero-crossing based on the observed value V ics from the first switching element 21 of the low side, based on the observed value V ics from the second switching element 22 of the high-side zero-cross A lower voltage value is used as the threshold value V ref as compared to the case of detecting
  • the mirror period may be sampled observations V ics in linear relationship with the output current I c. Therefore, the zero crossing of the output current I c can be accurately detected.
  • FIG. 3 shows the sampling unit 413.
  • the sampling unit 413 includes a sampling capacitor 4130, a sampling switch 4131, and an output buffer 4132.
  • Sampling capacitor 4130 stores the observations V ics.
  • the sampling capacitor 4130 is provided between the wiring connecting the buffer circuit 410 and the detection unit 42 and the ground.
  • the sampling switch 4131 is provided between the sampling capacitor 4130 and the buffer circuit 410.
  • the sampling switch 4131 connects between a terminal for outputting the observed value V g (the output terminal of the buffer circuit 410 as an example in this embodiment) and the sampling capacitor 4130 between the mirror periods, and the output terminal and the sampling capacitor 4130 Between them except for the mirror period.
  • the sampling switch 4131 may be in the closed state at least at one time of the mirror period specified by the specifying unit 412 and may be in the open state other than the mirror period.
  • the output buffer 4132 is provided between the sampling capacitor 4130 and the detection unit 42.
  • the output buffer 4132 outputs the observed value V ics accumulated in the sampling capacitor 4130 to the detector 42.
  • a voltage is accumulated showing the observed values V ics in the sampling capacitor 4130 during the mirror period, the voltage is held at the time of completion of the mirror period.
  • FIG. 4 shows the relationship between the output current I c at turn-on and the gate voltage V g .
  • the vertical axis is voltage (V)
  • the horizontal axis is time (seconds).
  • the gate voltage V g is clamped at a constant value in the mirror period.
  • the gate voltage V g of the mirror period is in linear relationship with the output current I c, the more the output current I c is large, the gate voltage V g of the mirror period is increased.
  • FIG. 5 shows the relationship between the output current I c at turn-on and the gate current I g .
  • the vertical axis is current (A)
  • the horizontal axis is time (seconds).
  • the gate current Ig is clamped at a constant value in the mirror period.
  • the gate current Ig of the mirror period is in linear relationship with the output current I c, the more the output current I c is large, the gate current Ig of the mirror period is reduced.
  • Figure 6 shows the relationship between the output current I c and the observed value V ics.
  • the upper graph shows a change with time of the output current I c.
  • the vertical axis is current (A)
  • the horizontal axis is time (seconds).
  • the lower graph shows the change with time of observations V ics based on the gate voltage V g during the mirror period of the second switching element 22 of the first switching element 21 and the high side of the low side.
  • the vertical axis is voltage (V)
  • the horizontal axis is time (seconds). Note that the observed value V ics based on the gate voltage V g of the second switching element 22 of the high side is observed value V ics the acquisition unit 41 to the second switching element 22 is obtained when provided.
  • the output current I c is periodic variation with a sinusoidal waveform.
  • FIG. 7 shows an operation waveform of the detection device 4.
  • the upper graph shows the time change of the gate voltage V g of the low-side first switching element 21 and the observed value V ic .
  • the vertical axis is voltage (V) and the horizontal axis is time (seconds).
  • the central graph shows the control signal of the first switching element 21 under PWM control. When the control signal is high, the first switching element 21 is turned on, and when low, the first switching element 21 is turned off.
  • the lower graph shows the detection signal output from the detection unit 42. The detection signal indicates that a zero crossing is detected when high, and indicates that a zero crossing is not detected when low.
  • the first switching element 21 is turned on to start the mirror period.
  • the mirror period is specified by the specifying unit 412, and the gate voltage V g is sampled and held by the sampling unit 413 at the sample hold timing during that period, and is supplied to the detection unit 42 as the observed value Vic .
  • the detection unit 42 compares the observed value Vic with the threshold value Vref .
  • the detection signal becomes high as the occurrence of the zero crossing.
  • the detection signal becomes low assuming that no zero crossing occurs.
  • the detection signal becomes high as the zero cross occurs. Zero crossing of the output current I c as described above is detected.
  • FIG. 8 shows a detection device 4A according to the second embodiment.
  • symbol is attached
  • the detection device 4A includes an AD conversion unit 43 and a detection unit 42A.
  • AD conversion unit 43 supplies the detection unit 42A converts the observations V ics analog value acquired by the acquiring unit 41 into a digital value of the observed value V ics (also referred to as the observed value V ic (D)).
  • the AD conversion unit 43 may be any of pipeline type, flash type, successive approximation type and delta sigma type.
  • Detection unit 42A the digital value of the observed values V ics (D), based on a result of comparison with the threshold value to be stored therein, for detecting the zero crossing of the output current I c.
  • the threshold value is a voltage value V ic of the analog value sampled in advance when the output current I c can be regarded as zero in the inverter device 1 including the detection device 4A.
  • the thresholds may be set separately for the individual detection devices 4A. As a result, the influence of variations in the characteristics of the detection device 4A among products is reduced, and the zero crossing of the output current I c is accurately detected.
  • the observation value converted from an analog value to a digital value is supplied to the detection unit 42A, so that a digital circuit can be used as the detection unit 42A.
  • the zero crossing of the output current I c is detected based on the result of comparison with the internally stored threshold, the variation of the threshold due to the influence of noise is different from the case of using the input voltage as a threshold for comparison. Thus, the zero crossing of the output current I c can be accurately detected.
  • FIG. 9 shows a detection device 4B according to the third embodiment.
  • the detection device 4B has a detection unit 42B.
  • Detector 42B includes a prediction unit 420B to calculate a predicted value V ics observations V ics of past digital values observed value V ics of the following digital values from the history of (D) (D) (D x) The zero crossing of the output current I c is detected based on the result of comparing the predicted value V ic (D x ) with the threshold value.
  • the threshold may be set as in the second embodiment.
  • the actually measured observations V ic (D) The detection timing of the zero crossing can be advanced compared to the case where the zero crossing of the output current I c is detected based on Moreover, since the predicted value V ic (D x) is calculated from the history of observations V ics (D), increasing the number of predicted values V ic (D x) observations V ics used to calculate the (D) Thus, the influence of the measurement error of the observed value V ic (D) can be reduced, and the zero crossing of the output current I c can be accurately detected.
  • FIG. 10 shows a calculation example of the predicted value V ic (D x ) by the prediction unit 420B.
  • the observed value Vic (D) is measured in the mirror period after the rise of the pulse signal for performing PWM control on the switching element 21 (or the switching element 22), and the rise timing of each pulse signal The intervals T n ⁇ 1 , T n , T n + 1 ,... of t n ⁇ 1 , t n , t n + 1 ,.
  • the prediction unit 420B determines that the latest plurality of observed digital values V ic (D n ),... (Where the suffix “n” is a natural number indicating the acquired order of the observed values V ic (D n ))
  • the predicted value V ic (D x ) of the next observed value V ic (D) may be calculated from an approximation function of the relationship between each observation value V ic (D n ) and the acquisition timing t n ,.
  • the approximate function may be a non-linear function or a linear function.
  • the prediction unit 420B may change the time change rate a of the latest two observed digital values V ic (D n ) and V ic (D n + 1 ) to the most recent observed digital value V ic (D n + 1 ).
  • the predicted value V ic (D x ) may be calculated using the rate of change with time to the predicted value V ic (D x ).
  • the time change rate a from the n-th observation value V ic (D n ) to the nearest (n + 1) -th observation value V ic (D n + 1 ) is the (n + 1) -th observation value V ic (D n
  • the following equation (1) is established when it is used as a time change rate from the above to the predicted value V ic (D x ).
  • Equation (1) is transformed into the following equation (2).
  • the prediction unit 420B may calculate the predicted value V ic (D x ) according to this equation (2).
  • V ic (D x ) 2V ic (D n + 1 ) -V ic (D n ) (2)
  • the time change rate a of the two latest observed values V ic (D n ) and V ic (D n + 1 ) is the time from the latest observed value V ic (D n + 1 ) to the predicted value V ic (D x ) since calculates the predicted value V ic (D x) is used as the rate of change, it is possible to calculate the predicted value V ic (D x) by a simple calculation.
  • the prediction unit 420B of the detection unit 42B in the detection device 4B predicts the next time change rate predicted value a based on the history of time change rates a n , ... of the past observed values V ic (D) Calculate x .
  • prediction unit 420B is nearest multiple observations V ic (D), ... and, acquisition timing t n, ... time from the change rate a n of each observation V ic (D n), ... and the timing t The approximation function of the relationship with n 1 ,...
  • Detector 42B may detect the zero-crossing of the output current I c on the basis of a result of comparison with a threshold predicted value a x.
  • the detection unit 42A uses at least one of the maximum value and the minimum value of the temporal change rate a of the observed value Vic (D) of the digital value as the threshold value.
  • the thresholds may be set separately for the individual detection devices 4B.
  • the maximum value and / or the minimum value measured in advance in the characteristic test at the time of manufacture of detection device 4B may be set in detection device 4B.
  • the detection device 4B may store a history of time change rates of Vic (D) and sequentially update the maximum value and / or the minimum value stored therein.
  • the detection timing of the zero crossing can be advanced.
  • the predicted value of the next time rate from the time rate of change of the past observations V ic (D) is calculated, by increasing the number of observations V ic (D) used for calculating the predicted value, The influence of the error of the observed value V ic (D) can be reduced, and the zero crossing of the output current I c can be accurately detected.
  • FIG. 11 shows the relationship between the output current I c and the observed value V ic and the time change rate a of the observed value V ic .
  • the upper and middle graphs are the same as in FIG.
  • the lower graph shows the temporal change of the time change rate a of the observed value V ic .
  • the vertical axis represents the time change rate a of the observed value V ic
  • the horizontal axis represents time (seconds).
  • the zero crossing of the output current I c is detected by using at least one of the maximum value and the minimum value of the time change rate a of the observation value V ic (D) as a threshold.
  • the acquiring unit 41 specifies the mirror period by the specifying unit 412 and samples the observation value Vic during that period.
  • the observation value Vic may be sampled at a timing when a predetermined time has elapsed since the instruction.
  • the predetermined time may be the time from the ON indication to the start of the mirror period.
  • the acquisition unit 41 may set the sampling timing during the mirror period using a delay circuit that generates a delay by the time from the input of the on instruction.
  • the acquisition unit 41 is described as obtaining the observed value V ics based on the gate voltage V g, it may acquire an observation value based on the gate current I g.
  • FIG. 12 shows a modification of the acquisition unit 41.
  • the acquisition unit 41 may acquire the voltage V g obtained by converting the gate current I g by the gate resistor 310 as the observed value Vic .
  • first switching element 21 is described as low side and the second switching element 22 is described as high side, the arrangement may be reversed.
  • the acquisition unit 41 has been described as acquiring the observed value Vic based on the gate voltage V g or the gate current I g of the low-side first switching element 21, instead of / in addition to this, the high-side The observation value V ic based on the gate voltage V g or the gate current I g of the second switching element 22 may be acquired.
  • the detection unit 42 may detect whether or not the output current I c crosses (or crosses zero) each time switching to the on state and / or the off state in the second switching element 22 is performed. . Since a high reference potential of the gate voltage V g is high side, the acquisition unit 41 may acquire the observation value V ics after converting the reference potential of an insulating transformer or the like.
  • the acquisition part 41 was demonstrated as having the buffer circuit 410, it may replace with this and may have an integrating circuit.
  • the integrating circuit may integrate the gate voltage V g in at least a part of the mirror period specified by the specifying unit 412 and supply the gate voltage V g to the sampling unit 413.
  • the integration circuit may be a band pass filter. In this case, the influence of noise on the gate voltage V g can be reduced.
  • the output value and target value which are used for feedback control of the control part 30 were demonstrated as an electric current value, it is good also as a voltage value.
  • control device 3 is provided for each UVW phase, one may be provided for all three phases.
  • three-phase AC power is supplied to the switch circuit 2 as described above, single-phase AC power may be supplied or DC power may be supplied.
  • detection devices 4, 4A, 4B have been described as being included in the inverter device 1, they may be included in other devices such as a converter device.
  • various embodiments of the present invention may be described with reference to flowcharts and block diagrams, wherein the blocks are responsible for (1) process steps or (2) operations being performed. It may represent a section of equipment that it has. Specific steps and sections are provided by at least one of dedicated circuitry, programmable circuitry provided with computer readable instructions stored on computer readable media, and processor readable with computer readable instructions stored on computer readable media. It may be implemented.
  • the dedicated circuitry may include digital and / or analog hardware circuitry, and may include at least one of integrated circuitry (IC) and discrete circuitry.
  • Programmable circuits include memory elements such as logic AND, logic OR, logic XOR, logic NAND, logic NOR, and other logic operations, flip flops, registers, field programmable gate arrays (FPGAs), programmable logic arrays (PLAs), etc. And the like, and may include reconfigurable hardware circuitry.
  • a computer readable medium may include any tangible device capable of storing instructions to be executed by an appropriate device, such that a computer readable medium having instructions stored therein is designated in a flowchart or block diagram.
  • a product will be provided that includes instructions that can be executed to create means for performing the operations. Examples of computer readable media may include electronic storage media, magnetic storage media, optical storage media, electromagnetic storage media, semiconductor storage media, and the like.
  • Computer readable media include floppy disks, diskettes, hard disks, random access memory (RAM), read only memory (ROM), erasable programmable read only memory (EPROM or flash memory), Electrically Erasable Programmable Read Only Memory (EEPROM), Static Random Access Memory (SRAM), Compact Disc Read Only Memory (CD-ROM), Digital Versatile Disc (DVD), Blu-Ray (RTM) Disc, Memory Stick, Integrated A circuit card or the like may be included.
  • RAM random access memory
  • ROM read only memory
  • EPROM or flash memory erasable programmable read only memory
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • SRAM Static Random Access Memory
  • CD-ROM Compact Disc Read Only Memory
  • DVD Digital Versatile Disc
  • RTM Blu-Ray
  • Memory Stick Integrated A circuit card or the like may be included.
  • the computer readable instructions may be assembler instructions, instruction set architecture (ISA) instructions, machine instructions, machine dependent instructions, microcode, firmware instructions, state setting data, or object oriented programming such as Smalltalk, JAVA, C ++, etc. May contain any code or object code written in any combination of one or more programming languages, including languages and conventional procedural programming languages such as the "C" programming language or similar programming languages .
  • Computer readable instructions may be local or to a wide area network (WAN) such as a local area network (LAN), the Internet, etc., relative to a processor or programmable circuitry of a general purpose computer, special purpose computer, or other programmable data processing device.
  • FIG. 13 shows an example of a computer 2200 in which aspects of the present invention may be fully or partially embodied.
  • a program installed in the computer 2200 can cause the computer 2200 to function as an operation or one or more sections of the device according to an embodiment of the present invention, or the operation or the one or more operations. Sections may be performed, and in addition, or in the alternative, computer 2200 may perform processes according to embodiments of the present invention or steps of the processes.
  • Such programs may be executed by CPU 2212 to cause computer 2200 to perform specific operations associated with some or all of the blocks in the flowcharts and block diagrams described herein.
  • the computer 2200 includes a CPU 2212, a RAM 2214, a graphic controller 2216 and a display device 2218, which are mutually connected by a host controller 2210.
  • the computer 2200 also includes an I / O unit such as a communication interface 2222, a hard disk drive 2224, a DVD-ROM drive 2226, and an IC card drive, which are connected to the host controller 2210 via an I / O controller 2220.
  • the computer also includes legacy input / output units, such as a ROM 2230 and a keyboard 2242, which are connected to an input / output controller 2220 via an input / output chip 2240.
  • the CPU 2212 operates in accordance with programs stored in the ROM 2230 and the RAM 2214, thereby controlling each unit.
  • the graphic controller 2216 obtains image data generated by the CPU 2212 in a frame buffer or the like provided in the RAM 2214 or itself and causes the image data to be displayed on the display device 2218.
  • the communication interface 2222 communicates with other electronic devices via a network.
  • the hard disk drive 2224 stores programs and data used by the CPU 2212 in the computer 2200.
  • the DVD-ROM drive 2226 reads a program or data from the DVD-ROM 2201 and provides the hard disk drive 2224 with the program or data via the RAM 2214.
  • the IC card drive reads programs and data from the IC card, and additionally or alternatively writes programs and data to the IC card.
  • the ROM 2230 stores therein at least one of a boot program or the like executed by the computer 2200 upon activation, and a program dependent on the computer 2200 hardware.
  • the I / O chip 2240 may also connect various I / O units to the I / O controller 2220 via parallel ports, serial ports, keyboard ports, mouse ports, etc.
  • the program is provided by a computer readable medium such as a DVD-ROM 2201 or an IC card.
  • the program is read from a computer readable medium, installed on a hard disk drive 2224, a RAM 2214 or a ROM 2230 which is also an example of a computer readable medium, and executed by the CPU 2212.
  • Information processing described in these programs is read by the computer 2200 and brings about coordination between the programs and the various types of hardware resources.
  • An apparatus or method may be configured by implementing the manipulation or processing of information in accordance with the use of computer 2200.
  • the CPU 2212 executes the communication program loaded in the RAM 2214, and performs communication processing to the communication interface 2222 based on the processing described in the communication program. You may order.
  • the communication interface 2222 reads transmission data stored in a transmission buffer processing area provided in a recording medium such as the RAM 2214, the hard disk drive 2224, the DVD-ROM 2201, or an IC card under the control of the CPU 2212 and reads the transmission.
  • the data is transmitted to the network, or the received data received from the network is written to a reception buffer processing area or the like provided on the recording medium.
  • the CPU 2212 causes the RAM 2214 to read all or necessary portions of files or databases stored in an external recording medium such as the hard disk drive 2224, the DVD-ROM drive 2226 (DVD-ROM 2201), an IC card, etc. Various types of processing may be performed on the data on RAM 2214. Next, the CPU 2212 writes back the processed data to the external recording medium.
  • an external recording medium such as the hard disk drive 2224, the DVD-ROM drive 2226 (DVD-ROM 2201), an IC card, etc.
  • Various types of processing may be performed on the data on RAM 2214.
  • the CPU 2212 writes back the processed data to the external recording medium.
  • the CPU 2212 describes various types of operations, information processing, condition judgment, conditional branching, unconditional branching, information retrieval, which are described throughout the present disclosure and specified by a program instruction sequence for data read from the RAM 2214. , Various types of processing may be performed, including write back, to RAM 2214.
  • the CPU 2212 may search for information in a file in a recording medium, a database, and the like. For example, when a plurality of entries each having the attribute value of the first attribute associated with the attribute value of the second attribute are stored in the recording medium, the CPU 2212 specifies the attribute value of the first attribute. Search for an entry matching the condition from among the plurality of entries, read the attribute value of the second attribute stored in the entry, and thereby associate the first attribute satisfying the predetermined condition with the first attribute An attribute value of the second attribute may be acquired.
  • the programs or software modules described above may be stored on computer readable medium on or near computer 2200.
  • a recording medium such as a hard disk or a RAM provided in a server system connected to a dedicated communication network or the Internet can be used as a computer readable medium, thereby providing the program to the computer 2200 via the network.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

カレントトランスにより電流のゼロクロスを検出すると、リップルの影響により検出誤差が生じてしまう。直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路が出力する出力電流のゼロクロスを検出する検出装置であって、第１スイッチング素子および第２スイッチング素子のうち少なくとも１つのスイッチング素子の、ドレインゲート間のミラー容量を充電するミラー期間中における、ゲート電圧に基づく観測値またはゲート電流に基づく観測値を取得する取得部と、ミラー期間中の観測値に基づいて、第１スイッチング素子および第２スイッチング素子の間の出力端子と出力端子に接続される負荷との間に流れる出力電流のゼロクロスを検出する検出部と、を備える検出装置が提供される。

Description

検出装置、制御装置およびインバータ装置
　本発明は、検出装置、制御装置およびインバータ装置に関する。
　従来、直列に接続された２つのスイッチング素子を有するスイッチ回路では、スイッチ回路の入力電流または出力電流をカレントトランスで観測し、そのゼロクロスタイミングを検出している（例えば特許文献１参照）。
　特許文献１　特開２０１５－８０２９４号公報
解決しようとする課題
　しかしながら、カレントトランスにより電流のゼロクロスを検出すると、リップルの影響により検出誤差が生じ、正確なタイミングを検出することが難しい場合がある。
一般的開示
（項目１）
　上記課題を解決するために、本発明の第１の態様においては、直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路が出力する出力電流のゼロクロスを検出する検出装置が提供される。検出装置は、第１スイッチング素子および第２スイッチング素子のうち少なくとも１つのスイッチング素子の、ドレインゲート間のミラー容量を充電するミラー期間中における、ゲート電圧に基づく観測値またはゲート電流に基づく観測値を取得する取得部を備えてよい。検出装置は、ミラー期間中の観測値に基づいて、第１スイッチング素子および第２スイッチング素子の間の出力端子と出力端子に接続される負荷との間に流れる出力電流のゼロクロスを検出する検出部を備えてよい。
（項目２）
　スイッチ回路は、ロー側の第１スイッチング素子およびハイ側の第２スイッチング素子が直列に接続されたものでよい。取得部は、第１スイッチング素子からの観測値を取得してよい。
（項目３）
　検出部は、観測値を閾値と比較した結果に基づいて、ゼロクロスを検出してよい。
（項目４）
　検出装置は、取得部により取得されるアナログ値の観測値をデジタル値の観測値に変換して検出部に供給するＡＤ変換部を備えてよい。
（項目５）
　検出部は、デジタル値の観測値を、内部に記憶する所定の基準値と比較した結果に基づいて、ゼロクロスを検出してよい。
（項目６）
　検出部は、過去のデジタル値の観測値の履歴から次のデジタル値の観測値の予測値を算出する予測部を有してよい。検出部は、予測値を閾値と比較した結果に基づいて、ゼロクロスを検出してよい。
（項目７）
　予測部は、直近の複数のデジタル値の観測値と、各観測値の取得タイミングとの関係の近似関数から予測値を算出してよい。
（項目８）
　予測部は、直近の２つのデジタル値の観測値の時間変化率を、直近のデジタル値の観測値から予測値への時間変化率として用いて予測値を算出してよい。
（項目９）
　検出部は、過去のデジタル値の観測値の時間変化率の履歴から次の時間変化率の予測値を算出する予測部を有してよい。検出部は、予測値を閾値と比較した結果に基づいて、ゼロクロスを検出してよい。
（項目１０）
　検出部は、デジタル値の観測値の時間変化率の最大値および最小値の少なくとも一方を閾値として用いてよい。
（項目１１）
　少なくとも１つのスイッチング素子は、出力電流の変動周期の間に複数回スイッチングされてよい。検出部は、複数回のスイッチングのうち２以上のスイッチングのそれぞれにおいて、出力電流がゼロクロスしたか否かを検出してよい。
（項目１２）
　検出部は、少なくとも１つのスイッチング素子における、オン状態およびオフ状態の少なくとも一方へのスイッチング毎に、出力電流がゼロクロスしたか否か、またはゼロクロスするか否かを検出してよい。
（項目１３）
　取得部は、観測値を微分する微分部を有してよい。取得部は、観測値の微分値に基づいて、ミラー期間を特定する特定部を有してよい。取得部は、ミラー期間中に観測値をサンプリングするサンプリング部を有してよい。
（項目１４）
　サンプリング部は、観測値を蓄積するサンプリングコンデンサを有してよい。サンプリング部は、ミラー期間の間に観測値を出力する端子とサンプリングコンデンサとの間を接続し、ミラー期間以外において観測値を出力する端子とサンプリングコンデンサとの間を遮断するサンプリングスイッチを有してよい。サンプリング部は、サンプリングコンデンサに蓄積された観測値を検出部に出力する出力バッファを有してよい。
（項目１５）
　取得部は、少なくとも１つのスイッチング素子に対するオン指示から予め定められた時間が経過したタイミングで観測値をサンプリングしてよい。
（項目１６）
　本発明の第２の態様においては、制御装置が提供される。制御装置は、本発明の第１の態様の検出装置を備えてよい。制御装置は、検出装置が検出したゼロクロスのタイミングに応じて、出力電流の正負を判定する判定部を備えてよい。制御装置は、スイッチ回路のスイッチングを制御する制御部を備えてよい。制御装置は、出力電流の正負に応じて、スイッチ回路のデッドタイムを補償する補償部を備えてよい。
（項目１７）
　スイッチ回路は、ロー側の第１スイッチング素子およびハイ側の第２スイッチング素子が直列に接続されたものでよい。補償部は、出力電流が正と判定されたことに応じて第１スイッチング素子のオン期間および第２スイッチング素子のオフ期間をより長くするように調整し、出力電流が負と判定されたことに応じて第１スイッチング素子のオフ期間および第２スイッチング素子のオン期間をより長くするように調整してよい。
（項目１８）
　制御部は、ＰＷＭ制御により出力端子の出力値を目標値に近付けるようにスイッチ回路を制御してよい。補償部は、出力電流が正と判定されたことに応じて、目標値を出力値に対してデッドタイム補償値分相対的に増加させ、出力電流が負と判定されたことに応じて、目標値を出力値に対してデッドタイム補償値分相対的に減少させてよい。
（項目１９）
　本発明の第３の態様においては、インバータ装置が提供される。インバータ装置は、本発明の第２の態様の制御装置を備えてよい。インバータ装置は、スイッチ回路を備えてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１の実施形態に係るインバータ装置を示す。 検出装置の取得部および検出部を示す。 サンプリング部を示す。 ターンオン時の出力電流と、ゲート電圧との関係を示す。 ターンオン時の出力電流と、ゲート電流との関係を示す。 出力電流と観測値との関係を示す。 検出装置の動作波形を示す。 第２の実施形態に係る検出装置を示す。 第３の実施形態に係る検出装置を示す。 予測部による予測値の算出例を示す。 出力電流および観測値と、観測値の時間変化率との関係を示す。 取得部の変形例を示す。 本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータの例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　［第１の実施形態］
　図１は、本実施形態に係るインバータ装置１を交流電源５および負荷６と共に示す。
　交流電源５は、インバータ装置１に交流電力（本実施形態では一例として３相交流電力）を供給可能となっている。例えば交流電源５は、２００Ｖまたは４００Ｖの商用電源であってよい。
　負荷６は、インバータ装置１から電力供給を受ける電子部品である。本実施形態では一例として、負荷６は三相モータである。
　インバータ装置１は、整流回路１０と、平滑コンデンサ１１と、１または複数（本実施形態では一例として相ごとの計３つ）のスイッチ回路２と、１または複数（本実施形態では一例として相ごとの計３つ）の制御装置３とを備える。
　整流回路１０は、交流電源５から供給される交流電流を整流する。整流回路１０は、多相の全波整流回路でよく、本実施形態では一例として、三相の全波整流回路である。整流回路１０は、ハイ側電線１４およびロー側電線１３の間にＵＶＷの相ごとに直列に接続された２つの整流ダイオードを有する。整流回路１０は、整流により得られた直流電力をハイ側電線１４およびロー側電線１３に供給する。
　平滑コンデンサ１１は、ハイ側電線１４およびロー側電線１３の間に並列に接続され、ハイ側電線１４およびロー側電線１３の間の電圧を平滑化する。
　各スイッチ回路２は、第１スイッチング素子２１および第２スイッチング素子２２を有する。第１スイッチング素子２１および第２スイッチング素子２２は、第１スイッチング素子２１をロー側、第２スイッチング素子２２をハイ側としてハイ側電線１４およびロー側電線１３の間に直列に接続されている。第１スイッチング素子２１および第２スイッチング素子２２の間には出力端子２５が設けられて負荷６に接続され、ＵＶＷ相のうち何れかの相の電力を出力するようになっている。
　第１スイッチング素子２１および第２スイッチング素子２２は、本実施形態では一例としてＩＧＢＴであるが、ＭＯＳＦＥＴ、バイポーラトランジスタ等の他の素子でもよい。第１スイッチング素子２１および第２スイッチング素子２２には、ハイ側がカソードである還流ダイオード２１０，２２０がそれぞれ設けられてよい。第１スイッチング素子２１および第２スイッチング素子２２の動作周波数は、例えば１０ｋＨｚ等の高周波数である。第１スイッチング素子２１および第２スイッチング素子２２は、ワイドバンドギャップ半導体を含んでよい。ここで、ワイドバンドギャップ半導体とは、シリコン半導体よりもバンドギャップが大きい半導体であり、例えばＳｉＣ、ＧａＮ、ダイヤモンド、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯなどの半導体である。
　各制御装置３は、ＵＶＷ相のうち、対応する相のスイッチ回路２に接続されている。各制御装置３は、制御部３０と、ゲート駆動回路３１と、検出装置４と、判定部３３と、補償部３４とを備える。
　制御部３０は、スイッチ回路２のスイッチングを制御する。例えば、制御部３０は、第１スイッチング素子２１および第２スイッチング素子２２の少なくとも１つを、出力端子２５からの出力電流Ｉｃの変動周期の間に複数回スイッチングする。一例として、制御部３０は、ＰＷＭ制御によりスイッチ回路２を制御する。
　また、制御部３０は、出力端子２５の出力値を目標値に近付けるようにフィードバック制御を行う。本実施形態では一例として、出力値および目標値は電流値である。例えば、制御部３０は、出力端子２５と負荷６との間に設けられた電流センサ３００によって測定された出力電流Ｉｃを、制御装置３に入力される目標電流Ｉｔａｒｇｅｔに近づけるようにスイッチ回路２を制御してよい。制御部３０は、第１スイッチング素子２１および第２スイッチング素子２２のオン／オフの制御信号をゲート駆動回路に供給する。
　ゲート駆動回路３１は、入力される制御信号に基づいて第１スイッチング素子２１および第２スイッチング素子２２のゲートをそれぞれ駆動する。ゲート駆動回路３１と第１スイッチング素子２１および第２スイッチング素子２２のゲートとの間には、ゲート抵抗３１０（図２参照）があってもよい。
　検出装置４は、出力電流Ｉｃのゼロクロスを検出する。例えば、検出装置４は、出力電流Ｉｃがゼロまたはゼロ近傍であるか否かを検出してよい。検出装置４は、取得部４１と、検出部４２とを有する。
　取得部４１は、第１スイッチング素子２１におけるミラー期間中のゲート電圧Ｖｇに基づく観測値Ｖｉｃを取得する。ここで、ミラー期間とは、スイッチング素子がターンオンされる場合にドレインゲート間のミラー容量が充電される期間である。ミラー期間では、ミラー効果によりゲート電圧Ｖｇが一定値（ミラー電圧、ゲートプラトー電圧、ゲートクランプ電圧）にクランプされる。ミラー期間中のゲート電圧Ｖｇに基づく観測値Ｖｉｃとは、ゲート電圧Ｖｇの大小により観測される値であり、本実施形態では一例としてミラー期間中のゲート電圧Ｖｇそのものである。ここで、ゲート電圧Ｖｇはミラー期間において出力電流Ｉｃと線形関係にあるため、ミラー期間中のゲート電圧Ｖｇに基づく観測値Ｖｉｃも出力電流Ｉｃと線形関係にある。取得部４１は、取得した観測値Ｖｉｃを検出部４２に供給する。
　検出部４２は、観測値Ｖｉｃに基づいて出力電流Ｉｃのゼロクロスを検出する。観測値Ｖｉｃに基づいて出力電流Ｉｃのゼロクロスが検出可能であるのは、観測値Ｖｉｃと出力電流Ｉｃとが線形関係にあるためである。
　検出部４２は、出力電流Ｉｃの変動周期において複数回のスイッチングが行われる場合には、そのうち２以上のスイッチングのそれぞれにおいて、出力電流Ｉｃがゼロクロスしたか否かを検出してよい。一例として検出部４２は、第１スイッチング素子２１におけるオン状態および／またはオフ状態へのスイッチング毎に、出力電流Ｉｃがゼロクロスしたか否かを検出してよい。なお、検出部４２は、出力電流Ｉｃがゼロクロスするか否かを検出してもよい。
　検出部４２は、検出結果を判定部３３に供給する。例えば、検出部４２は、ゼロクロスが検出された場合にハイとなる検出信号を判定部３３に供給してよい。
　判定部３３は、検出装置４が検出したゼロクロスのタイミングに応じて、出力電流Ｉｃの正負を判定する。例えば、判定部３３は、ゼロクロスが検出される毎に出力電流Ｉｃを交互に正または負と判定する。判定部３３は、電流センサ３００の測定結果から正負を判定してもよい。なお、本実施形態では一例として、出力端子２５から負荷６に向かって流れる出力電流Ｉｃを正とする。判定部３３は、判定結果を補償部３４に供給する。
　補償部３４は、出力電流Ｉｃの正負に応じて、スイッチ回路２のデッドタイムを補償する。ここで、デッドタイムとは、ショートスルー電流を防止するべく第１スイッチング素子２１および第２スイッチング素子２２の両方を一時的にオフにする時間である。
　例えば、補償部３４は、出力電流Ｉｃが正と判定されたことに応じて第１スイッチング素子２１のオン期間および第２スイッチング素子２２のオフ期間をより長くするように調整し、出力電流Ｉｃが負と判定されたことに応じて第１スイッチング素子２１のオフ期間および第２スイッチング素子２２のオン期間をより長くするように調整する。また、補償部３４は、出力電流Ｉｃが正と判定されたことに応じて、制御装置３に入力される目標電流Ｉｔａｒｇｅｔを出力電流Ｉｃに対してデッドタイム補償値分だけ相対的に増加させ、出力電流Ｉｃが負と判定されたことに応じて、目標電流Ｉｔａｒｇｅｔを出力電流Ｉｃに対してデッドタイム補償値分だけ相対的に減少させて制御部３０に供給する。これにより、デッドタイムを設けることによる出力波形の歪みが補償される。ここで、デッドタイム補償値とは、デットタイムを設けたことに伴う出力波形の歪みを解消するための出力電流Ｉｃの補償値である。デッドタイム補償値としては、例えば上述の特許文献１に記載の値など、従来より公知の手法で算出された値を用いてよい。
　以上のインバータ装置１によれば、ミラー期間中の第１スイッチング素子２１のゲート電圧Ｖｇに基づく観測値Ｖｉｃに基づいて出力電流Ｉｃのゼロクロスを検出するので、カレントトランスにより出力電流Ｉｃのゼロクロスを検出する従来の場合と異なり、リップルの影響により検出誤差が生じるのが防止される。従って、ゼロクロスを正確に検出することができる。
　また、正確なゼロクロスタイミングを用いてデッドタイム補償を行うので、デッドタイムを設けることによる出力波形の歪みを確実に補償することができる。
　図２は、検出装置４の取得部４１および検出部４２を示す。
　取得部４１は、バッファ回路４１０と、微分部４１１と、特定部４１２と、サンプリング部４１３とを有する。
　バッファ回路４１０は、ゲート電圧Ｖｇをバッファして、微分部４１１およびサンプリング部４１３に供給する。バッファ回路４１０のゲインは１でもよいし、１以外の値でもよい。
　微分部４１１は、ゲート電圧Ｖｇを微分する。例えば、微分部４１１はゲート電圧Ｖｇを時間で微分してよい。この場合、微分値は、ゲート電圧Ｖｇの経時的変化を示すグラフの傾きを示す。微分部４１１は、ゲート電圧Ｖｇの微分値を特定部４１２に供給してよい。
　特定部４１２は、ゲート電圧Ｖｇの微分値に基づいて、ミラー期間を特定する。例えば、特定部４１２は、微分値がゼロであるか否かに応じてミラー期間を特定してよい。特定部４１２は、特定結果をサンプリング部４１３に供給する。例えば、特定部４１２は、ミラー期間中にハイとなる信号をサンプリング部４１３に供給してよい。
　サンプリング部４１３は、ミラー期間中に観測値Ｖｉｃをサンプリングする。例えば、サンプリング部４１３は、ミラー期間中の少なくとも一時点でのゲート電圧Ｖｇを観測値Ｖｉｃとしてサンプリングしてよい。サンプリング部４１３は、サンプリングした観測値Ｖｉｃを次回のサンプリングまでホールドしてよい。サンプリング部４１３は、サンプリングした観測値Ｖｉｃを検出部４２に供給する。
　検出部４２は、比較回路４２０を有する。比較回路４２０は、観測値Ｖｉｃを閾値Ｖｒｅｆと比較した結果に基づいて、出力電流Ｉｃのゼロクロスを検出する。例えば、比較回路４２０は、観測値Ｖｉｃが閾値Ｖｒｅｆ以下であることに応じて、ゼロクロスが生じたものとしてよい。
　閾値Ｖｒｅｆは、出力電流Ｉｃをゼロとみなし得るときに予めサンプリングされた電圧値Ｖｉｃ＠Ｉｃ＝０Ａでもよいし、これに許容マージンＫを加えた電圧値Ｖｉｃ＠Ｉｃ＝０Ａ＋Ｋでもよい。許容マージンＫの値は、試行錯誤により任意に設定されてよい。本実施形態では、検出部４２はロー側の第１スイッチング素子２１からの観測値Ｖｉｃに基づいてゼロクロスを検出するので、ハイ側の第２スイッチング素子２２からの観測値Ｖｉｃに基づいてゼロクロスを検出する場合と比較して、閾値Ｖｒｅｆとして低い電圧値が用いられる。
　以上の検出装置４によれば、ミラー期間に観測値Ｖｉｃをサンプリングするので、出力電流Ｉｃと線形関係にある観測値Ｖｉｃをサンプリングすることができる。従って、出力電流Ｉｃのゼロクロスを正確に検出することができる。
　図３は、サンプリング部４１３を示す。サンプリング部４１３は、サンプリングコンデンサ４１３０と、サンプリングスイッチ４１３１と、出力バッファ４１３２とを有する。
　サンプリングコンデンサ４１３０は、観測値Ｖｉｃを蓄積する。本実施形態では一例として、サンプリングコンデンサ４１３０は、バッファ回路４１０および検出部４２を結ぶ配線と、グラウンドとの間に設けられる。
　サンプリングスイッチ４１３１は、サンプリングコンデンサ４１３０とバッファ回路４１０との間に設けられる。サンプリングスイッチ４１３１は、観測値Ｖｇを出力する端子（本実施形態では一例としてバッファ回路４１０の出力端子）とサンプリングコンデンサ４１３０との間をミラー期間の間に接続し、当該出力端子とサンプリングコンデンサ４１３０との間をミラー期間以外において遮断する。例えば、サンプリングスイッチ４１３１は、特定部４１２により特定されたミラー期間の少なくとも一時点で閉状態となり、ミラー期間以外で開状態となってよい。
　出力バッファ４１３２は、サンプリングコンデンサ４１３０と検出部４２との間に設けられる。出力バッファ４１３２は、サンプリングコンデンサ４１３０に蓄積された観測値Ｖｉｃを検出部４２に出力する。
　以上のサンプリング部４１３によれば、ミラー期間中にサンプリングコンデンサ４１３０に観測値Ｖｉｃを示す電圧が蓄積され、ミラー期間の終了時には当該電圧がホールドされる。
　図４は、ターンオン時の出力電流Ｉｃと、ゲート電圧Ｖｇとの関係を示す。図中、縦軸は電圧（Ｖ）であり、横軸は時間（秒）である。
　ゲート電圧Ｖｇは、ミラー期間では一定値にクランプされる。ミラー期間のゲート電圧Ｖｇは出力電流Ｉｃと線形関係にあり、出力電流Ｉｃが大きいほど、ミラー期間のゲート電圧Ｖｇは大きくなる。
　図５は、ターンオン時の出力電流Ｉｃと、ゲート電流Ｉｇとの関係を示す。図中、縦軸は電流（Ａ）であり、横軸は時間（秒）である。
　ゲート電流Ｉｇは、ミラー期間では一定値にクランプされる。ミラー期間のゲート電流Ｉｇは出力電流Ｉｃと線形関係にあり、出力電流Ｉｃが大きいほど、ミラー期間のゲート電流Ｉｇは小さくなる。
　図６は、出力電流Ｉｃと観測値Ｖｉｃとの関係を示す。上側のグラフは出力電流Ｉｃの経時変化を示す。このグラフでは、縦軸は電流（Ａ）であり、横軸は時間（秒）である。下側のグラフはロー側の第１スイッチング素子２１およびハイ側の第２スイッチング素子２２のミラー期間中のゲート電圧Ｖｇに基づく観測値Ｖｉｃの計時変化を示す。このグラフでは、縦軸は電圧（Ｖ）であり、横軸は時間（秒）である。なお、ハイ側の第２スイッチング素子２２のゲート電圧Ｖｇに基づく観測値Ｖｉｃは、第２スイッチング素子２２に取得部４１が設けられた場合に取得される観測値Ｖｉｃである。
　本実施形態では一例として、第１スイッチング素子２１および第２スイッチング素子２２が制御されることにより、出力電流Ｉｃが正弦波の波形で周期変動する。
　そして、出力電流Ｉｃが正のときには、ハイ側の第２スイッチング素子２２と、ロー側の第１スイッチング素子２１の還流ダイオード２１０とに電流が流れる。そのため、第２スイッチング素子２２の観測値Ｖｉｃは出力電流Ｉｃと線形関係にある値となる。また、第１スイッチング素子２１の観測値Ｖｉｃは、出力電圧Ｉｃがゼロのときの電圧値Ｖｉｃ＠Ｉｃ＝０Ａになる。
　一方、出力電流Ｉｃが負のときには、ロー側の第１スイッチング素子２１と、ハイ側の第２スイッチング素子２２の還流ダイオード２２０とに電流が流れる。そのため、第１スイッチング素子２１の観測値Ｖｉｃは出力電流Ｉｃと線形関係にある値となる。また、第２スイッチング素子２２の観測値Ｖｉｃは、出力電圧Ｉｃがゼロのときの電圧値Ｖｉｃ＠Ｉｃ＝０Ａになる。
　このように、第１スイッチング素子２１および第２スイッチング素子２２のそれぞれの観測値Ｖｉｃは、出力電流Ｉｃのゼロクロス点で電圧値Ｖｉｃ＠Ｉｃ＝０Ａとなり、その前後で変動パターンが異なる。よって、第１スイッチング素子２１および第２スイッチング素子２２の少なくとも一方の観測値Ｖｉｃが閾値Ｖｒｅｆ、例えば電圧値Ｖｉｃ＠Ｉｃ＝０Ａまたは電圧値Ｖｉｃ＠Ｉｃ＝０Ａ＋Ｋ以下となるか否かにより、出力電流Ｉｃのゼロクロスを検出することができる。
　図７は、検出装置４の動作波形を示す。上側のグラフはロー側の第１スイッチング素子２１のゲート電圧Ｖｇおよび観測値Ｖｉｃの計時変化を示す。このグラフでは、縦軸は電圧（Ｖ）であり、横軸は時間（秒）である。中央のグラフはＰＷＭ制御による第１スイッチング素子２１の制御信号を示す。この制御信号は、ハイの場合に第１スイッチング素子２１がオンとなり、ローの場合に第１スイッチング素子２１がオフとなる。下側のグラフは検出部４２から出力される検出信号を示す。この検出信号は、ハイの場合にゼロクロスが検出されていることを示し、ローの場合にゼロクロスが検出されていないことを示す。
　まず、制御信号が立ち上がると、第１スイッチング素子２１がターンオンされてミラー期間が開始する。次に、ミラー期間が特定部４１２によって特定され、その期間中のサンプルホールドタイミングでゲート電圧Ｖｇがサンプリング部４１３によりサンプリングおよびホールドされ、観測値Ｖｉｃとして検出部４２に供給される。そして、検出部４２により観測値Ｖｉｃが閾値Ｖｒｅｆと比較される。
　これにより、観測値Ｖｉｃが閾値Ｖｒｅｆ以下である時点ｔ０までの期間では、ゼロクロスが生じたものとして検出信号がハイとなる。また、観測値Ｖｉｃが閾値Ｖｒｅｆより大きい時点ｔ０～ｔ１の期間では、ゼロクロスが生じていないものとして検出信号がローとなる。また、観測値Ｖｉｃが閾値Ｖｒｅｆ以下となる時点ｔ１からの期間ではゼロクロスが生じたものとして検出信号がハイとなる。以上のようにして出力電流Ｉｃのゼロクロスが検出される。
　［第２の実施形態］
　図８は、第２の実施形態に係る検出装置４Ａを示す。なお、図１に示されたインバータ装置１と略同一の構成には同一の符号を付け、説明を省略する。検出装置４Ａは、ＡＤ変換部４３および検出部４２Ａを有する。
　ＡＤ変換部４３は、取得部４１により取得されるアナログ値の観測値Ｖｉｃをデジタル値の観測値Ｖｉｃ（観測値Ｖｉｃ（Ｄ）とも称する）に変換して検出部４２Ａに供給する。ＡＤ変換部４３は、パイプライン型、フラッシュ型、逐次比較型およびデルタシグマ型の何れでもよい。
　検出部４２Ａは、デジタル値の観測値Ｖｉｃ（Ｄ）を、内部に記憶する閾値と比較した結果に基づいて、出力電流Ｉｃのゼロクロスを検出する。閾値は検出装置４Ａを備えるインバータ装置１において出力電流Ｉｃをゼロとみなし得るときに予めサンプリングされたアナログ値の電圧値Ｖｉｃ（Ａ）＠Ｉｃ＝０Ａに対応するデジタル値の観測値Ｖｉｃ（Ｄ）＠Ｉｃ＝０Ａでもよいし、これに許容マージンＫを加えた電圧値Ｖｉｃ（Ｄ）＠Ｉｃ＝０Ａ＋Ｋでもよい。閾値は個別の検出装置４Ａに対して別々に設定されてよい。これにより検出装置４Ａの製品ごとの特性のばらつきの影響が低減されて出力電流Ｉｃのゼロクロスが正確に検出される。
　以上の検出装置４Ａによれば、アナログ値からデジタル値に変換された観測値が検出部４２Ａに供給されるので、デジタル回路を検出部４２Ａとして用いることができる。
　また、内部に記憶される閾値と比較した結果に基づいて出力電流Ｉｃのゼロクロスが検出されるので、入力される基準電圧などを閾値として比較に用いる場合と異なり、ノイズの影響による閾値のばらつきを防止して、出力電流Ｉｃのゼロクロスを正確に検出することができる。
　［第３の実施形態］
　図９は、第３の実施形態に係る検出装置４Ｂを示す。検出装置４Ｂは、検出部４２Ｂを有する。
　検出部４２Ｂは、過去のデジタル値の観測値Ｖｉｃ（Ｄ）の履歴から次のデジタル値の観測値Ｖｉｃ（Ｄ）の予測値Ｖｉｃ（Ｄｘ）を算出する予測部４２０Ｂを有し、予測値Ｖｉｃ（Ｄｘ）を閾値と比較した結果に基づいて出力電流Ｉｃのゼロクロスを検出する。閾値は上記第２の実施形態と同様に設定されてよい。
　以上の検出装置４Ｂによれば、観測値Ｖｉｃ（Ｄ）の予測値Ｖｉｃ（Ｄｘ）を用いて出力電流Ｉｃのゼロクロスが検出されるので、実測された観測値Ｖｉｃ（Ｄ）に基づいて出力電流Ｉｃのゼロクロスを検出する場合と比較して、ゼロクロスの検出タイミングを早めることができる。また、観測値Ｖｉｃ（Ｄ）の履歴から予測値Ｖｉｃ（Ｄｘ）が算出されるので、予測値Ｖｉｃ（Ｄｘ）の算出に用いる観測値Ｖｉｃ（Ｄ）の数を増やすことで、観測値Ｖｉｃ（Ｄ）の測定誤差による影響を低減し、出力電流Ｉｃのゼロクロスを正確に検出することができる。
　図１０は、予測部４２０Ｂによる予測値Ｖｉｃ（Ｄｘ）の算出例を示す。なお、本実施形態では観測値Ｖｉｃ（Ｄ）はスイッチング素子２１（またはスイッチング素子２２）に対してＰＷＭ制御を行うパルス信号の立ち上がり後のミラー期間において測定されており、各パルス信号の立ち上がりタイミングｔｎ－１，ｔｎ，ｔｎ＋１，…の間隔Ｔｎ－１，Ｔｎ，Ｔｎ＋１，…は一定となっている。
　予測部４２０Ｂは、直近の複数のデジタル値の観測値Ｖｉｃ（Ｄｎ），…（但し、添え字の「ｎ」は観測値Ｖｉｃ（Ｄｎ）の取得された順番を示す自然数）と、各観測値Ｖｉｃ（Ｄｎ）の取得タイミングｔｎ，…との関係の近似関数から、次の観測値Ｖｉｃ（Ｄ）の予測値Ｖｉｃ（Ｄｘ）を算出してよい。近似関数は非線形関数でもよいし、線形関数でもよい。一例として、予測部４２０Ｂは、直近の２つのデジタル値の観測値Ｖｉｃ（Ｄｎ），Ｖｉｃ（Ｄｎ＋１）の時間変化率ａを、直近のデジタル値の観測値Ｖｉｃ（Ｄｎ＋１）から予測値Ｖｉｃ（Ｄｘ）への時間変化率として用いて予測値Ｖｉｃ（Ｄｘ）を算出してよい。
　ここで、ｎ番目の観測値Ｖｉｃ（Ｄｎ）から直近の（ｎ＋１）番目の観測値Ｖｉｃ（Ｄｎ＋１）への時間変化率ａが、（ｎ＋１）番目の観測値Ｖｉｃ（Ｄｎ）から予測値Ｖｉｃ（Ｄｘ）への時間変化率として用いられる場合には次の式（１）が成立する。
　ａ＝｛Ｖｉｃ（Ｄｎ）－Ｖｉｃ（Ｄｎ＋１）｝／（ｔｎ＋１－ｔｎ）
　　＝｛Ｖｉｃ（Ｄｎ＋１）－Ｖｉｃ（Ｄｘ）｝／（ｔｘ－ｔｎ＋１）　…（１）
　ｔｎ＋１－ｔｎ＝ｔｘ－ｔｎ＋１であるから、式（１）は次の式（２）のように変形される。予測部４２０Ｂは、この式（２）によって予測値Ｖｉｃ（Ｄｘ）を算出してよい。
　Ｖｉｃ（Ｄｘ）＝２Ｖｉｃ（Ｄｎ＋１）－Ｖｉｃ（Ｄｎ）　　…（２）
　以上の算出例によれば、直近の複数の観測値Ｖｉｃ（Ｄｎ），…と、各観測値の取得タイミングｔｎ，…との関係の近似関数から予測値Ｖｉｃ（Ｄｘ）が算出されるので、予測値Ｖｉｃ（Ｄｘ）を正確に算出することができる。また、直近の２つの観測値Ｖｉｃ（Ｄｎ），Ｖｉｃ（Ｄｎ＋１）の時間変化率ａを、直近の観測値Ｖｉｃ（Ｄｎ＋１）から予測値Ｖｉｃ（Ｄｘ）への時間変化率として用いて予測値Ｖｉｃ（Ｄｘ）を算出するので、簡易な計算により予測値Ｖｉｃ（Ｄｘ）を算出することができる。
　［第３の実施形態の変形例］
　本変形例に係る検出装置４Ｂにおける検出部４２Ｂの予測部４２０Ｂは、過去のデジタル値の観測値Ｖｉｃ（Ｄ）の時間変化率ａｎ，…の履歴から次の時間変化率の予測値ａｘを算出する。例えば、予測部４２０Ｂは、直近の複数の観測値Ｖｉｃ（Ｄ），…と、各観測値Ｖｉｃ（Ｄｎ）の取得タイミングｔｎ，…とから時間変化率ａｎ，…とタイミングｔｎ，…との関係の近似関数を算出してよく、この近似関数から次の取得タイミングでの観測値Ｖｉｃ（Ｄ）の時間変化率の予測値ａｘを算出してよい。検出部４２Ｂは、予測値ａｘを閾値と比較した結果に基づいて出力電流Ｉｃのゼロクロスを検出してよい。閾値は、検出装置４Ｂを備えるインバータ装置１において出力電流Ｉｃのゼロクロス点で予め連続して取得されたデジタル値の電圧値Ｖｉｃ（Ｄｎ－１），Ｖｉｃ（Ｄｎ）＠Ｉｃ＝０Ａの時間変化率ａｎでもよいし、これに許容マージンＫを加えた時間変化率ａｎ＋Ｋでもよい。本変形例においては一例として、検出部４２Ａはデジタル値の観測値Ｖｉｃ（Ｄ）の時間変化率ａの最大値および最小値の少なくとも一方を閾値として用いる。閾値は個別の検出装置４Ｂに対して別々に設定されてよい。一例として、検出装置４Ｂの製造時の特性試験において予め測定される最大値および／または最小値が検出装置４Ｂに設定されてよい。これに加えて／代えて、検出装置４Ｂは、Ｖｉｃ（Ｄ）の時間変化率の履歴を記憶して、内部に記憶される最大値および／または最小値を逐次更新してよい。
　以上の検出装置４Ｂによれば、時間変化率の予測値ａｘを用いて出力電流Ｉｃのゼロクロスが検出されるので、実測値に基づいて出力電流Ｉｃのゼロクロスを検出する場合と比較して、ゼロクロスの検出タイミングを早めることができる。また、過去の観測値Ｖｉｃ（Ｄ）の時間変化率から次の時間変化率の予測値が算出されるので、予測値の算出に用いる観測値Ｖｉｃ（Ｄ）の数を増やすことで、観測値Ｖｉｃ（Ｄ）の誤差による影響を低減し、出力電流Ｉｃのゼロクロスを正確に検出することができる。
　図１１は、出力電流Ｉｃおよび観測値Ｖｉｃと、観測値Ｖｉｃの時間変化率ａとの関係を示す。上段および中段のグラフは図６と同じである。下段のグラフは観測値Ｖｉｃの時間変化率ａの経時変化を示す。このグラフでは縦軸は観測値Ｖｉｃの時間変化率ａであり、横軸は時間（秒）である。このグラフに示されるように、出力電流Ｉｃのゼロクロス点では、ハイサイドおよびローサイドのそれぞれにおいて観測値Ｖｉｃの時間変化率ａが最大値または最小値から０に、あるいは０から最大値または最小値に変化する。従って、観測値Ｖｉｃ（Ｄ）の時間変化率ａの最大値および最小値の少なくとも一方を閾値として用いることにより、出力電流Ｉｃのゼロクロスが検出される。
　［その他の変形例］
　なお、上記の実施形態および変形例では、取得部４１は特定部４１２によりミラー期間を特定して、その期間中に観測値Ｖｉｃをサンプリングすることとして説明したが、第１スイッチング素子２１に対するオン指示から予め定められた時間が経過したタイミングで観測値Ｖｉｃをサンプリングしてもよい。予め定められた時間は、オン指示からミラー期間が開始するまでの時間であってよい。取得部４１は、オン指示の入力から当該時間だけ遅延を生じさせる遅延回路を用いて、サンプリングのタイミングをミラー期間中にしてよい。
　また、取得部４１は、ゲート電圧Ｖｇに基づく観測値Ｖｉｃを取得することとして説明したが、ゲート電流Ｉｇに基づく観測値を取得してもよい。図１２は、取得部４１の変形例を示す。取得部４１は、ゲート抵抗３１０でゲート電流Ｉｇを変換した電圧Ｖｇを観測値Ｖｉｃとして取得してもよい。
　また、第１スイッチング素子２１をロー側、第２スイッチング素子２２をハイ側として説明したが、逆の配置としてもよい。
　また、取得部４１は、ロー側の第１スイッチング素子２１のゲート電圧Ｖｇまたはゲート電流Ｉｇに基づく観測値Ｖｉｃを取得することとして説明したが、これに代えて／加えて、ハイ側の第２スイッチング素子２２のゲート電圧Ｖｇまたはゲート電流Ｉｇに基づく観測値Ｖｉｃを取得してもよい。この場合に検出部４２は、第２スイッチング素子２２におけるオン状態および／またはオフ状態へのスイッチング毎に、出力電流Ｉｃがゼロクロスしたか否か（またはゼロクロスするか否か）を検出してよい。なお、ハイ側ではゲート電圧Ｖｇの基準電位が高いため、取得部４１は絶縁トランス等を用いて基準電位を変換してから観測値Ｖｉｃを取得してもよい。
　また、取得部４１は、バッファ回路４１０を有することとして説明したが、これに代えて積分回路を有してもよい。この積分回路は、特定部４１２により特定されたミラー期間の少なくとも一部でゲート電圧Ｖｇを積分してサンプリング部４１３に供給してよい。積分回路はバンドパスフィルタであってよい。この場合には、ゲート電圧Ｖｇのノイズの影響を低減することができる。
　また、制御部３０のフィードバック制御に用いられる出力値および目標値を電流値として説明したが、電圧値としてもよい。
　まあ、制御装置３がＵＶＷの相ごとに１つ設けられることとして説明したが、３相の全体に対して１つ設けられてもよい。
　また、スイッチ回路２に三相交流電力が供給されることとして説明したが、単相の交流電力が供給されてもよいし、直流電力が供給されてもよい。
　また、検出装置４，４Ａ，４Ｂがインバータ装置１に具備されることとして説明したが、コンバータ装置など、他の装置に具備されてもよい。
　また、本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよく、ここにおいてブロックは、（１）操作が実行されるプロセスの段階または（２）操作を実行する役割を持つ装置のセクションを表わしてよい。特定の段階およびセクションが、専用回路、コンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、およびコンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサの少なくとも１つによって実装されてよい。専用回路は、デジタルおよびアナログの少なくとも一方のハードウェア回路を含んでよく、集積回路（ＩＣ）およびディスクリート回路の少なくとも一方を含んでよい。プログラマブル回路は、論理ＡＮＤ、論理ＯＲ、論理ＸＯＲ、論理ＮＡＮＤ、論理ＮＯＲ、および他の論理操作、フリップフロップ、レジスタ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）等のようなメモリ要素等を含む、再構成可能なハードウェア回路を含んでよい。
　コンピュータ可読媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよく、その結果、そこに格納される命令を有するコンピュータ可読媒体は、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（ＲＴＭ）ディスク、メモリスティック、集積回路カード等が含まれてよい。
　コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたコードまたはオブジェクトコードのいずれかを含んでよい。
　コンピュータ可読命令は、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサまたはプログラマブル回路に対し、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して提供され、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく、コンピュータ可読命令を実行してよい。プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
　図１３は、本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータ２２００の例を示す。コンピュータ２２００にインストールされたプログラムは、コンピュータ２２００に、本発明の実施形態に係る装置に関連付けられる操作または当該装置の１または複数のセクションとして機能させることができ、または当該操作または当該１または複数のセクションを実行させることができ、これに加えて、またはこれに代えて、コンピュータ２２００に、本発明の実施形態に係るプロセスまたは当該プロセスの段階を実行させることができる。そのようなプログラムは、コンピュータ２２００に、本明細書に記載のフローチャートおよびブロック図のブロックのうちのいくつかまたはすべてに関連付けられた特定の操作を実行させるべく、ＣＰＵ２２１２によって実行されてよい。
　本実施形態によるコンピュータ２２００は、ＣＰＵ２２１２、ＲＡＭ２２１４、グラフィックコントローラ２２１６、およびディスプレイデバイス２２１８を含み、それらはホストコントローラ２２１０によって相互に接続されている。コンピュータ２２００はまた、通信インタフェース２２２２、ハードディスクドライブ２２２４、ＤＶＤ－ＲＯＭドライブ２２２６、およびＩＣカードドライブのような入出力ユニットを含み、それらは入出力コントローラ２２２０を介してホストコントローラ２２１０に接続されている。コンピュータはまた、ＲＯＭ２２３０およびキーボード２２４２のようなレガシの入出力ユニットを含み、それらは入出力チップ２２４０を介して入出力コントローラ２２２０に接続されている。
　ＣＰＵ２２１２は、ＲＯＭ２２３０およびＲＡＭ２２１４内に格納されたプログラムに従い動作し、それにより各ユニットを制御する。グラフィックコントローラ２２１６は、ＲＡＭ２２１４内に提供されるフレームバッファ等またはそれ自体の中にＣＰＵ２２１２によって生成されたイメージデータを取得し、イメージデータがディスプレイデバイス２２１８上に表示されるようにする。
　通信インタフェース２２２２は、ネットワークを介して他の電子デバイスと通信する。ハードディスクドライブ２２２４は、コンピュータ２２００内のＣＰＵ２２１２によって使用されるプログラムおよびデータを格納する。ＤＶＤ－ＲＯＭドライブ２２２６は、プログラムまたはデータをＤＶＤ－ＲＯＭ２２０１から読み取り、ハードディスクドライブ２２２４にＲＡＭ２２１４を介してプログラムまたはデータを提供する。ＩＣカードドライブは、プログラムおよびデータをＩＣカードから読み取り、これに加えて、またはこれに代えてプログラムおよびデータをＩＣカードに書き込む。
　ＲＯＭ２２３０はその中に、アクティブ化時にコンピュータ２２００によって実行されるブートプログラム等、およびコンピュータ２２００のハードウェアに依存するプログラムの少なくとも１つを格納する。入出力チップ２２４０はまた、様々な入出力ユニットをパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入出力コントローラ２２２０に接続してよい。
　プログラムが、ＤＶＤ－ＲＯＭ２２０１またはＩＣカードのようなコンピュータ可読媒体によって提供される。プログラムは、コンピュータ可読媒体から読み取られ、コンピュータ可読媒体の例でもあるハードディスクドライブ２２２４、ＲＡＭ２２１４、またはＲＯＭ２２３０にインストールされ、ＣＰＵ２２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ２２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置または方法が、コンピュータ２２００の使用に従い情報の操作または処理を実現することによって構成されてよい。
　例えば、通信がコンピュータ２２００および外部デバイス間で実行される場合、ＣＰＵ２２１２は、ＲＡＭ２２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インタフェース２２２２に対し、通信処理を命令してよい。通信インタフェース２２２２は、ＣＰＵ２２１２の制御下、ＲＡＭ２２１４、ハードディスクドライブ２２２４、ＤＶＤ－ＲＯＭ２２０１、またはＩＣカードのような記録媒体内に提供される送信バッファ処理領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、またはネットワークから受信された受信データを記録媒体上に提供される受信バッファ処理領域等に書き込む。
　また、ＣＰＵ２２１２は、ハードディスクドライブ２２２４、ＤＶＤ－ＲＯＭドライブ２２２６（ＤＶＤ－ＲＯＭ２２０１）、ＩＣカード等のような外部記録媒体に格納されたファイルまたはデータベースの全部または必要な部分がＲＡＭ２２１４に読み取られるようにし、ＲＡＭ２２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ２２１２は次に、処理されたデータを外部記録媒体にライトバックする。
　様々なタイプのプログラム、データ、テーブル、およびデータベースのような様々なタイプの情報が記録媒体に格納され、情報処理を受けてよい。ＣＰＵ２２１２は、ＲＡＭ２２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプの操作、情報処理、条件判断、条件分岐、無条件分岐、情報の検索，置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ２２１４に対しライトバックする。また、ＣＰＵ２２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ２２１２は、第１の属性の属性値が指定される、条件に一致するエントリを当該複数のエントリの中から検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、それにより予め定められた条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。
　上で説明したプログラムまたはソフトウェアモジュールは、コンピュータ２２００上またはコンピュータ２２００近傍のコンピュータ可読媒体に格納されてよい。また、専用通信ネットワークまたはインターネットに接続されたサーバーシステム内に提供されるハードディスクまたはＲＡＭのような記録媒体が、コンピュータ可読媒体として使用可能であり、それによりプログラムを、ネットワークを介してコンピュータ２２００に提供する。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１　インバータ装置、２　スイッチ回路、３　制御装置、４，４Ａ，４Ｂ　検出装置、５　交流電源、６　負荷、１０　整流回路、１１　平滑コンデンサ、１３　ロー側電線、１４　ハイ側電線、２１　第１スイッチング素子、２２　第２スイッチング素子、２５　出力端子、３０　制御部、３１　ゲート駆動回路、３３　判定部、３４　補償部、４１　取得部、４２，４２Ａ，４２Ｂ　検出部、４３　ＡＤ変換部、２１０　還流ダイオード、２２０　還流ダイオード、３００　電流センサ、３１０　ゲート抵抗、４１０　バッファ回路、４１１　微分部、４１２　特定部、４１３　サンプリング部、４２０　比較回路、４２０Ｂ　予測部、４１３０　サンプリングコンデンサ、４１３１　サンプリングスイッチ、４１３２　出力バッファ、２２００　コンピュータ、２２０１　ＤＶＤ－ＲＯＭ、２２１０　ホストコントローラ、２２１２　ＣＰＵ、２２１４　ＲＡＭ、２２１６　グラフィックコントローラ、２２１８　ディスプレイデバイス、２２２０　入出力コントローラ、２２２２　通信インタフェース、２２２４　ハードディスクドライブ、２２２６　ＤＶＤ－ＲＯＭドライブ、２２３０　ＲＯＭ、２２４０　入出力チップ、２２４２　キーボード

Claims (19)

  1. 　直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路が出力する出力電流のゼロクロスを検出する検出装置であって、
    　前記第１スイッチング素子および前記第２スイッチング素子のうち少なくとも１つのスイッチング素子の、ドレインゲート間のミラー容量を充電するミラー期間中における、ゲート電圧に基づく観測値またはゲート電流に基づく観測値を取得する取得部と、
    　前記ミラー期間中の前記観測値に基づいて、前記第１スイッチング素子および前記第２スイッチング素子の間の出力端子と前記出力端子に接続される負荷との間に流れる出力電流のゼロクロスを検出する検出部と、
    　を備える検出装置。
  2. 　前記スイッチ回路は、ロー側の前記第１スイッチング素子およびハイ側の前記第２スイッチング素子が直列に接続されたものであり、
    　前記取得部は、前記第１スイッチング素子からの前記観測値を取得する
    　請求項１に記載の検出装置。
  3. 　前記検出部は、前記観測値を閾値と比較した結果に基づいて、前記ゼロクロスを検出する請求項１または２に記載の検出装置。
  4. 　前記取得部により取得されるアナログ値の前記観測値をデジタル値の前記観測値に変換して前記検出部に供給するＡＤ変換部を備える
    　請求項１または２に記載の検出装置。
  5. 　前記検出部は、前記デジタル値の観測値を、内部に記憶する所定の基準値と比較した結果に基づいて、前記ゼロクロスを検出する請求項４に記載の検出装置。
  6. 　前記検出部は、
    　過去の前記デジタル値の観測値の履歴から次の前記デジタル値の観測値の予測値を算出する予測部を有し、
    　前記予測値を閾値と比較した結果に基づいて、前記ゼロクロスを検出する
    　請求項４または５に記載の検出装置。
  7. 　前記予測部は、
    　直近の複数の前記デジタル値の観測値と、各観測値の取得タイミングとの関係の近似関数から前記予測値を算出する
    　請求項６に記載の検出装置。
  8. 　前記予測部は、
    　直近の２つの前記デジタル値の観測値の時間変化率を、直近の前記デジタル値の観測値から前記予測値への時間変化率として用いて前記予測値を算出する
    　請求項６または７に記載の検出装置。
  9. 　前記検出部は、
    　過去の前記デジタル値の観測値の時間変化率の履歴から次の時間変化率の予測値を算出する予測部を有し、
    　前記予測値を閾値と比較した結果に基づいて、前記ゼロクロスを検出する
    　請求項４に記載の検出装置。
  10. 　前記検出部は、前記デジタル値の観測値の時間変化率の最大値および最小値の少なくとも一方を前記閾値として用いる
    　請求項９に記載の検出装置。
  11. 　前記少なくとも１つのスイッチング素子は、前記出力電流の変動周期の間に複数回スイッチングされ、
    　前記検出部は、前記複数回のスイッチングのうち２以上のスイッチングのそれぞれにおいて、前記出力電流がゼロクロスしたか否かを検出する
    　請求項１から１０のいずれか一項に記載の検出装置。
  12. 　前記検出部は、前記少なくとも１つのスイッチング素子における、オン状態およびオフ状態の少なくとも一方へのスイッチング毎に、前記出力電流がゼロクロスしたか否か、またはゼロクロスするか否かを検出する請求項１１に記載の検出装置。
  13. 　前記取得部は、
    　前記ゲート電圧または前記ゲート電流を微分する微分部と、
    　前記ゲート電圧または前記ゲート電流の微分値に基づいて、前記ミラー期間を特定する特定部と、
    　前記ミラー期間中に前記観測値をサンプリングするサンプリング部と、
    　を有する請求項１から１２のいずれか一項に記載の検出装置。
  14. 　前記サンプリング部は、
    　前記観測値を蓄積するサンプリングコンデンサと、
    　前記観測値を出力する端子と前記サンプリングコンデンサとの間を前記ミラー期間の間に接続し、前記観測値を出力する端子と前記サンプリングコンデンサとの間を前記ミラー期間以外において遮断するサンプリングスイッチと、
    　前記サンプリングコンデンサに蓄積された前記観測値を前記検出部に出力する出力バッファと
    　を有する請求項１３に記載の検出装置。
  15. 　前記取得部は、前記少なくとも１つのスイッチング素子に対するオン指示から予め定められた時間が経過したタイミングで前記観測値をサンプリングする請求項１から１２のいずれか一項に記載の検出装置。
  16. 　請求項１から１５のいずれか一項に記載の検出装置と、
    　前記検出装置が検出したゼロクロスのタイミングに応じて、前記出力電流の正負を判定する判定部と、
    　前記スイッチ回路のスイッチングを制御する制御部と、
    　前記出力電流の正負に応じて、前記スイッチ回路のデッドタイムを補償する補償部と、
    　を備える制御装置。
  17. 　前記スイッチ回路は、ロー側の前記第１スイッチング素子およびハイ側の前記第２スイッチング素子が直列に接続されたものであり、
    　前記補償部は、
    　前記出力電流が正と判定されたことに応じて前記第１スイッチング素子のオン期間および前記第２スイッチング素子のオフ期間をより長くするように調整し、
    　前記出力電流が負と判定されたことに応じて前記第１スイッチング素子のオフ期間および前記第２スイッチング素子のオン期間をより長くするように調整する
    　請求項１６に記載の制御装置。
  18. 　前記制御部は、ＰＷＭ制御により前記出力端子の出力値を目標値に近付けるように前記スイッチ回路を制御し、
    　前記補償部は、
    　前記出力電流が正と判定されたことに応じて、前記目標値を前記出力値に対してデッドタイム補償値分相対的に増加させ、
    　前記出力電流が負と判定されたことに応じて、前記目標値を前記出力値に対してデッドタイム補償値分相対的に減少させる
    　請求項１６または１７に記載の制御装置。
  19. 　請求項１６から１８のいずれか一項に記載の制御装置と、
    　前記スイッチ回路と
    　を備えるインバータ装置。
PCT/JP2018/023707 2017-08-29 2018-06-21 検出装置、制御装置およびインバータ装置 WO2019044134A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880009658.5A CN110249520B (zh) 2017-08-29 2018-06-21 检测装置、控制装置及逆变器装置
JP2019539006A JP6597948B2 (ja) 2017-08-29 2018-06-21 検出装置、制御装置およびインバータ装置
US16/528,649 US10998812B2 (en) 2017-08-29 2019-08-01 Detection device, control device, and inverter device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017164557 2017-08-29
JP2017-164557 2017-08-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/528,649 Continuation US10998812B2 (en) 2017-08-29 2019-08-01 Detection device, control device, and inverter device

Publications (1)

Publication Number Publication Date
WO2019044134A1 true WO2019044134A1 (ja) 2019-03-07

Family

ID=65527574

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/023707 WO2019044134A1 (ja) 2017-08-29 2018-06-21 検出装置、制御装置およびインバータ装置

Country Status (4)

Country Link
US (1) US10998812B2 (ja)
JP (1) JP6597948B2 (ja)
CN (1) CN110249520B (ja)
WO (1) WO2019044134A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111313369B (zh) * 2020-03-13 2022-03-11 南京国电南自电网自动化有限公司 一种转子接地保护直流量抗干扰计算方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010093885A (ja) * 2008-10-06 2010-04-22 Denso Corp パワースイッチング素子の駆動回路
WO2015008461A1 (ja) * 2013-07-18 2015-01-22 株式会社デンソー 半導体素子の電流検出装置
US20170222560A1 (en) * 2016-01-28 2017-08-03 Infineon Technologies Austria Ag Method and Apparatus for Estimating Load Current for Semi-Resonant and Resonant Converters

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3886876B2 (ja) * 2002-01-17 2007-02-28 三菱電機株式会社 電力用半導体素子の駆動回路
FR2874767B1 (fr) * 2004-08-27 2006-10-20 Schneider Toshiba Inverter Dispositif de commande d'un transistor de puissance
US7800928B1 (en) * 2007-12-06 2010-09-21 Universal Lighting Technologies, Inc. Method of operating a resonant inverter using zero current switching and arbitrary frequency pulse width modulation
WO2009087775A1 (ja) * 2008-01-10 2009-07-16 Mitsubishi Electric Corporation 電力変換装置
US8471600B2 (en) * 2011-09-30 2013-06-25 Infineon Technologies Ag Detection of the zero crossing of the load current in a semiconductor device
US9678139B2 (en) * 2011-12-22 2017-06-13 Continental Automotive Systems, Inc. Method and apparatus for high side transistor protection
US8791648B2 (en) * 2012-04-10 2014-07-29 Monolithic Power Systems, Inc. LED driver circuits with current envelope control
PL2665172T3 (pl) 2012-05-18 2017-03-31 Silergy Corp. Obwód z miękką komutacją
JP6211377B2 (ja) 2013-10-15 2017-10-11 三菱重工業株式会社 Ｐｗｍコンバータの制御装置及びそのデッドタイム補償方法並びにｐｗｍインバータの制御装置及びそのデッドタイム補償方法
CN103825469B (zh) * 2014-03-06 2016-05-18 矽力杰半导体技术(杭州)有限公司 用于隔离式变换器的控制电路和隔离式变换器
US9397658B2 (en) * 2014-06-25 2016-07-19 Freescale Semiconductor, Inc. Gate drive circuit and a method for controlling a power transistor
JP2016149903A (ja) * 2015-02-13 2016-08-18 トヨタ自動車株式会社 昇圧制御装置
JP6524020B2 (ja) * 2016-05-19 2019-06-05 三菱電機株式会社 遅延時間補正回路、半導体デバイス駆動回路および半導体装置
CN106602858B (zh) * 2017-03-08 2019-03-12 西门子电气传动有限公司 Pwm变流系统的igbt开关瞬间浪涌抑制装置及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010093885A (ja) * 2008-10-06 2010-04-22 Denso Corp パワースイッチング素子の駆動回路
WO2015008461A1 (ja) * 2013-07-18 2015-01-22 株式会社デンソー 半導体素子の電流検出装置
US20170222560A1 (en) * 2016-01-28 2017-08-03 Infineon Technologies Austria Ag Method and Apparatus for Estimating Load Current for Semi-Resonant and Resonant Converters

Also Published As

Publication number Publication date
JPWO2019044134A1 (ja) 2019-12-19
US20190356218A1 (en) 2019-11-21
CN110249520A (zh) 2019-09-17
JP6597948B2 (ja) 2019-10-30
US10998812B2 (en) 2021-05-04
CN110249520B (zh) 2021-03-23

Similar Documents

Publication Publication Date Title
US7483279B2 (en) Apparatus and method for detecting phase currents of inverter
US20170025950A1 (en) Time-interleaved current feedback droop function for multiphase buck converters
US9541932B2 (en) Monitoring current in power switch devices
JP2017123704A (ja) 電力変換装置
US20100102634A1 (en) Uninterruptible power supply and method for selective tripping thereof
JP6597948B2 (ja) 検出装置、制御装置およびインバータ装置
US11159098B2 (en) Method and half bridge controller for determining a polarity of a half bridge current
KR102399873B1 (ko) 3상 펄스 폭 변조 인버터의 전류 측정 장치 및 이의 방법
JP7251335B2 (ja) ゲート駆動装置、スイッチング装置、および、ゲート駆動方法
CN115211009A (zh) 栅极驱动装置
CN111817594A (zh) 用于确定半桥电流的极性的方法和半桥控制器
CN114144967A (zh) 电力转换装置的控制电路以及电力转换装置
US11424610B2 (en) Apparatus, power supply, method and recording medium to determine a state of a three-phase AC power supply using instantaneous voltages of three phases of the AC voltage
CN105706350A (zh) 电源装置及消耗功率推算方法
US20160149533A1 (en) Detection Of A Wire-Break Fault During The Operation Of A Brushless D.C. Motor
JP6587134B2 (ja) コンバータ、モータ駆動装置、異常検出方法及びプログラム
CN112787489B (zh) 半导体装置的驱动装置及驱动方法和电力变换装置
CN110618308B (zh) 一种单相变交流电压零点检测方法及装置
CN103913628A (zh) 在轻负载条件下测量交流电压信号的方法和设备
JP7265838B2 (ja) コンバータ装置、制御方法及びプログラム
WO2022190542A1 (ja) 駆動装置の制御回路および制御方法
EP3200336A1 (en) Power conversion device
Jiang et al. Online anomaly detection in switching-mode power module using statistical property features comparison and gaussian process regression
WO2023058127A1 (ja) 電力変換装置、平滑コンデンサの劣化判定方法
Jung et al. Real-Time Estimation of the Boost Inductance for traction PWM converters

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18851411

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019539006

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18851411

Country of ref document: EP

Kind code of ref document: A1