JPWO2019044134A1 - 検出装置、制御装置およびインバータ装置 - Google Patents

Abstract

カレントトランスにより電流のゼロクロスを検出すると、リップルの影響により検出誤差が生じてしまう。直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路が出力する出力電流のゼロクロスを検出する検出装置であって、第１スイッチング素子および第２スイッチング素子のうち少なくとも１つのスイッチング素子の、ドレインゲート間のミラー容量を充電するミラー期間中における、ゲート電圧に基づく観測値またはゲート電流に基づく観測値を取得する取得部と、ミラー期間中の観測値に基づいて、第１スイッチング素子および第２スイッチング素子の間の出力端子と出力端子に接続される負荷との間に流れる出力電流のゼロクロスを検出する検出部と、を備える検出装置が提供される。

Description

本発明は、検出装置、制御装置およびインバータ装置に関する。

従来、直列に接続された２つのスイッチング素子を有するスイッチ回路では、スイッチ回路の入力電流または出力電流をカレントトランスで観測し、そのゼロクロスタイミングを検出している（例えば特許文献１参照）。
特許文献１ 特開２０１５−８０２９４号公報

解決しようとする課題

しかしながら、カレントトランスにより電流のゼロクロスを検出すると、リップルの影響により検出誤差が生じ、正確なタイミングを検出することが難しい場合がある。

一般的開示

（項目１）
上記課題を解決するために、本発明の第１の態様においては、直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路が出力する出力電流のゼロクロスを検出する検出装置が提供される。検出装置は、第１スイッチング素子および第２スイッチング素子のうち少なくとも１つのスイッチング素子の、ドレインゲート間のミラー容量を充電するミラー期間中における、ゲート電圧に基づく観測値またはゲート電流に基づく観測値を取得する取得部を備えてよい。検出装置は、ミラー期間中の観測値に基づいて、第１スイッチング素子および第２スイッチング素子の間の出力端子と出力端子に接続される負荷との間に流れる出力電流のゼロクロスを検出する検出部を備えてよい。

（項目２）
スイッチ回路は、ロー側の第１スイッチング素子およびハイ側の第２スイッチング素子が直列に接続されたものでよい。取得部は、第１スイッチング素子からの観測値を取得してよい。

（項目３）
検出部は、観測値を閾値と比較した結果に基づいて、ゼロクロスを検出してよい。

（項目４）
検出装置は、取得部により取得されるアナログ値の観測値をデジタル値の観測値に変換して検出部に供給するＡＤ変換部を備えてよい。

（項目５）
検出部は、デジタル値の観測値を、内部に記憶する所定の基準値と比較した結果に基づいて、ゼロクロスを検出してよい。

（項目６）
検出部は、過去のデジタル値の観測値の履歴から次のデジタル値の観測値の予測値を算出する予測部を有してよい。検出部は、予測値を閾値と比較した結果に基づいて、ゼロクロスを検出してよい。

（項目７）
予測部は、直近の複数のデジタル値の観測値と、各観測値の取得タイミングとの関係の近似関数から予測値を算出してよい。

（項目８）
予測部は、直近の２つのデジタル値の観測値の時間変化率を、直近のデジタル値の観測値から予測値への時間変化率として用いて予測値を算出してよい。

（項目９）
検出部は、過去のデジタル値の観測値の時間変化率の履歴から次の時間変化率の予測値を算出する予測部を有してよい。検出部は、予測値を閾値と比較した結果に基づいて、ゼロクロスを検出してよい。

（項目１０）
検出部は、デジタル値の観測値の時間変化率の最大値および最小値の少なくとも一方を閾値として用いてよい。

（項目１１）
少なくとも１つのスイッチング素子は、出力電流の変動周期の間に複数回スイッチングされてよい。検出部は、複数回のスイッチングのうち２以上のスイッチングのそれぞれにおいて、出力電流がゼロクロスしたか否かを検出してよい。

（項目１２）
検出部は、少なくとも１つのスイッチング素子における、オン状態およびオフ状態の少なくとも一方へのスイッチング毎に、出力電流がゼロクロスしたか否か、またはゼロクロスするか否かを検出してよい。

（項目１３）
取得部は、観測値を微分する微分部を有してよい。取得部は、観測値の微分値に基づいて、ミラー期間を特定する特定部を有してよい。取得部は、ミラー期間中に観測値をサンプリングするサンプリング部を有してよい。

（項目１４）
サンプリング部は、観測値を蓄積するサンプリングコンデンサを有してよい。サンプリング部は、ミラー期間の間に観測値を出力する端子とサンプリングコンデンサとの間を接続し、ミラー期間以外において観測値を出力する端子とサンプリングコンデンサとの間を遮断するサンプリングスイッチを有してよい。サンプリング部は、サンプリングコンデンサに蓄積された観測値を検出部に出力する出力バッファを有してよい。

（項目１５）
取得部は、少なくとも１つのスイッチング素子に対するオン指示から予め定められた時間が経過したタイミングで観測値をサンプリングしてよい。

（項目１６）
本発明の第２の態様においては、制御装置が提供される。制御装置は、本発明の第１の態様の検出装置を備えてよい。制御装置は、検出装置が検出したゼロクロスのタイミングに応じて、出力電流の正負を判定する判定部を備えてよい。制御装置は、スイッチ回路のスイッチングを制御する制御部を備えてよい。制御装置は、出力電流の正負に応じて、スイッチ回路のデッドタイムを補償する補償部を備えてよい。

（項目１７）
スイッチ回路は、ロー側の第１スイッチング素子およびハイ側の第２スイッチング素子が直列に接続されたものでよい。補償部は、出力電流が正と判定されたことに応じて第１スイッチング素子のオン期間および第２スイッチング素子のオフ期間をより長くするように調整し、出力電流が負と判定されたことに応じて第１スイッチング素子のオフ期間および第２スイッチング素子のオン期間をより長くするように調整してよい。

（項目１８）
制御部は、ＰＷＭ制御により出力端子の出力値を目標値に近付けるようにスイッチ回路を制御してよい。補償部は、出力電流が正と判定されたことに応じて、目標値を出力値に対してデッドタイム補償値分相対的に増加させ、出力電流が負と判定されたことに応じて、目標値を出力値に対してデッドタイム補償値分相対的に減少させてよい。

（項目１９）
本発明の第３の態様においては、インバータ装置が提供される。インバータ装置は、本発明の第２の態様の制御装置を備えてよい。インバータ装置は、スイッチ回路を備えてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１の実施形態に係るインバータ装置を示す。 検出装置の取得部および検出部を示す。 サンプリング部を示す。 ターンオン時の出力電流と、ゲート電圧との関係を示す。 ターンオン時の出力電流と、ゲート電流との関係を示す。 出力電流と観測値との関係を示す。 検出装置の動作波形を示す。 第２の実施形態に係る検出装置を示す。 第３の実施形態に係る検出装置を示す。 予測部による予測値の算出例を示す。 出力電流および観測値と、観測値の時間変化率との関係を示す。 取得部の変形例を示す。 本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータの例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

［第１の実施形態］
図１は、本実施形態に係るインバータ装置１を交流電源５および負荷６と共に示す。

交流電源５は、インバータ装置１に交流電力（本実施形態では一例として３相交流電力）を供給可能となっている。例えば交流電源５は、２００Ｖまたは４００Ｖの商用電源であってよい。

負荷６は、インバータ装置１から電力供給を受ける電子部品である。本実施形態では一例として、負荷６は三相モータである。

インバータ装置１は、整流回路１０と、平滑コンデンサ１１と、１または複数（本実施形態では一例として相ごとの計３つ）のスイッチ回路２と、１または複数（本実施形態では一例として相ごとの計３つ）の制御装置３とを備える。

整流回路１０は、交流電源５から供給される交流電流を整流する。整流回路１０は、多相の全波整流回路でよく、本実施形態では一例として、三相の全波整流回路である。整流回路１０は、ハイ側電線１４およびロー側電線１３の間にＵＶＷの相ごとに直列に接続された２つの整流ダイオードを有する。整流回路１０は、整流により得られた直流電力をハイ側電線１４およびロー側電線１３に供給する。

平滑コンデンサ１１は、ハイ側電線１４およびロー側電線１３の間に並列に接続され、ハイ側電線１４およびロー側電線１３の間の電圧を平滑化する。

各スイッチ回路２は、第１スイッチング素子２１および第２スイッチング素子２２を有する。第１スイッチング素子２１および第２スイッチング素子２２は、第１スイッチング素子２１をロー側、第２スイッチング素子２２をハイ側としてハイ側電線１４およびロー側電線１３の間に直列に接続されている。第１スイッチング素子２１および第２スイッチング素子２２の間には出力端子２５が設けられて負荷６に接続され、ＵＶＷ相のうち何れかの相の電力を出力するようになっている。

第１スイッチング素子２１および第２スイッチング素子２２は、本実施形態では一例としてＩＧＢＴであるが、ＭＯＳＦＥＴ、バイポーラトランジスタ等の他の素子でもよい。第１スイッチング素子２１および第２スイッチング素子２２には、ハイ側がカソードである還流ダイオード２１０，２２０がそれぞれ設けられてよい。第１スイッチング素子２１および第２スイッチング素子２２の動作周波数は、例えば１０ｋＨｚ等の高周波数である。第１スイッチング素子２１および第２スイッチング素子２２は、ワイドバンドギャップ半導体を含んでよい。ここで、ワイドバンドギャップ半導体とは、シリコン半導体よりもバンドギャップが大きい半導体であり、例えばＳｉＣ、ＧａＮ、ダイヤモンド、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯなどの半導体である。

各制御装置３は、ＵＶＷ相のうち、対応する相のスイッチ回路２に接続されている。各制御装置３は、制御部３０と、ゲート駆動回路３１と、検出装置４と、判定部３３と、補償部３４とを備える。

制御部３０は、スイッチ回路２のスイッチングを制御する。例えば、制御部３０は、第１スイッチング素子２１および第２スイッチング素子２２の少なくとも１つを、出力端子２５からの出力電流Ｉ_ｃの変動周期の間に複数回スイッチングする。一例として、制御部３０は、ＰＷＭ制御によりスイッチ回路２を制御する。

また、制御部３０は、出力端子２５の出力値を目標値に近付けるようにフィードバック制御を行う。本実施形態では一例として、出力値および目標値は電流値である。例えば、制御部３０は、出力端子２５と負荷６との間に設けられた電流センサ３００によって測定された出力電流Ｉ_ｃを、制御装置３に入力される目標電流Ｉ_{ｔａｒｇｅｔ}に近づけるようにスイッチ回路２を制御してよい。制御部３０は、第１スイッチング素子２１および第２スイッチング素子２２のオン／オフの制御信号をゲート駆動回路に供給する。

ゲート駆動回路３１は、入力される制御信号に基づいて第１スイッチング素子２１および第２スイッチング素子２２のゲートをそれぞれ駆動する。ゲート駆動回路３１と第１スイッチング素子２１および第２スイッチング素子２２のゲートとの間には、ゲート抵抗３１０（図２参照）があってもよい。

検出装置４は、出力電流Ｉ_ｃのゼロクロスを検出する。例えば、検出装置４は、出力電流Ｉ_ｃがゼロまたはゼロ近傍であるか否かを検出してよい。検出装置４は、取得部４１と、検出部４２とを有する。

取得部４１は、第１スイッチング素子２１におけるミラー期間中のゲート電圧Ｖ_ｇに基づく観測値Ｖ_ｉｃを取得する。ここで、ミラー期間とは、スイッチング素子がターンオンされる場合にドレインゲート間のミラー容量が充電される期間である。ミラー期間では、ミラー効果によりゲート電圧Ｖ_ｇが一定値（ミラー電圧、ゲートプラトー電圧、ゲートクランプ電圧）にクランプされる。ミラー期間中のゲート電圧Ｖ_ｇに基づく観測値Ｖ_ｉｃとは、ゲート電圧Ｖ_ｇの大小により観測される値であり、本実施形態では一例としてミラー期間中のゲート電圧Ｖ_ｇそのものである。ここで、ゲート電圧Ｖ_ｇはミラー期間において出力電流Ｉ_ｃと線形関係にあるため、ミラー期間中のゲート電圧Ｖｇに基づく観測値Ｖ_ｉｃも出力電流Ｉ_ｃと線形関係にある。取得部４１は、取得した観測値Ｖ_ｉｃを検出部４２に供給する。

検出部４２は、観測値Ｖ_ｉｃに基づいて出力電流Ｉ_ｃのゼロクロスを検出する。観測値Ｖ_ｉｃに基づいて出力電流Ｉ_ｃのゼロクロスが検出可能であるのは、観測値Ｖ_ｉｃと出力電流Ｉ_ｃとが線形関係にあるためである。

検出部４２は、出力電流Ｉ_ｃの変動周期において複数回のスイッチングが行われる場合には、そのうち２以上のスイッチングのそれぞれにおいて、出力電流Ｉ_ｃがゼロクロスしたか否かを検出してよい。一例として検出部４２は、第１スイッチング素子２１におけるオン状態および／またはオフ状態へのスイッチング毎に、出力電流Ｉ_ｃがゼロクロスしたか否かを検出してよい。なお、検出部４２は、出力電流Ｉ_ｃがゼロクロスするか否かを検出してもよい。

検出部４２は、検出結果を判定部３３に供給する。例えば、検出部４２は、ゼロクロスが検出された場合にハイとなる検出信号を判定部３３に供給してよい。

判定部３３は、検出装置４が検出したゼロクロスのタイミングに応じて、出力電流Ｉ_ｃの正負を判定する。例えば、判定部３３は、ゼロクロスが検出される毎に出力電流Ｉ_ｃを交互に正または負と判定する。判定部３３は、電流センサ３００の測定結果から正負を判定してもよい。なお、本実施形態では一例として、出力端子２５から負荷６に向かって流れる出力電流Ｉ_ｃを正とする。判定部３３は、判定結果を補償部３４に供給する。

補償部３４は、出力電流Ｉ_ｃの正負に応じて、スイッチ回路２のデッドタイムを補償する。ここで、デッドタイムとは、ショートスルー電流を防止するべく第１スイッチング素子２１および第２スイッチング素子２２の両方を一時的にオフにする時間である。

例えば、補償部３４は、出力電流Ｉ_ｃが正と判定されたことに応じて第１スイッチング素子２１のオン期間および第２スイッチング素子２２のオフ期間をより長くするように調整し、出力電流Ｉ_ｃが負と判定されたことに応じて第１スイッチング素子２１のオフ期間および第２スイッチング素子２２のオン期間をより長くするように調整する。また、補償部３４は、出力電流Ｉ_ｃが正と判定されたことに応じて、制御装置３に入力される目標電流Ｉ_{ｔａｒｇｅｔ}を出力電流Ｉ_ｃに対してデッドタイム補償値分だけ相対的に増加させ、出力電流Ｉ_ｃが負と判定されたことに応じて、目標電流Ｉ_{ｔａｒｇｅｔ}を出力電流Ｉ_ｃに対してデッドタイム補償値分だけ相対的に減少させて制御部３０に供給する。これにより、デッドタイムを設けることによる出力波形の歪みが補償される。ここで、デッドタイム補償値とは、デットタイムを設けたことに伴う出力波形の歪みを解消するための出力電流Ｉｃの補償値である。デッドタイム補償値としては、例えば上述の特許文献１に記載の値など、従来より公知の手法で算出された値を用いてよい。

以上のインバータ装置１によれば、ミラー期間中の第１スイッチング素子２１のゲート電圧Ｖ_ｇに基づく観測値Ｖ_ｉｃに基づいて出力電流Ｉ_ｃのゼロクロスを検出するので、カレントトランスにより出力電流Ｉ_ｃのゼロクロスを検出する従来の場合と異なり、リップルの影響により検出誤差が生じるのが防止される。従って、ゼロクロスを正確に検出することができる。

また、正確なゼロクロスタイミングを用いてデッドタイム補償を行うので、デッドタイムを設けることによる出力波形の歪みを確実に補償することができる。

図２は、検出装置４の取得部４１および検出部４２を示す。
取得部４１は、バッファ回路４１０と、微分部４１１と、特定部４１２と、サンプリング部４１３とを有する。

バッファ回路４１０は、ゲート電圧Ｖ_ｇをバッファして、微分部４１１およびサンプリング部４１３に供給する。バッファ回路４１０のゲインは１でもよいし、１以外の値でもよい。

微分部４１１は、ゲート電圧Ｖ_ｇを微分する。例えば、微分部４１１はゲート電圧Ｖ_ｇを時間で微分してよい。この場合、微分値は、ゲート電圧Ｖ_ｇの経時的変化を示すグラフの傾きを示す。微分部４１１は、ゲート電圧Ｖ_ｇの微分値を特定部４１２に供給してよい。

特定部４１２は、ゲート電圧Ｖ_ｇの微分値に基づいて、ミラー期間を特定する。例えば、特定部４１２は、微分値がゼロであるか否かに応じてミラー期間を特定してよい。特定部４１２は、特定結果をサンプリング部４１３に供給する。例えば、特定部４１２は、ミラー期間中にハイとなる信号をサンプリング部４１３に供給してよい。

サンプリング部４１３は、ミラー期間中に観測値Ｖ_ｉｃをサンプリングする。例えば、サンプリング部４１３は、ミラー期間中の少なくとも一時点でのゲート電圧Ｖ_ｇを観測値Ｖ_ｉｃとしてサンプリングしてよい。サンプリング部４１３は、サンプリングした観測値Ｖ_ｉｃを次回のサンプリングまでホールドしてよい。サンプリング部４１３は、サンプリングした観測値Ｖ_ｉｃを検出部４２に供給する。

検出部４２は、比較回路４２０を有する。比較回路４２０は、観測値Ｖ_ｉｃを閾値Ｖ_ｒｅｆと比較した結果に基づいて、出力電流Ｉ_ｃのゼロクロスを検出する。例えば、比較回路４２０は、観測値Ｖ_ｉｃが閾値Ｖ_ｒｅｆ以下であることに応じて、ゼロクロスが生じたものとしてよい。

閾値Ｖ_ｒｅｆは、出力電流Ｉ_ｃをゼロとみなし得るときに予めサンプリングされた電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}でもよいし、これに許容マージンＫを加えた電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}＋Ｋでもよい。許容マージンＫの値は、試行錯誤により任意に設定されてよい。本実施形態では、検出部４２はロー側の第１スイッチング素子２１からの観測値Ｖ_ｉｃに基づいてゼロクロスを検出するので、ハイ側の第２スイッチング素子２２からの観測値Ｖ_ｉｃに基づいてゼロクロスを検出する場合と比較して、閾値Ｖ_ｒｅｆとして低い電圧値が用いられる。

以上の検出装置４によれば、ミラー期間に観測値Ｖ_ｉｃをサンプリングするので、出力電流Ｉ_ｃと線形関係にある観測値Ｖ_ｉｃをサンプリングすることができる。従って、出力電流Ｉ_ｃのゼロクロスを正確に検出することができる。

図３は、サンプリング部４１３を示す。サンプリング部４１３は、サンプリングコンデンサ４１３０と、サンプリングスイッチ４１３１と、出力バッファ４１３２とを有する。

サンプリングコンデンサ４１３０は、観測値Ｖ_ｉｃを蓄積する。本実施形態では一例として、サンプリングコンデンサ４１３０は、バッファ回路４１０および検出部４２を結ぶ配線と、グラウンドとの間に設けられる。

サンプリングスイッチ４１３１は、サンプリングコンデンサ４１３０とバッファ回路４１０との間に設けられる。サンプリングスイッチ４１３１は、観測値Ｖ_ｇを出力する端子（本実施形態では一例としてバッファ回路４１０の出力端子）とサンプリングコンデンサ４１３０との間をミラー期間の間に接続し、当該出力端子とサンプリングコンデンサ４１３０との間をミラー期間以外において遮断する。例えば、サンプリングスイッチ４１３１は、特定部４１２により特定されたミラー期間の少なくとも一時点で閉状態となり、ミラー期間以外で開状態となってよい。

出力バッファ４１３２は、サンプリングコンデンサ４１３０と検出部４２との間に設けられる。出力バッファ４１３２は、サンプリングコンデンサ４１３０に蓄積された観測値Ｖ_ｉｃを検出部４２に出力する。

以上のサンプリング部４１３によれば、ミラー期間中にサンプリングコンデンサ４１３０に観測値Ｖ_ｉｃを示す電圧が蓄積され、ミラー期間の終了時には当該電圧がホールドされる。

図４は、ターンオン時の出力電流Ｉ_ｃと、ゲート電圧Ｖ_ｇとの関係を示す。図中、縦軸は電圧（Ｖ）であり、横軸は時間（秒）である。

ゲート電圧Ｖ_ｇは、ミラー期間では一定値にクランプされる。ミラー期間のゲート電圧Ｖ_ｇは出力電流Ｉ_ｃと線形関係にあり、出力電流Ｉ_ｃが大きいほど、ミラー期間のゲート電圧Ｖ_ｇは大きくなる。

図５は、ターンオン時の出力電流Ｉ_ｃと、ゲート電流Ｉ_ｇとの関係を示す。図中、縦軸は電流（Ａ）であり、横軸は時間（秒）である。

ゲート電流Ｉｇは、ミラー期間では一定値にクランプされる。ミラー期間のゲート電流Ｉｇは出力電流Ｉ_ｃと線形関係にあり、出力電流Ｉ_ｃが大きいほど、ミラー期間のゲート電流Ｉｇは小さくなる。

図６は、出力電流Ｉ_ｃと観測値Ｖ_ｉｃとの関係を示す。上側のグラフは出力電流Ｉ_ｃの経時変化を示す。このグラフでは、縦軸は電流（Ａ）であり、横軸は時間（秒）である。下側のグラフはロー側の第１スイッチング素子２１およびハイ側の第２スイッチング素子２２のミラー期間中のゲート電圧Ｖ_ｇに基づく観測値Ｖ_ｉｃの計時変化を示す。このグラフでは、縦軸は電圧（Ｖ）であり、横軸は時間（秒）である。なお、ハイ側の第２スイッチング素子２２のゲート電圧Ｖ_ｇに基づく観測値Ｖ_ｉｃは、第２スイッチング素子２２に取得部４１が設けられた場合に取得される観測値Ｖ_ｉｃである。

本実施形態では一例として、第１スイッチング素子２１および第２スイッチング素子２２が制御されることにより、出力電流Ｉ_ｃが正弦波の波形で周期変動する。

そして、出力電流Ｉ_ｃが正のときには、ハイ側の第２スイッチング素子２２と、ロー側の第１スイッチング素子２１の還流ダイオード２１０とに電流が流れる。そのため、第２スイッチング素子２２の観測値Ｖ_ｉｃは出力電流Ｉ_ｃと線形関係にある値となる。また、第１スイッチング素子２１の観測値Ｖ_ｉｃは、出力電圧Ｉ_ｃがゼロのときの電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}になる。

一方、出力電流Ｉ_ｃが負のときには、ロー側の第１スイッチング素子２１と、ハイ側の第２スイッチング素子２２の還流ダイオード２２０とに電流が流れる。そのため、第１スイッチング素子２１の観測値Ｖ_ｉｃは出力電流Ｉ_ｃと線形関係にある値となる。また、第２スイッチング素子２２の観測値Ｖ_ｉｃは、出力電圧Ｉ_ｃがゼロのときの電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}になる。

このように、第１スイッチング素子２１および第２スイッチング素子２２のそれぞれの観測値Ｖ_ｉｃは、出力電流Ｉ_ｃのゼロクロス点で電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}となり、その前後で変動パターンが異なる。よって、第１スイッチング素子２１および第２スイッチング素子２２の少なくとも一方の観測値Ｖ_ｉｃが閾値Ｖ_ｒｅｆ、例えば電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}または電圧値Ｖ_{ｉｃ＠Ｉｃ＝０Ａ}＋Ｋ以下となるか否かにより、出力電流Ｉ_ｃのゼロクロスを検出することができる。

図７は、検出装置４の動作波形を示す。上側のグラフはロー側の第１スイッチング素子２１のゲート電圧Ｖ_ｇおよび観測値Ｖ_ｉｃの計時変化を示す。このグラフでは、縦軸は電圧（Ｖ）であり、横軸は時間（秒）である。中央のグラフはＰＷＭ制御による第１スイッチング素子２１の制御信号を示す。この制御信号は、ハイの場合に第１スイッチング素子２１がオンとなり、ローの場合に第１スイッチング素子２１がオフとなる。下側のグラフは検出部４２から出力される検出信号を示す。この検出信号は、ハイの場合にゼロクロスが検出されていることを示し、ローの場合にゼロクロスが検出されていないことを示す。

まず、制御信号が立ち上がると、第１スイッチング素子２１がターンオンされてミラー期間が開始する。次に、ミラー期間が特定部４１２によって特定され、その期間中のサンプルホールドタイミングでゲート電圧Ｖ_ｇがサンプリング部４１３によりサンプリングおよびホールドされ、観測値Ｖ_ｉｃとして検出部４２に供給される。そして、検出部４２により観測値Ｖ_ｉｃが閾値Ｖ_ｒｅｆと比較される。

これにより、観測値Ｖ_ｉｃが閾値Ｖ_ｒｅｆ以下である時点ｔ０までの期間では、ゼロクロスが生じたものとして検出信号がハイとなる。また、観測値Ｖ_ｉｃが閾値Ｖ_ｒｅｆより大きい時点ｔ０〜ｔ１の期間では、ゼロクロスが生じていないものとして検出信号がローとなる。また、観測値Ｖ_ｉｃが閾値Ｖ_ｒｅｆ以下となる時点ｔ１からの期間ではゼロクロスが生じたものとして検出信号がハイとなる。以上のようにして出力電流Ｉ_ｃのゼロクロスが検出される。

［第２の実施形態］
図８は、第２の実施形態に係る検出装置４Ａを示す。なお、図１に示されたインバータ装置１と略同一の構成には同一の符号を付け、説明を省略する。検出装置４Ａは、ＡＤ変換部４３および検出部４２Ａを有する。

ＡＤ変換部４３は、取得部４１により取得されるアナログ値の観測値Ｖ_ｉｃをデジタル値の観測値Ｖ_ｉｃ（観測値Ｖ_ｉｃ（Ｄ）とも称する）に変換して検出部４２Ａに供給する。ＡＤ変換部４３は、パイプライン型、フラッシュ型、逐次比較型およびデルタシグマ型の何れでもよい。

検出部４２Ａは、デジタル値の観測値Ｖ_ｉｃ（Ｄ）を、内部に記憶する閾値と比較した結果に基づいて、出力電流Ｉ_ｃのゼロクロスを検出する。閾値は検出装置４Ａを備えるインバータ装置１において出力電流Ｉ_ｃをゼロとみなし得るときに予めサンプリングされたアナログ値の電圧値Ｖ_ｉｃ（Ａ）_{＠Ｉｃ＝０Ａ}に対応するデジタル値の観測値Ｖ_ｉｃ（Ｄ）_{＠Ｉｃ＝０Ａ}でもよいし、これに許容マージンＫを加えた電圧値Ｖ_ｉｃ（Ｄ）_{＠Ｉｃ＝０Ａ}＋Ｋでもよい。閾値は個別の検出装置４Ａに対して別々に設定されてよい。これにより検出装置４Ａの製品ごとの特性のばらつきの影響が低減されて出力電流Ｉ_ｃのゼロクロスが正確に検出される。

以上の検出装置４Ａによれば、アナログ値からデジタル値に変換された観測値が検出部４２Ａに供給されるので、デジタル回路を検出部４２Ａとして用いることができる。

また、内部に記憶される閾値と比較した結果に基づいて出力電流Ｉ_ｃのゼロクロスが検出されるので、入力される基準電圧などを閾値として比較に用いる場合と異なり、ノイズの影響による閾値のばらつきを防止して、出力電流Ｉ_ｃのゼロクロスを正確に検出することができる。

［第３の実施形態］
図９は、第３の実施形態に係る検出装置４Ｂを示す。検出装置４Ｂは、検出部４２Ｂを有する。

検出部４２Ｂは、過去のデジタル値の観測値Ｖ_ｉｃ（Ｄ）の履歴から次のデジタル値の観測値Ｖ_ｉｃ（Ｄ）の予測値Ｖ_ｉｃ（Ｄ_ｘ）を算出する予測部４２０Ｂを有し、予測値Ｖ_ｉｃ（Ｄ_ｘ）を閾値と比較した結果に基づいて出力電流Ｉ_ｃのゼロクロスを検出する。閾値は上記第２の実施形態と同様に設定されてよい。

以上の検出装置４Ｂによれば、観測値Ｖ_ｉｃ（Ｄ）の予測値Ｖ_ｉｃ（Ｄ_ｘ）を用いて出力電流Ｉ_ｃのゼロクロスが検出されるので、実測された観測値Ｖ_ｉｃ（Ｄ）に基づいて出力電流Ｉ_ｃのゼロクロスを検出する場合と比較して、ゼロクロスの検出タイミングを早めることができる。また、観測値Ｖ_ｉｃ（Ｄ）の履歴から予測値Ｖ_ｉｃ（Ｄ_ｘ）が算出されるので、予測値Ｖ_ｉｃ（Ｄ_ｘ）の算出に用いる観測値Ｖ_ｉｃ（Ｄ）の数を増やすことで、観測値Ｖ_ｉｃ（Ｄ）の測定誤差による影響を低減し、出力電流Ｉ_ｃのゼロクロスを正確に検出することができる。

図１０は、予測部４２０Ｂによる予測値Ｖ_ｉｃ（Ｄ_ｘ）の算出例を示す。なお、本実施形態では観測値Ｖ_ｉｃ（Ｄ）はスイッチング素子２１（またはスイッチング素子２２）に対してＰＷＭ制御を行うパルス信号の立ち上がり後のミラー期間において測定されており、各パルス信号の立ち上がりタイミングｔ_ｎ−１，ｔ_ｎ，ｔ_ｎ＋１，…の間隔Ｔ_ｎ−１，Ｔ_ｎ，Ｔ_ｎ＋１，…は一定となっている。

予測部４２０Ｂは、直近の複数のデジタル値の観測値Ｖ_ｉｃ（Ｄ_ｎ），…（但し、添え字の「ｎ」は観測値Ｖ_ｉｃ（Ｄ_ｎ）の取得された順番を示す自然数）と、各観測値Ｖ_ｉｃ（Ｄ_ｎ）の取得タイミングｔ_ｎ，…との関係の近似関数から、次の観測値Ｖ_ｉｃ（Ｄ）の予測値Ｖ_ｉｃ（Ｄ_ｘ）を算出してよい。近似関数は非線形関数でもよいし、線形関数でもよい。一例として、予測部４２０Ｂは、直近の２つのデジタル値の観測値Ｖ_ｉｃ（Ｄ_ｎ），Ｖ_ｉｃ（Ｄ_ｎ＋１）の時間変化率ａを、直近のデジタル値の観測値Ｖ_ｉｃ（Ｄ_ｎ＋１）から予測値Ｖ_ｉｃ（Ｄ_ｘ）への時間変化率として用いて予測値Ｖ_ｉｃ（Ｄ_ｘ）を算出してよい。

ここで、ｎ番目の観測値Ｖ_ｉｃ（Ｄ_ｎ）から直近の（ｎ＋１）番目の観測値Ｖ_ｉｃ（Ｄ_ｎ＋１）への時間変化率ａが、（ｎ＋１）番目の観測値Ｖ_ｉｃ（Ｄ_ｎ）から予測値Ｖ_ｉｃ（Ｄ_ｘ）への時間変化率として用いられる場合には次の式（１）が成立する。
ａ＝｛Ｖ_ｉｃ（Ｄ_ｎ）−Ｖ_ｉｃ（Ｄ_ｎ＋１）｝／（ｔ_ｎ＋１−ｔ_ｎ）
＝｛Ｖ_ｉｃ（Ｄ_ｎ＋１）−Ｖ_ｉｃ（Ｄ_ｘ）｝／（ｔ_ｘ−ｔ_ｎ＋１） …（１）

ｔ_ｎ＋１−ｔ_ｎ＝ｔ_ｘ−ｔ_ｎ＋１であるから、式（１）は次の式（２）のように変形される。予測部４２０Ｂは、この式（２）によって予測値Ｖ_ｉｃ（Ｄ_ｘ）を算出してよい。
Ｖ_ｉｃ（Ｄ_ｘ）＝２Ｖ_ｉｃ（Ｄ_ｎ＋１）−Ｖ_ｉｃ（Ｄ_ｎ） …（２）

以上の算出例によれば、直近の複数の観測値Ｖ_ｉｃ（Ｄ_ｎ），…と、各観測値の取得タイミングｔ_ｎ，…との関係の近似関数から予測値Ｖ_ｉｃ（Ｄ_ｘ）が算出されるので、予測値Ｖ_ｉｃ（Ｄ_ｘ）を正確に算出することができる。また、直近の２つの観測値Ｖ_ｉｃ（Ｄ_ｎ），Ｖ_ｉｃ（Ｄ_ｎ＋１）の時間変化率ａを、直近の観測値Ｖ_ｉｃ（Ｄ_ｎ＋１）から予測値Ｖ_ｉｃ（Ｄ_ｘ）への時間変化率として用いて予測値Ｖ_ｉｃ（Ｄ_ｘ）を算出するので、簡易な計算により予測値Ｖ_ｉｃ（Ｄ_ｘ）を算出することができる。

［第３の実施形態の変形例］
本変形例に係る検出装置４Ｂにおける検出部４２Ｂの予測部４２０Ｂは、過去のデジタル値の観測値Ｖ_ｉｃ（Ｄ）の時間変化率ａ_ｎ，…の履歴から次の時間変化率の予測値ａ_ｘを算出する。例えば、予測部４２０Ｂは、直近の複数の観測値Ｖ_ｉｃ（Ｄ），…と、各観測値Ｖ_ｉｃ（Ｄ_ｎ）の取得タイミングｔ_ｎ，…とから時間変化率ａ_ｎ，…とタイミングｔ_ｎ，…との関係の近似関数を算出してよく、この近似関数から次の取得タイミングでの観測値Ｖ_ｉｃ（Ｄ）の時間変化率の予測値ａ_ｘを算出してよい。検出部４２Ｂは、予測値ａ_ｘを閾値と比較した結果に基づいて出力電流Ｉ_ｃのゼロクロスを検出してよい。閾値は、検出装置４Ｂを備えるインバータ装置１において出力電流Ｉ_ｃのゼロクロス点で予め連続して取得されたデジタル値の電圧値Ｖ_ｉｃ（Ｄ_ｎ−１），Ｖ_ｉｃ（Ｄ_ｎ）_{＠Ｉｃ＝０Ａ}の時間変化率ａ_ｎでもよいし、これに許容マージンＫを加えた時間変化率ａ_ｎ＋Ｋでもよい。本変形例においては一例として、検出部４２Ａはデジタル値の観測値Ｖ_ｉｃ（Ｄ）の時間変化率ａの最大値および最小値の少なくとも一方を閾値として用いる。閾値は個別の検出装置４Ｂに対して別々に設定されてよい。一例として、検出装置４Ｂの製造時の特性試験において予め測定される最大値および／または最小値が検出装置４Ｂに設定されてよい。これに加えて／代えて、検出装置４Ｂは、Ｖ_ｉｃ（Ｄ）の時間変化率の履歴を記憶して、内部に記憶される最大値および／または最小値を逐次更新してよい。

以上の検出装置４Ｂによれば、時間変化率の予測値ａ_ｘを用いて出力電流Ｉ_ｃのゼロクロスが検出されるので、実測値に基づいて出力電流Ｉ_ｃのゼロクロスを検出する場合と比較して、ゼロクロスの検出タイミングを早めることができる。また、過去の観測値Ｖ_ｉｃ（Ｄ）の時間変化率から次の時間変化率の予測値が算出されるので、予測値の算出に用いる観測値Ｖ_ｉｃ（Ｄ）の数を増やすことで、観測値Ｖ_ｉｃ（Ｄ）の誤差による影響を低減し、出力電流Ｉ_ｃのゼロクロスを正確に検出することができる。

図１１は、出力電流Ｉ_ｃおよび観測値Ｖ_ｉｃと、観測値Ｖ_ｉｃの時間変化率ａとの関係を示す。上段および中段のグラフは図６と同じである。下段のグラフは観測値Ｖ_ｉｃの時間変化率ａの経時変化を示す。このグラフでは縦軸は観測値Ｖ_ｉｃの時間変化率ａであり、横軸は時間（秒）である。このグラフに示されるように、出力電流Ｉ_ｃのゼロクロス点では、ハイサイドおよびローサイドのそれぞれにおいて観測値Ｖ_ｉｃの時間変化率ａが最大値または最小値から０に、あるいは０から最大値または最小値に変化する。従って、観測値Ｖ_ｉｃ（Ｄ）の時間変化率ａの最大値および最小値の少なくとも一方を閾値として用いることにより、出力電流Ｉ_ｃのゼロクロスが検出される。

［その他の変形例］
なお、上記の実施形態および変形例では、取得部４１は特定部４１２によりミラー期間を特定して、その期間中に観測値Ｖ_ｉｃをサンプリングすることとして説明したが、第１スイッチング素子２１に対するオン指示から予め定められた時間が経過したタイミングで観測値Ｖ_ｉｃをサンプリングしてもよい。予め定められた時間は、オン指示からミラー期間が開始するまでの時間であってよい。取得部４１は、オン指示の入力から当該時間だけ遅延を生じさせる遅延回路を用いて、サンプリングのタイミングをミラー期間中にしてよい。

また、取得部４１は、ゲート電圧Ｖ_ｇに基づく観測値Ｖ_ｉｃを取得することとして説明したが、ゲート電流Ｉ_ｇに基づく観測値を取得してもよい。図１２は、取得部４１の変形例を示す。取得部４１は、ゲート抵抗３１０でゲート電流Ｉ_ｇを変換した電圧Ｖ_ｇを観測値Ｖ_ｉｃとして取得してもよい。

また、第１スイッチング素子２１をロー側、第２スイッチング素子２２をハイ側として説明したが、逆の配置としてもよい。

また、取得部４１は、ロー側の第１スイッチング素子２１のゲート電圧Ｖ_ｇまたはゲート電流Ｉ_ｇに基づく観測値Ｖ_ｉｃを取得することとして説明したが、これに代えて／加えて、ハイ側の第２スイッチング素子２２のゲート電圧Ｖ_ｇまたはゲート電流Ｉ_ｇに基づく観測値Ｖ_ｉｃを取得してもよい。この場合に検出部４２は、第２スイッチング素子２２におけるオン状態および／またはオフ状態へのスイッチング毎に、出力電流Ｉ_ｃがゼロクロスしたか否か（またはゼロクロスするか否か）を検出してよい。なお、ハイ側ではゲート電圧Ｖ_ｇの基準電位が高いため、取得部４１は絶縁トランス等を用いて基準電位を変換してから観測値Ｖ_ｉｃを取得してもよい。

また、取得部４１は、バッファ回路４１０を有することとして説明したが、これに代えて積分回路を有してもよい。この積分回路は、特定部４１２により特定されたミラー期間の少なくとも一部でゲート電圧Ｖ_ｇを積分してサンプリング部４１３に供給してよい。積分回路はバンドパスフィルタであってよい。この場合には、ゲート電圧Ｖ_ｇのノイズの影響を低減することができる。

また、制御部３０のフィードバック制御に用いられる出力値および目標値を電流値として説明したが、電圧値としてもよい。

まあ、制御装置３がＵＶＷの相ごとに１つ設けられることとして説明したが、３相の全体に対して１つ設けられてもよい。

また、スイッチ回路２に三相交流電力が供給されることとして説明したが、単相の交流電力が供給されてもよいし、直流電力が供給されてもよい。

また、検出装置４，４Ａ，４Ｂがインバータ装置１に具備されることとして説明したが、コンバータ装置など、他の装置に具備されてもよい。

また、本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよく、ここにおいてブロックは、（１）操作が実行されるプロセスの段階または（２）操作を実行する役割を持つ装置のセクションを表わしてよい。特定の段階およびセクションが、専用回路、コンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、およびコンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサの少なくとも１つによって実装されてよい。専用回路は、デジタルおよびアナログの少なくとも一方のハードウェア回路を含んでよく、集積回路（ＩＣ）およびディスクリート回路の少なくとも一方を含んでよい。プログラマブル回路は、論理ＡＮＤ、論理ＯＲ、論理ＸＯＲ、論理ＮＡＮＤ、論理ＮＯＲ、および他の論理操作、フリップフロップ、レジスタ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）等のようなメモリ要素等を含む、再構成可能なハードウェア回路を含んでよい。

コンピュータ可読媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよく、その結果、そこに格納される命令を有するコンピュータ可読媒体は、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（ＲＴＭ）ディスク、メモリスティック、集積回路カード等が含まれてよい。

コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＳｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたコードまたはオブジェクトコードのいずれかを含んでよい。

コンピュータ可読命令は、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサまたはプログラマブル回路に対し、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して提供され、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく、コンピュータ可読命令を実行してよい。プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。

図１３は、本発明の複数の態様が全体的または部分的に具現化されてよいコンピュータ２２００の例を示す。コンピュータ２２００にインストールされたプログラムは、コンピュータ２２００に、本発明の実施形態に係る装置に関連付けられる操作または当該装置の１または複数のセクションとして機能させることができ、または当該操作または当該１または複数のセクションを実行させることができ、これに加えて、またはこれに代えて、コンピュータ２２００に、本発明の実施形態に係るプロセスまたは当該プロセスの段階を実行させることができる。そのようなプログラムは、コンピュータ２２００に、本明細書に記載のフローチャートおよびブロック図のブロックのうちのいくつかまたはすべてに関連付けられた特定の操作を実行させるべく、ＣＰＵ２２１２によって実行されてよい。

本実施形態によるコンピュータ２２００は、ＣＰＵ２２１２、ＲＡＭ２２１４、グラフィックコントローラ２２１６、およびディスプレイデバイス２２１８を含み、それらはホストコントローラ２２１０によって相互に接続されている。コンピュータ２２００はまた、通信インタフェース２２２２、ハードディスクドライブ２２２４、ＤＶＤ−ＲＯＭドライブ２２２６、およびＩＣカードドライブのような入出力ユニットを含み、それらは入出力コントローラ２２２０を介してホストコントローラ２２１０に接続されている。コンピュータはまた、ＲＯＭ２２３０およびキーボード２２４２のようなレガシの入出力ユニットを含み、それらは入出力チップ２２４０を介して入出力コントローラ２２２０に接続されている。

ＣＰＵ２２１２は、ＲＯＭ２２３０およびＲＡＭ２２１４内に格納されたプログラムに従い動作し、それにより各ユニットを制御する。グラフィックコントローラ２２１６は、ＲＡＭ２２１４内に提供されるフレームバッファ等またはそれ自体の中にＣＰＵ２２１２によって生成されたイメージデータを取得し、イメージデータがディスプレイデバイス２２１８上に表示されるようにする。

通信インタフェース２２２２は、ネットワークを介して他の電子デバイスと通信する。ハードディスクドライブ２２２４は、コンピュータ２２００内のＣＰＵ２２１２によって使用されるプログラムおよびデータを格納する。ＤＶＤ−ＲＯＭドライブ２２２６は、プログラムまたはデータをＤＶＤ−ＲＯＭ２２０１から読み取り、ハードディスクドライブ２２２４にＲＡＭ２２１４を介してプログラムまたはデータを提供する。ＩＣカードドライブは、プログラムおよびデータをＩＣカードから読み取り、これに加えて、またはこれに代えてプログラムおよびデータをＩＣカードに書き込む。

ＲＯＭ２２３０はその中に、アクティブ化時にコンピュータ２２００によって実行されるブートプログラム等、およびコンピュータ２２００のハードウェアに依存するプログラムの少なくとも１つを格納する。入出力チップ２２４０はまた、様々な入出力ユニットをパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入出力コントローラ２２２０に接続してよい。

プログラムが、ＤＶＤ−ＲＯＭ２２０１またはＩＣカードのようなコンピュータ可読媒体によって提供される。プログラムは、コンピュータ可読媒体から読み取られ、コンピュータ可読媒体の例でもあるハードディスクドライブ２２２４、ＲＡＭ２２１４、またはＲＯＭ２２３０にインストールされ、ＣＰＵ２２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ２２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置または方法が、コンピュータ２２００の使用に従い情報の操作または処理を実現することによって構成されてよい。

例えば、通信がコンピュータ２２００および外部デバイス間で実行される場合、ＣＰＵ２２１２は、ＲＡＭ２２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インタフェース２２２２に対し、通信処理を命令してよい。通信インタフェース２２２２は、ＣＰＵ２２１２の制御下、ＲＡＭ２２１４、ハードディスクドライブ２２２４、ＤＶＤ−ＲＯＭ２２０１、またはＩＣカードのような記録媒体内に提供される送信バッファ処理領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、またはネットワークから受信された受信データを記録媒体上に提供される受信バッファ処理領域等に書き込む。

また、ＣＰＵ２２１２は、ハードディスクドライブ２２２４、ＤＶＤ−ＲＯＭドライブ２２２６（ＤＶＤ−ＲＯＭ２２０１）、ＩＣカード等のような外部記録媒体に格納されたファイルまたはデータベースの全部または必要な部分がＲＡＭ２２１４に読み取られるようにし、ＲＡＭ２２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ２２１２は次に、処理されたデータを外部記録媒体にライトバックする。

様々なタイプのプログラム、データ、テーブル、およびデータベースのような様々なタイプの情報が記録媒体に格納され、情報処理を受けてよい。ＣＰＵ２２１２は、ＲＡＭ２２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプの操作、情報処理、条件判断、条件分岐、無条件分岐、情報の検索，置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ２２１４に対しライトバックする。また、ＣＰＵ２２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ２２１２は、第１の属性の属性値が指定される、条件に一致するエントリを当該複数のエントリの中から検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、それにより予め定められた条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。

上で説明したプログラムまたはソフトウェアモジュールは、コンピュータ２２００上またはコンピュータ２２００近傍のコンピュータ可読媒体に格納されてよい。また、専用通信ネットワークまたはインターネットに接続されたサーバーシステム内に提供されるハードディスクまたはＲＡＭのような記録媒体が、コンピュータ可読媒体として使用可能であり、それによりプログラムを、ネットワークを介してコンピュータ２２００に提供する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１ インバータ装置、２ スイッチ回路、３ 制御装置、４，４Ａ，４Ｂ 検出装置、５ 交流電源、６ 負荷、１０ 整流回路、１１ 平滑コンデンサ、１３ ロー側電線、１４ ハイ側電線、２１ 第１スイッチング素子、２２ 第２スイッチング素子、２５ 出力端子、３０ 制御部、３１ ゲート駆動回路、３３ 判定部、３４ 補償部、４１ 取得部、４２，４２Ａ，４２Ｂ 検出部、４３ ＡＤ変換部、２１０ 還流ダイオード、２２０ 還流ダイオード、３００ 電流センサ、３１０ ゲート抵抗、４１０ バッファ回路、４１１ 微分部、４１２ 特定部、４１３ サンプリング部、４２０ 比較回路、４２０Ｂ 予測部、４１３０ サンプリングコンデンサ、４１３１ サンプリングスイッチ、４１３２ 出力バッファ、２２００ コンピュータ、２２０１ ＤＶＤ−ＲＯＭ、２２１０ ホストコントローラ、２２１２ ＣＰＵ、２２１４ ＲＡＭ、２２１６ グラフィックコントローラ、２２１８ ディスプレイデバイス、２２２０ 入出力コントローラ、２２２２ 通信インタフェース、２２２４ ハードディスクドライブ、２２２６ ＤＶＤ−ＲＯＭドライブ、２２３０ ＲＯＭ、２２４０ 入出力チップ、２２４２ キーボード

Claims (19)

1. 直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路が出力する出力電流のゼロクロスを検出する検出装置であって、
   前記第１スイッチング素子および前記第２スイッチング素子のうち少なくとも１つのスイッチング素子の、ドレインゲート間のミラー容量を充電するミラー期間中における、ゲート電圧に基づく観測値またはゲート電流に基づく観測値を取得する取得部と、
   前記ミラー期間中の前記観測値に基づいて、前記第１スイッチング素子および前記第２スイッチング素子の間の出力端子と前記出力端子に接続される負荷との間に流れる出力電流のゼロクロスを検出する検出部と、
   を備える検出装置。
2. 前記スイッチ回路は、ロー側の前記第１スイッチング素子およびハイ側の前記第２スイッチング素子が直列に接続されたものであり、
   前記取得部は、前記第１スイッチング素子からの前記観測値を取得する
   請求項１に記載の検出装置。
3. 前記検出部は、前記観測値を閾値と比較した結果に基づいて、前記ゼロクロスを検出する請求項１または２に記載の検出装置。
4. 前記取得部により取得されるアナログ値の前記観測値をデジタル値の前記観測値に変換して前記検出部に供給するＡＤ変換部を備える
   請求項１または２に記載の検出装置。
5. 前記検出部は、前記デジタル値の観測値を、内部に記憶する所定の基準値と比較した結果に基づいて、前記ゼロクロスを検出する請求項４に記載の検出装置。
6. 前記検出部は、
   過去の前記デジタル値の観測値の履歴から次の前記デジタル値の観測値の予測値を算出する予測部を有し、
   前記予測値を閾値と比較した結果に基づいて、前記ゼロクロスを検出する
   請求項４または５に記載の検出装置。
7. 前記予測部は、
   直近の複数の前記デジタル値の観測値と、各観測値の取得タイミングとの関係の近似関数から前記予測値を算出する
   請求項６に記載の検出装置。
8. 前記予測部は、
   直近の２つの前記デジタル値の観測値の時間変化率を、直近の前記デジタル値の観測値から前記予測値への時間変化率として用いて前記予測値を算出する
   請求項６または７に記載の検出装置。
9. 前記検出部は、
   過去の前記デジタル値の観測値の時間変化率の履歴から次の時間変化率の予測値を算出する予測部を有し、
   前記予測値を閾値と比較した結果に基づいて、前記ゼロクロスを検出する
   請求項４に記載の検出装置。
10. 前記検出部は、前記デジタル値の観測値の時間変化率の最大値および最小値の少なくとも一方を前記閾値として用いる
    請求項９に記載の検出装置。
11. 前記少なくとも１つのスイッチング素子は、前記出力電流の変動周期の間に複数回スイッチングされ、
    前記検出部は、前記複数回のスイッチングのうち２以上のスイッチングのそれぞれにおいて、前記出力電流がゼロクロスしたか否かを検出する
    請求項１から１０のいずれか一項に記載の検出装置。
12. 前記検出部は、前記少なくとも１つのスイッチング素子における、オン状態およびオフ状態の少なくとも一方へのスイッチング毎に、前記出力電流がゼロクロスしたか否か、またはゼロクロスするか否かを検出する請求項１１に記載の検出装置。
13. 前記取得部は、
    前記ゲート電圧または前記ゲート電流を微分する微分部と、
    前記ゲート電圧または前記ゲート電流の微分値に基づいて、前記ミラー期間を特定する特定部と、
    前記ミラー期間中に前記観測値をサンプリングするサンプリング部と、
    を有する請求項１から１２のいずれか一項に記載の検出装置。
14. 前記サンプリング部は、
    前記観測値を蓄積するサンプリングコンデンサと、
    前記観測値を出力する端子と前記サンプリングコンデンサとの間を前記ミラー期間の間に接続し、前記観測値を出力する端子と前記サンプリングコンデンサとの間を前記ミラー期間以外において遮断するサンプリングスイッチと、
    前記サンプリングコンデンサに蓄積された前記観測値を前記検出部に出力する出力バッファと
    を有する請求項１３に記載の検出装置。
15. 前記取得部は、前記少なくとも１つのスイッチング素子に対するオン指示から予め定められた時間が経過したタイミングで前記観測値をサンプリングする請求項１から１２のいずれか一項に記載の検出装置。
16. 請求項１から１５のいずれか一項に記載の検出装置と、
    前記検出装置が検出したゼロクロスのタイミングに応じて、前記出力電流の正負を判定する判定部と、
    前記スイッチ回路のスイッチングを制御する制御部と、
    前記出力電流の正負に応じて、前記スイッチ回路のデッドタイムを補償する補償部と、
    を備える制御装置。
17. 前記スイッチ回路は、ロー側の前記第１スイッチング素子およびハイ側の前記第２スイッチング素子が直列に接続されたものであり、
    前記補償部は、
    前記出力電流が正と判定されたことに応じて前記第１スイッチング素子のオン期間および前記第２スイッチング素子のオフ期間をより長くするように調整し、
    前記出力電流が負と判定されたことに応じて前記第１スイッチング素子のオフ期間および前記第２スイッチング素子のオン期間をより長くするように調整する
    請求項１６に記載の制御装置。
18. 前記制御部は、ＰＷＭ制御により前記出力端子の出力値を目標値に近付けるように前記スイッチ回路を制御し、
    前記補償部は、
    前記出力電流が正と判定されたことに応じて、前記目標値を前記出力値に対してデッドタイム補償値分相対的に増加させ、
    前記出力電流が負と判定されたことに応じて、前記目標値を前記出力値に対してデッドタイム補償値分相対的に減少させる
    請求項１６または１７に記載の制御装置。
19. 請求項１６から１８のいずれか一項に記載の制御装置と、
    前記スイッチ回路と
    を備えるインバータ装置。

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