WO2019042189A1 - 移位寄存器电路、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器电路、驱动方法、栅极驱动电路和显示装置 Download PDF

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李红敏
董职福
冯思林
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合肥京东方光电科技有限公司
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    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Definitions

  • the duty ratio of the first clock signal and the duty ratio of the second clock signal are less than 50%
  • the first clock signal is the same as the period of the second clock signal
  • the The phase difference between a clock signal and the second clock signal is 180°.
  • a second pull-down node controls a transistor, a gate is connected to the pull-up node, a first pole is connected to the pull-down control node, and a second pole is connected to the second level input terminal;
  • the pull-down node control sub-circuit includes:
  • the initial pull-down sub-circuit includes: a start pull-down transistor, the gate and the first pole are both connected to the start end, and the second pole is connected to the pull-up node.
  • the first pull-down circuit includes:
  • a second pull-down node controls the transistor MDC2, a gate is connected to the pull-up node PU, a source is connected to the pull-down control node PD_CN, and a drain is connected to a low-level input terminal of the input low level VGL;
  • the signal output sub-circuit 133 includes:
  • all transistors are n-type, but other than MO1 and MZD, other transistors can be replaced with p-type, and only the control signal timing needs to be modified accordingly.

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Abstract

一种移位寄存器电路、驱动方法、栅极驱动电路和显示装置。移位寄存器电路包括时钟信号调整电路(13)和自控导通电路(14)；时钟信号调整电路(13)具有第一时钟信号输入端(CLK)、第二时钟信号输入端(CLKB)和时钟信号调整输出端(CLKR)；时钟信号调整电路(13)用于在第一时钟信号和第二时钟信号均为第二电平时通过时钟信号调整输出端(CLKR)输出第一电平；自控导通电路(14)用于在上拉节点(PU)为第一电平时控制时钟信号调整输出端(CLKR)与上拉节点(PU)连通，或者在上拉节点(PU)为第二电平时断开时钟信号调整输出端(CLKR)与上拉节点(PU)之间的连接。

Description

移位寄存器电路、驱动方法、栅极驱动电路和显示装置
相关申请的交叉引用
本申请主张在2017年8月31日在中国提交的中国专利申请号No.201710771346.5的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示驱动技术领域，尤其涉及一种移位寄存器电路、驱动方法、栅极驱动电路和显示装置。
背景技术
在GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)实际工作情况中，由于输出模块包括的第一输出晶体管的沟道长宽比一般远大于其他TFT(Thin Film Transistor，薄膜晶体管)器件，开态电流较大，该第一输出晶体管除了用于输出栅极驱动信号外，还起到信号输出完成后，将输出信号瞬间拉低的作用。为了配合第一输出晶体管的这一功能，由第一时钟信号输入端输入的第一时钟信号的占空比设置一般小于50％，以确保由输入的第一时钟信号与由第二时钟信号输入端输入的第二时钟信号之间有一段低电平时间。在第一时钟信号输入端和第二时钟信号输入端同时输入低电平时间内，无复位信号将上拉节点的电位拉低，上拉节点电位保持高电位，该第一输出晶体管打开，可将栅极驱动信号瞬间拉低，彻底关断这一行像素区TFT器件，降低误充电风险。然而，在该阶段上拉节点的电位完全靠存储电容模块进行电位保持，该存储电容模块一旦发生漏电，上拉节点的电位降低，第一输出晶体管打开不充分，最终会导致输出的栅极驱动信号的上升沿和下降沿变长，输出波形失真，像素区TFT器件无法及时关闭，误充电显示异常。
发明内容
本公开提供一种移位寄存器电路，包括时钟信号调整电路和自控导通电路，其中，
所述时钟信号调整电路具有第一时钟信号输入端、第二时钟信号输入端和时钟信号调整输出端；所述自控导通电路分别与所述时钟信号调整输出端和上拉节点连接；
所述第一时钟信号输入端用于加载第一时钟信号，所述第二时钟信号输入端用于加载第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号具有第一电平和第二电平，其中，所述第一电平为有效工作电平且高于基准电平；
所述时钟信号调整电路用于在所述第一时钟信号和所述第二时钟信号均为所述第二电平时通过所述时钟信号调整输出端输出所述第一电平，其中，所述第二电平低于所述基准电平；
所述自控导通电路用于在所述上拉节点为所述第一电平时控制所述时钟信号调整输出端与所述上拉节点连通，或者在所述上拉节点为第二电平时断开所述时钟信号调整输出端与所述上拉节点之间的连接。
可选的，所述第一时钟信号的占空比和所述第二时钟信号的占空比小于50％，所述第一时钟信号与所述第二时钟信号的周期相同，且所述第一时钟信号与所述第二时钟信号之间的相位差为180°。
可选的，所述时钟信号调整电路包括：
第一节点控制子电路，分别与第一电平输入端、所述第二时钟信号输入端、第一节点和第二电平输入端连接，用于根据所述第二时钟信号的电位控制所述第一节点的电位；
第二节点控制子电路，与所述第一节点、第二节点、所述第一时钟信号输入端和第二电平输入端连接，用于根据所述第一时钟信号的电位和所述第一节点的电位，控制所述第二节点的电位；以及，
信号输出子电路，与所述第二节点和所述时钟信号调整输出端连接，用于根据所述第二节点的电位，控制所述第二节点是否与所述时钟信号调整输出端连通。
可选的，所述第一节点控制子电路包括：
第一控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述第一节点连接；以及，
第二控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一节点连接，第二极与所述第二电平输入端连接；
所述第二节点控制子电路包括：
第三控制晶体管，栅极和第一极都与所述第一节点连接，第二极与所述第二节点连接；以及，
第四控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二节点连接，第二极与所述第二电平输入端连接；
所述信号输出子电路包括：
信号输出晶体管，栅极和第一极都与所述第二节点连接，第二极与所述时钟信号调整输出端连接。
可选的，所述第一控制晶体管和所述第二控制晶体管都为n型晶体管，所述第一电平输入端为高电平输入端，所述第二电平输入端为低电平输入端；所述第三控制晶体管和所述第四控制晶体管都为n型晶体管；所述信号输出晶体管为n型晶体管。
可选的，所述时钟信号调整电路包括：
第一控制子电路，与所述第一时钟信号输入端、第一电平输入端和第一控制节点连接，用于根据所述第一时钟信号的电位控制所述第一控制节点是否与所述第一电平输入端连通；
第二控制子电路，与所述第二时钟信号输入端、第二控制节点、所述第一控制节点和第二电平输入端连接，用于根据所述第二时钟信号的电位，控制所述第二控制节点是否与所述第一控制节点连通，并控制所述第二控制节点是否与所述第二电平输入端连通；以及，
上拉输出子电路，与所述第二控制节点和所述时钟信号调整输出端连接，用于根据所述第二控制节点的电位，控制所述第二控制节点是否与所述时钟信号调整输出端连通。
可选的，所述第一控制子电路包括：第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电平输入端连接，第二极与所述第一控制节点连接；
所述第二控制子电路包括：第二控制晶体管，栅极与所述第二时钟信号 输入端连接，第一极与所述第一控制节点连接，第二极与所述第二控制节点连接；以及，
第三控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第二控制节点连接，第二极与低电平输入端连接；
所述上拉输出子电路包括：
上拉输出晶体管，栅极和第一极都与所述第二控制节点连接，第二极与所述时钟信号调整输出端连接。
可选的，所述第一控制晶体管和所述第二控制晶体管都为p型晶体管，所述第三控制晶体管、所述上拉输出晶体管为n型晶体管。
可选的，所述自控导通电路包括：自控导通晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号调整输出端连接，第二极与所述上拉节点连接。
可选的，所述自控导通晶体管为n型晶体管。
可选的，所述的移位寄存器电路还包括：第一下拉电路、下拉节点控制电路、栅极驱动信号输出电路、第二下拉电路；其中，所述第一下拉电路包括：第一下拉晶体管，栅极与下拉节点连接，第一极与所述上拉节点连接，第二极与用于输入第二电平的第二电平输入端连接。
可选的，所述下拉节点控制电路包括下拉控制节点控制子电路、下拉节点控制子电路和起始下拉子电路，其中，
所述下拉控制节点控制子电路包括：
第一下拉控制节点控制晶体管，栅极和第一极都与用于输入第一电平的第一电平输入端连接，第二极与下拉控制节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第二电平输入端连接；
所述下拉节点控制子电路包括：
第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一与所述第一电平输入端连接，第二与所述下拉节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，源极与所述下拉节点连接，漏极与所述第二电平输入端连接；
所述起始下拉子电路包括：起始下拉晶体管，栅极和第一极都与起始端连接，第二极与所述上拉节点连接。
可选的，所述栅极驱动信号输出电路包括：输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，存储电容，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；
所述第二下拉电路包括：第二下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。
本公开还提供一种移位寄存器电路的驱动方法，应用于如上所述的移位寄存器电路，其中，所述移位寄存器电路的驱动方法包括：
向第一时钟信号输入端加载所述第一时钟信号；
向第二时钟信号输入端加载所述第二时钟信号；
在所述第一时钟信号和所述第二时钟信号均为所述第二电平时，所述时钟信号调整电路通过所述时钟信号调整输出端输出所述第一电平；
在所述上拉节点为所述第一电平时，所述自控导通电路控制所述时钟信号调整输出端与所述上拉节点连通；或者，在所述上拉节点为第二电平时，所述自控导通电路断开所述时钟信号调整输出端与所述上拉节点之间的连接。
本公开还提供一种栅极驱动电路，包括多个级联的如上所述的移位寄存器电路。
本公开还提供一种显示装置，包括如上所述的栅极驱动电路。
附图说明
图1是本公开一些实施例的移位寄存器电路的结构图；
图2是本公开一些实施例的移位寄存器电路的结构图；
图3是本公开一些实施例的移位寄存器电路包括的时钟信号调整电路的电路图；
图4是本公开一些实施例的移位寄存器电路的工作时序图；
图5是本公开一些实施例的移位寄存器电路包括的时钟信号调整电路的结构图；
图6是本公开一些实施例的位寄存器电路包括的时钟信号调整电路的电路图；
图7是本公开一些实施例的移位寄存器电路的电路图；
图8是本公开一些实施例的包括多个级联的移位寄存器电路的栅极驱动电路的电路图。
具体实施方式
下面将结合本公开一些实施例中的附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本公的实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
本公开一些实施例的移位寄存器电路包括：时钟信号调整电路和自控导通电路；
所述时钟信号调整电路具有第一时钟信号输入端、第二时钟信号输入端和时钟信号调整输出端；所述自控导通电路分别与所述时钟信号调整输出端和上拉节点连接；
所述第一时钟信号输入端加载有第一时钟信号，所述第二时钟信号输入端加载有第二时钟信号。所述第一时钟信号与所述第二时钟信号的周期相同。所述第一时钟信号的占空比和所述第二时钟信号的占空比小于50％，所述第一时钟信号与所述第二时钟信号之间的相位差为180°，所述第一时钟信号和所述第二时钟信号具有第一电平和第二电平，其中，所述第一电平为有效工作电平；
所述时钟信号调整电路被构造成在所述第一时钟信号和所述第二时钟信 号均为第二电平时通过所述时钟信号调整输出端输出第一电平；
所述自控导通电路被构造成在所述上拉节点为第一电平时控制所述时钟信号调整输出端与所述上拉节点连通，在所述上拉节点为第二电平时断开所述时钟信号调整输出端与所述上拉节点之间的连接。
本公开一些实施例的移位寄存器电路包括时钟信号调整电路和自控导通电路，以在向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号同时为第二电平时控制维持上拉节点的电位为第一电平，可以增强上拉节点的电位保持特性，从而改善因上拉节点漏电导致的输出波形失真，像素电极误充电的问题，提高移位寄存器电路的整体信赖性。此外，本公开一些实施例的移位寄存器电路包括的时钟信号调整电路根据第一时钟信号的电位和第二时钟信号的电位控制在第一时钟信号和第二时钟信号都为第二电平时输出第一电平，以维持上拉节点电位，无需单独增加信号线，降低功耗。
其中，所述上拉节点是指移位寄存器电路中输入电路、输出电路和复位电路的连接点。具体地，所述移位寄存器电路可以包括：输入晶体管、输出晶体管和存储电容；该输入晶体管的栅极与输入端连接，该输入晶体管的第一极与第一电压输入端连接；该输出晶体管的第一极与第一时钟信号输入端连接，该输出晶体管的第二极与栅极驱动信号输出端连接；所述存储电容的第一端与所述输出晶体管的栅极连接，所述存储电容的第二端与所述栅极驱动信号输出端连接，所述输入晶体管的第二极、所述存储电容的第一端与所述输出晶体管的栅极之间的连接点即为上拉节点。
所述有效工作电平为能够控制所述输出晶体管导通的电平，此时，第一时钟信号输入端与所述栅极驱动信号输出端连通。
如图4所示，所述第一电平高于基准电平Vr，所述第二电平低于所述基准电平Vr。在实际操作时，当所述输出晶体管为n型晶体管时，所述有效工作电平可以为高电平。在具体实施时，所述第一电平可以为高电平，所述第二电平可以为低电平。
当向第一时钟信号输入端加载的第一时钟信号的占空比和向第二时钟信号输入端加载的第二时钟信号的占空比都小于50％时，才会出现所述第一时 钟信号和所述第二时钟信号同时为低电平的情况。
如图1所示，本公开一些实施例的移位寄存器电路包括：
输入电路11，与输入端INPUT、上拉节点PU和输入高电压VDD的高电压输入端连接，被构造成根据所述输入端INPUT的电位控制所述上拉节点PU是否与所述输入高电压VDD的高电压输入端连通；
复位电路12，与复位端RESET、所述上拉节点PU和输入低电压VSS的低电压输入端连接，被构造成根据所述复位端RESET的电位控制所述上拉节点PU是否与所述输入低电压VSS的低电压输入端连通；
时钟信号调整电路13，具有第一时钟信号输入端CLK、第二时钟信号输入端CLKB和时钟信号调整输出端CLKR，被构造成在向第一时钟信号输入端CLK加载的第一时钟信号和向第二时钟信号输入端CLKB加载的第二时钟信号都为第二电平时通过所述时钟信号调整输出端CLKR输出第一电平；
自控导通电路14，与所述上拉节点PU和所述时钟信号调整输出端CLKR连接，被构造成在所述上拉节点PU为第一电平时控制所述时钟信号调整输出端CLKR与所述上拉节点PU连通，在所述上拉节点PU为第二电平时断开所述时钟信号调整输出端CLKR与所述上拉节点PU之间的连接；
第一下拉电路15，与所述下拉节点PD、所述上拉节点PU和输入低电平VGL的低电平输入端连接，被构造成根据所述下拉节点PD的电位控制所述上拉节点PU是否与所述输入低电平VGL的低电平输入端连通；
下拉节点控制电路16，与输入高电平GCH的高电平输入端、所述下拉节点PD、所述上拉节点PU和输入低电平VGL的低电平输入端连接，被构造成根据所述上拉节点PU的电位，控制所述下拉节点PD的电位；
栅极驱动信号输出电路17，与所述上拉节点PU、第一时钟信号输入端CLK和栅极驱动信号输出端OUTPUT连接，被构造成根据所述上拉节点PU的电位控制所述栅极驱动信号输出端OUTPUT是否与所述第一时钟信号输入端CLK连通；以及，
第二下拉电路18，与所述下拉节点PD、所述栅极驱动信号输出端OUTPUT和输入低电平VGL的低电平输入端连接，被构造成根据所述下拉节点PD的电位控制所述栅极驱动信号输出端OUTPUT是否与所述输入低电平VGL的低电平 输入端连接。
如图1所示，本公开一些实施例的移位寄存器电路包括时钟信号调整电路13和自控导通电路14，以在第一时钟信号输入端CLK输入的第一时钟信号和第二时钟信号输入端CLKB输入的第二时钟信号同时为第二电平时控制维持上拉节点PU的电位为第一电平，可以增强上拉节点PU的电位保持特性，从而改善因上拉节点PU漏电导致的输出波形失真，像素电极误充电的问题，提高移位寄存器电路的整体信赖性。此外，该时钟信号调整电路13根据第一时钟信号的电位和第二时钟信号的电位控制在第一时钟信号和第二时钟信号都为第二电平时输出第一电平，以维持上拉节点电位，无需单独增加信号线，降低功耗。
在实际操作时，所述时钟信号调整电路13还可以与输入高电平GCH的高电平输入端和输入低电平VGL的低电平输入端连接。
具体的，如图2所示，所述时钟信号调整电路可以包括：
第一节点控制子电路131，与第一电平输入端VI1、所述第二时钟信号输入端CLKB和第一节点PU1和第二电平输入端VI2连接，用于根据所述第二时钟信号输入端CLKB的输入电位控制所述第一节点PU1的电位；
第二节点控制子电路132，与所述第一节点PU1、第二节点PU2、所述第一时钟信号输入端CLK和第二电平输入端VI2连接，用于根据所述第一时钟信号输入端CLK的输入电位和所述第一节点PU1的电位，控制所述第二节点PU2的电位；以及，
信号输出子电路133，与所述第二节点PU2和所述时钟信号调整输出端CLKR连接，用于根据所述第二节点PU2的电位，控制所述第二节点PU2与所述时钟信号调整输出端CLKR是否连通。
本公开一些实施例中，所述第一节点控制子电路可以包括：
第一控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述第一节点连接；以及，
第二控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一节点连接，第二极与所述第二电平输入端连接。
在实际操作时，所述第一控制晶体管和所述第二控制晶体管可以都为n 型晶体管，所述第一电平输入端可以为高电平输入端，所述第二电平输入端可以为低电平输入端。
所述第二节点控制子电路可以包括：
第三控制晶体管，栅极和第一极都与所述第一节点连接，第二极与所述第二节点连接；以及，
第四控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二节点连接，第二极与所述第二电平输入端连接。
具体的，所述第三控制晶体管和所述第四控制晶体管可以都为n型晶体管，所述第二电平输入端为低电平输入端。
所述信号输出子电路可以包括：
信号输出晶体管，栅极和第一极都与所述第二节点连接，第二极与所述时钟信号调整输出端连接。
在实际操作时，所述信号输出晶体管为n型晶体管。
在具体实施时，所述自控导通电路可以包括：自控导通晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号调整输出端连接，第二极与所述上拉节点连接。
在实际操作时，所述自控导通晶体管可以为n型晶体管。
具体的，如图3所示，所述第一节点控制子电路131可以包括：
第一控制晶体管MC1，栅极和源极都与所述输入高电平GCH的高电平输入端连接，漏极与所述第一节点PU1连接；以及，
第二控制晶体管MC2，栅极与所述第二时钟信号输入端CLKB连接，源极与所述第一节点PU1连接，漏极与输入低电平VGL的低电平输入端连接；
所述第二节点控制子电路132包括：
第三控制晶体管MC3，栅极和源极都与所述第一节点PU1连接，漏极与所述第二节点PU2连接；以及，
第四控制晶体管MC4，栅极与所述第一时钟信号输入端CLK连接，源极与所述第二节点PU2连接，漏极与所述输入低电平VGL的低电平输入端连接；
所述信号输出子电路133包括：
信号输出晶体管MO1，栅极和源极都与所述第二节点PU2连接，第二极 与时钟信号调整输出端CLKR连接；
所述自控导通电路14包括：
自控导通晶体管MZD，源极与所述时钟信号调整输出端CLKR连接，栅极和漏极都与所述上拉节点PU连接。在实际操作时，所述自控导通晶体管MZD为n型晶体管。当MZD为n型晶体管，这样才能控制当上拉节点PU的电位为高电平时导通上拉PU与CLKR连接。
如图3所示，本公开的一些实施例中，MC1、MC2、MC3、MC4、MO1和MZD都为n型晶体管。在实际操作时，MC1、MC2、MC3、MC4也可以为p型晶体管。
如图3所示，本公开的一些实施例中，MC1的栅极和MC1的源极短接，并与输入高电平GCH的高电平输入端连接；MC1的漏极与MC2的源极连接，MC2的栅极由CLKB控制，MC2的漏极接入VGL。通过设计MC1的沟道长宽比和MC2的沟道长宽比，可以在CLKB和PU1之间形成非门结构；即当CLKB输入的第二时钟信号为高电平时，PU1的电位为低电平，反之，当CLKB输入的第二时钟信号为低电平时，PU1的电位为高电平。同理，在CLK和PU2间可以通过设计MC3的沟道长宽比和MC4的沟道长宽比，形成非门结构；也即，当第一时钟信号为高电平时，PU2的电位为低电平；当CLK输入的第一时钟信号为低电平时，PU2的电位为高电平。MO1和MZD的作用主要是单向导通。
如图4所示，包含本公开如图3所示的时钟信号调整电路的移位寄存器电路在工作时，
在第一阶段T1，CLKB输入低电平，CLK输入高电平，PU的电位为低电平，PU1的电位为高电平，此时MC3和MC4都打开，从而PU2的电位为低电平，MO1和MZD都关断，时钟信号调整输出端CLKR无输出；
在第二阶段T2，CLKB和CLK都输入低电平，PU的电位为低电平，MC1导通，MC2关断，PU1的电位为高电平，MC3导通，MC4关断，PU2的电位为高电平，MO1导通，CLKR输出高电平，但是由于PU的电位为低电平，MZD关断，因此自控导通电路控制断开CLKR和PU之间的连接；
在第三阶段T3(即输入阶段，在此阶段，INPUT输入高电平)，CLKB输入高电平，CLK输入低电平，PU的电位为高电平，MC1和MC2都导通，PU1的电位为低电平，M12断开，M13断开，PU2的电位维持为低电平，MO1关断， CLKR无输出；
在第四阶段T4，CLKB和CLK都输入低电平，PU的电位为高电平，MC2关断；MC1导通，PU1的电位为高电平，MC2导通，MC4断开，PU2的电位为高电平，MO1和MZD都导通，从而使得CLKR输出高电平，PU与CLKR连接，以使得当CLKB和CLK都输入低电平时PU的电位能更好的维持为高电平，增加上拉节点PU的高电位保持性；
在第五阶段T5(也即输出阶段，在此阶段OUTPUT输出高电平)，CLKB输入低电平，CLK输入高电平，PU的电位为高电平，MC1导通，MC2断开，PU1的电位为高电平，MC3和MC4都导通，PU2的电位为低电平，MO1关断，CLKR无输出；
在第六阶段T6，CLKB和CLK都输入低电平，PU的电位为高电平，MC2关断。MC1导通，PU1的电位为高电平，MC2导通，MC4断开，PU2的电位为高电平，MO1和MZD都导通，从而使得CLKR输出高电平，PU与CLKR连接，以使得当CLKB和CLK都输入低电平时PU的电位能更好的维持为高电平，增加上拉节点PU的高电位保持性；
在第七阶段T7(也即复位阶段，在此阶段RESET输入高电平，以使得上拉节点PU的电位被复位为低电压)，CLKB输入高电平，CLK输入低电平，由于在此阶段上拉节点PU的电位为低电压，因此MZD关断，以断开PU与CLKR之间的连接。
由上可知，当PU的电位为高电平，并CLK和CLKB都输入低电平时，PU2的电位为高电平，CLKR输出高电平，并PU与CLKR导通，从而可以进一步的保持PU的高电位。当CLK和CLKB都输入低电平时，是易发生上拉节点PU漏电导致GOA(Gate On Array，设置在阵列基板上的栅极驱动电路)输出波形失真的时间段，将PU2与PU连接，可以有效增强上拉节点PU的高电位保持特性。在相应阶段上拉节点PU的电位持续为高电平，输出电路中的第一输出晶体管打开相对充分，GOA输出波形的上升沿和下降沿都会大大缩短，输出波形接近理想波形，这样，因GOA输出波形失真而导致的像素TFT无法及时关闭，发生误充电的风险就会大大降低。
本公开一些实施例中，如图5所示，所述时钟信号调整电路可以包括：
第一控制子电路51，与第一时钟信号输入端CLK、输入高电平GCH的高电平输入端和第一控制节点Ctrl1连接，被构造成根据所述第一时钟信号的电位控制所述第一控制节点Ctrl1是否与所述输入高电平GCH的高电平输入端连通；
第二控制子电路52，与第二时钟信号输入端CLKB、第二控制节点Ctrl2、所述第一控制节点Ctrl1和输入低电平VGL的低电平输入端连接，用于根据所述第二时钟信号的电位，控制所述第二控制节点Ctrl2是否与所述第一控制节点Ctrl1连通，并控制所述第二控制节点Ctrl2是否与所述输入低电平VGL的低电平输入端连通；以及，
上拉输出子电路53，与所述第二控制节点Ctrl2和所述时钟信号调整输出端CLKR连接，用于根据所述第二控制节点Ctrl2的电位控制所述上拉节点PU是否与所述时钟信号调整输出端CLKR连通；
所述自控导通电路14与所述时钟信号调整输出端CLKR和所述上拉节点PU连接，用于当上拉节点PU的电位为第一电平时控制所述上拉节点PU与所述时钟信号调整输出端CLKR连通，当所述上拉节点PU的电位为第二电平时断开所述上拉节点PU与所述时钟信号调整输出端CLKR之间的连接。
本公开一些实施例中，如图5所示的时钟信号调整电路在工作时，当CLK输入低电平时，第一控制子电路51控制Ctrl1与输入高电平GCH的高电平输入端连通，以使得Ctrl的电位为高电平，当CLKB也输入低电平时，第二控制子电路52控制Ctrl2与Ctrl1连通，并控制Ctrl2与输入低电平VGL的低电平输入端不连通，以控制Ctrl2的电位为高电平，上拉输出子电路53控制CLKR与Ctrl2连，从而使得CLKR输出高电平；当上拉节点PU的电位为高电平时，自控导通电路14控制PU与CLKR连接，从而能够增强上拉节点PU的电位保持特性，从而改善因上拉节点PU漏电导致的输出波形失真，像素电极误充电的问题，提高移位寄存器电路的整体信赖性。
本公开一些实施例中，如图5所示的时钟信号调整电路在工作时，当CLK输入高电平时，第一控制子电路51控制Ctrl1与输入高电平GCH的高电平输入端不连通；当CLKB输入高电平时，第二控制子电路52控制Ctrl2与Ctrl1不连通，并控制Ctrl2与输入低电平VGL的低电平输入端连通，以控制Ctrl2 的电位为低电平，从而上拉输出子电路53控制CLKR与Ctrl2不连通，CLKR无输出。
本公开一些实施例中，如图5所示的时钟信号调整电路在工作时，当CLK输入低电平而CLKB输入高电平时，第一控制子电路51控制Ctrl1与输入高电平VGH的高电平输入端连通，第二控制子电路52控制Ctrl2与Ctrl1不连通，并控制Ctrl2与输入低电平VGL的低电平输入端连通，Ctrl2的电位为低电平，上拉输出子电路53控制CLKR与Ctrl2不导通，CLKR无输出；
本公开一些实施例中，如图5所示的时钟信号调整电路在工作时，当CLK输入高电平而CLKB输入低电平时，第一控制子电路51控制Ctrl1与输入高电平VGH的高电平输入端不连通，第二控制子电路52控制Ctrl2与Ctrl1连通，并控制Ctrl2与输入低电平VGL的低电平输入端不连通，Ctrl2浮空，上拉输出子电路53控制CLKR与Ctrl2不导通，CLKR无输出。
具体的，所述第一控制子电路可以包括：第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述高电平输入端连接，第二极与所述第一控制节点连接；
所述第二控制子电路可以包括：第二控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一控制节点连接，第二极与所述第二控制节点连接；以及，
第三控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第二控制节点连接，第二极与所述低电平输入端连接；
所述上拉输出子电路可以包括：上拉输出晶体管，栅极和第一极都与所述第二控制节点连接，第二极与所述时钟信号调整输出端连接；
所述自控导通电路可以包括：
自控导通晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号调整输出端连接，第二极与所述上拉节点连接。
在实际操作时，所述第一控制晶体管和所述第二控制晶体管都为p型晶体管，所述第三控制晶体管、所述上拉输出晶体管和所述自控导通晶体管为n型晶体管。
如图6所示，本公开的一些实施例的时钟信号调整电路中，所述第一控 制子电路51包括：第一控制晶体管M511，栅极与所述第一时钟信号输入端CLK连接，源极与输入高电平GCH的高电平输入端连接，漏极与所述第一控制节点Ctrl1连接；
所述第二控制子电路52可以包括：第二控制晶体管M521，栅极与所述第二时钟信号输入端CLKB连接，源极与所述第一控制节点Ctrl1连接，漏极与所述第二控制节点Ctrl2连接；以及，
第三控制晶体管M522，栅极与所述第二时钟信号输入端CLKB连接，漏极与所述第二控制节点Ctrl2连接，源极与所述输入低电平VGL的低电平输入端连接；
所述上拉输出子电路53包括：上拉输出晶体管M531，栅极和源极都与所述第二控制节点Ctrl2连接，漏极与所述时钟信号调整输出端CLKR连接；
所述自控导通电路14包括：
自控导通晶体管MZD，栅极与所述上拉节点PU连接，源极与所述时钟信号调整输出端CLKR连接，漏极与所述上拉节点PU连接。
本公开一些实施例中，如图6所示的时钟信号调整电路在工作时，
当CLK和CLKB都输入低电平时，M511和M521都导通，从而Ctrl1的电位为Ctrl2的电位都为高电平，M531导通，CLKR输出高电平，当PU的电位为高电平时，MZD也导通，从而PU与CLKR连通，进一步维持PU的电位为高电平；
当CLK和CLKB都输入高电平时，M511和M521断开，M522导通，M531断开，CLKR无输出，PU和Ctrl2不连通；
当CLK输入低电平，CLKB输入高电平时，M511导通，M521断开，MZD导通，Ctrl2的电位为低电平，M531断开，CLKR无输出，PU和Ctrl2不连通；
当CLK输入高电平，CLKB输入低电平时，M511断开，M521导通，M522断开，Ctrl2浮空，CLKR无输出，PU和Ctrl2不连通。
在实际操作时，所述输入电路可以包括：
输入晶体管，栅极与所述输入端连接，第一极与高电压输入端连接，第二极与所述上拉节点连接，第二极与所述上拉节点连接；
所述复位电路可以包括：
复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与低电压输入端连接；
所述第一下拉电路可以包括：
第一下拉晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。
所述栅极驱动信号输出电路可以包括：
输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
存储电容，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；
所述第二下拉电路可以包括：
第二下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。
具体的，所述下拉节点控制电路可以包括：
下拉控制节点控制子电路，分别与所述高电平输入端、下拉控制节点、所述低电平输入端和所述上拉节点连接，用于在所述上拉节点的控制下控制所述下拉控制节点的电位；以及，
下拉节点控制子电路，分别与所述上拉节点、所述下拉节点、所述下拉控制节点、所述高电平输入端和所述低电平输入端连接，用于在所述下拉控制节点的控制下控制所述下拉节点是否与所述高电平输入端连接，在所述上拉节点的控制下控制所述下拉节点是否与所述低电平输入端连接。
在实际操作时，所述下拉节点控制电路还可以包括：起始下拉子电路，分别与起始端和所述下拉节点连接，用于在所述起始端的控制下控制所述起始端是否与所述下拉节点连接。
具体的，所述下拉控制节点控制子电路可以包括：
第一下拉控制节点控制晶体管，栅极和第一极都与所述高电平输入端连接，第二极与所述下拉控制节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述低电平输入端连接；
所述下拉节点控制子电路可以包括：
第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述高电平输入端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；
所述起始下拉子电路包括：起始下拉晶体管，栅极和第一极都与所述起始端连接，第二极与所述上拉节点连接。
如图7所示，本公开一些实施例的移位寄存器电路包括输入电路、复位电路、时钟信号调整电路、自控导通电路，下拉节点控制电路、输出电路、第一下拉电路和第二下拉电路，其中，
所述输入电路包括：
输入晶体管MI，栅极与输入端INPUT连接，源极与输入高电压VDD的高电压输入端连接，漏极与上拉节点PU连接；
所述复位电路包括：
复位晶体管MR，栅极与所述复位端RESET连接，源极与所述上拉节点PU连接，漏极与输入低电压VSS的低电压输入端连接；
所述第一下拉电路包括：
第一下拉晶体管MDO1，栅极与所述下拉节点PD连接，源极与所述上拉节点PD连接，漏极与输入低电平VGL的低电平输入端连接；
所述下拉节点控制电路包括下拉控制节点控制子电路、下拉节点控制子电路和起始下拉子电路；
所述下拉控制节点控制子电路包括：
第一下拉控制节点控制晶体管MDC1，栅极和源极都与输入高电平GCH的高电平输入端连接，漏极与下拉控制节点PD_CN连接；以及，
第二下拉节点控制晶体管MDC2，栅极与所述上拉节点PU连接，源极与所述下拉控制节点PD_CN连接，漏极与输入低电平VGL的低电平输入端连接；
所述下拉节点控制子电路包括：
第一下拉节点控制晶体管MD1，栅极与所述下拉控制节点PD_CN连接，源极与所述输入高电平GCH的高电平输入端连接，漏极与所述下拉节点PD连 接；以及，
第二下拉节点控制晶体管MD2，栅极与所述上拉节点PU连接，源极与所述下拉节点PD连接，漏极与所述输入低电平VGL的低电平输入端连接；
所述起始下拉子电路包括：起始下拉晶体管MSD，栅极和源极都与起始端STV连接，漏极与所述上拉节点PU连接；
所述栅极驱动信号输出电路包括：
输出晶体管MO，栅极与所述上拉节点PU连接，源极与第一时钟信号输入端CLK连接，漏极与栅极驱动信号输出端OUTPUT连接；以及，
存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；
所述第二下拉电路包括：
第二下拉晶体管MDO2，栅极与所述下拉节点PD连接，源极与所述栅极驱动信号输出端OUTPUT连接，漏极与所述输入低电平VGL的低电平输入端连接；
所述时钟信号调整电路包括第一节点控制子电路131、第二节点控制子电路132和信号输出子电路133；
所述第一节点控制子电路131包括：
第一控制晶体管MC1，栅极和源极都与所述输入高电平GCH的高电平输入端连接，漏极与所述第一节点PU1连接；以及，
第二控制晶体管MC2，栅极与所述第二时钟信号输入端CLKB连接，源极与所述第一节点PU1连接，漏极与输入低电平VGL的低电平输入端连接；
所述第二节点控制子电路132包括：
第三控制晶体管MC3，栅极和源极都与所述第一节点PU1连接，漏极与所述第二节点PU2连接；以及，
第四控制晶体管MC4，栅极与所述第一时钟信号输入端CLK连接，源极与所述第二节点PU2连接，漏极与所述输入低电平VGL的低电平输入端连接；
所述信号输出子电路133包括：
第一信号输出晶体管MO1，栅极和源极都与所述第二节点PU2连接，第二极与时钟信号调整输出端CLKR连接；
自控导通电路14包括：
自动导通晶体管MZD，源极与所述时钟信号调整输出端CLKR连接，栅极和漏极都与所述上拉节点PU连接。
如图7所示，本公开一些实施例中，所有的晶体管都为n型，但是除了MO1和MZD之外，其他晶体管也可以被替换为p型，仅需相应修改控制信号时序即可。
本公开一些实施例还提供一种移位寄存器电路的驱动方法，应用于上述的移位寄存器电路，所述移位寄存器电路的驱动方法包括：
向第一时钟信号输入端加载所述第一时钟信号；
向第二时钟信号输入端加载所述第二时钟信号。
在实际操作时，当向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号都为第二电平时，时钟信号调整电路通过时钟信号调整输出端输出第一电平；
在上拉节点的电位为第一电平时，自控导通电路控制所述时钟信号调整输出端与所述上拉节点连通；
在上拉节点的电位为第二电平时，自控导通电路断开所述时钟信号调整输出端与所述上拉节点之间的连接。
本公开一些实施例的移位寄存器电路的驱动方法通过时钟信号调整电路和自控导通电路在向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号同时为第二电平时控制维持上拉节点的电位为第一电平，可以增强上拉节点的电位保持特性，从而改善因上拉节点漏电导致的输出波形失真，像素电极误充电的问题，提高移位寄存器电路的整体信赖性。
实施时，所述时钟信号调整电路包括第一节点控制子电路、第二节点控制子电路和信号输出子电路，所述向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号都为第二电平，时钟信号调整电路通过时钟信号调整输出端输出第一电平步骤具体包括：
向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号都为第二电平，所述第一节点控制子电路根据所述第二时 钟信号的电位控制所述第一节点的电位为第一电平，所述第二节点控制子电路根据所述第一节点的电位和所述第一时钟信号的电位控制所述第二节点的电位为第一电平；所述信号输出子电路根据所述第二节点的电位控制所述第二节点与所述时钟信号调整输出端连通，以通过所述时钟信号调整输出端输出第一电平。
具体的，本公开一些实施例的移位寄存器电路的驱动方法，还包括：
向所述第二时钟信号输入端加载第一电平，向所述第一时钟信号输入端输入第二电平，所述第一节点控制子电路根据所述第二时钟信号输入端的输入电位控制所述第一节点的电位为第二电平，所述二节点控制子电路根据所述第一时钟信号的电位控制所述第二节点的电位为第二电平，所述信号输出子电路根据所述第二节点的电位控制所述第二节点与所述时钟信号调整输出端不连通；
向所述第二时钟信号输入端加载第二电平，向所述第一时钟信号输入端加载第一电平，所述第一节点控制子电路根据所述第二时钟信号的电位控制所述第一节点的电位为第一电平，所述二节点控制子电路根据所述第一节点的电位和所述第一时钟信号的电位，控制所述第二节点的电位为第一电平，所述信号输出子电路根据所述第二节点的电位控制所述第二节点与所述时钟信号调整输出端不连通。
具体的，所述时钟信号调整电路包括第一控制子电路、第二控制子电路和上拉输出子电路，所述向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号都为第二电平，时钟信号调整电路通过时钟信号调整输出端输出第一电平步骤具体包括：
向第一时钟信号输入端加载的第一时钟信号和向第二时钟信号输入端加载的第二时钟信号都为第二电平，所述第一控制子电路根据所述第一钟信号的电位控制第一控制节点与第一电平输入端连通，所述第二控制子电路根据所述第二时钟信号的电位控制第二控制节点与所述第一控制节点连接，并控制所述第二控制节点与第二电平输入端不连通，以使得所述第二控制节点的电位为第一电平；所述上拉输出子电路根据所述第二控制节点的电位控制所述第二控制节点与所述时钟信号调整输出端连通；
在所述上拉节点的电位为第一电平时，所述上拉输出子电路根据所述上拉节点的电位控制所述时钟信号调整输出端与所述上拉节点连通；
在所述上拉节点的电位为第二电平时，所述上拉输出子电路根据所述上拉节点的电位断开所述时钟信号调整输出端与所述上拉节点之间的连接。
本公开一些实施例还提供一种栅极驱动电路，包括多个级联的上述的移位寄存器电路。如图8所示，第一级移位寄存器电路的输入端与起始端STV连接，时钟信号输入端CLK与CLKB与各级移位寄存器电路连接，下一级移位寄存器电路的输入端与上一级移位寄存器电路的输出端连接。
本公开一些实施例还提供一种显示装置，包括上述的栅极驱动电路。
以上所述是本公开的一些实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (16)

  1. 一种移位寄存器电路，包括时钟信号调整电路和自控导通电路，其中，
    所述时钟信号调整电路具有第一时钟信号输入端、第二时钟信号输入端和时钟信号调整输出端；所述自控导通电路分别与所述时钟信号调整输出端和上拉节点连接；
    所述第一时钟信号输入端用于加载第一时钟信号，所述第二时钟信号输入端用于加载第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号具有第一电平和第二电平，其中，所述第一电平为有效工作电平且高于基准电平；
    所述时钟信号调整电路用于在所述第一时钟信号和所述第二时钟信号均为所述第二电平时通过所述时钟信号调整输出端输出所述第一电平，其中，所述第二电平低于所述基准电平；
    所述自控导通电路用于在所述上拉节点为所述第一电平时控制所述时钟信号调整输出端与所述上拉节点连通，或者在所述上拉节点为第二电平时断开所述时钟信号调整输出端与所述上拉节点之间的连接。
  2. 如权利要求1所述的移位寄存器电路，其中，所述第一时钟信号的占空比和所述第二时钟信号的占空比小于50％，所述第一时钟信号与所述第二时钟信号的周期相同，且所述第一时钟信号与所述第二时钟信号之间的相位差为180°。
  3. 如权利要求1所述的移位寄存器电路，其中，所述时钟信号调整电路包括：
    第一节点控制子电路，分别与第一电平输入端、所述第二时钟信号输入端、第一节点和第二电平输入端连接，用于根据所述第二时钟信号的电位控制所述第一节点的电位；
    第二节点控制子电路，与所述第一节点、第二节点、所述第一时钟信号输入端和第二电平输入端连接，用于根据所述第一时钟信号的电位和所述第一节点的电位，控制所述第二节点的电位；以及，
    信号输出子电路，与所述第二节点和所述时钟信号调整输出端连接，用 于根据所述第二节点的电位，控制所述第二节点是否与所述时钟信号调整输出端连通。
  4. 如权利要求3所述的移位寄存器电路，其中，所述第一节点控制子电路包括：
    第一控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述第一节点连接；以及，
    第二控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一节点连接，第二极与所述第二电平输入端连接；
    所述第二节点控制子电路包括：
    第三控制晶体管，栅极和第一极都与所述第一节点连接，第二极与所述第二节点连接；以及，
    第四控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二节点连接，第二极与所述第二电平输入端连接；
    所述信号输出子电路包括：
    信号输出晶体管，栅极和第一极都与所述第二节点连接，第二极与所述时钟信号调整输出端连接。
  5. 如权利要求4所述的移位寄存器电路，其中，所述第一控制晶体管和所述第二控制晶体管都为n型晶体管，所述第一电平输入端为高电平输入端，所述第二电平输入端为低电平输入端；所述第三控制晶体管和所述第四控制晶体管都为n型晶体管；所述信号输出晶体管为n型晶体管。
  6. 如权利要求1所述的移位寄存器电路，其中，所述时钟信号调整电路包括：
    第一控制子电路，与所述第一时钟信号输入端、第一电平输入端和第一控制节点连接，用于根据所述第一时钟信号的电位控制所述第一控制节点是否与所述第一电平输入端连通；
    第二控制子电路，与所述第二时钟信号输入端、第二控制节点、所述第一控制节点和第二电平输入端连接，用于根据所述第二时钟信号的电位，控制所述第二控制节点是否与所述第一控制节点连通，并控制所述第二控制节点是否与所述第二电平输入端连通；以及，
    上拉输出子电路，与所述第二控制节点和所述时钟信号调整输出端连接，用于根据所述第二控制节点的电位，控制所述第二控制节点是否与所述时钟信号调整输出端连通。
  7. 如权利要求6所述的移位寄存器电路，其中，所述第一控制子电路包括：第一控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第一电平输入端连接，第二极与所述第一控制节点连接；
    所述第二控制子电路包括：第二控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第一控制节点连接，第二极与所述第二控制节点连接；以及，
    第三控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述第二控制节点连接，第二极与低电平输入端连接；
    所述上拉输出子电路包括：
    上拉输出晶体管，栅极和第一极都与所述第二控制节点连接，第二极与所述时钟信号调整输出端连接。
  8. 如权利要求7所述的移位寄存器电路，其中，所述第一控制晶体管和所述第二控制晶体管都为p型晶体管，所述第三控制晶体管、所述上拉输出晶体管为n型晶体管。
  9. 如权利要求1至8中任一项所述的移位寄存器电路，其中，所述自控导通电路包括：自控导通晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号调整输出端连接，第二极与所述上拉节点连接。
  10. 如权利要求9所述的移位寄存器电路，其中，所述自控导通晶体管为n型晶体管。
  11. 如权利要求4所述的移位寄存器电路，还包括：第一下拉电路、下拉节点控制电路、栅极驱动信号输出电路、第二下拉电路；其中，所述第一下拉电路包括：第一下拉晶体管，栅极与下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接。
  12. 如权利要求11所述的移位寄存器电路，其中，所述下拉节点控制电路包括下拉控制节点控制子电路、下拉节点控制子电路和起始下拉子电路，其中，
    所述下拉控制节点控制子电路包括：
    第一下拉控制节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与下拉控制节点连接；以及，
    第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第二电平输入端连接；
    所述下拉节点控制子电路包括：
    第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一电平输入端连接，第二极与所述下拉节点连接；以及，
    第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输入端连接；
    所述起始下拉子电路包括：起始下拉晶体管，栅极和第一极都与起始端连接，第二极与所述上拉节点连接。
  13. 如权利要求12所述的移位寄存器电路，其中，所述栅极驱动信号输出电路包括：输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，存储电容，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；
    所述第二下拉电路包括：第二下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接。
  14. 一种移位寄存器电路的驱动方法，其中，
    所述移位寄存器电路，包括时钟信号调整电路和自控导通电路，其中，
    所述时钟信号调整电路具有第一时钟信号输入端、第二时钟信号输入端和时钟信号调整输出端；所述自控导通电路分别与所述时钟信号调整输出端和上拉节点连接；
    所述第一时钟信号输入端用于加载第一时钟信号，所述第二时钟信号输入端用于加载第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号具有第一电平和第二电平，其中，所述第一电平为有效工作电平且高于基准电平；
    所述时钟信号调整电路用于在所述第一时钟信号和所述第二时钟信号均为所述第二电平时通过所述时钟信号调整输出端输出所述第一电平，其中， 所述第二电平低于所述基准电平；
    所述自控导通电路用于在所述上拉节点为所述第一电平时控制所述时钟信号调整输出端与所述上拉节点连通，或者在所述上拉节点为第二电平时断开所述时钟信号调整输出端与所述上拉节点之间的连接；
    其中，所述移位寄存器电路的驱动方法包括：
    向第一时钟信号输入端加载所述第一时钟信号；
    向第二时钟信号输入端加载所述第二时钟信号；
    在所述第一时钟信号和所述第二时钟信号均为所述第二电平时，所述时钟信号调整电路通过所述时钟信号调整输出端输出所述第一电平；
    在所述上拉节点为所述第一电平时，所述自控导通电路控制所述时钟信号调整输出端与所述上拉节点连通；或者，在所述上拉节点为第二电平时，所述自控导通电路断开所述时钟信号调整输出端与所述上拉节点之间的连接。
  15. 一种栅极驱动电路，包括多个级联的如权利要求1至13任一项所述的移位寄存器电路。
  16. 一种显示装置，包括如权利要求15所述的栅极驱动电路。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447438B (zh) * 2018-04-10 2020-12-08 京东方科技集团股份有限公司 显示装置、栅极驱动电路、移位寄存器及其控制方法
CN109817177A (zh) * 2019-03-20 2019-05-28 深圳市华星光电技术有限公司 栅极驱动电路及阵列基板
CN110148383B (zh) * 2019-06-19 2021-01-26 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法以及栅极驱动电路
CN112489582A (zh) * 2020-11-26 2021-03-12 昆山国显光电有限公司 移位寄存器、显示面板
EP4120229A4 (en) * 2021-03-09 2023-06-28 BOE Technology Group Co., Ltd. Shift register, drive circuit and display substrate
CN113570998B (zh) * 2021-07-30 2022-05-10 惠科股份有限公司 显示面板的控制电路和显示装置
WO2023087298A1 (zh) * 2021-11-22 2023-05-25 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100177082A1 (en) * 2009-01-13 2010-07-15 Soong-Yong Joo Gate driving circuit and display apparatus having the same
US20120139883A1 (en) * 2010-12-02 2012-06-07 Jae-Hoon Lee Gate drive circuit and display apparatus having the same
CN103474038A (zh) * 2013-08-09 2013-12-25 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器与显示装置
CN104766580A (zh) * 2015-04-23 2015-07-08 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079718A (ko) * 2004-02-06 2005-08-11 삼성전자주식회사 시프트 레지스터와 이를 갖는 표시 장치
JP4125312B2 (ja) * 2005-09-12 2008-07-30 松下電器産業株式会社 データ保持回路
US8526256B2 (en) * 2011-09-16 2013-09-03 International Business Machines Corporation Single-ended sense amplifier with read-assist
KR102039726B1 (ko) * 2013-03-14 2019-11-01 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치
CN103236248B (zh) * 2013-05-14 2015-07-08 合肥京东方光电科技有限公司 移位寄存器、栅极驱动单元与显示装置
CN104616617B (zh) * 2015-03-09 2017-03-22 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN105469759B (zh) * 2015-12-15 2018-10-19 深圳市华星光电技术有限公司 一种移位寄存器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100177082A1 (en) * 2009-01-13 2010-07-15 Soong-Yong Joo Gate driving circuit and display apparatus having the same
US20120139883A1 (en) * 2010-12-02 2012-06-07 Jae-Hoon Lee Gate drive circuit and display apparatus having the same
CN103474038A (zh) * 2013-08-09 2013-12-25 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器与显示装置
CN104766580A (zh) * 2015-04-23 2015-07-08 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置

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