WO2018212100A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

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徹 大東
今井　元
菊池　哲郎
北川　英樹
輝幸 上田
鈴木　正彦
節治 西宮
俊克 伊藤
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    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Definitions

  • the present invention relates to an active matrix substrate using an oxide semiconductor and a manufacturing method thereof.
  • Display devices including an active matrix substrate provided with a switching element for each pixel are widely used.
  • An active matrix substrate including a thin film transistor (hereinafter referred to as “TFT”) as a switching element is referred to as a TFT substrate.
  • TFT thin film transistor
  • the portion of the TFT substrate corresponding to the pixel of the display device may also be referred to as a pixel.
  • a TFT provided as a switching element in each pixel of the active matrix substrate is referred to as a “pixel TFT”.
  • Peripheral circuits such as drive circuits may be formed monolithically (integrated) on the active matrix substrate.
  • the TFT constituting the peripheral circuit is referred to as “circuit TFT”.
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the mobility of an In—Ga—Zn—O-based oxide semiconductor is higher than that of amorphous silicon (about 20 times), but is currently lower than that of polycrystalline silicon. .
  • the oxide semiconductor TFT is used as the pixel TFT, the on-current may be lower than when the polycrystalline silicon TFT is used.
  • a structure in which gate electrodes are provided on the substrate side and the opposite side of the substrate from the oxide semiconductor layer is referred to as a “double gate structure”.
  • the gate electrode disposed on the substrate side of the oxide semiconductor layer is referred to as a “lower gate electrode”, and the gate electrode disposed on the oxide semiconductor layer is referred to as an “upper gate electrode”.
  • Patent Document 1 An active matrix substrate using an oxide semiconductor TFT having a double gate structure is disclosed in Patent Document 1, for example.
  • a gate insulating layer (referred to as an “upper insulating layer”) between the oxide semiconductor layer and the upper gate electrode.
  • the surface of the gate insulating layer (referred to as “lower insulating layer”) between the oxide semiconductor layer and the lower gate electrode may be etched (overetching).
  • overetching occurs, there is a possibility that the reliability of the oxide semiconductor TFT is lowered. Details will be described later. Note that a similar problem may occur even in an oxide semiconductor TFT having a single gate structure (referred to as a “top gate structure”) having an upper gate electrode.
  • An object of one embodiment of the present invention is to provide an active matrix substrate including an oxide semiconductor TFT that can have high reliability.
  • An active matrix substrate is an active matrix substrate having a display area including a plurality of pixel areas, and a plurality of gate bus lines and a plurality of source bus lines supported by the substrate. And an oxide semiconductor TFT disposed in each of the plurality of pixel regions, wherein each of the plurality of pixel regions includes a lower insulating layer supported by the substrate and an oxide disposed on the lower insulating layer.
  • An oxide semiconductor layer including an active region of the oxide semiconductor TFT, and an upper insulating layer disposed on a part of the oxide semiconductor layer so as not to contact the lower insulating layer; An upper gate layer disposed on the upper insulating layer, the upper gate layer overlapping with a part of the active region of the oxide semiconductor layer when viewed from a normal direction of the substrate; An upper gate layer including a pole and one of the plurality of gate bus lines formed integrally with the upper gate electrode; and a source electrode and a drain electrode in contact with the active region of the oxide semiconductor layer.
  • the oxide semiconductor layer further includes an extension region extending from the active region in a direction different from the channel length direction of the oxide semiconductor TFT when viewed from the normal direction of the substrate. The region includes a portion disposed on the one substrate side of the plurality of gate bus lines via the upper insulating layer and extending so as to overlap the one of the plurality of gate bus lines.
  • the active region in two adjacent pixel regions of the plurality of pixel regions is arranged such that the extension region overlaps the one of the plurality of gate bus lines in the oxide semiconductor layer. It extends to connect.
  • substantially the entire lower surface of the plurality of gate bus lines is in contact with the upper insulating layer, and the entire lower surface of the upper insulating layer is in contact with the oxide semiconductor layer.
  • each of the plurality of pixel regions includes a lower gate layer disposed between the substrate and the lower insulating layer, and a gate electrically connecting the lower gate layer and the upper gate layer.
  • a lower gate electrode that overlaps at least a part of the active region of the oxide semiconductor layer when viewed from the normal direction of the substrate, and the lower gate layer from the lower gate electrode.
  • a lower gate extension portion extending to a gate contact portion, and the extension region of the oxide semiconductor layer is disposed on the substrate side of the upper gate layer via the upper insulating layer in the gate contact portion. Included parts.
  • An active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions, the substrate, a plurality of gate bus lines and a plurality of source bus lines supported by the substrate. And an oxide semiconductor TFT disposed in each of the plurality of pixel regions, each of the plurality of pixel regions supported by the substrate and including a lower gate electrode, and the lower gate layer A lower insulating layer covering the lower insulating layer, and an oxide semiconductor layer including an active region of the oxide semiconductor TFT, and when viewed from the normal direction of the substrate, at least the active region A part of the oxide semiconductor layer overlaps with the lower gate layer, and a part of the oxide semiconductor layer is disposed on the oxide semiconductor layer so as not to contact the lower insulating layer.
  • An insulating layer, an upper gate layer disposed on the upper insulating layer, a source electrode and a drain electrode in contact with the active region of the oxide semiconductor layer, and the lower gate layer and the upper gate layer are electrically connected
  • the oxide semiconductor layer is different from the active region to the channel length direction of the oxide semiconductor TFT when viewed from the normal direction of the substrate.
  • An extension region extending in a direction, and the extension region is arranged on the gate contact portion on the substrate side of the upper gate extension portion via the upper insulating layer. Including the portion.
  • the lower gate layer includes one of the plurality of gate bus lines formed integrally with the lower gate electrode.
  • the gate contact part includes a gate connection part provided in an upper layer than the upper gate layer, and the gate contact part is in a first opening exposing a part of the upper gate layer, A first portion connecting the gate connection portion and the upper gate layer, and a second portion connecting the gate connection portion and the lower gate layer in a second opening exposing a portion of the lower gate layer.
  • the first part and the second part are spaced apart from each other.
  • the gate connection portion extends from the first portion to the second portion so as to overlap the lower gate layer when viewed from the normal direction of the substrate.
  • the first portion is disposed so as not to overlap the lower gate layer when viewed from the normal direction of the substrate.
  • the gate contact portion includes a gate connection portion provided in an upper layer than the upper gate layer, and the gate connection portion includes a part of the upper gate layer and a part of the lower gate layer.
  • the upper gate layer and the lower gate layer are in contact with each other in the exposed single opening.
  • a peripheral edge of the extension region of the oxide semiconductor layer is located on an inner side than a peripheral edge of the upper gate layer, and the gate connection portion is connected to the upper portion in the single opening. It is in contact with the side surface of the gate layer and the upper insulating layer, and is not in contact with the side surface of the extension region of the oxide semiconductor layer.
  • the gate connection portion is formed using the same conductive film as the source electrode.
  • each of the plurality of pixel regions further includes a transparent electrode disposed on the oxide semiconductor TFT via an insulating film, and the gate connection portion includes the same conductive film as the transparent electrode. It is formed using.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • An active matrix substrate manufacturing method includes a display region including a plurality of pixel regions, a plurality of gate bus lines and a plurality of source bus lines arranged in the display region, and the plurality of the plurality of gate bus lines.
  • the method is performed before the step (A), forming a lower gate layer including a lower gate electrode of the oxide semiconductor TFT on the substrate, and the step (E). And a step of forming a gate contact portion for electrically connecting the upper gate layer and the lower gate layer.
  • the upper gate layer or the lower gate layer includes one of the plurality of gate bus lines.
  • the oxide semiconductor film is etched under the condition that the oxide semiconductor film is etched to the inner side of the periphery of the upper gate layer when viewed from the normal direction of the substrate. Patterning of the semiconductor film is performed.
  • the oxide semiconductor film includes an In—Ga—Zn—O-based semiconductor.
  • an active matrix substrate including an oxide semiconductor TFT that can have high reliability is provided.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1001.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1002;
  • FIGS. (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1003 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1003.
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1003.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1003.
  • FIGS. (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1004 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1005 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1005.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1005.
  • FIGS. FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1005.
  • FIGS. (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1006 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1007 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1007.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1007.
  • (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1008 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1009 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIGS. 9A to 9C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1009.
  • FIGS. FIGS. 9A to 9C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1009.
  • FIGS. (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1010 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing. It is sectional drawing which illustrates the other gate contact part in 2nd Embodiment. It is sectional drawing which illustrates the other gate contact part in 2nd Embodiment.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • FIGS. 7A to 7C are process plan views and cross-sectional views for explaining a method for manufacturing the active matrix substrate 1011.
  • (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1012 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIG. (A) is a plan view illustrating an active matrix substrate 1013 pixel region PIX of the second embodiment, and (b) and (c) are schematic views taken along lines II ′ and II-II ′, respectively.
  • FIG. (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1014 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIGS. 8A to 8C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1014.
  • FIGS. FIGS. 8A to 8C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1014.
  • FIGS. 8A to 8C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1014.
  • FIGS. FIGS. 8A to 8C are process plan views and cross-sectional views for explaining a method of manufacturing the active matrix substrate 1014.
  • FIGS. (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1015 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • (A) is a plan view illustrating a pixel region PIX of the active matrix substrate 1016 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • FIGS. 1-10 are plan views illustrating a pixel region PIX of the active matrix substrate 1017 of the second embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is typical sectional drawing.
  • (A) is a plan view illustrating a pixel region PIX of another active matrix substrate of the first embodiment, and (b) and (c) are taken along lines II ′ and II-II ′, respectively. It is a typical sectional view. It is sectional drawing which illustrates the active-matrix board
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • FIGS. 4A to 4C are process plan views and cross-sectional views for explaining a method for manufacturing an active matrix substrate of a reference example.
  • an active matrix substrate in which the gate driver is monolithically formed and the source driver is mounted will be described as an example.
  • an oxide semiconductor TFT top gate structure TFT or double gate structure TFT having an upper gate electrode may be formed as a pixel TFT.
  • FIG. 1 is a schematic diagram showing an example of a planar structure of the active matrix substrate of the present embodiment.
  • the active matrix substrate has a display area DR and an area (non-display area or frame area) FR other than the display area DR.
  • the display area DR is composed of pixel areas PIX arranged in a matrix.
  • the pixel region PIX (sometimes simply referred to as “pixel”) is a region corresponding to a pixel of the display device.
  • the non-display area FR is an area that is located around the display area DR and does not contribute to display.
  • a plurality of gate bus lines GL (1) to GL (j) (j is an integer of 2 or more, hereinafter referred to as “gate bus line GL”) extending in the x direction (also referred to as row direction or second direction).
  • a plurality of source bus lines SL (1) to SL (k) (k is an integer of 2 or more, hereinafter referred to as “source bus line SL”) extending in the y direction (also referred to as column direction or first direction).
  • source bus line SL a plurality of source bus lines SL (1) to SL (k) (k is an integer of 2 or more, hereinafter referred to as “source bus line SL”) extending in the y direction (also referred to as column direction or first direction).
  • Each pixel region PIX is defined by a gate bus line GL and a source bus line SL, for example.
  • Each gate bus line GL is connected to each terminal of the gate driver GD.
  • the source bus line SL is connected to each terminal of
  • Each pixel region PIX includes a thin film transistor (pixel TFT) Pt and a pixel electrode PE.
  • the thin film transistor Pt includes an upper gate electrode and a lower gate electrode (not shown). These gate electrodes are electrically connected to the corresponding gate bus lines GL.
  • the source electrode of the thin film transistor Pt is electrically connected to the corresponding source bus line SL, and the drain electrode is electrically connected to the pixel electrode PE.
  • a common electrode (common electrode) CE is provided for a plurality of pixels on the active matrix substrate.
  • the common electrode CE is provided on a counter substrate that is disposed to face the active matrix substrate with a liquid crystal layer interposed therebetween.
  • a gate driver GD for driving the gate bus line GL is integrally (monolithically) provided.
  • peripheral circuits such as a source switching (SSD) circuit that drives the source bus lines SL in a time division manner may be integrally provided in the non-display area FR.
  • SSD source switching
  • FIG. 2A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1001 of this embodiment.
  • 2A (b) and 2 (c) are schematic cross-sectional views taken along lines I-I 'and II-II' shown in FIG. 2A (a), respectively.
  • the active matrix substrate 1001 is applied to, for example, an FFS mode liquid crystal display device.
  • components having substantially the same function are denoted by common reference numerals, and description thereof may be omitted.
  • the pixel area PIX is an area surrounded by a source bus line SL extending in the y direction and a gate bus line GL extending in the x direction intersecting the source bus line SL.
  • the pixel region PIX includes a substrate 1, a TFT (pixel TFT) 101 supported on the substrate 1, a lower transparent electrode 15, and an upper transparent electrode 19.
  • the upper transparent electrode 19 has a slit or notch for each pixel.
  • the lower transparent electrode 15 is a common electrode CE
  • the upper transparent electrode 19 is a pixel electrode PE.
  • the TFT 101 is, for example, an oxide semiconductor TFT having a double gate structure.
  • the TFT 101 includes an oxide semiconductor layer 7 having an active region 7a, a lower gate electrode 3a disposed on the substrate 1 side of the oxide semiconductor layer 7 via a lower insulating layer 5, and an upper side of the oxide semiconductor layer 7 (substrate 1), an upper gate electrode 10a disposed via an upper insulating layer 9, and a source electrode 8S and a drain electrode 8D.
  • Lower gate electrode 3a and upper gate electrode 10a are electrically connected to corresponding gate bus line GL
  • source electrode 8S is electrically connected to corresponding source bus line SL.
  • the drain electrode 8D is electrically connected to the pixel electrode PE.
  • the lower gate electrode 3a is disposed so as to overlap with a part of the active region 7a when viewed from the normal direction of the substrate 1. Note that the lower gate electrode 3a only needs to overlap with at least a part of the active region 7a, and may overlap with the entire active region 7a.
  • the upper gate electrode 10 a is disposed so as to overlap with a part of the active region 7 a when viewed from the normal direction of the substrate 1.
  • each pixel area PIX will be described in more detail.
  • the pixel region PIX includes a lower gate layer 3 supported by the substrate 1, a lower insulating layer 5 covering the lower gate layer 3, an oxide semiconductor layer 7 disposed on the lower insulating layer 5, and an oxide semiconductor layer. 7 is provided with an upper gate layer 10 disposed via an upper insulating layer 9.
  • the oxide semiconductor layer 7 includes an active region 7 a of the TFT 101.
  • the lower gate layer 3 includes a lower gate electrode 3 a of the TFT 101.
  • the upper gate layer 10 includes an upper gate electrode 10 a of the TFT 101.
  • the upper insulating layer 9 is disposed on a part of the oxide semiconductor layer 7 so as not to contact the lower insulating layer 5.
  • the upper insulating layer 9 may be disposed only between the oxide semiconductor layer 7 and the upper gate layer 10.
  • One of the lower gate electrode 3a and the upper gate electrode 10a may be formed integrally with one corresponding gate bus line GL using the same conductive film as the gate bus line GL (for example, It may be part of the gate bus line GL). That is, one of the lower gate layer 3 and the upper gate layer 10 may include the gate bus line GL formed integrally with the lower gate electrode 3a or the upper gate electrode 10a.
  • the upper gate layer 10 includes an upper gate electrode 10a and a gate bus line GL formed integrally with the upper gate electrode 10a.
  • the lower gate layer 3 is formed in an island shape in the pixel region PIX.
  • the oxide semiconductor layer 7 When viewed from the normal direction of the substrate 1, the oxide semiconductor layer 7 has an active region 7a located in a region where the TFT 101 is formed (TFT formation region) and an extending region 7e extending from the active region 7a. ing.
  • the extended region 7 e is disposed on the substrate 1 side of the upper gate layer 10 via the upper insulating layer 9.
  • the extension region 7e may extend in a direction different from the channel length direction of the TFT 101 from the active region 7a.
  • the active region 7a and the extended region 7e are integrally formed.
  • the extended region 7e is disposed on the substrate 1 side of the gate bus line GL of the upper gate layer 10 via the upper insulating layer 9, and when viewed from the normal direction of the substrate 1, the active region 7a To the gate bus line GL (here, extending in the x direction).
  • the step of the gate bus line GL can be reduced.
  • the on-current can flow (around) the extended region 7e, and the effective channel width may be increased.
  • the extension region 7e of the oxide semiconductor layer 7 connects the active regions 7a in the two pixel regions PIX adjacent in the x direction so as to overlap the gate bus line GL when viewed from the normal direction of the substrate 1. It may extend.
  • the oxide semiconductor layer 7 may have a pattern in which the active regions 7a in the plurality of pixel regions PIX arranged in the x direction are connected via the extended region 7e.
  • the peripheral edge of the extended region 7e may be aligned with the peripheral edge of the gate bus line GL, or may be located inside the peripheral edge of the gate bus line GL.
  • the oxide semiconductor layer 7 can be formed, for example, by patterning the oxide semiconductor film after patterning the upper gate electrode 10a and the upper insulating layer 9. Thereby, when the upper insulating layer 9 is patterned, the oxide semiconductor film can function as an etch stop, so that over-etching of the lower insulating layer 5 is suppressed. In this case, substantially the entire lower surface of the upper insulating layer 9 may be in contact with the oxide semiconductor layer 7. Note that depending on the patterning conditions of the oxide semiconductor layer 7, a part of the lower surface (peripheral portion) of the upper insulating layer 9 may not contact the oxide semiconductor layer 7.
  • the source electrode 8S and the drain electrode 8D are electrically connected to the active region 7a of the oxide semiconductor layer 7.
  • the source electrode 8S and the drain electrode 8D may be formed using the same conductive film as the source bus line SL (FIG. 1).
  • a layer formed using the same conductive film as the source bus line SL is referred to as a “source metal layer”.
  • a layer formed using the same conductive film as the gate bus line GL is referred to as a “gate metal layer”.
  • the oxide semiconductor layer 7, the upper insulating layer 9, and the upper gate electrode 10a may be covered with an inorganic insulating layer (passivation film) 11.
  • the source electrode 8S is in contact with a part of the active region 7a on the first inorganic insulating layer 11 and in the source opening CHs formed in the first inorganic insulating layer 11.
  • the drain electrode 8D is in contact with the other part of the active region 7a on the first inorganic insulating layer 11 and in the drain opening CHd formed in the first inorganic insulating layer 11.
  • a portion in contact with the source electrode 8S is referred to as a source contact region 7s
  • a portion in contact with the drain electrode 8D is referred to as a drain contact region 7d.
  • channel region 7c a region located between the source contact region 7s and the drain contact region 7d and overlapping with at least one of the lower gate electrode 3a and the upper gate electrode 10a.
  • the active region 7a may further include an offset region 7off located between the channel region 7c and the source contact region 7s and / or the drain contact region 7d.
  • the upper insulating layer 9 may be formed only between the oxide semiconductor layer 7 and the upper gate layer 10. Accordingly, the channel region 7c of the oxide semiconductor layer 7 and the regions other than the channel region (the offset region 7off, the contact regions 7s and 7d) in the active region 7a can be brought into contact with different insulating films.
  • the upper insulating layer 9 is formed using an oxide film such as a silicon oxide film, oxidation defects generated in the channel region 7c of the oxide semiconductor layer 7 can be reduced by the oxide film, so that desired TFT characteristics can be obtained. It can be secured.
  • the first inorganic insulating layer 11 is formed using an insulating film that reduces an oxide semiconductor such as a silicon nitride film, a region of the oxide semiconductor layer 7 that is in contact with the first inorganic insulating layer 11 is reduced in resistance. Therefore, a decrease in on-resistance can be suppressed. In particular, when the offset region 7off is in contact with the first inorganic insulating layer 11, it is possible to more effectively suppress a decrease in on-resistance.
  • the upper gate layer 10 and the upper insulating layer 9 may be patterned using the same mask, for example.
  • the periphery of the gate bus line GL or the upper gate electrode 10 a that is, the periphery of the upper gate layer 10
  • the periphery of the upper insulating layer 9 may be aligned. Further, substantially the entire lower surface of the upper gate layer 10 may be in contact with the upper insulating layer 9.
  • an interlayer insulating layer 13 is provided so as to cover the TFT 101.
  • the interlayer insulating layer 13 includes, for example, a second inorganic insulating layer 12 and an organic insulating layer 16 disposed on the second inorganic insulating layer 12.
  • the interlayer insulating layer 13 may not include the organic insulating layer 16.
  • a lower transparent electrode 15 is disposed on the interlayer insulating layer 13.
  • An upper transparent electrode 19 is disposed on the lower transparent electrode 15 via a dielectric layer 17.
  • One of the lower transparent electrode 15 and the upper transparent electrode 19 (here, the upper transparent electrode 19) functions as the pixel electrode PE, and the other (here, the lower transparent electrode 15) functions as the common electrode CE.
  • the pixel electrode PE is separated for each pixel.
  • the common electrode CE may not be separated for each pixel.
  • the common electrode CE may have an opening 15p on a region where the TFT 101 and the gate contact portion 30 are formed, and may be formed over the entire pixel region PIX except this region.
  • the pixel electrode PE is electrically connected to the drain electrode 8D of the TFT 101 at the pixel contact portion.
  • the pixel electrode PE is electrically connected to the drain electrode 8D through an island-shaped transparent connection portion 15a formed using the same transparent conductive film as the common electrode CE.
  • the pixel electrode PE is in contact with the transparent connection portion 15 a in the opening portion 17 m formed in the dielectric layer 17.
  • the transparent connection portion 15a is in contact with the drain electrode 8D in the opening 13m formed in the interlayer insulating layer 13.
  • a contact hole hereinafter referred to as a “pixel contact hole” CHp constituted by the opening 17m and the opening 13m does not overlap with the drain opening CHd.
  • the contact hole CHp may partially or entirely overlap with the drain opening CHd.
  • the TFT 101 is arranged so that the channel length direction DL of the TFT 101 is in the y direction (the direction in which the source bus line SL extends) (TFT vertical structure).
  • the channel length direction DL indicates a direction in which a current flows in the channel region 7c in a plane parallel to the substrate 1
  • the channel width direction DW indicates a direction orthogonal to the channel length direction DL.
  • the active region 7 a of the semiconductor layer 7 may extend in the y direction so as to intersect the gate bus line GL when viewed from the normal direction of the substrate 1.
  • the TFT 101 may be arranged so that the channel length direction DL is in the x direction (TFT horizontal structure).
  • a gate contact portion for electrically connecting the lower gate electrode 3a of the TFT 101 and the upper gate electrode 10a (or the gate bus line GL) may be provided in the pixel region PIX.
  • the lower gate electrode 3a does not have to be island-shaped.
  • the lower gate electrode 3a may be a part of another gate wiring extending in the x direction.
  • the other gate wiring may be electrically connected to the gate bus line GL in the non-display area.
  • the pixel TFT in this embodiment may be a top gate structure TFT.
  • the top gate structure TFT may have the same configuration as the TFT 101 except that the top gate structure TFT does not have the lower gate electrode 3a.
  • the lower gate electrode 3a may function as a light-shielding film without functioning as a gate electrode.
  • the active matrix substrate 1001 may have a monolithic peripheral circuit (such as a gate driver).
  • the peripheral circuit includes a circuit TFT.
  • the circuit TFT may be an oxide semiconductor TFT having a double gate structure similar to the TFT 101, for example.
  • the circuit TFT may be a crystalline silicon TFT.
  • the active matrix substrate 1001 can be applied to, for example, an FFS mode or IPS mode display device.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • an electric field expressed by electric lines of force that exit from the pixel electrode PE pass through a liquid crystal layer (not shown), and further pass through the slit-like opening of the pixel electrode PE to the common electrode CE is generated.
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • An electrode structure in which the pixel electrode PE is disposed on the common electrode CE via the dielectric layer 17 is described in, for example, International Publication No. 2012/0886513.
  • the common electrode CE may be disposed on the pixel electrode PE via the dielectric layer 17. That is, the lower transparent electrode 15 formed on the lower transparent conductive layer may be the pixel electrode PE, and the upper transparent electrode 19 formed on the upper transparent conductive layer may be the common electrode CE.
  • Such electrode structures are described in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • the entire disclosures of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 are incorporated herein by reference.
  • the active matrix substrate of the present embodiment may not have the common electrode CE.
  • Such an active matrix substrate can be used for a display device such as a TN (Twisted Nematic) mode or a VA (Vertical Alignment).
  • the VA mode and the TN mode are longitudinal electric field mode modes in which an electric field is applied to liquid crystal molecules by a pair of electrodes arranged with a liquid crystal layer interposed therebetween.
  • FIGS. 2B to 2I are schematic process diagrams for explaining a method of manufacturing the active matrix substrate 1001.
  • FIG. (A) of each figure is a top view which illustrates pixel area PIX.
  • FIGS. 2B and 2C are schematic cross-sectional views taken along lines I-I ′ and II-II ′ shown in FIG. 2A, respectively.
  • an island-shaped lower gate layer 3 is formed on the substrate 1 in each pixel region PIX.
  • a lower gate conductive film thickness: for example, 50 nm or more and 500 nm or less
  • an insulating substrate for example, a glass substrate
  • the lower gate conductive layer is patterned to obtain the lower gate layer 3 including the lower gate electrode 3a.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the lower gate conductive film for example, a metal containing an element selected from aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W)
  • a film or an alloy film containing these elements as a component can be used.
  • a laminated film having a three-layer structure of titanium film-aluminum film-titanium film or a three-layer structure of molybdenum film-aluminum film-molybdenum film can be used.
  • the gate conductive film is not limited to a three-layer structure, and may have a single layer, a two-layer structure, or a stacked structure of four or more layers.
  • a laminated film having a Ti film (thickness: 15 to 70 nm) as a lower layer and a Cu film (thickness: 200 to 400 nm) as an upper layer is used as the lower gate conductive film.
  • a lower insulating layer (thickness: for example, 200 nm or more and 500 nm or less) 5 that covers the lower gate layer 3 is formed.
  • the lower insulating layer 5 includes a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, an aluminum oxide layer, or A tantalum oxide layer or the like can be used as appropriate.
  • the lower insulating layer 5 may have a laminated structure.
  • a CVD method is used to form a laminated film having a silicon nitride (SiNx) layer (thickness: 100 to 500 nm) as a lower layer and a silicon oxide (SiO 2 ) layer (thickness: 20 to 100 nm) as an upper layer.
  • SiNx silicon nitride
  • SiO 2 silicon oxide
  • an oxide semiconductor film (thickness: 15 nm to 200 nm or less) 7 ′ and an upper insulating film (thickness: 80 nm to 250 nm, for example) are formed on the lower insulating layer 5.
  • 9 ′ and an upper gate conductive film (thickness: for example, 50 nm or more and 500 nm or less) 10 ′ are formed in this order.
  • the oxide semiconductor film 7 ′ and the upper gate conductive film 10 ′ can be formed by, for example, sputtering, and the upper insulating film 9 ′ can be formed by CVD.
  • the oxide semiconductor film 7 ′ is not particularly limited, but may be, for example, an In—Ga—Zn—O-based semiconductor film.
  • As the upper insulating film 9 ′ an insulating film similar to the lower insulating layer 5 (an insulating film exemplified as the lower insulating layer 5) can be used.
  • As the upper gate conductive film 10 ' a conductive film similar to the lower gate conductive film can be used.
  • a silicon oxide (SiO 2 ) film is used as the upper insulating film 9 ′.
  • As the upper gate conductive film 10 ′ a laminated film having a Ti film (thickness: 15 to 70 nm) as a lower layer and a Cu film (thickness: 200 to 400 nm) as an upper layer is used.
  • the upper insulating film 9' and the upper gate conductive film 10 ' are formed on the oxide semiconductor film 7' without patterning. Thereby, it is possible to suppress the lower insulating layer 5 from being over-etched in the patterning step of the upper insulating film 9 ′ described later.
  • the upper gate conductive film 10 ′ is patterned using a first resist mask (not shown) to include the upper gate electrode 10a and the gate bus line GL.
  • An upper gate layer 10 is formed.
  • the patterning of the upper gate conductive film 10 ′ can be performed by wet etching or dry etching.
  • the upper insulating film 9 ' is patterned using the first resist mask.
  • the patterning of the upper insulating film 9 ' can be performed by dry etching, for example.
  • the oxide semiconductor film 7 ′ functions as an etch stop, and the etching of the surface of the lower insulating layer 5 can be suppressed.
  • the first resist mask is removed.
  • the upper insulating layer 9 and the upper gate electrode 10a are formed using the same mask, the side surface of the upper insulating layer 9 and the side surface of the upper gate electrode 10a or the gate bus line GL are aligned in the thickness direction. . That is, the periphery of the upper insulating layer 9 is aligned with the periphery of the upper gate layer 10 when viewed from the normal direction of the substrate 1.
  • the oxide semiconductor film 7 ′ is patterned using a second resist mask (not shown) that defines the active region, and the oxide semiconductor layer 7 Get.
  • the patterning of the oxide semiconductor film 7 ′ is performed by wet etching using, for example, the second resist mask and the upper gate layer 10 as an etching mask. Thereafter, the second resist mask is removed. Thereby, the oxide semiconductor layer 7 including the active region 7a and the extending region 7e extending in the x direction below the gate bus line GL is obtained.
  • the oxide semiconductor layer 7 has one connected pattern for each pixel row (for each row in which the plurality of pixel regions PIX are arranged in the x direction). That is, the oxide semiconductor layers 7 in the pixel region PIX adjacent in the x direction are integrally formed (connected), but the oxide semiconductor layers 7 in the pixel region PIX adjacent in the y direction are separated from each other. Yes (not connected).
  • a stacked body composed of the upper gate layer 10, the upper insulating layer 9, and the oxide semiconductor layer 7 is formed.
  • the substantially entire lower surfaces of the upper gate electrode 10 a and the gate bus line GL may be in contact with the upper insulating layer 9, and the substantially entire lower surface of the upper insulating layer 9 may be in contact with the oxide semiconductor layer 7.
  • the first inorganic insulating layer (thickness: 100 nm or more and 500 nm or less) is formed so as to cover the oxide semiconductor layer 7, the upper insulating layer 9, and the upper gate layer 10. 11 is formed. Thereafter, openings CHs and CHd reaching the oxide semiconductor layer 7 are formed in the first inorganic insulating layer 11 by dry etching, for example.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a silicon nitride oxide film can be formed as a single layer or a stacked layer.
  • a SiNx layer thickness: 300 nm is formed by a CVD method.
  • a source metal layer including a source bus line SL, a source electrode 8S, and a drain electrode 8D is formed.
  • a source conductive film (thickness: for example, 50 nm to 500 nm) is formed on the first inorganic insulating layer 11 and in the openings CHs and CHd, and the source conductive film is patterned. Patterning can be performed by dry etching or wet etching.
  • the source electrode 8S is in contact with the active region 7a of the oxide semiconductor layer 7 in the source opening CHs, and the drain electrode 8D is in contact with the active region 7a in the drain opening CHd. In this way, the TFT 101 is obtained.
  • the conductive film for the source for example, an element selected from aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo) or tungsten (W), or these An alloy containing any of these elements as a component can be used.
  • a three-layer structure of titanium film-aluminum film-titanium film, a three-layer structure of molybdenum film-aluminum film-molybdenum film, or the like may be used.
  • the source conductive film is not limited to a three-layer structure, and may have a single layer, a two-layer structure, or a stacked structure of four or more layers.
  • a laminated film having a Ti film (thickness: 15 to 70 nm) as a lower layer and a Cu film (thickness: 200 to 400 nm) as an upper layer is used.
  • the material of the second inorganic insulating layer 12 may be the same as the material exemplified as the material of the first inorganic insulating layer 11.
  • a SiNx layer is formed as the second inorganic insulating layer 12 by a CVD method.
  • the organic insulating layer 16 may be, for example, an organic insulating film containing a photosensitive resin material.
  • the organic insulating layer 16 is patterned to form openings.
  • the second inorganic insulating layer 12 is etched (dry etching) using the organic insulating layer 16 as a mask. Thereby, an opening 13m reaching the drain electrode 8D is formed in the second inorganic insulating layer 12 and the organic insulating layer 16.
  • a lower transparent conductive layer including the lower transparent electrode 15 and the transparent connection portion 15a is formed.
  • a first transparent conductive film (thickness: 20 to 300 nm) is formed on the interlayer insulating layer 13 and in the opening 13m.
  • an indium-zinc oxide film is formed as the first transparent conductive film by a sputtering method.
  • a metal oxide such as indium-tin oxide (ITO), indium-zinc oxide, or ZnO can be used.
  • the first transparent conductive film is patterned by wet etching, for example. Thereby, the lower transparent electrode 15 and the transparent connection part 15a are obtained.
  • the transparent connection portion 15a is disposed so as to be in contact with the drain electrode 8D within the opening 13m.
  • the lower transparent electrode 15 is formed over the plurality of pixel regions PIX and functions as the common electrode CE.
  • the lower transparent electrode 15 has an opening 15p on the TFT formation region and the pixel contact portion.
  • the transparent connection portion 15 a is disposed inside the opening portion 15 p with a space from the lower transparent electrode 15.
  • a dielectric layer (thickness: 50 to 500 nm) 17 is formed on the interlayer insulating layer 13 and the lower transparent electrode 15. Thereafter, an opening 17m is formed in the dielectric layer 17 to expose a part of the transparent connection portion 15a.
  • the opening 17m may be disposed so that at least a part thereof overlaps the opening 13m of the interlayer insulating layer 13.
  • the material of the dielectric layer 17 may be the same as the material exemplified as the material of the first inorganic insulating layer 11.
  • a SiN film is formed by, for example, the CVD method.
  • a second transparent conductive film (thickness: 20 to 300 nm) is formed on the dielectric layer 17 and in the opening 17m. Thereafter, the second transparent conductive film is patterned to form an upper transparent conductive layer including the upper transparent electrode 19 functioning as the pixel electrode PE on the dielectric layer 17.
  • the upper transparent electrode 19 is provided with at least one opening (or notch) for each pixel.
  • the material of the second transparent conductive film may be the same as the material exemplified as the material of the first transparent conductive film.
  • the second transparent conductive film may be a single layer or a laminated film.
  • an indium-zinc oxide film is formed by a sputtering method.
  • a part of the upper transparent electrode 19 may be arranged so as to overlap the lower transparent electrode 15 with the dielectric layer 17 interposed therebetween to constitute an auxiliary capacitor. In this way, the active matrix substrate 1001 shown in FIG. 2A is manufactured.
  • the present inventor forms an upper insulating layer after patterning an oxide semiconductor layer. Found a problem.
  • FIGS. 21A to 21G are schematic process diagrams for explaining a method of manufacturing an active matrix substrate of a reference example.
  • A) of each figure is a top view which illustrates pixel area PIX.
  • B) and (c) of each figure are schematic cross-sectional views taken along lines I-I ′ and II-II ′, respectively.
  • the same components as those in FIGS. 2A to 2I are denoted by the same reference numerals.
  • an island-shaped lower gate electrode 3a and a lower insulating layer 5 covering the lower gate electrode 3a are formed on the substrate 1 in each pixel region PIX.
  • an upper insulating film 9 'and an upper gate conductive film 10' are formed so as to cover the oxide semiconductor layer 97.
  • the upper gate conductive film 10 ′ is patterned using a first resist mask (not shown) to include the upper gate electrode 10a and the gate bus line GL.
  • the upper gate layer 10 is obtained.
  • the upper insulating film 9 ' is patterned by dry etching using the first resist mask as it is. At this time, the surface portion of the region 5n not covered with the oxide semiconductor layer 97 in the lower insulating layer 5 may be etched (overetched).
  • a first inorganic insulating layer 11 is deposited so as to cover the oxide semiconductor layer 97, the upper insulating layer 9, and the upper gate layer 10, and the first inorganic insulating layer is deposited.
  • a source opening CHs and a drain opening CHd are formed in the layer 11. At this time, the coverage of the first inorganic insulating layer 11 may be lowered on the over-etched region 5 n of the lower insulating layer 5.
  • a source conductive film is formed on the first inorganic insulating layer 11 and in the source opening CHs and the drain opening CHd, and patterned to form a source.
  • a source metal layer including the electrode 8S and the drain electrode 8D is formed.
  • the interlayer insulating layer 13, the lower transparent electrode 15, the transparent connection portion 15a, the dielectric layer 17, and the upper transparent electrode 19 are formed in the same manner as in the steps described in FIGS. 2H and 2I. In this way, the TFT of the reference example is manufactured.
  • the oxide semiconductor layer 97 is formed in an island shape in each pixel region PIX.
  • the oxide semiconductor layer 97 is disposed only in the TFT formation region, for example.
  • the upper insulating layer 9 is positioned below the gate bus line GL, but the oxide semiconductor layer 97 is not positioned.
  • the coverage of the first inorganic insulating layer 11 is lowered due to over-etching of the lower insulating layer 5, and the reliability of the TFT may be lowered.
  • the manufacturing method (FIGS. 2B to 2I) of the TFT 101 of the present embodiment before the oxide semiconductor film 7 ′ is patterned, that is, the lower insulating layer 5 is protected by the oxide semiconductor film 7 ′. In this state, the upper insulating layer 9 is patterned. For this reason, in the patterning process of the upper insulating layer 9, the oxide semiconductor film 7 'functions as an etch stop, and over-etching of the lower insulating layer 5 can be suppressed. Accordingly, it is possible to suppress a decrease in reliability due to over-etching of the lower insulating layer 5.
  • the portion of the oxide semiconductor film 7 ′ that becomes the extended region 7e of the oxide semiconductor layer 7 is formed in a state protected by the upper insulating layer 9, and thus the extended region 7e Lowering resistance due to process damage or the like can be suppressed. For this reason, even if the active regions 7a of the adjacent pixel regions are connected by the extended region 7e, the display operation is not affected.
  • a gate contact portion for electrically connecting an upper gate electrode and a lower gate electrode is provided in each pixel region PIX.
  • FIG. 3A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1002 of this embodiment.
  • 3A (b) and 3 (c) are schematic cross-sectional views taken along lines I-I 'and II-II' shown in FIG. 3A (a), respectively.
  • Each pixel region PIX of the active matrix substrate 1002 has a gate contact portion 30 that electrically connects the lower gate layer 3 and the upper gate layer 10.
  • the gate contact portion 30 may be disposed in the vicinity of the TFT 101 and separated from the active region 7 a.
  • the lower gate layer 3 and the upper gate layer 10 are electrically connected via a connection portion (referred to as a “gate connection portion C”) formed in a layer different from the lower gate electrode 3a and the upper gate electrode 10a. It is connected to the.
  • the gate contact portion 30 may include a first portion 31 that connects the gate connection portion C and the upper gate layer 10, and a second portion 32 that connects the gate connection portion C and the lower gate layer 3.
  • the gate connection portion C is formed using, for example, a conductive film that is above the upper gate layer 10.
  • the gate connection portion C is an island-shaped connection portion 8g formed using the same conductive film as the source bus line SL.
  • the lower gate layer 3 includes a lower gate electrode 3a that functions as a gate located in the TFT formation region, and a lower gate extension portion 3e that extends from the lower gate electrode 3a (from the TFT formation region) to the second portion 32. It has an island-like pattern including The lower gate electrode 3a is disposed so as to overlap with at least a part of the active region 7a when viewed from the normal direction of the substrate 1.
  • the lower gate extension 3e is formed integrally with the lower gate electrode 3a. As illustrated, the lower gate extension 3e extends in the x direction from the TFT formation region to the first portion 31 so as to overlap the gate bus line GL, and overlaps the connection portion 8g from the first portion 31 to the second portion 32. It may extend like this. Thereby, it is possible to suppress a decrease in the pixel aperture ratio due to the lower gate extension 3e.
  • the connecting portion 8g extends so as to connect the first portion 31 and the second portion 32.
  • the connecting portion 8g extends in the y direction, but the extending direction is not particularly limited.
  • the connecting portion 8g is in contact with the gate bus line GL in the opening portion 11p formed in the first inorganic insulating layer 11 in the first portion 31.
  • the upper insulating layer 9 and the extended region 7e of the oxide semiconductor layer 7 are arranged on the substrate 1 side of the gate bus line GL.
  • the connection portion 8g is in contact with the lower gate extension portion 3e in the opening 11q formed in the lower insulating layer 5 and the first inorganic insulating layer 11 in the second portion 32.
  • the extended region 7 e of the upper insulating layer 9 and the oxide semiconductor layer 7 is located between the upper gate layer 10 and the lower insulating layer 5.
  • the oxide semiconductor layer 7 may be patterned after the upper gate layer 10 and the upper insulating layer 9 are patterned using the same mask. Thereby, when viewed from the normal direction of the substrate 1, the peripheral edge of the upper gate layer 10 including the gate bus line GL and the upper gate electrode 10a, the peripheral edge of the upper insulating layer 9, and the extended region 7e of the oxide semiconductor layer 7 are provided. It is substantially aligned with the peripheral edge.
  • the first portion 31 may be disposed on the gate bus line GL, and the second portion 32 may be disposed at a position separated from the gate bus line GL in the y direction.
  • the first portion 31 and the second portion 32 are sufficiently spaced so that the extended region 7e of the oxide semiconductor layer 7 located in the first portion 31 does not contact the connecting portion 8g in the opening 11q. It is arranged with a gap.
  • the gate contact portion 30 When viewed from the normal direction of the substrate 1, the gate contact portion 30 extends substantially parallel to the active region 7 a (here, in the y direction), but the shape and arrangement of the gate contact portion 30 are illustrated in the illustrated example. It is not limited.
  • the gate connection portion C may extend from the first portion 31 to the second portion 32 so as to overlap the lower gate extension portion 3e.
  • the first portion 31 may be arranged so as not to overlap the lower gate extension 3e when viewed from the normal direction of the substrate 1 (see FIG. 5 and the like).
  • FIGS. 3B to 3J are schematic process diagrams for explaining a method of manufacturing the active matrix substrate 1002.
  • FIG. (A) of each figure is a top view which illustrates pixel area PIX.
  • FIGS. 3B and 3C are schematic cross-sectional views taken along lines I-I ′ and II-II ′ shown in FIG. 3A, respectively.
  • an island-shaped lower gate layer 3 and a lower insulating layer 5 are formed on the substrate 1 in each pixel region PIX.
  • the lower gate layer 3 includes a lower gate electrode 3a and a lower gate extension portion 3e extending from the TFT formation region to a region for forming a gate contact portion.
  • an oxide semiconductor film 7 ', an upper insulating film 9', and an upper gate conductive film 10 ' are formed in this order on the lower insulating layer 5.
  • the upper gate conductive film 10 ′ is patterned using a first resist mask (not shown) to include the upper gate electrode 10a and the gate bus line GL.
  • An upper gate layer 10 is formed.
  • the upper insulating film 9 ' is patterned using the first resist mask. Similar to the above-described embodiment, in this patterning step, since the lower insulating layer 5 is covered with the oxide semiconductor film 7 ′, the oxide semiconductor film 7 ′ functions as an etch stop. It can suppress that the surface is etched. Thereafter, the first resist mask is removed. Note that, after removing the first resist mask, the upper insulating film 9 ′ may be patterned using the upper gate layer 10 as a mask.
  • the oxide semiconductor film 7 ′ is patterned using a second resist mask (not shown) defining the active region and the upper gate layer 10 as a mask.
  • the oxide semiconductor layer 7 is obtained.
  • the oxide semiconductor layer 7 includes an active region 7a defined by the second resist mask and an extended region 7e extending from the active region 7a so as to overlap the upper gate layer 10.
  • the extension region 7e includes a portion extending in the x direction below the gate bus line GL.
  • a first inorganic insulating layer 11 is formed so as to cover the oxide semiconductor layer 7, the upper insulating layer 9, and the upper gate layer 10. Thereafter, for example, by dry etching, openings CHs and CHd reaching the oxide semiconductor layer 7 in the first inorganic insulating layer 11, openings 11p reaching the gate bus lines GL, and openings reaching the lower gate extension 3e. 11q.
  • a source metal layer including a source bus line SL, a source electrode 8S and a drain electrode 8D, and a gate connection portion C (connection portion 8g) is formed.
  • the connecting portion 8g is disposed so as to be in contact with the gate bus line GL in the opening portion 11p and in contact with the lower gate extension portion 3e in the opening portion 11q. In this way, the gate contact portion 30 and the TFT 101 are obtained.
  • the lower transparent conductive layer including the interlayer insulating layer 13, the lower transparent electrode 15 and the transparent connection portion 15a, and the dielectric The body layer 17 is formed.
  • the formation method is the same as that described above with reference to FIGS. 2H and 2I.
  • an upper transparent conductive layer including the upper transparent electrode 19 is formed. In this way, the active matrix substrate 1002 shown in FIG. 3A is manufactured.
  • a gate contact portion 30 that electrically connects the lower gate layer 3 and the upper gate layer 10 is provided for each pixel region PIX. Accordingly, one of the lower gate layer 3 and the upper gate layer 10 can be formed in an island shape within the pixel region PIX, and thus a decrease in pixel aperture ratio can be suppressed. Further, similarly to the above-described embodiment, by performing the patterning of the oxide semiconductor layer 7 after the formation of the gate metal layer, it is possible to suppress a decrease in reliability due to overetching of the lower insulating layer 5.
  • the extended region 7e of the oxide semiconductor layer 7 and the connection portion 8g can be more electrically separated from each other, so that the TFT 101 can be formed. It can be operated more stably.
  • the gate connection portion C that connects the lower gate layer 3 and the upper gate layer 10 is formed using the same transparent conductive film (first transparent conductive film) as the lower transparent electrode 15. It differs from the active matrix substrate 1002 shown in FIG. 3A in that it is formed.
  • FIG. 4A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1003 of Modification Example 1 of this embodiment.
  • 4A (b) and 4 (c) are schematic cross-sectional views taken along lines I-I 'and II-II' shown in FIG. 4A (a), respectively.
  • the gate contact portion 30 has a connection portion 15g formed using the same transparent conductive film as the lower transparent electrode 15 as the gate connection portion C.
  • the connecting portion 15g is in contact with the upper gate layer 10 (here, the gate bus line GL) in the contact hole CH1 formed in the first inorganic insulating layer 11 and the interlayer insulating layer 13 in the first portion 31.
  • the connecting portion 15g is connected to the lower gate layer 3 (lower gate extending portion 3e) in the contact hole CH2 formed in the lower insulating layer 5, the first inorganic insulating layer 11, and the interlayer insulating layer 13. Is in contact with.
  • Other configurations may be the same as those of the active matrix substrate 1002.
  • the active matrix substrate 1003 of Modification 1 can be manufactured as follows.
  • the lower gate electrode 3a, the lower insulating layer 5, the oxide semiconductor layer 7, the upper insulating layer 9, the upper gate electrode 10a, the gate bus line GL and the first gate electrode GL are formed on the substrate 1.
  • the inorganic insulating layer 11 is formed.
  • openings CHs, CHd, 11p, and 11q are formed in the first inorganic insulating layer 11.
  • a source conductive film is formed and patterned to form the source electrode 8S and the drain electrode 8D.
  • the source conductive film is removed from the gate contact portion formation region.
  • the second inorganic insulating layer 12 and the organic insulating layer 16 are formed so as to cover the TFT 101. Thereafter, the organic insulating layer 16 is patterned to form an opening. Subsequently, the second inorganic insulating layer 12 is etched (dry etching) using the organic insulating layer 16 as a mask. Thereby, the opening 13m reaching the drain electrode 8D and the openings 13p and 13q located in the gate contact portion formation region are formed in the second inorganic insulating layer 12 and the organic insulating layer 16.
  • the opening 13 p When viewed from the normal direction of the substrate 1, the opening 13 p is disposed so as to at least partially overlap the opening 11 p of the first inorganic insulating layer 11. Therefore, the contact hole CH1 exposing the gate bus line GL is formed by the opening 13p and the opening 11p. Similarly, when viewed from the normal direction of the substrate 1, the opening 13 q is disposed so as to at least partially overlap the opening 11 q of the first inorganic insulating layer 11. Accordingly, the contact hole CH2 exposing the lower gate extension 3e is formed by the opening 13q and the opening 11q.
  • a lower transparent conductive layer including the lower transparent electrode 15, the transparent connection portion 15a, and the connection portion 15g which is the gate connection portion C is formed.
  • the lower transparent conductive layer is formed by patterning the first transparent conductive film after forming the first transparent conductive film on the interlayer insulating layer 13, in the opening 13m, and in the contact holes CH1 and CH2. obtain.
  • the connection portion 15g is disposed so as to be in contact with the upper gate layer 10 (here, the gate bus line GL) in the contact hole CH1 and in contact with the lower gate extension portion 3e in the contact hole CH2.
  • the dielectric layer 17 is formed.
  • an upper transparent conductive layer including the upper transparent electrode 19 is formed. In this way, the active matrix substrate 1003 shown in FIG. 4A is manufactured.
  • connection portion 15g which is the gate connection portion C is transparent, the pixel aperture ratio is not lowered by the connection portion 15g. Accordingly, the connection portion 15g can be arbitrarily arranged in the pixel region PIX regardless of the arrangement of the lower gate layer 3 and the upper gate layer 10.
  • the end portion of the connection portion 15g on the first portion 31 side is disposed on the upper gate layer 10 (here, the gate bus line GL), and the second portion The end portion on the 32 side is disposed on the lower gate extension portion 3e, and the portion located between these end portions may extend so as not to overlap the gate bus line GL and the lower gate extension portion 3e.
  • the first portion 31 may be disposed on the upper gate layer 10 so as not to overlap the lower gate layer 3.
  • the first portion 31 and the second portion 32 of the gate contact portion 30 can be arranged at arbitrary positions while suppressing a decrease in the pixel aperture ratio due to the gate connection portion C. Therefore, for example, since the distance between the first portion 31 and the second portion 32 can be further increased, in the gate contact portion 30, the connection portion 15g in the contact hole CH2 and the extended region 7e located in the first portion 31 Can be more reliably electrically separated.
  • the active matrix substrate 1004 shown in FIG. 5 can be manufactured by the same method as the active matrix substrate 1003.
  • the gate connection portion C is made of the same conductive film (source conductive film) as the source bus line SL and the same transparent conductive film (first transparent conductive film) as the lower transparent electrode 15. It differs from the active matrix substrate 1003 of Modification 1 in that both are used.
  • FIG. 6A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1005 of Modification 2 of the present embodiment.
  • 6A (b) and 6 (c) are schematic cross-sectional views taken along lines I-I 'and II-II' shown in FIG. 6A (a), respectively.
  • the gate connection portion C of the gate contact portion 30 includes a connection portion 8g1 (first connection portion C1) and a connection portion 8g2 (second connection portion) formed using the source conductive film. C2) and a connection portion 15g (third connection portion C3) formed using the same transparent conductive film as the lower transparent electrode 15.
  • the 1st connection part C1 and the 2nd connection part C2 are spaced apart and are arrange
  • the first connection portion C1 is in contact with the upper gate layer 10 (here, the gate bus line GL) in the opening portion 11p formed in the first inorganic insulating layer 11.
  • the second connection portion C2 is in contact with the lower gate extension portion 3e of the lower gate layer 3 in the opening portion 11q formed in the first inorganic insulating layer 11 and the lower insulating layer 5.
  • the third connection portion C3 is in contact with the first connection portion C1 in the opening portion 13p formed in the interlayer insulating layer 13 in the first portion 31, and is formed in the interlayer insulating layer 13 in the second portion 32.
  • the second connection portion C2 is in contact with the opening 13q.
  • Other configurations may be the same as those of the active matrix substrate 1003.
  • the gate connection portion C is formed in relatively deep contact holes CH1 and CH2 formed over the thickness direction of the lower insulating layer 5, the first inorganic insulating layer 11, and the interlayer insulating layer 13.
  • each of the connection portions C1, C2, and C3 is formed in an opening that is shallower than the modified example 1. For this reason, there exists an advantage that the electrical connection can be ensured more reliably and the size of each opening can be made smaller.
  • the active matrix substrate 1005 of Modification 2 can be manufactured as follows.
  • the lower gate electrode 3a, the lower insulating layer 5, the oxide semiconductor layer 7, the upper insulating layer 9, the upper gate electrode 10a, the gate bus line GL and the first gate electrode GL are formed on the substrate 1.
  • the inorganic insulating layer 11 is formed.
  • openings CHs, CHd, 11p, and 11q are formed in the first inorganic insulating layer 11.
  • a source conductive film is formed and patterned, so that the source electrode 8S and the drain electrode 8D, and the first connection portion C1 and the second connection portion are formed.
  • C2 is formed.
  • the first connection portion C1 is disposed so as to be in contact with the gate bus line GL within the opening portion 11p.
  • the first connection part C2 is disposed so as to be in contact with the lower gate extension part 3e in the opening part 11q.
  • the second inorganic insulating layer 12 and the organic insulating layer 16 are formed so as to cover the TFT 101. Thereafter, an opening 13m reaching the drain electrode 8D and openings 13p and 13q located in the gate contact portion formation region are formed in the second inorganic insulating layer 12 and the organic insulating layer 16.
  • the opening part 13p should just be arrange
  • the opening 13q may be disposed so as to expose a part of the second connection portion C2.
  • the opening 13q may be disposed so as to at least partially overlap the opening 11q of the first inorganic insulating layer 11, or may not overlap.
  • a lower transparent conductive layer including the lower transparent electrode 15, the transparent connection portion 15a, and the third connection portion C3 (connection portion 15g) is formed.
  • the lower transparent conductive layer is formed by patterning the first transparent conductive film after forming the first transparent conductive film on the interlayer insulating layer 13, in the opening 13m, and in the contact holes CH1 and CH2. obtain.
  • the connection portion 15g is disposed so as to be in contact with the first connection portion C1 in the opening portion 13p and in contact with the second connection portion C2 in the opening portion 13q.
  • the dielectric layer 17 is formed.
  • an upper transparent conductive layer including the upper transparent electrode 19 is formed. In this way, the active matrix substrate 1005 shown in FIG. 6A is manufactured.
  • the third connection portion C3 is transparent, and thus can be arbitrarily disposed in the pixel region PIX regardless of the arrangement of the gate bus line GL or the lower gate electrode 3a.
  • the connection portion 15g may have a portion that does not overlap the gate bus line GL or the lower gate extension portion 3e.
  • the structure shown in FIG. 7 is the same as the active matrix substrate 1004 shown in FIG. 5 except that a second transparent conductive film is used as the third connection portion C3.
  • the active matrix substrate 1006 shown in FIG. 7 can be manufactured by the same method as the active matrix substrate 1005.
  • Modification 3 is that the gate connection portion C in the gate contact portion 30 is formed using the same transparent conductive film (second transparent conductive film) as the upper transparent electrode 19, and the active matrix substrate 1002 shown in FIG. And different.
  • FIG. 8A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1007 of the third modification of the present embodiment.
  • 8A (b) and 8 (c) are schematic cross-sectional views taken along lines I-I 'and II-II' shown in FIG. 8A (a), respectively.
  • the gate contact portion 30 has a connection portion 19g formed using the same transparent conductive film as the upper transparent electrode 19 as the gate connection portion C.
  • the connecting portion 19g is in contact with the upper gate layer 10 (here, the gate bus line GL) in the contact hole CH1 formed in the first inorganic insulating layer 11, the interlayer insulating layer 13, and the dielectric layer 17 in the first portion 31.
  • the connecting portion 19g also includes a lower gate of the lower gate layer 3 in the contact hole CH2 formed in the lower insulating layer 5, the first inorganic insulating layer 11, the interlayer insulating layer 13, and the dielectric layer 17 in the second portion 32. It is in contact with the extension 3e.
  • Other configurations may be the same as those of the active matrix substrate 1002.
  • the active matrix substrate 1007 of Modification 3 can be manufactured as follows.
  • the lower gate electrode 3a, the lower insulating layer 5, and the oxide semiconductor layer 7 are formed on the substrate 1 in the same manner as the active matrix substrate 1003 of the first modification.
  • the upper insulating layer 9, the upper gate electrode 10a, the gate bus line GL, the first inorganic insulating layer 11, the source electrode 8S and the drain electrode 8D are formed.
  • the interlayer insulating layer 13 is formed, and an opening 13m reaching the drain electrode 8D and openings 13p and 13q located in the gate contact portion formation region are formed.
  • a first transparent conductive film is formed in the opening 13m and in the contact holes CH1 and CH2, and patterned to thereby form the lower transparent electrode 15 And the lower transparent conductive layer containing the transparent connection part 15a is formed.
  • the first transparent conductive film is removed from the gate contact portion formation region.
  • the dielectric layer 17 is formed. Openings 17m, 17p, and 17q are formed in the dielectric layer 17.
  • the opening 17p is disposed so as to at least partially overlap the opening 13p. Accordingly, the contact hole CH1 exposing the gate bus line GL is formed by the opening 11p, the opening 13p, and the opening 17p. Similarly, the opening 17q is arranged to at least partially overlap the opening 13q. Accordingly, the contact hole CH2 that exposes the lower gate extension 3e is formed by the opening 11q, the opening 13q, and the opening 17q.
  • an upper transparent conductive layer including the upper transparent electrode 19 and the connecting portion 19g (gate connecting portion C) is formed.
  • the connecting portion 19g is disposed so as to be in contact with the gate bus line GL in the contact hole CH1 and in contact with the lower gate extension portion 3e in the contact hole CH2. In this way, the active matrix substrate 1007 shown in FIG. 8A is manufactured.
  • connection portion 19g which is the gate connection portion C
  • the connecting portion 19g is transparent, so that the pixel aperture ratio is not reduced by the connection portion 19g. Therefore, the connecting portion 19g can be arbitrarily arranged in the pixel region PIX regardless of the arrangement of the gate bus line GL or the lower gate electrode 3a.
  • the end portion on the first portion 31 side of the connecting portion 19g is located on the gate bus line GL
  • the end portion on the second portion 32 side is the lower gate.
  • a portion located on the extending portion 3e and located between these end portions may extend so as not to overlap the gate bus line GL and the lower gate extending portion 3e.
  • the first portion 31 may be disposed on the gate bus line GL so as not to overlap the active region 7a and the lower gate extension portion 3e. Thereby, since the space
  • the active matrix substrate 1008 shown in FIG. 9 can be manufactured by the same method as the active matrix substrate 1007.
  • Modification 4 is different from Modification 2 in that the third connection portion C3 is formed using the same transparent conductive film as the upper transparent electrode 19.
  • FIG. 10A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1009 of Modification 4 of the present embodiment.
  • FIGS. 10A (b) and 10 (c) are schematic cross-sectional views taken along lines I-I ′ and II-II ′ shown in FIG. 10A (a), respectively.
  • the gate connection portion C in the gate contact portion 30 is formed by using the same conductive film (conductive film for source) as the source bus line SL, as in the modified example 2.
  • C1 and C2 connection portions 8g1 and 8g2
  • a third connection portion C3 in contact with these connection portions C1 and C2.
  • the connection portion 19g which is the third connection portion C3 is in contact with the first connection portion C1 in the contact hole CH1 formed in the interlayer insulating layer 13 and the dielectric layer 17 in the first portion 31, and the second connection portion C3.
  • the portion 32 is in contact with the second connection portion C2 in the contact hole CH2 formed in the interlayer insulating layer 13 and the dielectric layer 17.
  • Other configurations may be the same as those of the active matrix substrate 1006.
  • each of the connecting portions C1, C2, and C3 is formed in a relatively shallow opening. For this reason, there exists an advantage that the electrical connection can be ensured more reliably and the size of each opening can be made smaller.
  • the active matrix substrate 1009 of Modification 4 can be manufactured as follows.
  • the lower gate electrode 3a, the lower insulating layer 5, and the oxide semiconductor layer 7 are formed on the substrate 1 in the same manner as the active matrix substrate 1006 of the second modification.
  • the upper insulating layer 9, the upper gate electrode 10a, the gate bus line GL, the first inorganic insulating layer 11, the connection portions 8g1 and 8g2, the source electrode 8S, and the drain electrode 8D are formed.
  • the interlayer insulating layer 13 is formed, and an opening 13m reaching the drain electrode 8D and openings 13p and 13q located in the gate contact portion formation region are formed.
  • the openings 13p and 13q may be arranged so as to expose part of the gate bus line GL and the lower gate extension 3e, respectively.
  • the first transparent conductive film is formed, and the first transparent conductive film is patterned, whereby the lower transparent electrode 15 and the transparent connection portion 15a are formed.
  • a lower transparent conductive layer is formed.
  • the first transparent conductive film is removed from the gate connection portion formation region.
  • the dielectric layer 17 is formed. Openings 17m, 17p, and 17q are formed in the dielectric layer 17.
  • the opening 17p is disposed so as to at least partially overlap the opening 13p. Therefore, the contact hole CH1 exposing the gate bus line GL is formed by the opening 13p and the opening 17p.
  • the opening 17q is arranged to at least partially overlap the opening 13q. Accordingly, the contact hole CH2 exposing the lower gate extension 3e is formed by the opening 13q and the opening 17q.
  • an upper transparent conductive layer including the upper transparent electrode 19 and the connecting portion 19g (third connecting portion C3) is formed.
  • the connecting portion 19g is disposed so as to be in contact with the first connecting portion C1 in the contact hole CH1 and in contact with the second connecting portion C2 in the contact hole CH2. In this way, the active matrix substrate 1009 shown in FIG. 10A is manufactured.
  • the third connection portion C3 is transparent, and thus can be arbitrarily arranged in the pixel region PIX regardless of the arrangement of the gate bus line GL or the lower gate electrode 3a.
  • the connection portion 15g may include a portion that does not overlap the gate bus line GL or the lower gate extension portion 3e.
  • the structure shown in FIG. 11A is the same as the active matrix substrate 1008 shown in FIG. 9 except that the second transparent conductive film is used as the third connection portion C3.
  • the active matrix substrate 1010 shown in FIG. 11A can be manufactured by a method similar to that for the active matrix substrate 1009.
  • the gate connection portion C is formed using the source conductive film and the second transparent conductive film, but the structure of the gate connection portion C is not limited to these examples.
  • the gate connection portion C can be formed using two or more conductive films of the source conductive film, the first transparent conductive film, and the second transparent conductive film.
  • 11B and 11C are cross-sectional views showing other examples of the gate contact portion, respectively.
  • the gate connection portion C is formed using a first transparent conductive film and a second transparent conductive film.
  • the gate connection portion C includes first and second connection portions C1 and C2 (connection portions 15g1 and 15g2) formed using the first transparent conductive film, and a first connection portion formed using the second transparent conductive film.
  • 3 connection parts C3 connection part 19g).
  • the gate connection portion C is formed using a source conductive film, a first transparent conductive film, and a second transparent conductive film.
  • the gate connection portion C includes first and second connection portions C1 and C2 (connection portions 8g1 and 8g2) formed using the source conductive film, and fourth and second connection portions formed using the first transparent conductive film. It is comprised from 5th connection part C4, C5 (connection part 15g1, 15g2) and 3rd connection part C3 (connection part 19g) formed using the 2nd transparent conductive film.
  • the fourth connection portion C4 and the fifth connection portion C5 are spaced apart.
  • connection part C4 and the fifth connection part C5 are in contact with the first connection part C1 and the second connection part C2 in the opening formed in the interlayer insulating layer 13, respectively.
  • the third connection portion C3 is in contact with the fourth connection portion C4 in the opening portion formed in the dielectric layer 17 in the first portion 31, and in the opening portion formed in the dielectric layer 17 in the second portion 32. 5 is in contact with the connecting portion C5.
  • FIG. 12A (a) is a plan view illustrating the pixel region PIX of the active matrix substrate 1011 of Modification 5 of the present embodiment.
  • 12A (b) and 12 (c) are schematic cross-sectional views taken along lines I-I 'and II-II' shown in FIG. 12A (a), respectively.
  • Each pixel region PIX of the active matrix substrate 1011 has a TFT 102 having a double gate structure and a gate contact portion 30.
  • the lower gate layer 3 of the TFT 102 includes a lower gate electrode 3a of the TFT 102 and a gate bus line GL formed integrally with the lower gate electrode 3a.
  • the lower gate electrode 3a may be a part of the gate bus line GL.
  • the upper gate layer 10 is formed in an island shape within the pixel region PIX.
  • the upper gate layer 10 includes an upper gate electrode 10a and an upper gate extension portion 10e extending from the upper gate electrode 10a (from the TFT formation region) to the first portion 31 of the gate contact portion 30.
  • the oxide semiconductor layer 7 includes an active region 7a and an extended region 7e.
  • the extension region 7 e extends from the active region 7 a in a direction different from the channel length direction of the TFT 102 when viewed from the normal direction of the substrate 1.
  • the extension region 7e is disposed on the substrate 1 side of the upper gate extension portion 10e via the upper insulating layer 9, and overlaps with the upper gate extension portion 10e when viewed from the normal direction of the substrate 1. Including a portion extending to.
  • the upper gate extension of the lower gate layer 3 (here, the gate bus line GL) and the upper gate layer 10 is extended through a gate connection portion C formed of a conductive film that is higher than the upper gate layer 10.
  • the part 10e is electrically connected.
  • the gate connection portion C is a connection portion 8g formed from a source conductive film.
  • the extension region 7e of the oxide semiconductor layer 7 is located on the substrate 1 side of the upper gate extension portion 10e with the upper insulating layer 9 interposed therebetween.
  • the gate contact portion 30 may be disposed in the vicinity of the TFT 102 and separated from the active region 7 a when viewed from the normal direction of the substrate 1.
  • the gate contact portion 30 includes, for example, a first portion 31 that connects the gate connection portion C and the upper gate layer 10, and a second portion 32 that connects the gate connection portion C and the lower gate layer 3. .
  • the lower gate layer 3 may include a protruding portion 3 f protruding from the gate bus line GL to the second portion 32 of the gate contact portion 30 when viewed from the normal direction of the substrate 1.
  • the convex portion 3f may extend in the y direction.
  • the convex portion 3 f may extend from the first portion 31 to the second portion 32 when viewed from the normal direction of the substrate 1.
  • the upper gate extension portion 10 e may extend from the TFT formation region to the first portion 31 so as to overlap the lower gate layer 3.
  • the gate connection portion C may extend from the first portion 31 to the second portion 32 so as to overlap the lower gate layer 3. Thereby, it is possible to suppress a decrease in the pixel aperture ratio.
  • the gate connection portion C extends so as to connect the first portion 31 and the second portion 32.
  • the connection portion 8g is in contact with the upper gate extension portion 10e in the opening portion 11p formed in the first inorganic insulating layer 11 in the first portion 31, and in the second portion 32, the lower insulating layer 5 and the first inorganic insulating layer. Within the opening 11q formed in the layer 11, it is in contact with the lower gate layer 3 (here, the protrusion 3f).
  • the upper insulating layer 9 and the extended region 7e are located between the upper gate layer 10 and the lower insulating layer 5.
  • the oxide semiconductor layer 7 may be patterned after the upper gate electrode 10a and the upper insulating layer 9 are patterned using the same mask.
  • FIGS. 12B and 12C are schematic cross-sectional views taken along lines II ′ and II-II ′ shown in FIG. 12A, respectively.
  • a lower gate conductive film is formed on the substrate 1 and patterned to form a gate bus line GL and a lower gate electrode.
  • a lower gate layer 3 including 3a is formed.
  • the lower gate electrode 3a is a part of the gate bus line GL.
  • the lower gate layer 3 has a protrusion 3 f that protrudes in the y direction from the edge of the gate bus line GL when viewed from the normal direction of the substrate 1.
  • the lower insulating layer 5, the oxide semiconductor film 7 ', the upper insulating layer 9, and the upper gate conductive film are formed in this order on the substrate 1 on which the lower gate layer 3 is formed.
  • the upper gate conductive film is patterned by using a first resist mask (not shown) to obtain the upper gate layer 10.
  • the upper gate layer 10 has an island-like pattern including an upper gate electrode 10a located in the TFT formation region and an upper gate extension portion 10e extending from the TFT formation region to the gate connection portion formation region.
  • the upper gate layer 10 when viewed from the normal direction of the substrate 1, the upper gate layer 10 may be disposed on a part of the gate bus line GL.
  • the upper insulating layer 9 is patterned using the first resist mask. Similar to the above-described embodiment, in this patterning step, since the lower insulating layer 5 is covered with the oxide semiconductor film 7 ′, the oxide semiconductor film 7 ′ functions as an etch stop. It can suppress that the surface is etched. Thereafter, the first resist mask is removed.
  • the oxide semiconductor film 7 ′ is patterned using a second resist mask (not shown) for defining the active region, and the oxide semiconductor layer 7 Get.
  • the oxide semiconductor layer 7 includes an active region 7a and an extending region 7e extending so as to overlap with the upper gate extending portion 10e (here, extending in the x direction).
  • a first inorganic insulating layer 11 is formed so as to cover the oxide semiconductor layer 7, the upper insulating layer 9, and the upper gate layer 10.
  • the openings CHs and CHd reaching the oxide semiconductor layer 7 in the first inorganic insulating layer 11, the opening 11p reaching the upper gate extension 10e, and the lower gate layer 3 (here, the protrusion 3f) are reached. Opening 11q is formed.
  • a source conductive film is formed on the first inorganic insulating layer 11 and in the openings CHs, CHd, 11p, and 11q, and this is patterned, A source metal layer including the source bus line SL, the source electrode 8S and the drain electrode 8D, and the gate connection portion C (connection portion 8g) is formed.
  • the connecting portion 8g is disposed so as to be in contact with the upper gate extension portion 10e in the opening portion 11p and in contact with the gate bus line GL (here, the protruding portion 3f) in the opening portion 11q.
  • the lower transparent conductive layer including the interlayer insulating layer 13, the lower transparent electrode 15, and the transparent connection portion 15a, the dielectric Layer 17 is formed.
  • the formation method is the same as that described above with reference to FIGS. 2H and 2I.
  • an upper transparent conductive layer including the upper transparent electrode 19 is formed. In this way, the active matrix substrate 1011 shown in FIG. 12A is manufactured.
  • the conductive film forming the gate connection portion C is not limited to the source conductive film.
  • the gate connection portion C may be formed using the first transparent conductive film or the second transparent conductive film (see Modification 1 and Modification 3).
  • two or more conductive films may be used among the source conductive film, the first transparent conductive film, and the second transparent conductive film (see Modifications 2 and 4).
  • the arrangement and shape of the gate connection C are not limited to the example shown in FIG. 12A. Also in this modified example, as shown in FIGS. 13A to 13C, the end portion on the first portion 31 side of the gate connection portion C is located on the upper gate extension portion 10e, and is on the second portion 32 side. These end portions may be located on the lower gate layer 3, and a portion located between these end portions may extend so as not to overlap the lower gate layer 3 and the upper gate extension portion 10e.
  • the gate connection portion C can be arranged as described above without reducing the pixel aperture ratio.
  • the first portion 31 may be disposed on the upper gate extension portion 10 e so as not to overlap the lower gate layer 3.
  • the gate bus line GL may extend with a step so as to connect the channel region of the TFT 102 and the second portion 32 when viewed from the normal direction of the substrate 1. Good.
  • the active matrix substrate 1012 shown in FIG. 13 can be manufactured by the same method as the active matrix substrate 1011.
  • Modification 6 is different from the above-described embodiment and modification in that the gate connection portion C is electrically connected to the lower gate electrode 3a and the upper gate electrode 10a in one opening in the gate contact portion 30. .
  • FIG. 14A is a plan view illustrating the pixel region PIX of the active matrix substrate 1013 according to Modification 6 of the present embodiment.
  • FIGS. 14B and 14C are schematic cross-sectional views taken along lines I-I ′ and II-II ′ shown in FIG.
  • the first inorganic insulating layer 11 and the lower insulating layer 5 are exposed at the gate contact portion 30, and the lower gate extension portion 3e and the upper gate layer 10 (here, the gate bus line GL) of the lower gate layer 3 are exposed.
  • a single opening 11r is formed.
  • the opening 11p of the first inorganic insulating layer 11 exposing a part of the upper gate layer 10, and the first inorganic insulating layer 11 and the lower insulating layer 5 are provided.
  • the single opening 11r is configured by connecting the opening 11q exposing a part of the lower gate layer 3.
  • the opening 11r is disposed on the upper gate layer 10 (here, the gate bus line GL) so as to be separated from the active region 7a.
  • a part of the opening 11r may overlap with the gate bus line GL, and the other part may overlap with the lower gate extension part 3e.
  • an island-shaped connection portion 8g (gate connection portion C) formed of a conductive film for source is formed.
  • the gate connection portion C is in contact with both the lower gate extension portion 3e and the upper gate layer 10 in the opening portion 11r.
  • Other configurations are the same as those of the active matrix substrate 1002.
  • the area required for the gate contact portion 30 can be reduced. Therefore, the area of the lower gate extension portion 3e and the gate connection portion C can be reduced, so that the pixel aperture ratio can be increased.
  • FIG. 15A (a) is a plan view illustrating a pixel region PIX of another active matrix substrate 1014.
  • FIG. FIGS. 15A (b) and 15 (c) are schematic cross-sectional views taken along lines I-I ′ and II-II ′ shown in FIG. 15A (a), respectively.
  • the periphery of the extension region 7 e of the oxide semiconductor layer 7 is inside the periphery of the upper insulating layer 9 and the upper gate layer 10 (inside the periphery). ). In this case, it is between the upper insulating layer 9 and the lower insulating layer 5 and overlaps with the upper insulating layer 9 when viewed from the normal direction of the substrate 1, and the oxide semiconductor layer 7 (extended region 7e is formed).
  • An air layer 21 may be formed in a region where the (including) is not located.
  • the air layer 21 is disposed between the upper insulating layer 9 and the lower insulating layer 5 so as to surround the oxide semiconductor layer 7.
  • Such a structure can be obtained, for example, by performing patterning of the oxide semiconductor film under conditions such that the oxide semiconductor film is over-etched.
  • a distance D (distance D in a plane parallel to the substrate) between the gate connection portion C and the extension region 7e may be 0.1 ⁇ m or more, for example. If it is 0.1 ⁇ m or more, the extended region 7e and the gate connection portion C can be more reliably electrically separated.
  • the upper limit value of the distance D is not particularly limited, but may be, for example, less than 1/3 of the width of the gate bus line GL. The distance D can be adjusted by the patterning conditions of the oxide semiconductor film.
  • FIGS. 15B to 15E are schematic process diagrams for explaining a method of manufacturing the active matrix substrate 1014.
  • (A) of each figure is a top view which illustrates pixel area PIX.
  • FIGS. 15B and 15C are schematic cross-sectional views taken along lines I-I ′ and II-II ′ shown in FIG.
  • a lower gate layer 3 a lower insulating layer 5, an oxide semiconductor film 7 ', an upper insulating film, and an upper gate conductive film are formed in this order on the substrate 1.
  • the upper gate conductive film is patterned using a first resist mask (not shown) to form the upper gate including the upper gate electrode 10a and the gate bus line GL. Layer 10 is formed. Thereafter, using the same first resist mask, the upper insulating film is patterned to obtain the upper insulating layer 9. Similar to the above-described embodiment, in this patterning step, since the lower insulating layer 5 is covered with the oxide semiconductor film 7 ′, it is possible to suppress etching of the surface of the lower insulating layer 5. Thereafter, the first resist mask is removed.
  • the oxide semiconductor film 7 ' is patterned.
  • the patterning of the oxide semiconductor film 7 ′ is performed, for example, by wet etching using the second resist mask that defines the active region and the upper gate electrode 10 a as an etching mask.
  • the oxide semiconductor film 7 ′ is over-etched by controlling etching conditions such as an etching solution and an etching time. Thereby, the oxide semiconductor layer 7 becomes one size smaller than the pattern defined by the second resist mask or the upper gate electrode 10a.
  • the distance (overetching amount) D from the peripheral edge of the second resist mask or upper gate layer 10 to the peripheral edge of the oxide semiconductor layer 7 in the direction parallel to the substrate 1 is preferably controlled within the above-described range. . Thereafter, the second resist mask is removed. Thereby, the oxide semiconductor layer 7 including the active region 7a and the extending region 7e extending below the gate bus line GL is obtained.
  • the first inorganic insulating layer 11 is formed so as to cover the lower insulating layer 5, the oxide semiconductor layer 7, the upper insulating layer 9, and the upper gate layer 10. Thereafter, openings CHs and CHd reaching the oxide semiconductor layer 7 and an opening 11p are formed in the first inorganic insulating layer 11.
  • the opening 11p is arranged so as to expose a part of the lower gate layer 3 and a part of the upper gate layer 10 (here, the gate bus line GL) in the gate contact part formation region.
  • connection portion 8g is disposed so as to be in contact with both the upper gate layer 10 (here, the gate bus line GL) and the lower gate extension portion 3e in the opening portion 11r.
  • the connection portion 8g is in contact with the upper surface and the side surface of the upper gate layer 10 and the side surface of the upper insulating layer 9 in the opening 11r.
  • the connection portion 8g does not contact the side surface of the extension region 7e of the oxide semiconductor layer 7.
  • an interlayer insulating layer 13, a lower transparent conductive layer, a dielectric layer 17, and an upper transparent conductive layer are formed.
  • the active matrix substrate 1014 shown in FIG. 15A is manufactured.
  • the upper gate electrode 10a and the gate bus line GL are integrally formed.
  • the lower gate electrode 3a, the gate bus line GL May be formed integrally.
  • the gate connection portion C may be formed using the same transparent conductive film (first transparent conductive film) as the lower transparent electrode 15.
  • the gate connection portion C may be formed using the same transparent conductive film (second transparent conductive film) as the upper transparent electrode 19.
  • the gate connection portion C may be formed using two or more conductive films among the source conductive film, the first transparent conductive film, and the second transparent conductive film.
  • These active matrix substrates can be manufactured by a method similar to that of the active matrix substrates of Modifications 1 to 5, although the number and arrangement of the openings provided in the gate contact portion 30 are different. Note that even in these active matrix substrates, it is preferable to more reliably electrically separate the oxide semiconductor layer 7 and the gate connection portion C by using overetching of the oxide semiconductor film.
  • the gate bus line GL may be formed in a layer different from both the upper gate layer 10 and the lower gate layer 3. In that case, the gate bus line GL may be formed integrally with the gate connection portion C.
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate has a TFT (pixel TFT) for each pixel.
  • pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as the pixel TFT and a crystalline silicon TFT is used as the circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. Become.
  • the pixel TFT it is possible to apply the TFTs 101 and 102 described above with reference to the active matrix substrate 1001 to the active matrix substrate 1017 of the above embodiment. This point will be described later.
  • FIG. 20A is a cross-sectional view showing a cross-sectional structure of a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) 710A and an oxide semiconductor TFT (hereinafter referred to as “second thin film transistor”) 710B in the active matrix substrate 700.
  • first thin film transistor crystalline silicon TFT
  • second thin film transistor oxide semiconductor TFT
  • the active matrix substrate 700 has a display region DR including a plurality of pixels and a region (non-display region) FR other than the display region DR.
  • the non-display area FR includes a drive circuit formation area in which a drive circuit is provided.
  • a gate driver circuit GD for example, a gate driver circuit GD, a test circuit, an SSD circuit, and the like are provided.
  • a plurality of gate bus lines GL extending in the row direction and a plurality of source bus lines SL extending in the column direction are formed.
  • each pixel is defined by a gate bus line GL and a source bus line SL, for example.
  • Each of the gate bus lines GL is connected to each terminal of the gate driver circuit.
  • Each source bus line SL is connected to each terminal of a driver IC mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel in the display region DR, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region FR. Yes.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a lower gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the lower gate electrode 715B, and an oxide semiconductor layer 717 disposed on the second insulating layer 716. And have.
  • the lower gate electrode 715B may be a metal layer or a polysilicon layer formed of the same film as the crystalline silicon semiconductor layer 713.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed. In this case, the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • An upper gate electrode 730 is provided over the oxide semiconductor layer 717 with a fourth insulating layer 729 interposed therebetween.
  • the fourth insulating layer 729 may be disposed only between the oxide semiconductor layer 717 and the upper gate electrode 730.
  • the portion of the second insulating layer 716 located between the lower gate electrode 715B and the oxide semiconductor layer 717 and the fourth insulating layer 729 function as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 which overlaps with the lower gate electrode 715B or the upper gate electrode 730 with the second insulating layer 716 interposed therebetween becomes the active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB and a drain electrode 718dB connected to the source contact region 717s and the drain contact region 717d, respectively. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the lower gate electrode 715B or the upper gate electrode 730 is connected to a gate bus line (not shown).
  • the source electrode 718sB is connected to a source bus line (not shown), and the drain electrode 718dB is connected to the pixel electrode 723.
  • the drain electrode 718 dB is connected to the corresponding pixel electrode 723 in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied to an FFS mode display device, for example.
  • the TFT 101 or the TFT 102 in the first and second embodiments can be used as the second thin film transistor 710B of the present embodiment.
  • the lower gate electrode 3a, the lower insulating layer 5, the oxide semiconductor layer 7, the source and drain electrodes 8S and 8D, the upper insulating layer 9 and the upper gate electrode 10a in the TFTs 101 and 102 are respectively shown in FIG. 20A, the lower gate electrode 715B, the second insulating layer (gate insulating layer) 716, the oxide semiconductor layer 717, the source and drain electrodes 718sB and 718dB, the fourth insulating layer 729, and the upper gate electrode 730 may be used. Good.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a double gate structure in which a lower gate electrode 715B and an upper gate electrode 730 are arranged with an oxide semiconductor layer 717 interposed therebetween.
  • the TFT structures of the first thin film transistor 710A and the second thin film transistor 710B are not limited to the above.
  • the first thin film transistor 710A may have a bottom gate structure. In the case of the bottom gate structure, a channel etch type as in the thin film transistor 710B or an etch stop type may be used. Further, a bottom contact type in which the source electrode and the drain electrode are located below the semiconductor layer may be used.
  • the thin film transistor 710A may have a double gate structure similar to that of the thin film transistor 710B.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film. As described above, when the interlayer insulating film of the first thin film transistor 710A and the gate insulating film of the second thin film transistor 710B are formed in the same layer (second insulating layer) 716, the second insulating layer 716 has a stacked structure. You may have.
  • the second insulating layer 716 includes a hydrogen-donating layer that can supply hydrogen (eg, a silicon nitride layer) and an oxygen-donating layer that can supply oxygen and is disposed over the hydrogen-donating layer (eg, it may have a stacked structure including a silicon oxide layer.
  • the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source and drain electrodes 718sB and 718dB of the second thin film transistor 710B may be formed in the same layer.
  • the crystalline silicon semiconductor layer 713A of the first thin film transistor 710A and the lower gate electrode 715B of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the gate electrode 715A of the first thin film transistor 710A and the lower gate electrode 715B of the second thin film transistor 710B may be formed in the same layer.
  • a fourth insulating layer 729, an upper gate electrode 730, and a fifth insulating layer 724 may be provided between the oxide semiconductor layer 717 and the passivation film 719.
  • the oxide semiconductor may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having oxide semiconductor TFTs.
  • circuit boards such as active matrix substrates, liquid crystal display devices, organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, display devices such as MEMS display devices, imaging devices such as image sensor devices, image input devices,
  • the present invention is also applied to various electronic devices such as fingerprint readers and semiconductor memories. In particular, it is suitably applied to a high-definition liquid crystal display device.
  • Substrate 3 Lower gate layer 3a: Lower gate electrode 3e: Lower gate extension 5: Lower insulating layer 7: Oxide semiconductor layer 7a: Active region 7e: Extension region 7c: Channel region 7d: Drain contact region 7s : Source contact region 8D: Drain electrode 8S: Source electrodes 8g, 8g1 and 8g2: Connection part 9: Upper insulating layer 10: Upper gate layer 10a: Upper gate electrode 10e: Upper gate extension part 11: First inorganic insulating layer 11p 11q, 11r: opening 12: second inorganic insulating layer 13: interlayer insulating layers 13m, 13p, 13q: opening 15: lower transparent electrode 15a: transparent connecting portions 15g, 15g1, 15g2 : Connection portion 15p: Opening portion 16: Organic insulating layer 17: Dielectric layers 17m, 17p, 17q: Opening portion 19: Upper transparent electrode 19g: Connection portion 21: Air layer 30: Gate contact portion 31: First of the gate contact portion 1 part 32: second part 1001 to 1017 of gate contact part:

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Abstract

アクティブマトリクス基板（１００２）の画素領域のそれぞれは、下部絶縁層（５）と、下部絶縁層上に配置された、酸化物半導体ＴＦＴの活性領域（７ａ）を含む酸化物半導体層（７）と、酸化物半導体層の一部上に、下部絶縁層と接しないように配置された上部絶縁層（９）と、上部絶縁層上に配置された、上部ゲート電極（１０ａ）および複数のゲートバスライン（ＧＬ）の１つを含む上部ゲート層（１０）と、ソース電極およびドレイン電極とを有し、酸化物半導体層７は、基板の法線方向から見たとき、活性領域（７ａ）から酸化物半導体ＴＦＴのチャネル長方向ｙとは異なる方向ｘに延びる延設領域（７ｅ）をさらに有し、延設領域（７ｅ）は、複数のゲートバスライン（ＧＬ）の１つの基板側に、上部絶縁層（９）を介して配置され、かつ、複数のゲートバスラインの１つと重なるように延びる部分を含む。

Description

アクティブマトリクス基板およびその製造方法
　本発明は、酸化物半導体を用いたアクティブマトリクス基板およびその製造方法に関する。
　画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分も画素と呼ぶことがある。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶ。
　アクティブマトリクス基板に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。この場合、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）の移動度は、アモルファスシリコンよりも高い（約２０倍）が、現状では多結晶シリコンよりも低い。このため、酸化物半導体ＴＦＴを画素ＴＦＴとして用いると、多結晶シリコンＴＦＴを用いる場合よりも、オン電流が低くなる可能性がある。オン電流を高めるために、例えば、ダブルゲート構造を有する酸化物半導体ＴＦＴを用いることが考えられる。本明細書では、酸化物半導体層の基板側および基板と反対側にそれぞれゲート電極が配置された構造を「ダブルゲート構造」と呼ぶ。また、酸化物半導体層の基板側に配置されたゲート電極を「下部ゲート電極」、酸化物半導体層の上に配置されたゲート電極を「上部ゲート電極」と呼ぶ。
　ダブルゲート構造を有する酸化物半導体ＴＦＴを用いたアクティブマトリクス基板は、例えば、特許文献１に開示されている。
国際公開第２０１６／０７６１６８号
　しかしながら、本願発明者が検討したところ、ダブルゲート構造を有する酸化物半導体ＴＦＴを画素ＴＦＴとして用いる場合、酸化物半導体層と上部ゲート電極との間のゲート絶縁層（「上部絶縁層」と呼ぶ）のパターニングの際に、酸化物半導体層と下部ゲート電極との間のゲート絶縁層（「下部絶縁層」と呼ぶ）の表面がエッチングされてしまう（オーバーエッチング）ことがある。このようなオーバーエッチングが生じると、酸化物半導体ＴＦＴの信頼性を低下させる可能性がある。詳細は後述する。なお、上部ゲート電極を有するシングルゲート構造（「トップゲート構造」と呼ぶ）の酸化物半導体ＴＦＴでも同様の問題が生じ得る。
　本発明の一実施形態は、高い信頼性を有し得る酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することを目的とする。
　本発明の一実施形態のアクティブマトリクス基板は、複数の画素領域を含む表示領域を有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数のゲートバスラインおよび複数のソースバスラインと、前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴとを備え、前記複数の画素領域のそれぞれは、前記基板に支持された下部絶縁層と、前記下部絶縁層上に配置された酸化物半導体層であって、前記酸化物半導体ＴＦＴの活性領域を含む酸化物半導体層と、前記酸化物半導体層の一部上に、前記下部絶縁層と接しないように配置された上部絶縁層と、前記上部絶縁層上に配置された上部ゲート層であって、前記基板の法線方向から見たとき、前記酸化物半導体層の前記活性領域の一部と重なる上部ゲート電極と、前記上部ゲート電極と一体的に形成された前記複数のゲートバスラインの１つとを含む、上部ゲート層と、前記酸化物半導体層の前記活性領域と接するソース電極およびドレイン電極とを有し、前記酸化物半導体層は、前記基板の法線方向から見たとき、前記活性領域から前記酸化物半導体ＴＦＴのチャネル長方向とは異なる方向に延びる延設領域をさらに有し、前記延設領域は、前記複数のゲートバスラインの前記１つの前記基板側に、前記上部絶縁層を介して配置され、かつ、前記複数のゲートバスラインの前記１つと重なるように延びる部分を含む。
　ある実施形態において、前記酸化物半導体層において、前記延設領域は、前記複数のゲートバスラインの前記１つと重なるように、前記複数の画素領域のうち隣接する２つの画素領域における前記活性領域を繋ぐように延びている。
　ある実施形態において、前記複数のゲートバスラインの前記１つの下面の略全体は前記上部絶縁層と接し、前記上部絶縁層の下面の略全体は前記酸化物半導体層と接している。
　ある実施形態において、前記複数の画素領域のそれぞれは、前記基板と前記下部絶縁層との間に配置された下部ゲート層と、前記下部ゲート層と前記上部ゲート層とを電気的に接続するゲートコンタクト部とをさらに備え、前記下部ゲート層は、前記基板の法線方向から見たとき、前記酸化物半導体層の前記活性領域の少なくとも一部と重なる下部ゲート電極と、前記下部ゲート電極から前記ゲートコンタクト部まで延びる下部ゲート延設部とを含み、前記酸化物半導体層の前記延設領域は、前記ゲートコンタクト部において、前記上部ゲート層の前記基板側に、前記上部絶縁層を介して配置された部分を含む。
　本発明の他の実施形態のアクティブマトリクス基板は、複数の画素領域を含む表示領域を有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数のゲートバスラインおよび複数のソースバスラインと、前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴとを備え、前記複数の画素領域のそれぞれは、前記基板に支持され、下部ゲート電極を含む下部ゲート層と、前記下部ゲート層を覆う下部絶縁層と、前記下部絶縁層上に配置され、前記酸化物半導体ＴＦＴの活性領域を含む酸化物半導体層であって、前記基板の法線方向から見たとき、前記活性領域の少なくとも一部は、前記下部ゲート層と重なる、酸化物半導体層と、前記酸化物半導体層の一部上に、前記下部絶縁層と接しないように配置された上部絶縁層と、前記上部絶縁層上に配置された上部ゲート層と、前記酸化物半導体層の前記活性領域と接するソース電極およびドレイン電極と、前記下部ゲート層と前記上部ゲート層とを電気的に接続するゲートコンタクト部とを有し、前記上部ゲート層は、前記基板の法線方向から見たとき、前記酸化物半導体層の前記活性領域の一部と重なる上部ゲート電極と、前記上部ゲート電極から前記ゲートコンタクト部まで延びる上部ゲート延設部とを含み、前記酸化物半導体層は、前記基板の法線方向から見たとき、前記活性領域から前記酸化物半導体ＴＦＴのチャネル長方向とは異なる方向に延びる延設領域をさらに有し、前記延設領域は、前記ゲートコンタクト部において、前記上部ゲート延設部の前記基板側に、前記上部絶縁層を介して配置された部分を含む。
　ある実施形態において、前記下部ゲート層は、前記下部ゲート電極と一体的に形成された前記複数のゲートバスラインの１つを含む。
　ある実施形態において、前記ゲートコンタクト部は、前記上部ゲート層よりも上層に設けられたゲート接続部を含み、前記ゲートコンタクト部は、前記上部ゲート層の一部を露出する第１開口部内で、前記ゲート接続部と前記上部ゲート層とを接続する第１部分と、前記下部ゲート層の一部を露出する第２開口部内で、前記ゲート接続部と前記下部ゲート層とを接続する第２部分とを有し、前記第１部分と前記第２部分とは離間して配置されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記ゲート接続部は、前記下部ゲート層と重なるように前記第１部分から前記第２部分に延びている。
　ある実施形態において、前記基板の法線方向から見たとき、前記第１部分は前記下部ゲート層と重ならないように配置されている。
　ある実施形態において、前記ゲートコンタクト部は、前記上部ゲート層よりも上層に設けられたゲート接続部を含み、前記ゲート接続部は、前記上部ゲート層の一部および前記下部ゲート層の一部を露出する単一の開口部内で、前記上部ゲート層および前記下部ゲート層と接する。
　ある実施形態において、前記酸化物半導体層の前記延設領域の周縁は、前記上部ゲート層の周縁よりも内側に位置しており、前記単一の開口部内において、前記ゲート接続部は、前記上部ゲート層および前記上部絶縁層の側面と接し、かつ、前記酸化物半導体層の前記延設領域の側面と接していない。
　ある実施形態において、前記ゲート接続部は、前記ソース電極と同じ導電膜を用いて形成されている。
　ある実施形態において、前記複数の画素領域のそれぞれは、前記酸化物半導体ＴＦＴの上に絶縁膜を介して配置された透明電極をさらに備え、前記ゲート接続部は、前記透明電極と同じ導電膜を用いて形成されている。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　本発明の一実施形態のアクティブマトリクス基板の製造方法は、複数の画素領域を含む表示領域を有し、前記表示領域に配置された複数のゲートバスラインおよび複数のソースバスラインと、前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴとを備えるアクティブマトリクス基板の製造方法であって、（Ａ）基板上に下部絶縁層を形成する工程と、（Ｂ）前記下部絶縁層上に、酸化物半導体膜、上部絶縁膜および上部ゲート用導電膜をこの順で形成する工程と、（Ｃ）第１のマスクを用いて前記上部ゲート用導電膜のパターニングを行い、前記酸化物半導体ＴＦＴの上部ゲート電極を含む上部ゲート層を形成する工程と、（Ｄ）前記第１のマスクまたは前記上部ゲート層をマスクとして、前記上部絶縁膜のパターニングを行って上部絶縁層を形成する工程と、（Ｅ）前記工程（Ｄ）の後で、前記第１のマスクとは異なる第２のマスクおよび前記上部ゲート層をマスクとして、前記酸化物半導体膜のパターニングを行い、前記酸化物半導体ＴＦＴの活性領域を含む酸化物半導体層を形成する工程とを包含する。
　ある実施形態において、上記方法は、前記工程（Ａ）の前に行われ、前記基板上に、前記酸化物半導体ＴＦＴの下部ゲート電極を含む下部ゲート層を形成する工程と、前記工程（Ｅ）の後に行われ、前記上部ゲート層と前記下部ゲート層とを電気的に接続するゲートコンタクト部を形成する工程とをさらに包含する。
　ある実施形態において、前記上部ゲート層または前記下部ゲート層は、前記複数のゲートバスラインの１つを含む。
　ある実施形態において、前記工程（Ｅ）において、前記基板の法線方向から見たとき、前記酸化物半導体膜が前記上部ゲート層の周縁よりも内側までエッチングされるような条件で、前記酸化物半導体膜のパターニングを行う。
　ある実施形態において、前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　本発明の一実施形態によると、高い信頼性を有し得る酸化物半導体ＴＦＴを備えたアクティブマトリクス基板が提供される。
第１の実施形態のアクティブマトリクス基板の平面構造の一例を示す概略図である。 （ａ）は、第１の実施形態のアクティブマトリクス基板１００１の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００１の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００２の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００２の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００３の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００３の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００３の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００３の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００４の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００５の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００５の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００５の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００５の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００６の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００７の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００７の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００７の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００８の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１００９の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００９の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００９の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１０の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 第２の実施形態における他のゲートコンタクト部を例示する断面図である。 第２の実施形態における他のゲートコンタクト部を例示する断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１１の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１１の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１２の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１３画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１４の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１４の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１４の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１４の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１０１４の製造方法を説明するための工程平面図および断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１５の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１６の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第２の実施形態のアクティブマトリクス基板１０１７の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 （ａ）は、第１の実施形態の他のアクティブマトリクス基板の画素領域ＰＩＸを例示する平面図、（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線およびＩＩ－ＩＩ’線に沿った模式的な断面図である。 第３の実施形態のアクティブマトリクス基板を例示する断面図である。 第３の実施形態の他のアクティブマトリクス基板を例示する断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。 （ａ）～（ｃ）は、参考例のアクティブマトリクス基板の製造方法を説明するための工程平面図および断面図である。
　（第１の実施形態）
　以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下では、ゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、画素ＴＦＴとして、上部ゲート電極を有する酸化物半導体ＴＦＴ（トップゲート構造ＴＦＴまたはダブルゲート構造ＴＦＴ）が形成されていればよい。
　まず、アクティブマトリクス基板の構造の概略を説明する。
　図１は、本実施形態のアクティブマトリクス基板の平面構造の一例を示す概略図である。
　アクティブマトリクス基板は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
　表示領域ＤＲには、ｘ方向（行方向、第２方向ともいう）に延びる複数のゲートバスラインＧＬ（１）～ＧＬ（ｊ）（ｊは２以上の整数、以下、「ゲートバスラインＧＬ」と総称する）と、ｙ方向（列方向、第１方向ともいう）に延びる複数のソースバスラインＳＬ（１）～ＳＬ（ｋ）（ｋは２以上の整数、以下、「ソースバスラインＳＬ」と総称する）とが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。
　各画素領域ＰＩＸは、薄膜トランジスタ（画素ＴＦＴ）Ｐｔと、画素電極ＰＥとを有している。薄膜トランジスタＰｔは上部ゲート電極および下部ゲート電極（図示せず）を備える。これらのゲート電極は、対応するゲートバスラインＧＬに電気的に接続されている。薄膜トランジスタＰｔのソース電極は、対応するソースバスラインＳＬに電気的に接続され、ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板を、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。アクティブマトリクス基板を縦電界モードの表示装置に適用する場合には、共通電極ＣＥは、アクティブマトリクス基板とは液晶層を挟んで対向して配置される対向基板に設けられる。
　非表示領域ＦＲには、例えばゲートバスラインＧＬを駆動するゲートドライバＧＤが一体的（モノリシック）に設けられている。図示していないが、非表示領域ＦＲには、ソースバスラインＳＬを時分割で駆動するソース切替（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　ｄｒｉｖｉｎｇ：ＳＳＤ）回路などの周辺回路が一体的に設けられていてもよい。
　以下、本実施形態のアクティブマトリクス基板における画素領域ＰＩＸの具体的な構造を説明する。
　図２Ａ（ａ）は、本実施形態のアクティブマトリクス基板１００１の画素領域ＰＩＸを例示する平面図である。図２Ａ（ｂ）および（ｃ）は、それぞれ、図２Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。アクティブマトリクス基板１００１は、例えばＦＦＳモードの液晶表示装置に適用される。なお、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　画素領域ＰＩＸは、ｙ方向に延びるソースバスラインＳＬ、および、ソースバスラインＳＬと交差するｘ方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域ＰＩＸは、基板１と、基板１に支持されたＴＦＴ（画素ＴＦＴ）１０１と、下部透明電極１５と、上部透明電極１９とを有している。図示していないが、上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。
　ＴＦＴ１０１は、例えば、ダブルゲート構造を有する酸化物半導体ＴＦＴである。ＴＦＴ１０１は、活性領域７ａを有する酸化物半導体層７と、酸化物半導体層７の基板１側に下部絶縁層５を介して配置された下部ゲート電極３ａと、酸化物半導体層７の上方（基板１と反対側）に上部絶縁層９を介して配置された上部ゲート電極１０ａと、ソース電極８Ｓおよびドレイン電極８Ｄとを備える。下部ゲート電極３ａおよび上部ゲート電極１０ａは、対応するゲートバスラインＧＬに電気的に接続され、ソース電極８Ｓは対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極８Ｄは画素電極ＰＥと電気的に接続されている。下部ゲート電極３ａは、基板１の法線方向から見たとき、活性領域７ａの一部と重なるように配置されている。なお、下部ゲート電極３ａは、活性領域７ａの少なくとも一部と重なっていればよく、活性領域７ａ全体と重なっていてもよい。上部ゲート電極１０ａは、基板１の法線方向から見たとき、活性領域７ａの一部と重なるように配置されている。
　各画素領域ＰＩＸの構造をより詳しく説明する。
　画素領域ＰＩＸには、基板１に支持された下部ゲート層３と、下部ゲート層３を覆う下部絶縁層５と、下部絶縁層５上に配置された酸化物半導体層７と、酸化物半導体層７上に上部絶縁層９を介して配置された上部ゲート層１０とが設けられている。酸化物半導体層７は、ＴＦＴ１０１の活性領域７ａを含む。下部ゲート層３は、ＴＦＴ１０１の下部ゲート電極３ａを含む。上部ゲート層１０は、ＴＦＴ１０１の上部ゲート電極１０ａを含む。上部絶縁層９は、酸化物半導体層７の一部上に、下部絶縁層５と接しないように配置されている。上部絶縁層９は、酸化物半導体層７と上部ゲート層１０との間にのみ配置されていてもよい。
　下部ゲート電極３ａおよび上部ゲート電極１０ａのうちの一方のゲート電極は、ゲートバスラインＧＬと同じ導電膜を用いて、対応する１つのゲートバスラインＧＬと一体的に形成されていてもよい（例えばゲートバスラインＧＬの一部であってもよい）。すなわち、下部ゲート層３および上部ゲート層１０の一方は、下部ゲート電極３ａまたは上部ゲート電極１０ａに一体的に形成されたゲートバスラインＧＬを含んでいてもよい。この例では、上部ゲート層１０は、上部ゲート電極１０ａと、上部ゲート電極１０ａと一体的に形成されたゲートバスラインＧＬとを含む。下部ゲート層３は、画素領域ＰＩＸ内に島状に形成されている。
　酸化物半導体層７は、基板１の法線方向から見たとき、ＴＦＴ１０１が形成される領域（ＴＦＴ形成領域）に位置する活性領域７ａと、活性領域７ａから延びる延設領域７ｅとを有している。延設領域７ｅは、上部ゲート層１０の基板１側に上部絶縁層９を介して配置されている。延設領域７ｅは、活性領域７ａからＴＦＴ１０１のチャネル長方向とは異なる方向に延びていてもよい。活性領域７ａと延設領域７ｅとは一体的に形成されている。
　この例では、延設領域７ｅは、上部ゲート層１０のゲートバスラインＧＬの基板１側に上部絶縁層９を介して配置され、かつ、基板１の法線方向から見たとき、活性領域７ａからゲートバスラインＧＬと重なるように延びる（ここではｘ方向に延びる）部分を含んでいる。ゲートバスラインＧＬの下方に延設領域７ｅとして酸化物半導体が存在していると、ゲートバスラインＧＬの段差を小さくできる。また、チャネル長Ｌ／チャネル幅Ｗにもよるが、オン電流が延設領域７ｅを通って（回り込んで）流れることが可能になり、実効的なチャネル幅を大きくできる場合がある。
　酸化物半導体層７の延設領域７ｅは、基板１の法線方向から見たとき、ゲートバスラインＧＬと重なるように、ｘ方向に隣接する２つの画素領域ＰＩＸにおける活性領域７ａを繋ぐように延びていてもよい。例えば、酸化物半導体層７は、ｘ方向に配列された複数の画素領域ＰＩＸにおける活性領域７ａが、延設領域７ｅを介して繋がっているパターンを有していてもよい。延設領域７ｅの周縁は、ゲートバスラインＧＬの周縁と整合していてもよいし、ゲートバスラインＧＬの周縁よりも内側に位置していてもよい。なお、ゲートバスラインＧＬの下方に、上部絶縁層９を介して、酸化物半導体層７の延設領域７ｅが位置していても、延設領域７ｅとゲートバスラインＧＬとは上部絶縁層９によって絶縁されているため、アクティブマトリクス基板の動作に支障はない。
　後述するように、酸化物半導体層７は、例えば、上部ゲート電極１０ａおよび上部絶縁層９のパターニング後に、酸化物半導体膜のパターニングを行うことで形成され得る。これにより、上部絶縁層９のパターニングの際に、酸化物半導体膜をエッチストップとして機能させることができるので、下部絶縁層５のオーバーエッチングが抑制される。この場合、上部絶縁層９の下面の略全体は酸化物半導体層７と接していてもよい。なお、酸化物半導体層７のパターニング条件によっては、上部絶縁層９の下面の一部（周縁部分）が酸化物半導体層７と接しないことがある。
　ソース電極８Ｓおよびドレイン電極８Ｄは、酸化物半導体層７の活性領域７ａと電気的に接続されている。ソース電極８Ｓおよびドレイン電極８Ｄは、ソースバスラインＳＬ（図１）と同一の導電膜を用いて形成されていてもよい。本明細書では、ソースバスラインＳＬと同一の導電膜を用いて形成された層を「ソースメタル層」と呼ぶ。同様に、ゲートバスラインＧＬと同一の導電膜を用いて形成された層を「ゲートメタル層」と呼ぶ。
　酸化物半導体層７、上部絶縁層９および上部ゲート電極１０ａ（上部ゲート層１０）は、無機絶縁層（パッシベーション膜）１１で覆われていてもよい。この例では、ソース電極８Ｓは、第１無機絶縁層１１上および第１無機絶縁層１１に形成されたソース開口部ＣＨｓ内で活性領域７ａの一部と接している。ドレイン電極８Ｄは、第１無機絶縁層１１上および第１無機絶縁層１１に形成されたドレイン開口部ＣＨｄ内で活性領域７ａの他の一部と接している。本明細書では、活性領域７ａのうち、ソース電極８Ｓと接する部分をソースコンタクト領域７ｓ、ドレイン電極８Ｄと接する部分をドレインコンタクト領域７ｄと呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置し、かつ、下部ゲート電極３ａおよび上部ゲート電極１０ａの少なくとも一方と重なっている領域が「チャネル領域７ｃ」となる。活性領域７ａは、チャネル領域７ｃと、ソースコンタクト領域７ｓおよび／またはドレインコンタクト領域７ｄとの間に位置するオフセット領域７ｏｆｆをさらに含んでいてもよい。
　上部絶縁層９は、酸化物半導体層７と上部ゲート層１０との間にのみ形成されていてもよい。これにより、酸化物半導体層７のチャネル領域７ｃと、活性領域７ａにおけるチャネル領域以外の領域（オフセット領域７ｏｆｆ、コンタクト領域７ｓ、７ｄ）とを異なる絶縁膜と接触させることができる。一例として、上部絶縁層９を酸化シリコン膜などの酸化物膜を用いて形成すると、酸化物半導体層７のチャネル領域７ｃに生じた酸化欠損を酸化物膜によって低減できるので、所望のＴＦＴ特性を確保できる。また、第１無機絶縁層１１を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７のうち第１無機絶縁層１１と接する領域が低抵抗化されるので、オン抵抗の低下を抑制できる。特に、オフセット領域７ｏｆｆが第１無機絶縁層１１と接していると、オン抵抗の低下をより効果的に抑制できる。
　後述するように、上部ゲート層１０および上部絶縁層９は、例えば、同一のマスクを用いてパターニングされていてもよい。この場合、基板１の法線方向から見たとき、ゲートバスラインＧＬまたは上部ゲート電極１０ａの周縁（すなわち上部ゲート層１０の周縁）と上部絶縁層９の周縁とは整合していてもよい。また、上部ゲート層１０の下面の略全体は上部絶縁層９と接していてもよい。
　第１無機絶縁層１１、ソース電極８Ｓおよびドレイン電極８Ｄ上には、ＴＦＴ１０１を覆うように層間絶縁層１３が設けられている。層間絶縁層１３は、例えば、第２無機絶縁層１２と、第２無機絶縁層１２上に配置された有機絶縁層１６とを含む。なお、層間絶縁層１３は有機絶縁層１６を含んでいなくてもよい。
　層間絶縁層１３上には下部透明電極１５が配置されている。下部透明電極１５上には、誘電体層１７を介して上部透明電極１９が配置されている。下部透明電極１５および上部透明電極１９の一方（ここでは上部透明電極１９）は画素電極ＰＥ、他方（ここでは下部透明電極１５）は共通電極ＣＥとして機能する。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。共通電極ＣＥは、ＴＦＴ１０１およびゲートコンタクト部３０が形成されている領域上に開口部１５ｐを有し、この領域を除く画素領域ＰＩＸ全体に亘って形成されていてもよい。
　画素電極ＰＥは、画素コンタクト部において、ＴＦＴ１０１のドレイン電極８Ｄと電気的に接続されている。この例では、画素電極ＰＥは、共通電極ＣＥと同じ透明導電膜を用いて形成された島状の透明接続部１５ａを介して、ドレイン電極８Ｄと電気的に接続されている。画素電極ＰＥは、誘電体層１７に形成された開口部１７ｍ内で透明接続部１５ａと接している。また、透明接続部１５ａは、層間絶縁層１３に形成された開口部１３ｍ内でドレイン電極８Ｄと接している。ここでは、基板１の法線方向から見たとき、開口部１７ｍおよび開口部１３ｍとから構成されるコンタクトホール（以下「画素コンタクトホール」）ＣＨｐは、ドレイン開口部ＣＨｄと重なっていないが、画素コンタクトホールＣＨｐはドレイン開口部ＣＨｄと部分的または全体的に重なっていてもよい。
　図２Ａに示す例では、ＴＦＴ１０１のチャネル長方向ＤＬがｙ方向（ソースバスラインＳＬの延びる方向）となるようにＴＦＴ１０１が配置されている（ＴＦＴ縦置き構造）。本明細書では、チャネル長方向ＤＬは、基板１に平行な面内において、チャネル領域７ｃにおいて電流が流れる方向を指し、チャネル幅方向ＤＷは、チャネル長方向ＤＬに直交する方向を指す。半導体層７の活性領域７ａは、基板１の法線方向から見たとき、ゲートバスラインＧＬと交差するようにｙ方向に延びていてもよい。なお、ＴＦＴ１０１は、そのチャネル長方向ＤＬがｘ方向となるように配置されてもよい（ＴＦＴ横置き構造）。
　図示していないが、画素領域ＰＩＸ内に、ＴＦＴ１０１の下部ゲート電極３ａと上部ゲート電極１０ａ（またはゲートバスラインＧＬ）とを電気的に接続するゲートコンタクト部が設けられていてもよい。
　なお、下部ゲート電極３ａは島状でなくてもよい。例えば、下部ゲート電極３ａは、ｘ方向に延びる他のゲート配線の一部であってもよい。他のゲート配線は、非表示領域でゲートバスラインＧＬと電気的に接続されていてもよい。
　さらに、図２Ａに例示するＴＦＴ１０１はダブルゲート構造を有するが、本実施形態における画素ＴＦＴはトップゲート構造ＴＦＴであってもよい。図１９（ａ）～（ｃ）に例示するように、トップゲート構造ＴＦＴは、下部ゲート電極３ａを有していない点以外は、ＴＦＴ１０１と同様の構成を有していてもよい。あるいは、図２Ａと同様の構成を有するが、下部ゲート電極３ａをゲート電極として機能させずに、遮光膜として機能させてもよい。
　図示していないが、アクティブマトリクス基板１００１は、モノリシックに形成された周辺回路（ゲートドライバなど）を有していてもよい。周辺回路は、回路ＴＦＴを含む。回路ＴＦＴは、例えば、ＴＦＴ１０１と同様のダブルゲート構造を有する酸化物半導体ＴＦＴであってもよい。あるいは、後述するように、回路ＴＦＴは、結晶質シリコンＴＦＴであってもよい。
　アクティブマトリクス基板１００１は、例えばＦＦＳモード、ＩＰＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されていてもよい。すなわち、下部透明導電層に形成される下部透明電極１５が画素電極ＰＥであり、上部透明導電層に形成される上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８－０３２８９９号公報、特開２０１０－００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８－０３２８９９号公報および特開２０１０－００８７５８号公報の開示内容の全てを本明細書に援用する。
　なお、本実施形態のアクティブマトリクス基板は、共通電極ＣＥを有していなくてもよい。このようなアクティブマトリクス基板は、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）などの表示装置に用いられ得る。ＶＡモード、ＴＮモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。
　＜アクティブマトリクス基板１００１の製造方法＞
　次に、アクティブマトリクス基板１００１の製造方法の一例を説明する。
　図２Ｂ～図２Ｉは、アクティブマトリクス基板１００１の製造方法を説明するための模式的な工程図である。各図の（ａ）は画素領域ＰＩＸを例示する平面図である。各図の（ｂ）および（ｃ）は、それぞれ、図２Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　まず、図２Ｂ（ａ）～（ｃ）に示すように、各画素領域ＰＩＸにおいて、基板１上に島状の下部ゲート層３を形成する。ここでは、絶縁性の基板（例えばガラス基板）１上に、スパッタ法などによって、図示しない下部ゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。この後、下部ゲート用導電膜のパターニングを行うことにより、下部ゲート電極３ａを含む下部ゲート層３を得る。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　下部ゲート用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いることができる。また、これらのうち複数の膜を含む積層膜を用いてもよい。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造あるいはモリブデン膜－アルミニウム膜－モリブデン膜の３層構造を有する積層膜を用いることができる。なお、ゲート用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、下部ゲート用導電膜として、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
　次いで、下部ゲート層３を覆う下部絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）５を形成する。
　下部絶縁層５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。下部絶縁層５は、積層構造を有していてもよい。ここでは、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：１００～５００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：２０～１００ｎｍ）を上層とする積層膜を形成する構造を有する下部絶縁層５を形成する。
　次いで、図２Ｃ（ａ）～（ｃ）に示すように、下部絶縁層５上に酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）７’、上部絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）９’、および上部ゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）１０’をこの順で形成する。酸化物半導体膜７’および上部ゲート用導電膜１０’は例えばスパッタリング法を用いて形成され、上部絶縁膜９’はＣＶＤ法で形成され得る。酸化物半導体膜７’は、特に限定しないが、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であってもよい。上部絶縁膜９’として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。上部ゲート用導電膜１０’として、下部ゲート用導電膜と同様の導電膜を用いることができる。ここでは、上部絶縁膜９’として、例えば酸化珪素（ＳｉＯ２）膜を用いる。上部ゲート用導電膜１０’として、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
　ここでは、酸化物半導体膜７’を堆積した後、酸化物半導体膜７’のパターニングを行わずに、その上に、上部絶縁膜９’および上部ゲート用導電膜１０’を形成する。これにより、後述する上部絶縁膜９’のパターニング工程で下部絶縁層５がオーバーエッチングされることを抑制できる。
　続いて、図２Ｄ（ａ）～（ｃ）に示すように、図示しない第１レジストマスクを用いて、上部ゲート用導電膜１０’のパターニングを行い、上部ゲート電極１０ａおよびゲートバスラインＧＬを含む上部ゲート層１０を形成する。上部ゲート用導電膜１０’のパターニングは、ウェットエッチングまたはドライエッチングで行うことができる。
　この後、上記第１レジストマスクを用いて、上部絶縁膜９’のパターニングを行う。上部絶縁膜９’のパターニングは、例えばドライエッチングで行うことができる。このとき、下部絶縁層５は酸化物半導体膜７’で覆われているため、酸化物半導体膜７’がエッチストップの機能を果たし、下部絶縁層５の表面がエッチングされることを抑制できる。この後、第１レジストマスクを除去する。
　本工程では、同一のマスクを用いて上部絶縁層９および上部ゲート電極１０ａを形成するので、上部絶縁層９の側面と上部ゲート電極１０ａまたはゲートバスラインＧＬの側面とが厚さ方向に整合する。つまり、上部絶縁層９の周縁は、基板１の法線方向から見たとき、上部ゲート層１０の周縁と整合する。
　続いて、図２Ｅ（ａ）～（ｃ）に示すように、活性領域を規定する第２レジストマスク（不図示）を用いて、酸化物半導体膜７’のパターニングを行い、酸化物半導体層７を得る。酸化物半導体膜７’のパターニングは、例えば、第２レジストマスクおよび上部ゲート層１０をエッチングマスクとして、ウェットエッチングで行う。この後、第２レジストマスクを除去する。これにより、活性領域７ａと、ゲートバスラインＧＬの下方においてｘ方向に延びる延設領域７ｅとを含む酸化物半導体層７が得られる。この例では、酸化物半導体層７は、画素行ごとに（複数の画素領域ＰＩＸがｘ方向に配列された行ごとに）１つの繋がったパターンを有している。すなわち、ｘ方向に隣接する画素領域ＰＩＸの酸化物半導体層７は一体的に形成されている（繋がっている）が、ｙ方向に隣接する画素領域ＰＩＸの酸化物半導体層７は互いに分離されている（繋がっていない）。
　この結果、上部ゲート層１０が位置する領域には、上部ゲート層１０、上部絶縁層９および酸化物半導体層７で構成される積層体が形成される。上部ゲート電極１０ａおよびゲートバスラインＧＬの下面の略全体は上部絶縁層９と接し、上部絶縁層９の下面の略全体は、酸化物半導体層７と接していてもよい。
　続いて、図２Ｆ（ａ）～（ｃ）に示すように、酸化物半導体層７、上部絶縁層９および上部ゲート層１０を覆うように第１無機絶縁層（厚さ：１００ｎｍ以上５００ｎｍ以下）１１を形成する。この後、例えばドライエッチングで、第１無機絶縁層１１に酸化物半導体層７に達する開口部ＣＨｓ、ＣＨｄを形成する。
　第１無機絶縁層１１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を単層又は積層させて形成することができる。ここでは、第１無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
　次いで、図２Ｇ（ａ）～（ｃ）に示すように、ソースバスラインＳＬ、ソース電極８Ｓおよびドレイン電極８Ｄを含むソースメタル層を形成する。ここでは、第１無機絶縁層１１上および開口部ＣＨｓ、ＣＨｄ内にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。パターニングは、ドライエッチングまたはウェットエッチングで行うことができる。ソース電極８Ｓはソース開口部ＣＨｓ内で酸化物半導体層７の活性領域７ａと接し、ドレイン電極８Ｄはドレイン開口部ＣＨｄ内で活性領域７ａと接する。このようにして、ＴＦＴ１０１を得る。
　ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
　続いて、図２Ｈ（ａ）～（ｃ）に示すように、ＴＦＴ１０１を覆うように、第２無機絶縁層（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）１２および有機絶縁層（厚さ：例えば１～３μｍ、好ましくは２～３μｍ）１６を形成する。第２無機絶縁層１２の材料は、第１無機絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、第２無機絶縁層１２として、ＣＶＤ法でＳｉＮｘ層（厚さ：例えば２００ｎｍ）を形成する。有機絶縁層１６は、例えば、感光性樹脂材料を含む有機絶縁膜であってもよい。
　この後、有機絶縁層１６のパターニングを行い、開口部を形成する。続いて、有機絶縁層１６をマスクとして第２無機絶縁層１２のエッチング（ドライエッチング）を行う。これにより、第２無機絶縁層１２および有機絶縁層１６に、ドレイン電極８Ｄに達する開口部１３ｍが形成される。
　続いて、図２Ｉ（ａ）～（ｃ）に示すように、下部透明電極１５および透明接続部１５ａを含む下部透明導電層を形成する。
　まず、層間絶縁層１３上および開口部１３ｍ内に第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。ここでは、例えば、スパッタリング法で、第１の透明導電膜としてインジウム－亜鉛酸化物膜を形成する。第１の透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、例えばウェットエッチングにより第１の透明導電膜のパターニングを行う。これにより、下部透明電極１５および透明接続部１５ａを得る。
　透明接続部１５ａは、開口部１３ｍ内でドレイン電極８Ｄと接するように配置される。下部透明電極１５は、複数の画素領域ＰＩＸに亘って形成されており、共通電極ＣＥとして機能する。この例では、下部透明電極１５は、ＴＦＴ形成領域および画素コンタクト部上に開口部１５ｐを有している。基板１の法線方向から見たとき、透明接続部１５ａは開口部１５ｐの内部に、下部透明電極１５と間隔を空けて配置されている。
　次いで、層間絶縁層１３および下部透明電極１５上に、誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。この後、誘電体層１７に透明接続部１５ａの一部を露出する開口部１７ｍを形成する。開口部１７ｍは、少なくとも一部が層間絶縁層１３の開口部１３ｍと重なるように配置されてもよい。
　誘電体層１７の材料は、第１無機絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
　次いで、誘電体層１７上および開口部１７ｍ内に第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。この後、第２の透明導電膜のパターニングを行い、誘電体層１７上に、画素電極ＰＥとして機能する上部透明電極１９を含む上部透明導電層を形成する。上部透明電極１９には、画素ごとに少なくとも１つの開口部（または切り欠き部）を設ける。
　第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。第２の透明導電膜は単層でもよいし、積層膜でもよい。ここでは、例えば、スパッタリング法で、インジウム－亜鉛酸化物膜を形成する。上部透明電極１９の一部を、誘電体層１７を介して下部透明電極１５と重なるように配置して、補助容量を構成してもよい。このようにして、図２Ａに示すアクティブマトリクス基板１００１が製造される。
　＜本実施形態の効果について＞
　本実施形態では、上部絶縁層９のパターニングを行った後に、酸化物半導体層７のパターニングを行う。この方法による効果を、以下に詳しく説明する。
　本発明者は、ダブルゲート構造ＴＦＴまたはトップゲート構造ＴＦＴを用いたアクティブマトリクス基板の構成を検討する過程で、酸化物半導体層のパターニングを行った後で上部絶縁層を形成すると、次のような問題があることを見出した。
　図２１Ａ～図２１Ｇは、参考例のアクティブマトリクス基板の製造方法を説明するための模式的な工程図である。各図の（ａ）は画素領域ＰＩＸを例示する平面図である。各図の（ｂ）および（ｃ）は、それぞれ、Ｉ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。これらの図では、図２Ａ～図２Ｉと同様の構成要素には同じ参照符号を付している。
　まず、図２１Ａ（ａ）～（ｃ）に示すように、各画素領域ＰＩＸにおいて、基板１上に島状の下部ゲート電極３ａと、下部ゲート電極３ａを覆う下部絶縁層５を形成する。
　次いで、図２１Ｂ（ａ）～（ｃ）に示すように、下部絶縁層５上に酸化物半導体膜を形成した後、酸化物半導体膜のパターニングを行う。これにより、島状の酸化物半導体層９７を得る。
　続いて、図２１Ｃ（ａ）～（ｃ）に示すように、酸化物半導体層９７を覆うように上部絶縁膜９’および上部ゲート用導電膜１０’を形成する。
　この後、図２１Ｄ（ａ）～（ｃ）に示すように、図示しない第１レジストマスクを用いて、上部ゲート用導電膜１０’のパターニングを行い、上部ゲート電極１０ａおよびゲートバスラインＧＬを含む上部ゲート層１０を得る。
　続いて、図２１Ｅ（ａ）～（ｃ）に示すように、第１レジストマスクをそのまま用いて、ドライエッチングで上部絶縁膜９’のパターニングを行う。このとき、下部絶縁層５のうち酸化物半導体層９７で覆われていない領域５ｎの表面部分もエッチング（オーバーエッチング）されてしまうおそれがある。
　この後、図２１Ｆ（ａ）～（ｃ）に示すように、酸化物半導体層９７、上部絶縁層９および上部ゲート層１０を覆うように第１無機絶縁層１１を堆積し、第１無機絶縁層１１にソース開口部ＣＨｓ、ドレイン開口部ＣＨｄを形成する。このとき、下部絶縁層５のうちオーバーエッチングされた領域５ｎ上で第１無機絶縁層１１のカバレッジが低下する可能性がある。
　続いて、図２１Ｇ（ａ）～（ｃ）に示すように、第１無機絶縁層１１上およびソース開口部ＣＨｓ、ドレイン開口部ＣＨｄ内にソース用導電膜を形成し、パターニングすることにより、ソース電極８Ｓおよびドレイン電極８Ｄを含むソースメタル層を形成する。その後、図示しないが、図２Ｈおよび図２Ｉで説明した工程と同様に、層間絶縁層１３、下部透明電極１５、透明接続部１５ａ、誘電体層１７および上部透明電極１９を形成する。このようにして、参考例のＴＦＴが製造される。
　参考例のＴＦＴでは、酸化物半導体層９７は、各画素領域ＰＩＸ内で島状に形成されている。酸化物半導体層９７は、例えばＴＦＴ形成領域内にのみ配置される。ＴＦＴ形成領域以外の領域では、ゲートバスラインＧＬの下方には上部絶縁層９は位置するが、酸化物半導体層９７は位置しない。
　参考例のＴＦＴの製造方法によると、下部絶縁層５のオーバーエッチングに起因して第１無機絶縁層１１のカバレッジが低下し、ＴＦＴの信頼性が低下するおそれがある。
　これに対し、本実施形態のＴＦＴ１０１の製造方法（図２Ｂ～図２Ｉ）によると、酸化物半導体膜７’のパターニングを行う前に、すなわち、下部絶縁層５が酸化物半導体膜７’で保護された状態で、上部絶縁層９のパターニングを行う。このため、上部絶縁層９のパターニング工程において、酸化物半導体膜７’がエッチストップとして機能し、下部絶縁層５がオーバーエッチングされるのを抑制できる。従って、下部絶縁層５のオーバーエッチングに起因する信頼性の低下を抑制できる。
　また、本実施形態では、酸化物半導体膜７’のうち酸化物半導体層７の延設領域７ｅとなる部分は、上部絶縁層９で保護された状態で形成されるため、延設領域７ｅがプロセスダメージなどによって低抵抗化されることを抑制できる。このため、隣接する画素領域の活性領域７ａ同士が延設領域７ｅで繋がっていても、表示動作に影響しない。
　（第２の実施形態）
　以下、図面を参照して、本発明の第２の実施形態のアクティブマトリクス基板を説明する。
　本実施形態は、ダブルゲート構造を有する酸化物半導体ＴＦＴを画素ＴＦＴとして有するアクティブマトリクス基板において、各画素領域ＰＩＸに、上部ゲート電極と下部ゲート電極とを電気的に接続させるゲートコンタクト部を設ける点で、図２Ａを参照しながら前述した実施形態と異なる。
　本実施形態および以降の実施形態の説明では、アクティブマトリクス基板１００１（図２Ａ）と異なる点を主に説明し、重複する説明を適宜省略する。
　図３Ａ（ａ）は、本実施形態のアクティブマトリクス基板１００２の画素領域ＰＩＸを例示する平面図である。図３Ａ（ｂ）および（ｃ）は、それぞれ、図３Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　アクティブマトリクス基板１００２の各画素領域ＰＩＸは、下部ゲート層３と上部ゲート層１０とを電気的に接続するゲートコンタクト部３０を有している。ゲートコンタクト部３０は、例えば、基板１の法線方向から見たとき、ＴＦＴ１０１の近傍に、活性領域７ａとは離間して配置されていてもよい。
　この例では、下部ゲート層３と上部ゲート層１０とは、下部ゲート電極３ａとも上部ゲート電極１０ａとも異なる層内に形成された接続部（「ゲート接続部Ｃ」と呼ぶ）を介して電気的に接続されている。ゲートコンタクト部３０は、ゲート接続部Ｃと上部ゲート層１０を接続する第１部分３１と、ゲート接続部Ｃと下部ゲート層３とを接続する第２部分３２とを有していてもよい。ゲート接続部Ｃは、例えば上部ゲート層１０よりも上層の導電膜を用いて形成される。ここでは、ゲート接続部Ｃは、ソースバスラインＳＬと同じ導電膜を用いて形成された、島状の接続部８ｇである。
　下部ゲート層３は、ＴＦＴ形成領域に位置してゲートとして機能する下部ゲート電極３ａと、下部ゲート電極３ａから（ＴＦＴ形成領域から）第２部分３２に延設された下部ゲート延設部３ｅとを含む島状のパターンを有している。下部ゲート電極３ａは、基板１の法線方向から見たとき、活性領域７ａの少なくとも一部と重なるように配置されている。下部ゲート延設部３ｅは、下部ゲート電極３ａと一体的に形成されている。下部ゲート延設部３ｅは、図示するように、ＴＦＴ形成領域から第１部分３１までゲートバスラインＧＬと重なるようにｘ方向に延び、第１部分３１から第２部分３２まで接続部８ｇと重なるように延びていてもよい。これにより、下部ゲート延設部３ｅによる画素開口率の低下を抑えることが可能になる。
　接続部８ｇは、第１部分３１と第２部分３２とを繋ぐように延びている。この例では、接続部８ｇはｙ方向に延びているが、延びる方向は特に限定されない。接続部８ｇは、第１部分３１において、第１無機絶縁層１１に形成された開口部１１ｐ内でゲートバスラインＧＬと接している。前述したように、ゲートバスラインＧＬの基板１側には上部絶縁層９および酸化物半導体層７の延設領域７ｅが配置されている。接続部８ｇは、また、第２部分３２において、下部絶縁層５および第１無機絶縁層１１に形成された開口部１１ｑ内で下部ゲート延設部３ｅと接している。
　ゲートコンタクト部３０の第１部分３１においても、上部ゲート層１０と下部絶縁層５との間には、上部絶縁層９および酸化物半導体層７の延設領域７ｅが位置している。後述するように、本実施形態でも、上部ゲート層１０および上部絶縁層９を同じマスクを用いてパターニングした後で、酸化物半導体層７のパターニングを行ってもよい。これにより、基板１の法線方向から見たとき、ゲートバスラインＧＬおよび上部ゲート電極１０ａを含む上部ゲート層１０の周縁と、上部絶縁層９の周縁および酸化物半導体層７の延設領域７ｅの周縁とは略整合する。
　第１部分３１は、ゲートバスラインＧＬ上に配置され、第２部分３２はゲートバスラインＧＬからｙ方向に離間した位置に配置されていてもよい。この例では、第１部分３１と第２部分３２とは、第１部分３１に位置する酸化物半導体層７の延設領域７ｅが開口部１１ｑ内の接続部８ｇと接しないように十分な間隔を空けて配置されている。ゲートコンタクト部３０は、基板１の法線方向から見たとき、活性領域７ａと略平行に（ここではｙ方向に）延びているが、ゲートコンタクト部３０の形状および配置は、図示する例に限定されない。
　ゲート接続部Ｃは、第１部分３１から第２部分３２まで、下部ゲート延設部３ｅと重なるように延びていてもよい。図示していないが、第１部分３１は、基板１の法線方向から見たとき、下部ゲート延設部３ｅと重ならないように配置されていてもよい（図５等参照）。
　＜アクティブマトリクス基板１００２の製造方法＞
　本実施形態および以降の実施形態の製造方法の説明では、アクティブマトリクス基板１００１（またはアクティブマトリクス基板１００２）と異なる点を主に説明し、重複する説明を適宜省略する。各層の材料や厚さ、形成方法についても、アクティブマトリクス基板１００１と同様の場合には、適宜説明を省略する。
　図３Ｂ～図３Ｊは、アクティブマトリクス基板１００２の製造方法を説明するための模式的な工程図である。各図の（ａ）は画素領域ＰＩＸを例示する平面図である。各図の（ｂ）および（ｃ）は、それぞれ、図３Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　まず、図３Ｂ（ａ）～（ｃ）に示すように、各画素領域ＰＩＸにおいて、基板１上に島状の下部ゲート層３および下部絶縁層５を形成する。下部ゲート層３は、下部ゲート電極３ａと、ＴＦＴ形成領域からゲートコンタクト部を形成する領域まで延びる下部ゲート延設部３ｅとを含む。
　次いで、図３Ｃ（ａ）～（ｃ）に示すように、下部絶縁層５上に酸化物半導体膜７’、上部絶縁膜９’、および上部ゲート用導電膜１０’をこの順で形成する。
　続いて、図３Ｄ（ａ）～（ｃ）に示すように、図示しない第１レジストマスクを用いて、上部ゲート用導電膜１０’のパターニングを行い、上部ゲート電極１０ａおよびゲートバスラインＧＬを含む上部ゲート層１０を形成する。
　この後、図３Ｅ（ａ）～（ｃ）に示すように、第１レジストマスクを用いて、上部絶縁膜９’のパターニングを行う。前述の実施形態と同様に、このパターニング工程では、下部絶縁層５は酸化物半導体膜７’で覆われているため、酸化物半導体膜７’がエッチストップの機能を果たし、下部絶縁層５の表面がエッチングされることを抑制できる。この後、第１レジストマスクを除去する。なお、第１レジストマスクを除去した後で、上部ゲート層１０をマスクとして上部絶縁膜９’のパターニングを行ってもよい。
　続いて、図３Ｆ（ａ）～（ｃ）に示すように、活性領域を規定する第２レジストマスク（不図示）と上部ゲート層１０とをマスクとして、酸化物半導体膜７’のパターニングを行い、酸化物半導体層７を得る。酸化物半導体層７は、第２レジストマスクで規定される活性領域７ａと、上部ゲート層１０と重なるように活性領域７ａから延びる延設領域７ｅとを含む。延設領域７ｅは、ゲートバスラインＧＬの下方においてｘ方向に延びる部分を含む。
　続いて、図３Ｇ（ａ）～（ｃ）に示すように、酸化物半導体層７、上部絶縁層９および上部ゲート層１０を覆うように第１無機絶縁層１１を形成する。この後、例えばドライエッチングで、第１無機絶縁層１１に酸化物半導体層７に達する開口部ＣＨｓ、ＣＨｄと、ゲートバスラインＧＬに達する開口部１１ｐと、下部ゲート延設部３ｅに達する開口部１１ｑとを形成する。
　次いで、図３Ｈ（ａ）～（ｃ）に示すように、ソースバスラインＳＬ、ソース電極８Ｓおよびドレイン電極８Ｄ、ゲート接続部Ｃ（接続部８ｇ）を含むソースメタル層を形成する。接続部８ｇは、開口部１１ｐ内でゲートバスラインＧＬと接し、開口部１１ｑ内で下部ゲート延設部３ｅと接するように配置される。このようにして、ゲートコンタクト部３０およびＴＦＴ１０１を得る。
　続いて、図３Ｉ（ａ）～（ｃ）および図３Ｊ（ａ）～（ｃ）に示すように、層間絶縁層１３、下部透明電極１５および透明接続部１５ａを含む下部透明導電層と、誘電体層１７とを形成する。形成方法は、図２Ｈおよび図２Ｉを参照しながら前述した方法と同様である。この後、上部透明電極１９を含む上部透明導電層を形成する。このようにして、図３Ａに示すアクティブマトリクス基板１００２が製造される。
　本実施形態では、画素領域ＰＩＸごとに下部ゲート層３と上部ゲート層１０とを電気的に接続するゲートコンタクト部３０を設ける。これにより、下部ゲート層３および上部ゲート層１０のうちの一方を画素領域ＰＩＸ内で島状に形成することが可能になるので、画素開口率の低下を抑制できる。また、前述の実施形態と同様に、酸化物半導体層７のパターニングをゲートメタル層形成後に行うことにより、下部絶縁層５のオーバーエッチングに起因する信頼性の低下を抑制できる。さらに、第１部分３１と第２部分３２とを間隔を空けて配置することで、酸化物半導体層７の延設領域７ｅと接続部８ｇとをより確実に電気的に分離できるので、ＴＦＴ１０１をより安定して動作させることができる。
　＜変形例１＞
　変形例１は、ゲートコンタクト部３０において、下部ゲート層３と上部ゲート層１０とを接続するゲート接続部Ｃを、下部透明電極１５と同じ透明導電膜（第１の透明導電膜）を用いて形成する点で、図３Ａに示すアクティブマトリクス基板１００２と異なる。
　図４Ａ（ａ）は、本実施形態の変形例１のアクティブマトリクス基板１００３の画素領域ＰＩＸを例示する平面図である。図４Ａ（ｂ）および（ｃ）は、それぞれ、図４Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　変形例１における各画素領域ＰＩＸでは、ゲートコンタクト部３０は、ゲート接続部Ｃとして、下部透明電極１５と同じ透明導電膜を用いて形成された接続部１５ｇを有している。接続部１５ｇは、第１部分３１において、第１無機絶縁層１１および層間絶縁層１３に形成されたコンタクトホールＣＨ１内で上部ゲート層１０（ここではゲートバスラインＧＬ）と接している。接続部１５ｇは、また、第２部分３２において、下部絶縁層５、第１無機絶縁層１１および層間絶縁層１３に形成されたコンタクトホールＣＨ２内で下部ゲート層３（下部ゲート延設部３ｅ）と接している。その他の構成は、アクティブマトリクス基板１００２と同様であってもよい。
　変形例１のアクティブマトリクス基板１００３は、次のようにして製造され得る。
　まず、アクティブマトリクス基板１００２と同様の方法で、基板１上に、下部ゲート電極３ａ、下部絶縁層５、酸化物半導体層７、上部絶縁層９、上部ゲート電極１０ａ、ゲートバスラインＧＬおよび第１無機絶縁層１１を形成する。次いで、第１無機絶縁層１１に開口部ＣＨｓ、ＣＨｄ、１１ｐ、１１ｑを形成する。
　この後、図４Ｂ（ａ）～（ｃ）に示すように、ソース用導電膜を形成し、パターニングを行うことで、ソース電極８Ｓおよびドレイン電極８Ｄを形成する。ソース用導電膜は、ゲートコンタクト部形成領域から除去される。
　次いで、図４Ｃ（ａ）～（ｃ）に示すように、ＴＦＴ１０１を覆うように、第２無機絶縁層１２および有機絶縁層１６を形成する。この後、有機絶縁層１６のパターニングを行い、開口部を形成する。続いて、有機絶縁層１６をマスクとして第２無機絶縁層１２のエッチング（ドライエッチング）を行う。これにより、第２無機絶縁層１２および有機絶縁層１６に、ドレイン電極８Ｄに達する開口部１３ｍと、ゲートコンタクト部形成領域に位置する開口部１３ｐ、１３ｑとが形成される。基板１の法線方向から見たとき、開口部１３ｐは、第１無機絶縁層１１の開口部１１ｐと少なくとも部分的に重なるように配置される。従って、開口部１３ｐと開口部１１ｐとで、ゲートバスラインＧＬを露出するコンタクトホールＣＨ１が形成される。同様に、基板１の法線方向から見たとき、開口部１３ｑは、第１無機絶縁層１１の開口部１１ｑと少なくとも部分的に重なるように配置される。従って、開口部１３ｑと開口部１１ｑとで、下部ゲート延設部３ｅを露出するコンタクトホールＣＨ２が形成される。
　続いて、図４Ｄ（ａ）～（ｃ）に示すように、下部透明電極１５、透明接続部１５ａ、および、ゲート接続部Ｃである接続部１５ｇを含む下部透明導電層を形成する。下部透明導電層は、層間絶縁層１３上、開口部１３ｍ内、およびコンタクトホールＣＨ１、ＣＨ２内に第１の透明導電膜を形成した後、第１の透明導電膜のパターニングを行うことによって形成され得る。接続部１５ｇは、コンタクトホールＣＨ１内で上部ゲート層１０（ここではゲートバスラインＧＬ）と接し、コンタクトホールＣＨ２内で下部ゲート延設部３ｅと接するように配置される。次いで、誘電体層１７を形成する。
　この後、上部透明電極１９を含む上部透明導電層を形成する。このようにして、図４Ａに示すアクティブマトリクス基板１００３が製造される。
　変形例１では、ゲート接続部Ｃである接続部１５ｇは透明なので、接続部１５ｇによって画素開口率が低下しない。従って、接続部１５ｇは、下部ゲート層３および上部ゲート層１０の配置にかかわらず、画素領域ＰＩＸ内で任意に配置され得る。例えば、図５（ａ）～（ｃ）に示すように、接続部１５ｇの第１部分３１側の端部は、上部ゲート層１０（ここではゲートバスラインＧＬ）上に配置され、第２部分３２側の端部は下部ゲート延設部３ｅ上に配置され、これらの端部の間に位置する部分は、ゲートバスラインＧＬとも下部ゲート延設部３ｅとも重ならないように延びていてもよい。
　第１部分３１は、上部ゲート層１０上であって、かつ、下部ゲート層３と重ならないように配置されていてもよい。このように、本変形例によると、ゲート接続部Ｃによる画素開口率の低下を抑えつつ、ゲートコンタクト部３０の第１部分３１および第２部分３２を任意の位置に配置できる。従って、例えば、第１部分３１と第２部分３２との間隔をより大きくできるので、ゲートコンタクト部３０において、コンタクトホールＣＨ２内の接続部１５ｇと、第１部分３１に位置する延設領域７ｅとをより確実に電気的に分離できる。
　図５に示すアクティブマトリクス基板１００４は、アクティブマトリクス基板１００３と同様の方法で製造され得る。
　＜変形例２＞
　変形例２は、ゲートコンタクト部３０において、ゲート接続部Ｃを、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）および下部透明電極１５と同じ透明導電膜（第１の透明導電膜）の両方を用いて形成する点で、変形例１のアクティブマトリクス基板１００３と異なる。
　図６Ａ（ａ）は、本実施形態の変形例２のアクティブマトリクス基板１００５の画素領域ＰＩＸを例示する平面図である。図６Ａ（ｂ）および（ｃ）は、それぞれ、図６Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　変形例２における各画素領域ＰＩＸでは、ゲートコンタクト部３０のゲート接続部Ｃは、ソース用導電膜を用いて形成された接続部８ｇ１（第１接続部Ｃ１）および接続部８ｇ２（第２接続部Ｃ２）と、下部透明電極１５と同じ透明導電膜を用いて形成された接続部１５ｇ（第３接続部Ｃ３）とを含む。第１接続部Ｃ１と第２接続部Ｃ２とは離間して配置されている。
　第１接続部Ｃ１は、第１無機絶縁層１１に形成された開口部１１ｐ内で上部ゲート層１０（ここではゲートバスラインＧＬ）と接している。第２接続部Ｃ２は、第１無機絶縁層１１および下部絶縁層５に形成された開口部１１ｑ内で下部ゲート層３の下部ゲート延設部３ｅと接している。第３接続部Ｃ３は、第１部分３１において、層間絶縁層１３に形成された開口部１３ｐ内で第１接続部Ｃ１と接し、かつ、第２部分３２において、層間絶縁層１３に形成された開口部１３ｑ内で第２接続部Ｃ２と接している。その他の構成は、アクティブマトリクス基板１００３と同様であってもよい。
　変形例１では、ゲート接続部Ｃは、下部絶縁層５、第１無機絶縁層１１および層間絶縁層１３の厚さ方向に亘って形成された比較的深いコンタクトホールＣＨ１、ＣＨ２内に形成されるのに対し、変形例２では、各接続部Ｃ１、Ｃ２、Ｃ３は、それぞれ、変形例１よりも浅い開口部内に形成される。このため、電気的接続をより確実に確保できる、各開口部のサイズをより小さくできるなどの利点がある。
　変形例２のアクティブマトリクス基板１００５は、次のようにして製造され得る。
　まず、アクティブマトリクス基板１００２と同様の方法で、基板１上に、下部ゲート電極３ａ、下部絶縁層５、酸化物半導体層７、上部絶縁層９、上部ゲート電極１０ａ、ゲートバスラインＧＬおよび第１無機絶縁層１１を形成する。次いで、第１無機絶縁層１１に開口部ＣＨｓ、ＣＨｄ、１１ｐ、１１ｑを形成する。
　この後、図６Ｂ（ａ）～（ｃ）に示すように、ソース用導電膜を形成し、パターニングを行うことで、ソース電極８Ｓおよびドレイン電極８Ｄと、第１接続部Ｃ１および第２接続部Ｃ２を形成する。第１接続部Ｃ１は、開口部１１ｐ内でゲートバスラインＧＬと接するように配置される。第１接続部Ｃ２は、開口部１１ｑ内で下部ゲート延設部３ｅと接するように配置される。これらの接続部Ｃ１、Ｃ２は離間して配置されている。
　次いで、図６Ｃ（ａ）～（ｃ）に示すように、ＴＦＴ１０１を覆うように、第２無機絶縁層１２および有機絶縁層１６を形成する。この後、第２無機絶縁層１２および有機絶縁層１６に、ドレイン電極８Ｄに達する開口部１３ｍと、ゲートコンタクト部形成領域に位置する開口部１３ｐ、１３ｑとを形成する。開口部１３ｐは、第１接続部Ｃ１の一部を露出するように配置されればよい。基板１の法線方向から見たとき、開口部１３ｐは、第１無機絶縁層１１の開口部１１ｐと少なくとも部分的に重なるように配置されていてもよいし、重なっていなくてもよい。同様に、開口部１３ｑは、第２接続部Ｃ２の一部を露出するように配置されればよい。基板１の法線方向から見たとき、開口部１３ｑは、第１無機絶縁層１１の開口部１１ｑと少なくとも部分的に重なるように配置されてもよいし、重なっていなくてもよい。
　続いて、図６Ｄ（ａ）～（ｃ）に示すように、下部透明電極１５、透明接続部１５ａおよび第３接続部Ｃ３（接続部１５ｇ）を含む下部透明導電層を形成する。下部透明導電層は、層間絶縁層１３上、開口部１３ｍ内、およびコンタクトホールＣＨ１、ＣＨ２内に第１の透明導電膜を形成した後、第１の透明導電膜のパターニングを行うことにより形成され得る。接続部１５ｇは、開口部１３ｐ内で第１接続部Ｃ１と接し、開口部１３ｑ内で第２接続部Ｃ２と接するように配置される。次いで、誘電体層１７を形成する。
　この後、上部透明電極１９を含む上部透明導電層を形成する。このようにして、図６Ａに示すアクティブマトリクス基板１００５が製造される。
　本変形例でも、変形例１と同様に、第３接続部Ｃ３は透明なので、ゲートバスラインＧＬまたは下部ゲート電極３ａの配置にかかわらず、画素領域ＰＩＸ内で任意に配置され得る。例えば、図７（ａ）～（ｃ）に示すように、接続部１５ｇは、ゲートバスラインＧＬとも下部ゲート延設部３ｅとも重ならない部分を有していてもよい。図７に示す構造は、第３接続部Ｃ３として第２の透明導電膜を用いる点以外は、図５に示すアクティブマトリクス基板１００４と同様である。
　図７に示すアクティブマトリクス基板１００６は、アクティブマトリクス基板１００５と同様の方法で製造され得る。
　＜変形例３＞
　変形例３は、ゲートコンタクト部３０において、ゲート接続部Ｃを、上部透明電極１９と同じ透明導電膜（第２の透明導電膜）を用いて形成する点で、図３Ａに示すアクティブマトリクス基板１００２と異なる。
　図８Ａ（ａ）は、本実施形態の変形例３のアクティブマトリクス基板１００７の画素領域ＰＩＸを例示する平面図である。図８Ａ（ｂ）および（ｃ）は、それぞれ、図８Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　変形例３における各画素領域ＰＩＸでは、ゲートコンタクト部３０は、ゲート接続部Ｃとして、上部透明電極１９と同じ透明導電膜を用いて形成された接続部１９ｇを有している。接続部１９ｇは、第１部分３１において、第１無機絶縁層１１、層間絶縁層１３および誘電体層１７に形成されたコンタクトホールＣＨ１内で上部ゲート層１０（ここではゲートバスラインＧＬ）と接している。接続部１９ｇは、また、第２部分３２において、下部絶縁層５、第１無機絶縁層１１、層間絶縁層１３および誘電体層１７に形成されたコンタクトホールＣＨ２内で下部ゲート層３の下部ゲート延設部３ｅと接している。その他の構成は、アクティブマトリクス基板１００２と同様であってもよい。
　変形例３のアクティブマトリクス基板１００７は、次のようにして製造され得る。
　まず、図８Ｂ（ａ）～（ｃ）に示すように、変形例１のアクティブマトリクス基板１００３と同様の方法で、基板１上に、下部ゲート電極３ａ、下部絶縁層５、酸化物半導体層７、上部絶縁層９、上部ゲート電極１０ａ、ゲートバスラインＧＬ、第１無機絶縁層１１、ソース電極８Ｓおよびドレイン電極８Ｄを形成する。次いで、層間絶縁層１３を形成し、ドレイン電極８Ｄに達する開口部１３ｍと、ゲートコンタクト部形成領域に位置する開口部１３ｐ、１３ｑとを形成する。
　続いて、図８Ｃ（ａ）～（ｃ）に示すように、開口部１３ｍ内、およびコンタクトホールＣＨ１、ＣＨ２内に第１の透明導電膜を形成し、パターニングを行うことにより、下部透明電極１５および透明接続部１５ａを含む下部透明導電層を形成する。第１の透明導電膜は、ゲートコンタクト部形成領域から除去される。この後、誘電体層１７を形成する。誘電体層１７には、開口部１７ｍ、１７ｐ、１７ｑを形成する。開口部１７ｐは、開口部１３ｐと少なくとも部分的に重なるように配置される。従って、開口部１１ｐ、開口部１３ｐおよび開口部１７ｐで、ゲートバスラインＧＬを露出するコンタクトホールＣＨ１が形成される。同様に、開口部１７ｑは、開口部１３ｑと少なくとも部分的に重なるように配置される。従って、開口部１１ｑ、開口部１３ｑおよび開口部１７ｑで、下部ゲート延設部３ｅを露出するコンタクトホールＣＨ２が形成される。
　この後、上部透明電極１９および接続部１９ｇ（ゲート接続部Ｃ）を含む上部透明導電層を形成する。接続部１９ｇは、コンタクトホールＣＨ１内でゲートバスラインＧＬと接し、コンタクトホールＣＨ２内で下部ゲート延設部３ｅと接するように配置される。このようにして、図８Ａに示すアクティブマトリクス基板１００７が製造される。
　変形例３では、ゲート接続部Ｃである接続部１９ｇは透明なので、接続部１９ｇによって画素開口率が低下しない。従って、接続部１９ｇは、ゲートバスラインＧＬまたは下部ゲート電極３ａの配置にかかわらず、画素領域ＰＩＸ内で任意に配置され得る。例えば、図９（ａ）～（ｃ）に示すように、接続部１９ｇの第１部分３１側の端部は、ゲートバスラインＧＬ上に位置し、第２部分３２側の端部は下部ゲート延設部３ｅ上に位置し、これらの端部の間に位置する部分は、ゲートバスラインＧＬとも下部ゲート延設部３ｅとも重ならないように延びていてもよい。
　また、第１部分３１は、ゲートバスラインＧＬ上であって、かつ、活性領域７ａとも下部ゲート延設部３ｅとも重ならないように配置されていてもよい。これにより、接続部１５ｇのうちコンタクトホールＣＨ２内に位置する部分と延設領域７ｅとの間隔をさらに大きくできるので、これらの導通をより効果的に抑制できる。
　図９に示すアクティブマトリクス基板１００８は、アクティブマトリクス基板１００７と同様の方法で製造され得る。
　＜変形例４＞
　変形例４は、第３接続部Ｃ３を、上部透明電極１９と同じ透明導電膜を用いて形成する点で、変形例２と異なる。
　図１０Ａ（ａ）は、本実施形態の変形例４のアクティブマトリクス基板１００９の画素領域ＰＩＸを例示する平面図である。図１０Ａ（ｂ）および（ｃ）は、それぞれ、図１０Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　変形例４では、ゲートコンタクト部３０におけるゲート接続部Ｃは、変形例２と同様に、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）を用いて形成された第１および第２接続部Ｃ１、Ｃ２（接続部８ｇ１、８ｇ２）と、これらの接続部Ｃ１、Ｃ２と接する第３接続部Ｃ３とを有している。ただし、第３接続部Ｃ３である接続部１９ｇは、第１部分３１において、層間絶縁層１３および誘電体層１７に形成されたコンタクトホールＣＨ１内で第１接続部Ｃ１と接し、かつ、第２部分３２において、層間絶縁層１３および誘電体層１７に形成されたコンタクトホールＣＨ２内で第２接続部Ｃ２と接している。その他の構成は、アクティブマトリクス基板１００６と同様であってもよい。
　変形例４では、変形例２と同様に、各接続部Ｃ１、Ｃ２、Ｃ３は、それぞれ、比較的浅い開口部内に形成される。このため、電気的接続をより確実に確保できる、各開口部のサイズをより小さくできるなどの利点がある。
　変形例４のアクティブマトリクス基板１００９は、次のようにして製造され得る。
　まず、図１０Ｂ（ａ）～（ｃ）に示すように、変形例２のアクティブマトリクス基板１００６と同様の方法で、基板１上に、下部ゲート電極３ａ、下部絶縁層５、酸化物半導体層７、上部絶縁層９、上部ゲート電極１０ａ、ゲートバスラインＧＬ、第１無機絶縁層１１、接続部８ｇ１、８ｇ２、ソース電極８Ｓおよびドレイン電極８Ｄを形成する。次いで、層間絶縁層１３を形成し、ドレイン電極８Ｄに達する開口部１３ｍと、ゲートコンタクト部形成領域に位置する開口部１３ｐ、１３ｑとを形成する。基板１の法線方向から見たとき、開口部１３ｐ、１３ｑは、それぞれ、ゲートバスラインＧＬおよび下部ゲート延設部３ｅの一部を露出するように配置されればよい。
　この後、図１０Ｃ（ａ）～（ｃ）に示すように、第１の透明導電膜を形成し、第１の透明導電膜のパターニングを行うことにより、下部透明電極１５および透明接続部１５ａを含む下部透明導電層を形成する。第１の透明導電膜は、ゲート接続部形成領域から除去される。
　次いで、誘電体層１７を形成する。誘電体層１７には、開口部１７ｍ、１７ｐ、１７ｑを形成する。開口部１７ｐは、開口部１３ｐと少なくとも部分的に重なるように配置される。従って、開口部１３ｐと開口部１７ｐとで、ゲートバスラインＧＬを露出するコンタクトホールＣＨ１が形成される。同様に、開口部１７ｑは、開口部１３ｑと少なくとも部分的に重なるように配置される。従って、開口部１３ｑと開口部１７ｑとで、下部ゲート延設部３ｅを露出するコンタクトホールＣＨ２が形成される。
　この後、上部透明電極１９および接続部１９ｇ（第３接続部Ｃ３）を含む上部透明導電層を形成する。接続部１９ｇは、コンタクトホールＣＨ１内で第１接続部Ｃ１と接し、コンタクトホールＣＨ２内で第２接続部Ｃ２と接するように配置される。このようにして、図１０Ａに示すアクティブマトリクス基板１００９が製造される。
　本変形例でも、変形例２と同様に、第３接続部Ｃ３は透明なので、ゲートバスラインＧＬまたは下部ゲート電極３ａの配置にかかわらず、画素領域ＰＩＸ内で任意に配置され得る。例えば、図１１Ａ（ａ）～（ｃ）に示すように、接続部１５ｇは、ゲートバスラインＧＬとも下部ゲート延設部３ｅとも重ならない部分を含んでいてもよい。図１１Ａに示す構造は、第３接続部Ｃ３として第２の透明導電膜を用いる点以外は、図９に示すアクティブマトリクス基板１００８と同様である。
　図１１Ａに示すアクティブマトリクス基板１０１０は、アクティブマトリクス基板１００９と同様の方法で製造され得る。
　図１０Ａおよび図１１Ａに示す例では、ゲート接続部Ｃを、ソース用導電膜および第２の透明導電膜を用いて形成したが、ゲート接続部Ｃの構造はこれらの例に限定されない。ゲート接続部Ｃは、ソース用導電膜、第１の透明導電膜および第２の透明導電膜のうち２以上の導電膜を用いて形成され得る。
　図１１Ｂおよび図１１Ｃは、それぞれ、ゲートコンタクト部の他の例を示す断面図である。
　図１１Ｂに示す例では、ゲート接続部Ｃは、第１の透明導電膜および第２の透明導電膜を用いて形成されている。ゲート接続部Ｃは、第１の透明導電膜を用いて形成された第１および第２接続部Ｃ１、Ｃ２（接続部１５ｇ１、１５ｇ２）と、第２の透明導電膜を用いて形成された第３接続部Ｃ３（接続部１９ｇ）とから構成されている。
　図１１Ｃに示す例では、ゲート接続部Ｃは、ソース用導電膜、第１の透明導電膜および第２の透明導電膜を用いて形成されている。ゲート接続部Ｃは、ソース用導電膜を用いて形成された第１および第２接続部Ｃ１、Ｃ２（接続部８ｇ１、８ｇ２）と、第１の透明導電膜を用いて形成された第４および第５接続部Ｃ４、Ｃ５（接続部１５ｇ１、１５ｇ２）と、第２の透明導電膜を用いて形成された第３接続部Ｃ３（接続部１９ｇ）とから構成されている。第４接続部Ｃ４および第５接続部Ｃ５は、離間して配置されている。第４接続部Ｃ４および第５接続部Ｃ５は、それぞれ、層間絶縁層１３に形成された開口部内で、第１接続部Ｃ１および第２接続部Ｃ２と接している。第３接続部Ｃ３は、第１部分３１において、誘電体層１７に形成された開口部内で第４接続部Ｃ４と接し、第２部分３２において、誘電体層１７に形成された開口部内で第５接続部Ｃ５と接している。
　＜変形例５＞
　上述の実施形態および変形例では、上部ゲート電極１０ａがゲートバスラインＧＬと一体的に形成されている例を説明したが、下部ゲート電極３ａがゲートバスラインＧＬと一体的に形成され、上部ゲート電極１０ａが画素毎に島状に形成されていてもよい。
　図１２Ａ（ａ）は、本実施形態の変形例５のアクティブマトリクス基板１０１１の画素領域ＰＩＸを例示する平面図である。図１２Ａ（ｂ）および（ｃ）は、それぞれ、図１２Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　アクティブマトリクス基板１０１１の各画素領域ＰＩＸは、ダブルゲート構造を有するＴＦＴ１０２と、ゲートコンタクト部３０とを有している。
　ＴＦＴ１０２の下部ゲート層３は、ＴＦＴ１０２の下部ゲート電極３ａと、下部ゲート電極３ａと一体的に形成されたゲートバスラインＧＬとを含む。下部ゲート電極３ａは、ゲートバスラインＧＬの一部であってもよい。
　上部ゲート層１０は、画素領域ＰＩＸ内で島状に形成されている。上部ゲート層１０は、上部ゲート電極１０ａと、上部ゲート電極１０ａから（ＴＦＴ形成領域から）ゲートコンタクト部３０の第１部分３１まで延設された上部ゲート延設部１０ｅとを含む。
　酸化物半導体層７は、活性領域７ａと、延設領域７ｅとを含む。延設領域７ｅは、基板１の法線方向から見たとき、活性領域７ａからＴＦＴ１０２のチャネル長方向とは異なる方向に延びている。延設領域７ｅは、上部ゲート延設部１０ｅの基板１側に、上部絶縁層９を介して配置され、かつ、基板１の法線方向から見たとき、上部ゲート延設部１０ｅと重なるように延びる部分を含む。
　ゲートコンタクト部３０では、上部ゲート層１０よりも上層の導電膜から形成されたゲート接続部Ｃを介して、下部ゲート層３（ここではゲートバスラインＧＬ）と上部ゲート層１０の上部ゲート延設部１０ｅとが電気的に接続される。この例では、ゲート接続部Ｃは、ソース用導電膜から形成された接続部８ｇである。本変形例でも、ゲートコンタクト部３０において、上部ゲート延設部１０ｅの基板１側には、上部絶縁層９を介して酸化物半導体層７の延設領域７ｅが位置している。
　ゲートコンタクト部３０は、基板１の法線方向から見たとき、ＴＦＴ１０２の近傍に、活性領域７ａとは離間して配置されていてもよい。ゲートコンタクト部３０は、例えば、ゲート接続部Ｃと上部ゲート層１０とを接続する第１部分３１と、ゲート接続部Ｃと下部ゲート層３とを接続する第２部分３２とを有している。
　下部ゲート層３は、基板１の法線方向から見たとき、ゲートバスラインＧＬからゲートコンタクト部３０の第２部分３２に突出した凸部３ｆを含んでいてもよい。凸部３ｆは、ｙ方向に延びていてもよい。凸部３ｆは、基板１の法線方向から見たとき、第１部分３１から第２部分３２まで延びていてもよい。この場合、上部ゲート延設部１０ｅは、ＴＦＴ形成領域から第１部分３１まで下部ゲート層３と重なるように延びていてもよい。また、ゲート接続部Ｃは、第１部分３１から第２部分３２まで、下部ゲート層３と重なるように延びていてもよい。これにより、画素開口率の低下を抑えることが可能になる。
　ゲート接続部Ｃ（接続部８ｇ）は、第１部分３１と第２部分３２とを繋ぐように延びている。接続部８ｇは、第１部分３１において、第１無機絶縁層１１に形成された開口部１１ｐ内で上部ゲート延設部１０ｅと接し、第２部分３２において、下部絶縁層５および第１無機絶縁層１１に形成された開口部１１ｑ内で下部ゲート層３（ここでは凸部３ｆ）と接している。
　本変形例でも、上部ゲート層１０と下部絶縁層５との間には、上部絶縁層９および延設領域７ｅが位置している。後述するように、本変形例でも、上部ゲート電極１０ａおよび上部絶縁層９を同じマスクを用いてパターニングした後で、酸化物半導体層７のパターニングを行ってもよい。
　＜アクティブマトリクス基板１０１１の製造方法＞
　図１２Ｂ～図１２Ｈは、アクティブマトリクス基板１０１１の製造方法を説明するための模式的な工程図である。各図の（ａ）は画素領域ＰＩＸを例示する平面図である。各図の（ｂ）および（ｃ）は、それぞれ、図１２Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　まず、図１２Ｂ（ａ）～（ｃ）に示すように、各画素領域ＰＩＸにおいて、基板１上に下部ゲート用導電膜を形成し、これをパターニングすることで、ゲートバスラインＧＬおよび下部ゲート電極３ａを含む下部ゲート層３を形成する。ここでは、下部ゲート電極３ａはゲートバスラインＧＬの一部である。また、下部ゲート層３は、基板１の法線方向から見たとき、ゲートバスラインＧＬの縁部からｙ方向に突出する凸部３ｆを有する。
　次いで、下部ゲート層３が形成された基板１上に、下部絶縁層５、酸化物半導体膜７’、上部絶縁層９、および上部ゲート用導電膜（不図示）をこの順で形成する。この後、図示しない第１レジストマスクを用いて、上部ゲート用導電膜のパターニングを行い、上部ゲート層１０を得る。この例では、上部ゲート層１０は、ＴＦＴ形成領域内に位置する上部ゲート電極１０ａと、ＴＦＴ形成領域からゲート接続部形成領域まで延びる上部ゲート延設部１０ｅとを含む島状のパターンを有する。図示するように、基板１の法線方向から見たとき、上部ゲート層１０は、ゲートバスラインＧＬの一部上に配置されていてもよい。
　次いで、図１２Ｃ（ａ）～（ｃ）に示すように、第１レジストマスクを用いて、上部絶縁層９のパターニングを行う。前述の実施形態と同様に、このパターニング工程では、下部絶縁層５は酸化物半導体膜７’で覆われているため、酸化物半導体膜７’がエッチストップの機能を果たし、下部絶縁層５の表面がエッチングされることを抑制できる。この後、第１レジストマスクを除去する。
　続いて、図１２Ｄ（ａ）～（ｃ）に示すように、活性領域を規定する第２レジストマスク（不図示）を用いて、酸化物半導体膜７’のパターニングを行い、酸化物半導体層７を得る。酸化物半導体層７は、活性領域７ａと、上部ゲート延設部１０ｅと重なるように延びる（ここではｘ方向に延びる）延設領域７ｅとを含む。
　続いて、図１２Ｅ（ａ）～（ｃ）に示すように、酸化物半導体層７、上部絶縁層９および上部ゲート層１０を覆うように第１無機絶縁層１１を形成する。この後、第１無機絶縁層１１に酸化物半導体層７に達する開口部ＣＨｓ、ＣＨｄと、上部ゲート延設部１０ｅに達する開口部１１ｐと、下部ゲート層３（ここでは凸部３ｆ）に達する開口部１１ｑとを形成する。
　次いで、図１２Ｆ（ａ）～（ｃ）に示すように、第１無機絶縁層１１上および開口部ＣＨｓ、ＣＨｄ、１１ｐ、１１ｑ内にソース用導電膜を形成し、これをパターニングすることで、ソースバスラインＳＬ、ソース電極８Ｓおよびドレイン電極８Ｄ、ゲート接続部Ｃ（接続部８ｇ）を含むソースメタル層を形成する。接続部８ｇは、開口部１１ｐ内で上部ゲート延設部１０ｅと接し、開口部１１ｑ内でゲートバスラインＧＬ（ここでは凸部３ｆ）と接するように配置される。
　続いて、図１２Ｇ（ａ）～（ｃ）および図１２Ｈ（ａ）～（ｃ）に示すように、層間絶縁層１３、下部透明電極１５および透明接続部１５ａを含む下部透明導電層、誘電体層１７を形成する。形成方法は、図２Ｈおよび図２Ｉを参照しながら前述した方法と同様である。この後、上部透明電極１９を含む上部透明導電層を形成する。このようにして、図１２Ａに示すアクティブマトリクス基板１０１１が製造される。
　ゲート接続部Ｃを形成する導電膜は、ソース用導電膜に限定されない。図示していないが、第１の透明導電膜または第２の透明導電膜を用いてゲート接続部Ｃを形成してもよい（変形例１、変形例３参照）。あるいは、ソース用導電膜、第１の透明導電膜および第２の透明導電膜のうち２以上の導電膜を用いて形成してもよい（変形例２、４参照）。
　ゲート接続部Ｃの配置や形状も、図１２Ａに示す例に限定されない。本変形例でも、図１３（ａ）～（ｃ）に示すように、ゲート接続部Ｃの第１部分３１側の端部は、上部ゲート延設部１０ｅ上に位置し、第２部分３２側の端部は下部ゲート層３上に位置し、これらの端部の間に位置する部分は、下部ゲート層３とも上部ゲート延設部１０ｅとも重ならないように延びていてもよい。透明導電膜を用いてゲート接続部Ｃ（または第３接続部Ｃ３）を形成する場合には、画素開口率を低下させることなく、上記のようにゲート接続部Ｃを配置できる。また、第１部分３１は、上部ゲート延設部１０ｅ上であって、かつ、下部ゲート層３と重ならないように配置されていてもよい。
　さらに、図１３に示すように、ゲートバスラインＧＬは、基板１の法線方向から見たとき、ＴＦＴ１０２のチャネル領域と第２部分３２とを繋ぐように、段差を有して延びていてもよい。
　図１３に示すアクティブマトリクス基板１０１２は、アクティブマトリクス基板１０１１と同様の方法で製造され得る。
　＜変形例６＞
　変形例６は、ゲートコンタクト部３０において、１つの開口部内で、ゲート接続部Ｃと下部ゲート電極３ａおよび上部ゲート電極１０ａとを電気的に接続させる点で、上述の実施形態および変形例と異なる。
　図１４（ａ）は、本実施形態の変形例６のアクティブマトリクス基板１０１３の画素領域ＰＩＸを例示する平面図である。図１４（ｂ）および（ｃ）は、それぞれ、図１４（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　変形例６では、ゲートコンタクト部３０に、第１無機絶縁層１１および下部絶縁層５に、下部ゲート層３の下部ゲート延設部３ｅおよび上部ゲート層１０（ここではゲートバスラインＧＬ）を露出する単一の開口部１１ｒが形成されている。言い換えると、図３Ａに示すアクティブマトリクス基板１００２において、上部ゲート層１０の一部を露出する第１無機絶縁層１１の開口部１１ｐと、第１無機絶縁層１１および下部絶縁層５に設けられた、下部ゲート層３の一部を露出する開口部１１ｑとが接続されることで、単一の開口部１１ｒが構成されている。開口部１１ｒは、上部ゲート層１０（ここではゲートバスラインＧＬ）上に、活性領域７ａと離間して配置されている。基板１の法線方向から見たとき、開口部１１ｒの一部はゲートバスラインＧＬと重なり、他の一部は下部ゲート延設部３ｅと重なっていてもよい。
　第１無機絶縁層１１上および開口部１１ｒ内には、ソース用導電膜から形成された島状の接続部８ｇ（ゲート接続部Ｃ）が形成されている。ゲート接続部Ｃは、開口部１１ｒ内において、下部ゲート延設部３ｅおよび上部ゲート層１０の両方と接している。その他の構成は、アクティブマトリクス基板１００２と同様である。
　変形例６では、ゲートコンタクト部３０に要する面積を小さくできる。従って、下部ゲート延設部３ｅおよびゲート接続部Ｃの面積を低減できるので、画素開口率を高くできる。
　図１５Ａ（ａ）は、他のアクティブマトリクス基板１０１４の画素領域ＰＩＸを例示する平面図である。図１５Ａ（ｂ）および（ｃ）は、それぞれ、図１５Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　図１５Ａに示すように、基板１の法線方向から見たとき、酸化物半導体層７の延設領域７ｅの周縁は、上部絶縁層９および上部ゲート層１０の周縁の内部（周縁よりも内側）に位置していてもよい。この場合、上部絶縁層９と下部絶縁層５との間であって、基板１の法線方向から見たときに上部絶縁層９と重なり、かつ、酸化物半導体層７（延設領域７ｅを含む）が位置していない領域には空気層２１が形成され得る。空気層２１は、例えば、上部絶縁層９と下部絶縁層５との間において、酸化物半導体層７を包囲するように配置されている。このような構成は、例えば、酸化物半導体膜のパターニングを、酸化物半導体膜がオーバーエッチングされるような条件で行うことで得られる。
　アクティブマトリクス基板１０１４では、ゲートコンタクト部３０において、延設領域７ｅとゲート接続部Ｃとの間に空気層２１が介在するので、延設領域７ｅとゲート接続部Ｃとが接することによってこれらが導通してしまうことを抑制できる。ゲート接続部Ｃと延設領域７ｅとの距離Ｄ（基板に平行な面内の距離Ｄ）は、例えば０．１μｍ以上あってもよい。０．１μｍ以上であれば、延設領域７ｅとゲート接続部Ｃとをより確実に電気的に分離できる。距離Ｄの上限値は特に限定しないが、例えばゲートバスラインＧＬの幅の１／３未満であってもよい。距離Ｄは、酸化物半導体膜のパターニング条件などによって調整され得る。
　図１５Ｂ～図１５Ｅは、アクティブマトリクス基板１０１４の製造方法を説明するための模式的な工程図である。各図の（ａ）は画素領域ＰＩＸを例示する平面図である。各図の（ｂ）および（ｃ）は、それぞれ、図１５Ａ（ａ）に示すＩ－Ｉ’線、ＩＩ－ＩＩ’線に沿った模式的な断面図である。
　まず、各画素領域ＰＩＸにおいて、基板１上に下部ゲート層３、下部絶縁層５、酸化物半導体膜７’、上部絶縁膜および上部ゲート用導電膜をこの順で形成する。
　続いて、図１５Ｂ（ａ）～（ｃ）に示すように、図示しない第１レジストマスクを用いて、上部ゲート用導電膜のパターニングを行い、上部ゲート電極１０ａおよびゲートバスラインＧＬを含む上部ゲート層１０を形成する。この後、同じ第１レジストマスクを用いて、上部絶縁膜のパターニングを行い、上部絶縁層９を得る。前述の実施形態と同様に、このパターニング工程では、下部絶縁層５は酸化物半導体膜７’で覆われているため、下部絶縁層５の表面がエッチングされることを抑制できる。この後、第１レジストマスクを除去する。
　次いで、図１５Ｃ（ａ）～（ｃ）に示すように、酸化物半導体膜７’のパターニングを行う。酸化物半導体膜７’のパターニングは、例えば、活性領域を規定する第２レジストマスクと上部ゲート電極１０ａとをエッチングマスクとして、ウェットエッチングで行う。このとき、エッチング液、エッチング時間などのエッチング条件を制御することで、酸化物半導体膜７’をオーバーエッチングする。これにより、酸化物半導体層７は、第２のレジストマスクまたは上部ゲート電極１０ａで規定されるパターンよりも一回り小さくなる。基板１に平行な方向における、第２のレジストマスクまたは上部ゲート層１０の周縁から酸化物半導体層７の周縁までの距離（オーバーエッチング量）Ｄは、上述した範囲内に制御されることが好ましい。この後、第２レジストマスクを除去する。これにより、活性領域７ａと、ゲートバスラインＧＬの下方に延びる延設領域７ｅとを含む酸化物半導体層７が得られる。
　次いで、図１５Ｄ（ａ）～（ｃ）に示すように、下部絶縁層５および酸化物半導体層７、上部絶縁層９、上部ゲート層１０を覆うように第１無機絶縁層１１を形成する。この後、第１無機絶縁層１１に、酸化物半導体層７に達する開口部ＣＨｓ、ＣＨｄと、開口部１１ｐとを形成する。開口部１１ｐは、ゲートコンタクト部形成領域において、下部ゲート層３の一部および上部ゲート層１０（ここではゲートバスラインＧＬ）の一部を露出するように配置される。
　この後、図１５Ｅ（ａ）～（ｃ）に示すように、ソースバスラインＳＬ、ソース電極８Ｓおよびドレイン電極８Ｄ、ゲート接続部Ｃ（接続部８ｇ）を含むソースメタル層を形成する。接続部８ｇは、開口部１１ｒ内で上部ゲート層１０（ここではゲートバスラインＧＬ）および下部ゲート延設部３ｅの両方と接するように配置される。接続部８ｇは、開口部１１ｒ内で、上部ゲート層１０の上面および側面と上部絶縁層９の側面と接する。一方、接続部８ｇと延設領域７ｅとの間には空気層２１が介在するので、接続部８ｇは、酸化物半導体層７の延設領域７ｅの側面とは接しない。
　続いて、アクティブマトリクス基板１００２と同様に、層間絶縁層１３、下部透明導電層、誘電体層１７および上部透明導電層を形成する。このようにして、図１５Ａに示すアクティブマトリクス基板１０１４が製造される。
　アクティブマトリクス基板１０１４では、上部ゲート電極１０ａとゲートバスラインＧＬとを一体的に形成しているが、図１６（ａ）～（ｃ）に示すように、下部ゲート電極３ａとゲートバスラインＧＬとを一体的に形成してもよい。また、図１７（ａ）～（ｃ）に示すように、ゲート接続部Ｃを、下部透明電極１５と同じ透明導電膜（第１の透明導電膜）を用いて形成してもよい。あるいは、図１８（ａ）～（ｃ）に示すように、上部透明電極１９と同じ透明導電膜（第２の透明導電膜）を用いてゲート接続部Ｃを形成してもよい。図示しないが、ソース用導電膜、第１の透明導電膜および第２の透明導電膜のうち２以上の導電膜を用いてゲート接続部Ｃを形成してもよい。これらのアクティブマトリクス基板の製造方法は、ゲートコンタクト部３０に設ける開口部の数および配置は異なるが、変形例１～５のアクティブマトリクス基板と同様の方法で製造され得る。なお、これらのアクティブマトリクス基板でも、酸化物半導体膜のオーバーエッチングを利用して、より確実に、酸化物半導体層７とゲート接続部Ｃとを電気的に分離することが好ましい。
　なお、図示していないが、ゲートバスラインＧＬは、上部ゲート層１０および下部ゲート層３のいずれとも異なる層内に形成されていてもよい。その場合、ゲートバスラインＧＬは、ゲート接続部Ｃと一体的に形成されていてもよい。
　（第３の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素ＴＦＴ）を備えている。画素ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素ＴＦＴとして、上記実施形態のアクティブマトリクス基板１００１～アクティブマトリクス基板１０１７を参照しながら上述したＴＦＴ１０１、１０２を適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図２０Ａは、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図１を参照しながら前述したように、アクティブマトリクス基板７００は、複数の画素を含む表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域）ＦＲとを有している。非表示領域ＦＲは、駆動回路が設けられる駆動回路形成領域を含んでいる。駆動回路形成領域には、例えばゲートドライバ回路ＧＤ、検査回路、ＳＳＤ回路などが設けられている。表示領域ＤＲには、行方向に延びる複数のゲートバスラインＧＬと、列方向に延びる複数のソースバスラインＳＬとが形成されている。図示していないが、各画素は、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳＬは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣの各端子に接続されている。
　図２０Ａに示すように、アクティブマトリクス基板７００において、表示領域ＤＲの各画素には画素ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域ＦＲには回路ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられた下部ゲート電極７１５Ｂと、下部ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。下部ゲート電極７１５Ｂは、金属層であってもよいし、結晶質シリコン半導体層７１３と同じ膜から形成されたポリシリコン層であってもよい。第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。酸化物半導体層７１７上には、第４の絶縁層７２９を介して上部ゲート電極７３０が配置されている。第４の絶縁層７２９は、酸化物半導体層７１７と上部ゲート電極７３０との間にのみ配置されていてもよい。第２の絶縁層７１６のうち下部ゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分、および、第４の絶縁層７２９は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。
　酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介して下部ゲート電極７１５Ｂまたは上部ゲート電極７３０と重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。なお、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、下部ゲート電極７１５Ｂまたは上部ゲート電極７３０はゲートバスライン（図示せず）に接続されている。ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳモードの表示装置に適用され得る。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、第１および第２の実施形態におけるＴＦＴ１０１またはＴＦＴ１０２を用いることができる。ＴＦＴ１０１、１０２を適用する場合、ＴＦＴ１０１、１０２における下部ゲート電極３ａ、下部絶縁層５、酸化物半導体層７、ソースおよびドレイン電極８Ｓ、８Ｄ、上部絶縁層９および上部ゲート電極１０ａを、それぞれ、図２０Ａに示す下部ゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソースおよびドレイン電極７１８ｓＢ、７１８ｄＢ、第４の絶縁層７２９、上部ゲート電極７３０に対応させてもよい。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７を挟んで下部ゲート電極７１５Ｂおよび上部ゲート電極７３０が配置されたダブルゲート構造を有している。
　第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。第１薄膜トランジスタ７１０Ａはボトムゲート構造を有していてもよい。ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。また、ソース電極およびドレイン電極が半導体層の下方に位置するボトムコンタクト型でもよい。あるいは、薄膜トランジスタ７１０Ａは、薄膜トランジスタ７１０Ｂと同様のダブルゲート構造を有していてもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。また、図２０Ａに例示するように、第１薄膜トランジスタ７１０Ａの結晶質シリコン半導体層７１３Ａと、第２薄膜トランジスタ７１０Ｂの下部ゲート電極７１５Ｂとは同一層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　なお、図２０Ｂに例示するように、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂの下部ゲート電極７１５Ｂとを、同一層内に形成してもよい。この場合、酸化物半導体層７１７とパッシベーション膜７１９との間に、第４の絶縁層７２９、上部ゲート電極７３０および第５の絶縁層７２４が設けられてもよい。
　（酸化物半導体について）
　上述した全ての実施形態において、酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。特に、高精細な液晶表示装置に好適に適用される。
１　　　　　　　　　　：基板
３　　　　　　　　　　：下部ゲート層
３ａ　　　　　　　　　：下部ゲート電極
３ｅ　　　　　　　　　：下部ゲート延設部
５　　　　　　　　　　：下部絶縁層
７　　　　　　　　　　：酸化物半導体層
７ａ　　　　　　　　　：活性領域
７ｅ　　　　　　　　　：延設領域
７ｃ　　　　　　　　　：チャネル領域
７ｄ　　　　　　　　　：ドレインコンタクト領域
７ｓ　　　　　　　　　：ソースコンタクト領域
８Ｄ　　　　　　　　　：ドレイン電極
８Ｓ　　　　　　　　　：ソース電極
８ｇ、８ｇ１、８ｇ２　　　　　　　　　：接続部
９　　　　　　　　　　：上部絶縁層
１０　　　　　　　　　：上部ゲート層
１０ａ　　　　　　　　：上部ゲート電極
１０ｅ　　　　　　　　：上部ゲート延設部
１１　　　　　　　　　：第１無機絶縁層
１１ｐ、１１ｑ、１１ｒ　　　　　　　　：開口部
１２　　　　　　　　　：第２無機絶縁層
１３　　　　　　　　　：層間絶縁層
１３ｍ、１３ｐ、１３ｑ　　　　　　　　：開口部
１５　　　　　　　　　：下部透明電極
１５ａ　　　　　　　　：透明接続部
１５ｇ、１５ｇ１、１５ｇ２　　　　　　　　：接続部
１５ｐ　　　　　　　　：開口部
１６　　　　　　　　　：有機絶縁層
１７　　　　　　　　　：誘電体層
１７ｍ、１７ｐ、１７ｑ　　　　　　　　：開口部
１９　　　　　　　　　：上部透明電極
１９ｇ　　　　　　　　：接続部
２１　　　　　　　　　：空気層
３０　　　　　　　　　：ゲートコンタクト部
３１　　　　　　　　　：ゲートコンタクト部の第１部分
３２　　　　　　　　　：ゲートコンタクト部の第２部分
１００１～１０１７　　：アクティブマトリクス基板
Ｃ　　　　　　　　　　：ゲート接続部
Ｃ１～Ｃ５　　　　　　：接続部
ＣＥ　　　　　　　　　：共通電極
ＣＨ１　　　　　　　　：コンタクトホール
ＣＨ２　　　　　　　　：コンタクトホール
ＣＨｄ　　　　　　　　：ドレイン開口部
ＣＨｓ　　　　　　　　：ソース開口部
ＣＨｐ　　　　　　　　：画素コンタクトホール
ＰＥ　　　　　　　　　：画素電極
ＰＩＸ　　　　　　　　：画素領域
ＧＬ　　　　　　　　　：ゲートバスライン
ＳＬ　　　　　　　　　：ソースバスライン

Claims (20)

  1. 　複数の画素領域を含む表示領域を有するアクティブマトリクス基板であって、
    　基板と、前記基板に支持された複数のゲートバスラインおよび複数のソースバスラインと、前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴとを備え、
    　前記複数の画素領域のそれぞれは、
    　　前記基板に支持された下部絶縁層と、
    　　前記下部絶縁層上に配置された酸化物半導体層であって、前記酸化物半導体ＴＦＴの活性領域を含む酸化物半導体層と、
    　　前記酸化物半導体層の一部上に、前記下部絶縁層と接しないように配置された上部絶縁層と、
    　　前記上部絶縁層上に配置された上部ゲート層であって、前記基板の法線方向から見たとき、前記酸化物半導体層の前記活性領域の一部と重なる上部ゲート電極と、前記上部ゲート電極と一体的に形成された前記複数のゲートバスラインの１つとを含む、上部ゲート層と、
    　　前記酸化物半導体層の前記活性領域と接するソース電極およびドレイン電極と
    を有し、
    　前記酸化物半導体層は、前記基板の法線方向から見たとき、前記活性領域から前記酸化物半導体ＴＦＴのチャネル長方向とは異なる方向に延びる延設領域をさらに有し、
    　前記延設領域は、前記複数のゲートバスラインの前記１つの前記基板側に、前記上部絶縁層を介して配置され、かつ、前記複数のゲートバスラインの前記１つと重なるように延びる部分を含む、アクティブマトリクス基板。
  2. 　前記酸化物半導体層において、前記延設領域は、前記複数のゲートバスラインの前記１つと重なるように、前記複数の画素領域のうち隣接する２つの画素領域における前記活性領域を繋ぐように延びている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記複数のゲートバスラインの前記１つの下面の略全体は前記上部絶縁層と接し、前記上部絶縁層の下面の略全体は前記酸化物半導体層と接している、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記複数の画素領域のそれぞれは、
    　　前記基板と前記下部絶縁層との間に配置された下部ゲート層と、
    　　前記下部ゲート層と前記上部ゲート層とを電気的に接続するゲートコンタクト部と
    をさらに備え、
    　前記下部ゲート層は、前記基板の法線方向から見たとき、前記酸化物半導体層の前記活性領域の少なくとも一部と重なる下部ゲート電極と、前記下部ゲート電極から前記ゲートコンタクト部まで延びる下部ゲート延設部とを含み、
    　前記酸化物半導体層の前記延設領域は、前記ゲートコンタクト部において、前記上部ゲート層の前記基板側に、前記上部絶縁層を介して配置された部分を含む、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　複数の画素領域を含む表示領域を有するアクティブマトリクス基板であって、
    　基板と、前記基板に支持された複数のゲートバスラインおよび複数のソースバスラインと、前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴとを備え、
    　前記複数の画素領域のそれぞれは、
    　　前記基板に支持され、下部ゲート電極を含む下部ゲート層と、
    　　前記下部ゲート層を覆う下部絶縁層と、
    　　前記下部絶縁層上に配置され、前記酸化物半導体ＴＦＴの活性領域を含む酸化物半導体層であって、前記基板の法線方向から見たとき、前記活性領域の少なくとも一部は、前記下部ゲート層と重なる、酸化物半導体層と、
    　　前記酸化物半導体層の一部上に、前記下部絶縁層と接しないように配置された上部絶縁層と、
    　　前記上部絶縁層上に配置された上部ゲート層と、
    　　前記酸化物半導体層の前記活性領域と接するソース電極およびドレイン電極と、
    　　前記下部ゲート層と前記上部ゲート層とを電気的に接続するゲートコンタクト部と
    を有し、
    　前記上部ゲート層は、前記基板の法線方向から見たとき、前記酸化物半導体層の前記活性領域の一部と重なる上部ゲート電極と、前記上部ゲート電極から前記ゲートコンタクト部まで延びる上部ゲート延設部とを含み、
    　前記酸化物半導体層は、前記基板の法線方向から見たとき、前記活性領域から前記酸化物半導体ＴＦＴのチャネル長方向とは異なる方向に延びる延設領域をさらに有し、
    　前記延設領域は、前記ゲートコンタクト部において、前記上部ゲート延設部の前記基板側に、前記上部絶縁層を介して配置された部分を含む、アクティブマトリクス基板。
  6. 　前記下部ゲート層は、前記下部ゲート電極と一体的に形成された前記複数のゲートバスラインの１つを含む、請求項５に記載のアクティブマトリクス基板。
  7. 　前記ゲートコンタクト部は、前記上部ゲート層よりも上層に設けられたゲート接続部を含み、
    　前記ゲートコンタクト部は、
    　　前記上部ゲート層の一部を露出する第１開口部内で、前記ゲート接続部と前記上部ゲート層とを接続する第１部分と、
    　　前記下部ゲート層の一部を露出する第２開口部内で、前記ゲート接続部と前記下部ゲート層とを接続する第２部分と
    を有し、
    　前記第１部分と前記第２部分とは離間して配置されている、請求項４から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記基板の法線方向から見たとき、前記ゲート接続部は、前記下部ゲート層と重なるように前記第１部分から前記第２部分に延びている、請求項７に記載のアクティブマトリクス基板。
  9. 　前記基板の法線方向から見たとき、前記第１部分は前記下部ゲート層と重ならないように配置されている、請求項７に記載のアクティブマトリクス基板。
  10. 　前記ゲートコンタクト部は、前記上部ゲート層よりも上層に設けられたゲート接続部を含み、
    　前記ゲート接続部は、前記上部ゲート層の一部および前記下部ゲート層の一部を露出する単一の開口部内で、前記上部ゲート層および前記下部ゲート層と接する、請求項４から６のいずれかに記載のアクティブマトリクス基板。
  11. 　前記酸化物半導体層の前記延設領域の周縁は、前記上部ゲート層の周縁よりも内側に位置しており、
    　前記単一の開口部内において、前記ゲート接続部は、前記上部ゲート層および前記上部絶縁層の側面と接し、かつ、前記酸化物半導体層の前記延設領域の側面と接していない、請求項１０に記載のアクティブマトリクス基板。
  12. 　前記ゲート接続部は、前記ソース電極と同じ導電膜を用いて形成されている、請求項７から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記複数の画素領域のそれぞれは、前記酸化物半導体ＴＦＴの上に絶縁膜を介して配置された透明電極をさらに備え、
    　前記ゲート接続部は、前記透明電極と同じ導電膜を用いて形成されている、請求項７から１２のいずれかに記載のアクティブマトリクス基板。
  14. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１４に記載のアクティブマトリクス基板。
  16. 　複数の画素領域を含む表示領域を有し、前記表示領域に配置された複数のゲートバスラインおよび複数のソースバスラインと、前記複数の画素領域のそれぞれに配置された酸化物半導体ＴＦＴとを備えるアクティブマトリクス基板の製造方法であって、
    　（Ａ）基板上に下部絶縁層を形成する工程と、
    　（Ｂ）前記下部絶縁層上に、酸化物半導体膜、上部絶縁膜および上部ゲート用導電膜をこの順で形成する工程と、
    　（Ｃ）第１のマスクを用いて前記上部ゲート用導電膜のパターニングを行い、前記酸化物半導体ＴＦＴの上部ゲート電極を含む上部ゲート層を形成する工程と、
    　（Ｄ）前記第１のマスクまたは前記上部ゲート層をマスクとして、前記上部絶縁膜のパターニングを行って上部絶縁層を形成する工程と、
    　（Ｅ）前記工程（Ｄ）の後で、前記第１のマスクとは異なる第２のマスクおよび前記上部ゲート層をマスクとして、前記酸化物半導体膜のパターニングを行い、前記酸化物半導体ＴＦＴの活性領域を含む酸化物半導体層を形成する工程と、
    を包含するアクティブマトリクス基板の製造方法。
  17. 　前記工程（Ａ）の前に行われ、前記基板上に、前記酸化物半導体ＴＦＴの下部ゲート電極を含む下部ゲート層を形成する工程と、
    　前記工程（Ｅ）の後に行われ、前記上部ゲート層と前記下部ゲート層とを電気的に接続するゲートコンタクト部を形成する工程と
    をさらに包含する、請求項１６に記載のアクティブマトリクス基板の製造方法。
  18. 　前記上部ゲート層または前記下部ゲート層は、前記複数のゲートバスラインの１つを含む、請求項１７に記載のアクティブマトリクス基板の製造方法。
  19. 　前記工程（Ｅ）において、前記基板の法線方向から見たとき、前記酸化物半導体膜が前記上部ゲート層の周縁よりも内側までエッチングされるような条件で、前記酸化物半導体膜のパターニングを行う、請求項１６から１８のいずれかに記載のアクティブマトリクス基板の製造方法。
  20. 　前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１６から１９のいずれかに記載のアクティブマトリクス基板の製造方法。
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