WO2018163583A1 - 磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法 - Google Patents

磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法 Download PDF

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細見　政功
肥後　豊
裕行 内田
直基 長谷
佐藤　陽
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Definitions

  • the present disclosure relates to a magnetic memory, a recording method of the magnetic memory, and a reading method of the magnetic memory.
  • the MRAM which is one of the above, records information by utilizing the change in the electrical resistance of the memory element by reversing the magnetization direction of the magnetic material of the memory element included in the MRAM. Therefore, the recorded information can be read by determining the resistance state of the memory element determined by the reversal of the magnetization direction, specifically, the magnitude of the electric resistance of the memory element.
  • Such an MRAM is capable of high-speed operation, can be rewritten almost infinitely (10 15 times or more), and has high reliability. Therefore, it has already been used in fields such as industrial automation and aircraft. Yes. Furthermore, MRAM is expected to be expanded to code storage and working memory in the future because of its high-speed operation and high reliability.
  • the MRAM that reverses the magnetization direction of the magnetic material by using spin torque magnetization reversal can achieve low power consumption and large capacity while having the above-mentioned advantages such as high-speed operation. Because of this, there are great expectations.
  • the MRAM using such spin torque magnetization reversal is called STT-MRAM (Spin Transfer Torque-Magnetic Random Access Memory) (spin injection type MRAM) (for example, see Non-Patent Documents 1 and 2). .
  • Patent Document 1 two tunnel junction elements (also referred to as MTJ (Magnetic Tunnel Junction) elements) are provided in one memory cell, and information recorded in one memory cell is multivalued.
  • MTJ Magnetic Tunnel Junction
  • a memory is disclosed.
  • one memory cell includes two MTJ elements connected in parallel to each other and one select transistor connected to them.
  • the two MTJ elements can be read. Magnetic characteristics (inversion current, element resistance value, etc.) are different from each other. More specifically, in Patent Document 1, the two MTJ elements have different stacked structures.
  • Patent Document 1 in order to make the magnetic properties of two MTJ elements included in one memory cell different from each other, two MTJ elements having different stacked structures are formed. Yes.
  • the technique disclosed in Patent Document 1 since different stacked structures are separately formed, the number of processes is increased in the manufacture of the magnetic memory, and as a result, it is difficult to suppress the increase in the manufacturing cost of the magnetic memory. .
  • each of the first structures each including a reference layer having a fixed magnetization direction, a recording layer having a reversible magnetization direction, and an insulating layer sandwiched between the reference layer and the recording layer.
  • the second tunnel junction element, the first selection transistor electrically connected to one end of the first and second tunnel junction elements, and the other end of the first tunnel junction element.
  • a magnetic memory comprising a first wiring formed and a second wiring electrically connected to the other end of the second tunnel junction element.
  • the memory cell includes a plurality of memory cells arranged in a matrix, and each of the memory cells includes a reference layer in which a magnetization direction is fixed, a recording layer in which the magnetization direction can be reversed, and the reference layer And a plurality of tunnel junction elements each having a laminated structure formed of an insulating layer sandwiched between the recording layer, a selection transistor electrically connected to one end of the plurality of tunnel junction elements, and the tunnel junction element There is provided a magnetic memory having a plurality of wirings electrically connected to the other end of each.
  • a recording method of a magnetic memory wherein the magnetic memory includes a reference layer in which a magnetization direction is fixed, a recording layer in which the magnetization direction can be reversed, and the reference layer and the recording layer.
  • First and second tunnel junction elements each having a stacked structure of insulating layers sandwiched therebetween, a selection transistor electrically connected to one end of the first and second tunnel junction elements, and the first A first wiring electrically connected to the other end of the first tunnel junction element, and a second wiring electrically connected to the other end of the second tunnel junction element,
  • a magnetic memory recording method including bringing the selection transistor into a conductive state and applying a potential difference between the first wiring and the second wiring.
  • a recording method for a magnetic memory wherein the magnetic memory includes a plurality of memory cells arranged in a matrix, and each of the memory cells has a reference layer in which a magnetization direction is fixed.
  • a plurality of tunnel junction elements each having a laminated structure comprising a recording layer whose magnetization direction is reversible, and an insulating layer sandwiched between the reference layer and the recording layer, and one end of the plurality of tunnel junction elements
  • a selection transistor electrically connected, and a plurality of wirings electrically connected to the other end of each of the tunnel junction elements, and in the memory cell, the selection transistor is energized,
  • a method of recording a magnetic memory is provided, including applying a potential difference between the plurality of wirings.
  • a reading method of a magnetic memory wherein the magnetic memory includes a reference layer having a fixed magnetization direction, a recording layer having a reversible magnetization direction, and the reference layer and the recording layer.
  • First and second tunnel junction elements each having a stacked structure of insulating layers sandwiched therebetween, a selection transistor electrically connected to one end of the first and second tunnel junction elements, and the first A first wiring electrically connected to the other end of the first tunnel junction element; a second wiring electrically connected to the other end of the second tunnel junction element; A third wiring electrically connected to the opposite side of the first and second tunnel junction elements, and the select transistor is turned on, and the first and second wirings 1st pole with respect to 3rd wiring Then, a voltage is applied so that the first wiring or the second wiring has a second polarity that is opposite to the first polarity with respect to the third wiring.
  • a method for reading a magnetic memory comprising applying a voltage as described above.
  • FIG. 4 is an explanatory diagram schematically illustrating an example of a stacked structure of an MTJ element 100 according to an embodiment of the present disclosure.
  • FIG. 3 is a circuit diagram schematically showing the memory cell 10 according to the first embodiment of the present disclosure.
  • FIG. 4 is an explanatory diagram illustrating a recording method of the memory cell 10 according to the first embodiment of the present disclosure.
  • FIG. 3 is a circuit diagram schematically showing an example of a peripheral circuit of the memory cell 10 according to the first embodiment of the present disclosure.
  • FIG. 4 is an explanatory diagram illustrating a method for reading the memory cell 10 according to the first embodiment of the present disclosure.
  • FIG. FIG. 6 is a circuit diagram schematically showing a magnetic memory 1 according to a second embodiment of the present disclosure.
  • FIG. 10 is an explanatory diagram for describing an example of a recording method of the magnetic memory 1 according to a second embodiment of the present disclosure.
  • FIG. It is a perspective view of an example of the concrete composition of magnetic memory 1 concerning a 2nd embodiment of this indication. It is a circuit diagram of the magnetic memory 1 of FIG. It is a perspective view of other examples of the concrete composition of magnetic memory 1 concerning a 2nd embodiment of this indication.
  • a plurality of constituent elements having substantially the same or similar functional configuration may be distinguished by adding different numerals after the same reference numerals. However, when it is not necessary to particularly distinguish each of a plurality of constituent elements having substantially the same or similar functional configuration, only the same reference numerals are given.
  • similar components in different embodiments may be distinguished by attaching different alphabets after the same reference numerals. However, if it is not necessary to distinguish each similar component, only the same reference numerals are given.
  • the vertical direction of a stacked structure such as a magnetic memory corresponds to the relative direction when the surface on the substrate on which the memory element is provided is up, and the vertical direction according to the actual gravitational acceleration. May be different.
  • the “vertical direction” (direction perpendicular to the film surface) and “in-plane direction” (film direction) A direction such as a direction parallel to the surface) is used.
  • these terms do not necessarily mean the exact direction of magnetization.
  • phrases such as “the magnetization direction is perpendicular” and “having perpendicular magnetic anisotropy” mean that the magnetization in the vertical direction is superior to the magnetization in the in-plane direction.
  • words such as “the direction of magnetization is in-plane direction” and “having in-plane magnetic anisotropy” indicate that the magnetization in the in-plane direction is superior to the magnetization in the vertical direction.
  • connection means that a plurality of elements are electrically connected unless otherwise specified. Furthermore, the “connection” in the following description includes not only a case where a plurality of elements are directly and electrically connected, but also a case where they are indirectly and electrically connected via other elements. Including.
  • the STT-MRAM performs recording by reversing the magnetization of the magnetic material using spin torque magnetization reversal.
  • the STT-MRAM has high expectations because it can operate at high speed, has an infinite number of rewrites, and can promote low power consumption and large capacity.
  • An MTJ element is used as a memory element of an STT-MRAM (magnetic memory).
  • the MTJ element mainly includes a reference layer and a recording layer made of a magnetic material, and an insulating layer provided between the reference layer and the recording layer.
  • the MTJ element has another magnetic property. Recording is performed utilizing the fact that the reversal of the magnetic moment occurs by applying a torque to the magnetic moment of the body.
  • the parallel state in which the directions of the magnetic moments of the reference layer and the recording layer are the same direction is compared with the anti-parallel state in which the directions of the magnetic moments are opposite directions.
  • the electrical resistance of the MTJ element decreases. Therefore, in the MTJ element, 1/0 information is recorded by utilizing the difference in resistance state caused by the magnetic moment state (magnetization state).
  • FIG. 1 is an explanatory diagram schematically illustrating an example of a stacked structure of the MTJ element 100 according to an embodiment of the present disclosure.
  • the MTJ element 100 is a memory element that stores information (1/0). Upper and lower sides of the MTJ element 100 are provided with mutually orthogonal address lines (for example, word lines and bit lines), and the MTJ element 100 is connected to the word lines and bit lines in the vicinity of the intersections of these lines. In FIG. 1, illustration of these wirings is omitted.
  • the MTJ element 100 reverses the direction of the magnetic moment on the underlayer 200, the reference layer 202 having a magnetic moment (magnetization direction) fixed in a predetermined direction, and the insulating layer 204.
  • the recording layer 206 and the cap layer 208 capable of being stacked are sequentially stacked.
  • the MTJ element 100 is sandwiched between the upper electrode and the lower electrode.
  • one terminal of the MTJ element 100 is electrically connected to an address wiring (not shown) via a selection transistor (not shown), and the other terminal of the MTJ element 100 is connected to another address wiring (not shown). Omitted) and electrically connected.
  • a voltage is applied between the lower electrode and the upper electrode of the MTJ element 100 via the address wiring, and information on the recording layer 206 of the MTJ element 100 is transferred. Writing and reading are performed.
  • the reference layer 202 is formed of a magnetic material including a ferromagnetic material, and the direction of the magnetic moment is fixed by a high coercive force or the like.
  • the recording layer 206 is formed of a magnetic material including a ferromagnetic material, and the direction of the magnetic moment changes according to information to be recorded.
  • examples of the ferromagnetic material include amorphous perpendicular magnetization materials such as TbFeCo and GdFeCo, and magnetic materials having crystal magnetic anisotropy such as CoPt and FePt.
  • an alloy magnetic material of at least one selected from Fe, Co and Ni and at least one selected from B and C is also used. Can be mentioned.
  • the insulating layer 204 is made of various insulators and is provided between the reference layer 202 and the recording layer 206.
  • the insulating layer 204 includes various insulators such as magnesium oxide, aluminum oxide, aluminum nitride, SiO 2 , Bi 2 O 3 , MgF 2 , CaF, SrTiO 2 , AlLaO 3 , and Al—N—O, dielectrics, and the like.
  • the body can be formed using a semiconductor.
  • the base layer 200 and the cap layer 208 function as an electrode, a crystal orientation control film, a protective film, and the like.
  • the foundation layer 200 is formed of various metal materials or alloy materials, and realizes excellent conduction with an electrode (not shown) provided under the foundation layer 200.
  • the cap layer 208 is formed of a nonmagnetic material such as Ru, for example, and prevents the reference layer 202 and the recording layer 206 included in the MTJ element 100 from being oxidized, and an electrode (not shown) provided on the cap layer 208. To achieve excellent electrical conduction.
  • the MTJ element 100 shows a structure in which the insulating layer 204 and the reference layer 202 are stacked in the downward direction with respect to the recording layer 206 as the stacked structure of the MTJ 100, but the MTJ element 100 is not limited to such a structure.
  • the MTJ element 100 may not include the base layer 200 and the cap layer 208, may include other layers, and the positions of the reference layer 202 and the recording layer 206 may be interchanged. That is, the MTJ element 100 only needs to include the reference layer 202, the recording layer 206, and the insulating layer 204 sandwiched between the reference layer 202 and the recording layer 206.
  • the spin angular momentum is defined as two types of spin angular momentum, an upward spin angular momentum and a downward spin angular momentum.
  • the upward spin angular momentum and the downward spin angular momentum are the same, and inside the ferromagnetic material, there is a difference in the number of both.
  • the MTJ element 100 is in an antiparallel state in which the directions of the magnetic moments of the reference layer 202 and the recording layer 206 are different from each other, and in this state, electrons enter the recording layer 206 from the reference layer 202.
  • the MTJ element 100 is in an antiparallel state in which the directions of the magnetic moments of the reference layer 202 and the recording layer 206 are different from each other, and in this state, electrons enter the recording layer 206 from the reference layer 202.
  • the direction of spin polarization is opposite to the entering electrons. Therefore, in order to lower the energy of the entire system, some of the electrons that have entered invert, that is, the direction of the spin angular momentum changes. At this time, since the spin angular momentum is preserved in the entire system, a reaction equivalent to the total change of the spin angular momentum due to the inverted electrons is given to the magnetic moment of the recording layer 206.
  • the current that is, the number of electrons passing through the unit time
  • the total number of electrons changing the direction is small, so that the change in spin angular momentum generated in the magnetic moment of the recording layer 206 is small.
  • the current that is, the number of electrons passing through the unit time
  • a desired spin angular momentum change can be given to the magnetic moment of the recording layer 206 within the unit time.
  • the time change of the spin angular momentum is a torque, and when the torque exceeds a predetermined threshold, the magnetic moment of the recording layer 206 starts to be reversed and becomes stable in a state where it is reversed by 180 degrees.
  • the reason why the magnetic moment of the recording layer 206 is stable when the magnetic layer is reversed by 180 degrees is that the magnetic material constituting the recording layer 206 has an easy axis of magnetization and has uniaxial anisotropy.
  • the MTJ element 100 changes from an antiparallel state to a parallel state in which the directions of the magnetic moments of the reference layer 202 and the recording layer 206 are the same.
  • 1/0 recording in the MTJ element 100 is performed by flowing a current equal to or more than a predetermined threshold corresponding to each polarity in the direction from the reference layer 202 toward the recording layer 206 or in the opposite direction.
  • Reading method Next, a method for reading information in the MTJ element 100 will be described.
  • reading of information from the recording layer 206 is performed using the magnetoresistive effect.
  • the electric resistance in the insulating layer 204 is lower in the parallel state than in the anti-parallel state, and the electric resistance of the MTJ element 100 as a whole is lower. Therefore, a current is passed between the lower electrode (not shown) and the upper electrode (not shown) sandwiching the MTJ element 100, and the magnitude of the electric resistance indicated by the MTJ element 100 is discriminated, thereby being stored in the recording layer 206. Information can be read out.
  • the present inventors examined multi-valued information to be recorded in each memory cell as a method for further increasing the recording density of the MRAM (magnetic memory).
  • the lower limit of the MTJ element 100 of the MRAM is determined based on a design rule that defines the shape and size of wiring such as bit lines and word lines and contact portions connecting the wirings. . Therefore, there is a limit to increasing the recording density of the MRAM by making the MTJ element 100 fine.
  • the present inventors provide two MTJ elements 100 connected in parallel with each other in one memory cell as in the configuration disclosed in Patent Document 1 above. An MRAM capable of recording multi-value information in a memory cell was studied.
  • the configuration of the memory cell first examined by the present inventors includes two MTJ elements 100 connected in parallel to each other and one selection transistor. One end of these two MTJ elements 100 is connected to one common selection transistor, and the other end of the two MTJ elements 100 is connected to one common address line (word line or bit line). .
  • a memory cell in order to selectively record information on one of the MTJ elements 100 of the memory cell, or to read out information recorded in each MTJ element 100, two memory cells are used.
  • the MTJ element 100 is required to have different magnetic characteristics. Therefore, in order to make the magnetic properties of the two MTJ elements 100 included in one memory cell different from each other, in the above-mentioned Patent Document 1, two MTJ elements 100 are separately formed and MTJ elements having different stacked structures are used. Is forming.
  • the above-described memory cell since different stacked structures are separately formed, the number of steps of manufacturing the magnetic memory is increased, and as a result, it is difficult to suppress an increase in manufacturing cost.
  • the two MTJ elements 100 have different magnetic characteristics. Therefore, in order to selectively record on the MTJ element 100, the two MTJ elements 100 are different from each other. Recording voltage (high voltage, low voltage) is applied simultaneously in two stages. However, according to the study by the present inventors, it has been found that applying voltage to the two MTJ elements 100 in two stages in this way leads to an increase in power consumption during recording of the magnetic memory. In the above-described memory cell, since the recording voltage is simultaneously applied to both MTJ elements 100, information is also recorded on the unintended MTJ element 100, and a recording error is likely to occur.
  • the above-described memory cell includes two MTJ elements 100, and each MTJ element 100 has two types of resistance states. Therefore, when reading information from the memory cell, four types of resistance states are used. Must be determined. Since the difference between the resistance values in the four resistance states is smaller than the difference between the resistance values in the two resistance states in the single-bit MRAM having one MTJ element 100 in one memory cell, the read margin is reduced. descend. Furthermore, since the read margin may be reduced due to variations in manufacturing, depending on the conditions, it is difficult to determine the four resistance states, and read errors are likely to occur. That is, it can be said that the memory cell as described above is vulnerable to manufacturing variations.
  • the present inventors can avoid the occurrence of a recording error and a reading error while recording multi-value information in one memory cell, and increase power consumption and manufacturing cost.
  • FIG. 2 is a circuit diagram schematically showing the memory cell 10 according to the present embodiment.
  • the memory cell 10 is electrically connected to one end of two MTJ elements (first and second tunnel junction elements) 100a and 100b and two MTJ elements 100a and 100b. And one select transistor 300 connected thereto. That is, the selection transistor 300 is provided in common to the two MTJ elements 100a and 100b. Further, the other ends of the two MTJ elements 100a and 100b are connected to different word lines (first wirings) 400a and word lines (second wirings) 400b, respectively.
  • the MTJ elements 100a and 100b are MTJ elements having a laminated structure as shown in FIG.
  • the selection transistor 300 is a MOS (Metal-Oxide-Semiconductor) transistor, and more specifically, can be either an n-type MOS transistor or a p-type MOS transistor. Furthermore, one end of the MTJ elements 100 a and 100 b is electrically connected to the drain (or source) of the selection transistor 300. The gate of the selection transistor 300 is connected to the control line 500, and the source (or drain) not connected to the MTJ elements 100 a and 100 b of the selection transistor 300 is connected to the bit line (third wiring) 600. ing.
  • MOS Metal-Oxide-Semiconductor
  • the MTJ elements 100a and 100b have substantially the same magnetic characteristics (reversal current, element resistance value, etc.). Specifically, the MTJ elements 100a and 100b have substantially the same element resistance value in the high resistance state and substantially the same element resistance value in the low resistance state. The MTJ elements 100a and 100b have substantially the same reversal current threshold value at which the magnetic moment of the recording layer 206 is reversed.
  • the MTJ elements 100a and 100b have, for example, substantially the same shape, and the layers included in the MTJ elements 100a and 100b can have a material common to the MTJ elements 100a and 100b and substantially the same film thickness. .
  • the MTJ elements 100a and 100b since it is not necessary to make the MTJ elements 100a and 100b separately, an increase in the number of steps in manufacturing can be avoided, and as a result, an increase in manufacturing cost can be avoided.
  • two MTJ elements 100a and 100b are provided in one memory cell 10.
  • one memory cell 10 may include three or more MTJ elements 100 connected in parallel to each other.
  • three or more MTJ elements 100 may be connected to one common selection transistor 300 and connected to different word lines 400.
  • the MTJ elements 100a and 100b have been described as having substantially the same magnetic characteristics. However, in the present embodiment, the MTJ elements 100a and 100b are not limited to this. , They may have different magnetic properties. In this case, it is difficult to avoid an increase in manufacturing cost, but it is possible to apply a recording method and a reading method described below.
  • FIG. 3 is an explanatory diagram for explaining the recording method of the memory cell 10 according to the present embodiment. Specifically, four recording patterns in the memory cell 10 are shown.
  • the potential at the word line 400a is V 1
  • the potential at the word line 400b is V 2
  • the potential at the node 700 where the selection transistor 300 and the MTJ elements 100a and 100b are electrically connected is V Shown as 3 .
  • the selection transistor 300 in conduction state, the potential difference between the potential V 3 of the potential V 1 and the node 700 of the word line 400a, a current flows downward from above the MTJ element 100a, the MTJ element 100a, the current Information corresponding to the direction of flow is recorded.
  • the potential V 3 of the potential V 2 and the node 700 of the word line 400b since there is no potential difference between the potential V 3 of the potential V 2 and the node 700 of the word line 400b, no current flows through the MTJ element 100b, the MTJ element 100b, information is not recorded.
  • the MTJ element 100a the potential difference between the potential V 3 of the potential V 1 and the node 700 of the word line 400a, the opposite direction of the current from the above, namely upward current flows from the bottom.
  • information having a polarity opposite to that described above is recorded in the MTJ element 100a according to the direction in which the current flows.
  • the MTJ element 100b since there is no potential difference between the potential V 3 of the potential V 2 and the node 700 of the word line 400b, no current flows through the MTJ element 100b, the MTJ element 100b, information is not recorded.
  • the selection transistor 300 is energized and a potential difference is applied between the word line 400a and the word line 400b, so that any one of the MTJ elements 100a and 100b of the memory cell 10 is applied. To selectively record information.
  • the two MTJ elements 100a and 100b of the memory cell 10 are connected to different word lines 400a and 400b. Therefore, it is easy to selectively apply a recording voltage to one of the MTJ elements 100a and 100b by controlling the potential applied to the word lines 400a and 400b. As a result, according to the present embodiment, it is possible to avoid the simultaneous application of the recording voltage to both MTJ elements 100a and 100b included in the memory cell 10, and information is also recorded on the unintended MTJ element 100. Such a recording error can be avoided. That is, even if the two MTJ elements 100 a and 100 b of the memory cell 10 have substantially the same magnetic characteristics, information can be selectively recorded on one MTJ element 100.
  • the two MTJ elements 100 have substantially the same magnetic characteristics, in order to selectively record information on one of the MTJ elements 100, substantially the same recording voltage is used.
  • the voltage may be selectively applied to either one of the MTJ elements 100.
  • the potential V 3 of the node 700 it is preferable to have approximately the same potential as the potential V 2 of the potential V 1 or word line 400b of the word line 400a. Therefore, it is preferable to set the potential of the bit line 600 connected to the source of the selection transistor 300 as follows in consideration of the on-resistance of the selection transistor 300. When a current is to flow from the MTJ element 100 side to the selection transistor 300, it is preferable to set the potential of the bit line 600 to be lower than the potential V 3 of the node 700. Similarly, when a current is to flow from the selection transistor 300 to the MTJ element 100 side, the potential of the bit line 600 is preferably set higher than the potential V 3 of the node 700.
  • the MTJ elements 100a and 100b have been described as having substantially the same magnetic characteristics.
  • the MTJ elements 100a and 100b are not limited to this. , They may have different magnetic properties.
  • the two MTJ elements 100a and 100b may have slightly different magnetic characteristics, there may be a case where a desired difference in magnetic characteristics cannot be secured due to manufacturing variations. Even in such a case, according to the recording method of the present embodiment, information can be selectively recorded on either of the MTJ elements 100a and 100b of the memory cell 10.
  • FIG. 4 is a circuit diagram schematically showing an example of a peripheral circuit of the memory cell 10 according to the present embodiment
  • FIG. 5 is an explanatory diagram for explaining a reading method of the memory cell 10 according to the present embodiment.
  • the element resistance value of the MTJ element 100a is Ra
  • the element resistance value of the MTJ element 100b is Rb.
  • the memory cell 10 includes two MTJ elements 100a and 100b, and each MTJ element 100a and 100b has two types of resistance states. Therefore, when reading information from the memory cell, The four resistance states must be determined. Specifically, the resistance state in the memory cell 10 has the following four types of resistance states.
  • HH state high resistance state
  • LL state low resistance state
  • MTJ element 100a is in a high resistance state
  • the MTJ element 100b is in the low resistance state (hereinafter referred to as the HL state) and the reverse of the HL state (hereinafter referred to as the LH state).
  • the difference between the resistance values in the four types of resistance states is smaller than the difference between the resistance values in the two types of resistance states in a single-bit magnetic memory having one MTJ element in one memory cell. descend. Therefore, if the read margin is further reduced due to manufacturing variations, it is difficult to determine the four resistance states, and read errors are likely to occur.
  • the MTJ element 100a, 100b is connected to the different word lines 400a, 400b by using the two MTJ elements 100a, 100b, and a voltage is applied in two steps. Information is read from 100a and 100b.
  • the selection transistor 300 of the memory cell 10 in which the information to be read is recorded is set in a conductive state. Further, the potential of the bit line 600 is set to 0V.
  • both the potential V 2 of the potentials V 1 and word line 400b of the word lines 400a is set to a predetermined read potential V a Read.
  • the current I 1 flowing through the bit line 600 can be expressed by the following formula 1.
  • the electric potential V 1 of the word line 400a and set to a predetermined read potential V a Read
  • the potential V 2 of the word line 400b the same absolute value with a predetermined read potential V a Read
  • has a polarity opposite to that of the predetermined read potential V Read that is, set to ⁇ V Read .
  • the element resistances Ra and Rb of the MTJ elements 100a and 100b can be expressed by the following expression 3 according to the above expressions 1 and 2.
  • the element resistances Ra and Rb of the MTJ elements 100a and 100b are obtained by performing arithmetic processing using the two current values I 1 and I 2 detected by the current-voltage conversion amplifier 800 in two steps. Can do. Further, information recorded in the MTJ elements 100a and 100b can be known from the obtained element resistances Ra and Rb of the MTJ elements 100a and 100b.
  • the selection transistor 300 is turned on, a voltage is applied to the word lines 400a and 400b so as to have the first polarity with respect to the bit line 600, and then the word lines 400a and 400b A voltage is applied to either one of the bit lines 600 so as to have a second polarity that is opposite to the first polarity.
  • a voltage is applied in two steps using the fact that the two MTJ elements 100a and 100b are connected to different word lines 400a and 400b. Information can be read from the MTJ elements 100a and 100b.
  • the element resistances Ra and Rb of the respective MTJ elements 100a and 100b may be obtained by performing arithmetic processing.
  • the MTJ elements 100a and 100b have their respective resistances. It is only necessary to determine the resistance state. Therefore, in the following, as shown in FIG. 5, a method of reading information from the MTJ elements 100a and 100b by discriminating four types of resistance states of one memory cell will be described.
  • the reading method performs ternary determination as shown in the upper part of FIG. 5 as the first step described above. Specifically, as the first stage of the step, and the selection transistor 300 and the conductive state, the potential of the bit line 600 and 0V, both the potential V 2 of the potentials V 1 and word line 400b of the word line 400a, a predetermined read The potential is set to V Read . In such a setting, the resistance state of the memory cell 10 is detected by detecting the current I 1 flowing through the bit line 600, so that the resistance state of the memory cell 10 is “HH state”, “LL state”, “HL state and LH state”. It is possible to discriminate between the two (three-value determination).
  • the MTJ elements 100a and 100b have substantially the same magnetic characteristics, when the resistance state of the memory cell 10 is in the HL state or the LH state, in this step, the HL state and It is not possible to determine whether the state is the LH state.
  • the second step is performed.
  • the second step to set the potential V 1 of the word line 400a to a predetermined read potential V a Read, sets the potential V 2 of the word line 400b to -V a Read.
  • the peripheral circuit and the like are not limited to the circuit shown in FIG. 4, and other peripheral circuits may be used.
  • the reading method according to the present embodiment applies the voltage in two steps using the fact that the two MTJ elements 100a and 100b are connected to the different word lines 400a and 400b. Information is read from the MTJ elements 100a and 100b. Therefore, even if the two MTJ elements 100a and 100b of the memory cell 10 have substantially the same magnetic characteristics, information can be read from each MTJ element 100.
  • the MTJ elements 100a and 100b have been described as having substantially the same magnetic characteristics.
  • the MTJ elements 100a and 100b are not limited to this. , They may have different magnetic properties.
  • the two MTJ elements 100a and 100b may have slightly different magnetic characteristics, there may be a case where a desired difference in magnetic characteristics cannot be secured due to manufacturing variations. Even in such a case, according to the reading method of the present embodiment, information can be read from each of the MTJ elements 100a and 100b of the memory cell 10.
  • the magnetic memory 1, the recording method of the magnetic memory 1, and the reading method of the magnetic memory 1 can be provided.
  • Second Embodiment >> The actual magnetic memory 1 has a plurality of memory cells 10 according to the first embodiment described above. Therefore, the configuration of the magnetic memory 1 and the recording method of the magnetic memory 1 will be described below.
  • FIG. 6 is a circuit diagram schematically showing the magnetic memory 1 according to the present embodiment.
  • the magnetic memory 1 has a plurality of memory cells 10a to 10c, and, similarly to the first embodiment, one end of the MTJ element 100 included in the same memory cell 10 is a different word. Connected to line 400. Further, the word line 400 connected to one of the MTJ elements 100 included in the memory cell 10 is connected to one of the MTJ elements 100 included in another memory cell 10 adjacent to the memory cell 10. That is, between two memory cells 10 adjacent to each other, one MTJ element 100 included in each memory cell 10 shares one word line 400 with each other.
  • the magnetic memory 1 includes a memory cell 10a having MTJ elements 100a and 100b and a selection transistor 300a, and the MTJ elements 100a and 100b are connected to different word lines 400a and 400b. Further, the magnetic memory 1 includes a memory cell 10b adjacent to the memory cell 10a, and the memory cell 10b includes MTJ elements 100c and 100d and a selection transistor (second selection transistor) 300b. The MTJ element (third tunnel junction element) 100c is connected to the word line 400b.
  • one MTJ element 100 included in each memory cell 10 shares one word line 400 with each other, so that the word line 400 This reduces the number of manufacturing costs.
  • the configuration is not limited to sharing the word line 400, and at least the MTJ elements 100 in the same memory cell 10 may be connected to different word lines 400.
  • either the MTJ element 100c or the MTJ element 100d is selectively selected.
  • Information can be recorded. Even when the word line 400b is set to a low potential and the word line 400c is set to a high potential, information is selectively recorded in either the MTJ element 100c or the MTJ element 100d by performing the reverse setting. can do. In other words, in the present embodiment, information can be selectively recorded in one MTJ element 100 by providing a difference in the value of current flowing in the two MTJ elements 100 of one memory cell 10.
  • the word lines 400 other than those shown above are disconnected (floating) so that no current flows, and similarly, the control transistors 500 other than those shown above are also in a non-conductive state. Set the correct voltage.
  • the selection transistor 300 of the memory cell 10 is energized, and a potential difference or a current value difference is given between the two word lines 400 connected to each of the MTJ elements 100 of the memory cell 10.
  • recording can be performed on one MTJ element 100.
  • recording can be performed on one MTJ element 100 by applying a potential difference between the two word lines 400 connected to each of the MTJ elements 100 of the memory cell 10.
  • information can be sequentially recorded on each MTJ element 100 of the magnetic memory 1 by performing two steps.
  • FIG. 7 is an explanatory diagram for explaining an example of a recording method of the magnetic memory 1 according to the present embodiment.
  • the left side of FIG. 7 shows a pattern of voltages applied to each word line 400 in the first step
  • the right side of FIG. 7 shows each word line 400 in the second step.
  • the pattern of the voltage applied to is shown.
  • the horizontal axis indicates the passage of time
  • the vertical direction indicates the voltage applied to each word line 400.
  • the voltage applied to each word line 400 is sequentially switched from a low voltage (first voltage) to a high voltage (second voltage). Since information is recorded in one MTJ element 100 of the memory cell 10 corresponding to the location where the voltage is switched, information is sequentially recorded in one MTJ element 100 of each memory cell 10.
  • the voltage applied to each word line 400 is sequentially switched from a high voltage (second voltage) to a low voltage (second voltage).
  • Second voltage a high voltage
  • second voltage a low voltage
  • Information is recorded in the other MTJ element 100 of the memory cell 10 corresponding to the position where the voltage is switched, in accordance with the polarity of the potential difference thus applied. Therefore, information is sequentially recorded in the other MTJ element 100 of each memory cell 10 by sequentially switching the voltages as described above.
  • the voltage to be set may be reversed or the order of switching the voltage may be reversed.
  • FIG. 8 is a perspective view of an example of a specific configuration of the magnetic memory 1 according to the present embodiment
  • FIG. 9 is a circuit diagram of the magnetic memory 1 of FIG. 8 and 9, a part of the magnetic memory 1 is extracted and shown.
  • the magnetic memory 1 includes a plurality of memory cells 10 arranged in a matrix on a substrate 900, and each memory cell 10 includes two MTJ elements 100 and And a selection transistor 300.
  • control lines 500a to 500d are provided on the substrate 900 so as to extend along the first direction.
  • the control lines 500a to 500d function as gate electrodes of the selection transistors 300, and the source layer 902 and the drain 904 of each selection transistor 300 are provided on the surface layer of the substrate 900 so as to sandwich the control lines 500a to 500d.
  • the selection transistor 300 is provided so as to share the source 902 or the drain 904 with each other.
  • the separation layer for separating the selection transistor 300 is not provided between the adjacent selection transistors 300.
  • the recording density in the magnetic memory 1 is improved by adopting such a configuration in which no separation layer is provided. In this case, when the magnetic memory 1 is operated, the gate voltage (that is, the control line 500) of the adjacent selection transistor 300 can be controlled to separate the adjacent selection transistor 300 from each other.
  • a contact via 906 is provided over the source 902, and the contact via 906 causes the source 902 to extend to the bit lines 600 a and 600 b extending along the second direction orthogonal to the first direction. It is connected. Further, a contact via 908 is also provided on the drain 904, and the drain 904 is connected to two MTJ elements 100 among the plurality of MTJ elements 100 arranged in a matrix by the contact via 906. . Further, different word lines 400 are provided on the two MTJ elements 100 connected to the same contact via 906. The word lines 400a to 400d are provided so as to extend along the first direction.
  • FIG. 9 shows a circuit diagram extracted from a part of the configuration example of FIG.
  • the selection transistor 300 may be an n-type MOS transistor or a p-type MOS transistor. Depending on the polarity of the selection transistor 300, the selection transistor 300 may be connected to the corresponding control line 500. Change the applied voltage.
  • the configuration example of the magnetic memory 1 is not limited to the example illustrated in FIG. 8, and may be another configuration example.
  • FIG. 10 is a perspective view of another example of the specific configuration of the magnetic memory 1 according to the present embodiment.
  • the word line 400 is provided on the MTJ element 100, but the word line 400 may be provided below the MTJ element 100 as shown in FIG.
  • the magnetic memory 1 according to the present embodiment can be manufactured by using an apparatus and conditions used for manufacturing a general semiconductor device.
  • the magnetic memory 1 according to this embodiment can be manufactured by appropriately using a sputtering method, a CVD (Chemical Vapor Deposition) method, a photolithography method, an etching method, a CMP (Chemical Mechanical Polish) method, and the like. is there.
  • the magnetic memory 1, the recording method of the magnetic memory 1, and the reading method of the magnetic memory 1 can be provided.
  • the MTJ element 100 is not limited to an MTJ element having a perpendicular magnetization film, and may be an MTJ element having an in-plane magnetization film.
  • the magnetic memory 1 according to the present embodiment may be mounted on the same semiconductor chip together with a semiconductor circuit forming an arithmetic unit or the like to form a semiconductor device (System-on-a-Chip: SoC). Further, the magnetic memory 1 according to the present embodiment may be mounted on various electric devices in which a storage device can be mounted.
  • the magnetic memory 1 is used in various electronic devices such as various mobile devices (smartphones, tablet PCs (Personal Computers), etc.), notebook PCs, wearable devices, game devices, music devices, video devices, or digital cameras. It may be mounted as a memory for temporary storage or as a storage.
  • First and second tunnel junctions each having a laminated structure comprising a reference layer with a fixed magnetization direction, a recording layer with a reversible magnetization direction, and an insulating layer sandwiched between the reference layer and the recording layer Elements, A first select transistor electrically connected to one end of the first and second tunnel junction elements; A first wiring electrically connected to the other end of the first tunnel junction element; A second wiring electrically connected to the other end of the second tunnel junction element; A magnetic memory comprising: (2) The magnetic memory according to (1), wherein the first and second tunnel junction elements have substantially the same magnetic characteristics. (3) The first and second tunnel junction elements have substantially the same shape.
  • Each layer of the first and second tunnel junction elements has a material common to the first tunnel junction element and the second tunnel junction element and substantially the same film thickness.
  • (5) Comprising a plurality of memory cells arranged in a matrix; Each of the memory cells A plurality of tunnel junction elements each having a laminated structure comprising a reference layer having a fixed magnetization direction, a recording layer having a reversible magnetization direction, and an insulating layer sandwiched between the reference layer and the recording layer; A select transistor electrically connected to one end of the plurality of tunnel junction elements; A plurality of wirings electrically connected to the other end of each of the tunnel junction elements; Having Magnetic memory. (6) The magnetic memory according to (5), wherein the two memory cells adjacent to each other share at least one of the wirings.
  • a magnetic memory recording method comprising: The magnetic memory is First and second tunnel junctions each having a laminated structure comprising a reference layer with a fixed magnetization direction, a recording layer with a reversible magnetization direction, and an insulating layer sandwiched between the reference layer and the recording layer Elements, A select transistor electrically connected to one end of the first and second tunnel junction elements; A first wiring electrically connected to the other end of the first tunnel junction element; A second wiring electrically connected to the other end of the second tunnel junction element; Have Bringing the selection transistor into a conductive state; Applying a potential difference between the first wiring and the second wiring; Magnetic memory recording method.
  • a magnetic memory recording method comprising: The magnetic memory is Comprising a plurality of memory cells arranged in a matrix; Each of the memory cells A plurality of tunnel junction elements each having a laminated structure comprising a reference layer having a fixed magnetization direction, a recording layer having a reversible magnetization direction, and an insulating layer sandwiched between the reference layer and the recording layer; A select transistor electrically connected to one end of the plurality of tunnel junction elements; A plurality of wirings electrically connected to the other end of each of the tunnel junction elements; Have In the memory cell, Energizing the selection transistor; Giving a potential difference between the plurality of wirings; A method for recording a magnetic memory.
  • the magnetic memory is First and second tunnel junctions each having a laminated structure comprising a reference layer with a fixed magnetization direction, a recording layer with a reversible magnetization direction, and an insulating layer sandwiched between the reference layer and the recording layer Elements, A select transistor electrically connected to one end of the first and second tunnel junction elements; A first wiring electrically connected to the other end of the first tunnel junction element; A second wiring electrically connected to the other end of the second tunnel junction element; A third wiring electrically connected to the opposite side of the selection transistor to the first and second tunnel junction elements; Have Bringing the selection transistor into a conductive state; A voltage is applied to the first and second wirings so as to have a first polarity with respect to the third wiring; Then, applying a voltage to the first wiring or the second wiring so as to have a second polarity opposite to the first polarity with respect to the third wiring. And reading method of magnetic memory.

Landscapes

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Abstract

磁化方向が固定された参照層（202），磁化方向が反転可能な記録層（206），及び前記参照層と前記記録層との間に挟持された絶縁層（204）からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子（100a，100b）と，前記第１及び第２のトンネル接合素子の一端に電気的に接続された第１の選択トランジスタ（300）と，前記第１のトンネル接合素子の他端と電気的に接続された第１の配線（400a）と，前記第２のトンネル接合素子の他端と電気的に接続された第２の配線（400b）とを備える，１つのメモリセル（10）に多値情報を記録しつつ，製造コストの増加を抑えることが可能な磁気メモリを提供する。

Description

磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法
　本開示は、磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法に関する。
　大容量サーバからモバイル端末に至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。特に不揮発性半導体メモリの進歩は著しく、例えば、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用途さらにはワーキングメモリへの適用を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等を置き換えるべくＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の様々なタイプの半導体メモリの開発が進められている。なお、これらのうちの一部は既に実用化されている。
　上述したうちの１つであるＭＲＡＭは、ＭＲＡＭの有するメモリ素子の磁性体の磁化方向を反転させることにより、メモリ素子の電気抵抗が変化することを利用して、情報の記録を行う。従って、磁化方向の反転によって決定される上記メモリ素子の抵抗状態、詳細には、メモリ素子の電気抵抗の大小を判別することにより、記録された情報を読み出すことができる。このようなＭＲＡＭは、高速動作が可能でありつつ、ほぼ無限（１０１５回以上）の書き換えが可能であり、さらには信頼性も高いことから、すでに産業オートメーションや航空機などの分野で使用されている。さらに、ＭＲＡＭは、その高速動作と高い信頼性とから、今後コードストレージやワーキングメモリへの展開が期待されている。
　さらに、上述のＭＲＡＭのうち、スピントルク磁化反転を用いて磁性体の磁化方向を反転させるＭＲＡＭについては、高速動作等の上述の利点を有しつつ、低消費電力化、大容量化が可能であることから、更なる大きな期待が寄せられている。なお、このようなスピントルク磁化反転を利用したＭＲＡＭは、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ)（スピン注入型ＭＲＡＭ）と呼ばれている（例えば、非特許文献１、２参照）。
　また、ＭＲＡＭの記録密度をより高める方法として、各メモリセルに記録される情報を多値化することが検討されている。例えば、下記の特許文献１には、１つのメモリセルに、２つのトンネル接合素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子ともいう）を設け、１つのメモリセルに記録される情報を多値化した磁気メモリが開示されている。詳細には、当該特許文献１には、１つのメモリセルは、互いに並列接続された２つのＭＴＪ素子と、これらに接続された１つの選択トランジスタにより構成されている。このような構成においては、メモリセルのいずれか一方のＭＴＪ素子に対して選択的に情報を記録したり、各ＭＴＪ素子に記録された情報を区別して読み出したりするために、２つのＭＴＪ素子の磁気特性（反転電流、素子抵抗値等）を互いに異なるものとしている。より具体的には、当該特許文献１では、２つのＭＴＪ素子は、互いに異なる積層構造を持っている。
特開２００８－２７７５４２号公報
Ｐｈｙｓｉｃａｌ　Ｒｅｖｉｅｗ　ｂ,５４,９３５３（１９９６） Ｊｏｕｒｎａｌ　ｏｆ　Ｍａｇｎｅｔｉｓｍ　ａｎｄ　Ｍａｇｎｅｔｉｃ　Ｍａｔｅｒｉａｌｓ,１５９,Ｌ１（１９９６）
　上記特許文献１では、先に説明したように、１つのメモリセルに含まれる２つのＭＴＪ素子の磁気特性を互いに異なるものとするために、互いに異なる積層構造を持つ２つのＭＴＪ素子を形成している。しかしながら、上記特許文献１に開示の技術によれば、異なる積層構造を作り分けることから、磁気メモリの製造において工程数の増加を招き、その結果、磁気メモリの製造コストの増加を抑えることは難しい。
　そこで、本開示では、１つのメモリセルに多値情報を記録しつつ、製造コストの増加を抑えることが可能な、新規且つ改良された磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法を提案する。
　本開示によれば、磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、前記第１及び第２のトンネル接合素子の一端に電気的に接続された第１の選択トランジスタと、前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、を備える、磁気メモリが提供される。
　また、本開示によれば、マトリックス状に配置された複数のメモリセルを備え、前記メモリセルのそれぞれは、磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する複数のトンネル接合素子と、前記複数のトンネル接合素子の一端に電気的に接続された選択トランジスタと、前記トンネル接合素子のそれぞれの他端に電気的に接続された複数の配線と、を有する、磁気メモリが提供される。
　また、本開示によれば、磁気メモリの記録方法であって、前記磁気メモリは、磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、前記第１及び第２のトンネル接合素子の一端に電気的に接続された選択トランジスタと、前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、を有しており、前記選択トランジスタを導通状態にし、前記第１の配線と前記第２の配線との間に電位差を与える、ことを含む磁気メモリの記録方法が提供される。
　また、本開示によれば、磁気メモリの記録方法であって、前記磁気メモリは、マトリックス状に配置された複数のメモリセルを備え、前記メモリセルのそれぞれは、磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する複数のトンネル接合素子と、前記複数のトンネル接合素子の一端に電気的に接続された選択トランジスタと、前記トンネル接合素子のそれぞれの他端に電気的に接続された複数の配線と、を有しており、前記メモリセルにおいて、前記選択トランジスタを通電状態にし、前記複数の配線の間に電位差を与える、ことを含む、磁気メモリの記録方法が提供される。
　さらに、本開示によれば、磁気メモリの読み出し方法であって、前記磁気メモリは、磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、前記第１及び第２のトンネル接合素子の一端に電気的に接続された選択トランジスタと、前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、前記選択トランジスタの、前記第１及び第２のトンネル接合素子と逆側に電気的に接続された第３の配線と、を有しており、前記選択トランジスタを導通状態にし、前記第１及び第２の配線に、前記第３の配線に対して第１の極性を持つように電圧を印加し、次いで、前記第１の配線又は前記第２の配線に、前記第３の配線に対して前記第１の極性とは逆の極性である第２の極性を持つように電圧を印加することを含む、磁気メモリの読み出し方法が提供される。
　以上説明したように本開示によれば、１つのメモリセルに多値情報を記録しつつ、製造コストの増加を抑えることが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係るＭＴＪ素子１００の積層構造の一例を模式的に示す説明図である。 本開示の第１の実施形態に係るメモリセル１０を模式的に示す回路図である。 本開示の第１の実施形態に係るメモリセル１０の記録方法を説明する説明図である。 本開示の第１の実施形態に係るメモリセル１０の周辺回路の一例を模式的に示す回路図である。 本開示の第１の実施形態に係るメモリセル１０の読み出し方法を説明する説明図である。 本開示の第２の実施形態に係る磁気メモリ１を模式的に示す回路図である。 本開示の第２の実施形態に係る磁気メモリ１の記録方法の一例を説明するための説明図である。 本開示の第２の実施形態に係る磁気メモリ１の具体的な構成の一例の斜視図である。 図８の磁気メモリ１の回路図である。 本開示の第２の実施形態に係る磁気メモリ１の具体的な構成の他の一例の斜視図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、本明細書および図面において、実質的に同一または類似の機能構成を有する複数の構成要素を、同一の符号の後に異なる数字を付して区別する場合がある。ただし、実質的に同一または類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。また、異なる実施形態の類似する構成要素については、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、類似する構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
　そして、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される磁気メモリ等は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。また、以下の説明においては、磁気メモリ等の積層構造の上下方向は、メモリ素子が設けられた基板上の面を上とした場合の相対方向に対応し、実際の重力加速度に従った上下方向とは異なる場合がある。
　また、以下の説明においては、磁化方向（磁気モーメント）や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向）及び「面内方向」（膜面に対して平行な方向）等の用語を用いる。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
　以下の説明においては、「略同一」とは、数学的又は幾何学的に同一である場合だけを意味するのではなく、本開示の一実施形態に係る磁気メモリの動作や製造工程において許容される程度の違いがある場合も含むことを意味する。
　さらに、以下の回路構成の説明の際には、特段の断りがない限りは、「接続」とは、複数の要素の間を電気的に接続することを意味する。さらに、以下の説明における「接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含む。
　なお、説明は以下の順序で行うものとする。
　１．本開示に係る技術的背景
　　１．１．ＳＴＴ－ＭＲＡＭの概要
　　１．２．ＭＴＪ素子の基本構造
　　１．３．記録及び読み出し方法について
　　１．４．多値情報を記憶するメモリセルについて
　２．第１の実施形態
　　２．１．第１の実施形態に係るメモリセル１０の構成
　　２．２．第１の実施形態に係る記録方法
　　２．３．第１の実施形態に係る読み出し方法
　３．第２の実施形態
　　３．１．第２の実施形態に係る磁気メモリ１の構成
　　３．２．第２の実施形態に係る記録方法
　　３．３．第２の実施形態に係る磁気メモリ１の具体的な構成例
　４．まとめ
　５．補足
　＜＜１．本開示に係る技術的背景＞＞
　＜１．１．ＳＴＴ－ＭＲＡＭの概要＞
　以下に説明する本開示の実施形態は、ＳＴＴ-ＭＲＡＭに関するものである。そこで、本開示の一実施形態を具体的に説明する前に、本開示に係る技術的背景として、ＳＴＴ－ＭＲＡＭの概要を説明する。
　先に説明したように、ＳＴＴ-ＭＲＡＭは、スピントルク磁化反転を用いて磁性体の磁化を反転させることにより記録を行う。ＳＴＴ-ＭＲＡＭは、高速動作が可能で、且つ、書き換え回数がほぼ無限大であり、低消費電力化、大容量化を進めることができることから、大きな期待が寄せられている。
　ＳＴＴ－ＭＲＡＭ（磁気メモリ）のメモリ素子としては、ＭＴＪ素子が用いられる。ＭＴＪ素子では、磁性体からなる参照層及び記録層と、参照層と記録層との間に設けられた絶縁層とを主に有する。そして、当該ＭＴＪ素子は、所定の方向に固定された磁気モーメントを有する磁性体（参照層）を通過したスピン偏極電子が、他の磁性体（記録層）に進入する際に、他の磁性体の磁気モーメントにトルクを与えることにより磁気モーメントの反転が生じることを利用して記録を行う。さらに、当該ＭＴＪ素子においては、参照層及び記録層の磁気モーメントの方向が同じ方向である平行状態の方が、両者の磁気モーメントの方向が逆の方向である反平行状態に比べて、絶縁層における電気抵抗が低くなり、ＭＴＪ素子の電気抵抗が低くなる。そこで、ＭＴＪ素子においては、磁気モーメントの状態（磁化状態）に起因する抵抗状態の違いを利用して１／０の情報の記録がなされる。
　＜１．２．ＭＴＪ素子の基本構造＞
　次に、図１を参照して、ＳＴＴ－ＭＲＡＭ（磁気メモリ）のＭＴＪ素子１００の基本構造について説明する。なお、以下に説明する本開示の実施形態に係るＭＴＪ素子１００についても、図１を用いて説明したＭＴＪ素子１００の基本構造と同様の構造を持つものとする。また、図１は、本開示の一実施形態に係るＭＴＪ素子１００の積層構造の一例を模式的に示す説明図である。
　ＭＴＪ素子１００は、情報（１／０）を記憶するメモリ素子である。ＭＴＪ素子１００の上下には、互いに直交するアドレス用配線（例えば、ワード線及びビット線）が設けられ、ＭＴＪ素子１００は、これら配線の交点付近にてワード線及びビット線と接続される。なお、図１においては、これら配線の図示については省略している。
　図１に示すように、ＭＴＪ素子１００は、下地層２００の上に、所定の方向に磁気モーメント（磁化方向）が固定された参照層２０２と、絶縁層２０４と、磁気モーメントの向きを反転することが可能な記録層２０６と、キャップ層２０８とが順次積層されている構造を持つ。また、図１においては図示が省略されているが、ＭＴＪ素子１００は、上部電極と下部電極とによって挟まれている。さらに、ＭＴＪ素子１００の一方の端子は、選択トランジスタ（図示省略）を介してアドレス用配線（図示省略）に電気的に接続され、ＭＴＪ素子１００の他方の端子は、他のアドレス用配線（図示省略）と電気的に接続される。これにより、選択トランジスタによって選択されたＭＴＪ素子１００において、アドレス用配線を介して、ＭＴＪ素子１００の下部電極と上部電極との間に電圧が印加され、当該ＭＴＪ素子１００の記録層２０６に対する情報の書き込み及び読み出しが行われる。
　参照層２０２は、強磁性体材料を含む磁性体によって形成され、高い保磁力等によって、磁気モーメントの方向が固定されている。記録層２０６は、強磁性体材料を含む磁性体によって形成され、記録する情報に対応して磁気モーメントの方向が変化する。例えば、上記強磁性体材料としては、例えば、ＴｂＦｅＣｏおよびＧｄＦｅＣｏなどの非晶質垂直磁化材料、又は、ＣｏＰｔおよびＦｅＰｔなどの結晶磁気異方性を有する磁性体材料が挙げられる。さらには、当該強磁性体材料としては、例えば、Ｆｅ、ＣｏおよびＮｉのうちから選択された少なくとも１種以上と、ＢおよびＣのうちから選択された少なくとも１種以上との合金磁性体材料も挙げることができる。
　絶縁層２０４は、各種の絶縁体等から形成され、参照層２０２と記録層２０６との間に設けられる。例えば、絶縁層２０４は、例えば、酸化マグネシウム、酸化アルミニウム、窒化アルミニウム、ＳｉＯ２、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、Ａｌ－Ｎ－Ｏ等の各種の絶縁体、誘電体、半導体を用いて形成することができる。
　さらに、下地層２００及びキャップ層２０８は、電極、結晶配向性の制御膜、保護膜等として機能する。詳細には、下地層２００は、各種金属材料又は合金材料にて形成され、下地層２００の下に設けられる電極（図示省略）との間で優れた導通を実現する。また、キャップ層２０８は、例えばＲｕ等の非磁性体によって形成され、ＭＴＪ素子１００に含まれる参照層２０２及び記録層２０６の酸化を防止し、キャップ層２０８の上に設けられる電極（図示省略）との間で優れた導通を実現する。
　なお、図１では、ＭＴＪ１００の積層構造として、記録層２０６を基準として下方向に絶縁層２０４及び参照層２０２が積層された構造を示したが、ＭＴＪ素子１００は、かかる構造に限定されない。例えば、ＭＴＪ素子１００は、下地層２００及びキャップ層２０８を含んでいなくてもよく、さらに他の層を含んでもよいし、参照層２０２と記録層２０６との位置を入れ替えてもよい。すなわち、ＭＴＪ素子１００は、参照層２０２と、記録層２０６と、当該参照層２０２と当該記録層２０６との間に矜持された絶縁層２０４とを有していればよい。
　＜１．３．記録及び読み出し方法について＞
　（記録方法）
　続いて、ＭＴＪ素子１００における情報の記録及び読み出し方法について説明する。まずは、ＭＴＪ素子１００における情報の記録方法について説明する。ＭＴＪ素子１００では、記録層２０６への情報の書き込みは、先に説明したように、スピントルク磁化反転を用いて行われる。
　ここで、スピントルク磁化反転の詳細について説明する。電子は、２種類のスピン角運動量をもつことが知られている。そこで、スピン角運動量を、仮に上向きのスピン角運動量と、下向きのスピン角運動量との２種類のスピン角運動量として定義する。非磁性体内部では、上向きのスピン角運動量と下向きのスピン角運動量とが同数であり、強磁性体内部では、これら両者の数に差がある。
　さらに、ここでは、ＭＴＪ素子１００において、参照層２０２と記録層２０６との磁気モーメントの向きが互いに異なる反平行状態にあり、この状態において、電子を参照層２０２から記録層２０６へ進入させる場合について考える。
　電子が参照層２０２を通過した場合には、スピン偏極が生じ、すなわち、上向きのスピン角運動量と下向きのスピン角運動量との数に差が生じる。さらに、絶縁層２０４の厚さが十分に薄い場合には、このスピン偏極が緩和して通常の非磁性体における非偏極（上向きと下向きの電子の数が同数）状態になる前に、当該電子は、記録層２０６に進入することができる。
　記録層２０６では、スピン偏極の方向は進入した電子と逆になっている。従って、系全体のエネルギーを下げるために、進入した電子の一部は、反転、すなわちスピン角運動量の向きが変化する。この際、系全体ではスピン角運動量が保存されることから、反転した電子によるスピン角運動量の変化の合計と等価な反作用が記録層２０６の磁気モーメントに与えられる。
　電流、すなわち、単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために記録層２０６の磁気モーメントに発生するスピン角運動量変化も小さい。一方、電流、すなわち、単位時間に通過する電子の数を多くすると、記録層２０６の磁気モーメントに所望するスピン角運動量変化を単位時間内に与えることができる。スピン角運動量の時間変化はトルクであり、トルクが所定の閾値を超えると記録層２０６の磁気モーメントは反転を開始し、１８０度反転した状態で安定となる。なお、記録層２０６の磁気モーメントが１８０度反転した状態で安定となるのは、記録層２０６を構成する磁性体に磁化容易軸が存在し、一軸異方性があるためである。上記のような仕組みにより、ＭＴＪ素子１００は、反平行状態から、参照層２０２と記録層２０６との磁気モーメントの向きが互いに同じとなる平行状態へと変化する。
　また、平行状態において、電流を逆に記録層２０６から参照層２０２へ電子を侵入させるような向きで流した場合には、参照層２０２へ到達した際に参照層２０２で反射されて反転した電子が、記録層２０６に進入する際に記録層２０６にトルクを与える。従って、与えられたトルクにより、記録層２０６の磁気モーメントは反転し、ＭＴＪ素子１００は平行状態から反平行状態へと変化する。
　このように、ＭＴＪ素子１００における１／０の記録は、参照層２０２から記録層２０６に向かう方向又はその逆向きに、それぞれの極性に対応する所定の閾値以上の電流を流すことによって行われる。
　（読み出し方法）
　次に、ＭＴＪ素子１００における情報の読み出し方法について説明する。ＭＴＪ素子１００においては、記録層２０６からの情報の読み出しは、磁気抵抗効果を用いて行われる。詳細には、ＭＴＪ素子１００においては、平行状態の方が反平行状態に比べて、絶縁層２０４における電気抵抗が低くなり、ＭＴＪ素子１００全体としての電気抵抗が低くなる。そこで、ＭＴＪ素子１００を挟む下部電極（図示省略）と上部電極（図示省略）との間に電流を流し、ＭＴＪ素子１００が示す電気抵抗の大小を判別することによって、記録層２０６に記憶された情報を読み出すことができる。
　＜１．４．多値情報を記憶するメモリセルについて＞
　ところで、本発明者らは、ＭＲＡＭ（磁気メモリ）の記録密度をより高める方法として、各メモリセルに記録する情報を多値化することを検討した。詳細には、ＭＲＡＭのＭＴＪ素子１００等は、ビット線、ワード線といった配線や、配線間を接続するコンタクト部の形状及び大きさ等を定めたデザインルールに基づいて、その下限が定められている。従って、ＭＴＪ素子１００を微細にすることにより、ＭＲＡＭの記録密度を高めることには限界があった。そこで、本発明者らは、記録密度を高めるために、上記特許文献１に開示された構成のように、１つのメモリセル内に互いに並列に接続された２つのＭＴＪ素子１００を設け、１つのメモリセルに多値情報を記録することができるＭＲＡＭについて検討を行った。
　具体的には、最初に本発明者らが検討を行ったメモリセルの構成は、互いに並列に接続された２つのＭＴＪ素子１００と、１つの選択トランジスタとを含む。これら２つのＭＴＪ素子１００の一端は、共通する１つの選択トランジスタに接続され、さらに、２つのＭＴＪ素子１００の他端は、共通する１つのアドレス線（ワード線又はビット線）に接続されている。
　このようなメモリセルにおいては、メモリセルのいずれか一方のＭＴＪ素子１００に対して選択的に情報を記録したり、各ＭＴＪ素子１００に記録された情報を区別して読み出したりするために、２つのＭＴＪ素子１００の磁気特性を互いに異なるものとすることが求められる。そこで、１つのメモリセルに含まれる２つのＭＴＪ素子１００の磁気特性を互いに異なるものとするために、上記特許文献１では、２つのＭＴＪ素子１００を作り分けし、互いに異なる積層構造を持つＭＴＪ素子を形成している。しかしながら、上述のメモリセルを採用した場合、異なる積層構造を作り分けることから、磁気メモリの製造の工程数の増加を招き、その結果、製造コストの増加を抑えることは難しい。
　また、上述のメモリセルにおいては、２つのＭＴＪ素子１００は互いに異なる磁気特性を持っていることから、上記ＭＴＪ素子１００に選択的に記録するためには、２つのＭＴＪ素子１００の両方に、異なる記録電圧（高電圧、低電圧）を２段階で同時に印加することとなる。しかしながら、本発明者らの検討によると、このように２つのＭＴＪ素子１００に２段階で電圧を印加することは、磁気メモリの記録時の消費電力の増加を招くことがわかった。また、上述のメモリセルにおいては、両方のＭＴＪ素子１００に同時に記録電圧が印加されることから、意図しないＭＴＪ素子１００にも情報が記録され、記録エラーが生じやすい。
　さらに、上述のメモリセルには２つのＭＴＪ素子１００が含まれており、各ＭＴＪ素子１００は２種類の抵抗状態を持つことから、当該メモリセルから情報を読み出す際には、４種類の抵抗状態を判別しなくてはならない。４種類の抵抗状態における抵抗値の差分は、１つのメモリセルに１つのＭＴＪ素子１００を有する単ビットのＭＲＡＭにおける２種類の抵抗状態の抵抗値の差分に比べて小さくなることから、読み出しマージンが低下する。さらに、製造時のバラツキに起因して読み出しマージンが低下することもあることから、条件によっては、４種類の抵抗状態の判別が難しくなり、読み出しエラーが生じやすくなる。すなわち、上述のようなメモリセルは、製造バラツキに弱いと言える。
　このような状況を踏まえて、本発明者らは、１つのメモリセルに多値情報を記録しつつ、記録エラー及び読み出しエラーの発生を避けることができ、且つ、消費電力及び製造コストの増加を抑えることが可能な磁気メモリ、磁気メモリの記録方法及び磁気メモリの読み出し方法について鋭意検討を重ねた。そして、本発明者らは、本発明者らの独自の検討に基づき、以下に説明する本開示の一実施形態を創作するに至った。以下に、本発明者らが創作した本開示の一実施形態の詳細を説明する。
　＜＜２．第１の実施形態＞＞
　＜２．１．第１の実施形態に係るメモリセル１０の構成＞
　まずは、図２を参照して、本開示の第１の実施形態に係るメモリセル１０の構成を説明する。図２は、本実施形態に係るメモリセル１０を模式的に示す回路図である。
　図２に示すように、本実施形態に係るメモリセル１０は、２つのＭＴＪ素子（第１及び第２のトンネル接合素子）１００ａ、１００ｂと、２つのＭＴＪ素子１００ａ、１００ｂの一端に電気的に接続された１つの選択トランジスタ３００とを有する。すなわち、選択トランジスタ３００は、２つのＭＴＪ素子１００ａ、１００ｂに共通して設けられる。さらに、２つのＭＴＪ素子１００ａ、１００ｂの他端は、それぞれ異なるワード線（第１の配線）４００ａ、ワード線（第２の配線）４００ｂに接続されている。ＭＴＪ素子１００ａ、１００ｂは、先に説明した図１に示すような積層構造を有するＭＴＪ素子である。また、選択トランジスタ３００は、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、詳細には、ｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタのいずれかであることができる。さらに、選択トランジスタ３００のドレイン（又は、ソース）にＭＴＪ素子１００ａ、１００ｂの一端が電気的に接続されている。また、選択トランジスタ３００のゲートは、コントロール線５００に接続され、選択トランジスタ３００のＭＴＪ素子１００ａ、１００ｂと接続されていないソース（又は、ドレイン）は、ビット線（第３の配線）６００に接続されている。
　なお、ＭＴＪ素子１００ａ、１００ｂは、互いに略同一の磁気特性（反転電流、素子抵抗値等）を持つ。詳細には、ＭＴＪ素子１００ａ、１００ｂは、高抵抗状態における素子抵抗値が略同一であり、且つ、低抵抗状態における素子抵抗値が略同一である。また、ＭＴＪ素子１００ａ、１００ｂは、それぞれの有する記録層２０６の磁気モーメントが反転する反転電流の閾値も互いに略同一である。
　従って、ＭＴＪ素子１００ａ、１００ｂは、例えば、互いに略同一の形状を有し、ＭＴＪ素子１００ａ、１００ｂの有する各層は、ＭＴＪ素子１００ａ、１００ｂで共通する材料及び略同一の膜厚を有することができる。これにより、本実施形態においては、ＭＴＪ素子１００ａ、１００ｂを作り分ける必要がないことから、製造における工程数の増加を避け、その結果、製造コストの増加を避けることができる。
　なお、図２においては、１つのメモリセル１０に２つのＭＴＪ素子１００ａ、１００ｂが設けられているが、本実施形態においては、これに限定されるものではない。例えば、１つのメモリセル１０に、互いに並列に接続された３つ以上のＭＴＪ素子１００が含まれていてもよい。この場合、３つ以上のＭＴＪ素子１００は、共通する１つの選択トランジスタ３００に接続されており、且つ、互いに異なるワード線４００に接続されていればよい。
　また、上述の説明においては、ＭＴＪ素子１００ａ、１００ｂは、互いに略同一の磁気特性を持つものとして説明したが、本実施形態においては、これに限定されるものではなく、ＭＴＪ素子１００ａ、１００ｂは、互いに異なる磁気特性を持っていてもよい。この場合、製造コストの増加を避けることは難しくなるが、以下に説明する記録方法及び読み出し方法を適用することが可能となる。
　＜２．２．第１の実施形態に係る記録方法＞
　次に、第１の実施形態に係るメモリセル１０における記録方法について、図３を参照して説明する。図３は、本実施形態に係るメモリセル１０の記録方法を説明する説明図であり、詳細には、当該メモリセル１０における、４つの記録パターンを示している。なお、以下の説明においては、ワード線４００ａにおける電位をＶ１、ワード線４００ｂにおける電位をＶ２、選択トランジスタ３００とＭＴＪ素子１００ａ、１００ｂとが電気的に接続されているノード７００の電位をＶ３として示す。
　まず、図３の一番左側に示されるＶ１＞Ｖ２＝Ｖ３の記録パターンを説明する。この場合、選択トランジスタ３００を通電状態にすると、ワード線４００ａの電位Ｖ１とノード７００の電位Ｖ３との電位差により、ＭＴＪ素子１００ａに上から下向きに電流が流れ、ＭＴＪ素子１００ａには、電流の流れる向きに応じた情報が記録される。一方、ワード線４００ｂの電位Ｖ２とノード７００の電位Ｖ３と間には電位差がないことから、ＭＴＪ素子１００ｂには電流が流れず、ＭＴＪ素子１００ｂには、情報が記録されない。
　また、図３の左から２番目に示されるＶ１＜Ｖ２＝Ｖ３の記録パターンを説明する。この場合、ＭＴＪ素子１００ａには、ワード線４００ａの電位Ｖ１とノード７００の電位Ｖ３との電位差により、上述とは逆の向きの電流、すなわち下から上向きに電流が流れる。その結果、ＭＴＪ素子１００ａには、電流の流れる向きに応じて上述とは逆の極性を持つ情報が記録される。この場合も、ワード線４００ｂの電位Ｖ２とノード７００の電位Ｖ３と間には電位差がないことから、ＭＴＪ素子１００ｂには電流が流れず、ＭＴＪ素子１００ｂには、情報が記録されない。
　さらに、図３の一番右側及び右から２番目に示すように、上述のパターンとは逆になるように電位を設定する、すなわち、Ｖ２＞Ｖ１＝Ｖ３又はＶ２＜Ｖ１＝Ｖ３になるように電位を設定する。このようにすることで、電流の流れる向きに応じた極性を持つ情報がＭＴＪ素子１００ｂに記録される。
　以上のように、本実施形態においては、選択トランジスタ３００を通電状態にし、ワード線４００ａとワード線４００ｂとの間に電位差を与えることにより、メモリセル１０のＭＴＪ素子１００ａ、１００ｂのいずれかに対して選択的に情報を記録する。
　すなわち、本実施形態においては、メモリセル１０の２つのＭＴＪ素子１００ａ、１００ｂは互いに異なるワード線４００ａ、４００ｂと接続されている。従って、ワード線４００ａ、４００ｂに与える電位を制御することにより、ＭＴＪ素子１００ａ、１００ｂのいずれか一方に選択的に記録電圧を印加することは容易である。その結果、本実施形態によれば、メモリセル１０に含まれる両方のＭＴＪ素子１００ａ、１００ｂに同時に記録電圧が印加されることを避けることができ、意図しないＭＴＪ素子１００にも情報が記録されるといった記録エラーが生じることを避けることができる。すなわち、メモリセル１０の２つのＭＴＪ素子１００ａ、１００ｂが互いに略同一の磁気特性を持っていても、選択的に一方のＭＴＪ素子１００に情報を記録することができる。
　また、本実施形態においては、２つのＭＴＪ素子１００は互いに略同一の磁気特性を持っていることから、上記ＭＴＪ素子１００の一方に選択的に情報を記録するためには、略同一の記録電圧をいずれか一方のＭＴＪ素子１００に選択的に電圧を印加すればよい。その結果、２つのＭＴＪ素子１００に２段階で記録電圧を同時に印加することを避けることができることから、本実施形態によれば、磁気メモリの記録時の消費電力の増加を避けることができる。
　なお、ノード７００の電位Ｖ３は、ワード線４００ａの電位Ｖ１又はワード線４００ｂの電位Ｖ２とほぼ同じ電位を持つことが好ましい。従って、選択トランジスタ３００のオン抵抗を考慮して、選択トランジスタ３００のソースに接続されたビット線６００の電位を以下のように設定することは好ましい。ＭＴＪ素子１００側から選択トランジスタ３００へ電流を流そうとする場合には、ビット線６００の電位をノード７００の電位Ｖ３よりも低電位に設定することが好ましい。また、同様に、選択トランジスタ３００からＭＴＪ素子１００側へ電流を流そうとする場合には、ビット線６００の電位をノード７００の電位Ｖ３よりも高電位に設定することが好ましい。
　なお、上述の説明においては、ＭＴＪ素子１００ａ、１００ｂは、互いに略同一の磁気特性を持つものとして説明したが、本実施形態においては、これに限定されるものではなく、ＭＴＪ素子１００ａ、１００ｂは、互いに異なる磁気特性を持っていてもよい。例えば、２つのＭＴＪ素子１００ａ、１００ｂは多少異なる磁気特性を持っているものの、製造バラツキに起因して、所望する程度の磁気特性の差を確保できていない場合がある。このような場合であっても、本実施形態の記録方法によれば、メモリセル１０のＭＴＪ素子１００ａ、１００ｂのいずれかに対して選択的に情報を記録することができる。
　＜２．３．第１の実施形態に係る読み出し方法＞
　次に、第１の実施形態に係るメモリセル１０における読み出し方法について、図４及び図５を参照して説明する。図４は、本実施形態に係るメモリセル１０の周辺回路の一例を模式的に示す回路図であり、図５は、本実施形態に係るメモリセル１０の読み出し方法を説明する説明図である。なお、以下の説明においては、ＭＴＪ素子１００ａの素子抵抗値をＲａ、ＭＴＪ素子１００ｂの素子抵抗値をＲｂとする。
　ところで、本実施形態に係るメモリセル１０には２つのＭＴＪ素子１００ａ、１００ｂが含まれており、各ＭＴＪ素子１００ａ、１００ｂは２種類の抵抗状態を持つことから、当該メモリセルから情報を読み出す際には、４種類の抵抗状態を判別しなくてはならない。詳細には、メモリセル１０における抵抗状態は以下の４種類の抵抗状態を持つ。ＭＴＪ素子１００ａ、１００ｂがともに高抵抗状態にある場合（以下、ＨＨ状態と呼ぶ）、ＭＴＪ素子１００ａ、１００ｂがともに低抵抗状態にある場合（以下ＬＬ状態と呼ぶ）、ＭＴＪ素子１００ａが高抵抗状態にあり、且つＭＴＪ素子１００ｂが低抵抗状態にある場合（以下、ＨＬ状態と呼ぶ）、及び、当該ＨＬ状態の逆である場合（以下、ＬＨ状態と呼ぶ）の４種類である。
　４種類の抵抗状態における抵抗値の差分は、１つのメモリセルに１つのＭＴＪ素子を有する単ビットの磁気メモリにおける２種類の抵抗状態の抵抗値の差分に比べて小さくなることから、読み出しマージンが低下する。従って、製造時のバラツキに起因して読み出しマージンがさらに低下した場合には、４種類の抵抗状態の判別が難しくなり、読み出しエラーが生じやすくなる。
　そこで、本実施形態に係る読み出し方法では、２つのＭＴＪ素子１００ａ、１００ｂが互いに異なるワード線４００ａ、４００ｂと接続されていることを利用して、２段階のステップで電圧を印加して、ＭＴＪ素子１００ａ、１００ｂから情報を読み出す。このようにすることで、本実施形態においては、製造バラツキ等に起因して読み出しマージンが低下しても４種類の抵抗状態の判別を行うことができ、読み出しエラーの発生を避けることができる。
　以下に、本実施形態に係る読み出し方法の一例として、図４に示すようなビット線６００に接続された電流－電圧変換アンプ８００を用いた読み出し方法について説明する。
　まず、図４に示されるような回路において情報を読み出す場合には、読み出したい情報が記録されたメモリセル１０の選択トランジスタ３００を導電状態とする。さらに、ビット線６００の電位を０Ｖに設定する。
　そして、第１段階目のステップとして、ワード線４００ａの電位Ｖ１及びワード線４００ｂの電位Ｖ２の両方を、所定の読み出し電位ＶＲｅａｄに設定する。このように設定した場合、ビット線６００に流れる電流Ｉ１は、以下の数式１で示すことができる。
Figure JPOXMLDOC01-appb-M000001
　次に、第２段階目のステップとして、ワード線４００ａの電位Ｖ１を、所定の読み出し電位ＶＲｅａｄに設定し、ワード線４００ｂの電位Ｖ２を、所定の読み出し電位ＶＲｅａｄと同じ絶対値を持ち、所定の読み出し電位ＶＲｅａｄの逆の極性を持つように、すなわち、－ＶＲｅａｄに設定する。このように設定した場合、ビット線６００に流れる電流Ｉ２は、以下の数式２で示すことができる。
Figure JPOXMLDOC01-appb-M000002
　さらに、上記数式１及び２により、ＭＴＪ素子１００ａ、１００ｂの素子抵抗Ｒａ、Ｒｂは以下のような数式３で示すことができる。
Figure JPOXMLDOC01-appb-M000003
　従って、２段階のステップで電流－電圧変換アンプ８００により検知された２つの電流値Ｉ１、Ｉ２を用いて演算処理を行うことにより、ＭＴＪ素子１００ａ、１００ｂの素子抵抗Ｒａ、Ｒｂを求めることができる。さらに、求めたＭＴＪ素子１００ａ、１００ｂの素子抵抗Ｒａ、Ｒｂから、ＭＴＪ素子１００ａ、１００ｂに記録された情報を知ることができる。
　すなわち、本実施形態においては、選択トランジスタ３００を導通状態にし、ワード線４００ａ、４００ｂに、ビット線６００に対して第１の極性を持つように電圧を印加し、次いで、ワード線４００ａ、４００ｂのいずれか一方に、ビット線６００に対して上記第１の極性とは逆の極性である第２の極性を持つように電圧を印加する。このように、本実施形態に係る読み出し方法では、２つのＭＴＪ素子１００ａ、１００ｂが互いに異なるワード線４００ａ、４００ｂと接続されていることを利用して、２段階のステップで電圧を印加して、ＭＴＪ素子１００ａ、１００ｂから情報を読み出すことができる。
　上述のように、演算処理を行ってそれぞれのＭＴＪ素子１００ａ、１００ｂの素子抵抗Ｒａ、Ｒｂを求めてもよいが、ＭＴＪ素子１００ａ、１００ｂの情報の読み出しにおいては、それぞれのＭＴＪ素子１００ａ、１００ｂの抵抗状態が判別できればよい。そこで、以下においては、図５に示すように、１つのメモリセルの４種類の抵抗状態を判別することにより、ＭＴＪ素子１００ａ、１００ｂの情報の読み出す方法について説明する。
　まず、本実施形態に係る読み出し方法は、上述の１段階目のステップとして、図５の上段に示されるような３値判定を行う。詳細には、１段階目のステップとして、選択トランジスタ３００を導電状態とし、ビット線６００の電位を０Ｖとし、ワード線４００ａの電位Ｖ１及びワード線４００ｂの電位Ｖ２の両方を、所定の読み出し電位ＶＲｅａｄに設定する。このように設定した場合、ビット線６００に流れる電流Ｉ１を検知することにより、メモリセル１０の抵抗状態が、「ＨＨ状態」、「ＬＬ状態」、「ＨＬ状態及びＬＨ状態」の３種類のいずれかにあるかを判別することができる（３値判定）。なお、本実施形態においては、ＭＴＪ素子１００ａ、１００ｂは略同一の磁気特性を持つことから、メモリセル１０の抵抗状態がＨＬ状態又はＬＨ状態にある場合には、当該ステップにおいては、ＨＬ状態及びＬＨ状態のいずれかであるかを判別することはできない。
　そこで、１段階目のステップでメモリセル１０の抵抗状態がＨＬ状態又はＬＨ状態にある場合と判別された場合、すなわち、抵抗状態が未確定である場合には、上述の２段階目のステップを行う。詳細には、２段階目のステップとして、ワード線４００ａの電位Ｖ１を所定の読み出し電位ＶＲｅａｄに設定し、ワード線４００ｂの電位Ｖ２を－ＶＲｅａｄに設定する。このように、当該ステップにおいては、ＭＴＪ素子１００ａ、１００ｂには異なる電圧が印加されていることから、図５の下段に示すように、ＨＬ状態とＬＨ状態とを判別することができる（２値判定）。
　このように、必要に応じて２段階目のステップを行えばよいことから、情報の読み出しにかかる時間を短くすることができる。なお、上述の読み出し方法は、２段階のステップを繰り返し複数回行うことで、読み出しエラーをより避けることができる。また、本実施形態においては、周辺回路等は図４に示す回路に限定されることなく、他の周辺回路を用いてもよい。
　以上のように、本実施形態の読み出し方法は、２つのＭＴＪ素子１００ａ、１００ｂが互いに異なるワード線４００ａ、４００ｂと接続されていることを利用して、２段階のステップで電圧を印加して、ＭＴＪ素子１００ａ、１００ｂから情報を読み出す。従って、メモリセル１０の２つのＭＴＪ素子１００ａ、１００ｂが互いに略同一の磁気特性を持っていても、それぞれのＭＴＪ素子１００から情報を読み出すことができる。
　なお、上述の説明においては、ＭＴＪ素子１００ａ、１００ｂは、互いに略同一の磁気特性を持つものとして説明したが、本実施形態においては、これに限定されるものではなく、ＭＴＪ素子１００ａ、１００ｂは、互いに異なる磁気特性を持っていてもよい。例えば、２つのＭＴＪ素子１００ａ、１００ｂは多少異なる磁気特性を持っているものの、製造バラツキに起因して、所望する程度の磁気特性の差を確保できていない場合がある。このような場合であっても、本実施形態の読み出し方法によれば、メモリセル１０のＭＴＪ素子１００ａ、１００ｂのそれぞれから情報を読み出すことができる。
　以上のように、本実施形態によれば、１つのメモリセル１０に多値情報を記録しつつ、記録エラー及び読み出しエラーの発生を避けることができ、且つ、消費電力及び製造コストの増加を抑えることが可能な磁気メモリ１、磁気メモリ１の記録方法及び磁気メモリ１の読み出し方法を提供することができる。
　＜＜３．第２の実施形態＞＞
　実際の磁気メモリ１は、上述の第１の実施形態に係るメモリセル１０を複数有する。そこで、以下に、このような磁気メモリ１の構成、及び磁気メモリ１の記録方法について説明する。
　＜３．１．第２の実施形態に係る磁気メモリ１の構成＞
　まずは、本実施形態に係る磁気メモリ１の構成について、図６を参照して説明する。図６は、本実施形態に係る磁気メモリ１を模式的に示す回路図である。
　図６に示すように、磁気メモリ１は、複数のメモリセル１０ａ～ｃを有し、第１の実施形態と同様に、同一のメモリセル１０に含まれるＭＴＪ素子１００の一端は、互いに異なるワード線４００に接続されている。さらに、メモリセル１０に含まれるＭＴＪ素子１００の一方に接続されたワード線４００は、当該メモリセル１０に隣接する他のメモリセル１０に含まれるＭＴＪ素子１００の一方に接続されている。すなわち、互いに隣接する２つのメモリセル１０の間においては、それぞれのメモリセル１０に含まれる一方のＭＴＪ素子１００が互いに１つのワード線４００を共有している。
　具体的には、磁気メモリ１は、ＭＴＪ素子１００ａ、１００ｂと、選択トランジスタ３００ａとを有するメモリセル１０ａを有し、ＭＴＪ素子１００ａ、１００ｂは、互いに異なるワード線４００ａ、４００ｂに接続されている。さらに、磁気メモリ１は、上記メモリセル１０ａに隣接するメモリセル１０ｂを有し、当該メモリセル１０ｂは、ＭＴＪ素子１００ｃ、１００ｄと選択トランジスタ（第２の選択トランジスタ）３００ｂとを有する。また、ＭＴＪ素子（第３のトンネル接合素子）１００ｃは、上記ワード線４００ｂに接続されている。
　なお、本実施形態においては、互いに隣接する２つのメモリセル１０の間においては、それぞれのメモリセル１０に含まれる一方のＭＴＪ素子１００が互いに１つのワード線４００を共有することにより、ワード線４００の数を減らし、製造コストを抑えている。しかしながら、本実施形態においては、ワード線４００を共有するような構成に限定されるものではなく、少なくとも、同一のメモリセル１０においてＭＴＪ素子１００は異なるワード線４００に接続されていればよい。
　＜３．２．第２の実施形態に係る記録方法＞
　次に、図６を参照しながら、本実施形態に係る磁気メモリ１の記録方法について説明する。本実施形態においても、第１の実施形態と同様に、ワード線４００の間の電位差を制御することにより、１つのメモリセル１０に含まれる２つのＭＴＪ素子１００のいずれかに記録するかを選択することができる。
　ここでは、図６のＭＴＪ素子１００ｃ及びＭＴＪ素子１００ｄへ情報を記録する場合について説明する。
　まず、ワード線４００ｂを高電位、ワード線４００ｃを低電位に設定し、選択トランジスタ３００ｂが非導通状態にある場合には、ＭＴＪ素子１００ｃ及びＭＴＪ素子１００ｄの両方に同一値の電流が流れる。
　そこで、コントロール線５００ｂに電圧を印加し、選択トランジスタ３００ｂを導通状態した場合には、ワード線４００ｂ、４００ｃとビット線６００との電位差により、ＭＴＪ素子１００ｃとＭＴＪ素子１００ｄに流れる電流に差がつく。詳細には、ビット線６００の電位が低電位であれば、ＭＴＪ素子１００ｃを流れる電流は増加し、ＭＴＪ素子１００ｄを流れる電流は減少する。一方、ビット線６００の電位が高電位であれば、ＭＴＪ素子１００ｃを流れる電流は減少し、ＭＴＪ素子１００ｄを流れる電流は増加する。従って、増加した電流によりＭＴＪ素子１００に記録可能となり、減少した電流によりＭＴＪ素子１００に記録ができないように各電位を設定することにより、ＭＴＪ素子１００ｃとＭＴＪ素子１００ｄとのいずれかに選択的に情報を記録することができる。また、ワード線４００ｂを低電位、ワード線４００ｃを高電位に設定した場合も、上述とは逆の設定を行うことにより、ＭＴＪ素子１００ｃとＭＴＪ素子１００ｄとのいずれかに選択的に情報を記録することができる。すなわち、本実施形態においては、１つのメモリセル１０の２つのＭＴＪ素子１００に流れる電流値に差を設けることにより、選択的に一方のＭＴＪ素子１００に情報を記録することができる。
　なお、上記で示した以外のワード線４００には電流が流れないように非接続（フローティング）にし、同様に、上記で示した以外のコントロール線５００も各選択トランジスタ３００が非導通状態になるような電圧に設定する。
　すなわち、本実施形態においては、メモリセル１０の選択トランジスタ３００を通電状態し、当該メモリセル１０のＭＴＪ素子１００のそれぞれに接続された２つのワード線４００の間に電位差もしくは電流値の差を与えることにより、一方のＭＴＪ素子１００に記録を行うことができる。
　なお、上述の記録方法においては、各ワード線４００、ビット線６００の電位及び選択トランジスタ３００の導通状態を制御することにより、同時に複数のＭＴＪ素子１００に所望する情報を記録することも可能である。このように制御することにより、磁気メモリ１の記録にかかる時間を短くすることができる。
　本実施形態においては、メモリセル１０のＭＴＪ素子１００のそれぞれに接続された２つのワード線４００の間に電位差を与えることにより、一方のＭＴＪ素子１００に記録を行うことができる。このような方法を応用することにより、２段階のステップを行うことにより、磁気メモリ１の有する各ＭＴＪ素子１００に順次情報を記録することができる。
　例えば、図７を参照して、磁気メモリ１の有する各ＭＴＪ素子１００に順次情報を記録する方法について説明する。図７は、本実施形態に係る磁気メモリ１の記録方法の一例を説明するための説明図である。詳細には、図７の左側には、１段階目のステップにおける、各ワード線４００に印加される電圧のパターンを示し、図７の右側には、２段階目のステップにおける、各ワード線４００に印加される電圧のパターンを示す。図７に示される各電圧パターンにおいては、横軸が時間経過を示し、縦方向が各ワード線４００に印加される電圧を示す。
　図７の左側に示すように、１段階目のステップとして、各ワード線４００に印加する電圧を低電圧（第１の電圧）から高電圧（第２の電圧）に順次切り替える。電圧が切り替えられた箇所に対応するメモリセル１０の一方のＭＴＪ素子１００に情報が記録されることから、順次、各メモリセル１０の一方のＭＴＪ素子１００に情報が記録されることとなる。
　さらに、図７の右側に示すように、２段階目のステップとして、各ワード線４００に印加する電圧を高電圧（第２の電圧）から低電圧（第２の電圧）に順次切り替える。このようにして与えられた電位差の極性により、今度は、電圧が切り替えられた箇所に対応するメモリセル１０の他方のＭＴＪ素子１００に情報が記録される。従って、上述のように順次電圧を切り替えることで、順次、各メモリセル１０の他方のＭＴＪ素子１００に情報が記録されることとなる。
　すなわち、上述の記録方法においては、磁気メモリ１の有する各ＭＴＪ素子１００に順次情報を記録することができる。なお、上述の記録方法においては、設定する電圧を逆にしてもよく、電圧を切り替える順番を逆にしてもよい。
　＜３．３．第２の実施形態に係る磁気メモリ１の具体的な構成例＞
　次に、本実施形態に係る磁気メモリ１の具体的な構成を、図８及び図９を参照して説明する。図８は、本実施形態に係る磁気メモリ１の具体的な構成の一例の斜視図であり、図９は、図８の磁気メモリ１の回路図である。なお、図８及び図９においては、磁気メモリ１の一部を抜き出して示している。
　図８に示されるように、本実施形態に係る磁気メモリ１においては、基板９００上にマトリックス状に配置された複数のメモリセル１０を有し、各メモリセル１０は、２つのＭＴＪ素子１００と、選択トランジスタ３００とを有する。
　詳細には、基板９００上には、コントロール線５００ａ～ｄが、第１の方向に沿って延伸するように設けられている。コントロール線５００ａ～ｄは、各選択トランジスタ３００のゲート電極として機能し、コントロール線５００ａ～ｄを挟むようにして、基板９００の表面層には、各選択トランジスタ３００のソース９０２及びドレイン９０４が設けられている。なお、図９においては、互いに隣接する２つのメモリセル１０においては、選択トランジスタ３００は、互いにソース９０２又はドレイン９０４を共有するように設けられている。言い換えると、図９に示す例においては、隣接する選択トランジスタ３００との間には、選択トランジスタ３００を分離するための分離層が設けられていない。このように分離層を設けないような構成を採用することにより、磁気メモリ１における記録密度を向上させている。なお、この場合、磁気メモリ１の動作時において、隣接する選択トランジスタ３００のゲート電圧（すなわち、コントロール線５００）の電圧を制御することにより、隣接する選択トランジスタ３００との分離を行うことができる。
　また、ソース９０２上には、コンタクトビア９０６が設けられており、当該コンタクトビア９０６により、ソース９０２は、上記第１の方向と直交する第２の方向に沿って延伸するビット線６００ａ、６００ｂに接続されている。さらに、ドレイン９０４上にもコンタクトビア９０８が設けられており、ドレイン９０４は、当該コンタクトビア９０６により、マトリックス状に配置された複数のＭＴＪ素子１００のうちの２つのＭＴＪ素子１００と接続されている。さらに、同一のコンタクトビア９０６に接続する２つのＭＴＪ素子１００の上には、互いに異なるワード線４００が設けられている。ワード線４００ａ～ｄは、上記第１の方向に沿って延伸するように設けられている。
　なお、図８の構成例の一部を抜き出して回路図として表したものが、図９となる。
　図８及び図９に示す磁気メモリ１において、ＭＴＪ１００ｂに「１」の情報を記録する場合には、コントロール線５００ａ及びワード線４００ａに高電圧を印加し、ビット線６００ｂに低電圧を印加し、それ以外の配線をフローティング状態にすればよい。一方、ＭＴＪ１００ｂに「０」の情報を記録する場合には、コントロール線５００ａ及びビット線６００ｂに高電圧を印加し、ワード線４００ａに低電圧を印加すればよい。
　なお、先に説明したように、本実施形態においては、選択トランジスタ３００は、ｎ型のＭＯＳトランジスタ又はｐ型のＭＯＳトランジスタであってもよく、選択トランジスタ３００の極性により、対応するコントロール線５００に印加する電圧を変える。
　なお、本実施形態においては、磁気メモリ１の構成例は、図８に示す例に限定されるものではなく、他の構成例であってもよい。例えば、他の例について、図１０を参照して説明する。図１０は、本実施形態に係る磁気メモリ１の具体的な構成の他の一例の斜視図である。図８に示す例では、ＭＴＪ素子１００の上にワード線４００を設けているが、図１０に示すように、ＭＴＪ素子１００の下にワード線４００を設けてもよい。
　また、本実施形態に係る磁気メモリ１は、一般的な半導体装置の製造に用いられる装置、及び条件を用いることで製造することが可能である。例えば、本実施形態に係る磁気メモリ１は、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｏｎ）法、フォトリソグラフィ法、エッチング法、およびＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）法などを適宜用いることで製造することが可能である。
　＜＜４．まとめ＞＞
　以上のように、本開示の実施形態によれば、１つのメモリセル１０に多値情報を記録しつつ、記録エラー及び読み出しエラーの発生を避けることができ、且つ、消費電力及び製造コストの増加を抑えることが可能な磁気メモリ１、磁気メモリ１の記録方法及び磁気メモリ１の読み出し方法を提供することができる。
　なお、本開示の実施形態に係るＭＴＪ素子１００は、垂直磁化膜を有するＭＴＪ素子であることに限定されるものではなく、面内磁化膜を有するＭＴＪ素子であってもよい。
　また、本実施形態に係る磁気メモリ１は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ:ＳｏＣ）をなしてもよい。また、本実施形態に係る磁気メモリ１は、記憶装置が搭載され得る各種の電気機器に実装されてよい。例えば、磁気メモリ１は、各種のモバイル機器（スマートフォン、タブレットＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）等）、ノートＰＣ、ウェアラブルデバイス、ゲーム機器、音楽機器、ビデオ機器、又はデジタルカメラ等の、各種の電子機器に、一時記憶のためのメモリとして、あるいはストレージとして搭載されてよい。
　＜＜５．補足＞＞
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、
　前記第１及び第２のトンネル接合素子の一端に電気的に接続された第１の選択トランジスタと、
　前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、
　前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、
　を備える、磁気メモリ。
（２）
　前記第１及び第２のトンネル接合素子は、互いに略同一の磁気特性を有する、上記（１）に記載の磁気メモリ。
（３）
　前記第１及び第２のトンネル接合素子は、互いに略同一の形状を有し、
　前記第１及び第２のトンネル接合素子の有する各層は、前記第１のトンネル接合素子と前記第２のトンネル接合素子とで共通する材料及び略同一の膜厚を有する、
　上記（２）に記載の磁気メモリ。
（４）
　前記積層構造を有する第３のトンネル接合素子と、
　前記第３のトンネル接合素子の一端に電気的に接続された第２の選択トランジスタと、
　をさらに備え、
　前記第３のトンネル接合素子の他端は、前記第２の配線に電気的に接続されている、
　上記（１）～（３）のいずれか１つに記載の磁気メモリ。
（５）
　マトリックス状に配置された複数のメモリセルを備え、
　　前記メモリセルのそれぞれは、
　　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する複数のトンネル接合素子と、
　　前記複数のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
　　前記トンネル接合素子のそれぞれの他端に電気的に接続された複数の配線と、
　　を有する、
　磁気メモリ。
（６）
　互いに隣接する２つの前記メモリセルにおいては、前記配線のうちの少なくとも１つの前記配線を共有する、上記（５）に記載の磁気メモリ。
（７）
　互いに隣接する２つの前記メモリセルにおいては、前記選択トランジスタは、互いにソース又はドレインを共有するように設けられる、上記（６）に記載の磁気メモリ。
（８）
　磁気メモリの記録方法であって、
　前記磁気メモリは、
　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、
　前記第１及び第２のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
　前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、
　前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、
　を有しており、
　前記選択トランジスタを導通状態にし、
　前記第１の配線と前記第２の配線との間に電位差を与える、
　ことを含む磁気メモリの記録方法。
（９）
　磁気メモリの記録方法であって、
　前記磁気メモリは、
　マトリックス状に配置された複数のメモリセルを備え、
　　前記メモリセルのそれぞれは、
　　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する複数のトンネル接合素子と、
　　前記複数のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
　　前記トンネル接合素子のそれぞれの他端に電気的に接続された複数の配線と、
　　を有しており、
　前記メモリセルにおいて、
　前記選択トランジスタを通電状態にし、
　前記複数の配線の間に電位差を与える、
　ことを含む、磁気メモリの記録方法。
（１０）
　前記複数のメモリセルにおいて、
　複数の前記選択トランジスタを通電状態にし、
　前記複数の配線に印加する電圧を第１の電圧から第２の電圧に順次切り替え、
　次いで、前記複数の配線に印加する電圧を前記第２の電圧から前記第１の電圧へ順次切り替える、
　ことを含む、
　上記（９）に記載の磁気メモリの記録方法。
（１１）
　磁気メモリの読み出し方法であって、
　前記磁気メモリは、
　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、
　前記第１及び第２のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
　前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、
　前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、
　前記選択トランジスタの、前記第１及び第２のトンネル接合素子と逆側に電気的に接続された第３の配線と、
　を有しており、
　前記選択トランジスタを導通状態にし、
　前記第１及び第２の配線に、前記第３の配線に対して第１の極性を持つように電圧を印加し、
　次いで、前記第１の配線又は前記第２の配線に、前記第３の配線に対して前記第１の極性とは逆の極性である第２の極性を持つように電圧を印加する
　ことを含む、磁気メモリの読み出し方法。
　１　　磁気メモリ
　１０、１０ａ～ｃ　　メモリセル
　１００、１００ａ～ｆ　　ＭＴＪ素子
　２００　　下地層
　２０２　　参照層
　２０４　　絶縁層
　２０６　　記録層
　２０８　　キャップ層
　３００、３００ａ～ｃ　　選択トランジスタ
　４００、４００ａ～ｄ　　ワード線
　５００、５００ａ～ｄ　　コントロール線
　６００　　ビット線
　７００　　ノード
　８００　　電流－電圧変換アンプ
　９００　　基板
　９０２　　ソース
　９０４　　ドレイン
　９０６、９０８　　コンタクトビア

Claims (11)

  1. 　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、
    　前記第１及び第２のトンネル接合素子の一端に電気的に接続された第１の選択トランジスタと、
    　前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、
    　前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、
    　を備える、磁気メモリ。
  2. 　前記第１及び第２のトンネル接合素子は、互いに略同一の磁気特性を有する、請求項１に記載の磁気メモリ。
  3. 　前記第１及び第２のトンネル接合素子は、互いに略同一の形状を有し、
    　前記第１及び第２のトンネル接合素子の有する各層は、前記第１のトンネル接合素子と前記第２のトンネル接合素子とで共通する材料及び略同一の膜厚を有する、
    　請求項２に記載の磁気メモリ。
  4. 　前記積層構造を有する第３のトンネル接合素子と、
    　前記第３のトンネル接合素子の一端に電気的に接続された第２の選択トランジスタと、
    　をさらに備え、
    　前記第３のトンネル接合素子の他端は、前記第２の配線に電気的に接続されている、
    　請求項１に記載の磁気メモリ。
  5. 　マトリックス状に配置された複数のメモリセルを備え、
    　　前記メモリセルのそれぞれは、
    　　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する複数のトンネル接合素子と、
    　　前記複数のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
    　　前記トンネル接合素子のそれぞれの他端に電気的に接続された複数の配線と、
    　　を有する、
    　磁気メモリ。
  6. 　互いに隣接する２つの前記メモリセルにおいては、前記配線のうちの少なくとも１つの前記配線を共有する、請求項５に記載の磁気メモリ。
  7. 　互いに隣接する２つの前記メモリセルにおいては、前記選択トランジスタは、互いにソース又はドレインを共有するように設けられる、請求項６に記載の磁気メモリ。
  8. 　磁気メモリの記録方法であって、
    　前記磁気メモリは、
    　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、
    　前記第１及び第２のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
    　前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、
    　前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、
    　を有しており、
    　前記選択トランジスタを導通状態にし、
    　前記第１の配線と前記第２の配線との間に電位差を与える、
    　ことを含む磁気メモリの記録方法。
  9. 　磁気メモリの記録方法であって、
    　前記磁気メモリは、
    　マトリックス状に配置された複数のメモリセルを備え、
    　　前記メモリセルのそれぞれは、
    　　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する複数のトンネル接合素子と、
    　　前記複数のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
    　　前記トンネル接合素子のそれぞれの他端に電気的に接続された複数の配線と、
    　　を有しており、
    　前記メモリセルにおいて、
    　前記選択トランジスタを通電状態にし、
    　前記複数の配線の間に電位差を与える、
    　ことを含む、磁気メモリの記録方法。
  10. 　前記複数のメモリセルにおいて、
    　複数の前記選択トランジスタを通電状態にし、
    　前記複数の配線に印加する電圧を第１の電圧から第２の電圧に順次切り替え、
    　次いで、前記複数の配線に印加する電圧を前記第２の電圧から前記第１の電圧へ順次切り替える、
    　ことを含む、
    　請求項９に記載の磁気メモリの記録方法。
  11. 　磁気メモリの読み出し方法であって、
    　前記磁気メモリは、
    　磁化方向が固定された参照層、磁化方向が反転可能な記録層、及び前記参照層と前記記録層との間に挟持された絶縁層からなる積層構造をそれぞれ有する第１及び第２のトンネル接合素子と、
    　前記第１及び第２のトンネル接合素子の一端に電気的に接続された選択トランジスタと、
    　前記第１のトンネル接合素子の他端と電気的に接続された第１の配線と、
    　前記第２のトンネル接合素子の他端と電気的に接続された第２の配線と、
    　前記選択トランジスタの、前記第１及び第２のトンネル接合素子と逆側に電気的に接続された第３の配線と、
    　を有しており、
    　前記選択トランジスタを導通状態にし、
    　前記第１及び第２の配線に、前記第３の配線に対して第１の極性を持つように電圧を印加し、
    　次いで、前記第１の配線又は前記第２の配線に、前記第３の配線に対して前記第１の極性とは逆の極性である第２の極性を持つように電圧を印加する
    　ことを含む、磁気メモリの読み出し方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130393B4 (de) 2019-12-02 2024-02-08 Globalfoundries Singapore Pte. Ltd. On-chip-temperaturabtastung mit nichtflüchtigen speicherelementen

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107530B2 (en) 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
US11404424B2 (en) * 2020-04-28 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Static random access memory with magnetic tunnel junction cells
TWI770950B (zh) 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法
CN112164412A (zh) * 2020-09-03 2021-01-01 杭州电子科技大学 一种基于多尺度磁性隧道结的多比特忆阻器
JP2023037910A (ja) * 2021-09-06 2023-03-16 キオクシア株式会社 メモリデバイス

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040047204A1 (en) * 2002-09-09 2004-03-11 Industrial Technology Research Institute High density magnetic random access memory
JP2007258533A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法
JP2008277542A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2012142418A (ja) * 2010-12-28 2012-07-26 Fujitsu Semiconductor Ltd 磁気デバイスおよびその製造方法
JP2013058522A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 記憶装置及びその製造方法
JP2015534204A (ja) * 2012-09-13 2015-11-26 クアルコム，インコーポレイテッド セル内に複数の磁気トンネル接合デバイスを備えたｏｔｐスキーム

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6721203B1 (en) * 2001-02-23 2004-04-13 Western Digital (Fremont), Inc. Designs of reference cells for magnetic tunnel junction (MTJ) MRAM
JP2002298572A (ja) * 2001-03-28 2002-10-11 Toshiba Corp 半導体記憶装置
JP3788964B2 (ja) * 2002-09-10 2006-06-21 株式会社東芝 磁気ランダムアクセスメモリ
JP4293828B2 (ja) 2002-11-15 2009-07-08 財団法人工業技術研究院 高密度ｍｒａｍ
US7166881B2 (en) * 2003-10-13 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-sensing level MRAM structures
US7064970B2 (en) * 2003-11-04 2006-06-20 Micron Technology, Inc. Serial transistor-cell array architecture
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
TWI333207B (en) * 2007-05-30 2010-11-11 Ind Tech Res Inst Magnetic memory cell with multiple-bit in stacked structure and magnetic memory device
JP5233234B2 (ja) * 2007-10-05 2013-07-10 富士通株式会社 半導体装置およびその製造方法
US20120134200A1 (en) * 2010-11-29 2012-05-31 Seagate Technology Llc Magnetic Memory Cell With Multi-Level Cell (MLC) Data Storage Capability
JP2013026600A (ja) * 2011-07-26 2013-02-04 Renesas Electronics Corp 半導体装置及び磁気ランダムアクセスメモリ
US8767446B2 (en) * 2011-10-12 2014-07-01 International Business Machines Corporation Multi-bit spin-momentum-transfer magnetoresistence random access memory with single magnetic-tunnel-junction stack

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040047204A1 (en) * 2002-09-09 2004-03-11 Industrial Technology Research Institute High density magnetic random access memory
JP2007258533A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置及びその駆動方法
JP2008277542A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2012142418A (ja) * 2010-12-28 2012-07-26 Fujitsu Semiconductor Ltd 磁気デバイスおよびその製造方法
JP2013058522A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 記憶装置及びその製造方法
JP2015534204A (ja) * 2012-09-13 2015-11-26 クアルコム，インコーポレイテッド セル内に複数の磁気トンネル接合デバイスを備えたｏｔｐスキーム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130393B4 (de) 2019-12-02 2024-02-08 Globalfoundries Singapore Pte. Ltd. On-chip-temperaturabtastung mit nichtflüchtigen speicherelementen

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Publication number Publication date
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