WO2018131086A1 - 電力変換装置 - Google Patents

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力 森藤
鈴木　寛充
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東芝三菱電機産業システム株式会社
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Definitions

  • Embodiment of this invention is related with the power converter device provided with the cross current suppression control means in the large capacity inverter which connected the output of the PWM power converter in parallel.
  • an inverter When driving a large-capacity electric motor, it is also necessary to increase the capacity of a PWM power converter (hereinafter referred to as an inverter) that controls its speed and torque.
  • a PWM power converter hereinafter referred to as an inverter
  • One method for increasing the capacity of an inverter is to increase the output current by connecting the outputs of a plurality of inverters in parallel.
  • each inverter is connected to the motor via a coupling reactor and driven.
  • the output current is unbalanced due to individual differences in switching delay of the inverter elements and variations in cable impedance. Due to this imbalance, an unnecessary circulating current called a cross current flows between the inverters.
  • Patent Document 1 the Institute of Electrical and Electronics Engineers Semiconductor Power Conversion Research Materials SPC-00-45 (June 2000), paragraphs 47 to 53, Patent Document 2, and the like. These are based on the premise that the cross current suppression control gain is set appropriately, and the combined reactor is miniaturized, and is not a technique that enables the motor to be driven by a parallel connection of inverters without a reactor.
  • the 200th of Fuji Electric Technical Report ⁇ FRENIC-VG> (2012 Vol.85 No.3) is a cross current suppression control method that enables parallel operation of inverters without a reactor.
  • the former uses motor wiring instead of the coupling reactor, and there is a restriction that the cable wiring length is 10 m or more.
  • the latter is a case where the driven object is a double-winding motor, and the effect of reducing the size and reducing the cost of the reactor-less device is obtained by using the magnetic coupling between the stator windings instead of the reactor.
  • the cross current suppression control performance is optimized, that is, the cross current suppression control gain is appropriately set.
  • the derived gain is a guideline, and actual tuning is required.
  • the cross current suppression control if the gain is not set appropriately, the suppression effect cannot be expected, and there is a problem that current imbalance increases due to gain mismatch.
  • a difference in cable length that differs for each installation is reflected, and therefore, gain adjustment in an actual machine is required for effective cross current suppression control.
  • the present invention has been made to solve the above-described problems.
  • a test pulse is output to the inverter constituting the system before the motor is operated, and the installed cable impedance is determined in advance from the inverter DC voltage and response current at that time. It is an object of the present invention to provide a power conversion device including a cross current suppression control unit that adjusts the cross current suppression control gain and is not affected by the laying situation.
  • a power conversion device provides: A plurality of PWM power converters having a common DC circuit, a drive control unit that controls the plurality of PWM power converters, and a power converter that drives the motor by connecting the outputs of the plurality of PWM power converters in parallel.
  • the drive control unit A PWM controller for outputting a PWM command for controlling a gate of a semiconductor element constituting the PWM power converter; DC voltage detection for detecting a DC voltage value supplied to the plurality of banks of PWM power converters; Current detection means for detecting output currents of the plurality of banks of PWM power converters; Test pulse output means for outputting a test pulse for turning on and off the positive electrode side semiconductor element and the negative electrode side semiconductor element set by the number of units connected in parallel; Before the motor operation, the current value output at the time of the test pulse output by the test pulse output means is acquired by the current detection means, and the DC voltage of the PWM converter is acquired by the DC voltage detection means.
  • Impedance identification means for identifying the installed cable impedance from the acquired current value and voltage value; Based on the ratio of the installed cable impedance identified by the impedance identifying means to the specification cable impedance calculated from the specifications of the installed cable, an adjustment gain calculating means for calculating the adjustment gain of the cross current suppression control, PWM command correction means for correcting the PWM command output from the PWM controller by the adjustment gain calculated by the adjustment gain calculation means before the motor operation during the motor operation; It is the power converter device provided with.
  • the specification cable impedance refers to the laying cable impedance per unit length in the specification of the cable used on the output side of the power converter and the length of the laying cable from the PWM power converter to the motor in each bank. This is the impedance value indicated by the product.
  • the cable impedance identification of each phase by the test pulse before the motor operation and the optimization of the cross current suppression control adjustment gain are not affected by the installation situation, It is possible to optimize the control performance of the cross current suppression control and to perform auto tuning that can omit the adjustment of the cross current suppression control gain by the adjuster in the actual machine.
  • FIG. 1 is a schematic configuration diagram of an AC motor drive system 1 when two inverters are connected in parallel without a reactor according to Embodiment 1.
  • FIG. The block diagram explaining operation
  • FIG. which shows the installation cable impedance identification and adjustment gain calculation method in the R phase by a test pulse in case the parallel connection number of the inverter which concerns on Example 1 is two.
  • FIG. 6 is an operation flowchart during cross current suppression control adjustment gain optimization and operation according to Embodiment 1.
  • FIG. 1 is a configuration diagram of an electric motor drive system 1 when two inverters are connected in parallel without a reactor according to the first embodiment (that is, a two-bank configuration).
  • the electric motor drive system 1 includes an A bank inverter 20 A (PWM power converter), a B bank inverter 20 B (PWM power converter), and a drive control unit 30.
  • the A bank 20 A and the B bank inverter 20 B are each a three-phase PWM converter having a 6-arm configuration.
  • a bank inverter 20 A output A bank power line 21 A and B bank inverter 20 B output B bank power line 21 B are connected in parallel on the terminal side of the motor 40.
  • Each of the A bank inverter 20 A and the B bank inverter 20 B is a voltage type inverter using a semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor), and the input side has a DC power source (P pole, N pole).
  • a smoothing capacitor 10 connected to the P electrode -N machining gap is smooth remove the ripple contained in the DC supplied to the bank A inverter 20 A and the bank B inverter 20 B.
  • a bank inverter 20 A output A bank power line 21 A and bank inverter 20 B output B bank power line 21 B output three-phase AC power consisting of R phase, S phase and T phase.
  • the three-phase AC output (R phase, S phase, T phase) of the A bank inverter 20 A and the three phase AC output (R phase, S phase, T phase) of the B bank inverter 20 B are the three phase input terminals of the motor 40. 41 is connected to each of the R phase, the S phase, and the T phase.
  • the current I A of the A bank power line 21 A (a general term for the R phase current I AR , the S phase current I AS , and the T phase current I AT ) is detected by the A bank current sensor 22 A , and the A / D converter ( Analog to Digital Conversion) 31b.
  • the current I B (generally referred to as R-phase current I BR , S-phase current I BS , and T-phase current I BT ) of the B bank power line 21 B is detected by the B bank current sensor 22 B , and the A / D converter It is input to 31c.
  • the electric motor 40 is driven by the A bank inverter 20 A and the B bank inverter 20 B connected in parallel, and the current at the time of driving is the A bank current sensor 22 A and the B bank current sensor 22 B. Detected by.
  • the drive control unit 30 includes A / D converters 31a, 31b, and 31c, a current controller 32, a PWM controller 33, an impedance identification unit 34, an adjustment gain calculation unit 35, a cross current suppression control unit 36, and the like. Is done.
  • a / D converter 31a is, A bank inverters 20 A and the bank B inverter 20 the voltage value of the digital data DC voltage (analog data) of the P-pole -N machining gap to be supplied to the B (hereinafter, referred to as voltage. ).
  • the converted DC voltage is input to the impedance identification unit 34.
  • the A / D converter 31b converts the current values I AR , I AS , and I AT (analog data) of the three phases of the A bank power line 21 A detected by the A bank current sensor 22 A into the current values of digital data (hereinafter referred to as “digital data”).
  • digital data hereinafter referred to as “digital data”.
  • a bank inverter output currents I AR , I AS , and I AT are input to the current controller 32, the impedance identification unit 34, and the cross current suppression control unit 36. Note that the current values I AR , I AS , and I AT for the three phases indicate instantaneous values.
  • the A / D converter 31c converts the current values I BR , I BS , I BT (analog data) of the three phases of the B bank power line 21 B detected by the B bank current sensor 22 B into digital data current values (hereinafter referred to as “digital data”). , Referred to as B bank inverter output current).
  • the converted B bank inverter output current is input to the current controller 32, the impedance identification unit 34 (impedance identification unit), and the cross current suppression control unit 36. Note that the current values I BR , I BS , and I BT for the three phases are instantaneous values.
  • the current controller 32 includes the A bank inverter output currents I AR , I AS , I AT acquired from the A / D converter 31b and the B bank inverter output currents I BR , I BS , I acquired from the A / D converter 31c. From the BT , average currents Iav R , Iav S , Iav T of the output currents of the A bank inverter 20 A and the B bank inverter 20 B are calculated for each phase by the averaging processing unit 39 (averaging processing means). A reference voltage V S is generated and output from the calculated average currents Iav R , Iav S , Iav T for each phase and a preset reference current I S.
  • the reference current I S is a general term for the R-phase reference current I SR , the S-phase reference current I SS , and the T-phase reference current I ST set for each phase.
  • the reference voltage V S is a general term for the R-phase reference voltage V SR , the S-phase reference voltage V SS , and the T-phase reference voltage V ST set for each phase.
  • the reference current I S and the reference voltage V S may be used unless otherwise specified.
  • the PWM controller 33 receives the reference voltage V S output from the current controller 32, sets and outputs a PWM command for six arms.
  • the output PWM command is input to the cross current suppression control unit 36.
  • the cross current suppression control unit 36 calculates the A bank from the input A bank inverter output current I A , B bank inverter output current I B , the PWM command and the adjustment gain GL for three phases identified by the adjustment gain calculation unit 35.
  • Gate signals (U AG , X AG , V AG , Y AG , W AG , Z AG ) of each 6-arm inverter and gate signals (U BG , X BG , V BG , Y BG ) of each B-arm inverter , W BG , Z BG ) are output.
  • Each gate signal (U AG , X AG , V AG , Y AG , W AG , Z AG ) of the A bank inverter is input to the gate of the semiconductor element constituting each arm of the A bank inverter.
  • each gate signal (U BG , X BG , V BG , Y BG , W BG , Z BG ) of the B bank inverter is input to the gate of the semiconductor element constituting the B bank inverter.
  • Each arm constituting the A bank inverter 20 A and each arm constituting the B bank inverter 20 B perform a switching operation by the inputted gate signal, respectively, and the R phase, S phase and T phase voltages of the three-phase AC power ⁇ Current is output.
  • Processing such as calculation and calculation of the drive control unit 30 is realized by a microcomputer, a DSP (Digital Signal Processor), a system LSI, or the like.
  • the motor 40 an induction motor or a synchronous motor is used.
  • FIG. 2 is a block diagram for explaining the operation of the cross current suppression control unit 36 in the R phase of the A bank and the R phase of the B bank when two inverters are connected in parallel with the configuration shown in FIG. Since the operation of the cross current suppression control unit 36 in the S phase and T phase of the A bank and in the S phase and T phase of the B bank is basically the same, it will be omitted and a description of different parts will be required each time. explain.
  • the cross current suppression control unit 36 includes current deviation detection units 362 A and 362 B , first order lag filter units 363 A and 363 B , adjustment / proportional gain units 364 A and 364 B , limiters 365 A and 365 B , reversing units 366 A , 366 B , limiters 367 A , 367 B , on-delay units 368 A , 368 B , 369 A , 369 B and the like.
  • the cross current suppression control method by the cross current suppression control unit 36 calculates an on-delay value of a PWM command, which will be described later, from an output current deviation between the inverters constituting the bank when a cross-current exists between the banks.
  • the load current is equalized only by the impedance of the cable, and a multi-winding motor is not required, and a motor can be driven by a parallel connection of inverters without a reactor.
  • the averaging processing unit 39 calculates the average current Iav R of the A bank inverter R-phase output current I AR and the B bank R-phase inverter output current I BR by the equations (1) to (3) of Equation 1. Calculated by Similarly, S-phase average current Iav S and T-phase average current Iav T are also calculated.
  • the current deviation detection unit (current deviation detection means) 362 A subtracts the average current Iav R calculated by the averaging processing unit 39 from the A bank inverter R-phase output current I AR to obtain a current deviation ⁇ I AR from the average current Iav R. detects and inputs to the first-order lag filter section 363 a.
  • the first-order lag filter unit 363 A removes noise through the first-order lag filter 363 A to remove the ripple of the current deviation ⁇ I AR input from the current deviation detection unit 362 A, and inputs the noise to the adjustment / proportional gain unit 364 A.
  • the time constant of the first-order lag filter section 363 A is commensurate with the instantaneous value control, operation speed and circuit impedance are suitably selected in the response time of the control circuit.
  • the adjustment / proportional gain unit 364 A (adjustment gain / proportional gain calculation means) includes the current deviation ⁇ I AR input from the first-order lag filter unit 363 A and the R-phase adjustment gain G LR output from the adjustment gain calculation unit 35.
  • the current deviation correction value I ACR is calculated by Equation (4) in Equation 2 using the product of the proportional gain K P.
  • the limiter 365 A determines whether the current deviation correction value I ACR of the A bank R phase is a positive value and does not exceed the upper limit value UL. If not, the limiter 365 A sets the current deviation correction value I ACR to the current deviation correction value I ACR . based sets the on-delay value for delaying an oN signal of the PWM command (oN delay setting means) to the on-delay unit 368 a.
  • On-delay unit 368 A after on-delay value has elapsed entered the PWM command U GR of the U arms output from the PWM controller 33 from the limiter 365 A, the gate signal for turning on the semiconductor element U A of the A bank inverter 20 A UAG is output (PWM command correction means).
  • the output current IAR of the A bank inverter 20 A is larger than the average current Iav R.
  • the a bank inverter R-phase output current I AR after lapse on-delay value, and outputs a gate signal U AG for turning on the semiconductor element U a of the a bank inverter 20 a.
  • the R-phase U arm and X arm of the A bank inverter 20A are configured to include semiconductor elements U A and X A , and the semiconductor element U A and the semiconductor element X A are on / off of the semiconductor element. since the timing of is conflicting, it inverts the current deviation correction value I ACR of a bank R phase inversion section 366 a.
  • the limiter 367 A determines whether the inverted current deviation correction value I ACR of the bank A phase does not exceed the upper limit UL, and if not, sets an on-delay value based on the current deviation correction value I ACR. Te, and outputs the oN-delay unit 369 a.
  • the limiter 365 A and 367 A when the input is negative, the output is set to zero, if the input exceeds the upper limit UL and outputs a limit UL.
  • On-delay unit 369 A after on-delay value has elapsed entered the PWM command X GR of X arms output from the PWM controller 33 from the limiter 367 A, the gate signal for turning on the semiconductor element X A of the A bank inverter 20 A Output X AG .
  • the cross current suppression control in the R phase of the A bank when two inverters are connected in parallel has been mainly described.
  • the cross current suppression control in the B bank R phase is the same as shown in FIG. There, the gate signals U BG and X BG turns on the semiconductor UB of the bank B inverter 20 B is output.
  • FIG. 3 illustrates the operation of the cross current suppression control unit 36 for controlling the gate of the R-phase of a schematic diagram and bank A inverter 20 A of the AC motor drive system 1A when the inverter N inverter parallel connection according to Example 1
  • FIG. 3 (1) shows that the A bank inverter 20 A to the Nth bank inverter 20 N connected to the same DC bus P pole and N pole are connected in parallel, and the AC output is connected to the motor 40 at the input terminal 41. It is connected.
  • 3 (2) the operation of the cross current suppression control unit 36 for controlling the gate of the R-phase semiconductor element A bank inverter 20 A for the control of the gate of the semiconductor element U arm and X arm A bank inverter 20 A Description FIG.
  • a bank power line 21 A to the Nth bank power line 21 N shown in FIG. 3 (1) three-phase AC power composed of R phase, S phase, and T phase is output.
  • the R-phase, S-phase, and T-phase power lines of the A bank power line 21 A to the Nth bank power line 21 N are connected to the three-phase input terminal 41 of the motor 40 for each of the R phase, S phase, and T phase.
  • Cross current suppression control unit 36 shown in FIG. 3 (2) the averaging unit 39, current deviation detection section 362 A (current deviation detecting means), first-order lag filter section 363 A, adjusted and proportional gain unit 364 A, the limiter 365 A , an on-delay unit 366 A (on-delay value calculation means), an inversion unit 367 A , an upper limit unit 368 A, an on-delay unit 369 A, and the like.
  • the current deviation detection unit 362 A current deviation detection unit
  • the first-order lag filter unit 363 A adjustment / proportional gain unit 364 A
  • the limiter 365 A adjustment / proportional gain unit
  • the limiter 365 A limiter 365 A
  • the on-delay unit 366 A on-delay value calculation unit
  • the operations of 367 A , the upper limit unit 368 A, and the on-delay unit 369 A are the same as the operations of the cross current suppression control unit 36 in the R phase shown in FIG.
  • the illustrated averaging processing unit 39 calculates the average current Iav R of the A bank inverter R-phase output current I AR to the N-th bank inverter R-phase output current I NR by the equation (5) of Equation 3. To do. Similarly, the S-phase average current Iav S and the T-phase average current Iav T (equation (6) and equation (7)) are also calculated.
  • Current deviation detection unit 362 A from the first bank inverter R-phase output current I RA subtracts the average current Iav R of the inverter R-phase output current, it calculates a current deviation [Delta] I AR from the average current Iav R.
  • the limiter 365 A determines whether the current deviation correction value I ACR of the A bank R phase calculated by the above formula (4) is a positive value and does not exceed the upper limit value UL. set the on-delay value based on the current deviation correction value I ACR, and outputs the oN-delay unit 368 a.
  • the limiter 365 A outputs zero when the input is a negative value, and outputs a limit UL when the input exceeds the upper limit limit UL.
  • On-delay portion 368 A has a PWM command U G of R-phase output from the PWM controller 33 after on-delay value passed with input from the limiter 365 A, the gate signal for turning on the U arms of the A bank R-phase inverter 20 A U AG is output.
  • the operations of the inverting unit 366 A , the limiter 367 A, and the on-delay unit 369 A are the same as those described with reference to FIG. 2.
  • the on-delay unit 369 A uses the R-phase PWM command X output from the PWM controller 33.
  • FIG. 4 is a diagram illustrating a method of calculating the laid cable impedance and adjusting gain in the R phase based on the test pulse when the number of parallel-connected inverters according to the first embodiment is two.
  • the cable impedance laid instead of the reactor is used.
  • the drive control unit 30 is connected to the P pole side of the A bank inverter 20 A among the two inverters connected in parallel (A bank inverter 20 A and B bank inverter 20 B ). outputs a test pulse command for turning on the connected semiconductor element U a, the B bank inverter 20 B outputs a test pulse command for turning on the semiconductor element X B connected to the N pole side.
  • the impedance identification unit 34 identifies the cable impedance (L AR + L BR ) from the DC voltage Vdc at the time of the test pulse output and the response currents (I AR , I BR ) due to the test pulse output. Similarly, the cable impedance (L AS + L BS ) is identified by performing the S phase, and the cable impedance (L AT + L BT ) is identified by performing the T phase.
  • the illustrated drive circuit 37 is provided outside the drive control unit 30, the drive circuit 37 satisfies the configuration requirements of the present invention even if it is provided as a function of the cross current suppression control unit 36.
  • the impedance of the large capacity motor is much larger than the impedance of the cable, it can be ignored as no current flows through the current path through the motor 40.
  • Vdc is the voltage of the DC circuit
  • Tp is the pulse width of the gate signals U BG and X BG output as test pulses
  • I PR is the current sensor 22 AR and current sensor 22 BR when the test pulse is output. It is the peak value of the absolute value of the R-phase response current (I AR , I BR ) to be measured.
  • Vf is the sum of the forward voltage drop of the semiconductor element U A and the semiconductor element X B.
  • the response currents I AR and I BA are basically equal values, but if they are different, the average of the peak values of I AR and I BR may be used.
  • the S-phase laying cable impedance (L AS + L BS ) and the T-phase laying cable impedance (L AT + L BT ) can be obtained by a similar method.
  • the identified R-phase laid cable impedance (L AR + L BR ), S-phase laid cable impedance (L AS + L BS ), and T-phase laid cable impedance (L AT + L BT ) are obtained from the impedance identification unit 34. It is sent to the adjustment gain calculator 35.
  • the adjustment gain calculation unit 35 shown in FIG. 1 uses the R-phase adjustment gain G LR for optimizing the cross current suppression control gain as the laid cable impedance (L AR) relative to the specification cable impedance L SPEC . + L BR ) is calculated by Equation (9) of Equation 5.
  • Gain optimization is possible by multiplying the standardized set proportional gain Kp of the cross flow suppression control in the R phase adjustment gain G LR calculated above.
  • the R phase adjustment gain G LR described above is calculated for the R phase between the A bank inverter and the B bank inverter.
  • the S phase adjustment gain G LS between the A bank inverter and the B bank inverter and the A bank inverter are similarly calculated.
  • a T-phase adjustment gain GLT between the B bank inverters is calculated.
  • R phase power line of the S-phase and T-phase is to be laid is housed in the same cable, but the cable impedance (L A + L B) is supposed to be less become different values due to the difference in phase, If they are different, the adjustment gain G L for each phase calculated based on the result of the measurement using the test pulse described above (a general term when the adjustment gains G LR , G LS , and G LT are not particularly distinguished) can be used.
  • the cable impedance L A is a generic name when the cable impedances L AR , L AS and L AT are not particularly distinguished.
  • the cable impedance L B is a case where the cable impedances L BR , L BS and L BT are not particularly distinguished. It is a generic name.
  • the G LR calculated above is sent to the adjustment / proportional gain units 364 A and 364 B when the two inverters are driven, and the U arm of the A bank, the X arm, and the U of the B bank The on delay of the gate signal of the semiconductor element constituting each of the arm and the X arm is adjusted. In this way, cross current suppression control between the A-phase and B-banks of the R phase is performed.
  • the gate signals of the semiconductor elements of the V, Y, W, and Z arms constituting the A bank inverter S phase and the inverter T phase, and the B bank inverter S phase and the inverter T phase are output in the same manner.
  • the output obtained by multiplying the current deviation by the proportional gain K P (when the cable is laid by the impedance defined in the specification) is treated as the on-delay time. It can be regarded as a kind of current control.
  • the ratio of the installed impedance to the specification impedance of the cable is calculated, and by multiplying the proportional gain of the cross current suppression control, it becomes possible to keep constant without deteriorating the responsiveness.
  • FIG. 5 is a diagram illustrating a method of calculating the laid cable impedance in the R phase and calculating the adjustment gain using the test pulse when the number of parallel-connected inverters according to the first embodiment is three.
  • test pulse command shown below parallel connected three inverters (A bank inverter 20 A, B bank inverter 20 B, C banks inverter 20 C) with respect to Is output.
  • the bank A inverter 20 A outputs a test pulse command for turning on the P pole side semiconductor element U A
  • the B bank inverter 20 B outputs a test pulse command for turning on the N-pole side semiconductor element X B .
  • the cable impedance (L AR + L BR ) is identified from the DC voltage Vdc at the time of the test pulse output and the response current (I AR , I BR ) by the test pulse output. This is carried out in each phase.
  • test the bank B inverter 20 B outputs a test pulse command for turning on the P pole side semiconductor element U B
  • the C bank R-phase inverter 20 C for turning on the N-pole side semiconductor element X C Outputs a pulse command.
  • the cable impedance (L BR + L CR ) is identified from the DC voltage Vdc at the time of this test pulse output and the response current (I BR , I CR ) due to the test pulse output. This is carried out in each phase.
  • C banks to R-phase inverter 20 C outputs a test pulse command for turning on the P pole side semiconductor element U C, on the N pole side semiconductor element X A is the A bank R-phase inverter 20 A
  • the test pulse command to be output is output.
  • the cable impedance (L CR + L AR ) is identified from the DC voltage Vdc at the time of this test pulse output and the response current (I CR , I AR ) due to the test pulse output. This is carried out in each phase.
  • the cable impedance (L AR + L CR + L AR ) is identified by, for example, the cable impedances (L AR + L BR ), (L BR + L CR ) and (L CR + L AR ) identified in (1) to (3) above.
  • the sum of the values of ( AR ) is 2 ⁇ (L AR + L BR + L CR ), and thus the cable impedance (L AR + L BR + L CR ) can be identified by dividing the calculated total value by 2.
  • the test pulse is output from the drive circuit 37 connected to the output of the cross current suppression control unit 36 of the drive control unit 30.
  • the impedance of the large capacity motor is much larger than the impedance of the cable, it can be ignored as no current flows through the current path through the motor 40.
  • the adjustment gain calculation unit 35 shown in FIG. 1 uses the R-phase adjustment gain G LR for optimizing the cross current suppression control gain as the specification cable impedance L SPEC based on the specifications of the installed cable.
  • G LR As a ratio of the installed cable impedance (L AR + L BR + L CR ) with respect to ## EQU3 ##
  • the R phase adjustment gain G LR described above is calculated for the R phase of the A bank inverter 20 A , the B bank inverter 20 B, and the C bank inverter 20 C.
  • the adjustment gain G LS is also calculated for the S phase of the A bank inverter 20 A , the B bank inverter 20 B, and the C bank inverter 20 C.
  • the adjustment gain G LT is also calculated for the T phase of the A bank inverter 20 A , the B bank inverter 20 B, and the C bank inverter 20 C.
  • R phase power line of the S-phase and T-phase is to be laid is housed in the same cable, but the cable impedance (L A + L B) is supposed to be less become different values due to the difference in phase, If they are different, the adjustment gains G LR , G LS , G LT for each phase calculated based on the result of the measurement using the test pulse described above can be used.
  • the PWM command U GR generated based on the current deviation correction value I ACR shown in the above equation (4) when the three inverters are driven (motor operation).
  • the on-delay value U Ad of the A bank U arm is calculated based on the above, and the gate signal U AG for turning on the semiconductor element U AR corrected by the calculated on-delay value U Ad is output.
  • the ON gate signal X AG output a corrected semiconductor element X A by the calculated on-delay value X Ad .
  • gate signals U BG and X BG for turning on the semiconductor elements U B and X B of the B bank U arm and the X arm are output based on the adjustment gain G LR .
  • gate signals U CG and X CG for turning on the semiconductor elements U C and X C of the C bank U arm and the X arm are output based on the adjustment gain G LR .
  • the three inverters connected in parallel can be driven without using a reactor that suppresses the cross current between the three inverters connected in parallel.
  • FIG. 6 is an operation flowchart for cross current suppression control adjustment gain optimization and operation according to the first embodiment. This flowchart is not limited to the case where the number of parallel connected inverters described with reference to FIG. 4 is two and the case where the number of parallel connected inverters described with reference to FIG. It can be applied to the cross flow suppression control adjustment gain optimization by the test pulse in the case of the stand and the operation flow at the time of operation. This will be described below.
  • the adjustment gain GL is calculated from the ratio of the installed cable impedance L to the specified cable impedance L SPEC based on the installed cable specification. Standardization Setting of the calculated adjustment gain G L cross flow suppression control multiplied by a proportional gain K P, to optimize the adjustment gain (S04).
  • the cross current suppression control unit 36 calculates an on-delay value based on the optimized adjustment gain (G L ⁇ K P ) calculated by the operation pre-processing, and calculates the calculated on-delay for the corresponding inverter gate.
  • the gate signal corrected by the delay value is output. This method can be applied regardless of the number of inverters connected in parallel.
  • the cable impedance identification of each phase by the test pulse before the motor operation and the optimization of the cross current suppression control adjustment gain are performed.
  • the power conversion device capable of optimizing the control performance of the cross current suppression control and capable of auto tuning can be provided.

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Abstract

インバータ並列接続による電動機駆動システムにおいて、テストパルスにより敷設ケーブルインピーダンスを同定し、横流抑制制御ゲインを最適化することにより結合リアクトルが不要な電力変換装置を提供する。　Ａ及びＢバンクインバータ２０Ａ及び２０Ｂの出力が並列接続された電動機駆動システム１において、運転前に、ＰＷＭ制御器３３を備えた駆動制御部３０から当該Ａ及びＢバンクインバータにテストパルスを出力し、テストパルス出力時の直流電圧Ｖｄｃ並びに応答電流ＩＡ及びＩＢから敷設ケーブルインピーダンスを同定し、仕様ケーブルインピーダンスに対する敷設ケーブルインピーダンスの割合から調整ゲインを算出し、比例ゲインＫＰを乗じて最適化し、運転時、最適化済み調整ゲインＧＬ×ＫＰに基づくオンディレイ値を算出し、対応するインバータゲートに対して算出されたオンディレイ値により補正されたゲート信号を出力する。

Description

電力変換装置
　本発明の実施形態は、ＰＷＭ電力変換器の出力を並列接続した大容量インバータにおける横流抑制制御手段を備えた電力変換装置に関する。
　大容量の電動機を駆動する場合、その速度及びトルクを制御するＰＷＭ電力変換器（以下、インバータと称する。)も大容量化する必要がある。インバータを大容量化する方法の一つに、複数のインバータの出力を並列接続し、出力電流を増加させる方法がある。
 単巻線電動機の場合、各インバータを結合リアクトル経由で電動機に接続し駆動させるが、インバータ素子のスイッチング遅延の個体差、ケーブルインピーダンスのばらつきなどにより出力電流にアンバランスが生じる。このアンバランスによりインバータ間に横流と呼ばれる不要な循環電流が流れる。
 この横流を抑制する制御手法として、特許文献１や、電気学会半導体電力変換研究会資料SPC-00-45(2000年6月)第４７項から５３項、特許文献２などがある。これらは、横流抑制制御ゲインを適切に設定することが前提で、結合リアクトルを小形化するものであり、リアクトルレスでのインバータ並列接続による電動機駆動を可能にする手法ではない。
 上記の他、リアクトルレスでインバータ並列運転を可能とする横流抑制制御法として、富士電機技報資料<高性能ベクトル制御形インバータ「FRENIC-VG」>(2012 Vol.85 No.3 )の第２００項から２０１項、特許文献３に記載された方法がある。前者はモータ配線を結合リアクトルの代わりに利用するもので、ケーブル配線長を１０ｍ以上とする制約が存在する。後者は駆動対象が複巻線電動機の場合で、固定子巻線間の磁気的結合をリアクトルの代わりとして利用することによりリアクトルレスによる装置の小型化、コスト低減効果を得るものである。
特許第２５１５９０３号公報 特開２００３－１３４８３２号公報 特開２００２－１０６８４号公報
　上述した先行技術文献では横流抑制制御性能が最適化、つまり横流抑制制御ゲインが適切に設定されていることが前提である。ゲインの決定手法は経験則的に、また伝達関数の安定条件より導出するなど様々であるが、いずれも導出したゲインは目安であり、実際には実機でのチューニングが必要となる。横流抑制制御においてはゲインを適切に設定していなければ、抑制効果が期待できず、ゲイン不適合により電流アンバランスが増大するという課題があった。特にケーブルインピーダンスに頼ったリアクトルレスでのインバータ並列接続による電動機駆動では、敷設ごとに異なるケーブル長の差異を反映するため、実機でのゲイン調整が、効果的な横流抑制制御に求められる。
　本発明は、上述した課題を解決するためになされたもので、
リアクトルレスのインバータ並列接続における電動機駆動システムにおいて、当該電動機の運転前に、当該システムを構成するインバータにテストパルスを出力し、その際のインバータ直流電圧および応答電流から、敷設されたケーブルインピーダンスを事前に同定することにより、横流抑制制御ゲインを調整し、敷設状況に左右されない横流抑制制御手段を備えた電力変換装置を提供することを目的とする。
　上記目的を達成するために、本発明の請求項１記載の電力変換装置は、
直流回路が共通の複数のＰＷＭ電力変換器と、前記複数のＰＷＭ電力変換器を制御する駆動制御部と、前記複数のＰＷＭ電力変換器の出力を並列接続し、電動機を駆動する電力変換装置であって、
前記駆動制御部は、
前記ＰＷＭ電力変換器を構成する半導体素子のゲートを制御するためのＰＷＭ指令を出力するＰＷＭ制御器と、
前記複数バンクのＰＷＭ電力変換器に供給される直流電圧値を検出する直流電圧検出と、
前記複数バンクのＰＷＭ電力変換器の出力電流を、それぞれ検出する電流検出手段と、
並列接続台数により設定される正極側半導体素子及び負極側半導体素子をオン・オフさせるテストパルスを出力するテストパルス出力手段と、
当該電動機運転前に、前記テストパルス出力手段によって出力されたテストパルス発生時に出力された電流値を前記電流検出手段によって取得すると共に、前記直流電圧検出手段によって前記ＰＷＭ変換器の直流電圧を取得し、取得した電流値及び電圧値から敷設ケーブルインピーダンスを同定するインピーダンス同定手段と、
前記敷設ケーブルの仕様から算出される仕様ケーブルインピーダンスに対する前記インピーダンス同定手段によって同定された敷設ケーブルインピーダンスの割合を基に、横流抑制制御の調整ゲインを算出する調整ゲイン算出手段と、
当該電動機運転時に、前記電動機運転前に前記調整ゲイン算出手段によって算出された調整ゲインにより、前記ＰＷＭ制御器から出力されるＰＷＭ指令を補正するＰＷＭ指令補正手段と、
を備えたことを特徴とする電力変換装置である。
ここで仕様ケーブルインピーダンスとは、電力変換装置の出力側に使用されるケーブルの仕様上の単位長あたりの敷設ケーブルインピーダンスと、各バンクの前記PWM電力変換器から電動機までの敷設ケールの長さとの積で示されるインピーダンスの値である。
　この発明によれば、リアクトルレスのインバータ並列接続における電動機駆動システムにおいて、電動機運転前のテストパルスによる各相のケーブルインピーダンス同定および横流抑制制御調整ゲインの最適化により、敷設状況に左右されずに、横流抑制制御の制御性能を最適化できるとともに、調整員による横流抑制制御ゲインの実機での調整を省略することができるオートチューニングが可能となる。
実施例１に係るリアクトルレスでインバータ２台並列接続したときの交流電動機駆動システム１の概略構成図。 図１に示すリアクトルレスでインバータ２台並列接続したときのＲ相での横流抑制制御部３６の動作を説明するブロック図。 実施例１に係るインバータＮ台並列接続したときの交流電動機駆動システム１Ａの概略構成図及びＡバンクインバータ２０ＡのＵアーム及びＸアームの半導体素子のゲートを制御する横流抑制制御部３６の動作を説明するブロック図。 実施例1に係るインバータの並列接続台数が２台の場合のテストパルスによるＲ相における敷設ケーブルインピーダンス同定及び調整ゲイン算出方法を示す図。 実施例1に係るインバータの並列接続台数が３台の場合のテストパルスによるＲ相における敷設ケーブルインピーダンス同定及び調整ゲイン算出方法を示す図。 実施例1に係る横流抑制制御調整ゲイン最適化及び運転時の動作フローチャート。
　以下、図面を参照して本発明の実施例について説明する。
　図１は、実施例１に係るリアクトルレスでインバータ２台並列接続したとき（すなわち２バンク構成）の電動機駆動システム１の構成図である。
　電動機駆動システム１は、Ａバンクインバータ２０Ａ（ＰＷＭ電力変換器）、Ｂバンクインバータ２０Ｂ（ＰＷＭ電力変換器）及び駆動制御部３０を有して構成される。ここでＡバンク２０Ａ及びＢバンクインバータ２０Ｂは各々６アーム構成の３相ＰＷＭ変換器である。
　Ａバンクインバータ２０Ａ出力のＡバンク電力線２１ＡとＢバンクインバータ２０Ｂ出力のＢバンク電力線２１Ｂを電動機４０の端子側で並列接続した構成となっている。
　Ａバンクインバータ２０Ａ及びＢバンクインバータ２０Ｂは、各アームがＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体素子を用いて電圧型インバータであり、入力側は、図示されていない直流電源（Ｐ極、Ｎ極）に接続される。なお、Ｐ極―Ｎ極間に接続された平滑コンデンサ１０は、Ａバンクインバータ２０Ａ及びＢバンクインバータ２０Ｂに供給する直流に含まれる脈流を取り除き平滑にする。
　Ａバンクインバータ２０Ａ出力のＡバンク電力線２１Ａ及びバンクインバータ２０Ｂ出力のＢバンク電力線２１Ｂからは、Ｒ相、Ｓ相、Ｔ相からなる３相交流電力が出力される。
　Ａバンクインバータ２０Ａの３相交流出力（Ｒ相、Ｓ相、Ｔ相）及びＢバンクインバータ２０Ｂの３相交流出力（Ｒ相、Ｓ相、Ｔ相）は、電動機４０の３相入力端子４１にＲ相、Ｓ相、Ｔ相ごとに接続される。
　また、Ａバンク電力線２１Ａの電流ＩＡ（Ｒ相電流ＩＡＲ、Ｓ相電流ＩＡＳ、Ｔ相電流ＩＡＴの総称）は、Ａバンク電流センサ２２Ａにより検出され、Ａ／Ｄ変換器（Analog to Digital Conversion）３１ｂに入力される。同様に、Ｂバンク電力線２１Ｂの電流ＩＢ（Ｒ相電流ＩＢＲ、Ｓ相電流ＩＢＳ、Ｔ相電流ＩＢＴの総称）は、Ｂバンク電流センサ２２Ｂにより検出され、Ａ／Ｄ変換器３１ｃに入力される。
　このような接続を行うことにより、電動機４０は、並列接続されたＡバンクインバータ２０Ａ及びＢバンクインバータ２０Ｂによって駆動され、駆動時の電流がＡバンク電流センサ２２Ａ及びＢバンク電流センサ２２Ｂによって検出される。
　上記駆動制御部３０は、Ａ／Ｄ変換器３１ａ・３１ｂ・３１ｃ、電流制御器３２、ＰＷＭ制御器３３、インピーダンス同定部３４、調整ゲイン算出部３５及び横流抑制制御部３６などを有して構成される。
　Ａ／Ｄ変換器３１ａは、Ａバンクインバータ２０Ａ及びＢバンクインバータ２０Ｂに供給される上記Ｐ極―Ｎ極間の直流電圧（アナログデータ）をデジタルデータの電圧値（以下、電圧と称する。）に変換する。変換された直流電圧は、インピーダンス同定部３４に入力される。
　Ａ／Ｄ変換器３１ｂは、Ａバンク電流センサ２２Ａによって検出されたＡバンク電力線２１Ａの３相分の電流値ＩＡＲ、ＩＡＳ、ＩＡＴ（アナログデータ）をデジタルデータの電流値（以下、Ａバンクインバータ出力電流ＩＡＲ、ＩＡＳ、ＩＡＴと称する。）に変換する。変換されたＡバンクインバータ出力電流ＩＡＲ、ＩＡＳ、ＩＡＴは、電流制御器３２、インピーダンス同定部３４及び横流抑制制御部３６に入力される。尚、上記３相分の電流値ＩＡＲ、ＩＡＳ、ＩＡＴは瞬時値を示す。
　Ａ／Ｄ変換器３１ｃは、Ｂバンク電流センサ２２Ｂによって検出されたＢバンク電力線２１Ｂの３相分の電流値ＩＢＲ、ＩＢＳ、ＩＢＴ（アナログデータ）をデジタルデータの電流値（以下、Ｂバンクインバータ出力電流と称する。）に変換する。変換されたＢバンクインバータ出力電流は、電流制御器３２、インピーダンス同定部３４（インピーダンス同定手段）及び横流抑制制御部３６に入力される。尚、上記３相分の電流値ＩＢＲ、ＩＢＳ、ＩＢＴは瞬時値を示す。
　電流制御器３２は、Ａ／Ｄ変換器３１ｂから取得したＡバンクインバータ出力電流ＩＡＲ、ＩＡＳ、ＩＡＴ及びＡ／Ｄ変換器３１ｃから取得したＢバンクインバータ出力電流ＩＢＲ、ＩＢＳ、ＩＢＴから、各相毎にＡバンクインバータ２０ＡとＢバンクインバータ２０Ｂの出力電流の平均電流ＩａｖＲ、ＩａｖＳ、ＩａｖＴを平均化処理部３９で算出する（平均化処理手段）。算出された各相ごとの平均電流ＩａｖＲ、ＩａｖＳ、ＩａｖＴ及び事前に設定された基準電流ＩＳから基準電圧ＶＳを生成して出力する。
　上記基準電流ＩＳは、各相ごとに設定されたＲ相基準電流ＩＳＲ、Ｓ相基準電流ＩＳＳ、Ｔ相基準電流ＩＳＴの総称である。同様に上記基準電圧ＶＳは、各相ごとに設定されたＲ相基準電圧ＶＳＲ、Ｓ相基準電圧ＶＳＳ、Ｔ相基準電圧ＶＳＴの総称である。以下、説明を簡略化するため、特に指定した場合を除き、上記基準電流ＩＳ及び基準電圧ＶＳを用いて説明する場合がある。
　ＰＷＭ制御器３３は、電流制御器３２から出力された基準電圧ＶＳを入力し、６アーム分のＰＷＭ指令を設定して出力する。出力されたＰＷＭ指令は、横流抑制制御部３６に入力される。
　横流抑制制御部３６は、入力されたＡバンクインバータ出力電流ＩＡ、Ｂバンクインバータ出力電流ＩＢ、ＰＷＭ指令及び調整ゲイン算出部３５で同定された３相分の調整ゲインＧＬから、Ａバンクインバータの各６アームのゲート信号（ＵＡＧ、ＸＡＧ、ＶＡＧ、ＹＡＧ、ＷＡＧ、ＺＡＧ）及びＢバンクインバータの各６アームのゲート信号（ＵＢＧ、ＸＢＧ、ＶＢＧ、ＹＢＧ、ＷＢＧ、ＺＢＧ）が出力される。
　Ａバンクインバータの各ゲート信号（ＵＡＧ、ＸＡＧ、ＶＡＧ、ＹＡＧ、ＷＡＧ、ＺＡＧ）は、Ａバンクインバータの各アームを構成する半導体素子のゲートに入力される。
　同様に、Ｂバンクインバータの各ゲート信号（ＵＢＧ、ＸＢＧ、ＶＢＧ、ＹＢＧ、ＷＢＧ、ＺＢＧ）は、Ｂバンクインバータを構成する半導体素子のゲートに入力される。
　Ａバンクインバータ２０Ａを構成する各アーム及びＢバンクインバータ２０Ｂを構成する各アームは、それぞれ入力されたゲート信号によってスイッチング動作を行い、３相交流電力のＲ相、Ｓ相及びＴ相の電圧・電流が出力される。　
　駆動制御部３０の算出、演算等の処理は、マイコン、ＤＳＰ(Digital Signal Processor)、システムＬＳＩ等によって実現される。電動機４０には誘導電動機、同期電動機が用いられる。
　図２は、図１に示す構成でインバータ２台並列接続したときの、ＡバンクのＲ相及びＢバンクのＲ相での横流抑制制御部３６の動作を説明するブロック図である。ＡバンクのＳ相及びＴ相並びにＢバンクのＳ相及びＴ相での横流抑制制御部３６での動作は基本的に同様であるため、省略し、異なる部分の説明が必要な場合はその都度説明する。
　横流抑制制御部３６は、電流偏差検出部３６２Ａ，３６２Ｂ、一次遅れフィルタ部３６３Ａ，３６３Ｂ、調整・比例ゲイン部３６４Ａ，３６４Ｂ、リミッタ３６５Ａ，３６５Ｂ、反転部３６６Ａ，３６６Ｂ、リミッタ３６７Ａ，３６７Ｂ、オンディレイ部３６８Ａ,３６８Ｂ，３６９Ａ，３６９Ｂなどを有して構成される。
　横流抑制制御部３６による横流抑制制御方法は、バンク間に横流が存在する場合、バンクを構成するインバータ間の出力電流偏差から、後述するＰＷＭ指令のオンディレイ値を算出し、当該オンディレイ値を制御することにより、ケーブルのインピーダンスのみで負荷電流を均等化する方法であり、複巻線電動機を必要とせず、リアクトルレスでのインバータ並列接続による電動機駆動が可能である。
　以下、図示した横流抑制制御部３６の構成を示すブロック図を参照しながら説明する。なお、図示した例はＲ相について図示したブロック図であるが、Ｓ相、Ｔ相も同様に構成される。
　平均化処理部３９（平均電流算出手段）は、ＡバンクインバータＲ相出力電流ＩＡＲ、ＢバンＲ相クインバータ出力電流ＩＢＲの平均電流ＩａｖＲを数式１の式（１）～（３）により算出する。なお、同様にＳ相平均電流ＩａｖＳ及びＴ相平均電流ＩａｖＴも算出される。
数式１
Figure JPOXMLDOC01-appb-I000001
　電流偏差検出部（電流偏差検出手段）３６２Ａは、ＡバンクインバータＲ相出力電流ＩＡＲから平均化処理部３９で算出した平均電流ＩａｖＲを減算し、平均電流ＩａｖＲからの電流偏差ΔＩＡＲを検出し、一次遅れフィルタ部３６３Ａに入力する。
　一次遅れフィルタ部３６３Ａは、電流偏差検出部３６２Ａから入力された電流偏差ΔＩＡＲのリプルを除くため一次遅れフィルタ３６３Ａを通してノイズを除去し、調整・比例ゲイン部３６４Ａに入力する。なお、一次遅れフィルタ部３６３Ａの時定数は瞬時値制御に見合った、演算速度や回路インピーダンス、制御回路の応答時間等で適切に選定される。
　調整・比例ゲイン部３６４Ａ（調整ゲイン・比例ゲイン算出手段）は、一次遅れフィルタ部３６３Ａから入力された電流偏差ΔＩＡＲと調整ゲイン算出部３５から出力されるＲ相の調整ゲインＧＬＲ及び比例ゲインＫＰとの積を用いて電流偏差補正値ＩＡＣＲを数式２の式（４）により算出する。
数式２
Figure JPOXMLDOC01-appb-I000002
　リミッタ３６５Ａは、ＡバンクＲ相の電流偏差補正値ＩＡＣＲが正の値であり、かつ、上限リミット値ＵＬを超えないか判定し、超えない場合には、当該電流偏差補正値ＩＡＣＲに基づき、ＰＷＭ指令のオン信号を遅延するオンディレイ値を設定して（オンディレイ設定手段）、オンディレイ部３６８Ａに出力する。
　オンディレイ部３６８Ａは、ＰＷＭ制御器３３から出力されたＵアームのＰＷＭ指令ＵＧＲをリミッタ３６５Ａから入力したオンディレイ値経過後に、Ａバンクインバータ２０Ａの半導体素子ＵＡをオンするゲート信号ＵＡＧを出力する（ＰＷＭ指令補正手段）。すわわち、上式（４）で示す電流偏差補正値ＩＡＣＲの値が正の値の場合は、Ａバンクインバータ２０Ａの出力電流ＩＡＲが平均電流ＩａｖＲより大きい値を示していることから、ＡバンクインバータＲ相出力電流ＩＡＲを減少させるために、オンディレイ値経過後に、Ａバンクインバータ２０Ａの半導体素子ＵＡをオンするゲート信号ＵＡＧを出力する。
　図示した例では、Ａバンクインバータ２０ＡのＲ相のＵアーム及びＸアームは半導体素子ＵＡ及びＸＡを有して構成され、半導体素子ＵＡと半導体素子ＸＡとは半導体素子のオン・オフするタイミングが相反していることから、ＡバンクＲ相の電流偏差補正値ＩＡＣＲを反転部３６６Ａで反転する。リミッタ３６７Ａは、反転したＡバンクＲ相の電流偏差補正値ＩＡＣＲが上限リミットＵＬを超えないか判定し、超えない場合には、当該電流偏差補正値ＩＡＣＲに基づくオンディレイ値を設定して、オンディレイ部３６９Ａに出力する。
　なお、リミッタ３６５Ａ及び３６７Ａは、入力が負の値の場合、出力はゼロとし、入力が上限リミットＵＬを越えた場合はリミットＵＬを出力する。
　オンディレイ部３６９Ａは、ＰＷＭ制御器３３から出力されたＸアームのＰＷＭ指令ＸＧＲをリミッタ３６７Ａから入力したオンディレイ値経過後に、Ａバンクインバータ２０Ａの半導体素子ＸＡをオンするゲート信号ＸＡＧを出力する。
　以上、インバータ２台並列接続したときの、ＡバンクのＲ相での横流抑制制御を主に説明したが、図２に示されているように、ＢバンクＲ相での横流抑制制御も同様であり、Ｂバンクインバータ２０Ｂの半導体ＵＢをオンするゲート信号ＵＢＧ及びＸＢＧが出力される。
　図３は、実施例１に係るインバータＮ台並列接続したときの交流電動機駆動システム１Ａの概略構成図及びＡバンクインバータ２０ＡのＲ相のゲートを制御する横流抑制制御部３６の動作を説明するブロック図である。図３（１）は同一の直流母線Ｐ極、Ｎ極に接続されたＡバンクインバータ２０Ａから第Ｎバンクインバータ２０Ｎまでが並列に接続され、その交流出力は入力端子４１にて電動機４０に接続されている。図３（２）は、Ａバンクインバータ２０ＡのＲ相半導体素子のゲートを制御する横流抑制制御部３６の動作をＡバンクインバータ２０ＡのＵアームとＸアームの半導体素子のゲートの制御について説明するブロック図である。
　図３において、図１と同一部分は同一の符号を付し、その説明を省略し、変更になる部分を主に説明する。
　図３（１）に示すＡバンク電力線２１Ａ～第Ｎバンク電力線２１Ｎから、それぞれ、Ｒ相、Ｓ相、Ｔ相からなる３相交流電力が出力される。Ａバンク電力線２１Ａ～第Ｎバンク電力線２１ＮのＲ相、Ｓ相、Ｔ相の電力線は電動機４０の３相入力端子４１にＲ相、Ｓ相、Ｔ相ごとに接続される。
　図３（２）に示す横流抑制制御部３６は、平均化処理部３９、電流偏差検出部３６２Ａ（電流偏差検出手段）、一次遅れフィルタ部３６３Ａ、調整・比例ゲイン部３６４Ａ、リミッタ３６５Ａ、オンディレイ部３６６Ａ（オンディレイ値算出手段）、反転部３６７Ａ、上限リミット部３６８Ａ及びオンディレイ部３６９Ａなどを有して構成される。
　ここで、電流偏差検出部３６２Ａ（電流偏差検出手段）、一次遅れフィルタ部３６３Ａ、調整・比例ゲイン部３６４Ａ、リミッタ３６５Ａ、オンディレイ部３６６Ａ（オンディレイ値算出手段）、反転部３６７Ａ、上限リミット部３６８Ａ及びオンディレイ部３６９Ａの動作は、図２に示すＲ相での横流抑制制御部３６の動作と同様であり、その説明を省略する。
　図示した平均化処理部３９（平均電流算出手段）は、ＡバンクインバータＲ相出力電流ＩＡＲ～第ＮバンクインバータＲ相出力電流ＩＮＲの平均電流ＩａｖＲを数式３の式（５）により算出する。なお、同様にＳ相平均電流ＩａｖＳ及びＴ相平均電流ＩａｖＴ（式（６）及び式（７））も算出さされる。
数式３
Figure JPOXMLDOC01-appb-I000003
　電流偏差検出部３６２Ａは、第１バンクインバータＲ相出力電流ＩＲＡから上記インバータＲ相出力電流の平均電流ＩａｖＲを減算し、平均電流ＩａｖＲからの電流偏差ΔＩＡＲを算出する。リミッタ３６５Ａは、上記式（４）により算出されたＡバンクＲ相の電流偏差補正値ＩＡＣＲが正の値で、かつ、上限リミット値ＵＬを超えないか判定し、超えない場合には、当該電流偏差補正値ＩＡＣＲに基づくオンディレイ値を設定して、オンディレイ部３６８Ａに出力する。なお、リミッタ３６５Ａは、入力が負の値の場合、出力はゼロとし、入力が上限リミットＵＬを越えた場合はリミットＵＬを出力する。
　オンディレイ部３６８Ａは、ＰＷＭ制御器３３から出力されたＲ相のＰＷＭ指令ＵＧをリミッタ３６５Ａから入力したオンディレイ値経過後に、ＡバンクＲ相インバータ２０ＡのＵアームをオンするゲート信号ＵＡＧを出力する。なお、反転部３６６Ａ、リミッタ３６７Ａ及びオンディレイ部３６９Ａの動作は、図２の説明と同様であり、オンディレイ部３６９Ａは、ＰＷＭ制御器３３から出力されたＲ相のＰＷＭ指令ＸＧＲをリミッタ３６７Ａから入力したオンディレイ値経過後に、Ａバンクインバータ２０ＡのＸアームをオンするゲート信号ＸＡＧを出力する。
　図４は、実施例１に係るインバータの並列接続台数が２台の場合のテストパルスによるＲ相における敷設ケーブルインピーダンス同定及び調整ゲイン算出方法を示す図である。
　本実施例では、上記リアクトルの代わりに敷設したケーブルインピーダンスを利用する。
　電動機４０を運転する前に、駆動制御部３０は、並列接続された２台のインバータ（Ａバンクインバータ２０Ａ、Ｂバンクインバータ２０Ｂ）のうち、Ａバンクインバータ２０Ａには、Ｐ極側に接続された半導体素子ＵＡをオンさせるテストパルス指令を出力し、Ｂバンクインバータ２０ＢにはＮ極側に接続された半導体素子ＸＢをオンさせるテストパルス指令を出力する。このテストパルス出力時の直流電圧Ｖｄｃと、テストパルス出力による応答電流（ＩＡＲ、ＩＢＲ）からケーブルインピーダンス（ＬＡＲ＋ＬＢＲ）をインピーダンス同定部３４により同定する。同様に、Ｓ相についても実施することにより、ケーブルインピーダンス（ＬＡＳ＋ＬＢＳ）が同定され、Ｔ相について実施することにより、ケーブルインピーダンス（ＬＡＴ＋ＬＢＴ）が同定される。
　上記テストパルスは、駆動制御部３０の横流抑制制御部３６の出力と接続されたドライブ回路３７から、Ａバンクインバータ２０Ａを構成するＰ極側半導体素子ＵＡのゲートに対してＡバンクインバータゲート信号ＵＡＧとして出力される。同様に、Ｂバンクインバータ２０Ｂを構成するＮ極側半導体素子のゲートに対してＢバンクインバータゲート信号ＸＢＧとして出力される。なお、図示したドライブ回路３７は、駆動制御部３０の外部に設けられているが、横流抑制制御部３６の機能として内部に設けられていても本発明の構成要件を満たす。
　大容量電動機のインピーダンスは、ケーブルのインピーダンスに比べて遥かに大きいため、電動機４０を介した電流経路には電流が流れないものとして無視できる。
よって、Ｒ相の敷設ケーブルインピーダンス（ＬＡＲ＋ＬＢＲ）は数式４の式（８）で求めることができる。
数式４
Figure JPOXMLDOC01-appb-I000004
　ここでＶｄｃは直流回路の電圧あり、Ｔｐはテストパルスとして出力されるゲート信号ＵＢＧ及びＸＢＧのパルス幅であり、ＩＰＲはテストパルスを出力した時に電流センサ２２ＡＲ及び電流センサ２２ＢＲで測定されるＲ相の応答電流（ＩＡＲ、ＩＢＲ）の絶対値のピーク値である。Ｖｆは半導体素子ＵＡと半導体素子ＸＢの順電圧降下の合計値である。
　尚、応答電流ＩＡＲとＩＢＡは基本的には等しい値であるが、異なる場合はＩＡＲとＩＢＲのピーク値の平均を使用しても良い。同様な手法でＳ相の敷設ケーブルインピーダンス（ＬＡＳ＋ＬＢＳ）及びＴ相の敷設ケーブルインピーダンス（ＬＡＴ＋ＬＢＴ）を求めることができる。同定されたたＲ相の敷設ケーブルインピーダンス（ＬＡＲ＋ＬＢＲ）、Ｓ相の敷設ケーブルインピーダンス（ＬＡＳ＋ＬＢＳ）及びＴ相の敷設ケーブルインピーダンス（ＬＡＴ＋ＬＢＴ）はインパーダンス同定部３４から調整ゲイン算出部３５に送られる。
　この結果、施設状況によらず、図１に示す調整ゲイン算出部３５は、横流抑制制御ゲインを最適化するためのＲ相調整ゲインＧＬＲを、仕様ケーブルインピーダンスＬＳＰＥＣに対する敷設ケーブルインピーダンス（ＬＡＲ＋ＬＢＲ）の割合として数式５の式（９）により算出する。
数式５
Figure JPOXMLDOC01-appb-I000005
　ゲイン最適化は、上記算出したＲ相調整ゲインＧＬＲに横流抑制制御の標準化設定比例ゲインＫｐを乗じることにより可能になる。
　上述したＲ相調整ゲインＧＬＲはＡバンクインバータ及びＢバンクインバータ間のＲ相に付いて算出したものだが、同様に、Ａバンクインバータ及びＢバンクインバータ間のＳ相調整ゲインＧＬＳ並びにＡバンクインバータ及びＢバンクインバータ間のＴ相調整ゲインＧＬＴが算出される。
　一般にＲ相、Ｓ相及びＴ相の電力線は、同一ケーブルに収納されて敷設されるため、相の違いによりケーブルインピーダンス（ＬＡ＋ＬＢ）が異なる値になることは少ないと想定されるが、異なる場合は、上述したテストパルスによる測定の結果に基づき算出された相ごとの調整ゲインＧＬ（調整ゲインＧＬＲ、ＧＬＳ、ＧＬＴを特に区別しない場合の総称）、を使用することができる。なお、上記ケーブルインピーダンスＬＡはケーブルインピーダンスＬＡＲ、ＬＡＳ、ＬＡＴを特に区別しない場合の総称であり、ケーブルインピーダンスＬＢは、ケーブルインピーダンスＬＢＲ、ＬＢＳ、ＬＢＴを特に区別しない場合の総称である。
　図２に示す様に、上記で算出したＧＬＲが、上記２台のインバータ駆動時、調整・比例ゲイン部３６４Ａおよび３６４Ｂに送られ、ＡバンクのＵアームとＸアーム及びＢバンクのＵアームとＸアームのそれぞれを構成する半導体素子のゲート信号のオンディレイの調整を行う。このようにしてＲ相のＡバンクとＢバンク間の横流抑制制御がなされる。
　ＡバンクインバータＳ相及びインバータＴ相、並びにＢバンクインバータＳ相及びインバータＴ相を構成する各Ｖ、Ｙ、Ｗ、Ｚアームの半導体素子のゲート信号も同様に出力される。
　この結果、並列接続された２台のインバータの間の横流を抑制することができる。
　上述した本実施例の横流抑制制御は、電流の偏差に比例ゲインＫＰ（仕様で定められたインピーダンス分だけケーブル敷設された場合）を乗じた出力をオンディレイ時間として扱っており、片極性ではあるが一種の電流制御と見なすことが出来る。
　また、負荷がインダクタンスＬの場合の比例ゲインＫＰで構成された閉ループ電流制御系においては、遅延のない理想的な伝達関数の時定数はＬ／ＫＰで表され、比例ゲインとインダクタンスの割合を一定にすることで時定数は不変となる。
　これらの関係から、ケーブルの仕様インピーダンスに対する敷設インピーダンスの割合を算出し、横流抑制制御の比例ゲインに乗じることで応答性を劣化させることなく、一定に保つことが可能となる。
　図５は、実施例１に係るインバータの並列接続台数が３台の場合のテストパルスによるＲ相における敷設ケーブルインピーダンス同定及び調整ゲイン算出方法を示す図である。
　図４に示すインバータの並列接続台数が２台の場合のテストパルスによるＲ相における敷設ケーブルインピーダンス同定及び調整ゲイン算出方法と基本的な考え方は同一であるため、同一部分には同一符号を用いると共にその説明を省略し、異なる部分の説明を行う。
　電動機４０を運転する前に、駆動制御部３０は、並列接続された３台のインバータ（Ａバンクインバータ２０Ａ、Ｂバンクインバータ２０Ｂ、Ｃバンクインバータ２０Ｃ）に対して以下に示すテストパルス指令を出力する。
　（１）Ａバンクインバータ２０ＡにはＰ極側半導体素子ＵＡをオンさせるテストパルス指令を出力し、Ｂバンクインバータ２０ＢにはＮ極側半導体素子ＸＢをオンさせるテストパルス指令を出力する。このテストパルス出力時の直流電圧Ｖｄｃと、テストパルス出力による応答電流（ＩＡＲ、ＩＢＲ）からケーブルインピーダンス（ＬＡＲ＋ＬＢＲ）を同定する。これを各相にて実施する。
　（２）次に、Ｂバンクインバータ２０ＢにはＰ極側半導体素子ＵＢをオンさせるテストパルス指令を出力し、ＣバンクＲ相インバータ２０ＣにはＮ極側半導体素子ＸＣをオンさせるテストパルス指令を出力する。このテストパルス出力時の直流電圧Ｖｄｃと、テストパルス出力による応答電流（ＩＢＲ、ＩＣＲ）からケーブルインピーダンス（ＬＢＲ＋ＬＣＲ）を同定する。これを各相にて実施する。
　（３）次に、ＣバンクＲ相インバータ２０ＣにはＰ極側半導体素子ＵＣをオンさせるテストパルス指令を出力し、ＡバンクＲ相インバータ２０ＡにはＮ極側半導体素子ＸＡをオンさせるテストパルス指令を出力する。このテストパルス出力時の直流電圧Ｖｄｃと、テストパルス出力による応答電流（ＩＣＲ、ＩＡＲ）からケーブルインピーダンス（ＬＣＲ＋ＬＡＲ）を同定する。これを各相にて実施する。
　なお、ケーブルインピーダンス（ＬＡＲ＋ＬＣＲ＋ＬＡＲ）の同定方法は、例えば、上記（１）～（３）で同定したケーブルインピーダンス（ＬＡＲ＋ＬＢＲ）、（ＬＢＲ＋ＬＣＲ）及び（ＬＣＲ＋ＬＡＲ）の値を合計すると、２×（ＬＡＲ＋ＬＢＲ＋ＬＣＲ）となるので、算出した合計値を２で除することによりケーブルインピーダンス（ＬＡＲ＋ＬＢＲ＋ＬＣＲ）を同定することができる。
　上記テストパルスは、駆動制御部３０の横流抑制制御部３６の出力と接続されたドライブ回路３７から、出力される。
　大容量電動機のインピーダンスは、ケーブルのインピーダンスに比べて遥かに大きいため、電動機４０を介した電流経路には電流が流れないものとして無視できる。
　この結果、施設状況によらず、図１に示す調整ゲイン算出部３５は、横流抑制制御ゲインを最適化するためのＲ相の調整ゲインＧＬＲを、敷設ケーブルの仕様に基づく仕様ケーブルインピーダンスＬＳＰＥＣに対する敷設ケーブルインピーダンス（ＬＡＲ＋ＬＢＲ＋ＬＣＲ）の割合として数式６の式（１０）により算出する。
数式６
Figure JPOXMLDOC01-appb-I000006
　Ｒ相におけるゲイン最適化は、上記算出したＲ相調整ゲインＧＬＲに横流抑制制御の標準化設定比例ゲインＫｐを乗じることにより可能になる（最適化済調整ゲイン=ＧＬ×ＫＰ）。
　上述したＲ相調整ゲインＧＬＲは、Ａバンクインバータ２０Ａ、Ｂバンクインバータ２０Ｂ及びＣバンクインバータ２０ＣのＲ相に付いて算出したものである。
　同様に、調整ゲインＧＬＳは、Ａバンクインバータ２０Ａ、Ｂバンクインバータ２０Ｂ及びＣバンクインバータ２０ＣのＳ相についても算出される。
　同様に、調整ゲインＧＬＴは、Ａバンクインバータ２０Ａ、Ｂバンクインバータ２０Ｂ及びＣバンクインバータ２０ＣのＴ相についても算出される。
　一般にＲ相、Ｓ相及びＴ相の電力線は、同一ケーブルに収納されて敷設されるため、相の違いによりケーブルインピーダンス（ＬＡ＋ＬＢ）が異なる値になることは少ないと想定されるが、異なる場合は、上述したテストパルスによる測定の結果に基づき算出された相ごとの調整ゲインＧＬＲ、ＧＬＳ、ＧＬＴを使用することができる。
　このようにして算出した調整ゲインＧＬＲを基に、上記３台のインバータ駆動時（電動機運転時）、上記式（４）に示す電流偏差補正値ＩＡＣＲに基づいて生成されたＰＷＭ指令ＵＧＲを基にＡバンクＵアームのオンディレイ値ＵＡｄが算出され、算出されたオンディレイ値ＵＡｄにより補正された半導体素子ＵＡＲをオンするゲート信号ＵＡＧが出力される。
　同様に、ＰＷＭ指令ＸＧを基にＡバンクＸアームのオンディレイ値ＸＡｄが算出され、算出されたオンディレイ値ＸＡｄにより補正された半導体素子ＸＡをオンするゲート信号ＸＡＧが出力される。
　同様に調整ゲインＧＬＲを基に、ＢバンクＵアーム及びＸアームの半導体素子ＵＢ及びＸＢをオンするゲート信号ＵＢＧ及びＸＢＧが出力される。
　同様に調整ゲインＧＬＲを基に、ＣバンクＵアーム及びＸアームの半導体素子ＵＣ及びＸＣをオンするゲート信号ＵＣＧ及びＸＣＧが出力される。
　上述した処理はＳ相及びＴ相についても同様に処理される。
　この結果、並列接続された３台のインバータの間に横流を抑制するリアクトルを用いることなく並列接続された３台のインバータを駆動することができる。
　図６は、実施例１に係る横流抑制制御調整ゲイン最適化及び運転時の動作フローチャートである。このフローチャートは、図４を用いて説明したインバータの並列接続台数が２台の場合、及び図５を用いて説明したインバータの並列接続台数が３台の場合に限らずインバータの並列接続台数がＮ台の場合のテストパルスによる横流抑制制御調整ゲイン最適化及び運転時の動作フローに適用できる。以下、その説明を行う。
　＜運転前処理＞
　（１）インバータの並列接続台数が２台の場合は図４を参照し、並列接続台数が３台の場合は図５を参照し、敷設ケーブルに対して、並列接続台数により設定されるＰ極側半導体素子及びＮ極側半導体素子をオン・オフさせるテストパルスを出力する（Ｓ０１）。
　（２）敷設ケーブルにテストパルスを出力した際の直流電圧（電圧）及び応答電流（インバータ出力電流）を検出する（Ｓ０２）。
　（３）上記（２）で検出した電圧、電流から敷設ケーブルのインピーダンスを同定する（Ｓ０３）。
　（４）敷設ケーブルの仕様に基づく仕様ケーブルインピーダンスＬＳＰＥＣに対する敷設ケーブルインピーダンスＬの割合から調整ゲインＧＬを算出する。算出した調整ゲインＧＬに横流抑制制御の標準化設定比例ゲインＫＰを乗じ、調整ゲインを最適化する（Ｓ０４）。
　＜運転時処理＞
　（５）横流抑制制御部３６は、上記運転前処理により算出した最適化済み調整ゲイン（ＧＬ×ＫＰ）に基づくオンディレイ値を算出し、対応するインバータゲートに対して、算出されたオンディレイ値により補正されたゲート信号を出力する。この方法は、並列接続されるインバータの数に依らず適用可能である。
　以上説明したように、本発明の実施例によれば、インバータ並列接続における電動機駆動システムにおいて、電動機運転前のテストパルスによる各相のケーブルインピーダンス同定及び横流抑制制御調整ゲインの最適化により、敷設状況に左右されずに、横流抑制制御の制御性能を最適化できるとともに、オートチューニングが可能な電力変換装置を提供できる。
１　電動機駆動システム
１０　平滑コンデンサ
２０Ａ　Ａバンクインバータ
２０Ｂ　Ｂバンクインバータ
２０Ｃ　Ｃバンクインバータ
２０Ｎ　Ｎバンクインバータ
２０ＮＲ　ＮバンクＲ相インバータ
２１Ａ　Ａバンク電力線（ケーブル）
２１Ｂ　Ｂバンク電力線（ケーブル）
２１Ｎ　Ｎバンク電力線（ケーブル）
２２Ａ　Ａバンク電流センサ
２２Ｂ　Ｂバンク電流センサ
２２Ｃ　Ｃバンク電流センサ
２２Ｎ　Ｎバンク電流センサ
３０　駆動制御部
３１ａ、３１ｂ、３１ｃ　Ａ／Ｄ変換器
３２　電流制御器
３３　ＰＷＭ制御器
３４　インピーダンス同定部
３５　調整ゲイン算出部
３６　横流抑制制御部
３７　ドライブ回路
３９　平均化処理部
４０　電動機
４１　入力端子

Claims (5)

  1. 　直流回路が共通の複数のＰＷＭ電力変換器と、前記複数のＰＷＭ電力変換器を制御する駆動制御部と、前記複数のＰＷＭ電力変換器の出力を並列接続し、電動機を駆動する電力変換装置であって、
    前記駆動制御部は、
    前記ＰＷＭ電力変換器を構成する半導体素子のゲートを制御するためのＰＷＭ指令を出力するＰＷＭ制御器と、
    前記複数バンクのＰＷＭ電力変換器に供給される直流電圧値を検出する直流電圧検出と、
    前記複数バンクのＰＷＭ電力変換器の出力電流を、それぞれ検出する電流検出手段と、
    並列接続台数により設定される正極側半導体素子及び負極側半導体素子をオン・オフさせるテストパルスを出力するテストパルス出力手段と、
    当該電動機運転前に、前記テストパルス出力手段によって出力されたテストパルス発生時に出力された電流値を前記電流検出手段によって取得すると共に、前記直流電圧検出手段によって前記ＰＷＭ変換器の直流電圧を取得し、取得した電流値及び電圧値から敷設ケーブルインピーダンスを同定するインピーダンス同定手段と、
    前記敷設ケーブルの仕様から算出される仕様ケーブルインピーダンスに対する前記インピーダンス同定手段によって同定された敷設ケーブルインピーダンスの割合を基に、横流抑制制御の調整ゲインを算出する調整ゲイン算出手段と、
    当該電動機運転時に、前記電動機運転前に前記調整ゲイン算出手段によって算出された調整ゲインにより、前記ＰＷＭ制御器から出力されるＰＷＭ指令を補正するＰＷＭ指令補正手段と、
    を備えたことを特徴とする電力変換装置。
  2. 　前記インピーダンス同定手段は、
    前記複数のＰＷＭ電力変換器が、第１のＰＷＭ電力変換器及び第２のＰＷＭ変換器からなる並列接続台数が２台で構成されている場合、前記第１のＰＷＭ変換器から前記第２のＰＷＭ変換器に敷設ケーブルを介して電流が流れるように、前記第１のＰＷＭ変換器の正極側に接続された半導体素子をオンする前記テストパルス指令を出力し、前記第２のＰＷＭ変換器には、前記第１のＰＷＭ変換器に前記テストパルス指令を与えた同相の負極側に接続された半導体素子をオンする前記テストパルス指令を出力し、前記第１のＰＷＭ変換器出力に接続された敷設ケーブルに流れる電流及び前記第２のＰＷＭ変換器出力に接続された前記敷設ケーブルに流れる電流値を前記電流検出手段によって取得すると共に、前記直流電圧検出手段によって前記直流回路の直流電圧を取得し、この取得した電流値及び電圧値から敷設ケーブルインピーダンスを同定することを特徴とする請求項１記載の電力変換装置。
  3. 　前記インピーダンス同定手段は、
    前記ＰＷＭ電力変換器が、第１のＰＷＭ変換器、第２のＰＷＭ変換器及び第３のＰＷＭ変換機からなる並列接続台数が３台で構成されている場合、前記第１のＰＷＭ変換器から前記第２のＰＷＭ変換器、前記第２のＰＷＭ変換器から前記第３のＰＷＭ変換器及び前記第３のＰＷＭ変換器から前記第１のＰＷＭ変換器にそれぞれ接続された敷設ケーブルを介して電流が流れるようにテストパルス指令を出力し、前記第１のＰＷＭ変換器出力に接続された敷設ケーブルに流れる電流、前記第２のＰＷＭ変換器出力に接続された前記敷設ケーブルに流れる電流値及び前記第３のＰＷＭ変換器出力に流れる電流を前記電流検出手段によって取得すると共に、前記直流電圧検出手段によって前記直流回路の直流電圧を取得し、この取得した電流値及び電圧値から敷設ケーブルインピーダンスを同定することを特徴とする請求項１記載の電力変換装置。
  4. 　前記駆動制御部はさらに、
    前記電流検出手段により検出した前記複数のＰＷＭ電力変換器の出力電流値の平均電流を算出する平均電流算出手段と、
    前記電流検出手段により取得した前記複数のＰＷＭ変換器ごとの出力電流値から前記平均電流算出手段で算出された平均電流を減算して電流偏差を検出する電流偏差検出手段と、
    前記電流偏差検出手段で算出した電流偏差と前記調整ゲイン算出手段で算出した調整ゲイン及び比例ゲインとの積により電流偏差補正値を算出する電流偏差補正値算出手段と、
    前記電流偏差補正値算出手段で算出された電流偏差補正値から所定の要件を満たす場合に前記ＰＷＭ指令のオン信号を遅延するオンディレイ値を設定するオンディレイ設定手段と、
    を備えたことを特徴とする請求項１記載の電力変換装置。
  5. 　前記所定の要件は、
    前記電流偏差補正値が正の値であり、かつ、上限リミット値を超えない場合に当該電流偏差補正値に基づくオンディレイ値を設定することを特徴とする請求項４記載の電力変換装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019012725A1 (ja) * 2017-07-13 2019-01-17 三菱電機株式会社 電力変換装置、電力変換システム、および電力変換装置の運転方法
JP7204489B2 (ja) * 2019-01-07 2023-01-16 株式会社Soken Ｄｃ・ａｃ変換装置の制御装置
WO2020263290A1 (en) * 2019-06-24 2020-12-30 General Electric Company Paralleled dc-dc converters with circulating current suppression circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006042407A (ja) * 2004-07-22 2006-02-09 Densei Lambda Kk 情報処理装置、出力電圧算出方法、および、出力電圧算出用プログラム
JP2007151213A (ja) * 2005-11-24 2007-06-14 Toshiba Mitsubishi-Electric Industrial System Corp 無停電電源装置
JP2016082661A (ja) * 2014-10-15 2016-05-16 株式会社明電舎 電力変換装置の横流電流抑制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651403A (en) * 1970-05-18 1972-03-21 Jerrold Electronics Corp Simultaneous sweep testing system for catv
JPS5626416U (ja) * 1979-08-08 1981-03-11
JP2515903Y2 (ja) 1992-08-31 1996-11-06 サンクス株式会社 検出スイッチ装置
US6620186B2 (en) * 2000-05-25 2003-09-16 International Business Machines Corporation Method and system for medical lead impedance test
JP3777953B2 (ja) * 2000-06-20 2006-05-24 株式会社日立製作所 交流電動機の駆動システム
AU2002346003A1 (en) * 2001-06-29 2003-03-03 Inductive Signature Technologies, Inc. Inductive signature measurement circuit
JP3780901B2 (ja) 2001-10-19 2006-05-31 株式会社日立製作所 電力変換システム
US7154196B2 (en) * 2003-07-09 2006-12-26 Motorola, Inc. Printed circuit board for a three-phase power device having embedded directional impedance control channels
CN100370673C (zh) * 2003-07-30 2008-02-20 飞瑞股份有限公司 交流输出并联电源系统及其均流控制方法
JP4703251B2 (ja) * 2005-04-28 2011-06-15 オリジン電気株式会社 電源装置の運転方法及び電源装置
US7865169B2 (en) * 2006-11-07 2011-01-04 Ibeden company, Ltd. Multiple access apparatus and method using power line
JP5520722B2 (ja) * 2010-07-15 2014-06-11 株式会社ダイヘン 系統連系インバータシステム
JP6637065B2 (ja) * 2015-03-13 2020-01-29 トランスフォーム インコーポレーテッド 高電力回路のためのスイッチングデバイスの並列化
CN105305410B (zh) * 2015-10-16 2017-10-27 国网上海市电力公司 一种直流配电系统储能装置自适应虚拟阻抗下垂控制方法
CN106301055A (zh) * 2016-09-27 2017-01-04 天津大学 基于虚拟同步发电机控制策略的逆变器并联环流抑制系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006042407A (ja) * 2004-07-22 2006-02-09 Densei Lambda Kk 情報処理装置、出力電圧算出方法、および、出力電圧算出用プログラム
JP2007151213A (ja) * 2005-11-24 2007-06-14 Toshiba Mitsubishi-Electric Industrial System Corp 無停電電源装置
JP2016082661A (ja) * 2014-10-15 2016-05-16 株式会社明電舎 電力変換装置の横流電流抑制方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200057340A (ko) * 2018-11-16 2020-05-26 현대모비스 주식회사 모터 제어 장치 및 방법
US11277085B2 (en) 2018-11-16 2022-03-15 Hyundai Mobis Co., Ltd. Apparatus and method for controlling motor

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