WO2018107375A1 - 一种半导体制作方法及其设备 - Google Patents

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WO2018107375A1
WO2018107375A1 PCT/CN2016/109845 CN2016109845W WO2018107375A1 WO 2018107375 A1 WO2018107375 A1 WO 2018107375A1 CN 2016109845 W CN2016109845 W CN 2016109845W WO 2018107375 A1 WO2018107375 A1 WO 2018107375A1
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pole
layer
effect transistor
field effect
tunneling field
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PCT/CN2016/109845
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English (en)
French (fr)
Inventor
蔡皓程
杨喜超
张臣雄
Original Assignee
华为技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor

Definitions

  • the present invention relates to the field of semiconductor fabrication, and in particular to a semiconductor fabrication method and apparatus therefor.
  • MOSFET Metal-oxide semiconductor field effect transistor
  • FET field-effect transistor
  • MOSFETs are classified into two types, N-type and P-type, depending on the polarity of their "channels" (working carriers), and are often referred to as NMOSFETs and PMOSFETs.
  • the MOSFET is made up of a semiconductor material as a substrate on which three electrodes are determined: the gate, the source, and the drain. Generally, in the fabrication process, the source and drain can be obtained by etching on a substrate using photolithography.
  • Photolithography is a technique in which a pattern on a mask is transferred to a substrate by means of a photoresist (also known as a photoresist) under illumination.
  • the main process is as follows: firstly, a projection mask is prepared according to the image of the chip, and the pattern of the mask is aligned with the surface of the substrate of the photoresist film, and then the light is irradiated through the mask using ultraviolet light.
  • the photoresist causing the exposed area is chemically reacted, and then the photoresist of the exposed area or the unexposed area is dissolved and removed by a developing technique (the former is called a positive photoresist, and the latter is called a negative photoresist).
  • the photoresist is such that the pattern on the mask is copied onto the photoresist film; finally, the pattern is transferred to the substrate by etching.
  • the photolithography technique cannot accurately define the source region or the drain region, and thus the epitaxial layer cannot be formed in the source region or the drain region on both sides of the gate.
  • Embodiments of the present invention provide a semiconductor fabrication method and apparatus thereof for fabricating a tunneling field effect transistor.
  • a first aspect of the present invention provides a method of fabricating a semiconductor for fabricating a tunneling field effect transistor, comprising:
  • the position of one of the source or the drain, such as the source is determined on the surface of the tunneling field effect transistor substrate by photolithography. Then, the spindle structure at the position of the source is fabricated. Specifically, a layer of polysilicon can be laid on the surface of the tunneling field effect transistor substrate, and then an oxide layer is laid. The position of the source other than the source is then etched away by photolithography to obtain a spindle structure such that the polysilicon layer is in contact with the surface of the tunneling field effect transistor substrate and the oxide layer is exposed.
  • etching can be performed by the following method. First, a layer of photoresist is applied on the surface, and then the resist layer is selectively exposed through the mask. Since the exposed portion and the unexposed portion of the resist layer are different in the developing solution, the developing speed is developed. After that, a resist pattern is left on the surface of the substrate, and the surface of the substrate can be selectively etched by using the mask as a mask. If a dielectric or metal layer is present on the surface of the substrate, the pattern is transferred to the dielectric or metal layer after etching is selected.
  • the etching technique includes an isotropic etching and an anisotropic etching. In the embodiment of the present invention, an anisotropic etching technique can be used because a larger etching effect is required in the vertical direction.
  • a nitride sidewall of the polysilicon layer is formed such that the surface of the polysilicon layer is sealed to the surface of the tunneling field effect transistor substrate, the nitride sidewall and the nitride layer for subsequent operations
  • the protective polysilicon layer is formed. Then, the position still exposed on the surface of the tunneling field effect transistor substrate can be determined as the position of the drain (if the position of the drain is initially determined, the position of the source can be relatively determined here) .
  • the material of the epitaxial layer of the source or the drain may be silicon phosphide or silicon germanium.
  • silicon phosphide is the drain and silicon germanium is the source.
  • silicon germanium is the drain.
  • a thin oxide layer can be applied over the surface of the tunneling field effect transistor substrate prior to fabrication for protection in subsequent operations.
  • the nitride layer comprises silicon nitride.
  • the material of the drain epitaxial layer or the source epitaxial layer may be silicon phosphide or silicon germanium.
  • the source and drain epitaxial crystals are formed on the substrate of the fin field effect transistor by the solution of the present invention, it is not necessary to accurately define the source region or the drain region by using the photoresist.
  • Different doping or epitaxial layers are fabricated on the source and drain regions on both sides of the gate, but only the position for alignment is created, at which the epitaxial crystals of the source and drain are fabricated, thus reducing technical difficulty.
  • a first embodiment of the first aspect of the present invention comprises:
  • a drain epitaxial layer (second pole) may be formed at a position of the drain, and a first oxide layer for protection may be filled at a position of the drain epitaxial layer, and then a first oxide layer, the spindle structure is planarized to expose the polysilicon layer, and the polysilicon is removed The layer is such that the position of the source is exposed such that a source epitaxial layer (first epitaxial layer) can be formed at the source.
  • the fabrication of the epitaxial layers of the source and the drain is realized by the self-alignment technique of the present invention, and it is also possible to prepare for the subsequent increase of the gate area.
  • a second embodiment of the first aspect of the present invention includes:
  • the second oxide layer for protection may be filled at the position of the source, and the second oxide layer and the spindle structure may be planarized to make the nitride side
  • the sidewall is exposed, the nitride sidewall is removed, and then the first oxide layer, the second oxide layer, and the surface of the tunneling field effect transistor substrate are etched such that the source epitaxial layer and the drain
  • the epitaxial layer exposes an area of a predetermined size, which is the area of the position of the gate, thereby increasing the area of the gate.
  • the exposed portion may be etched to increase the area of its gate.
  • the specific etching method is prior art (for example, using diluted hydrofluoric acid or dry etching CF4/CHF3, etc., etc., and no description is made here.
  • the area of the gate can be increased, thereby increasing the probability of tunneling field effect.
  • a third embodiment of the first aspect of the present invention comprises:
  • a metal gate is added to the silicon epitaxy crystal to complete the fabrication.
  • a second aspect of the present invention provides a semiconductor fabrication apparatus for fabricating a tunneling field effect transistor, comprising:
  • a first determining module configured to determine a position of the first pole on the surface of the tunneling field effect transistor substrate by using a photolithography technique, the first extreme source or the drain; and a first fabrication module for fabricating the first a spindle structure at a pole position, the spindle structure comprising a polysilicon layer and a nitride layer, wherein the polysilicon layer is in contact with a surface of the tunneling field effect transistor substrate; and a second fabrication module for fabricating the polysilicon layer a nitride sidewall such that a surface of the polysilicon layer is sealed to a surface of the tunneling field effect transistor substrate, the nitride sidewall and the nitride layer; and a second determining module for determining a tunneling field effect A surface of the transistor substrate on the surface of the transistor substrate and a region other than the sidewall of the silicon nitride serves as a second pole, the second pole is a drain or a source, and the second pole is different from the first pole
  • a first embodiment of the second aspect of the present invention comprises:
  • a third fabrication module configured to form a second epitaxial layer on the second pole; a first filling module, configured to fill the first oxide layer at a position of the second epitaxial layer; the first processing module, Used for The first oxide layer and the spindle structure are subjected to a planarization process to expose the polysilicon layer; and the first removal module is configured to remove the polysilicon layer to expose the first pole; the fourth fabrication a module for fabricating a first epitaxial layer at the location of the first pole.
  • a second embodiment of the second aspect of the present invention includes:
  • a second filling module configured to fill a second oxide layer at a position of the first pole
  • a second processing module configured to perform a planarization process on the second oxide layer and the spindle structure to make the nitrogen a sidewall of the compound
  • a second removal module for removing the nitride sidewall
  • an etch module for etching the first oxide layer, the second oxide layer, and the tunneling field effect transistor base a surface of the material such that the first epitaxial layer and the second epitaxial layer are exposed to a predetermined size
  • a deposition module for exposing portions of the first epitaxial layer and the second epitaxial layer and The exposed portion of the tunneling field effect transistor substrate deposits a silicon epitaxial crystal that connects the first pole and the second pole.
  • a third embodiment of the second aspect of the present invention includes:
  • a module is added for adding a metal gate on the silicon epitaxy crystal to complete the tunneling field effect transistor fabrication.
  • a fourth embodiment of the second aspect of the present invention includes:
  • a module is laid for laying a thin oxide layer on the surface of the tunneling field effect transistor substrate.
  • a position of the first pole on the surface of the tunneling field effect transistor substrate using a photolithography technique, the first source or the drain forming a spindle structure at a position of the first pole, the spindle structure including a polysilicon layer and a nitride layer, wherein the polysilicon layer is in contact with a surface of the tunneling field effect transistor substrate, and a nitride sidewall of the polysilicon layer is formed such that a surface of the polysilicon layer is sealed to the tunneling field effect transistor a surface of the substrate, the nitride sidewall and the nitride layer, determining a position of the spindle structure and a region other than the silicon nitride sidewall as a second pole on a surface of the tunneling field effect transistor substrate, a second extreme drain or source, and the second pole is different from the first pole, therefore, when the epitaxial crystal of the source and the drain is fabricated on the substrate of the fin field effect transistor, it is not required to
  • FIG. 1 is a schematic flow chart of an embodiment of a method for fabricating a semiconductor according to an embodiment of the present invention
  • FIG. 2 is a schematic diagram of an embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 6 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 7 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 8 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 9 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 10 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 11 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 12 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 13 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 14 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 15 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 16 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 17 is a schematic diagram of another embodiment of a semiconductor fabrication process in accordance with an embodiment of the present invention.
  • FIG. 18 is a schematic flow chart of an embodiment of a semiconductor fabrication device according to an embodiment of the present invention.
  • Embodiments of the present invention disclose a semiconductor fabrication method and apparatus thereof for fabricating a tunneling field effect transistor.
  • a metal-oxide semiconductor field effect transistor which may also be referred to as a gold-oxygen half-field effect transistor, can be etched on a substrate by using photolithography to obtain a source and a drain. pole.
  • the photolithography technique cannot accurately define the source region or the drain region, and thus the epitaxial layer cannot be formed in the source region or the drain region on both sides of the gate.
  • the source and drain epitaxial crystals are formed on the substrate of the fin field effect transistor by the method of the present invention, it is not necessary to accurately define the source region or the drain region by using the photoresist.
  • Different doping or epitaxial layers are fabricated on the source and drain regions on both sides of the gate, but only the position for alignment is created, at which the epitaxial crystals of the source and drain are fabricated, thus reducing technical difficulty.
  • an embodiment of the method for detecting dynamic reactive power of a power grid in an embodiment of the present invention includes:
  • the tunneling field effect transistor (English: Field Effect Transistor; FET), also known as a field effect transistor, belongs to a voltage controlled semiconductor device, and is developed according to the principle of a triode.
  • the component has three polarities, a gate, a drain, and a source. It is characterized by a very high internal resistance of the gate, and can be several hundred megaohms using a silicon dioxide material, and is a voltage-controlled device.
  • the tunneling field effect transistor is a voltage control element and the transistor is a current control element.
  • the FET should be used; and when the signal voltage is low and the current is taken from the signal source, the transistor should be selected.
  • Tunneling field effect transistors are made of majority carriers, so they are called unipolar devices. Transistors use both majority carriers and minority carriers to conduct electricity. They are called bipolar devices.
  • the FET can operate under very low current and low voltage conditions, and its manufacturing process can easily integrate many FETs on a single piece of silicon. Therefore, the FET is obtained in large-scale integrated circuits. A wide range of applications.
  • the tunneling field effect transistor may include a fin field effect transistor (English: Fin Field-Effect Transistor; Abbreviation: FinFET), or Planar Transistor (English: Planar Transistor), or Insulator Silicon (English: Silicon-On-Insulator; abbreviation: SOI).
  • FinFET Fin Field-Effect Transistor
  • Planar Transistor International: Planar Transistor
  • SOI Insulator Silicon
  • the gate through which the control current passes can only control the on and off of the circuit on one side of the gate, and belongs to a planar structure.
  • the gates form a fork-like 3D architecture resembling a fin, which controls the switching on and off of the circuit on both sides of the circuit. This design can greatly improve circuit control and reduce leakage current, as well as significantly reduce the gate length of the transistor.
  • the thin oxide layer may be an insulator, a semiconductor or a conductor.
  • the thin oxide layer referred to in the embodiment of the present invention may be silicon dioxide, which is laid on the surface of the tunneling field effect transistor substrate for When making chips, they are protected from substances such as phosphoric acid and ammonia.
  • photolithographic techniques can be used to determine the position of the first pole. Since the position of the first pole (source or drain) is relatively large, reaching 40-60 nm, the accuracy of the current photolithography process can be satisfied.
  • the so-called lithography technique refers to a multi-step pattern transfer process that is close to photographic and stencil printing. It began to transform the design of a circuit into three dimensions of the various parts of the device and circuit. Next, a composite view of the size, shape, and surface alignment of the X-Y (surface) is plotted. The composite image is then split into individual submerged layers (a set of masks). This punctuation information is loaded into the graphics generator. Information from the pattern generator is in turn used to make amplification masks and photolithographic masks. Or the information can drive the exposure and alignment equipment to transfer the graphics directly to the wafer.
  • a spindle structure at a position of the first pole comprising a polysilicon layer and a nitride layer, wherein the polysilicon layer is in contact with a surface of the tunneling field effect transistor substrate.
  • the spindle structure serves as a basis for aligning the source and the drain, and may include a polysilicon layer and a lighter layer.
  • the specific manufacturing method may be: first laying a layer of polysilicon on the substrate, then laying a layer of nitride on the polysilicon, and then using an anisotropic etching technique to place the portion outside the position of the first pole. Etching away, leaving the spindle structure at the position of the first pole, the spindle results in a polysilicon layer and a nitride layer, resulting in a structure as shown in FIG.
  • the polysilicon in the polysilicon layer is a single element silicon.
  • Polycrystalline silicon has a gray metallic luster and a density of 2.32 to 2.34 g/cm3.
  • the boiling point is 2355 °C. It is soluble in mixed acid of hydrofluoric acid and nitric acid and insoluble in water, nitric acid and hydrochloric acid.
  • the hardness is between ⁇ and quartz. It is brittle at room temperature and is easily broken when cut. When heated to above 800 °C, it is ductile, and at 1300 °C, it shows obvious deformation. It is inactive at normal temperature and reacts with oxygen, nitrogen and sulfur at high temperatures.
  • the material of the nitride layer may be silicon nitride.
  • Silicon nitride is an important structural ceramic material. It is a super-hard substance that is inherently lubricious and resistant to wear and is an atomic crystal. It is resistant to oxidation at high temperatures. Moreover, it can resist the thermal shock, and is heated to above 1000 ° C in the air, and is rapidly cooled and then heated rapidly without breaking. Because of the excellent characteristics of silicon nitride ceramics, it is often used to manufacture mechanical components such as bearings, gas turbine blades, mechanical seal rings, and permanent molds.
  • An etching technique is a technique for selectively etching or peeling a surface of a semiconductor substrate or a surface covering film in accordance with a mask pattern or design requirement in a semiconductor process.
  • the general etching process is as follows: firstly apply a layer of photoresist on the surface, and then selectively expose the resist layer through the mask, since the exposed portion and the unexposed portion of the resist layer are developed.
  • the dissolution rate in the liquid is different, and after the development, a resist pattern is left on the surface of the substrate, and the surface of the substrate can be selectively etched by using the mask as a mask. If a dielectric or metal layer is present on the surface of the substrate, the pattern is transferred to the dielectric or metal layer after etching is selected.
  • the etching technique includes an isotropic etching and an anisotropic etching.
  • an anisotropic etching technique can be used because a larger etching effect is required in the vertical direction.
  • a silicon nitride sidewall may be added to the polysilicon layer such that a surface of the polysilicon layer is sealed to a surface of the tunneling field effect transistor substrate, the nitride sidewall, and the nitride.
  • the layer is obtained as shown in Fig. 5 so as to protect the polysilicon layer when further fabrication is performed.
  • the material of the nitride sidewall and the nitride layer may be the same, that is, silicon nitride or other nitride, which is not limited herein.
  • the position of the second pole can be determined according to the spindle structure and the region other than the silicon nitride sidewall on the surface of the tunneling field effect transistor substrate, without Alignment of the lithography technique is performed to achieve precise alignment.
  • a second epitaxial layer is formed on the second pole.
  • the epitaxial layer in the second epitaxial layer refers to a single crystal structure of the thin film.
  • the chemical reagent is effectively controlled and the parameters of the system are properly set, the deposited atoms with sufficient capacity reach the surface of the wafer and swim on the surface to adjust itself to the crystal orientation of the wafer atoms. .
  • an epitaxial layer in which crystal orientation is grown on the wafer in the crystal orientation is obtained, and a structure as shown in Fig. 7 is obtained.
  • the second pole in the second epitaxial layer may be a source or a drain, and is different from the first pole, and is not described herein.
  • the substance of the second epitaxial layer may be silicon phosphide or silicon germanium.
  • silicon phosphide in the N-type substrate, silicon phosphide is the drain and silicon germanium is the source.
  • silicon germanium In the P-type substrate, phosphide is the source and silicon germanium is the drain.
  • the first oxide layer may be filled at the location of the second epitaxial layer to obtain a structure as shown in FIG. 8, and the first oxide layer may be silicon dioxide.
  • the silicon dioxide layer prevents the silicon device from being Pollution plays an important role.
  • the spindle structure may be planarized to expose the polysilicon to obtain a structure as shown in FIG. 9, so that the polysilicon may be removed by using a NH4+-containing solution such as NH4OH or TMAH.
  • a NH4+-containing solution such as NH4OH or TMAH.
  • the polysilicon layer can be removed such that the location of the first pole is exposed, resulting in a structure as shown in FIG. 10 such that a first epitaxial layer can be fabricated on the first pole.
  • the material of the first epitaxial layer may be silicon phosphide or silicon germanium, wherein the substance of the first epitaxial layer is different from the material of the second epitaxial layer.
  • a first epitaxial layer is formed on the first pole.
  • the first epitaxial layer can be fabricated at the location of the first pole, resulting in a structure as shown in FIG.
  • the second oxide layer may be filled at the location of the first pole to provide a structure as shown in FIG.
  • the second oxide layer and the spindle structure are planarized to expose the nitride sidewalls to obtain a structure as shown in FIG.
  • the nitride sidewall may be removed by phosphoric acid (H3PO4) to expose the substrate to a structure as shown in FIG. 14, such that the exposed portion can be fabricated.
  • H3PO4 phosphoric acid
  • the exposed portion may be etched to provide a structure as shown in FIG. 15 to increase the area of its gate.
  • the specific etching method is prior art (for example, using diluted hydrofluoric acid or dry etching CF4/CHF3, etc., and will not be described here.
  • the silicon epitaxial crystal may be deposited on the exposed portions of the first epitaxial layer and the second epitaxial layer and the exposed portion of the tunneling field effect transistor substrate, as shown in FIG.
  • the silicon epitaxial layer is used to connect the first epitaxial layer and the second epitaxial layer.
  • another metal gate is further added to obtain the structure as shown in FIG. 17, and the tunneling field effect transistor can be completed.
  • the semiconductor fabrication apparatus 200 includes:
  • a laying module 201 is configured to lay a thin oxide layer on the surface of the tunneling field effect transistor substrate.
  • the first determining module 202 is configured to determine a position of the first pole on the surface of the tunneling field effect transistor substrate by using a photolithography technique, the first source being the source or the drain.
  • the first fabrication module 203 is configured to fabricate a spindle structure at a position of the first pole.
  • the spindle structure includes a polysilicon layer and a nitride layer, wherein the polysilicon layer is in contact with a surface of the tunneling field effect transistor substrate.
  • the second fabrication module 204 is configured to fabricate a nitride sidewall of the polysilicon layer such that a surface of the polysilicon layer is sealed to a surface of the tunneling field effect transistor substrate, the nitride sidewall, and the nitride layer.
  • a second determining module 205 configured to determine a position of the main axis structure and a region other than the silicon nitride sidewall as a second pole on a surface of the tunneling field effect transistor substrate, the second extreme drain or source And the second pole is different from the first pole.
  • the third fabrication module 206 is configured to fabricate a second epitaxial layer at the location of the second pole.
  • the first filling module 207 is configured to fill the first oxide layer at a position of the second epitaxial layer.
  • the first processing module 208 is configured to perform a planarization process on the first oxide layer and the spindle structure to expose the polysilicon layer.
  • the first removing module 209 is configured to remove the polysilicon layer to expose the position of the first pole.
  • the fourth fabrication module 210 is configured to fabricate a first epitaxial layer at the location of the first pole.
  • the second filling module 211 is configured to fill the second oxide layer at the position of the first pole.
  • the second processing module 212 is configured to perform a planarization process on the second oxide layer and the spindle structure to expose the nitride sidewall.
  • the second removal module 213 is configured to remove the nitride sidewall.
  • An etch module 214 configured to etch the first oxide layer, the second oxide layer, and a surface of the tunneling field effect transistor substrate to expose the first epitaxial layer and the second epitaxial layer Out of preset Small area.
  • a deposition module 215, configured to deposit a silicon epitaxial crystal on the exposed portion of the first epitaxial layer and the second epitaxial layer and the exposed portion of the tunneling field effect transistor substrate, the silicon epitaxy crystal connecting the first pole And the second pole.
  • a module 216 is added for adding a metal gate on the silicon epitaxy crystal to complete the tunneling field effect transistor fabrication.
  • the disclosed system, apparatus, and method may be implemented in other manners.
  • the device embodiments described above are merely illustrative.
  • the division of the unit is only a logical function division.
  • there may be another division manner for example, multiple units or components may be combined or Can be integrated into another system, or some features can be ignored or not executed.
  • the mutual coupling or direct coupling or communication connection shown or discussed may be an indirect coupling or communication connection through some interface, device or unit, and may be in an electrical, mechanical or other form.
  • the units described as separate components may or may not be physically separated, and the components displayed as units may or may not be physical units, that is, may be located in one place, or may be distributed to multiple network units. Some or all of the units may be selected according to actual needs to achieve the purpose of the solution of the embodiment.
  • each functional unit in each embodiment of the present application may be integrated into one processing unit, or each unit may exist physically separately, or two or more units may be integrated into one unit.
  • the above integrated unit can be implemented in the form of hardware or in the form of a software functional unit.
  • the integrated unit if implemented in the form of a software functional unit and sold or used as a standalone product, may be stored in a computer readable storage medium.
  • a computer readable storage medium A number of instructions are included to cause a computer device (which may be a personal computer, server, or network device, etc.) to perform all or part of the steps of the methods described in various embodiments of the present application.
  • the storage medium includes: a U disk, a removable hard disk, a read-only memory (ROM), a random access memory (RAM), a magnetic disk, or an optical disk, and the like, which can store program codes.

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Abstract

本发明实施例公开了一种半导体制作方法及其设备，用于制造隧穿场效应晶体管。本发明实施例方法包括：使用光刻技术在所述隧穿场效应晶体管基材的表面上确定第一极的位置，所述第一极为源极或者漏极；制作所述第一极的位置上的主轴结构，所述主轴结构包括多晶硅层和氮化物层，其中，所述多晶硅层与所述隧穿场效应晶体管基材的表面接触；制作所述多晶硅层的氮化物侧壁，以使得所述多晶硅层的表面密封于所述隧穿场效应晶体管基材的表面、所述氮化物侧壁和所述氮化物层；确定在所述隧穿场效应晶体管基材的表面上所述主轴结构和所述氮化硅侧壁以外的区域作为第二极的位置，所述第二极为漏极或者源极，且所述第二极不同于所述第一极。

Description

一种半导体制作方法及其设备 技术领域
本发明涉及半导体制作领域，尤其涉及一种半导体制作方法及其设备。
背景技术
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(英语：Metal-Oxide-Semiconductor Field-Effect Transistor，缩写：MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(英语：field-effect transistor，缩写：FET)。MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET。MOSFET由一块半导体材料作基材，在该基材上确定做成三个电极：栅极、源极以及漏极。一般来说，在制作工艺上，可以通过使用光刻技术在基材上进行刻蚀，得到源极以及漏极。
光刻技术是指在光照作用下，借助光致抗蚀剂(又名光刻胶)将掩膜版上的图形转移到基片上的技术。其主要过程为：首先根据芯片的图像制作一块投影掩膜版，再将该掩膜版的图形对准光刻胶薄膜的基片表面，然后，使用紫外光通过该掩膜版照射到该光刻胶薄膜的基片表面上，引起曝光区域的光刻胶发生化学反应，再通过显影技术溶解去除曝光区域或未曝光区域的光刻胶(前者称正性光刻胶，后者称负性光刻胶)，使掩膜版上的图形被复制到光刻胶薄膜上；最后利用刻蚀技术将图形转移到基片上。
但是由于光刻工艺的极限，光刻技术无法精准地定义出源极区域或是漏极区域，因而无法在栅极两侧的源极区域或漏极区域制作其外延层。
发明内容
本发明实施例提供了一种半导体制作方法及其设备，用于制造隧穿场效应晶体管。
本发明第一方面提供了一种半导体制作方法，用于制造隧穿场效应晶体管，包括：
首先，通过光刻技术在该隧穿场效应晶体管基材的表面上确定源极或者漏极中之一的位置，如源极。然后制作源极的位置上的主轴结构，具体的，可以在隧穿场效应晶体管基材的表面上铺设一层多晶硅层，再铺设一层氧化物层， 接着通过光刻技术刻蚀掉除了源极的位置之外位置，得到主轴结构，使得该多晶硅层与该隧穿场效应晶体管基材的表面是接触的，而氧化物层是暴露的。
在一些可行的实施例中，可以通过以下方法进行刻蚀。先在表面涂敷一层光致抗蚀剂，然后透过掩模对抗蚀剂层进行选择性曝光，由于抗蚀剂层的已曝光部分和未曝光部分在显影液中溶解速度不同，经过显影后在衬底表面留下了抗蚀剂图形，以此为掩模就可对衬底表面进行选择性腐蚀。如果衬底表面存在介质或金属层，则选择腐蚀以后，图形就转移到介质或金属层上。其中刻蚀技术包括等向性刻蚀和非等向性刻蚀，在本发明实施例中，由于需要再垂直方向有更大的刻蚀效果，因此可以使用非等向性刻蚀技术。
接下来，制作该多晶硅层的氮化物侧壁，以使得该多晶硅层的表面密封于该隧穿场效应晶体管基材的表面、该氮化物侧壁和该氮化物层，用于为后续的操作中保护多晶硅层。则该隧穿场效应晶体管基材的表面上依然暴露的位置则可以确定为作为漏极的位置(若一开始确定的是漏极的位置，则此处可以相对的为确定源极的位置)。
需要说明的是，源极或者漏极的外延层的物质可以为磷化硅或者锗化硅。其中，在N型基材中，磷化硅为漏极，锗化硅为源极，在P型基材中，磷化硅为源极，锗化硅为漏极。
可选的，可以在制作之前在该隧穿场效应晶体管基材的表面铺设薄氧化物层，用于在后续的操作中起到保护的作用。可选的，该氮化物层包括氮化硅。可选的，该漏极外延层或该源极外延层的物质可以为磷化硅或锗化硅。
因此，当通过本发明的方案在该鳍式场效应晶体管的基材上制作源极和漏极的磊晶体时，不需要通过使用光刻胶无法精准地定义出源极区域或是漏极区域，在栅极两侧源极和漏极区域制作不同掺杂或外延层，而是只需要创造了用于对准的位置，在该位置上制作源极和漏极的磊晶体，因此降低了技术难度。
结合本发明第一方面，本发明第一方面的第一种实施方式，包括：
在一些可行的实施例中，可以在漏极的位置上制作漏极外延层(第二极)，并在该漏极外延层的位置上填充用于保护的第一氧化物层，接着对该第一氧化物层、该主轴结构进行平坦化制程，以使得该多晶硅层暴露，并移除该多晶硅 层，以使得该源极的位置暴露，以至于可以在该源极的位置上制作源极外延层(第一极外延层)。
因此利用了本发明的自对准技术实现了源极和漏极的外延层的制作，而且还可以为后续的增大栅极面积作准备。
结合本发明第一方面，本发明第一方面的第二种实施方式，包括：
在一些可行的实施例中，可以继续在该源极的位置上填充用于保护的第二氧化物层，对该第二氧化物层、该主轴结构进行平坦化制程，以使得该氮化物侧壁暴露，再移除该氮化物侧壁，接着刻蚀该第一氧化物层、该第二氧化物层和该隧穿场效应晶体管基材的表面，以使得该源极外延层和该漏极外延层暴露出预设大小的面积，此面积为栅极的位置的面积，以此增大栅极的面积。在一些可行的实施例中，可以对暴露的部分进行刻蚀处理，以增大其栅极的区域。具体的刻蚀方法为现有技术(如利用稀释的氢氟酸，或是干式刻蚀法CF4/CHF3等科室气体，此处不做赘述。在该栅极的位置沉积硅磊晶体，该硅磊晶体连接该源极外延层和该漏极外延层。
因此，可以增大栅极的面积，从而增大隧穿场效应的概率。
结合本发明第一方面，本发明第一方面的第三种实施方式，包括：
在该硅磊晶体上添加金属栅极，以使得制作完成。
本发明第二方面提供了一种半导体制作设备，用于制造隧穿场效应晶体管，包括：
第一确定模块，用于使用光刻技术在该隧穿场效应晶体管基材的表面上确定第一极的位置，该第一极为源极或者漏极；第一制作模块，用于制作该第一极的位置上的主轴结构，该主轴结构包括多晶硅层和氮化物层，其中，该多晶硅层与该隧穿场效应晶体管基材的表面接触；第二制作模块，用于制作该多晶硅层的氮化物侧壁，以使得该多晶硅层的表面密封于该隧穿场效应晶体管基材的表面、该氮化物侧壁和该氮化物层；第二确定模块，用于确定在该隧穿场效应晶体管基材的表面上该主轴结构和该氮化硅侧壁以外的区域作为第二极的位置，该第二极为漏极或者源极，且该第二极不同于该第一极。
结合本发明第二方面，本发明第二方面的第一种实施方式，包括：
第三制作模块，用于在该第二极的位置上制作第二极外延层；第一填充模块，用于在第二极外延层的位置上填充第一氧化物层；第一处理模块，用于对 该第一氧化物层、该主轴结构进行平坦化制程处理，以使得该多晶硅层暴露；第一移除模块，用于移除该多晶硅层，以使得该第一极的位置暴露；第四制作模块，用于在该第一极的位置上制作第一极外延层。
结合本发明第二方面，本发明第二方面的第二种实施方式，包括：
第二填充模块，用于在该第一极的位置上填充第二氧化物层；第二处理模块，用于对该第二氧化物层、该主轴结构进行平坦化制程处理，以使得该氮化物侧壁暴露；第二移除模块，用于移除该氮化物侧壁；刻蚀模块，用于刻蚀该第一氧化物层、该第二氧化物层和该隧穿场效应晶体管基材的表面，以使得该第一极外延层和该第二极外延层暴露出预设大小的面积；沉积模块，用于在该第一极外延层和该第二极外延层的暴露部分以及该隧穿场效应晶体管基材的暴露部分沉积硅磊晶体，该硅磊晶体连接该第一极和该第二极。
结合本发明第二方面，本发明第二方面的第三种实施方式，包括：
添加模块，用于在该硅磊晶体上添加金属栅极，以使得隧穿场效应晶体管制作完成。
结合本发明第二方面，本发明第二方面的第四种实施方式，包括：
铺设模块，用于在该隧穿场效应晶体管基材的表面铺设薄氧化物层。
由于使用光刻技术在该隧穿场效应晶体管基材的表面上确定第一极的位置，该第一极为源极或者漏极，制作该第一极的位置上的主轴结构，该主轴结构包括多晶硅层和氮化物层，其中，该多晶硅层与该隧穿场效应晶体管基材的表面接触，制作该多晶硅层的氮化物侧壁，以使得该多晶硅层的表面密封于该隧穿场效应晶体管基材的表面、该氮化物侧壁和该氮化物层，确定在该隧穿场效应晶体管基材的表面上该主轴结构和该氮化硅侧壁以外的区域作为第二极的位置，该第二极为漏极或者源极，且该第二极不同于该第一极，因此，当在该鳍式场效应晶体管的基材上制作源极和漏极的磊晶体时，不需要通过使用光刻胶无法精准地定义出源极区域或是漏极区域，在栅极两侧源极和漏极区域制作不同掺杂或外延层，而是只需要创造了用于对准的位置，在该位置上制作源极和漏极的磊晶体，因此降低了技术难度。
附图说明
图1为本发明实施例中半导体制作方法的一个实施例的流程示意图；
图2为本发明实施例中半导体制作过程的一个实施例的示意图；
图3为本发明实施例中半导体制作过程的另一个实施例的示意图；
图4为本发明实施例中半导体制作过程的另一个实施例的示意图；
图5为本发明实施例中半导体制作过程的另一个实施例的示意图；
图6为本发明实施例中半导体制作过程的另一个实施例的示意图；
图7为本发明实施例中半导体制作过程的另一个实施例的示意图；
图8为本发明实施例中半导体制作过程的另一个实施例的示意图；
图9为本发明实施例中半导体制作过程的另一个实施例的示意图；
图10为本发明实施例中半导体制作过程的另一个实施例的示意图；
图11为本发明实施例中半导体制作过程的另一个实施例的示意图；
图12为本发明实施例中半导体制作过程的另一个实施例的示意图；
图13为本发明实施例中半导体制作过程的另一个实施例的示意图；
图14为本发明实施例中半导体制作过程的另一个实施例的示意图；
图15为本发明实施例中半导体制作过程的另一个实施例的示意图；
图16为本发明实施例中半导体制作过程的另一个实施例的示意图；
图17为本发明实施例中半导体制作过程的另一个实施例的示意图；
图18为本发明实施例中半导体制作设备一个实施例的流程示意图。
具体实施方式
本发明实施例公开了一种半导体制作方法及其设备，用于制造隧穿场效应晶体管。
为了使本技术领域的人员更好地理解本发明实施例方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必 限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本发明实施中，金属-氧化物半导体场效应晶体管，也可以称为金氧半场效晶体管，在制作工艺上，可以通过使用光刻技术在基材上进行刻蚀，得到源极以及漏极。但是由于光刻工艺的极限，光刻技术无法精准地定义出源极区域或是漏极区域，因而无法在栅极两侧的源极区域或漏极区域制作其外延层。
因此，当通过本发明的方法在该鳍式场效应晶体管的基材上制作源极和漏极的磊晶体时，不需要通过使用光刻胶无法精准地定义出源极区域或是漏极区域，在栅极两侧源极和漏极区域制作不同掺杂或外延层，而是只需要创造了用于对准的位置，在该位置上制作源极和漏极的磊晶体，因此降低了技术难度。
为便于理解，下面对本发明实施例中的具体流程进行描述，请参阅图1，本发明实施例中检测电网动态无功功率的方法一个实施例包括：
101、在该隧穿场效应晶体管基材的表面铺设薄氧化物层。
在本发明实施例中，该隧穿场效应晶体管(英文：Field Effect Transistor；缩写：FET)，亦称为场效应管，它属于电压控制型半导体器件，根据三极管的原理开发出的新一代放大元件，有3个极性，栅极，漏极，源极，它的特点是栅极的内阻极高，采用二氧化硅材料的可以达到几百兆欧，属于电压控制型器件。
在一些可行的实施例中，隧穿场效应晶体管是电压控制元件，而晶体管是电流控制元件。在只允许从信号源取较少电流的情况下，应选用场效应管；而在信号电压较低，又允许从信号源取较多电流的条件下，应选用晶体管。隧穿场效应晶体管是利用多数载流子导电，所以称之为单极型器件，而晶体管是既利用多数载流子，也利用少数载流子导电，被称之为双极型器件。场效应管能在很小电流和很低电压的条件下工作，而且它的制造工艺可以很方便地把很多场效应管集成在一块硅片上，因此场效应管在大规模集成电路中得到了广泛的应用。
在一些可行的实施例中，该隧穿场效应晶体管可以包括鳍式场效晶体管 (英文：Fin Field-Effect Transistor；缩写：FinFET)，或是平面场效应晶体管(英文：Planar Transistor)，或者是绝缘体硅(英文：Silicon-On-Insulator；缩写：SOI)。在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的闸长。
在一些可行的实施例中，可以在如图2所示的隧穿场效应晶体管的基材的表面形成薄氧化物层的加工工艺，称为薄膜工艺(英文：layering)，得到如图3所示的结构。该薄氧化物层可以为绝缘体、半导体或者导体，优选的，本发明实施例所指的薄氧化物层可以为二氧化硅，铺设在该隧穿场效应晶体管基材的表面上，用于在制作芯片的时候，免于磷酸、氨等物质的侵蚀。
102、使用光刻技术在该隧穿场效应晶体管基材的表面上确定第一极的位置，该第一极为源极或者漏极。
在一些可行的实施例中，可以使用光刻技术确定第一极的位置。由于第一极(源极或漏极)的位置比较大，达到40-60纳米，因此当下的光刻工艺的精度就可以满足。
所谓光刻技术，指的是和照相、蜡纸印刷比较接近的一种多步骤的图形转移过程。开始将一个电路的设计转化为器件和电路的各个部分的3个维度。接下来绘出X-Y(表面)的尺寸、形状和表面对准的复合图。然后将复合图分割成单独淹没层(一套掩膜)。这个点子信息被加载到图形发生器中。来自图形发生器的信息又被用来制造放大掩膜版和光刻掩膜版。或者信息可以驱动曝光和对准设备来直接将图形转移到晶圆上。
103、制作该第一极的位置上的主轴结构，该主轴结构包括多晶硅层和氮化物层，其中，该多晶硅层与该隧穿场效应晶体管基材的表面接触。
在一些可行的实施例中，该主轴结构作为对准源极和漏极的依据，可以包括多晶硅层和淡化物层。其具体制作方法可以为，先在该基材上铺设一层多晶硅，然后在该多晶硅上铺设一层氮化物，接着使用非等向性刻蚀技术，将在第一极的位置之外的部分刻蚀掉，剩下该第一极的位置上的主轴结构，则该主轴结果包含多晶硅层以及氮化物层，得到如图4所示的结构。
需要说明的是，在本发明实施例中，该多晶硅层中的多晶硅是单质硅的一 种形态。多晶硅(polycrystalline silicon)有灰色金属光泽，密度2.32～2.34g/cm3。熔点1410℃。沸点2355℃。溶于氢氟酸和硝酸的混酸中，不溶于水、硝酸和盐酸。硬度介于锗和石英之间，室温下质脆，切割时易碎裂。加热至800℃以上即有延性，1300℃时显出明显变形。常温下不活泼，高温下与氧、氮、硫等反应。高温熔融状态下，具有较大的化学活泼性，能与几乎任何材料作用。具有半导体性质，是极为重要的优良半导体材料，但微量的杂质即可大大影响其导电性。电子工业中广泛用于制造半导体收音机、录音机、电冰箱、彩电、录像机、电子计算机等的基础材料。由干燥硅粉与干燥氯化氢气体在一定条件下氯化，再经冷凝、精馏、还原而得。在熔融的单质硅在过冷条件下凝固时，硅原子以金刚石晶格形态排列成许多晶核，如这些晶核长成晶面取向不同的晶粒，则这些晶粒结合起来，就结晶成多晶硅。
在一些可行的实施例中，该氮化物层的物质可以为氮化硅。氮化硅是一种重要的结构陶瓷材料，它是一种超硬物质，本身具有润滑性，并且耐磨损，为原子晶体；高温时抗氧化。而且它还能抵抗冷热冲击，在空气中加热到1000℃以上，急剧冷却再急剧加热，也不会碎裂。正是由于氮化硅陶瓷具有如此优异的特性，人们常常利用它来制造轴承、气轮机叶片、机械密封环、永久性模具等机械构件。
刻蚀技术(etching technique)，是在半导体工艺中，按照掩模图形或设计要求对半导体衬底表面或表面覆盖薄膜进行选择性腐蚀或剥离的技术。
普通的刻蚀过程大致如下：先在表面涂敷一层光致抗蚀剂，然后透过掩模对抗蚀剂层进行选择性曝光，由于抗蚀剂层的已曝光部分和未曝光部分在显影液中溶解速度不同，经过显影后在衬底表面留下了抗蚀剂图形，以此为掩模就可对衬底表面进行选择性腐蚀。如果衬底表面存在介质或金属层，则选择腐蚀以后，图形就转移到介质或金属层上。
其中刻蚀技术包括等向性刻蚀和非等向性刻蚀，在本发明实施例中，由于需要再垂直方向有更大的刻蚀效果，因此可以使用非等向性刻蚀技术。
104、制作该多晶硅层的氮化物侧壁，以使得该多晶硅层的表面密封于该隧穿场效应晶体管基材的表面、该氮化物侧壁和该氮化物层。
在一些可行的实施例中，可以对该多晶硅层加氮化硅侧壁，以使得该多晶硅层的表面密封于该隧穿场效应晶体管基材的表面、该氮化物侧壁和该氮化物 层，得到如图5所示的结构，以便当进行进一步的制作时起到对该多晶硅层的保护作用。需要说明的是，该氮化物侧壁和该氮化物层的物质可以是一样的，即可同为氮化硅或者其他氮化物，此处不做限定。
105、确定在该隧穿场效应晶体管基材的表面上该主轴结构和该氮化硅侧壁以外的区域作为第二极的位置，该第二极为漏极或者源极，且该第二极不同于该第一极。
在一些可行的实施例中，如图6所示，可以根据该隧穿场效应晶体管基材的表面上该主轴结构和该氮化硅侧壁以外的区域作为第二极的位置，而不需要进行光刻技术的对准，从而实现精确对准。
106、在该第二极的位置上制作第二极外延层。
在一些可行的实施例中，该第二极外延层中外延层指的是薄膜的单晶结构。当对化学反应剂进行有效控制，并且正确设置了系统的参数时，具有足够能力的淀积原子到达晶圆表面，并在其表面游动，将自身调整到与晶圆原子的晶体方向相一致。这样，淀积在晶向的晶圆上边生长了晶向的外延层，得到如图7所示的结构。则该第二极外延层中的第二极可以为源极或者漏极，且与第一极不相同，此处不做赘述。
需要说明的是，第二极外延层的物质可以为磷化硅或者锗化硅。其中，在N型基材中，磷化硅为漏极，锗化硅为源极，在P型基材中，磷化硅为源极，锗化硅为漏极。
107、在该第二极外延层的位置上填充第一氧化物层。
在一些可行的实施例中，可以在该第二极外延层的位置上填充第一氧化物层，得到如图8所示的结构，该第一氧化物层可以为二氧化硅。需要说明的是，由于半导体器件对污染的极端敏感性，当一个半导体厂把主要精力放在控制及消除污染时，技术并不总是百分之百有效的，因此，二氧化硅层在防止硅器件被污染方面起了重要作用。
108、对该第一氧化物层、该主轴结构进行平坦化制程，以使得该多晶硅层暴露。
在本发明实施例中，可以对主轴结构进行平坦化制程，以使得多晶硅暴露，得到如图9所示的结构，以至于可以利用NH4OH或是TMAH等含NH4+的溶液移除该多晶硅。平坦化制程为现有技术，此处不再赘述。
109、移除该多晶硅层，以使得该第一极的位置暴露。
在一些可行的实施例中，可以移除多晶硅层，以使得第一极的位置暴露，得到如图10所示的结构，以使得可以在第一极上制作第一极外延层。具体的，第一极外延层的物质可以为磷化硅或者锗化硅，其中，第一极外延层的物质与第二极外延层的物质不同。
110、在该第一极的位置上制作第一极外延层。
在一些可行的实施例中，可以在该第一极的位置上制作第一极外延层，得到如图11所示的结构。
111、在该第一极的位置上填充第二氧化物层。
在一些可行的实施例中，可以在该第一极的位置上填充第二氧化物层，得到如图12所示的结构。
112、对该第二氧化物层、该主轴结构进行平坦化制程，以使得该氮化物侧壁暴露。
在一些可行的实施例中，对该第二氧化物层、该主轴结构进行平坦化制程，以使得该氮化物侧壁暴露，得到如图13所示的结构。
113、移除该氮化物侧壁。
在本发明实施例中，可以再利用磷酸(H3PO4)移除该氮化物侧壁，以使得该基材暴露，得到如图14所示的结构，以至于可以暴露的部分可以制造栅极。
114、刻蚀该第一氧化物层、该第二氧化物层和该隧穿场效应晶体管基材的表面，以使得该第一极外延层和该第二极外延层暴露出预设大小的面积。
在一些可行的实施例中，可以对暴露的部分进行刻蚀处理，得到如图15所示的结构，以增大其栅极的区域。具体的刻蚀方法为现有技术(如利用稀释的氢氟酸，或是干式刻蚀法CF4/CHF3等科室气体，此处不做赘述。
115、在该第一极外延层和该第二极外延层的暴露部分以及所述隧穿场效应晶体管基材的暴露部分沉积硅磊晶体，该硅磊晶体连接该第一极外延层和该第二极外延层。
在一些可行的实施例中，可以对该第一极外延层和该第二极外延层的暴露部分以及该隧穿场效应晶体管基材的暴露部分沉积硅磊晶体，得到如图16所示的结构，该硅磊晶体用于连接该第一极外延层和该第二极外延层。
116、在该硅磊晶体上添加金属栅极，以使得隧穿场效应晶体管制作完成。
在本发明实施例中，再添加其他金属栅极，得到如图17所示的结构，即可完成该隧穿场效应晶体管制作完成。
以上对半导体制作方法进行说明，以下对半导体制作设备200进行说明，请参考图18，为半导体制作设备200，包括：
铺设模块201，用于在该隧穿场效应晶体管基材的表面铺设薄氧化物层。
第一确定模块202，用于使用光刻技术在该隧穿场效应晶体管基材的表面上确定第一极的位置，该第一极为源极或者漏极。
第一制作模块203，用于制作该第一极的位置上的主轴结构，该主轴结构包括多晶硅层和氮化物层，其中，该多晶硅层与该隧穿场效应晶体管基材的表面接触。
第二制作模块204，用于制作该多晶硅层的氮化物侧壁，以使得该多晶硅层的表面密封于该隧穿场效应晶体管基材的表面、该氮化物侧壁和该氮化物层。
第二确定模块205，用于确定在该隧穿场效应晶体管基材的表面上该主轴结构和该氮化硅侧壁以外的区域作为第二极的位置，该第二极为漏极或者源极，且该第二极不同于该第一极。
第三制作模块206，用于在该第二极的位置上制作第二极外延层。
第一填充模块207，用于在第二极外延层的位置上填充第一氧化物层。
第一处理模块208，用于对该第一氧化物层、该主轴结构进行平坦化制程处理，以使得该多晶硅层暴露。
第一移除模块209，用于移除该多晶硅层，以使得该第一极的位置暴露。
第四制作模块210，用于在该第一极的位置上制作第一极外延层。
第二填充模块211，用于在该第一极的位置上填充第二氧化物层。
第二处理模块212，用于对该第二氧化物层、该主轴结构进行平坦化制程处理，以使得该氮化物侧壁暴露。
第二移除模块213，用于移除该氮化物侧壁。
刻蚀模块214，用于刻蚀该第一氧化物层、该第二氧化物层和该隧穿场效应晶体管基材的表面，以使得该第一极外延层和该第二极外延层暴露出预设大 小的面积。
沉积模块215，用于在该第一极外延层和该第二极外延层的暴露部分以及所述隧穿场效应晶体管基材的暴露部分沉积硅磊晶体，该硅磊晶体连接该第一极和该第二极。
添加模块216，用于在该硅磊晶体上添加金属栅极，以使得隧穿场效应晶体管制作完成。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述 的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (12)

  1. 一种半导体制作方法，用于制造隧穿场效应晶体管，其特征在于，包括：
    使用光刻技术在所述隧穿场效应晶体管基材的表面上确定第一极的位置，所述第一极为源极或者漏极；
    制作所述第一极的位置上的主轴结构，所述主轴结构包括多晶硅层和氮化物层，其中，所述多晶硅层与所述隧穿场效应晶体管基材的表面接触；
    制作所述多晶硅层的氮化物侧壁，以使得所述多晶硅层的表面密封于所述隧穿场效应晶体管基材的表面、所述氮化物侧壁和所述氮化物层；
    确定在所述隧穿场效应晶体管基材的表面上所述主轴结构和所述氮化硅侧壁以外的区域作为第二极的位置，所述第二极为漏极或者源极，且所述第二极不同于所述第一极。
  2. 根据权利要求1所述方法，其特征在于，所述确定在所述隧穿场效应晶体管基材的表面上所述主轴结构和所述氮化硅侧壁以外的区域作为第二极的位置之后，还包括：
    在所述第二极的位置上制作第二极外延层；
    在所述第二极外延层的位置上填充第一氧化物层；
    对所述第一氧化物层、所述主轴结构进行平坦化制程，以使得所述多晶硅层暴露；
    移除所述多晶硅层，以使得所述第一极的位置暴露；
    在所述第一极的位置上制作第一极外延层。
  3. 根据权利要求2所述方法，其特征在于，所述在所述第一极的位置制作第一极外延层之后，还包括：
    在所述第一极的位置上填充第二氧化物层；
    对所述第二氧化物层、所述主轴结构进行平坦化制程，以使得所述氮化物侧壁暴露；
    移除所述氮化物侧壁；
    刻蚀所述第一氧化物层、所述第二氧化物层和所述隧穿场效应晶体管基材的表面，以使得所述第一极外延层和所述第二极外延层暴露出预设大小的面积；
    在所述第一极外延层和所述第二极外延层的暴露部分以及所述隧穿场效应晶体管基材的暴露部分沉积硅磊晶体，所述硅磊晶体连接所述第一极外延层和所述第二极外延层。
  4. 根据权利要求3所述方法，其特征在于，所述在所述第一极外延层和所述第二极外延层沉积硅磊晶体之后，还包括：
    在所述硅磊晶体上添加金属栅极，以使得隧穿场效应晶体管制作完成。
  5. 根据权利要求1所述方法，其特征在于，所述使用光刻技术在所述隧穿场效应晶体管基材的表面上确定第一极的位置之前，还包括：
    在所述隧穿场效应晶体管基材的表面铺设薄氧化物层。
  6. 根据权利要求1-5中任一项所述方法，其特征在于，所述氮化物层包括氮化硅。
  7. 根据权利要求1-5中任一项所述方法，其特征在于，所述第一极外延层或所述第二极外延层包括磷化硅或锗化硅。
  8. 一种半导体制作设备，用于制造隧穿场效应晶体管，其特征在于，包括：
    第一确定模块，用于使用光刻技术在所述隧穿场效应晶体管基材的表面上确定第一极的位置，所述第一极为源极或者漏极；
    第一制作模块，用于制作所述第一极的位置上的主轴结构，所述主轴结构包括多晶硅层和氮化物层，其中，所述多晶硅层与所述隧穿场效应晶体管基材的表面接触；
    第二制作模块，用于制作所述多晶硅层的氮化物侧壁，以使得所述多晶硅层的表面密封于所述隧穿场效应晶体管基材的表面、所述氮化物侧壁和所述氮化物层；
    第二确定模块，用于确定在所述隧穿场效应晶体管基材的表面上所述主轴结构和所述氮化硅侧壁以外的区域作为第二极的位置，所述第二极为漏极或者源极，且所述第二极不同于所述第一极。
  9. 根据权利要求8所述设备，其特征在于，还包括：
    第三制作模块，用于在所述第二极的位置上制作第二极外延层；
    第一填充模块，用于在第二极外延层的位置上填充第一氧化物层；
    第一处理模块，用于对所述第一氧化物层、所述主轴结构进行平坦化制程 处理，以使得所述多晶硅层暴露；
    第一移除模块，用于移除所述多晶硅层，以使得所述第一极的位置暴露；
    第四制作模块，用于在所述第一极的位置上制作第一极外延层。
  10. 根据权利要求9所述方法，其特征在于，所述在所述第一极的位置制作第一极外延层之后，还包括：
    第二填充模块，用于在所述第一极的位置上填充第二氧化物层；
    第二处理模块，用于对所述第二氧化物层、所述主轴结构进行平坦化制程处理，以使得所述氮化物侧壁暴露；
    第二移除模块，用于移除所述氮化物侧壁；
    刻蚀模块，用于刻蚀所述第一氧化物层、所述第二氧化物层和所述隧穿场效应晶体管基材的表面，以使得所述第一极外延层和所述第二极外延层暴露出预设大小的面积；
    沉积模块，用于在所述第一极外延层和所述第二极外延层的暴露部分以及所述隧穿场效应晶体管基材的暴露部分沉积硅磊晶体，所述硅磊晶体连接所述第一极和所述第二极。
  11. 根据权利要求10所述方法，其特征在于，所述在所述第一极外延层和所述第二极外延层沉积硅磊晶体之后，还包括：
    添加模块，用于在所述硅磊晶体上添加金属栅极，以使得隧穿场效应晶体管制作完成。
  12. 根据权利要求8所述方法，其特征在于，所述使用光刻技术在所述隧穿场效应晶体管基材的表面上确定第一极的位置之前，还包括：
    铺设模块，用于在所述隧穿场效应晶体管基材的表面铺设薄氧化物层。
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