WO2018074060A1 - 液晶表示装置および投射型表示装置 - Google Patents

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WO2018074060A1
WO2018074060A1 PCT/JP2017/030301 JP2017030301W WO2018074060A1 WO 2018074060 A1 WO2018074060 A1 WO 2018074060A1 JP 2017030301 W JP2017030301 W JP 2017030301W WO 2018074060 A1 WO2018074060 A1 WO 2018074060A1
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display device
semiconductor film
liquid crystal
light shielding
gate electrode
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PCT/JP2017/030301
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English (en)
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護益 名倉
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present technology relates to a liquid crystal display device having a TFT (Thin Film Transistor) substrate and a projection display apparatus.
  • TFT Thin Film Transistor
  • a liquid crystal panel (liquid crystal display device) is used as a light modulation element (light valve) in a projector (projection display device) or the like (for example, Patent Document 1).
  • the liquid crystal panel has a liquid crystal layer between, for example, a TFT substrate and a counter substrate.
  • the aperture ratio is one of important performance indexes of the light modulation element.
  • a liquid crystal display device includes a scanning line having a light shielding property, a semiconductor film provided opposite to the scanning line and having a source / drain region and a channel region between the source / drain regions, A gate electrode facing the channel region of the semiconductor film; a first interlayer insulating film covering the gate electrode; and electrically connecting the gate electrode and the scanning line through the first interlayer insulating film; And a light-shielding wall standing on the side of the source and drain regions.
  • a projection display device includes the liquid crystal display device according to the embodiment of the present technology.
  • a semiconductor film is formed by a scanning line provided in a direction substantially parallel to the semiconductor film and a light shielding wall standing in a direction substantially perpendicular to the semiconductor film. Shaded. Further, the light shielding wall has an embedded plug structure, and is less likely to affect the aperture ratio than other light shielding methods.
  • the scanning lines and the light shielding walls are provided, the generation of the leakage current of the transistor can be suppressed. Moreover, this light shielding wall can suppress the fall of an aperture ratio. Therefore, it is possible to maintain the aperture ratio and suppress the occurrence of leakage current of the transistor. Note that the effects described here are not necessarily limited, and may be any effects described in the present disclosure.
  • FIG. 3 is a cross-sectional view taken along line III-III ′ shown in FIG. 2.
  • FIG. 4 is a sectional view taken along line IV-IV ′ shown in FIG. 2.
  • FIG. 5 is a cross-sectional view illustrating an example of a manufacturing process of the TFT substrate illustrated in FIG. 4 and the like. It is sectional drawing showing the process of following FIG. 6A. It is sectional drawing showing the process of following FIG. 6B. It is sectional drawing showing the process of following FIG. 6C.
  • FIG. 7A is a plan view illustrating a configuration of a TFT substrate according to Comparative Example 1.
  • FIG. FIG. 12 is a perspective view of the TFT substrate shown in FIG. 11.
  • FIG. 10 is a plan view illustrating a configuration of a TFT substrate according to Comparative Example 2.
  • FIG. FIG. 3 is a perspective view of a part of the TFT substrate shown in FIG. 2.
  • FIG. 3 is a perspective view of the TFT substrate shown in FIG. 2.
  • FIG. 3 is a diagram for describing the intensity of light incident on the transistor illustrated in FIG. 2. It is a figure showing the structure of the projection type display apparatus with which the liquid crystal display device shown in FIG. 1 is applied.
  • FIG. 1 illustrates a cross-sectional configuration of a liquid crystal display device 1 according to an embodiment of the present technology.
  • the liquid crystal display device 1 is used, for example, as a light modulation element of a projection display device (projection display device 200 in FIG. 17 described later).
  • the liquid crystal display device 1 includes a TFT substrate 10, a pixel electrode 20, an alignment film 21a, a liquid crystal layer 22, an alignment film 21b, a counter electrode 23, and a counter substrate 24 in this order.
  • FIG. 2 shows a planar configuration of the TFT substrate 10
  • FIG. 3 shows a cross-sectional configuration along the line III-III ′ shown in FIG. 2
  • FIG. 4 shows a IV-IV ′ shown in FIG.
  • Each represents a cross-sectional configuration along the line.
  • the TFT substrate 10 has a scanning line 12, a semiconductor film 13, a gate electrode 14, a storage capacitor 16 and a light shielding film 17 in this order on a substrate 11.
  • the gate electrode 14 and the scanning line 12 are electrically connected by light shielding walls 15A and 15B.
  • An interlayer insulating film 18A (second interlayer insulating film) is provided between the scanning line 12 and the semiconductor film 13, and an interlayer insulating film 18B (first interlayer insulating film) is provided between the gate electrode 14 and the storage capacitor 16. , 18C are provided.
  • a gate insulating film 19 is provided between the semiconductor film 13 and the gate electrode 14.
  • FIG. 5 shows a configuration example of an equivalent circuit in one pixel.
  • This equivalent circuit is an active drive circuit having a transistor Tr having a semiconductor film 13, a gate electrode 14 and a gate insulating film 19, a storage capacitor 16, and a liquid crystal display element having a pixel electrode 20.
  • the transistor Tr has a gate electrode 14 connected to the corresponding scanning line 12, one of its source and drain connected to the corresponding data line LD, and the other connected to the pixel electrode 20.
  • the storage capacitor 16 is disposed between the other of the source and drain of Tr and the common line LC.
  • the transistor Tr is turned on according to the scanning signal (selection pulse) supplied from the scanning line 12 to sample the signal potential of the video signal supplied from the data line LD and supply it to the storage capacitor 16. .
  • the substrate 11 is for supporting the transistor Tr and the storage capacitor 16 and is made of, for example, a plate-like member such as quartz, glass, silicon, or a plastic film.
  • the scanning line 12 has a light shielding function in addition to the function as the wiring for supplying the scanning signal to the transistor Tr as described above. Thereby, light irradiation to the transistor Tr can be prevented, and malfunction caused by the occurrence of light leakage current can be prevented.
  • the light-shielding scanning line 12 is provided over a wider range at a position overlapping the semiconductor film 13 and the gate electrode 14 of the transistor Tr in plan view. That is, the lower surfaces of the semiconductor film 13 and the gate electrode 14 are covered with the scanning line 12.
  • the scanning lines 12 are provided in a predetermined pattern. Specifically, the scanning line 12 has a predetermined width and extends, for example, in the X direction and the Y direction in FIG.
  • the scanning line 12 is made of a low reflectance material.
  • a refractory metal material such as tungsten and titanium or a refractory metal silicide such as tungsten silicide (WSi) can be used.
  • the thickness of the scanning line 12 (Z direction in FIGS. 3 and 4) is, for example, 200 nm.
  • An adhesion layer 12 a may be provided between the scanning line 12 and the substrate 11.
  • the adhesion layer 12a is made of, for example, polysilicon.
  • the interlayer insulating film 18A is provided over the entire surface of the substrate 11 so as to cover the scanning lines 12.
  • the interlayer insulating film 18A is made of, for example, silicon oxide (SiO 2 ).
  • the surface of the interlayer insulating film 18A is preferably flattened, for example, by being flattened. In the interlayer insulating film 18A having a planarized surface, the workability when forming the upper layer is improved, so that the yield can be improved.
  • the thickness of the interlayer insulating film 18A is, for example, 300 nm to 600 nm.
  • the semiconductor film 13 is provided in a predetermined pattern on the interlayer insulating film 18A.
  • the semiconductor film 13 is provided to face a part of the scanning line 12 with the interlayer insulating film 18A interposed therebetween.
  • the semiconductor film 13 has a predetermined width and extends, for example, in the X direction of FIG.
  • the semiconductor film 13 has a channel region 13 ⁇ / b> C at a position facing the gate electrode 14.
  • the semiconductor film 13 is provided with LDD (Lightly Doped Drain) regions 13L-1 and 13L-2 and source / drain regions 13SD-1 and 13SD-2 with the channel region 13C interposed therebetween.
  • LDD Lightly Doped Drain
  • a channel region 13C is provided between the source / drain region 13SD-1 and the source / drain region 13SD-2, and an LDD region 13L- is provided between the source / drain region 13SD-1 and the channel region 13C.
  • An LDD region 13L-2 is provided between the source / drain region 13SD-2 and the channel region 13C.
  • the LDD regions 13L-1 and 13L-2 are regions where carrier impurities are diffused at a low concentration.
  • the LDD region 13L-2 is an input side LDD region
  • the LDD region 13L-1 is an output side LDD region.
  • the source / drain regions 13SD-1 and 13SD-2 are low resistance regions in which carrier impurities are diffused at a high concentration.
  • the semiconductor film 13 on the source / drain region 13SD-1 side is electrically connected to the storage capacitor 16 via the connection hole H1, and the semiconductor film 13 on the source / drain region 13SD-2 side passes through the connection hole H2. And is electrically connected to the data line LD.
  • the semiconductor film 13 is composed of a semiconductor thin film such as amorphous silicon and polycrystalline silicon.
  • the gate insulating film 19 is provided on the entire surface of the substrate 11 so as to cover the semiconductor film 13.
  • the gate insulating film 19 is made of, for example, a silicon oxide (SiO 2 ) film or a silicon nitride (SiN) film.
  • Such a gate insulating film 19 can be formed by, for example, a CVD (Chemical Vapor Deposition) method. Further, the gate insulating film 19 may be constituted by a thermal oxide film.
  • the gate electrode 14 is provided on the gate insulating film 19 in a predetermined pattern.
  • the gate electrode 14 is provided with a width sufficiently wider than the width of the semiconductor film 13 (distance in the Y direction in FIG. 2).
  • the gate electrode 14 is made of, for example, a polysilicon film to which an impurity such as phosphorus (P) is added.
  • the gate electrode 14 may be configured by a laminated structure of a polysilicon film and a tungsten silicide film, for example.
  • the thickness of the gate electrode 14 is, for example, 100 nm to 220 nm.
  • the interlayer insulating film 18B is provided on the entire surface of the substrate 11 so as to cover the gate electrode 14. Like the interlayer insulating film 18A, the interlayer insulating film 18B is made of, for example, silicon oxide, and its surface is preferably flattened.
  • the light shielding walls 15A and 15B are provided in the through holes SA15 and SB15.
  • the through holes SA15 and SB15 penetrate the interlayer insulating film 18B and the gate insulating film 19 and reach the scanning line 12 through a part of the interlayer insulating film 18A.
  • the light shielding walls 15A and 15B stand up at least on the side of the channel region 13C, the LDD regions 13L-1 and 13L-2, and the source / drain regions 13SD-1 and 13SD-2 of the semiconductor film 13. is doing. As will be described in detail later, this effectively shields the semiconductor film 13 and suppresses the occurrence of leakage current of the TFT.
  • the light shielding walls 15A and 15B have a buried plug structure. For this reason, it is possible to prevent the aperture ratio from being lowered as compared with other light shielding methods.
  • the light shielding walls 15A and 15B include a surface substantially parallel to the XZ plane of FIGS. 2 and 4, and are provided in a substantially vertical direction with the semiconductor film 13 including a surface parallel to the XY plane.
  • the light shielding walls 15 ⁇ / b> A and 15 ⁇ / b> B extend substantially parallel to the extending direction of the semiconductor film 13 (X direction).
  • the light shielding walls 15A and 15B are provided on the side of the channel region 13C, the LDD regions 13L-1 and 13L-2, the source / drain regions 13SD-1 and 13SD-2, and the connection hole H1 of the semiconductor film 13.
  • the light shielding walls 15 ⁇ / b> A and 15 ⁇ / b> B are preferably provided also on the side of the connection hole H ⁇ b> 1 of the semiconductor film 13. Thereby, it is possible to prevent light from entering the semiconductor film 13 over a wider area.
  • the light shielding walls 15A and 15B are provided on both sides of the semiconductor film 13 and face each other with the semiconductor film 13 in between.
  • the light shielding wall 15 ⁇ / b> A is provided on one side of the semiconductor film 13, and the light shielding wall 15 ⁇ / b> B is provided on the other side of the semiconductor film 13.
  • the lower ends of the light shielding walls 15A and 15B are in contact with the scanning line 12, and the upper ends of the light shielding walls 15A and 15B constitute the same plane as the upper surface of the interlayer insulating film 18B.
  • a part between the lower end and the upper end of the light shielding walls 15A, 15B is in contact with the gate electrode.
  • a part (for example, the central portion) of the light shielding walls 15 ⁇ / b> A and 15 ⁇ / b> B facing the gate electrode 14 is in contact with the gate electrode 14.
  • the light shielding walls 15A and 15B are so-called shared contacts, and can shield light over a wider range than a normal contact.
  • the thickness (distance in the Y direction) of the light shielding walls 15A and 15B is, for example, 200 nm to 400 nm.
  • the width (distance in the Y direction) of the through holes SA15 and SB15 is substantially the same as the thickness of the light shielding walls 15A and 15B, and is, for example, 200 nm to 400 nm.
  • the light shielding walls 15A and 15B can be made of a refractory metal, for example.
  • the light shielding walls 15A and 15B are made of tungsten (W).
  • the light shielding walls 15A and 15B may be made of a refractory metal such as titanium and molybdenum.
  • the light shielding walls 15A and 15B may be provided on the barrier metal layers 15Ab and 15Bb.
  • the barrier metal layers 15Ab and 15Bb are made of, for example, titanium nitride (TiN).
  • the interlayer insulating film 18C is provided over the entire surface of the substrate 11 so as to cover the upper ends of the light shielding walls 15A and 15B and the interlayer insulating film 18B.
  • the interlayer insulating film 18C is made of, for example, silicon oxide, and has a thickness of, for example, 100 nm to 200 nm.
  • the storage capacitor 16 is provided in a predetermined region on the interlayer insulating film 18C and covers the transistor Tr. Specifically, the storage capacitor 16 is provided at a position overlapping the semiconductor film 13 and the gate electrode 14 in plan view, and at least the channel region 13C, the LDD regions 13L-1, 13L-2, and the source / drain of the semiconductor film 13 are provided. The regions 13SD-1 and 13SD-2 and the gate electrode 14 are covered.
  • the storage capacitor 16 has, for example, the same width as the scanning line 12 and is disposed at a position overlapping a part of the scanning line 12 in plan view.
  • the channel region 13C, the LDD regions 13L-1, 13L-2, the source / drain regions 13SD-1, 13SD-2, and the gate electrode 14 of the semiconductor film 13 are covered with the scanning line 12 at the lower surface, and the storage capacitor is formed at the upper surface. 16 is covered.
  • the storage capacitor 16 has a lower electrode 16B, a dielectric layer 16I, and an upper electrode 16U in this order on the interlayer insulating film 18C.
  • the lower electrode 16B is electrically connected to the semiconductor film 13 on the source / drain region 13SD-1 side through the connection hole H1.
  • the connection hole H1 is provided in the interlayer insulating films 18B and 18C and the gate insulating film 19.
  • the lower electrode 16B and the upper electrode 16U are made of a polysilicon film to which an impurity such as phosphorus (P) is added.
  • the lower electrode 16B and the upper electrode 16U may be made of a metal material.
  • the dielectric layer 16I is made of, for example, a silicon nitride film.
  • the dielectric layer 16I is preferably composed of an insulating film having a dielectric constant higher than that of the silicon oxide film.
  • the light shielding film 17 on the storage capacitor 16 is for preventing light irradiation to the transistor Tr.
  • the light shielding film 17 has the same planar shape as the storage capacitor 16 and is provided at a position overlapping the storage capacitor 16 in plan view. That is, the light shielding film 17 covers at least the channel region 13C, the LDD regions 13L-1, 13L-2, the source / drain regions 13SD-1, 13SD-2, and the gate electrode 14 of the semiconductor film 13. It is preferable that the light shielding film 17 also covers the connection hole H1. This effectively prevents light from entering the source / drain region 13SD-1 of the semiconductor film 13. It is preferable that the light shielding film also covers the light shielding walls 15A and 15B.
  • the light shielding film 17 is made of, for example, a light-shielding refractory metal or a refractory metal silicide.
  • a light-shielding refractory metal is tungsten
  • an example of the light-shielding refractory metal silicide is tungsten silicide.
  • the pixel electrode 20 on the TFT substrate 10 is provided for each pixel and is electrically connected to, for example, the transistor Tr.
  • the counter electrode 23 is provided on the counter substrate 24 as a common electrode for a plurality of pixels, and is held at a common potential, for example.
  • the liquid crystal layer 22 is composed of liquid crystal driven in, for example, a VA (Vertical Alignment) mode, a TN (Twisted Nematic) mode, an IPS (In Plane Switching) mode, or the like.
  • VA Vertical Alignment
  • TN Transmission Nematic
  • IPS In Plane Switching
  • Such a liquid crystal display device 1 can be manufactured, for example, by the following method (FIGS. 6A to 10B).
  • an adhesion layer material film 12aM and a conductive film 12M are formed in this order on the substrate 11.
  • a resist RS pattern is formed in a predetermined region on the conductive film 12M by using a photolithography technique.
  • the adhesion layer material film 12aM and the conductive film 12M are patterned using an etching technique to form the adhesion layer 12a and the scanning line 12.
  • the resist RS is removed.
  • a semiconductor film 13 is formed in a predetermined region on the interlayer insulating film 18A.
  • the semiconductor film 13 is formed, for example, by depositing amorphous silicon, polycrystalline silicon, or the like on the interlayer insulating film 18A and then patterning it using a lithography technique and an etching technique.
  • semiconductor characteristics can be improved by performing appropriate impurity introduction treatment, heat treatment, and the like.
  • a gate insulating film 19 covering the semiconductor film 13 and the interlayer insulating film 18A is formed.
  • the gate insulating film 19 can be formed, for example, by forming a silicon oxide film, a silicon nitride film, or the like using a CVD method.
  • the gate insulating film 19 may be formed by a thermal oxide film.
  • the gate electrode 14 is formed (FIG. 8A).
  • a polysilicon film to which an impurity such as phosphorus is added can be used.
  • the characteristics can be improved by performing appropriate impurity introduction treatment, heat treatment, and the like.
  • an interlayer insulating film 18B covering the gate electrode 14 and the gate insulating film 19 is formed, and the surface is planarized by CMP treatment or the like.
  • through holes SA15 and SB15 that penetrate the interlayer insulating film 18B and the gate insulating film 19 and reach the scanning line 12 are formed.
  • the through holes SA15 and SB15 are formed on both sides of the semiconductor film 13 along the extending direction of the semiconductor film 13.
  • the through holes SA15 and SB15 are once formed with a width (distance in the Y direction) that does not reach the gate electrode 14 by, for example, anisotropic dry etching.
  • a width distance in the Y direction
  • the through holes SA15 and SB15 do not extend to the gate electrode 14
  • plasma damage due to processing can be prevented from reaching the transistor Tr (gate electrode 14).
  • the width of the through holes SA15 and SB15 is expanded to the gate electrode 14 by wet etching or isotropic dry etching, for example.
  • a method such as wet etching or isotropic dry etching does not cause plasma damage to the gate electrode 14, and thus there is no possibility of deteriorating the characteristics of the transistor Tr.
  • Through holes SA15 and SB15 can be formed by such two-stage processing. In the case where plasma damage to the gate electrode 14 need not be considered, the through holes SA15 and SB15 can be formed by one-step processing by, for example, anisotropic dry etching.
  • the through holes SA15 and SB15 for example, titanium nitride and tungsten are formed in this order in the through holes SA15 and SB15, and then excess titanium nitride and tungsten on the interlayer insulating film 18 are subjected to CMP treatment or It is removed by etch back processing. Thereby, the barrier metal layer 15Ab and the light shielding wall 15A are formed in the through hole SA15, and the barrier metal layer 15Bb and the light shielding wall 15B are formed in the through hole SB15 (FIG. 10A).
  • an interlayer insulating film 18C covering the upper ends of the light shielding walls 15A and 15B and the interlayer insulating film 18B is formed.
  • the lower electrode 16B, the dielectric layer 16I, the upper electrode 16U, and the light shielding film 17 are formed in a predetermined region on the interlayer insulating film 18C by using a lithography technique and an etching technique. Thereby, the TFT substrate 10 is formed.
  • the pixel electrode 20 and the alignment film 21 a are formed on the TFT substrate 10.
  • the counter electrode 23 and the alignment film 21b are formed on the counter substrate 24 side.
  • the TFT substrate 10 and the counter substrate 24 are bonded together, and liquid crystal is injected between them to form the liquid crystal layer 22. Thereby, the liquid crystal display device 1 shown in FIG. 1 is completed.
  • the light transmittance in the liquid crystal layer 22 is controlled for each pixel, and light having a contrast according to the input image signal is emitted.
  • the transistor Tr is electrically connected to the pixel electrode 20 and controls the pixel electrode 20 for switching.
  • FIG. 11 shows a planar configuration of the TFT substrate (TFT substrate 100) according to Comparative Example 1
  • FIG. 12 is a perspective view showing the configuration of the TFT substrate 100.
  • a light shielding film 170 is provided on the upper layer of the gate electrode 14.
  • the light shielding film 170 covers a part of the gate electrode 14.
  • the light shielding film 170 is electrically connected to the gate electrode 14 through the connection hole 151 and is also electrically connected to the scanning line 12 through the connection hole 152.
  • the connection hole 151 is provided on the gate electrode 14 along a direction (Y direction in FIG. 11) substantially orthogonal to the extending direction of the semiconductor film 13 (X direction in FIG. 11).
  • connection holes 152 are provided on both sides of the semiconductor film 13 along a direction substantially parallel to the extending direction of the semiconductor film 13 (X direction in FIG. 11).
  • the connection hole 152 is provided on the side of the channel region 13C, the LDD region 13L-1, and the source / drain region 13SD-1 of the semiconductor film 13.
  • the light shielding film 170 provided in the connection hole 152 prevents light from entering the semiconductor film 13 from the side.
  • FIG. 13 shows a planar configuration of a TFT substrate (TFT substrate 101) according to Comparative Example 2.
  • the connection hole 152 is longer than the TFT substrate 100, and the channel region 13C, the LDD regions 13L-1, 13L-2, and the source / drain regions 13SD-1 of the semiconductor film 13 are provided.
  • 13SD-2 a light shielding film 170 is disposed on the side. Therefore, it is possible to prevent light incident on the semiconductor film 13 from the side more effectively than the TFT substrate 100.
  • TFT substrates 100 and 101 may have the following problems in terms of light shielding properties, aperture ratio, and transistor characteristics.
  • the light shielding film 170 provided in the connection hole 152 prevents light from entering the semiconductor film 13 from the side. It is difficult to form the light shielding film 170 having a sufficient thickness. The thin light shielding film 170 cannot perform sufficient light shielding. Further, the light shielding film 170 provided in the connection hole 152 cannot effectively prevent light from entering from the side of the semiconductor film 13. This is because even with the TFT substrate 101 having a higher light shielding property, the connection hole 152 cannot be extended sufficiently long, and a lot of gaps for entering the diffracted light are generated. Specifically, the connection hole 152 cannot be provided on the side of the connection hole H1 that connects the storage capacitor 16 and the semiconductor film 13.
  • the TFT substrates 100 and 101 are manufactured by forming and patterning the light shielding film 170 after forming the connection holes 151 and 152.
  • the width of the connection hole 152 is reduced, there may be a problem in the formation of the light shielding film 170. Therefore, the width of the connection hole 152 tends to increase. Further, since it is necessary to align the connection hole 152 and the light shielding film 170, it is necessary to secure a region with a predetermined margin. For these reasons, it is difficult to improve the aperture ratio.
  • connection holes 151 and 152 can be formed simultaneously.
  • the connection hole 152 is formed after the connection hole 151 reaches the gate electrode 14.
  • the gate electrode 14 is exposed to excessive etching.
  • the gate electrode 14 contains a metal, there is a possibility that a reaction product resulting from this excessive etching adheres to the inside of the connection hole 151 to cause poor electrical conduction.
  • the semiconductor film 13, the gate electrode 14, and the gate insulating film 19 may be damaged by plasma.
  • the TFT substrates 100 and 101 using amorphous silicon or polycrystalline silicon as the semiconductor film 13 have a gate insulating film caused by an overcurrent element in plasma processing, as compared with a MOS (metal-oxide semiconductor) device. 19 easily deteriorates. This is because the semiconductor film 13 and the gate electrode 14 are electrically floating on the substrate 11 made of quartz.
  • MOS metal-oxide semiconductor
  • FIGS. 14 is a perspective view of the main part of the TFT substrate 10 in a state where the storage capacitor 16 and the light shielding film 17 are removed
  • FIG. 15 is a TFT substrate in which the storage capacitor 16 and the light shielding film 17 are added to FIG. 10 is a perspective view of FIG.
  • the light shielding walls 15A and 15B having the embedded plug structure can be formed with a sufficient thickness. Further, since the light shielding walls 15A and 15B can be provided over a wider area than the connection holes 152 of the TFT substrates 100 and 101, the light shielding property can be improved. Since the light shielding walls 15A and 15B are provided at least on the sides of the channel region 13C, the LDD regions 13L-1 and 13L-2, and the source / drain regions 13SD-1 and 13SD-2 of the semiconductor film 13, the TFT substrate 100 Compared with the connection hole 152, it is provided over a wider range.
  • the light shielding walls 15A and 15B are also provided on the side of the connection hole H1, light can be shielded over a wider range than the connection hole 152 of the TFT substrate 101.
  • the transistor Tr is surrounded by the scanning line 12 from the lower side, the light shielding walls 15A and 15B from the side, and the light shielding film 17 from the upper side. (FIGS. 14 and 15).
  • FIG. 16 shows the result of calculating the incident light energy to the LDD regions 13L-1 and 13L-2 of the TFT substrate 10, 100, 101 semiconductor film 13 by using FDTD (finite-difference-time-domain) simulation.
  • the TFT substrate 10 has a lower light intensity in both the LDD regions 13L-1 and 13L-2, and is sufficiently shielded from light.
  • the light intensity incident on the LDD region 13L-2 is 21.1 times that of the TFT substrate 10
  • the light intensity incident on the LDD region 13L-1 is 3.0 times that of the TFT substrate 10.
  • the light intensity incident on the LDD region 13L-2 is 2.0 times that of the TFT substrate 10
  • the light intensity incident on the LDD region 13L-1 is 1.6 times that of the TFT substrate 10.
  • the through holes SA15 and SB15 in which the light shielding walls 15A and 15B having the embedded plug structure are formed can be reduced in width, and there is no problem in alignment. Therefore, the aperture ratio is maintained.
  • the aperture ratio of the TFT substrate 10 and the aperture ratio of the TFT substrate 101 were estimated.
  • the aperture ratio of the TFT substrate 101 was 65.5%
  • the aperture ratio of the TFT substrate 10 was 67%.
  • the manufacturing process can be simplified.
  • the gate electrode 14 is not exposed to excessive etching. Further, as described above, the through holes SA15 and SB15 can be formed while suppressing plasma damage to the gate electrode. Therefore, the characteristics of the transistor Tr are maintained.
  • the transistor Tr caused by light irradiation is maintained while maintaining the aperture ratio. Generation of leakage current can be suppressed. In addition, the characteristics of the transistor Tr can be maintained.
  • the light shielding film 17 is provided, the light irradiation to the transistor Tr can be more effectively prevented together with the scanning line 21 and the light shielding walls 15A and 15B.
  • the light shielding film 16 may be provided by omitting the light shielding film 17.
  • a light-shielding conductive film may be used for at least one of the lower electrode 16D and the upper electrode 16U.
  • the light-shielding conductive film include aluminum (Al) and titanium (Ti).
  • the liquid crystal display device 1 of the present technology can be applied to, for example, a projection display device.
  • FIG. 17 is a diagram illustrating a configuration example of a projection display device (projection display device 200) to which the liquid crystal display device 1 is applied as a light modulation element.
  • the projection display device 200 is a display device that projects an image on a screen, for example.
  • the projection display device 200 is connected to an external image supply device such as a computer such as a PC or various image players via an I / F (interface), and is based on an image signal input to the I / F. Projection onto a screen or the like.
  • the configuration of the projection display device 200 described below is an example, and the projection display device according to the present technology is not limited to such a configuration.
  • the projection display device 200 includes a light source 211, a multi-lens array 212, a PbS array 213, a focus lens 214, a mirror 215, dichroic mirrors 216 and 217, light modulation elements 218a to 218c, a dichroic prism 219, and a projection lens 220.
  • the liquid crystal display device 1 of the above-described embodiment is used for the light modulation elements 218a to 218c.
  • the light source 211 emits the light emitted by the light emitting unit 211a to the multi-lens array 212 by the reflector 211b.
  • the multi-lens array 212 has a structure in which a plurality of lens elements are provided in an array, and condenses light emitted from the light source 211.
  • the PbS array 213 polarizes the light collected by the multi-lens array 212 into light having a predetermined polarization direction, for example, a P-polarized wave.
  • the focus lens 214 condenses the light converted into light having a predetermined polarization direction by the PbS array 213.
  • the dichroic mirror 216 transmits red light R out of light incident through the focus lens 214 and the mirror 215 and reflects green light G and blue light B.
  • the red light R transmitted by the dichroic mirror 216 is guided to the light modulation element 218a through the mirror 215.
  • the dichroic mirror 217 transmits the blue light B out of the light reflected by the dichroic mirror 216 and reflects the green light G.
  • the green light G reflected by the dichroic mirror 217 is guided to the light modulation element 218b.
  • the blue light B transmitted by the dichroic mirror 217 is guided to the light modulation element 218 c via the mirror 215.
  • Each of the light modulation elements 218a to 218c light-modulates each incident color light, and the light-modulated color light enters the dichroic prism 219.
  • the dichroic prism 219 synthesizes each color light that has been incident after being light-modulated into one optical axis. Each synthesized color light is projected onto a screen or the like via the projection lens 220.
  • the projection display device 200 In the projection display device 200, three light modulation elements 218a to 218c corresponding to the three primary colors red, green, and blue are combined to display all colors. That is, the projection display device 200 is a so-called three-plate projection display device.
  • the liquid crystal display device 1 includes a projection device, a television device, a desktop personal computer monitor, a notebook personal computer, an imaging device such as a video camera and a digital still camera, a PDA (Personal Digital Assistant), a mobile phone.
  • a projection device a television device
  • a desktop personal computer monitor a notebook personal computer
  • an imaging device such as a video camera and a digital still camera
  • PDA Personal Digital Assistant
  • the present invention can also be applied to electronic devices such as telephones and smartphones.
  • the present technology has been described with the embodiment and the modification, the present technology is not limited to the above-described embodiment and the like, and various modifications can be made.
  • the constituent elements, arrangement, number, and the like of the liquid crystal display device exemplified in the above embodiment are merely examples, and it is not necessary to include all the constituent elements, and may further include other constituent elements. .
  • the present technology may be configured as follows.
  • a scanning line having light shielding properties A semiconductor film provided opposite to the scanning line and having a source / drain region and a channel region between the source / drain regions; A gate electrode facing the channel region of the semiconductor film; A first interlayer insulating film covering the gate electrode; A light shielding wall extending through the first interlayer insulating film to electrically connect the gate electrode and the scanning line, and to stand laterally of the channel region and the source / drain region of the semiconductor film;
  • At least one of the lower electrode and the upper electrode has a light shielding property
  • the light shielding wall is made of metal.
  • the scanning line is made of metal.
  • the light modulation element is A scanning line having light shielding properties;
  • a semiconductor film provided opposite to the scanning line and having a source / drain region and a channel region between the source / drain regions;
  • a gate electrode facing the channel region of the semiconductor film;
  • the gate electrode and the scanning line are electrically connected through the first interlayer insulating film, and a light shielding wall is provided on the side of the channel region and the source / drain region of the semiconductor film.

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Abstract

遮光性を有する走査線と、前記走査線に対向して設けられ、ソース／ドレイン領域および前記ソース／ドレイン領域の間のチャネル領域を有する半導体膜と、前記半導体膜の前記チャネル領域に対向するゲート電極と、前記ゲート電極を覆う第１層間絶縁膜と、前記第１層間絶縁膜を貫通して前記ゲート電極と前記走査線とを電気的に接続するとともに、前記半導体膜の前記チャネル領域および前記ソース／ドレイン領域の側方に立設する遮光壁とを備えた液晶表示装置。

Description

液晶表示装置および投射型表示装置
　本技術は、ＴＦＴ(Thin Film Transistor)基板を有する液晶表示装置および投射型表示装置に関する。
　例えばプロジェクタ（投射型表示装置）等には、光変調素子（ライトバルブ）として液晶パネル（液晶表示装置）が用いられている（例えば、特許文献１等）。液晶パネルは、例えばＴＦＴ基板と、対向基板との間に液晶層を有している。
特開２０１１－１８６１０８号公報
　しかしながら、ＴＦＴ基板に光が照射されると、光リーク電流が発生し、これに起因したフリッカ等の画質不良が生じるおそれがある。また、このような光リーク電流の発生を抑えるとともに、液晶パネルの開口率も維持することが必要となる。開口率は、光変調素子の重要な性能指標の１つである。
　したがって、開口率を維持するとともに、トランジスタのリーク電流の発生を抑えることが可能な液晶表示装置および投射型表示装置を提供することが望ましい。
　本技術の一実施の形態の液晶表示装置は、遮光性を有する走査線と、走査線に対向して設けられ、ソース／ドレイン領域およびソース／ドレイン領域の間のチャネル領域を有する半導体膜と、半導体膜のチャネル領域に対向するゲート電極と、ゲート電極を覆う第１層間絶縁膜と、第１層間絶縁膜を貫通してゲート電極と走査線とを電気的に接続するとともに、半導体膜のチャネル領域およびソース／ドレイン領域の側方に立設する遮光壁とを備えたものである。
　本技術の一実施の形態の投射型表示装置は、上記本技術の一実施の形態の液晶表示装置を備えたものである。
　本技術の一実施の形態の液晶表示装置および投射型表示装置では、半導体膜と略平行方向に設けられた走査線と、半導体膜と略垂直方向に立設する遮光壁とにより、半導体膜が遮光される。また、遮光壁は、埋め込みプラグ構造を有しており、他の遮光方法に比べて開口率に影響を与えにくい。
　本技術の一実施の形態の液晶表示装置および投射型表示装置によれば、走査線および遮光壁を設けるようにしたので、トランジスタのリーク電流の発生を抑えることができる。また、この遮光壁は開口率の低下を抑えることができる。よって、開口率を維持するとともに、トランジスタのリーク電流の発生を抑えることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本技術の一実施の形態に係る液晶表示装置の要部の断面構成を表す図である。 図１に示したＴＦＴ基板の平面図である。 図２に示したＩＩＩ－ＩＩＩ’線に沿った断面図である。 図２に示したＩＶ－ＩＶ’線に沿った断面図である。 図１に示した液晶表示装置の等価回路の一例を表す図である。 図４等に示したＴＦＴ基板の製造工程の一例を表す断面図である。 図６Ａに続く工程を表す断面図である。 図６Ｂに続く工程を表す断面図である。 図６Ｃに続く工程を表す断面図である。 図７Ａに続く工程を表す断面図である。 図７Ｂに続く工程を表す断面図である。 図７Ｃに続く工程を表す断面図である。 図８Ａに続く工程を表す断面図である。 図８Ｂに続く工程を表す断面図である。 図８Ｃに続く工程を表す断面図である。 図９Ａに続く工程を表す断面図である。 図９Ｂに続く工程を表す断面図である。 図１０Ａに続く工程を表す断面図である。 比較例１に係るＴＦＴ基板の構成を表す平面図である。 図１１に示したＴＦＴ基板の斜視図である。 比較例２に係るＴＦＴ基板の構成を表す平面図である。 図２に示したＴＦＴ基板の一部の斜視図である。 図２に示したＴＦＴ基板の斜視図である。 図２に示したトランジスタに入射する光の強度について説明するための図である。 図１に示した液晶表示装置が適用される投射型表示装置の構成を表す図である。
　以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　　１．実施の形態
　　　　半導体膜の側方に遮光壁を設けた例
　　２．変形例
　　　　保持容量の電極が遮光性を有する例
　　３．適用例
　〔実施の形態〕
　（構成）
　図１は、本技術の一実施の形態に係る液晶表示装置１の断面構成を表したものである。この液晶表示装置１は、例えば、投射型表示装置（後述の図１７の投射型表示装置２００）の光変調素子として用いられるものである。液晶表示装置１は、ＴＦＴ基板１０、画素電極２０、配向膜２１ａ、液晶層２２、配向膜２１ｂ、対向電極２３および対向基板２４をこの順に有している。
　図２は、ＴＦＴ基板１０の平面構成を表したものであり、図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成、図４は、図２に示したＩＶ－ＩＶ’線に沿った断面構成をそれぞれ表している。ＴＦＴ基板１０は、基板１１上に、走査線１２、半導体膜１３、ゲート電極１４、保持容量１６および遮光膜１７をこの順に有している。ゲート電極１４と走査線１２とは、遮光壁１５Ａ，１５Ｂにより電気的に接続されている。走査線１２と半導体膜１３との間には層間絶縁膜１８Ａ（第２層間絶縁膜）が設けられ、ゲート電極１４と保持容量１６との間には層間絶縁膜１８Ｂ（第１層間絶縁膜），１８Ｃが設けられている。半導体膜１３とゲート電極１４との間にはゲート絶縁膜１９が設けられている。
　図５は、１の画素における等価回路の構成例を表したものである。この等価回路は、半導体膜１３、ゲート電極１４およびゲート絶縁膜１９を有するトランジスタＴｒと、保持容量１６と、画素電極２０を有する液晶表示素子とを有するアクティブ型の駆動回路である。
　トランジスタＴｒは、ゲート電極１４が対応する走査線１２に接続され、そのソースおよびドレインのうちの一方が対応するデータ線ＬＤに接続され、他方が画素電極２０に接続されている。保持容量１６は、Ｔｒのソースおよびドレインのうちの他方と、コモン線ＬＣとの間に配置されている。
　トランジスタＴｒは、走査線１２から供給される走査信号（選択パルス）に応じて導通することにより、データ線ＬＤから供給される映像信号の信号電位をサンプリングし、保持容量１６に供給するものである。
　ここから、ＴＦＴ基板１０を構成する各部について説明する。
　基板１１は、トランジスタＴｒおよび保持容量１６を支持するためのものであり、例えば、石英，ガラス，シリコンまたはプラスチックフィルムなどの板状部材により構成されている。
　走査線１２は、上記のように走査信号をトランジスタＴｒに供給する配線としての機能に加えて、遮光機能を有するものである。これにより、トランジスタＴｒへの光照射を防ぎ、光リーク電流の発生に起因した誤作動を防止することができる。遮光性の走査線１２は、平面視で、トランジスタＴｒの半導体膜１３およびゲート電極１４と重なる位置に、よりも広い範囲にわたって設けられている。即ち、半導体膜１３およびゲート電極１４の下面は、走査線１２に覆われている。走査線１２は、所定のパターンで設けられている。具体的には、走査線１２は、所定の幅で、例えば図２のＸ方向およびＹ方向に延在している。走査線１２は低反射率材料により構成されている。走査線１２には、タングステンおよびチタンなどの高融点金属材料またはタングステンシリサイド（ＷＳｉ）などの高融点金属シリサイド化物を用いることができる。走査線１２の厚み（図３および図４のＺ方向）は、例えば、２００ｎｍである。走査線１２と基板１１との間には、密着層１２ａを設けるようにしてもよい。密着層１２ａは、例えば、ポリシリコン等により構成されている。
　層間絶縁膜１８Ａは、この走査線１２を覆うように、基板１１の全面にわたって設けられている。層間絶縁膜１８Ａは、例えば酸化シリコン（ＳｉＯ2）により構成されている。層間絶縁膜１８Ａの表面は、例えば平坦化処理が施され、平坦化されていることが好ましい。表面が平坦化された層間絶縁膜１８Ａでは、上層を形成する際の加工性が向上するので、歩留まりを向上させることができる。層間絶縁膜１８Ａの厚みは例えば３００ｎｍ～６００ｎｍである。
　半導体膜１３は、層間絶縁膜１８Ａ上に所定のパターンで設けられている。この半導体膜１３は、層間絶縁膜１８Ａを間にして、走査線１２の一部に対向して設けられている。半導体膜１３は、所定の幅で、例えば、図２のＸ方向に延在している。半導体膜１３は、ゲート電極１４に対向する位置のチャネル領域１３Ｃを有している。半導体膜１３には、このチャネル領域１３Ｃを挟んで、ＬＤＤ（Lightly Doped Drain）領域１３Ｌ－１，１３Ｌ－２，ソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２が設けられている。具体的には、ソース／ドレイン領域１３ＳＤ－１とソース／ドレイン領域１３ＳＤ－２との間にチャネル領域１３Ｃが設けられ、ソース／ドレイン領域１３ＳＤ－１とチャネル領域１３Ｃとの間にＬＤＤ領域１３Ｌ－１、ソース／ドレイン領域１３ＳＤ－２とチャネル領域１３Ｃとの間にＬＤＤ領域１３Ｌ－２が設けられている。ＬＤＤ領域１３Ｌ－１，１３Ｌ－２は、キャリア不純物が低濃度で拡散された領域である。例えば、ＬＤＤ領域１３Ｌ－２が入力側ＬＤＤ領域であり、ＬＤＤ領域１３Ｌ－１が出力側ＬＤＤ領域である。このようなＬＤＤ領域１３Ｌ－１，１３Ｌ－２を設けることによりトランジスタＴｒオフ（ＯＦＦ）時のリーク電流を低減させることができる。ソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２は、キャリア不純物が高濃度で拡散された低抵抗化領域である。ソース／ドレイン領域１３ＳＤ－１側の半導体膜１３は、接続孔Ｈ１を介して保持容量１６に電気的に接続されており、ソース／ドレイン領域１３ＳＤ－２側の半導体膜１３は、接続孔Ｈ２を介してデータ線ＬＤに電気的に接続されている。半導体膜１３は、例えば非晶質シリコンおよび多結晶シリコン等の半導体薄膜により構成されている。
　ゲート絶縁膜１９は、半導体膜１３を覆うようにして基板１１の全面に設けられている。ゲート絶縁膜１９は、例えば酸化シリコン（ＳｉＯ2）膜または窒化シリコン（ＳｉＮ）膜により構成されている。このようなゲート絶縁膜１９は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。また、熱酸化膜によりゲート絶縁膜１９を構成するようにしてもよい。
　ゲート電極１４は、ゲート絶縁膜１９上に所定のパターンで設けられている。このゲート電極１４は、半導体膜１３の幅（図２のＹ方向の距離）よりも十分に広い幅で設けられている。ゲート電極１４は、例えば、リン（Ｐ）などの不純物を添加したポリシリコン膜により構成されている。ポリシリコン膜と、例えばタングステンシリサイド膜等との積層構造によりゲート電極１４を構成するようにしてもよい。ゲート電極１４の厚みは、例えば１００ｎｍ～２２０ｎｍである。
　層間絶縁膜１８Ｂは、ゲート電極１４を覆うようにして基板１１の全面に設けられている。この層間絶縁膜１８Ｂは、層間絶縁膜１８Ａと同様に、例えば酸化シリコンにより構成されており、その表面は平坦化されていることが好ましい。
　遮光壁１５Ａ，１５Ｂは、貫通孔ＳＡ１５，ＳＢ１５に設けられている。この貫通孔ＳＡ１５，ＳＢ１５は、層間絶縁膜１８Ｂおよびゲート絶縁膜１９を貫通するとともに、層間絶縁膜１８Ａの一部を介して走査線１２に達している。本実施の形態では、遮光壁１５Ａ，１５Ｂが、半導体膜１３の少なくとも、チャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２およびソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２の側方に立設している。詳細は後述するが、これにより、半導体膜１３を効果的に遮光し、ＴＦＴのリーク電流の発生を抑えることができる。また、遮光壁１５Ａ，１５Ｂは、埋め込みプラグ構造を有している。このため、他の遮光方法と比較して、開口率の低下を防ぐことができる。
　遮光壁１５Ａ，１５Ｂは、図２，４のＸＺ平面と略平行な面を含んでおり、ＸＹ平面と平行な面を含む半導体膜１３と、略垂直方向に設けられている。この遮光壁１５Ａ，１５Ｂは、半導体膜１３の延在方向と略平行（Ｘ方向）に延在している。遮光壁１５Ａ，１５Ｂは、半導体膜１３のチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２、ソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２および接続孔Ｈ１の側方に設けられている。遮光壁１５Ａ，１５Ｂは、半導体膜１３の接続孔Ｈ１の側方にも設けられていることが好ましい。これにより、より広い領域にわたって、半導体膜１３への光の入射を防ぐことができる。遮光壁１５Ａ，１５Ｂは半導体膜１３の両側に設けられており、半導体膜１３を間にして互いに対向している。遮光壁１５Ａは半導体膜１３の一方の側方、遮光壁１５Ｂは半導体膜１３の他方の側方にそれぞれ設けられている。遮光壁１５Ａ，１５Ｂの下端は走査線１２に接しており、遮光壁１５Ａ，１５Ｂの上端は、層間絶縁膜１８Ｂの上面と同一平面を構成している。この遮光壁１５Ａ，１５Ｂの下端と上端との間の一部がゲート電極１４に接している。具体的には、遮光壁１５Ａ，１５Ｂのゲート電極１４との対向面の一部（例えば中央部）が、ゲート電極１４に接している。遮光壁１５Ａ，１５Ｂは、いわゆる、シェアードコンタクトであり、通常のコンタクトと比較して、より広い範囲にわたって遮光することができる。遮光壁１５Ａ，１５Ｂの厚み（Ｙ方向の距離）は、例えば２００ｎｍ～４００ｎｍである。貫通孔ＳＡ１５，ＳＢ１５の幅（Ｙ方向の距離）は、遮光壁１５Ａ，１５Ｂの厚みと略同じであり、例えば、２００ｎｍ～４００ｎｍである。遮光壁１５Ａ，１５Ｂは、例えば高融点金属により構成することができる。例えば、遮光壁１５Ａ，１５Ｂは、タングステン（Ｗ）により構成されている。遮光壁１５Ａ，１５Ｂは、チタンおよびモリブデン等の高融点金属により構成するようにしてもよい。貫通孔ＳＡ１５，ＳＢ１５では、バリアメタル層１５Ａｂ，１５Ｂｂ上に、遮光壁１５Ａ，１５Ｂを設けるようにしてもよい。バリアメタル層１５Ａｂ，１５Ｂｂは、例えば、チタンナイトライド（ＴｉＮ）により構成されている。
　層間絶縁膜１８Ｃは、遮光壁１５Ａ，１５Ｂの上端および層間絶縁膜１８Ｂを覆って、基板１１の全面にわたり設けられている。層間絶縁膜１８Ｃは、層間絶縁膜１８Ａ，１８Ｂと同様に、例えば酸化シリコンにより構成されており、その厚みは、例えば、１００ｎｍ～２００ｎｍである。
　保持容量１６は、層間絶縁膜１８Ｃ上の所定の領域に設けられ、トランジスタＴｒを覆っている。具体的には、保持容量１６は、半導体膜１３およびゲート電極１４と平面視で重なる位置に設けられ、少なくとも、半導体膜１３のチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２およびソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２とゲート電極１４とを覆っている。保持容量１６は、例えば走査線１２と同程度の幅を有しており、走査線１２の一部と平面視で重なる位置に配置されている。半導体膜１３のチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２およびソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２およびゲート電極１４は、その下面が走査線１２に覆われ、その上面が保持容量１６に覆われている。
　この保持容量１６は、層間絶縁膜１８Ｃ上に、下部電極１６Ｂ、誘電体層１６Ｉおよび上部電極１６Ｕをこの順に有するものである。この下部電極１６Ｂが、接続孔Ｈ１を介してソース／ドレイン領域１３ＳＤ－１側の半導体膜１３に電気的に接続されている。接続孔Ｈ１は、層間絶縁膜１８Ｂ，１８Ｃおよびゲート絶縁膜１９に設けられている。下部電極１６Ｂおよび上部電極１６Ｕは、例えばリン（Ｐ）などの不純物を添加したポリシリコン膜により構成されている。下部電極１６Ｂおよび上部電極１６Ｕを金属材料により構成するようにしてもよい。誘電体層１６Ｉは、例えば窒化シリコン膜により構成されている。誘電体層１６Ｉは、酸化シリコン膜よりも高い誘電率を有する絶縁膜により構成することが好ましい。
　保持容量１６上の遮光膜１７は、トランジスタＴｒへの光の照射を防ぐためのものである。この遮光膜１７は、例えば、保持容量１６と同じ平面形状を有しており、平面視で保持容量１６に重なる位置に設けられている。即ち、遮光膜１７は、半導体膜１３の少なくともチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２およびソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２とゲート電極１４とを覆っている。遮光膜１７は、接続孔Ｈ１も覆っていることが好ましい。これにより、半導体膜１３のソース／ドレイン領域１３ＳＤ－１への光入射を効果的に防ぐことができる。遮光膜は、遮光壁１５Ａ，１５Ｂも覆うことが好ましい。これにより、光の入り込む隙間を小さくし、より効果的に遮光することができる。遮光膜１７は、例えば、遮光性の高融点金属または高融点金属シリサイド化物により構成されている。遮光性の高融点金属としては、例えば、タングステンが挙げられ、遮光性の高融点金属シリサイド化物としては、例えば、タングステンシリサイドが挙げられる。
　ＴＦＴ基板１０上の画素電極２０は、画素毎に配設されており、例えばトランジスタＴｒに電気的に接続されている。対向電極２３は、対向基板２４上に複数の画素に共通の電極として設けられ、例えばコモン電位に保持されている。液晶層２２は、例えばＶＡ（Vertical Alignment：垂直配向）モード，ＴＮ（Twisted Nematic）モードあるいはＩＰＳ（In Plane Switching）モード等により駆動される液晶により構成されている。配向膜２１ａ，２１ｂは、画素電極２０および対向電極２３の液晶層２２側の各面に設けられている。
　このような液晶表示装置１は、例えば以下のような方法で製造することができる（図６Ａ～図１０Ｂ）。
　まず、基板１１上に、密着層材料膜１２ａＭおよび導電膜１２Ｍをこの順に成膜する。次いで、図６Ａに示したように、フォトリソグラフィ技術を用いて、導電膜１２Ｍ上の所定の領域にレジストＲＳのパターンを形成する。続いて、エッチング技術を用いて、密着層材料膜１２ａＭおよび導電膜１２Ｍをパターニングし、密着層１２ａおよび走査線１２を形成する。密着層１２ａおよび走査線１２を形成した後、レジストＲＳを除去する。
　続いて、図６Ｂに示したように、基板１１の全面に層間絶縁膜１８Ａを成膜した後、ＣＭＰ（Chemical Mechanical Polishing）処理を行って、層間絶縁膜１８Ａの表面を平坦化する（図６Ｃ）。
　次いで、図７Ａに示したように、層間絶縁膜１８Ａ上の所定の領域に半導体膜１３を形成する。半導体膜１３は、例えば、層間絶縁膜１８Ａ上に非晶質シリコンまたは多結晶シリコン等を成膜した後、これをリソグラフィ技術およびエッチンング技術を用いてパターニングすることにより形成する。半導体膜１３を形成する際に、適切な不純物導入処理および熱処理等を行うことにより半導体特性を向上させることができる。
　半導体膜１３を形成した後、図７Ｂに示したように、半導体膜１３および層間絶縁膜１８Ａを覆うゲート絶縁膜１９を形成する。ゲート絶縁膜１９は、例えば、ＣＶＤ法を用いて酸化シリコン膜または窒化シリコン膜等を成膜することにより形成することができる。熱酸化膜によりゲート絶縁膜１９を形成するようにしてもよい。
　続いて、図７Ｃに示したように、ゲート絶縁膜１９上に導電膜１４Ｍを成膜した後、リソグラフィ技術およびエッチング技術を用いて、この導電膜１４Ｍをパターニングする。これによりゲート電極１４が形成される（図８Ａ）。導電膜１４Ｍには、例えば、リンなどの不純物を添加したポリシリコン膜を用いることができる。ゲート電極１４を形成する際に、適切な不純物導入処理および熱処理等を行うことによりその特性を向上させることができる。
　ゲート電極１４を形成した後、図８Ｂ，図８Ｃに示したように、ゲート電極１４およびゲート絶縁膜１９を覆う層間絶縁膜１８Ｂを形成し、ＣＭＰ処理等による表面の平坦化を行う。続いて、図９Ａ，図９Ｂに示したように、層間絶縁膜１８Ｂおよびゲート絶縁膜１９を貫通して、走査線１２に達する貫通孔ＳＡ１５，ＳＢ１５を形成する。貫通孔ＳＡ１５，ＳＢ１５は、半導体膜１３の両側に、半導体膜１３の延在方向に沿って形成する。
　貫通孔ＳＡ１５，ＳＢ１５の形成方法について、より具体的に説明する。まず、図９Ａに示したように、例えば異方性ドライエッチングにより、一旦、ゲート電極１４にかからない程度の幅（Ｙ方向の距離）で貫通孔ＳＡ１５，ＳＢ１５を形成する。このとき、貫通孔ＳＡ１５，ＳＢ１５はゲート電極１４まで広がっていないので、加工によるプラズマダメージがトランジスタＴｒ（ゲート電極１４）におよぶのを防ぐことができる。続いて、例えばウェットエッチングまたは等方性ドライエッチング等により、図９Ｂに示したように、ゲート電極１４まで貫通孔ＳＡ１５，ＳＢ１５の幅を広げる。ウェットエッチングまたは等方性ドライエッチング等の方法は、ゲート電極１４へのプラズマダメージが生じないので、トランジスタＴｒの特性を低下させる虞がない。このような２段階の加工により貫通孔ＳＡ１５，ＳＢ１５を形成することができる。ゲート電極１４へのプラズマダメージを考慮しなくてもよい場合には、例えば異方性ドライエッチングによる１段階の加工で貫通孔ＳＡ１５，ＳＢ１５を形成することも可能である。
　貫通孔ＳＡ１５，ＳＢ１５を形成した後、貫通孔ＳＡ１５，ＳＢ１５内に例えば、チタンナイトライドおよびタングステンをこの順に成膜した後、層間絶縁膜１８上の余分なチタンナイトライドおよびタングステンを、ＣＭＰ処理またはエッチバック処理により除去する。これにより、貫通孔ＳＡ１５内に、バリアメタル層１５Ａｂおよび遮光壁１５Ａが形成され、貫通孔ＳＢ１５内に、バリアメタル層１５Ｂｂおよび遮光壁１５Ｂが形成される（図１０Ａ）。
　遮光壁１５Ａ，１５Ｂを形成した後、図１０Ｂに示したように、この遮光壁１５Ａ，１５Ｂの上端および層間絶縁膜１８Ｂを覆う層間絶縁膜１８Ｃを形成する。続いて、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜１８Ｃ上の所定の領域に下部電極１６Ｂ、誘電体層１６Ｉ、上部電極１６Ｕおよび遮光膜１７を形成する。これにより、ＴＦＴ基板１０が形成される。
　ＴＦＴ基板１０を形成した後、ＴＦＴ基板１０上に画素電極２０および配向膜２１ａを形成する。一方、対向基板２４側には、対向電極２３および配向膜２１ｂを形成しておく。このようなＴＦＴ基板１０と対向基板２４とを貼り合わせて、これらの間に、液晶を注入して液晶層２２を形成する。これにより、図１に示した液晶表示装置１が完成する。
（動作）
　液晶表示装置１では、液晶層２２での光透過率が画素毎に制御され、入力された画像信号に応じたコントラストの光が出射されるようになっている。トランジスタＴｒは、画素電極２０に電気的に接続されており、画素電極２０をスイッチング制御する。
（作用・効果）
　本実施の形態の液晶表示装置１では、ＴＦＴ基板１０に、埋め込みプラグ構造の遮光壁１５Ａ，１５Ｂが設けられているので、開口率を維持するとともに、ＴＦＴのリーク電流の発生を抑えることが可能となる。以下、これについて、比較例（比較例１，２）を用いて詳細に説明する。
　図１１は、比較例１に係るＴＦＴ基板（ＴＦＴ基板１００）の平面構成を表したものであり、図１２は、ＴＦＴ基板１００の構成を表す斜視図である。このＴＦＴ基板１００では、ゲート電極１４の上層に遮光膜１７０が設けられている。遮光膜１７０は、ゲート電極１４の一部を覆っている。遮光膜１７０は、接続孔１５１を介してゲート電極１４と電気的に接続されるとともに、接続孔１５２を介して走査線１２と電気的に接続されている。接続孔１５１は、ゲート電極１４上に、半導体膜１３の延在方向（図１１のＸ方向）と略直交する方向（図１１のＹ方向）に沿って設けられている。接続孔１５２は、半導体膜１３の両側の側方に、半導体膜１３の延在方向と略平行方向（図１１のＸ方向）に沿って設けられている。接続孔１５２は、半導体膜１３のチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１およびソース／ドレイン領域１３ＳＤ－１の側方に設けられている。接続孔１５２内に設けられた遮光膜１７０は、側方からの半導体膜１３への光の入射を防ぐ。
　図１３は、比較例２に係るＴＦＴ基板（ＴＦＴ基板１０１）の平面構成を表したものである。このＴＦＴ基板１０１では、ＴＦＴ基板１００と比較して、接続孔１５２がより長く設けられており、半導体膜１３のチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２およびソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２の側方に遮光膜１７０が配置される。したがって、ＴＦＴ基板１００よりも、側方からの半導体膜１３への光入射をより効果的に防ぐことができる。
　しかしながら、このようなＴＦＴ基板１００，１０１には遮光性、開口率およびトランジスタ特性の点で以下のような問題が生じ得る。
　まず、遮光性の問題について説明する。ＴＦＴ基板１００，１０１では、接続孔１５２内に設けられた遮光膜１７０によって、半導体膜１３への側方からの光入射を防いでいるが、接続孔１５２内には、成膜技術を考慮すると、十分な厚みの遮光膜１７０を成膜することは困難である。薄い遮光膜１７０では十分な遮光を行うことができない。また、接続孔１５２内に設けられた遮光膜１７０では、半導体膜１３の側方から光の入射を効果的に防ぐことができない。これは、遮光性のより高いＴＦＴ基板１０１であっても、接続孔１５２を十分に長く延在させることができず、回折光が入り込む隙間が多く生じるためである。具体的には、保持容量１６と半導体膜１３とを接続する接続孔Ｈ１の側方には、接続孔１５２を設けることができない。
　次に、開口率の問題について説明する。ＴＦＴ基板１００，１０１は、接続孔１５１，１５２を形成した後に、遮光膜１７０の成膜およびパターニングを行うことにより製造される。このような製造工程では、接続孔１５２の幅を小さくすると、遮光膜１７０の成膜に不具合が生じる虞があるので、接続孔１５２の幅が大きくなりやすい。また、接続孔１５２と遮光膜１７０との位置合わせが必要となるため、所定の余裕を見込んで領域を確保しておく必要がある。このような理由から、開口率を向上させることが困難である。
　続いて、トランジスタ特性の問題について説明する。ＴＦＴ基板１００，１０１では、接続孔１５１，１５２を同時に形成することが可能である。しかし、この場合には、接続孔１５１がゲート電極１４に達した後に、続けて接続孔１５２が形成される。このため、ゲート電極１４が過剰なエッチングに晒されることになる。ゲート電極１４が金属を含む場合、この過剰エッチングに起因した反応生成物が接続孔１５１内に付着して電気的導通不良が生じる虞がある。また、接続孔１５１を形成する際に、半導体膜１３、ゲート電極１４およびゲート絶縁膜１９にプラズマダメージがおよぶ虞がある。特に、半導体膜１３に非晶質シリコンまたは多結晶シリコン等を用いたＴＦＴ基板１００，１０１は、ＭＯＳ（metal-oxide semiconductor）デバイスに比べて、プラズマ加工での過電流素に起因したゲート絶縁膜１９の劣化が生じやすい。石英からなる基板１１上では、半導体膜１３およびゲート電極１４は、電気的にフローティングとなっているためである。
　これに対し、本実施の形態では、半導体膜１３の側方に埋め込みプラグ構造の遮光壁１５Ａ，１５Ｂが設けられているので、ＴＦＴ基板１００，１０１と比較して、遮光性、開口率およびトランジスタ特性の点で有利である。これについて、図１４，図１５を用いつつ説明する。図１４は、保持容量１６および遮光膜１７を除いた状態のＴＦＴ基板１０の要部の斜視図であり、図１５は、図１４に、保持容量１６および遮光膜１７を追加した状態のＴＦＴ基板１０の斜視図である。
　埋め込みプラグ構造を有する遮光壁１５Ａ，１５Ｂは、十分な厚みで形成することができる。また、この遮光壁１５Ａ，１５Ｂは、ＴＦＴ基板１００，１０１の接続孔１５２と比較して、より広い領域にわたって設けることができるので、遮光性を高めることができる。遮光壁１５Ａ，１５Ｂは、少なくとも半導体膜１３のチャネル領域１３Ｃ、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２およびソース／ドレイン領域１３ＳＤ－１，１３ＳＤ－２の側方に設けられているので、ＴＦＴ基板１００の接続孔１５２と比較して、より広い範囲にわたって設けられている。更に、遮光壁１５Ａ，１５Ｂは、接続孔Ｈ１の側方にも設けられているので、ＴＦＴ基板１０１の接続孔１５２よりも、より広い範囲にわたって遮光することができる。ＴＦＴ基板１０では、トランジスタＴｒが、下側から走査線１２により、側方から遮光壁１５Ａ，１５Ｂにより、上側から遮光膜１７により囲まれているので、立体的にトランジスタＴｒへの光入射を抑制することができる（図１４，図１５）。このようなＴＦＴ基板１０では、回折光が入り込む隙間が少なく、迷光を含めた全ての光について十分な遮光を行うことができる。
　図１６は、ＴＦＴ基板１０，１００，１０１半導体膜１３のＬＤＤ領域１３Ｌ－１，１３Ｌ－２への入射光エネルギーをＦＤＴＤ（finite-difference time-domain）シミュレーションを用いて算出した結果である。ＴＦＴ基板１０は、ＴＦＴ基板１００，１０１に比べて、ＬＤＤ領域１３Ｌ－１，１３Ｌ－２の両方で光強度が小さくなっており、十分な遮光がなされている。ＴＦＴ基板１００では、ＬＤＤ領域１３Ｌ－２へ入射する光強度がＴＦＴ基板１０の２１．１倍であり、ＬＤＤ領域１３Ｌ－１へ入射する光強度がＴＦＴ基板１０の３．０倍である。ＴＦＴ基板１０１では、ＬＤＤ領域１３Ｌ－２へ入射する光強度がＴＦＴ基板１０の２．０倍であり、ＬＤＤ領域１３Ｌ－１へ入射する光強度がＴＦＴ基板１０の１．６倍である。
　また、埋め込みプラグ構造の遮光壁１５Ａ，１５Ｂが形成される貫通孔ＳＡ１５，ＳＢ１５では、その幅を小さくすることが可能であり、また、位置合わせの問題も生じ得ない。したがって、開口率が維持される。例えば、０．６４ＷＵＸＧＡパネルにおいて、ＴＦＴ基板１０の開口率と、ＴＦＴ基板１０１の開口率とを試算した。この結果、ＴＦＴ基板１０１の開口率が６５．５％であったのに対し、ＴＦＴ基板１０の開口率は６７％であった。加えて、ＴＦＴ基板１０では、遮光壁１５Ａ，１５Ｂを形成する際にパターニングが不要であるので、製造工程を簡易化することができる。
　更に、貫通孔ＳＡ１５，ＳＢ１５の形成工程では、ゲート電極１４が過剰なエッチングに晒されることはない。また、貫通孔ＳＡ１５，ＳＢ１５は、上述のように、ゲート電極１４へのプラズマダメージを抑えて形成することが可能である。したがって、トランジスタＴｒの特性が維持される。
　以上説明したように、本実施の形態では、遮光性の走査線１２とともに、埋め込みプラグ構造の遮光壁１５Ａ，１５Ｂを設けるようにしたので、開口率を維持しつつ、光照射に起因したトランジスタＴｒのリーク電流の発生を抑えることができる。また、トランジスタＴｒの特性も維持することができる。
　更に、遮光膜１７を設けるようにしたので、走査線２１および遮光壁１５Ａ，１５Ｂとともに、より効果的にトランジスタＴｒへの光照射を防ぐことができる。
　〔変形例〕
　上記実施の形態では、保持容量１６とは別に遮光膜１７を設ける場合について説明したが、遮光性の保持容量１６を設けて、遮光膜１７を省略するようにしてもよい。具体的には、下部電極１６Ｄおよび上部電極１６Ｕの少なくとも一方を遮光性の導電膜を用いるようにすればよい。遮光性の導電膜としては、例えば、アルミニウム（Ａｌ）およびチタニウム（Ｔｉ）等が挙げられる。
〔適用例〕
　本技術の液晶表示装置１は、例えば投射型表示装置に適用することができる。
　図１７は、光変調素子として液晶表示装置１が適用された投射型表示装置（投射型表示装置２００）の構成例を示す図である。この投射型表示装置２００は、例えばスクリーンに画像を投射する表示装置である。投射型表示装置２００は、例えばＰＣ等のコンピュータや各種画像プレーヤ等の外部の画像供給装置にＩ／Ｆ（インターフェイス）を介して接続されており、このＩ／Ｆに入力される画像信号に基づいて、スクリーン等への投影を行うものである。なお、以下に説明する投射型表示装置２００の構成は一例であり、本技術に係る投射型表示装置は、このような構成に限定されるものではない。
　投射型表示装置２００は、光源２１１、マルチレンズアレイ２１２、ＰｂＳアレイ２１３、フォーカスレンズ２１４、ミラー２１５、ダイクロイックミラー２１６、２１７、光変調素子２１８ａ～２１８ｃ、ダイクロイックプリズム２１９、および投写レンズ２２０を備える。光変調素子２１８ａ～２１８ｃに、例えば上記実施の形態の液晶表示装置１が用いられている。
　光源２１１は、発光部２１１ａによって発光された光を、リフレクタ２１１ｂによってマルチレンズアレイ２１２に対して出射する。マルチレンズアレイ２１２は、複数のレンズ素子がアレイ状に設けられた構造であり、光源２１１から出射された光を集光する。ＰｂＳアレイ２１３は、マルチレンズアレイ２１２によって集光された光を、所定の偏光方向の光、例えばＰ偏光波に偏光する。フォーカスレンズ２１４は、ＰｂＳアレイ２１３によって所定の偏光方向の光に変換された光を集光する。
　ダイクロイックミラー２１６は、フォーカスレンズ２１４、ミラー２１５を介して入射してきた光のうちの赤色光Ｒを透過し、緑色光Ｇ、青色光Ｂを反射する。ダイクロイックミラー２１６によって透過された赤色光Ｒは、ミラー２１５を介して光変調素子２１８ａに導かれる。
　ダイクロイックミラー２１７は、ダイクロイックミラー２１６によって反射された光のうちの青色光Ｂを透過し、緑色光Ｇを反射する。ダイクロイックミラー２１７によって反射された緑色光Ｇは、光変調素子２１８ｂに導かれる。一方、ダイクロイックミラー２１７によって透過された青色光Ｂは、ミラー２１５を介して光変調素子２１８ｃに導かれる。
　光変調素子２１８ａ～２１８ｃの各々は、入射された各色光を光変調し、光変調された各色光をダイクロイックプリズム２１９に入射する。ダイクロイックプリズム２１９は、光変調されて入射してきた各色光を１つの光軸に合成する。合成された各色光は、投写レンズ２２０を介してスクリーン等に投影される。
　投射型表示装置２００では、色の３原色である赤、緑、青の３色に対応した３つの光変調素子２１８ａ～２１８ｃが組み合わされ、あらゆる色が表示される。即ち、投射型表示装置２００は、いわゆる３板式の投射型表示装置である。
　液晶表示装置１は、上記投射型表示装置の他、テレビジョン装置、デスクトップ型のパーソナルコンピュータのモニタ、ノート型パーソナルコンピュータ、ビデオカメラおよびデジタルスチルカメラなどの撮像装置、ＰＤＡ（Personal Digital Assistant），携帯電話機およびスマートフォン等の電子機器にも適用可能である。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記実施の形態において例示した液晶表示装置の構成要素、配置および数等は、あくまで一例であり、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
　なお、本明細書に記載された効果はあくまで例示であってこれに限定されるものではなく、また他の効果があってもよい。
　なお、本技術は、以下のような構成も可能である。
（１）
　遮光性を有する走査線と、
　前記走査線に対向して設けられ、ソース／ドレイン領域および前記ソース／ドレイン領域の間のチャネル領域を有する半導体膜と、
　前記半導体膜の前記チャネル領域に対向するゲート電極と、
　前記ゲート電極を覆う第１層間絶縁膜と、
　前記第１層間絶縁膜を貫通して前記ゲート電極と前記走査線とを電気的に接続するとともに、前記半導体膜の前記チャネル領域および前記ソース／ドレイン領域の側方に立設する遮光壁と
　を備えた液晶表示装置。
（２）
　更に、基板を有し、
　前記基板上に、前記走査線、前記半導体膜、前記ゲート電極および前記第１層間絶縁膜の順に配置されている
　前記（１）に記載の液晶表示装置。
（３）
　更に、前記走査線と前記半導体膜との間の第２層間絶縁膜と、
　前記半導体膜と前記ゲート電極との間のゲート絶縁膜とを備え、
　前記遮光壁は、前記第１層間絶縁膜、前記ゲート絶縁膜および前記第２層間絶縁膜に設けられている
　前記（２）に記載の液晶表示装置。
（４）
　前記遮光壁は前記半導体膜の両側に立設している
　前記（１）乃至（３）のうちいずれか１つに記載の液晶表示装置。
（５）
　前記遮光壁は、その下端が前記走査線に接するとともに、前記下端と上端との間で前記ゲート電極に接している
　前記（１）乃至（４）のうちいずれか１つに記載の液晶表示装置。
（６）
　前記遮光壁の前記上端と前記第１層間絶縁膜の上面とは同一平面を構成している
　前記（５）に記載の液晶表示装置。
（７）
　前記走査線は、平面視で前記ゲート電極および前記半導体膜よりも広く、かつ、前記ゲート電極および前記半導体膜に重なる位置に配置されている
　前記（１）乃至（６）のうちいずれか１つに記載の液晶表示装置。
（８）
　更に、前記第１層間絶縁膜上に、下部電極、誘電体層および上部電極をこの順に有する保持容量を備えた
　前記（１）乃至（７）のうちいずれか１つに記載の液晶表示装置。
（９）
　前記下部電極および前記上部電極の少なくとも一方が遮光性を有し、
　前記保持容量は、平面視で前記ゲート電極と、前記半導体膜の前記ソース／ドレイン領域および前記チャネル領域とを覆う位置に配置されている
　前記（８）に記載の液晶表示装置。
（１０）
　前記遮光壁は、前記保持容量と前記半導体膜との接続孔の側方にも立設している
　前記（８）または（９）に記載の液晶表示装置。
（１１）
　更に、前記第１層間絶縁膜上に、平面視で前記半導体膜の前記ソース／ドレイン領域および前記チャネル領域と前記ゲート電極とを覆う遮光膜を備えた
　前記（１）乃至（８）のうちいずれか１つに記載の液晶表示装置。
（１２）
　前記遮光膜は、金属または金属シリサイド化物により構成されている
　前記（１１）に記載の液晶表示装置。
（１３）
　前記半導体膜の前記ソース／ドレイン領域と前記チャネル領域との間に、ＬＤＤ（Lightly doped drain）領域を有する
　前記（１）乃至（１２）のうちいずれか１つに記載の液晶表示装置。
（１４）
　前記遮光壁は金属により構成されている
　前記（１）乃至（１３）のうちいずれか１つに記載の液晶表示装置。
（１５）
　前記走査線は金属により構成されている
　前記（１）乃至（１４）のうちいずれか１つに記載の液晶表示装置。
（１６）
　光源と、
　前記光源から出射された光が入射する光変調素子と、
　前記光変調素子から出射された光が入射する投射レンズとを備え、
　前記光変調素子は、
　遮光性を有する走査線と、
　前記走査線に対向して設けられ、ソース／ドレイン領域および前記ソース／ドレイン領域の間のチャネル領域を有する半導体膜と、
　前記半導体膜の前記チャネル領域に対向するゲート電極と、
　前記ゲート電極を覆う第１層間絶縁膜と、
　前記第１層間絶縁膜を貫通して前記ゲート電極と前記走査線とを電気的に接続するとともに、前記半導体膜の前記チャネル領域および前記ソース／ドレイン領域の側方に立設する遮光壁とを含む
　投射型表示装置。
　本出願は、日本国特許庁において２０１６年１０月１８日に出願された日本特許出願番号第２０１６－２０４４４１号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (16)

  1. 　遮光性を有する走査線と、
    　前記走査線に対向して設けられ、ソース／ドレイン領域および前記ソース／ドレイン領域の間のチャネル領域を有する半導体膜と、
    　前記半導体膜の前記チャネル領域に対向するゲート電極と、
    　前記ゲート電極を覆う第１層間絶縁膜と、
    　前記第１層間絶縁膜を貫通して前記ゲート電極と前記走査線とを電気的に接続するとともに、前記半導体膜の前記チャネル領域および前記ソース／ドレイン領域の側方に立設する遮光壁と
    　を備えた液晶表示装置。
  2. 　更に、基板を有し、
    　前記基板上に、前記走査線、前記半導体膜、前記ゲート電極および前記第１層間絶縁膜の順に配置されている
    　請求項１に記載の液晶表示装置。
  3. 　更に、前記走査線と前記半導体膜との間の第２層間絶縁膜と、
    　前記半導体膜と前記ゲート電極との間のゲート絶縁膜とを備え、
    　前記遮光壁は、前記第１層間絶縁膜、前記ゲート絶縁膜および前記第２層間絶縁膜に設けられている
    　請求項２に記載の液晶表示装置。
  4. 　前記遮光壁は前記半導体膜の両側に立設している
    　請求項１に記載の液晶表示装置。
  5. 　前記遮光壁は、その下端が前記走査線に接するとともに、前記下端と上端との間で前記ゲート電極に接している
    　請求項１に記載の液晶表示装置。
  6. 　前記遮光壁の前記上端と前記第１層間絶縁膜の上面とは同一平面を構成している
    　請求項５に記載の液晶表示装置。
  7. 　前記走査線は、平面視で前記ゲート電極および前記半導体膜よりも広く、かつ、前記ゲート電極および前記半導体膜に重なる位置に配置されている
    　請求項１に記載の液晶表示装置。
  8. 　更に、前記第１層間絶縁膜上に、下部電極、誘電体層および上部電極をこの順に有する保持容量を備えた
    　請求項１に記載の液晶表示装置。
  9. 　前記下部電極および前記上部電極の少なくとも一方が遮光性を有し、
    　前記保持容量は、平面視で前記ゲート電極と、前記半導体膜の前記ソース／ドレイン領域および前記チャネル領域とを覆う位置に配置されている
    　請求項８に記載の液晶表示装置。
  10. 　前記遮光壁は、前記保持容量と前記半導体膜との接続孔の側方にも立設している
    　請求項８に記載の液晶表示装置。
  11. 　更に、前記第１層間絶縁膜上に、平面視で前記半導体膜の前記ソース／ドレイン領域および前記チャネル領域と前記ゲート電極とを覆う遮光膜を備えた
    　請求項１に記載の液晶表示装置。
  12. 　前記遮光膜は、金属または金属シリサイド化物により構成されている
    　請求項１１に記載の液晶表示装置。
  13. 　前記半導体膜の前記ソース／ドレイン領域と前記チャネル領域との間に、ＬＤＤ（Lightly doped drain）領域を有する
    　請求項１に記載の液晶表示装置。
  14. 　前記遮光壁は金属により構成されている
    　請求項１に記載の液晶表示装置。
  15. 　前記走査線は金属により構成されている
    　請求項１に記載の液晶表示装置。
  16. 　光源と、
    　前記光源から出射された光が入射する光変調素子と、
    　前記光変調素子から出射された光が入射する投射レンズとを備え、
    　前記光変調素子は、
    　遮光性を有する走査線と、
    　前記走査線に対向して設けられ、ソース／ドレイン領域および前記ソース／ドレイン領域の間のチャネル領域を有する半導体膜と、
    　前記半導体膜の前記チャネル領域に対向するゲート電極と、
    　前記ゲート電極を覆う第１層間絶縁膜と、
    　前記第１層間絶縁膜を貫通して前記ゲート電極と前記走査線とを電気的に接続するとともに、前記半導体膜の前記チャネル領域および前記ソース／ドレイン領域の側方に立設する遮光壁とを含む
    　投射型表示装置。
PCT/JP2017/030301 2016-10-18 2017-08-24 液晶表示装置および投射型表示装置 WO2018074060A1 (ja)

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