WO2017208705A1 - スイッチングレギュレータ、半導体集積回路、及び電子機器 - Google Patents

スイッチングレギュレータ、半導体集積回路、及び電子機器 Download PDF

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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the switching regulator proposed in Patent Document 1 restarts switching control when it is confirmed that the output voltage has dropped when switching control is stopped.
  • the switching regulator proposed in Patent Document 1 stops the switching control again if the load is light after restarting the switching control, and continues the switching control if the load is heavy.
  • the current extraction unit is configured to supply the constant current from the first end or the second end of the inductor during a period in which the control unit performs switching control. It is good also as a structure (3rd structure) which is not pulled out.
  • the current extraction unit includes a transistor that is always in an off state and a constant current generation unit that generates the constant current substantially proportional to the leakage current of the transistor.
  • the leakage current of the transistor may be substantially proportional to the leakage current of the upper switch (fourth configuration).
  • the semiconductor integrated circuit of the eighth configuration further includes a voltage dividing circuit that divides the output voltage, and the current extraction portion is connected to the constant extraction portion from a second end of the inductor externally attached to the semiconductor integrated circuit.
  • a configuration (a ninth configuration) in which the current is drawn may be employed.
  • the semiconductor integrated circuit 101 includes a driver 1, a reference voltage source 2, an error amplifier 3, a slope circuit 4, comparators 5 and 7, an oscillator 6, an upper transistor Q1, a lower transistor Q2, and transistors Q3 ⁇ Q5 and terminals T1 to T4 are provided.
  • the upper transistor Q1 and the transistor Q3 are P-channel MOSFETs (Metal Oxide Semiconductor Field-Effect Transistor).
  • the lower transistor Q2, the transistor Q4, and the transistor Q5 are N-channel MOSFETs.
  • the transistor Q3 is a P-channel type MOSFET.
  • the gate and source of the transistor Q3 are connected to the terminal T1. Therefore, the transistor Q3 is always in an off state and only a leakage current flows.
  • FIG. 9 is a diagram illustrating a fifth configuration example of the switching regulator.
  • the switching regulator of this configuration example has a configuration in which the semiconductor integrated circuit 104 is replaced with the semiconductor integrated circuit 105 in the switching regulator of the fourth configuration example, and the voltage dividing resistors R1 and R2 are built in the semiconductor integrated circuit 105.
  • the semiconductor integrated circuit 105 has a configuration in which voltage dividing resistors R1 and R2 are added to the semiconductor integrated circuit 104 and the terminal T4 is removed. In this configuration example, the description of the same parts as those in the fourth configuration example is omitted.

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Abstract

スイッチングレギュレータは、出力電圧に応じて上側スイッチ及び下側スイッチが相補的にオン／オフする制御部と、インダクタの第１端又は第２端から定電流を引抜く電流引抜き部と、を有する。前記制御部は軽負荷時にスイッチング制御を停止して前記上側スイッチ及び前記下側スイッチをオフ状態に固定する。前記定電流は正の温度特性を有し、前記定電流の値は前記上側スイッチのリーク電流から前記下側スイッチのリーク電流を引いた値以上である。

Description

スイッチングレギュレータ、半導体集積回路、及び電子機器
　本発明はスイッチングレギュレータに関する。また、本発明はスイッチングレギュレータに用いられる半導体集積回路に関する。さらに、本発明はスイッチングレギュレータを用いた電子機器に関する。
　軽負荷時の効率が高いスイッチングレギュレータの一例として、特許文献１で提案されているスイッチングレギュレータを挙げることができる。
　特許文献１で提案されているスイッチングレギュレータは、軽負荷時にスイッチング制御を停止して上側スイッチング素子及び下側スイッチング素子をオフ状態に固定している。スイッチング制御を停止するとスイッチング損失が発生しなくなるため、特許文献１で提案されているスイッチングレギュレータでは軽負荷時の効率が高くなる。
　特許文献１で提案されているスイッチングレギュレータは、スイッチング制御を停止しているときに出力電圧が低くなったことが確認されると、スイッチング制御を再開する。そして、特許文献１で提案されているスイッチングレギュレータは、スイッチング制御の再開後に軽負荷であれば再度スイッチング制御を停止し重負荷であればそのままスイッチング制御を続行する。
特開平０６－３０３７６６号公報
　しかしながら、特許文献１で提案されているスイッチングレギュレータでは、軽負荷時に上側スイッチング素子のリーク電流によって生じる出力コンデンサの充電電流が下側スイッチング素子のリーク電流及び負荷の消費電流によって生じる出力コンデンサの放電電流よりも大きければ、出力電圧が増大していく。この場合、スイッチング制御が再開されることはなく、最終的に出力電圧が過電圧になってしまう。
　本発明は、上記の状況に鑑み、スイッチング制御を停止している期間に低温時の効率低下を抑えながら出力電圧が増大していくことを防止できるスイッチングレギュレータ並びに当該スイッチングレギュレータに用いられる半導体集積回路及び当該スイッチングレギュレータを用いる電子機器を提供することを目的とする。
　本明細書中に開示されているスイッチングレギュレータは、入力電圧から出力電圧を生成するスイッチングレギュレータであって、第１端が前記入力電圧の印加される第１印加端に接続された上側スイッチと、第１端が前記上側スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された下側スイッチと、第１端が前記上側スイッチと前記下側スイッチの接続ノードに接続されたインダクタと、前記インダクタの第２端に接続された出力コンデンサと、前記出力電圧に応じて前記上側スイッチ及び前記下側スイッチを相補的にオン／オフさせるための制御信号を生成する制御部と、前記インダクタの第１端又は第２端から定電流を引抜く電流引抜き部と、を有し、前記制御部は軽負荷時にスイッチング制御を停止して前記上側スイッチ及び前記下側スイッチをオフ状態に固定し、前記定電流は正の温度特性を有し、前記定電流の値は前記上側スイッチのリーク電流から前記下側スイッチのリーク電流を引いた値以上である構成（第１の構成）である。
　また、上記第１の構成のスイッチングレギュレータにおいて、前記上側スイッチがＭＯＳＦＥＴである構成（第２の構成）としてもよい。
　また、上記第１又は第２の構成のスイッチングレギュレータにおいて、前記電流引抜き部は、前記制御部がスイッチング制御を行っている期間中に、前記インダクタの第１端又は第２端から前記定電流を引抜かない構成（第３の構成）としてもよい。
　また、上記第１～第３いずれかの構成のスイッチングレギュレータにおいて、前記電流引抜き部は、常時オフ状態であるトランジスタと、前記トランジスタのリーク電流に略比例する前記定電流を生成する定電流生成部と、を有し、前記トランジスタのリーク電流は前記上側スイッチのリーク電流に略比例する構成（第４の構成）としてもよい。
　また、上記第４の構成のスイッチングレギュレータにおいて、前記トランジスタのリーク電流は前記上側スイッチのリーク電流より小さい構成（第５の構成）としてもよい。
　また、上記第４又は第５の構成のスイッチングレギュレータにおいて、前記定電流生成部は、前記制御部がスイッチング制御を行っている期間中に、前記定電流を生成しない構成（第６の構成）としてもよい。
　また、上記第６の構成のスイッチングレギュレータにおいて、前記制御部がスイッチング制御を行っている期間中に、前記定電流生成部への前記トランジスタのリーク電流の供給を停止する構成（第７の構成）としてもよい。
　本明細書中に開示されている半導体集積回路は、上記第１～第７いずれかの構成のスイッチングレギュレータの少なくとも一部を構成する半導体集積回路であって、前記上側スイッチ及び前記電流引抜き部を有する構成（第８の構成）である。
　また、上記第８の構成の半導体集積回路において、前記出力電圧を分圧する分圧回路をさらに有し、前記半導体集積回路に外付けされる前記インダクタの第２端から前記電流引抜き部が前記定電流を引抜く構成（第９の構成）としてもよい。
　本明細書中に開示されている電子機器は、上記第１～第７いずれかの構成のスイッチングレギュレータを有する構成（第１０の構成）である。
　本明細書中に開示されているスイッチングレギュレータ、半導体集積回路、及び電子機器によれば、スイッチングレギュレータがスイッチング制御を停止している期間に低温時の効率低下を抑えながらスイッチングレギュレータの出力電圧が増大していくことを防止できる。
スイッチングレギュレータの第１構成例を示す図 上側トランジスタ及び常時オフ状態であるトランジスタの電極の配置例を示す上面図 上側トランジスタ及び下側トランジスタのリーク電流を示す図 第１構成例におけるスイッチ電圧のタイムチャート 比較例におけるスイッチ電圧のタイムチャート スイッチングレギュレータの第２構成例を示す図 スイッチングレギュレータの第３構成例を示す図 スイッチングレギュレータの第４構成例を示す図 スイッチングレギュレータの第５構成例を示す図 車載用ナビゲーション装置が備える表示装置の外観図 パーソナルコンピュータの外観図
＜第１構成例＞
　図１はスイッチングレギュレータの第１構成例を示す図である。本構成例のスイッチングレギュレータは、半導体集積回路１０１と、インダクタＬ１と、出力コンデンサＣ１と、分圧抵抗Ｒ１及びＲ２と、を備える。
　半導体集積回路１０１は、ドライバ１と、基準電圧源２と、エラーアンプ３と、スロープ回路４と、コンパレータ５及び７と、オシレータ６と、上側トランジスタＱ１と、下側トランジスタＱ２と、トランジスタＱ３～Ｑ５と、端子Ｔ１～Ｔ４と、を備える。上側トランジスタＱ１及びトランジスタＱ３はＰチャネル型ＭＯＳＦＥＴ（　Metal　　Oxide　　Semiconductor　　Field-Effect　　Transistor)である。下側トランジスタＱ２、トランジスタＱ４、及びトランジスタＱ５はＮチャネル型ＭＯＳＦＥＴである。
　ドライバ１は、セット信号ＳＥＴとリセット信号ＲＥＳＥＴと逆電流検出信号Ｚｃに応じて上側ＭＯＳトランジスタＱ１のゲート信号Ｇ１及び下側ＭＯＳトランジスタＱ２のゲート信号Ｇ２を生成する。
　上側トランジスタＱ１は、入力電圧Ｖｉｎが印加されている端子Ｔ１から端子Ｔ２に至る電流経路を導通／遮断する上側スイッチの一例である。上側トランジスタＱ１のゲートにはドライバ１からゲート信号Ｇ１が供給される。上側トランジスタＱ１は、ゲート信号Ｇ１がローレベルであるときにオンとなり、ゲート信号Ｇ１がハイレベルであるときにオフとなる。
　下側トランジスタＱ２は、接地されている端子Ｔ３から端子Ｔ２に至る電流経路を導通／遮断する下側スイッチの一例である。下側トランジスタＱ２のゲートにはドライバ１からゲート信号Ｇ２が供給される。下側トランジスタＱ２は、ゲート信号Ｇ２がハイレベルであるときにオンとなり、ゲート信号Ｇ２がローレベルであるときにオフとなる。なお、下側トランジスタＱ２の代わりにダイオードを下側スイッチとして用いることができる。
　上側トランジスタＱ１と下側トランジスタＱ２は、ドライバ１のスイッチング制御により、相補的にオン／オフする。したがって、ドライバ１がスイッチング制御を行っているときは、上側トランジスタＱ１と下側トランジスタＱ２の接続ノードに発生するスイッチ電圧Ｖｓｗがパルス状の電圧になる。なお、上側トランジスタＱ１と下側トランジスタＱ２のオン／オフ切り替わり時には、上側トランジスタＱ１と下側トランジスタＱ２の双方がオフになるデッドタイムを設けることが好ましい。
　インダクタＬ１及び出力コンデンサＣ１は、スイッチ電圧Ｖｓｗを平滑化して出力電圧Ｖｏｕｔを生成する。
　分圧抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する。
　エラーアンプ３は、帰還電圧Ｖｆｂと、基準電圧源２から出力される基準電圧との差分に応じた誤差信号Ｖｅｒｒを生成する。
　スロープ回路４は、オシレータ６で生成される所定周波数のクロック信号に同期し、図示しない定電流回路、抵抗等で図示しないコンデンサを充放電させることによって三角形状または鋸歯形状のスロープ電圧を生成して出力する。なお、インダクタＬ１を流れる電流に関する情報をスロープ電圧に反映させて電流モード制御型スイッチングレギュレータにしてもよい。
　コンパレータ５は、スロープ回路４の出力電圧と誤差信号Ｖｅｒｒを比較して比較信号であるリセット信号ＲＥＳＥＴを生成する。スロープ回路４によって生成されるスロープ電圧が固定周期であるため、リセット信号ＲＥＳＥＴはＰＷＭ（pulse　width　modulation）信号となる。
　オシレータ６は、所定周波数のクロック信号であるセット信号ＳＥＴを生成する。
　コンパレータ７は、下側トランジスタＱ２のドレイン電圧とソース電圧を比較して逆電流検出信号Ｚｃを生成して出力する。下側トランジスタＱ２に順電流（正規の電流）すなわち端子Ｔ３から端子Ｔ２に向かう電流が流れた場合、逆電流検出信号Ｚｃはローレベルになる。一方、下側トランジスタＱ２に逆電流すなわち端子Ｔ２から端子Ｔ３に向かう電流が流れた場合、逆電流検出信号Ｚｃはハイレベルになる。なお、コンパレータ７と下側トランジスタＱ２との接続関係を変更し、逆電流検出信号Ｚｃの極性を本構成例とは逆にしてもよい。
　ドライバ１は重負荷時にスイッチング制御を行う。具体的には、ドライバ１は重負荷時にセット信号ＳＥＴのローレベルからハイレベルへの切り替わり時にゲート信号Ｇ１をハイレベルからローレベルに切り替え、リセット信号ＲＥＳＥＴのローレベルからハイレベルへの切り替わり時にゲート信号Ｇ１をローレベルからハイレベルに切り替える。
　一方、ドライバ１は軽負荷時（ただし、出力電圧Ｖｏｕｔが所定値よりも小さくなった直後を除く）にスイッチング制御を停止する。具体的には、ドライバ１は軽負荷時（ただし、出力電圧Ｖｏｕｔが所定値よりも小さくなった直後を除く）にゲート信号Ｇ１をハイレベルに固定し、ゲート信号Ｇ２をローレベルに固定する。これにより、軽負荷時（ただし、出力電圧Ｖｏｕｔが所定値よりも小さくなった直後を除く）に上側トランジスタＱ１及び下側トランジスタＱ２はオフ状態に固定される。ドライバ１は逆電流検出信号Ｚｃがローレベルからハイレベルに切り替わると、重負荷から軽負荷に切り替わったと判定する。
　ドライバ１は、スイッチング制御を停止しているときに出力電圧Ｖｏｕｔが所定値よりも小さくなったと判定すると、スイッチング制御を再開する。具体的には、ドライバ１は、スイッチング制御を停止しているときにセット信号ＳＥＴのローレベルからハイレベルへの切り替わり時点からリセット信号ＲＥＳＥＴのローレベルからハイレベルへの切り替わり時点までの期間が閾値以上であるか否かを監視し、当該期間が閾値以上であれば出力電圧Ｖｏｕｔが所定値よりも小さくなったと判定する。そして、ドライバ１は、スイッチング制御の再開後に軽負荷であれば再度スイッチング制御を停止し重負荷であればそのままスイッチング制御を続行する。
　スイッチング制御を停止するとスイッチング損失が発生しなくなるため、上記の動作を行う本構成例のスイッチングレギュレータでは軽負荷時の効率が高くなる。
　トランジスタＱ３～Ｑ５によって構成される電流引き抜き部は、ドライバ１がスイッチング制御を停止している期間に低温時の効率低下を抑えながら出力電圧が増大していくことを防止するために設けられる回路である。
　トランジスタＱ３はＰチャネル型ＭＯＳＦＥＴである。トランジスタＱ３のゲート及びソースは端子Ｔ１に接続されている。したがって、トランジスタＱ３は常時オフ状態であってリーク電流しか流さない。
　本構成例では、トランジスタＱ３のゲート長と上側トランジスタＱ１のゲート長とを同一にすることで、トランジスタＱ３のリーク電流（サブスレッショルド・リーク電流）が上側トランジスタＱ１のリーク電流（サブスレッショルド・リーク電流）に略比例するようにしている。また本構成例では、トランジスタＱ３のゲート幅を上側トランジスタＱ１のゲート幅より小さくすることで、トランジスタＱ３のリーク電流を上側トランジスタＱ１のリーク電流よりも小さくしている。上側トランジスタＱ１の温度とトランジスタＱ３の温度をできるだけ一致させるために、上側トランジスタＱ１とトランジスタＱ３は互いに近づけて配置することが望ましい。
　したがって、例えば上側トランジスタＱ１及びトランジスタＱ３のゲート電極Ｅｇ、ドレイン電極Ｅｄ、及びソース電極Ｅｓを図２に示す配置にすればよい。図２に示す配置では、トランジスタＱ３のゲート長と上側トランジスタＱ１のゲート長が同一であり、トランジスタＱ３のゲート幅が上側トランジスタＱ１のゲート幅の１／１０であるため、トランジスタＱ３のリーク電流は上側トランジスタＱ１のリーク電流の１／１０になる。
　Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＱ４及びＱ５はカレントミラー回路を構成している。トランジスタＱ４及びＱ５によって構成されるカレントミラー回路はトランジスタＱ３のリーク電流に略比例する定電流Ｉｃを端子Ｔ２から引き抜く。カレントミラー回路のミラー比は、定電流Ｉｃの値が上側トランジスタＱ１のリーク電流から下側トランジスタＱ２のリーク電流を引いた値以上になるように設定する。例えばトランジスタＱ３のリーク電流が上側トランジスタＱ１のリーク電流の１／１０である場合には、カレントミラー回路のミラー比を１０倍にすれば定電流Ｉｃの値が上側トランジスタＱ１のリーク電流と同一になり、カレントミラー回路のミラー比を２０倍にすれば定電流Ｉｃの値が上側トランジスタＱ１のリーク電流の２倍になる。また、トランジスタＱ３のリーク電流は正の温度特性を有するので、定電流Ｉｃも正の温度特性を有する。
　ここで、面積が大きい上側トランジスタＱ１の微細化を進めると、上側トランジスタＱ１のゲート長が小さくなるため、例えば図３に示すように上側トランジスタＱ１のリーク電流ＩＯＦＦ＿Ｑ１が下側トランジスタＱ２のリーク電流ＩＯＦＦ＿Ｑ２よりも大幅に大きくなる。したがって、上側トランジスタＱ１の微細化を進めると、軽負荷時に上側トランジスタＱ１のリーク電流によって生じる出力コンデンサＣ１の充電電流が下側トランジスタＱ２のリーク電流及び負荷の消費電流によって生じる出力コンデンサＣ１の放電電流よりも大きくなる状況が起こり易くなる。また、図３から明らかなように上記の状況は温度が低い場合よりも温度が高い場合の方が起こり易くなる。
　しかしながら、本構成例のスイッチングレギュレータでは、定電流Ｉｃによって生じる出力コンデンサＣ１の放電電流も存在し、定電流Ｉｃの値が上側トランジスタＱ１のリーク電流から下側トランジスタＱ２のリーク電流を引いた値以上であるため、軽負荷時に出力コンデンサＣ１の充電電流が出力コンデンサＣ１の総放電電流より大きくなることはない。このため、図４に示すようにドライバ１がスイッチング制御を停止している期間にスイッチ電圧Ｖｓｗが増大しない。したがって、本構成例のスイッチングレギュレータは、ドライバ１がスイッチング制御を停止している期間に出力電圧Ｖｏｕｔが増大していくことを防止できる。さらに、定電流Ｉｃが正の温度特性を有するので、低温時に電流引抜き部によって端子Ｔ２から引抜かれる定電流Ｉｃが過剰にならない。したがって、本構成例のスイッチングレギュレータは、低温時の効率低下を抑えることができる。
　一方、本構成例とは異なり電流引抜き部を設けなかった場合には、上記の状況が起こると、図５に示すようにドライバ１がスイッチング制御を停止している期間にスイッチ電圧Ｖｓｗが増大する。スイッチ電圧Ｖｓｗが増大すると、出力電圧Ｖｏｕｔが増大していくため、スイッチング制御が再開されることはなく、最終的に出力電圧Ｖｏｕｔが過電圧になってしまうという不都合が生じる。
＜第２構成例＞
　図６はスイッチングレギュレータの第２構成例を示す図である。本構成例のスイッチングレギュレータは、第１構成例のスイッチングレギュレータにおいて半導体集積回路１０１を半導体集積回路１０２に置換した構成である。半導体集積回路１０２は半導体集積回路１０１にトランジスタＱ６を追加した構成である。なお、本構成例において第１構成例と同様の部分については説明を省略する。
　トランジスタＱ６はＮチャネル型ＭＯＳＦＥＴである。トランジスタＱ６はトランジスタＱ４に並列接続される。ドライバ１はトランジスタＱ６のオン／オフを制御する。具体的には、ドライバ１は、スイッチング制御を行っている期間中トランジスタＱ６をオン状態にし、スイッチング制御を停止している期間中トランジスタＱ６をオフ状態にする。これにより、スイッチング制御を行っている期間中は、トランジスタＱ４及びＱ５によって構成されるカレントミラー回路にトランジスタＱ３のリーク電流が供給されなくなり、端子Ｔ２から定電流Ｉｃが引抜かれない。したがって、スイッチング制御を行っている期間での効率が第１構成例よりも向上する。
＜第３構成例＞
　図７はスイッチングレギュレータの第３構成例を示す図である。本構成例のスイッチングレギュレータは、第２構成例のスイッチングレギュレータにおいて半導体集積回路１０２を半導体集積回路１０３に置換した構成である。半導体集積回路１０３は半導体集積回路１０２にトランジスタＱ７を追加した構成である。なお、本構成例において第２構成例と同様の部分については説明を省略する。
　トランジスタＱ７はＰチャネル型ＭＯＳＦＥＴである。トランジスタＱ７はトランジスタＱ３とトランジスタＱ４及びＱ６との間に設けられる。トランジスタＱ７の構造はトランジスタＱ３よりもリーク電流が小さくなる構造にする。
　ドライバ１はトランジスタＱ７のオン／オフを制御する。具体的には、ドライバ１は、スイッチング制御を行っている期間中トランジスタＱ７をオフ状態にし、スイッチング制御を停止している期間中トランジスタＱ７をオン状態にする。これにより、スイッチング制御を行っている期間中にトランジスタＱ６に流れる電流を第１構成例よりも低減することができる。したがって、スイッチング制御を行っている期間での効率が第２構成例よりも向上する。
＜第４構成例＞
　図８はスイッチングレギュレータの第４構成例を示す図である。本構成例のスイッチングレギュレータは、第１構成例のスイッチングレギュレータにおいて半導体集積回路１０１を半導体集積回路１０４に置換し、出力電圧Ｖｏｕｔを半導体集積回路１０４の後述する端子Ｔ５に印加した構成である。半導体集積回路１０４は半導体集積回路１０１に端子Ｔ５を追加しトランジスタＱ５のドレインの接続先を端子Ｔ２から端子５に変更した構成である。なお、本構成例において第１構成例と同様の部分については説明を省略する。
　本構成例のスイッチングレギュレータは、第１構成例のスイッチングレギュレータとは異なり、トランジスタＱ４及びＱ５によって構成されるカレントミラー回路が端子Ｔ２ではなく端子５から定電流Ｉｃを引抜く。本構成例のスイッチングレギュレータは、第１構成例のスイッチングレギュレータと同様の効果を奏する。ただし、本構成例のスイッチングレギュレータは、第１構成例のスイッチングレギュレータと比較して、半導体集積回路の端子数が増加する。
＜第５構成例＞
　図９はスイッチングレギュレータの第５構成例を示す図である。本構成例のスイッチングレギュレータは、第４構成例のスイッチングレギュレータにおいて半導体集積回路１０４を半導体集積回路１０５に置換し、分圧抵抗Ｒ１及びＲ２を半導体集積回路１０５に内蔵した構成である。半導体集積回路１０５は半導体集積回路１０４に分圧抵抗Ｒ１及びＲ２を追加し端子Ｔ４を取り除いた構成である。なお、本構成例において第４構成例と同様の部分については説明を省略する。
　本構成例では、分圧抵抗Ｒ１及びＲ２が半導体集積回路１０５に内蔵されているため、分圧抵抗Ｒ１及びＲ２によって構成される分圧回路の分圧比が半導体集積回路１０５に固有する。本構成例のスイッチングレギュレータは、第４構成例のスイッチングレギュレータと同様の効果を奏する。また、本構成例のスイッチングレギュレータは、第４構成例のスイッチングレギュレータと異なり、半導体集積回路の端子数を第１構成例のスイッチングレギュレータと同一にできる。
＜スイッチングレギュレータの用途例＞
　上記したスイッチングレギュレータは、例えば車載用ナビゲーション装置Ｘ１のＣＰＵ（不図示）に電源電圧を供給する電源装置として用いることができる。車載用ナビゲーション装置Ｘ１はナビゲーション情報を表示する表示装置を備える。表示装置の表示パネルＸ１１は車両の室内フロント部に設けられる（図１０参照）。
　また、上記したスイッチングレギュレータは、例えば図１１に示すパーソナルコンピュータＸ２のＣＰＵ（不図示）に電源電圧を供給する電源装置として用いることができる。
＜留意点＞
　本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
　例えば、上記実施形態では、上側スイッチにＰチャネル型ＭＯＳＦＥＴを用いたが、リーク電流が正の温度特性を有する他のスイッチを上側スイッチとして用いてもよい。
　また例えば、上記実施形態とは異なり、トランジスタＱ３の代わりに、温度特性が略零である定電圧を生成する定電圧源及びその定電圧源に接続され負の温度特性を有する抵抗を用いることも可能である。
　また上記実施形態では逆電流検出信号Ｚｃに基づいて重負荷から軽負荷に切り替わったことを判定したが、他の判定手法を用いてもよい。例えば、インダクタＬ１を流れる電流を監視し、インダクタＬ１を流れる電流の平均値が所定値未満になったときに重負荷から軽負荷に切り替わったと判定してもよい。
　また上記実施形態ではセット信号ＳＥＴ及びリセット信号ＲＥＳＥＴに基づいて出力電圧Ｖｏｕｔが所定値よりも小さくなったことを判定したが、他の判定手法を用いてもよい。例えば、帰還電圧Ｖｆｂと所定電圧とを比較するコンパレータを設け、当該コンパレータの出力に出力電圧Ｖｏｕｔが所定値よりも小さくなったことを判定してもよい。
　また第１構成例から第２構成例への変更と同様の変更を第４構成例に対して行ってもよく、第１構成例から第２構成例への変更と同様の変更を第５構成例に対して行ってもよい。
　すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本発明は、あらゆる分野（家電分野、自動車分野、産業機械分野など）で用いられるスイッチングレギュレータに利用することが可能である。
　　　１　ドライバ
　　　２　基準電圧源
　　　３　エラーアンプ
　　　４　スロープ回路
　　　５、７　コンパレータ
　　　６　オシレータ
　　　１０１～１０５　半導体集積回路
　　　Ｃ１　出力コンデンサ
　　　Ｅｇ　ゲート電極
　　　Ｅｄ　ドレイン電極
　　　Ｅｓ　ソース電極
　　　Ｌ１　インダクタ
　　　Ｒ１、Ｒ２　分圧抵抗
　　　Ｑ１　上側トランジスタ
　　　Ｑ２　下側トランジスタ
　　　Ｑ３～Ｑ７　トランジスタ
　　　Ｔ１～Ｔ５　端子
　　　Ｘ１　車載用ナビゲーション装置
　　　Ｘ１１　表示パネル
　　　Ｘ２　パーソナルコンピュータ

Claims (10)

  1. 　入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    　第１端が前記入力電圧の印加される第１印加端に接続された上側スイッチと、
    　第１端が前記上側スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された下側スイッチと、
    　第１端が前記上側スイッチと前記下側スイッチの接続ノードに接続されたインダクタと、
    　前記インダクタの第２端に接続された出力コンデンサと、
    　前記出力電圧に応じて前記上側スイッチ及び前記下側スイッチを相補的にオン／オフさせるための制御信号を生成する制御部と、
    　前記インダクタの第１端又は第２端から定電流を引抜く電流引抜き部と、
    　を有し、
    　前記制御部は軽負荷時にスイッチング制御を停止して前記上側スイッチ及び前記下側スイッチをオフ状態に固定し、
    　前記定電流は正の温度特性を有し、前記定電流の値は前記上側スイッチのリーク電流から前記下側スイッチのリーク電流を引いた値以上であることを特徴とするスイッチングレギュレータ。
  2. 　前記上側スイッチがＭＯＳＦＥＴである請求項１に記載のスイッチングレギュレータ。
  3. 　前記電流引抜き部は、前記制御部がスイッチング制御を行っている期間中に、前記インダクタの第１端又は第２端から前記定電流を引抜かない請求項１又は請求項２に記載のスイッチングレギュレータ。
  4. 　前記電流引抜き部は、常時オフ状態であるトランジスタと、前記トランジスタのリーク電流に略比例する前記定電流を生成する定電流生成部と、を有し、
    　前記トランジスタのリーク電流は前記上側スイッチのリーク電流に略比例する請求項１～３のいずれか一項に記載のスイッチングレギュレータ。
  5. 　前記トランジスタのリーク電流は前記上側スイッチのリーク電流より小さい請求項４に記載のスイッチングレギュレータ。
  6. 　前記定電流生成部は、前記制御部がスイッチング制御を行っている期間中に、前記定電流を生成しない請求項４又は請求項５に記載のスイッチングレギュレータ。
  7. 　前記制御部がスイッチング制御を行っている期間中に、前記定電流生成部への前記トランジスタのリーク電流の供給を停止する請求項６に記載のスイッチングレギュレータ。
  8. 　請求項１～７のいずれか一項に記載のスイッチングレギュレータの少なくとも一部を構成する半導体集積回路であって、
    　前記上側スイッチ及び前記電流引抜き部を有することを特徴とする半導体集積回路。
  9. 　前記出力電圧を分圧する分圧回路をさらに有し、
    　前記半導体集積回路に外付けされる前記インダクタの第２端から前記電流引抜き部が前記定電流を引抜く請求項８に記載の半導体集積回路。
  10. 　請求項１～７のいずれか一項に記載のスイッチングレギュレータを有することを特徴とする電子機器。
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