WO2017202005A1 - 一种栅极驱动单元及行栅极扫描驱动器及其驱动方法 - Google Patents

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胡宇峰
李冠明
徐苗
王磊
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Definitions

  • the present invention relates to the field of row gate scanning of an active matrix light-emitting flat panel display, and in particular to a gate driving unit and a row gate scanning driver and a driving method thereof.
  • a conventional display panel row gate driving circuit requires a special driving chip, and the chip is crimped on the glass substrate to drive the pixel circuit by a process.
  • the integration of a row-gate driver circuit directly in a display panel using a thin film transistor instead of a driver chip has become a hot topic in current research.
  • the gate driving circuit and the pixel circuit are integrated in the same array, and the disorder of the signal trace length can be avoided by the layout and wiring, and the signal quality can be improved; the substrate area can be reduced, and the process steps can be reduced to reduce the cost.
  • line integration technology can greatly shorten the frame distance and achieve a narrow frame to meet the aesthetic needs of people.
  • Hang integration technology can also solve the problem that traditional chips cannot be applied to flexible displays.
  • oxide thin film transistor devices have become popular research objects in recent years due to their excellent performance and simple manufacturing process, but oxide thin film transistors are N-type devices with negative threshold voltage characteristics, if used for positive thresholds.
  • the line-scan circuit that the voltage characteristic transistor emits will cause the circuit power consumption to increase sharply or even fail due to the inability of the oxide thin film transistor to be completely turned off.
  • most of the new line scan driver circuits use two or more negative power supplies inside.
  • multiple negative power supplies can complicate the circuit structure, increase internal wiring, and circuit area. Increased, the same requirements for each power supply are also more stringent.
  • most line scanners use an AC chirp signal to provide output current, while the parasitic capacitance of the output transistor not only consumes considerable power, but also reduces the speed of the circuit due to charge and discharge.
  • Another object of the present invention is to provide a driving method of a gate driving unit and a row gate scanning driver Drive method.
  • a gate driving unit is composed of a signal acquisition module, a boosting module, an inverter module, a negative voltage module, an internal output module, and a scan output module, and the control signal of the gate driving unit includes a first Clock input port IN_EN, second clock input port OUT_EN, third clock input port CLR, first power port V DD , second power port VSS, signal acquisition port Cin, first output port COUT, and second output port GOUT
  • the signal acquisition module is composed of first and second transistors, a drain of the first transistor M1 is connected to the signal collection port Cin, a source thereof is connected to a drain of the second transistor M2, and a gate thereof is respectively connected to the second The gate of the transistor M2 is connected to the first clock input IN_EN;
  • the boosting module is composed of a sixth transistor M6 and a first storage capacitor C1, and the gate of the sixth transistor M6 is connected to the other end of the first storage capacitor C1 and the source of the second transistor M2 as a signal storage.
  • the drain of the sixth transistor M6 is connected to the second clock input port OUT_EN, and the source of the sixth transistor M6 is connected to one end of the first storage capacitor C1;
  • the inverter module is composed of a third transistor M3 and a ninth transistor M9, a drain of the third transistor M3 is connected to the first power port VDD, a gate of the third transistor M3 and a third clock input port CLR Connected, the source of the third transistor M3 is connected to the gate of the ninth transistor M9 as the output node QB of the inverter module; the drain of the ninth transistor M9 is connected to the signal storage node Q, and the source of the ninth transistor M9 Connected to the second power port VSS.
  • the negative voltage module is composed of a fourth transistor M4, a fifth transistor M5, a seventh transistor M7, an eighth transistor M8, and a second storage capacitor C2; a drain of the fourth transistor M4 and a second storage capacitor C2 One end is connected to the inverter output node QB, the source of the fourth transistor M4 is connected to the drain of the fifth transistor M5, the gate of the fourth transistor M4 and the gate of the fifth transistor M5, the seventh The gate of the transistor M7 is connected to the signal acquisition port Cin ; the source of the fifth transistor M5 is connected to the second power port VSS; the drain of the seventh transistor M7 is connected to the first power port VDD, and the source of the seventh transistor M7 Connected to the drain of the eighth transistor M8 and the other end of the second storage capacitor C2, respectively; the gate of the eighth transistor M8 and the second clock The input port OUT_EN is connected, and the source of the eighth transistor M8 is connected to the second power port VSS.
  • the internal output module is composed of a tenth transistor M10 and an eleventh transistor Mi l , the drain of the tenth transistor M10 is connected to the first power port VDD, and the gate and signal storage of the tenth transistor M10 are The node Q is connected, the source of the tenth transistor M10 and the drain of the eleventh transistor Mi l are both connected to the first output port COUT; the gate of the eleventh transistor Mi l is connected to the inverter output node QB, tenth The source of one transistor Mi l is connected to the second power port VSS.
  • the scan output module is composed of a twelfth transistor M12 and a thirteenth transistor M13, a drain of the twelfth transistor M12 is connected to the first power port VDD, and a gate and a signal storage node of the twelfth transistor M12 Q is connected, the source of the twelfth transistor M12 and the drain of the thirteenth transistor M13 are both connected to the second output port GO UT; the gate of the thirteenth transistor M13 is connected to the output node QB, and the thirteenth transistor M13 The source is connected to the second power port VDD.
  • the transistors of the gate driving unit are all N-type thin film transistors.
  • a row gate scan driver includes a power supply and a sequence control module and a row gate drive array, wherein an output signal of the power supply and the sequence control module is a high voltage VD , a low voltage VS , and a first clock CK1.
  • the row gate driving array is composed of N rows of series row gate driving groups, and each row gate driving group is composed of a first gate driving unit, a second gate driving unit, and a third gate driving unit.
  • the control signals of the first, second, and third gate driving units each include a first clock input port IN_EN, a second clock input port OUT_EN, a third clock input port CLR, and a first power port VDD.
  • the signal collecting port C in of the first gate driving unit in the first row gate driving group is connected to the trigger clock VI of the power supply and the sequence control module;
  • the signal acquisition port Cin of the first gate driving unit in the K-th row gate driving group is connected to the first output port COUT of the third gate driving unit in the K-1th row gate driving group
  • the signal collecting port Cin of the second gate driving unit is connected to the first output port COUT of the first gate driving unit
  • the signal collecting port Cin of the third gate driving unit is connected to the first output port COUT of the second gate driving unit.
  • the first clock input port IN_EN, the second clock input port OUT_EN, and the third clock input port CLR of the first gate driving unit of each level of the row gate driving group are respectively connected to the power supply and the sequence control module First cuckoo clock C Kl, the second cesium clock CK2, the third cesium clock CK3 connected;
  • the first clock input port IN_EN, the second clock input port OUT_EN, and the third clock input port CLR of the third gate driving unit are respectively associated with the third clock CK3 of the power supply and the sequence control module, One ⁇ CK1 and the second CK CK2 are connected.
  • the high level of the first to third chirp signals is equal to the high voltage VD, and the low level of the first third clock signal is equal to the low voltage VS.
  • a driving method of the gate driving unit wherein the first clock input port IN_EN, the second clock input port OUT_EN, and the third clock input port CLR input the same pulse width, and the duty ratio is 33.3%, and the level pulse is sequentially shifted from the first clock input port IN_EN to the second clock input port OUT_EN and the third clock input port CLR;
  • the driving method specifically includes a signal acquisition storage phase, a signal output phase, and a reset phase;
  • signal acquisition storage phase the first clock port IN_EN input high voltage, the first transistor M1, the second transistor M2 is hiccup, the signal acquisition port Cin inputs a high level signal, and is input to the acquisition signal storage point Q,
  • the tenth transistor M10 and the twelfth transistor M12 are hiccup, and the high-level signal is input to the fourth transistor M4 and the fifth transistor M5.
  • the reverse output node QB is pulled down to a low voltage state, and the ninth transistor M9, the eleventh transistor Mi l and the thirteenth transistor M13 are turned off, and the first output port COUT and the second output port GOUT output a positive voltage, but Below the input high level VD.
  • the seventh transistor M7 is also turned on, and a current flows from the first power port VDD, and flows through the second power source VSS through the seventh transistor M7, the second storage capacitor C2 , the fourth transistor M4, and the fifth transistor M5.
  • a current flows from the first power port VDD, and flows through the second power source VSS through the seventh transistor M7, the second storage capacitor C2 , the fourth transistor M4, and the fifth transistor M5.
  • the second storage capacitor C2 is charged, and the node N is at a high level, and the output node QB is at a low level; the second clock port OUT_EN and the third clock port CLR are both input with a low voltage.
  • the first chirp signal IN_EN becomes a low voltage
  • the first transistor M1 and the second transistor M2 are turned off
  • the signal acquisition port Cin is input to the low voltage to turn off the fourth transistor M4 and the fifth transistor M5 and the seventh transistor M7.
  • signal acquisition is completed, this phase lasts for 1/3 ⁇ clock cycle;
  • Signal output phase The second clock port OUT_EN inputs a high voltage due to the bootstrap effect of the first capacitor C1
  • the level of the signal storage node Q jumps to a high level of about twice VD, and the tenth transistor M10 and the twelfth transistor M12 are fully smashed, and the output levels of the first output port COUT and the second output port GOUT are output.
  • the driving signal is about VD; meanwhile, the eighth transistor M8 is hiccup, the potential of the ⁇ node N and the source potential of the ninth transistor M9, the eleventh transistor Mi l and the thirteenth transistor M13 are low level VS
  • Reset phase The third clock port CLR inputs a high level signal, and the third transistor M3 is hiccuped.
  • the reverse output node QB becomes a high level
  • the ninth transistor M9, the eleventh transistor Mi l and the thirteenth transistor M13 are hiccup
  • the acquisition signal storage point Q becomes a low level
  • the tenth transistor M10 the first The twelve transistors M12 are turned off, and the first output port COUT and the second output port GOUT both output a low voltage, and the circuit is reset, and this phase lasts for 1/3 ⁇ clock period.
  • a row gate scan driver driving method the first chirp clock CK1, the second chirp clock CK2, the third chirp clock CK3 have the same pulse width and period, the duty ratio is 33.3%, and is a level pulse From the first cuckoo CK1, to the second cuckoo CK2, the third cuckoo CK3 cyclically shifting the pipeline sequence;
  • the row gate scan driver When the trigger clock VI generates the same level pulse as the first clock CK1, the row gate scan driver enters the initialization phase, and after 1/3 of the clock period T, the first gate drive unit generates the gate. Driving signal, then each stage of the gate driving unit is driven by the cesium clock to generate the gate driving signal step by step, when the last stage of the gate driving unit generates the same as the gate driving signal, the triggering ⁇ clock VI is also generated and driven by the gate.
  • the row gate scan driver enters the repeating phase, and after 1/3 ⁇ clock period T, the first stage gate driving unit generates the gate driving signal for the second time, and the gate gate scanning driving process ends.
  • the invented row driver circuit can not only reduce the circuit layout difficulty of the multi-power line driver, save the circuit area, but also reduce the clock swing of the clock and improve the circuit efficiency by using the built-in negative voltage module.
  • the internal inverter module is used to avoid the DC loop from high voltage to low voltage, which greatly reduces the power consumption of the driver.
  • the driving method utilizes 33.3% duty cycle control signal acquisition module, boost module, inverter module, negative voltage module and internal output module to avoid internal competitive risk and increase circuit stability. Sex and reliability, which is conducive to high frequency display.
  • FIG. 1 is a circuit schematic diagram of a gate driving unit in an embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of a row gate scan driver in an embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing the connection of driving units in a row gate driving group in the embodiment of the present invention.
  • FIG. 4 is a waveform diagram of driving sequence of the gate driving unit of FIG. 1 according to an embodiment of the present invention
  • FIG. 5 is a waveform diagram of driving sequence of the gate scan driver of FIG. 2 in the embodiment of the present invention.
  • a gate driving unit is composed of a signal acquisition module 11 , a boosting module 12 , an inverter module 13 , a negative voltage module 14 , an internal output module 15 , and a scan output module 16 .
  • the control signal of the gate driving unit includes a first clock input port IN_EN, a second clock input port OUT_EN, a third clock input port CLR, a first power port VDD, a second power port VSS, a signal collecting port Cin, a first output port COUT and a second output port GOUT;
  • the signal acquisition module 11 is composed of first and second transistors.
  • the drain of the first transistor M1 is connected to the signal acquisition port Cin, and the source thereof is connected to the drain of the second transistor M2.
  • a gate of the second transistor M 2 is connected to the first clock input port IN_EN;
  • the boosting module 12 is composed of a sixth transistor M6 and a first storage capacitor CI, and the gate of the sixth transistor M6 is connected to the other end of the first storage capacitor C1 and the source of the second transistor M2 as a signal.
  • the drain of the sixth transistor M6 is connected to the second clock input port OUT_EN, and the source of the sixth transistor M6 is connected to one end of the first storage capacitor C1;
  • the inverter module 13 is composed of a third transistor M3 and a ninth transistor M9.
  • the drain of the third transistor M3 is connected to the first power port VDD, and the gate of the third transistor M3 and the third clock input port.
  • CLR is connected, the source of the third transistor M3 is connected to the gate of the ninth transistor M9 as the output node QB of the inverter module; the drain of the ninth transistor M9 is connected to the signal storage node Q, and the source of the ninth transistor M9 Connected to the second power port VSS.
  • the negative voltage module 14 is composed of a fourth transistor M4, a fifth transistor M5, a seventh transistor M7, an eighth transistor M8, and a second storage capacitor C2; a drain of the fourth transistor M4 and a second storage capacitor One end of C2 is connected to the inverter output node QB, the source of the fourth transistor M4 is connected to the drain of the fifth transistor M5, the gate of the fourth transistor M4 and the gate of the fifth transistor M5, The seven-transistor M7 gate is connected to the signal acquisition port Cin ; the source of the fifth transistor M5 is connected to the second power port VSS; the drain of the seventh transistor M7 is connected to the first power port VDD, and the source of the seventh transistor M7 Connected to the drain of the eighth transistor M8 and the other end of the second storage capacitor C2, respectively; the gate of the eighth transistor M8 is connected to the second clock input port OUT_EN, the source of the eighth transistor M8 and the second power port VSS Connected.
  • the internal output module 15 is composed of a tenth transistor M10 and an eleventh transistor Mi l .
  • the drain of the tenth transistor M10 is connected to the first power port VDD, and the gate of the tenth transistor M10 is collected.
  • the storage node Q is connected, and the source of the tenth transistor M10 and the drain of the eleventh transistor Mi l are both connected to the first output port COUT; the gate of the eleventh transistor Mi l is connected to the inverter output node QB,
  • the source of the eleven transistor M11 is connected to the second power port VSS.
  • the scan output module 16 is composed of a twelfth transistor M12 and a thirteenth transistor M13.
  • the drain of the twelfth transistor M12 is connected to the first power port VDD, and the gate of the twelfth transistor M12 and the acquisition signal are obtained.
  • the storage node Q is connected, the source of the twelfth transistor M12 and the drain of the thirteenth transistor M13 are both connected to the second output port GOUT; the gate of the thirteenth transistor M13 is connected to the inverter output node QB, tenth
  • the source of the three transistor M13 is connected to the second power supply port VDD.
  • a row gate scan driver includes a power and sequence control module 20 and a row gate drive array 30, wherein the output signals of the power supply and the sequence control module 20 are high voltage VD, low. Voltage VS, first cesium clock CK1, second cesium clock CK2, third cesium clock CK3, trigger ⁇ clock VI;
  • the row gate driving array 30 is composed of N rows of series row gate driving groups, and each row gate driving group is composed of a first gate driving unit 31, a second gate driving unit 32, and a third gate.
  • the pole driving unit 33 is configured to: the control signals of the first, second, and third gate driving units each include a first clock input port IN_EN, a second clock input port OUT_EN, and a third clock input port CLR, One power port VDD, second power port VSS
  • the first, second, and third gate driving units are all of the structure shown in FIG. 1.
  • FIG. 3 is an internal connection diagram of all row gate driving groups, and the specific connection manner is as follows:
  • a signal acquisition port Cin of the first gate driving unit in the first row gate driving group is connected to a power supply and a trigger clock VI of the sequence control module;
  • a signal acquisition port Cin of the first gate driving unit in the gate driving group of the Kth row is connected to a first output port COUT of the third gate driving unit in the K-1th row gate driving group, K is an integer greater than or equal to 2;
  • the signal acquisition port Cin of the second gate driving unit is connected to the first output port COUT of the first gate driving unit, and the signal collecting port Cin of the third gate driving unit is First output port C0U of the second gate driving unit
  • the first clock input port IN_EN, the second clock input port OUT_EN, and the third clock input port CLR of the first gate driving unit of each level of the row gate driving group are respectively connected to the power supply and the sequence control module First cuckoo clock C
  • the first clock input port IN_EN, the second clock input port OUT_EN, and the third clock input port CLR of the third gate driving unit are respectively associated with the third clock CK3 of the power supply and the sequence control module, One ⁇ CK1 and the second CK CK2 are connected.
  • the second output port GOUT of the first gate driving unit is the lead GOUT1; the second output port GOUT of the second gate driving unit is the lead GOUT2; the second output port GOUT of the third gate driving unit is the lead GOUT3.
  • the high level of the first to third chirp signals is equal to the high voltage VD, and the low levels of the first to third chirp signals are equal to the low voltage VS.
  • a driving method of the gate driving unit the first clock input port IN_EN, the second clock input port OUT_EN, and the third clock input port CLR are input with the same pulse width , the duty ratio is 33.3%, and the level pulse is sequentially from the first clock input port IN_EN to the second clock input port OUT_EN
  • the third clock input port CLR shifts the flow of the pipeline.
  • [0063] comprising a signal acquisition storage phase, a signal output phase, and a reset phase;
  • signal acquisition and storage phase the first clock port IN_EN inputs a high voltage, the first transistor M1, the second transistor M2 are hiccup, the signal acquisition port Cin inputs a high level signal, and is input to the acquisition signal storage point Q, In the gate of the sixth transistor M6 and the first storage capacitor C1, the tenth transistor M10 and the twelfth transistor M12 are hiccup, and the high-level signal is input to the fourth transistor M4 and the fifth transistor M5.
  • the reverse output node QB is pulled down to a low voltage state, and the ninth transistor M9, the eleventh transistor Mi l and the thirteenth transistor M13 are turned off, and the first output port COUT and the second output port GOUT output a positive voltage, but Below the input high level VD.
  • the seventh transistor M7 is also turned on, and a current flows from the first power port VDD, and flows through the second power source VSS through the seventh transistor M7, the second storage capacitor C2 , the fourth transistor M4, and the fifth transistor M5.
  • the second storage capacitor C2 is charged, and the node N is at a high level, and the output node QB is at a low level; the second clock port OUT_EN and the third clock port CLR are both input with a low voltage.
  • the first chirp signal IN_EN becomes a low voltage
  • the first transistor M1 and the second transistor M2 are turned off, and the signal acquisition port Cin is input to the low voltage to turn off the fourth transistor M4 and the fifth transistor M5 and the seventh transistor M7. , signal acquisition is complete. This phase lasts for 1/3 ⁇ clock cycle;
  • Signal output phase The second clock port OUT_EN inputs a high voltage. Due to the bootstrap action of the first capacitor C1, the level of the signal storage node Q jumps to a high level of about twice VD, and the tenth transistor The M10 and the twelfth transistor M12 are fully smashed, and the first output port COUT and the second output port GOUT output a driving signal with a level of about VD.
  • the eighth transistor M8 is hiccuped, and the potential of the ⁇ node N is
  • the ninth transistor M9, the eleventh transistor Mi l and the thirteenth transistor M13 source potential is a low level VS;
  • the third clock input port CLR and the signal acquisition port Cin input a low level signal, the third to The fifth transistor is turned off, and the reverse output point QB is in a floating state with respect to any of the power supply ports, and the storage effect is due to the second storage capacitor C2.
  • the gate-source voltage difference between the ninth transistor M9, the eleventh transistor Mi1, and the thirteenth transistor M13 is negative, and the transistor is completely turned off to avoid interference with the output signal. This phase lasts for 1/3 ⁇ clock cycle;
  • Reset phase the third clock port CLR inputs a high level signal, the third transistor M3 is hiccup, the reverse output node QB becomes a high level, the ninth transistor M9, the eleventh transistor Mi l and The thirteenth transistor M13 is hiccup, the acquisition signal storage point Q becomes a low level, the tenth transistor M10 and the twelfth transistor M12 are turned off, and the first output port COUT and the second output port GOUT both output a low voltage.
  • the circuit is reset. This phase lasts for 1/3 of the clock period.
  • a driving method of a row gate scan driver is characterized in that: the first chirp clock CK1, the second chirp clock CK2, and the third chirp clock CK3 have the same pulse width and period, and are occupied.
  • the ratio is 33.3%, and is a pipeline sequence in which the level pulse is cyclically shifted from the first chirp clock CK1 to the second chirp clock CK2 and the third chirp clock CK3;
  • the row gate scan driver enters the initialization phase, and after 1/3 of the clock period T, the first gate drive unit generates the gate.
  • the drive signal is followed by the gate drive unit generating the gate drive signal step by step by the cesium clock drive.
  • the triggering clock VI also generates the same level pulse as the gate driving signal, and the row gate scanning driver enters the repeating phase, 1/3 After the chirp clock period T, the first stage gate driving unit generates the gate driving signal for the second time. Thereafter, a complete row gate scanning driving process ends.
  • the gate driving unit can only work normally with a single negative power supply, simplifying the circuit structure, reducing the circuit area, reducing the swing swing of the clock, reducing the power consumption of the circuit, and outputting
  • the module uses DC drive to reduce dynamic power consumption and improve response speed.
  • the multi-level gate drive unit is connected in series and connected to the corresponding power supply and the sequence control module to form a row gate scan driver.
  • the driver can realize the shift output of the gate drive signal only by three drive clocks, and all
  • the ⁇ clock is a pipelined drive sequence with a duty ratio of 33.3%.
  • the sequence is simple and independent, avoiding competitive risks and improving circuit stability.
  • the charging and discharging processes of the row gates fully utilize the high-voltage driving of the large-size TFT after the bootstrap internal circuit, which improves the reaction speed and is advantageous for high-frequency display.

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Abstract

一种栅极驱动单元及行栅极扫描驱动器及其驱动方法，栅极驱动单元由信号采集模块（11）、升压模块（12）、反相器模块（13）、负压模块（14）、内部输出模块（15）及扫描输出模块（16）构成，通过负压模块（14），栅极驱动单元仅需要单负电源便能正常工作，简化电路结构、缩小电路面积的同时，还能降低时钟跳变摆幅、降低电路功耗，此外输出模块采用直流驱动方式，能够降低动态功耗，提高响应速度。多级栅极驱动单元串联后并与对应的电源及时序控制模块（20）相连接便构成了行栅极扫描驱动器，驱动器仅需3个驱动时钟便能实现栅驱动信号的移位输出，且所有时钟均为占空比33.3％的流水线式驱动时序，时序简单独立，避免出现竞争冒险、提升电路稳定性。

Description

一种栅极驱动单元及行栅极扫描驱动器及其驱动方法 技术领域
[0001] 本发明涉及有源矩阵发光平板显示器的行栅极扫描领域， 具体涉及一种栅极驱 动单元及行栅极扫描驱动器及其驱动方法。
背景技术
[0002] 传统的显示面板行栅极驱动电路需要专门的驱动芯片， 通过工艺将芯片压接在 玻璃基板上驱动像素电路。 近年来， 随着技术的发展， 利用薄膜晶体管在显示 面板中直接集成行栅极驱动电路来代替驱动芯片的行集成技术已成为当前研究 的热门。 行集成技术中使栅极驱动电路与像素电路集成在同一阵列， 可以通过 布局布线避免信号走线长度差异引起的吋序混乱， 提高信号质量； 还可以减少 基板面积， 减少工艺步骤以降低成本。 此外， 对于中小尺寸显示屏， 行集成技 术能够极大缩短边框距离， 实现窄边框以符合人们审美需求。 杭集成技术还能 够很好的解决传统芯片不能应用于柔性显示的难题。
[0003] 新型的氧化物薄膜晶体管器件因其优良的性能、 简单的制造工艺成为了近年来 热门研究对象， 但氧化物薄膜晶体管是 N型器件， 具有负阈值电压的特性， 若使 用针对正阈值电压特性晶体管幵发的行扫描电路， 则会因氧化物薄膜晶体管不 能彻底关闭而导致电路功耗剧增甚至无法正常工作。 为了彻底关断氧化物薄膜 晶体管， 大多数新型的行扫描驱动电路内部会用到两个甚至两个以上的负电源 ， 然而多负电源会让电路结构变得复杂， 内部连线增加， 电路面积增大， 同吋 对各电源的要求也更为严苛。 此外， 大多数行扫描器都是利用了交流吋钟信号 去提供输出电流， 而输出晶体管的寄生电容不仅会消耗可观的功耗， 而且还会 因为充放电而降低电路幵关速度。
技术问题
[0004] 为了克服现有技术存在的缺点与不足， 本发明首要目的是提供一种栅极驱动单 元及行栅极扫描驱动器。
[0005] 本发明的另一个目的是提供一种栅极驱动单元的驱动方法及行栅极扫描驱动器 的驱动方法。
问题的解决方案
技术解决方案
[0006] 本发明采用如下技术方案：
[0007] 一种栅极驱动单元， 由信号采集模块、 升压模块、 反相器模块、 负压模块、 内 部输出模块及扫描输出模块构成， 所述栅极驱动单元的控制信号包括第一吋钟 输入口 IN_EN、 第二吋钟输入口 OUT_EN、 第三吋钟输入口 CLR、 第一电源口 V DD、 第二电源口 VSS、 信号采集口 Cin、 第一输出口 COUT及第二输出口 GOUT
[0008] 所述信号采集模块由第一及第二晶体管构成， 第一晶体管 Ml漏极与信号采集 口 Cin相连， 其源极与第二晶体管 M2的漏极相连， 其栅极分别与第二晶体管 M2 的栅极及第一吋钟输入口 IN_EN相连；
[0009] 所述升压模块由第六晶体管 M6及第一存储电容 C1构成， 第六晶体管 M6的栅极 与第一存储电容 C1的另一端及第二晶体管 M2的源极相连， 作为信号存储节点 Q ， 第六晶体管 M6的漏极与第二吋钟输入口 0UT_EN相连， 第六晶体管 M6的源极 与第一存储电容 C1的一端连接；
[0010] 所述反相器模块由第三晶体管 M3及第九晶体管 M9构成， 第三晶体管 M3漏极与 第一电源口 VDD相连， 第三晶体管 M3的栅极与第三吋钟输入口 CLR相连， 第三 晶体管 M3的源极与第九晶体管 M9的栅极相连， 作为反相器模块的输出节点 QB ； 第九晶体管 M9的漏极与信号存储节点 Q相连， 第九晶体管 M9的源极与第二电 源口 VSS相连。
[0011] 负压模块由第四晶体管 M4、 第五晶体管 M5、 第七晶体管 M7、 第八晶体管 M8 及第二存储电容 C2构成； 所述第四晶体管 M4的漏极及第二存储电容 C2的一端均 与反相器输出节点 QB连接， 所述第四晶体管 M4的源极与第五晶体管 M5的漏极 相连， 所述第四晶体管 M4的栅极与第五晶体管 M5的栅极、 第七晶体管 M7的栅 极均与信号采集口 Cin相连； 第五晶体管 M5的源极与第二电源口 VSS相连； 第七 晶体管 M7的漏极与第一电源口 VDD相连， 第七晶体管 M7的源极分别与第八晶体 管 M8的漏极及第二存储电容 C2的另一端相连； 第八晶体管 M8的栅极与第二吋钟 输入口 OUT_EN相连， 第八晶体管 M8的源极与第二电源口 VSS相连。
[0012] 内部输出模块由第十晶体管 M10及第十一晶体管 Mi l构成， 所述第十晶体管 Ml 0的漏极与第一电源口 VDD相连， 所述第十晶体管 M10的栅极与信号存储节点 Q 相连， 第十晶体管 M10的源极与第十一晶体管 Mi l的漏极均与第一输出口 COUT 相连； 第十一晶体管 Mi l的栅极与反相器输出节点 QB相连， 第十一晶体管 Mi l 的源极与第二电源口 VSS相连。
[0013] 扫描输出模块由第十二晶体管 M12及第十三晶体管 M13构成， 所述第十二晶体 管 M12的漏极与第一电源口 VDD相连， 第十二晶体管 M12的栅极与信号存储节点 Q相连， 第十二晶体管 M12的源极与第十三晶体管 M13的漏极均与第二输出口 GO UT相连； 第十三晶体管 M13的栅极与输出节点 QB相连， 第十三晶体管 M13的源 极与第二电源口 VDD相连。
[0014] 栅极驱动单元的晶体管均为 N型薄膜晶体管。
[0015] 一种行栅极扫描驱动器， 包括电源与吋序控制模块及行栅极驱动阵列， 其中电 源与吋序控制模块的输出信号为高电压 VD、 低电压 VS、 第一吋钟 CK1、 第二吋 钟 CK2、 第三吋钟 CK3、 触发吋钟 VI；
[0016] 所述行栅极驱动阵列由 N级串联的行栅极驱动组构成， 每个行栅极驱动组由第 一栅极驱动单元、 第二栅极驱动单元及第三栅极驱动单元构成， 所述第一、 第 二及第三栅极驱动单元的控制信号均包括第一吋钟输入口 IN_EN、 第二吋钟输入 口 OUT_EN、 第三吋钟输入口 CLR、 第一电源口 VDD、 第二电源口 VSS、 信号采 集口 Cin、 第一输出口 COUT及第二输出口 GOUT。
[0017] 行栅极驱动阵列中， 第一级行栅极驱动组中的第一栅极驱动单元的信号采集口 Cin与电源与吋序控制模块的触发吋钟 VI相连接；
[0018] 第 K级行栅极驱动组中第一栅极驱动单元的信号采集口 Cin与第 K-1级行栅极驱 动组中第三栅极驱动单元的第一输出口 COUT相连， 第二栅极驱动单元的信号采 集口 Cin与第一栅极驱动单元的第一输出口 COUT相连， 第三栅极驱动单元的信 号采集口 Cin与第二栅极驱动单元的第一输出口 COUT相连；
[0019] 每一级行栅极驱动组的第一栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟 输入口 0UT_EN、 第三吋钟输入口 CLR分别与电源与吋序控制模块的第一吋钟 C Kl、 第二吋钟 CK2、 第三吋钟 CK3相连；
[0020] 第二栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟输入口 OUT_EN及第三 吋钟输入口 CLR分别与电源与吋序控制模块的第二吋钟 CK2、 第三吋钟 CK3、 第 一吋钟 CK1相连；
[0021] 第三栅极驱动单元的第一吋钟输入口 IN _EN、 第二吋钟输入口 OUT_EN及第三 吋钟输入口 CLR分别与电源与吋序控制模块的第三吋钟 CK3、 第一吋钟 CK1、 第 二吋钟 CK2相连。
[0022] 所述第一到第三吋钟信号的高电平与高电压 VD相等， 所诉第一道第三吋钟信 号的低电平与低电压 VS相等。
[0023] 一种栅极驱动单元的驱动方法， 第一吋钟输入口 IN_EN、 第二吋钟输入口 OUT _EN以及第三吋钟输入口 CLR所输入的吋钟脉冲宽度相同， 占空比为 33.3%， 且 电平脉冲从第一吋钟输入口 IN_EN依次向第二吋钟输入口 OUT_EN、 第三吋钟输 入口 CLR移位流动的流水线吋序；
[0024] 驱动方法具体包括信号采集存储阶段、 信号输出阶段及重置阶段；
[0025] 信号采集存储阶段： 第一吋钟口 IN_EN输入高电压， 将第一晶体管 Ml、 第二 晶体管 M2打幵， 信号采集口 Cin输入高电平信号， 并输入到采集信号存储点 Q、 第六晶体管 M6的栅极及第一存储电容 C1中， 第十晶体管 M10、 第十二晶体管 Ml 2被打幵， 同吋输入高电平信号将第四晶体管 M4、 第五晶体管 M5打幵， 反向输 出节点 QB被拉低至低电压状态， 第九晶体管 M9、 第十一晶体管 Mi l及第十三晶 体管 M13被关断， 第一输出口 COUT、 第二输出口 GOUT输出正电压， 但低于输 入高电平 VD。 此外， 第七晶体管 M7也被打幵， 电流从第一电源口 VDD流入， 通过第七晶体管 M7、 第二存储电容 C2、 第四晶体管 M4、 第五晶体管 M5后经第 二电源口 VSS流出形成回路， 第二存储电容 C2被充电， 此吋节点 N为高电平， 输 出节点 QB为低电平； 第二吋钟口 OUT_EN及第三吋钟口 CLR均输入低电压。 随 后， 第一吋钟信号 IN_EN变为低电压， 将第一晶体管 Ml、 第二晶体管 M2关断， 信号采集口 Cin输入低电压关断第四晶体管 M4和、 第五晶体管 M5和第七晶体管 M7， 信号采集完成， 此阶段持续 1/3吋钟周期吋间；
[0026] 信号输出阶段： 第二吋钟口 OUT_EN输入高电压， 由于第一电容 C1的自举作用 ， 信号存储节点 Q的电平跳变至约为两倍 VD的高电平， 第十晶体管 M10及第十 二晶体管 M12被充分打幵， 第一输出口 COUT、 第二输出口 GOUT输出电平约为 VD的驱动信号； 同吋， 第八晶体管 M8被打幵， 此吋节点 N的电位和第九晶体管 M9、 第十一晶体管 Mi l和第十三晶体管 M13源极电位为低电平 VS; 同吋第三吋 钟输入口 CLR及信号采集口 Cin输入低电平信号， 第三至第五晶体管关闭， 反向 输出点 QB相对于任一电源口均处于浮动状态， 而由于第二存储电容 C2存储效应 ， 第九晶体管 M9、 第十一晶体管 Mi l及第十三晶体管 M13的栅-源极电压差为负
， 上述晶体管被彻底关闭， 避免干扰输出信号， 此阶段持续 1/3吋钟周期吋间； [0027] 重置阶段： 第三吋钟口 CLR输入高电平信号， 第三晶体管 M3被打幵， 反向输 出节点 QB变为高电平， 第九晶体管 M9、 第十一晶体管 Mi l及第十三晶体管 M13 被打幵， 采集信号存储点 Q变为低电平， 第十晶体管 M10、 第十二晶体管 M12被 关断， 第一输出口 COUT及第二输出口 GOUT均输出低电压， 电路重置完毕， 此 阶段持续 1/3吋钟周期吋间。
[0028] 一种行栅极扫描驱动器的驱动方法， 第一吋钟 CK1、 第二吋钟 CK2、 第三吋钟 CK3的脉冲宽度和周期相同， 占空比为 33.3%， 且为电平脉冲从第一吋钟 CK1， 依次向第二吋钟 CK2、 第三吋钟 CK3循环移位的流水线吋序；
[0029] 当触发吋钟 VI产生与第一吋钟 CK1相同的电平脉冲吋， 行栅极扫描驱动器进入 初始化阶段， 1/3吋钟周期 T后， 第一级栅极驱动单元产生栅极驱动信号， 随后各 级栅极驱动单元由吋钟驱动逐级产生栅极驱动信号， 当最后一级栅极驱动单元 产生栅极驱动信号的同吋， 触发吋钟 VI也产生与该栅极驱动信号相同的电平脉 冲， 行栅极扫描驱动器进入重复阶段， 1/3吋钟周期 T后， 第一级栅极驱动单元第 二次产生栅极驱动信号， 行栅极扫描驱动过程结束。
发明的有益效果
有益效果
[0030] 本发明的有益效果：
[0031] (1) 所发明的行驱动器电路通过通过内置的负压模块， 不仅能够降低的多电 源行驱动器的电路布局难度、 节约电路面积， 还能降低吋钟电压摆幅、 提高电 路效率。 [0032] (2) 利用直流控制扫描输出模块， 避免传统交流控制方式因输出晶体管寄生 电容而引起的动态功耗， 同吋， 充分利用了电路内部电容耦合自举后产生的高 电压来驱动大尺寸 TFT， 减少延吋效应， 有利于高频显示。
[0033] (3) 利用内部新型反相器模块， 避免出现从高电压流向低电压的直流回路， 大大降低了驱动器的功耗。
[0034] (4) 驱动方法利用 33.3%占空比吋序控制信号采集模块、 升压模块、 反相器模 块、 负压模块及内部输出模块， 能够避免内部出现竞争冒险情况， 增加电路的 稳定性和可靠性， 有利于实现高频显示。
对附图的简要说明
附图说明
[0035] 图 1是本发明实施例中的栅极驱动单元的电路原理图；
[0036] 图 2是本发明实施例中的行栅极扫描驱动器的结构示意图；
[0037] 图 3是本发明实施列中的行栅极驱动组中驱动单元连接示意图；
[0038] 图 4是本发明实施例中图 1栅极驱动单元的驱动吋序波形图；
[0039] 图 5是本发明实施例中图 2行栅极扫描驱动器驱动吋序波形图。
实施该发明的最佳实施例
本发明的最佳实施方式
[0040] 下面结合实施例及附图， 对本发明作进一步地详细说明， 但本发明的实施方式 不限于此。
[0041] 实施例
[0042] 如图 1所示， 一种栅极驱动单元， 由信号采集模块 11、 升压模块 12、 反相器模 块 13、 负压模块 14、 内部输出模块 15及扫描输出模块 16构成， 所述栅极驱动单 元的控制信号包括第一吋钟输入口 IN_EN、 第二吋钟输入口 OUT_EN、 第三吋钟 输入口 CLR、 第一电源口 VDD、 第二电源口 VSS、 信号采集口 Cin、 第一输出口 COUT及第二输出口 GOUT；
[0043] 所述信号采集模块 11由第一及第二晶体管构成， 第一晶体管 Ml漏极与信号采 集口 Cin相连， 其源极与第二晶体管 M2的漏极相连， 其栅极分别与第二晶体管 M 2的栅极及第一吋钟输入口 IN_EN相连； [0044] 所述升压模块 12由第六晶体管 M6及第一存储电容 CI构成， 第六晶体管 M6的栅 极与第一存储电容 C1的另一端及第二晶体管 M2的源极相连， 作为信号存储节点
Q, 第六晶体管 M6的漏极与第二吋钟输入口 OUT_EN相连， 第六晶体管 M6的源 极与第一存储电容 C1的一端连接；
[0045] 所述反相器模块 13由第三晶体管 M3及第九晶体管 M9构成， 第三晶体管 M3漏极 与第一电源口 VDD相连， 第三晶体管 M3的栅极与第三吋钟输入口 CLR相连， 第 三晶体管 M3的源极与第九晶体管 M9的栅极相连， 作为反相器模块的输出节点 Q B ; 第九晶体管 M9漏极与信号存储节点 Q相连， 第九晶体管 M9的源极与第二电 源口 VSS相连。
[0046] 负压模块 14由第四晶体管 M4、 第五晶体管 M5、 第七晶体管 M7、 第八晶体管 M 8及第二存储电容 C2构成； 所述第四晶体管 M4的漏极及第二存储电容 C2的一端 均与反相器输出节点 QB连接， 所述第四晶体管 M4的源极与第五晶体管 M5的漏 极相连， 所述第四晶体管 M4的栅极与第五晶体管 M5栅极、 第七晶体管 M7栅极 均与信号采集口 Cin相连； 第五晶体管 M5的源极与第二电源口 VSS相连； 第七晶 体管 M7的漏极与第一电源口 VDD相连， 第七晶体管 M7的源极分别与第八晶体管 M8的漏极及第二存储电容 C2的另一端相连； 第八晶体管 M8的栅极与第二吋钟输 入口 OUT_EN相连， 第八晶体管 M8的源极与第二电源口 VSS相连。
[0047] 内部输出模块 15由第十晶体管 M10及第十一晶体管 Mi l构成， 所述第十晶体管 M10的漏极与第一电源口 VDD相连， 所述第十晶体管 M10的栅极与采集信号存储 节点 Q相连， 第十晶体管 M10的源极与第十一晶体管 Mi l的漏极均与第一输出口 COUT相连； 第十一晶体管 Mi l的栅极与反相器输出节点 QB相连， 第十一晶体 管 Ml 1的源极与第二电源口 VSS相连。
[0048] 扫描输出模块 16由第十二晶体管 M12及第十三晶体管 M13构成， 所述第十二晶 体管 M12的漏极与第一电源口 VDD相连， 第十二晶体管 M12的栅极与采集信号存 储节点 Q相连， 第十二晶体管 M12的源极与第十三晶体管 M13的漏极均与第二输 出口 GOUT相连； 第十三晶体管 M13的栅极与反相器输出节点 QB相连， 第十三 晶体管 M13的源极与第二电源口 VDD相连。
[0049] 栅极驱动单元的所有晶体管均为 N型薄膜晶体管。 [0050] 如图 2所示， 一种行栅极扫描驱动器， 包括电源与吋序控制模块 20及行栅极驱 动阵列 30， 其中电源与吋序控制模块 20的输出信号为高电压 VD、 低电压 VS、 第 一吋钟 CK1、 第二吋钟 CK2、 第三吋钟 CK3、 触发吋钟 VI；
[0051] 所述行栅极驱动阵列 30由 N级串联的行栅极驱动组构成， 每个行栅极驱动组由 第一栅极驱动单元 31、 第二栅极驱动单元 32及第三栅极驱动单元 33构成， 所述 第一、 第二及第三栅极驱动单元的控制信号均包括第一吋钟输入口 IN_EN、 第二 吋钟输入口 OUT_EN、 第三吋钟输入口 CLR、 第一电源口 VDD、 第二电源口 VSS
、 信号采集口 Cin、 第一输出口 COUT及第二输出口 GOUT。
[0052] 所述第一、 第二及第三栅极驱动单元均为图 1所示的结构。
[0053] 图 3为所有行栅极驱动组内部连接图， 其具体连接方式为：
[0054] 第一级行栅极驱动组中的第一栅极驱动单元的信号采集口 Cin与电源与吋序控 制模块的触发吋钟 VI相连接；
[0055] 第 K级行栅极驱动组中第一栅极驱动单元的信号采集口 Cin与第 K-1级行栅极驱 动组中第三栅极驱动单元的第一输出口 COUT相连， 所述 K为大于等于 2的整数； [0056] 第二栅极驱动单元的信号采集口 Cin与第一栅极驱动单元的第一输出口 COUT相 连， 第三栅极驱动单元的信号采集口 Cin与第二栅极驱动单元的第一输出口 C0U
T相连；
[0057] 每一级行栅极驱动组的第一栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟 输入口 0UT_EN、 第三吋钟输入口 CLR分别与电源与吋序控制模块的第一吋钟 C
Kl、 第二吋钟 CK2、 第三吋钟 CK3相连；
[0058] 第二栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟输入口 0UT_EN及第三 吋钟输入口 CLR分别与电源与吋序控制模块的第二吋钟 CK2、 第三吋钟 CK3、 第 一吋钟 CK1相连；
[0059] 第三栅极驱动单元的第一吋钟输入口 IN _EN、 第二吋钟输入口 0UT_EN及第三 吋钟输入口 CLR分别与电源与吋序控制模块的第三吋钟 CK3、 第一吋钟 CK1、 第 二吋钟 CK2相连。 、
[0060] 第一栅极驱动单元的第二输出口 GOUT为引线 G0UT1 ; 第二栅极驱动单元的 第二输出口 GOUT为引线 G0UT2; 第三栅极驱动单元的第二输出口 GOUT为引线 GOUT3。
[0061] 所述第一至第三吋钟信号的高电平与高电压 VD相等， 所述第一至第三吋钟信 号的低电平与低电压 VS相等。
[0062] 如图 4所示， 一种栅极驱动单元的驱动方法， 第一吋钟输入口 IN_EN、 第二吋 钟输入口 OUT_EN以及第三吋钟输入口 CLR所输入的吋钟脉冲宽度相同， 占空比 为 33.3%， 且电平脉冲从第一吋钟输入口 IN_EN依次向第二吋钟输入口 OUT_EN
、 第三吋钟输入口 CLR移位流动的流水线吋序。
[0063] 包括信号采集存储阶段、 信号输出阶段及重置阶段；
[0064] 信号采集存储阶段： 第一吋钟口 IN_EN输入高电压， 将第一晶体管 Ml、 第二 晶体管 M2打幵， 信号采集口 Cin输入高电平信号， 并输入到采集信号存储点 Q、 第六晶体管 M6的栅极及第一存储电容 C1中， 第十晶体管 M10、 第十二晶体管 Ml 2被打幵， 同吋输入高电平信号将第四晶体管 M4、 第五晶体管 M5打幵， 反向输 出节点 QB被拉低至低电压状态， 第九晶体管 M9、 第十一晶体管 Mi l及第十三晶 体管 M13被关断， 第一输出口 COUT、 第二输出口 GOUT输出正电压， 但低于输 入高电平 VD。 此外， 第七晶体管 M7也被打幵， 电流从第一电源口 VDD流入， 通过第七晶体管 M7、 第二存储电容 C2、 第四晶体管 M4、 第五晶体管 M5后经第 二电源口 VSS流出形成回路， 第二存储电容 C2被充电， 此吋节点 N为高电平， 输 出节点 QB为低电平； 第二吋钟口 OUT_EN及第三吋钟口 CLR均输入低电压。 随 后， 第一吋钟信号 IN_EN变为低电压， 将第一晶体管 Ml、 第二晶体管 M2关断， 信号采集口 Cin输入低电压关断第四晶体管 M4和、 第五晶体管 M5和第七晶体管 M7， 信号采集完成。 此阶段持续 1/3吋钟周期吋间；
[0065] 信号输出阶段： 第二吋钟口 OUT_EN输入高电压， 由于第一电容 C1的自举作用 ， 信号存储节点 Q的电平跳变至约为两倍 VD的高电平， 第十晶体管 M10及第十 二晶体管 M12被充分打幵， 第一输出口 COUT、 第二输出口 GOUT输出电平约为 VD的驱动信号； 同吋， 第八晶体管 M8被打幵， 此吋节点 N的电位和第九晶体管 M9、 第十一晶体管 Mi l和第十三晶体管 M13源极电位为低电平 VS; 同吋第三吋 钟输入口 CLR及信号采集口 Cin输入低电平信号， 第三至第五晶体管关闭， 反向 输出点 QB相对于任一电源口均处于浮动状态， 而由于第二存储电容 C2存储效应 ， 第九晶体管 M9、 第十一晶体管 Mi l及第十三晶体管 M13的栅-源极电压差为负 ， 上述晶体管被彻底关闭， 避免干扰输出信号。 此阶段持续 1/3吋钟周期吋间；
[0066] 重置阶段： 第三吋钟口 CLR输入高电平信号， 第三晶体管 M3被打幵， 反向输 出节点 QB变为高电平， 第九晶体管 M9、 第十一晶体管 Mi l及第十三晶体管 M13 被打幵， 采集信号存储点 Q变为低电平， 第十晶体管 M10、 第十二晶体管 M12被 关断， 第一输出口 COUT及第二输出口 GOUT均输出低电压， 电路重置完毕。 此 阶段持续 1/3吋钟周期吋间。
[0067] 如图 5所述， 一种行栅极扫描驱动器的驱动方法， 其特征在于， 第一吋钟 CK1 、 第二吋钟 CK2、 第三吋钟 CK3的脉冲宽度和周期相同， 占空比为 33.3%， 且为 电平脉冲从第一吋钟 CK1， 向第二吋钟 CK2、 第三吋钟 CK3循环移位的流水线吋 序；
[0068] 当触发吋钟 VI产生与第一吋钟 CK1相同的电平脉冲吋， 行栅极扫描驱动器进入 初始化阶段， 1/3吋钟周期 T后， 第一级栅极驱动单元产生栅极驱动信号， 随后各 级栅极驱动单元由吋钟驱动逐级产生栅极驱动信号。 特别的， 当最后一级栅极 驱动单元产生栅极驱动信号的同吋， 触发吋钟 VI也产生与该栅极驱动信号相同 的电平脉冲， 行栅极扫描驱动器进入重复阶段， 1/3吋钟周期 T后， 第一级栅极驱 动单元第二次产生栅极驱动信号， 此吋， 一个完整的行栅极扫描驱动过程结束
[0069] 通过负压模块， 栅极驱动单元仅需要单负电源便能正常工作， 简化电路结构、 缩小电路面积的同吋， 还能降低吋钟跳变摆幅、 降低电路功耗， 此外输出模块 采用直流驱动方式， 能够降低动态功耗， 提高响应速度。 多级栅极驱动单元串 联后并与对应的电源及吋序控制模块相连接便构成了行栅极扫描驱动器， 驱动 器仅需 3个驱动吋钟便能实现栅驱动信号的移位输出， 且所有吋钟均为占空比 33. 3%的流水线式驱动吋序， 吋序简单独立， 避免出现竞争冒险、 提升电路稳定性 。 同吋， 对行栅极充电和放电过程都充分利用了电路内部自举后的高电压驱动 大尺寸 TFT， 提高反应速度， 有利于高频显示。
[0070] 上述实施例为本发明较佳的实施方式， 但本发明的实施方式并不受所述实施例 的限制， 其他的任何未背离本发明的精神实质与原理下所作的改变、 修饰、 替 代、 组合、 简化， 均应为等效的置换方式， 都包含在本发明的保护范围之内。

Claims

权利要求书
[权利要求 1] 一种栅极驱动单元， 其特征在于， 由信号采集模块、 升压模块、 反相 器模块、 负压模块、 内部输出模块及扫描输出模块构成， 所述栅极驱 动单元的控制信号包括第一吋钟输入口 IN_EN、 第二吋钟输入口 OUT _EN、 第三吋钟输入口 CLR、 第一电源口 VDD、 第二电源口 VSS、 信 号采集口 Cin、 第一输出口 COUT及第二输出口 GOUT;
所述信号采集模块由第一及第二晶体管构成， 第一晶体管的漏极与信 号采集口 Cin相连， 其源极与第二晶体管的漏极相连， 其栅极分别与 第二晶体管的栅极及第一吋钟输入口 IN_EN相连； 所述升压模块由第六晶体管及第一存储电容构成， 第六晶体管的栅极 与第一存储电容的另一端及第二晶体管的源极相连， 作为信号存储节 点 Q， 第六晶体管的漏极与第二吋钟输入口 0UT_EN相连， 第六晶体 管的源极与第一存储电容的一端连接；
所述反相器模块由第三晶体管及第九晶体管构成， 第三晶体管的漏极 与第一电源口 VDD相连， 第三晶体管的栅极与第三吋钟输入口 CLR 相连， 第三晶体管的源极与第九晶体管的栅极相连， 作为反相器模块 的输出节点 QB; 第九晶体管的漏极与信号存储节点 Q相连， 第九晶 体管的源极与第二电源口 VSS相连；
负压模块由第四晶体管、 第五晶体管、 第七晶体管、 第八晶体管及第 二存储电容构成； 所述第四晶体管的漏极及第二存储电容的一端均与 反相器输出节点 QB连接， 所述第四晶体管的源极与第五晶体管的漏 极相连， 所述第四晶体管的栅极与第五晶体管的栅极、 第七晶体管的 栅极均与信号采集口 Cin相连； 第五晶体管的源极与第二电源口 VSS 相连； 第七晶体管的漏极与第一电源口 VDD相连， 第七晶体管的源 极分别与第八晶体管的漏极及第二存储电容的另一端相连； 第八晶体 管的栅极与第二吋钟输入口 OUT_EN相连， 第八晶体管的源极与第二 电源口 VSS相连；
内部输出模块由第十晶体管及第十一晶体管构成， 所述第十晶体管的 漏极与第一电源口 VDD相连， 所述第十晶体管的栅极与信号存储节 点 Q相连， 第十晶体管的源极与第十一晶体管的漏极均与第一输出口 COUT相连； 第十一晶体管的栅极与反相器输出节点 QB相连， 第十 一晶体管的源极与第二电源口 VSS相连；
扫描输出模块由第十二晶体管及第十三晶体管构成， 所述第十二晶体 管的漏极与第一电源口 VDD相连， 第十二晶体管的栅极与信号存储 节点 Q相连， 第十二晶体管的源极与第十三晶体管的漏极均与第二输 出口 GOUT相连； 第十三晶体管的栅极与输出节点 QB相连， 第十三 晶体管的源极与第二电源口 VDD相连。
[权利要求 2] 根据权利要求 1所述的栅极驱动单元， 其特征在于， 栅极驱动单元的 晶体管均为 N型薄膜晶体管。
[权利要求 3] 由权利要求 1-2任一项所述的栅极驱动单元构成的行栅极扫描驱动器
， 其特征在于， 包括电源与吋序控制模块及行栅极驱动阵列， 其中电 源与吋序控制模块的输出信号为高电压 VD、 低电压 VS、 第一吋钟 C Kl、 第二吋钟 CK2、 第三吋钟 CK3、 触发吋钟 VI； 所述行栅极驱动阵列由 N级串联的行栅极驱动组构成， 每个行栅极驱 动组由第一栅极驱动单元、 第二栅极驱动单元及第三栅极驱动单元构 成， 所述第一、 第二及第三栅极驱动单元的控制信号均包括第一吋钟 输入口 IN_EN、 第二吋钟输入口 OUT_EN、 第三吋钟输入口 CLR、 第 一电源口 VDD、 第二电源口 VSS、 信号采集口 Cin、 第一输出口 COU T及第二输出口 GOUT。
[权利要求 4] 根据权利要求 3所述的行栅极扫描驱动器， 其特征在于，
行栅极驱动阵列中， 第一级行栅极驱动组中的第一栅极驱动单元的信 号采集口 Cin与电源与吋序控制模块的触发吋钟 VI相连接； 第 K级行栅极驱动组中第一栅极驱动单元的信号采集口 Cin与第 K-1级 行栅极驱动组中第三栅极驱动单元的第一输出口 COUT相连， 第二栅 极驱动单元的信号采集口 Cin与第一栅极驱动单元的第一输出口 COU T相连， 第三栅极驱动单元的信号采集口 Cin与第二栅极驱动单元的第 一输出口 COUT相连；
每一级行栅极驱动组的第一栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟输入口 0UT_EN、 第三吋钟输入口 CLR分别与电源与吋序控 制模块的第一吋钟 CK1、 第二吋钟 CK2、 第三吋钟 CK3相连； 第二栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟输入口 0UT_E N及第三吋钟输入口 CLR分别与电源与吋序控制模块的第二吋钟 CK2 、 第三吋钟 CK3、 第一吋钟 CK1相连；
第三栅极驱动单元的第一吋钟输入口 IN_EN、 第二吋钟输入口 0UT_E N及第三吋钟输入口 CLR分别与电源与吋序控制模块的第三吋钟 CK3 、 第一吋钟 CK1、 第二吋钟 CK2相连。
[权利要求 5] 根据权利要求 3所述的行栅极扫描驱动器， 其特征在于， 所述第一到 第三吋钟信号的高电平与高电压 VD相等， 所诉第一道第三吋钟信号 的低电平与低电压 VS相等。
[权利要求 6] 根据权利要求 1-2任一项所述栅极驱动单元的驱动方法， 其特征在于
， 第一吋钟输入口 IN_EN、 第二吋钟输入口 0UT_EN以及第三吋钟输 入口 CLR所输入的吋钟脉冲宽度相同， 占空比为 33.3%， 且电平脉冲 从第一吋钟输入口 IN_EN依次向第二吋钟输入口 0UT_EN、 第三吋钟 输入口 CLR移位流动的流水线吋序；
驱动方法具体包括信号采集存储阶段、 信号输出阶段及重置阶段； 信号采集存储阶段： 第一吋钟口 IN_EN输入高电压， 将第一晶体管、 第二晶体管打幵， 信号采集口 Cin输入高电平信号， 并输入到采集信 号存储点0、 第六晶体管的栅极及第一存储电容中， 第十晶体管、 第 十二晶体管被打幵， 同吋输入高电平信号将第四晶体管、 第五晶体管 打幵， 反向输出节点 QB被拉低至低电压状态， 第九晶体管、 第十一 晶体管及第十三晶体管被关断， 第一输出口 COUT、 第二输出口 GOU T输出正电压， 但低于输入高电平 VD， 此外， 第七晶体管也被打幵， 电流从第一电源口 VDD流入， 通过第七晶体管、 第二存储电容、 第 四晶体管、 第五晶体管后经第二电源口 VSS流出形成回路， 第二存储 电容被充电， 此吋节点 N为高电平， 输出节点 QB为低电平； 第二吋 钟口 OUT_EN及第三吋钟口 CLR均输入低电压， 随后， 第一吋钟信号 IN_EN变为低电压， 将第一晶体管、 第二晶体管关断， 信号采集口 Ci η输入低电压关断第四晶体管和、 第五晶体管和第七晶体管， 信号采 集完成， 此阶段持续 1/3吋钟周期吋间；
信号输出阶段： 第二吋钟口 OUT_EN输入高电压， 由于第一电容的自 举作用， 信号存储节点 Q的电平跳变至约为两倍 VD的高电平， 第十 晶体管及第十二晶体管被充分打幵， 第一输出口 COUT、 第二输出口 GOUT输出电平约为 VD的驱动信号； 同吋， 第八晶体管被打幵， 此 吋节点 N的电位和第九晶体管、 第十一晶体管和第十三晶体管源极电 位为低电平 VS; 同吋第三吋钟输入口 CLR及信号采集口 Cin输入低电 平信号， 第三至第五晶体管关闭， 反向输出点 QB相对于任一电源口 均处于浮动状态， 而由于第二存储电容存储效应， 第九晶体管、 第十 一晶体管及第十三晶体管的栅-源极电压差为负， 上述晶体管被彻底 关闭， 避免干扰输出信号， 此阶段持续 1/3吋钟周期吋间；
重置阶段： 第三吋钟口 CLR输入高电平信号， 第三晶体管被打幵， 反 向输出节点 QB变为高电平， 第九晶体管、 第十一晶体管及第十三晶 体管被打幵， 采集信号存储点 Q变为低电平， 第十晶体管、 第十二晶 体管被关断， 第一输出口 COUT及第二输出口 GOUT均输出低电压， 电路重置完毕， 此阶段持续 1/3吋钟周期吋间。
[权利要求 7] 根据权利要求 3-5任一项所述行栅极扫描驱动器的驱动方法， 其特征 在于， 第一吋钟 CK1、 第二吋钟 CK2、 第三吋钟 CK3的脉冲宽度和周 期相同， 占空比为 33.3%， 且为电平脉冲从第一吋钟 CK1， 依次向第 二吋钟 CK2、 第三吋钟 CK3循环移位的流水线吋序； 当触发吋钟 VI产生与第一吋钟 CK1相同的电平脉冲吋， 行栅极扫描驱 动器进入初始化阶段， 1/3吋钟周期 T后， 第一级栅极驱动单元产生栅 极驱动信号， 随后各级栅极驱动单元由吋钟驱动逐级产生栅极驱动信 号， 当最后一级栅极驱动单元产生栅极驱动信号的同吋， 触发吋钟 VI 也产生与该栅极驱动信号相同的电平脉冲， 行栅极扫描驱动器进入重 复阶段， 1/3吋钟周期 T后， 第一级栅极驱动单元第二次产生栅极驱动 信号， 行栅极扫描驱动过程结束。
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