WO2017167792A1 - Verfahren zur herstellung einer vielzahl von halbleiterchips, solcher halbleiterchip und modul mit einem solchen halbleiterchip - Google Patents

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Konrad Wagner
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Osram Opto Semiconductors GmbH
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Definitions

  • Destination can be mounted and are characterized by a particularly good heat dissipation during operation.
  • Another object to be solved is to provide a module with a plurality of semiconductor chips, which is particularly compact.
  • a method for producing a multiplicity of semiconductor chips is specified.
  • the semiconductor chips are in particular optoelectronic semiconductor chips.
  • the semiconductor chips can be used in operation for example for
  • Detection or to be provided for the emission of electromagnetic radiation may be at the
  • the method comprises a step in which an arrangement comprising a carrier and a semiconductor body is provided.
  • the arrangement may be, for example, a wafer in which the semiconductor body is epitaxially deposited on the carrier.
  • the carrier is then
  • a substrate wafer which may be formed with materials such as silicon, SiC or sapphire or consists of at least one of these materials.
  • the carrier is a sapphire growth substrate on which the semiconductor layers of the semiconductor body are epitaxially deposited.
  • the arrangement is formed by connecting the semiconductor body to the carrier.
  • connection can be produced by soldering or "direct bonding."
  • the support is not the growth substrate used to make the semiconductor body, for example, with materials such as silicon, SiC, sapphire , Glass, ceramics or consist of one of these materials.
  • the carrier and the semiconductor body are preferably arranged one above the other in a type of layer structure, the semiconductor body in particular in the direction of a
  • the support may in particular be a substrate or an auxiliary substrate, to which the
  • Arrangement consisting of carrier and semiconductor body can then for producing a module, for example on a
  • connection material arranged or connected.
  • the method comprises a step in which a multiplicity of recesses are formed in the arrangement, wherein a portion of the carrier is removed in the region of a recess.
  • Recesses can be made by chemical methods such as
  • Etching mechanical processes such as drilling or physical processes such as evaporation, for example by means of
  • Laser radiation or be generated by combinations of such methods.
  • a plurality of similar recesses is produced in the arrangement, which have the same geometric dimensions within the manufacturing tolerance.
  • the recesses are, for example, on a major surface of the arrangement at the grid points of
  • the recesses may be formed as trenches extending along a major part or the entire major surface of the assembly from which they originate
  • the method comprises a step in which at least partial filling of the recesses takes place with an electrically conductive contact material. That is, a majority, for example, at least 50% of the plurality of recesses, is at least partially associated with the electrically conductive
  • the recesses are at least partially with the
  • the contact material may fill the recesses completely or in part. It is possible, for example, that the recesses next to the electrically conductive
  • the electrically conductive contact material is in particular a material comprising at least one metal, several metals or a metal alloy.
  • the electrically conductive contact material can, for example, with application methods such as sputtering, chemical
  • the method comprises a step in which separating the
  • cylindrical or cuboid For example, cylindrical or cuboid
  • Semiconductor chips are generated, each comprising a part of the carrier and a part of the semiconductor body.
  • the separation takes place in places by the electrically conductive
  • Recess is present in a semiconductor chip and another part of the contact material of a recess in another, adjacent semiconductor chip is present.
  • the recesses are formed as trenches, for example, along the entire recesses
  • Dividing lines run along the recesses.
  • the recesses at the grid points of a regular grid for example in the form of holes with
  • each dividing line passes through a plurality of recesses.
  • the method comprises the following steps:
  • each of the contact points locally forms a side surface of the semiconductor chip, and each of the contact points extends in places on a bottom surface of the semiconductor chip.
  • Dividing lines in the plurality of semiconductor chips are separated by the contact material. This creates Side surfaces of the generated semiconductor chip, which are formed at least in places by the contact material. The exposed on the side surfaces contact material then forms a contact point, so that a side surface of the
  • the side surfaces are those surfaces that the bottom surface and a top surface of the semiconductor chip
  • the bottom surface and the top surface are transverse or perpendicular to one another
  • the side surface could then be parallel or substantially parallel to, for example
  • the recesses are formed, for example, as trenches in the arrangement, it is possible that a
  • subsequent upper part of the side surface is or is formed by material of the carrier and / or the semiconductor body.
  • material of the carrier and / or the semiconductor body For example, the part of the contact material which is exposed at the opening of the recess forms in
  • each contact point then extends in places on a side surface of the semiconductor chip and on the
  • Contact point can in this way be part of at least one Side surface and part of the bottom surface of the
  • the recesses are produced when the plurality of recesses are formed from the side of the semiconductor body facing away from the carrier. In this embodiment, the recesses then extend in a direction perpendicular to the
  • Semiconductor body and penetrate from there into the material of the carrier.
  • the manufactured semiconductor layers can act. Further, in this embodiment, the active area of the
  • the recesses are formed when the plurality of recesses are formed generated from the semiconductor body side facing away from the carrier forth and the recesses extend into the
  • This embodiment has the advantage that the recesses do not extend into the semiconductor body
  • Semiconductor body extend completely through the carrier, which can complicate the production of the vias, as an adjustment effort is greater than for
  • a multiplicity of plated-through holes are produced, which extend in places through the semiconductor body, and the plated-through holes are electrically conductively connected to the electrically conductive contact material.
  • Through-holes serve, for example, for contacting doped layers of the semiconductor body.
  • Through-contacts can then be operated, for example, an active layer arranged between the doped layers of the semiconductor body.
  • the vias make it possible to contact the semiconductor chip from a single side, for example, from its bottom surface. It is possible that the plated-through holes extend only in the semiconductor body. In this case, the recesses are produced on the side of the assembly which faces away from the carrier. Furthermore, it is possible that the Vias extend completely through the carrier. In this case, the recesses are produced on the side of the carrier facing away from the semiconductor body and do not extend into the semiconductor body.
  • Semiconductor chip can be produced by a method described here. That is, all features disclosed for the method are also for the semiconductor chip
  • the semiconductor chip comprises a carrier and a semiconductor body, a first contact point and a second contact point, which are used for electrical contacting of the semiconductor chip
  • each contact point locally forms a side surface of the semiconductor chip and each contact point in places on a bottom surface of the semiconductor chip
  • the semiconductor chip is based inter alia on the following considerations. It is possible to form radiation-emitting semiconductor chips in a so-called flip-chip design, in which the semiconductor chips can be contacted from a single side of the semiconductor chip.
  • the light extraction for radiation-emitting semiconductor chips takes place through the carrier, for which purpose it must be transparent.
  • the emission of electromagnetic radiation takes place directly at the top of the semiconductor chip and the electromagnetic radiation does not need the carrier
  • the chip can be particularly easily mounted at the destination, without further wiring technologies such as wire bonding or metallized tracks are necessary.
  • the contact points on the mounting side of the semiconductor chip must have the largest possible area.
  • the distance between the contact points can not be reduced arbitrarily, since otherwise threatening short circuits or mounting on standardized circuit boards is not possible. It is therefore not possible to provide single-sided contacted semiconductor chips having side surfaces of a lateral extent of less than 300 ym.
  • the semiconductor chip can be formed. In this way, the contact area of the semiconductor chip can be increased without the distance between the
  • edge lengths of less than 250 ym.
  • the contact points Due to the fact that the contact points locally form a side surface of the semiconductor chip and not only extend to the bottom surface of the semiconductor chip, the contact points have an enlarged
  • the first contact point and the second contact point on its outer surface facing away from the carrier in the region of the side surface of the semiconductor chip, which form the contact points in places, traces of a separation process.
  • the contact points as described in connection with the method, for example, be generated by the separation by the electrically conductive material in the recesses.
  • this separation which can be done for example via sawing, cutting or laser cutting, are at the contact points in the area of the side surfaces of
  • These tracks may be, for example, grooves, roughening or the like.
  • the traces of the separation process may increase the area of the pads on the side surfaces of the chip at least at the microscopic level, for example, improving the adhesion of a lead material, such as a solder or an electrically conductive adhesive, to the pads in that region. This may, for example, to an improved wetting of the lead material, such as a solder or an electrically conductive adhesive, to the pads in that region. This may, for example, to an improved wetting of the
  • the first contact point and the second one close
  • Semiconductor chips can be formed by the same separation process, with which also the carrier and the
  • the metallic contact points on the side surfaces of the semiconductor body are not on the carrier and / or the
  • the lateral dimensions of the semiconductor chip are not increased by the laterally arranged contact points, which in particular enables particularly compact semiconductor chips.
  • At least two plated-through holes which are themselves
  • Contact material are connected. That is to say, in the case of a semiconductor chip electrically contacted via the contact points, a current injection first takes place via the contact points to the plated-through holes and from there, for example, to an active layer of the semiconductor chip.
  • the plated-through holes extend completely through the carrier, in which case the bottom surface of the semiconductor chip is arranged on the side of the carrier facing away from the semiconductor body.
  • the module can in particular a semiconductor chip described here
  • the module comprises a semiconductor chip described here as well as a connection carrier, the first connection points and the second connection
  • connection material which in places between the
  • connection material has a mechanical and electrically conductive connection between the contact points of the semiconductor chip and the connection carrier.
  • connection material is, for example, a
  • connection material with the contact points is located on an underside of the contact points facing the connection carrier and on the side surfaces which form the contact points
  • connection material which may be, for example, a solder material or an electrically conductive adhesive, wets the contact points both at its the connection carrier
  • the module comprises a sheath which places the semiconductor chip in places on its side surfaces, the connection material on its side facing away from the semiconductor chip and the connection carrier
  • the sheath may be, for example, a plastic material such as a silicone or an epoxy resin.
  • the cladding may be radiation absorbing, radiation scattering, or radiation reflective
  • Additives for example particles, which impart the casing with desired mechanical and optical properties.
  • the envelope may be formed, for example, colored, black or white reflective.
  • the envelope may terminate flush with its upper side facing away from the connection carrier with the upper side of the semiconductor chip facing away from the connection carrier or laterally thereof overtop.
  • the top of the semiconductor chip facing away from the connection carrier is preferably free of the envelope.
  • the cladding laterally surrounds not only the chip but also the terminal material, the cladding also provides one in addition to its optical properties and its protective properties for the semiconductor chip
  • the enclosure can therefore also the
  • the module comprises a plurality of semiconductor chips, wherein the
  • Connection carrier at least two Verschaltungse
  • connection points of the connection carrier are electrically isolated from the connection points of the connection carrier. At least two of the
  • Connection elements must be connected in series. Furthermore, the interconnection elements in another level of
  • Connection carrier may be arranged as the connection points.
  • the connection carrier may in particular be a multilayer connection carrier, in which interconnection elements are arranged in a different plane than the connection points of the connection carrier.
  • the connection points can, for example, via
  • connection elements which are arranged in a position or plane of the Connection carrier are arranged below the position or level of the connection points.
  • Connection points and the interconnection element is then at least one insulation layer, which with a
  • electrically insulating material is formed.
  • the levels can be parallel or as part of the
  • modules with a large number of semiconductor chips can be realized in a particularly compact manner, in which the semiconductor chips can be controlled in the sense of a passive matrix display. Due to the fact that the semiconductor chips described here can be made particularly small, particularly compact modules can be realized with these semiconductor chips.
  • Figures 1A to 1H show process steps of a first embodiment of a method described herein in schematic sectional views.
  • the figure IG shows a schematic sectional view of an embodiment of a semiconductor chip described here.
  • an arrangement 12 comprising a carrier 1 and a semiconductor body 2 is provided.
  • the semiconductor body 2 is epitaxially grown on the carrier 1, for example.
  • the carrier 1 is then, for example, a sapphire substrate which is transparent in the spectral range of visible light.
  • Semiconductor body 2 may include, for example, an active layer 21.
  • the active layer 21 is in operation of the
  • the semiconductor body 2 may be a first doped layer 22, which is, for example, n-doped, and a second doped layer 23, which may be p-doped, for example is, include.
  • the semiconductor body 2 may be based on, for example, a III-V compound semiconductor material.
  • the provision of the arrangement 12 shown in connection with FIG. 1A can be achieved by epitaxially depositing the structure
  • Semiconductor body carried on the carrier.
  • doped layer 23 are produced in the semiconductor body 2.
  • To generate the vias 24, 25 can be
  • openings are produced in the semiconductor body 2, which in places with an electrically insulating passivation material and an electrically conductive
  • Figure IC are in the region of dividing lines 11, along which later
  • Dicing is done in individual semiconductor chips, recesses 4 generated by material removal.
  • the present case the
  • Trenches can extend.
  • the recesses 4 can then be along straight lines over the entire main surface of the
  • Arrangement 12 extend where they are generated.
  • the recesses for example, at the intersections of the dividing lines 11 and thus at the grid points of a
  • the recesses can be formed with a particularly large diameter, without, for example, that too much material of the semiconductor body must be removed per semiconductor chip. After separating each one becomes
  • Diameter is not lost too much chip area. Passivation and metallization of the recesses is particularly easy with large recesses.
  • the recesses therefore each extend over the entire length of a side surface; in the case of FIG. 1E, the recesses are formed only at the corners of the semiconductor chips to be produced.
  • Passivation 5 generated on the inner surfaces of the recess, which extends to the carrier 1 remote from the surface of the semiconductor body 2 to the plated-through holes 24, 25.
  • the passivation can be formed, for example, with an electrically insulating material such as silicon dioxide or silicon nitride.
  • the passivation will be in advance Area of the plated-through holes 24, 25 is open or there has an opening, so that an electrically conductive
  • Pads 61, 62 places a side surface 10c of the semiconductor chip is formed. Another area of
  • Side surface 10 c of the semiconductor chip 10 is formed, for example, by a part of the carrier 1. In this way, the contact points 61, 62 extend along
  • each of the recesses extends
  • Dividing lines 11 formed so in particular the corners of the semiconductor chip 10 in places by the contact points 61, 62 are formed. As can be seen in FIG. 1H, the distance B between the contact points 61, 62 may be as described herein
  • Semiconductor chip are chosen to be particularly large without the total contact area AI + A2 of the contact points is reduced. This is achieved by being part of the
  • outside surface of the contact surface is arranged on the side surface of the chip and therefore on the bottom surface 10b of the chip, a region of larger area for the formation of the distance between the contact points is available, without the cooling of the semiconductor chip or the adhesion of the contact points is deteriorated on a connection material ,
  • FIG. 2G shows a second embodiment of a described here
  • Semiconductor body 2 is provided. Again, can be any type of semiconductor material.
  • the semiconductor body 2 may be epitaxially deposited on the carrier 1.
  • Material removal are generated in the carrier and not in this embodiment in the semiconductor body. 2
  • the recesses 4 can extend as trenches along the parting lines 11 or are formed at intersections of the parting lines 11, for example with a round cross section. Due to the formation of the recesses 4 at the intersections of the dividing lines 11, the recesses with a particularly large
  • each recess with the contact material 6 therein is used to a quarter of each chip, so that per chip even with a large diameter recess is not lost too much chip area. Also a passivation and
  • Metallization of the recesses is particularly easy with large recesses.
  • the carrier is formed with an electrically insulating material, such as sapphire
  • a passivation 5 may be omitted in the next method step. This is shown in connection with Figure 2F, after which the recesses 4 with the electrically conductive
  • the distance between the contact points 61, 62 are particularly large, without the
  • Total area AI plus A2 of the contact points 61, 62 must be reduced.
  • Recesses 4 formed such that they extend through the entire assembly 12 of the carrier 1 and the semiconductor body 2. As a result, the contact points 61, 62 extend from the carrier 1 to the semiconductor body 2 along the entire side surface 10 c of the semiconductor chip 10
  • the passivation 5 is arranged.
  • the plated-through holes 24, 25 are formed only in the semiconductor body 2.
  • the module comprises the semiconductor chip 10, as explained in greater detail in connection with FIGS. 1H, 2G or 3, for example. Furthermore, the module 100 comprises a connection carrier 7, which has a Insulation layer 74 made of an electrically insulating
  • connection material 8 is arranged, which may be, for example, a solder material. As can be seen from FIG. 4, the connection material 8 wets the contact points 61, 62 both in the
  • Connection carrier 7 realized.
  • the module comprises a sheath 9.
  • the sheath 9 encloses the semiconductor chip 10 at its
  • the wrapping material 9 may be, for example, a silicone material filled with reflective titanium dioxide particles.
  • the envelope 9 is flush with the carrier 1 facing away from the outer surface of the
  • connection carrier 7 of FIG. 5 in conjunction with FIG.
  • the described module comprises insulating layers 74, 78, through which different circuit levels of the module are formed.
  • the insulating layer 74 separates the first and second terminals 71, 72 from the Interconnection elements 73a and 73b.
  • the insulating layer 78 separates the interconnection elements 73a, 73b from the
  • connection carrier 7 individual conductive elements of the connection carrier 7 are produced by plated-through holes 75a, b and 79a, b.
  • the multi-layer connection carrier can be, for example, ceramic insulation layers 74, 78
  • connection carrier 7 is a multilayer printed circuit board in which the
  • Insulating layers 74, 78 are formed by plastic materials.
  • red, green and blue light-emitting semiconductor chips can be connected to one another, whereby a particularly cost-effective and compact RGB light-emitting diode can be specified
  • Matrix interconnections of semiconductor chips can be realized. This is explained in greater detail for example in connection with FIGS. 6A and 6B.
  • FIG. 6A shows a module with a plurality of
  • FIG. 6B shows a schematic sectional representation.
  • a trained module may, for example, as part of a
  • semiconductor chips 10 can be connected via the
  • Connection points 72 of the connection carrier 7 is isolated.
  • the second connection locations 72 via the interconnection element 73a in the plane that pass through the insulation layer 74 from the first connection locations 71 and the second connection locations
  • This plane can via the junction 76 b, which through the via 79 b through the insulating layer 78 with the through
  • Connection points 71 of the semiconductor chips 10 are connected via a not shown Verschaltungselement 73a to the connection point 76a.
  • the semiconductor chips 10 of the module 100 can be controlled in this way in the sense of a passive matrix display.

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Abstract

Es werden ein Verfahren zur Herstellung einer Vielzahl von Halbleiterchips (10), ein solcher Halbleiterchip (10) und ein Modul (100) mit einem solchen Halbleiterchip angegeben. Das Verfahren umfasst dabei die folgenden Schritte: - Bereitstellen einer Anordnung (12) umfassend einen Träger (1) und einen Halbleiterkörper (2), - Ausbilden einer Vielzahl von Ausnehmungen (4) in der Anordnung (12), wobei im Bereich der Ausnehmungen (4) ein Teil des Trägers (1) entfernt wird, - zumindest teilweises Befüllen der Ausnehmungen (4) mit einem elektrisch leitenden Kontaktmaterial (6), und - Trennen der Anordnung (12) entlang einer Vielzahl von Trennlinien (11) in die Vielzahl von Halbleiterchips (10), wobei das Trennen stellenweise durch das elektrisch leitende Kontaktmaterial (6) erfolgt.

Description

VERFAHREN ZUR HERSTELLUNG EINER VIELZAHL VON HALBLEITERCHIPS, SOLCHER HALBLEITERCHIP UND MODUL MIT EINEM SOLCHEN HALBLEITERCHIP
Die Druckschrift US 2005/0087884 AI beschreibt einen Flip- Chip-Leuchtdiodenchip.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2016 205 308.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Eine zu lösende Aufgabe besteht darin, ein Verfahren
anzugeben, mit dem besonders kleine Halbleiterchips besonders kostengünstig hergestellt werden können. Eine weitere zu lösende Aufgabe besteht darin, besonders kompakte
Halbleiterchips anzugeben, die besonders stabil am
Bestimmungsort montiert werden können und sich durch eine besonders gute Entwärmung im Betrieb auszeichnen. Eine weitere zu lösende Aufgabe besteht darin, ein Modul mit einer Mehrzahl von Halbleiterchips anzugeben, das besonders kompakt ist.
Es wird ein Verfahren zur Herstellung einer Vielzahl von Halbleiterchips angegeben. Bei den Halbleiterchips handelt es sich insbesondere um optoelektronische Halbleiterchips. Die Halbleiterchips können im Betrieb beispielsweise zur
Detektion oder zur Emission von elektromagnetischer Strahlung vorgesehen sein. Insbesondere kann es sich bei den
Halbleiterchips um Leuchtdiodenchips handeln, die im Betrieb elektromagnetische Strahlung aus dem Spektralbereich von UV- Strahlung bis Infrarotstrahlung, insbesondere sichtbares Licht, emittieren. Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt, bei dem eine Anordnung, umfassend einen Träger und einen Halbleiterkörper, bereitgestellt wird. Bei der Anordnung kann es sich beispielsweise um einen Wafer handeln, bei dem der Halbleiterkörper epitaktisch auf den Träger abgeschieden ist. Bei dem Träger handelt es sich dann
beispielsweise um einen Substratwafer, der mit Materialien wie Silizium, SiC oder Saphir gebildet sein kann oder aus zumindest einem dieser Materialien besteht. Insbesondere ist es möglich, dass es sich bei dem Träger um ein Saphir- Aufwachssubstrat handelt, auf das die Halbleiterschichten des Halbleiterkörpers epitaktisch abgeschieden sind.
Alternativ ist es möglich, dass die Anordnung durch Verbinden des Halbleiterkörpers mit dem Träger gebildet wird.
Beispielsweise kann eine solche Verbindung durch Löten oder „direct bonding" hergestellt werden. Bei dem Träger handelt es sich in diesem Fall nicht um das Aufwachssubstrat , mit dessen Hilfe der Halbleiterkörper hergestellt ist. Der Träger kann dann beispielsweise mit Materialien wie Silizium, SiC, Saphir, Glas, Keramik gebildet sein oder aus einem dieser Materialien bestehen.
Der Träger und der Halbleiterkörper sind dabei vorzugsweise übereinander in einer Art Schichtstruktur angeordnet, wobei der Halbleiterkörper insbesondere in Richtung einer
Flächennormalen des Trägers über dem Träger angeordnet sein kann. Dabei kann es sich bei dem Träger insbesondere um ein Substrat oder ein Hilfssubstrat handeln, auf das der
Halbleiterkörper aufgewachsen oder transferiert wurde. Die
Anordnung bestehend aus Träger und Halbleiterkörper kann dann zur Herstellung eines Moduls beispielsweise auf einem
Anschlussmaterial angeordnet oder damit verbunden werden. Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt, bei dem eine Vielzahl von Ausnehmungen in der Anordnung ausgebildet wird, wobei im Bereich einer Ausnehmung ein Teil des Trägers entfernt wird.
Von einer Hauptfläche der Anordnung her erfolgt zur Bildung der Ausnehmungen also ein Materialabtrag, bei dem für jede Ausnehmung Material des Trägers entfernt wird. Die
Ausnehmungen können dabei durch chemische Verfahren wie
Ätzen, mechanische Verfahren wie Bohren oder physikalische Verfahren wie Verdampfen, zum Beispiel mittels
Laserstrahlung, oder durch Kombinationen solcher Verfahren erzeugt werden.
Im Rahmen der Herstellungstoleranz wird in der Anordnung eine Vielzahl gleichartiger Ausnehmungen erzeugt, die im Rahmen der Herstellungstoleranz gleiche geometrische Abmessungen aufweisen. Die Ausnehmungen werden beispielsweise an einer Hauptfläche der Anordnung an den Gitterpunkten eines
regelmäßigen Gitters angeordnet. Für die Ausnehmungen ist es insbesondere möglich, dass sie die Anordnung nicht
vollständig durchdringen. Das heißt, die Ausnehmungen
erstrecken sich dann bis zu einer vorgegebenen Eindringtiefe in die Anordnung hinein.
Ferner ist es möglich, dass die Ausnehmungen als Gräben ausgebildet werden, die sich entlang eines Großteils oder der gesamten Hauptfläche der Anordnung, von der her sie
ausgebildet werden, zum Beispiel entlang gerader Linien, erstrecken. Diese Ausnehmungen können beispielsweise in regelmäßigen Abständen voneinander angeordnet werden. Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Verfahren einen Schritt, bei dem ein zumindest teilweises Befüllen der Ausnehmungen mit einem elektrisch leitenden Kontaktmaterial erfolgt. Das heißt bevorzugt ein Großteil, zum Beispiel wenigstens 50 % der Vielzahl von Ausnehmungen, wird zumindest teilweise mit dem elektrisch leitenden
Kontaktmaterial befüllt. Insbesondere ist es möglich, dass alle der Vielzahl von Ausnehmungen zumindest teilweise mit dem Kontaktmaterial befüllt werden.
Die Ausnehmungen werden zumindest teilweise mit dem
elektrisch leitenden Kontaktmaterial befüllt, das heißt das Kontaktmaterial kann die Ausnehmungen vollständig oder zu einem Teil ausfüllen. Dabei ist es zum Beispiel möglich, dass die Ausnehmungen neben dem elektrisch leitenden
Kontaktmaterial mit einem anderen Material, zum Beispiel einem elektrisch isolierenden Passivierungsmaterial , befüllt werden, sodass die Ausnehmungen mit dem Passivierungsmaterial und dem elektrisch leitenden Kontaktmaterial befüllt sind. Bei dem elektrisch leitenden Kontaktmaterial handelt es sich insbesondere um ein Material, das zumindest ein Metall, mehrere Metalle oder eine Metalllegierung umfasst. Das elektrisch leitende Kontaktmaterial kann beispielsweise mit Auftragungsverfahren wie Sputtern, chemische
Dampfphasenabscheidung oder Aufdampfen, stromlos, galvanisch oder aus der Schmelze in die Ausnehmungen in der Anordnung eingebracht werden.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Verfahren einen Schritt, bei dem ein Trennen der
Anordnung entlang einer Vielzahl von Trennlinien in die
Vielzahl von Halbleiterchips erfolgt. Die Trennlinien
verlaufen dabei beispielsweise entlang der Hauptflächen der Anordnung. Das Trennen erfolgt dann zum Beispiel in einer Richtung senkrecht zu den Hauptflächen durch die Anordnung hindurch. Durch das Trennen der Anordnung können
beispielsweise zylinderförmige oder quaderförmige
Halbleiterchips erzeugt werden, die jeweils einen Teil des Trägers sowie einen Teil des Halbleiterkörpers umfassen.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt das Trennen stellenweise durch das elektrisch leitende
Kontaktmaterial. Das heißt, bei dem Trennen der Anordnung in einzelne Halbleiterchips wird auch das Kontaktmaterial durchtrennt, sodass ein Teil des Kontaktmaterials einer
Ausnehmung in einem Halbleiterchip vorhanden ist und ein anderer Teil des Kontaktmaterials einer Ausnehmung in einem anderen, benachbarten Halbleiterchip vorhanden ist.
Für den Fall, dass die Ausnehmungen als Gräben ausgebildet sind, die sich beispielsweise entlang der gesamten
Hauptfläche der Anordnung, von der her sie in die Anordnung eingebracht werden, erstrecken, ist es möglich, dass die
Trennlinien entlang der Ausnehmungen verlaufen. Für den Fall, dass die Ausnehmungen an den Gitterpunkten eines regelmäßigen Gitters, beispielsweise in der Form von Löchern mit
quadratischem oder rundem Querschnitt, in die Anordnung eingebracht sind, ist es möglich, dass jede Trennlinie durch eine Vielzahl von Ausnehmungen verläuft.
Gemäß zumindest einer Ausführungsform des Verfahrens zur Herstellung einer Vielzahl von Halbleiterchips umfasst das Verfahren die folgenden Schritte:
- Bereitstellen einer Anordnung umfassend einen Träger und einen Halbleiterkörper, - Ausbilden einer Vielzahl von Ausnehmungen in der Anordnung, wobei im Bereich der Ausnehmungen ein Teil des Trägers entfernt wird,
- zumindest teilweises Befüllen der Ausnehmungen mit einem elektrisch leitenden Kontaktmaterial, und
- Trennen der Anordnung entlang einer Vielzahl von
Trennlinien in die Vielzahl von Halbleiterchips, wobei
- das Trennen stellenweise durch das elektrisch leitende Kontaktmaterial erfolgt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird an zumindest einem, insbesondere jedem, der Vielzahl von
Halbleiterchips eine erste Kontaktstelle und eine zweite Kontaktstelle erzeugt, die jeweils das elektrisch leitende Kontaktmaterial umfassen. Das heißt, das elektrisch leitende Kontaktmaterial in den Ausnehmungen bildet im fertigen
Halbleiterchip jeweils eine Kontaktstelle des Halbleiterchips aus. Dazu kann auf das Kontaktmaterial weiteres elektrisch isolierendes oder elektrisch leitendes Material aufgebracht werden oder das Kontaktmaterial bildet nach dem Trennen der
Anordnung in die Halbleiterchips an seiner dem Halbleiterchip abgewandten Außenfläche jeweils eine Kontaktstelle aus. Über die Kontaktstellen wird im Betrieb des Halbleiterchips der zum Betrieb des Halbleiterchips notwendige Strom in den
Halbleiterchip eingeprägt.
Gemäß zumindest einer Ausführungsform des Verfahrens bildet jede der Kontaktstellen stellenweise eine Seitenfläche des Halbleiterchips aus und jede der Kontaktstellen erstreckt sich stellenweise an einer Bodenfläche des Halbleiterchips. Beim Trennen der Anordnung entlang der Vielzahl von
Trennlinien in die Vielzahl von Halbleiterchips wird durch das Kontaktmaterial hindurch getrennt. Dadurch entstehen Seitenflächen des erzeugten Halbleiterchips, die zumindest stellenweise durch das Kontaktmaterial gebildet sind. Das an den Seitenflächen freiliegende Kontaktmaterial bildet dann eine Kontaktstelle, sodass eine Seitenfläche des
Halbleiterchips stellenweise durch die Kontaktstelle gebildet ist. Die Seitenflächen sind dabei diejenigen Flächen, die die Bodenfläche und eine Deckfläche des Halbleiterchips
miteinander verbinden. Zum Beispiel verlaufen die Bodenfläche und die Deckfläche quer oder senkrecht zu einer
Wachstumsrichtung mit der epitaktische Schichten des
Halbleiterchips gewachsen sind. Die Seitenfläche könnte dann zum Beispiel parallel oder im Wesentlichen parallel zur
Wachstumsrichtung verlaufen. Werden die Ausnehmungen beispielsweise als Gräben in der Anordnung ausgebildet, so ist es möglich, dass eine
Seitenfläche des Halbleiterchips entlang ihrer gesamten Länge durch die Kontaktstelle gebildet ist, wobei je nach
Eindringtiefe der Ausnehmung in die Anordnung ein unterer, einer Bodenfläche des Halbleiterchips zugewandter Teil der Seitenfläche durch die Kontaktstelle und ein sich
anschließender oberer Teil der Seitenfläche durch Material des Trägers und/oder des Halbleiterkörpers gebildet ist oder wird. Beispielsweise der Teil des Kontaktmaterials, der an der Öffnung der Ausnehmung frei liegt, bildet im
fertiggestellten Halbleiterchip dann den Teil der
Kontaktstelle, der sich stellenweise an der Bodenfläche des Halbleiterchips erstreckt. Insgesamt erstreckt sich jede Kontaktstelle dann stellenweise an einer Seitenfläche des Halbleiterchips und an der
Bodenfläche des Halbleiterchips. Ein und dieselbe
Kontaktstelle kann auf diese Weise einen Teil zumindest einer Seitenfläche und einen Teil der Bodenfläche des
Halbleiterchips bilden. Ferner ist es möglich, dass ein und dieselbe Kontaktstelle jeweils einen Teil von zwei oder drei Seitenflächen sowie einen Teil der Bodenfläche des
Halbleiterchips bildet.
Gemäß zumindest einer Ausführungsform des Verfahrens werden die Ausnehmungen beim Ausbilden der Vielzahl von Ausnehmungen von der dem Träger abgewandten Seite des Halbleiterkörpers her erzeugt. In diese Ausführungsform erstrecken sich die Ausnehmungen dann in einer Richtung senkrecht zu den
Hauptflächen der Anordnung vollständig durch den
Halbleiterkörper und dringen von dort in das Material des Trägers ein.
Eine solche Ausführungsform hat den Vorteil, dass eine
Kontaktierung des Halbleiterchips über die Kontaktstellen vereinfacht ermöglicht ist, da sich Durchkontaktierungen zur Kontaktierung von beispielsweise einer aktiven Schicht des Halbleiterkörpers nicht durch den Träger, sondern lediglich durch den in der Regel wesentlich dünneren Halbleiterkörper erstrecken müssen. Bei dieser Ausführungsform wird jedoch durch die Ausnehmungen ein Teil des Halbleiterkörpers entfernt, bei dem es sich beispielsweise um aufwendig
hergestellte Halbleiterschichten handeln kann. Ferner ist in dieser Ausführungsform die aktive Fläche des
Halbleiterkörpers durch den Materialabtrag aufgrund der Ausnehmungen reduziert. Insbesondere bei
Strahlungsemittierenden Halbleiterchips kann dies zu einer verkleinerten Licht erzeugenden Fläche führen.
Gemäß zumindest einer Ausführungsform des Verfahrens werden beim Ausbilden der Vielzahl von Ausnehmungen die Ausnehmungen von der dem Halbleiterkörper abgewandten Seite des Trägers her erzeugt und die Ausnehmungen erstrecken sich in den
Träger, ohne den Träger vollständig zu durchdringen. Diese Ausführungsform bringt den Vorteil mit sich, dass die Ausnehmungen sich nicht bis in den Halbleiterkörper
erstrecken und auf diese Weise kein teures epitaktisches Material entfernt wird und die aktive Fläche des
Halbleiterkörpers durch die Ausnehmungen nicht verkleinert wird. Anderseits müssen sich die Durchkontaktierungen zur Kontaktierung beispielsweise einer aktiven Schicht des
Halbleiterkörpers vollständig durch den Träger erstrecken, was die Herstellung der Durchkontaktierungen verkomplizieren kann, da ein Justageaufwand größer ist, als für
Durchkontaktierungen, die lediglich im Halbleiterkörper ausgebildet werden.
Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Vielzahl von Durchkontaktierungen erzeugt, die sich stellenweise durch den Halbleiterkörper erstrecken und die Durchkontaktierungen werden elektrisch leitend mit dem elektrisch leitenden Kontaktmaterial verbunden. Die
Durchkontaktierungen dienen beispielsweise zur Kontaktierung von dotierten Schichten des Halbleiterkörpers. Über die
Durchkontaktierungen kann dann beispielsweise eine zwischen den dotierten Schichten des Halbleiterkörpers angeordnete aktive Schicht betrieben werden. Die Durchkontaktierungen ermöglichen es, den Halbleiterchip von einer einzigen Seite, beispielsweise von seiner Bodenfläche, her zu kontaktieren. Dabei ist es möglich, dass sich die Durchkontaktierungen lediglich im Halbleiterkörper erstrecken. In diesem Fall werden die Ausnehmungen an der Seite der Anordnung erzeugt, die dem Träger abgewandt ist. Ferner ist es möglich, dass die Durchkontaktierungen sich vollständig durch den Träger erstrecken. In diesem Fall werden die Ausnehmungen an der dem Halbleiterkörper abgewandten Seite des Trägers erzeugt und erstrecken sich nicht in den Halbleiterkörper.
Es wird ferner ein Halbleiterchip angegeben. Der
Halbleiterchip kann mit einem hier beschriebenen Verfahren hergestellt werden. Das heißt, sämtliche für das Verfahren offenbarten Merkmale sind auch für den Halbleiterchip
offenbart und umgekehrt. Insbesondere sind die im
Zusammenhang mit dem Verfahren beschriebenen Merkmale auch für den Halbleiterchip beschrieben und umgekehrt. Gemäß zumindest einer Ausführungsform des Halbleiterchips umfasst der Halbleiterchip einen Träger und einen Halbleiterkörper, eine erste Kontaktstelle und eine zweite Kontaktstelle, die zur elektrischen Kontaktierung des Halbleiterchips
ausgebildet sind, wobei die erste Kontaktstelle und die zweite Kontaktstelle ein elektrisch leitendes Kontaktmaterial umfassen, jede Kontaktstelle stellenweise eine Seitenfläche des Halbleiterchips ausbildet und jede Kontaktstelle sich stellenweise an einer Bodenfläche des Halbleiterchips
erstreckt .
Dem Halbleiterchip liegen dabei unter anderem die folgenden Überlegungen zugrunde. Es ist möglich, Strahlungsemittierende Halbleiterchips in einer so genannten Flip-Chip-Bauweise auszubilden, in der die Halbleiterchips von einer einzigen Seite des Halbleiterchips her kontaktierbar sind. Die
elektrischen Kontakte des Halbleiterchips liegen dann
entweder auf der Seite des Halbleiterkörpers oder auf der
Seite des Trägers. Im ersten Fall erfolgt die Lichtextraktion für Strahlungsemittierende Halbleiterchips durch den Träger hindurch, wozu dieser transparent ausgebildet sein muss. Im zweiten Fall erfolgt die Emission von elektromagnetischer Strahlung direkt an der Oberseite des Halbleiterchips und die elektromagnetische Strahlung muss den Träger nicht
durchlaufen. Beide Ansätze haben den Vorteil, dass die elektrischen Anschlussstellen des Halbleiterchips, also beispielsweise Anode und Kathode, auf einer einzigen
gemeinsamen Seite des Halbleiterchips zugänglich sind. Auf diese Weise kann der Chip besonders einfach am Bestimmungsort montiert werden, ohne dass weitere Verdrahtungstechnologien wie beispielsweise Drahtkontaktierung oder metallisierte Leiterbahnen notwendig sind.
Bei solchen Halbleiterchips, die von einer einzigen Seite her kontaktiert werden, ergibt sich jedoch das Problem, dass zur Entwärmung des Halbleiterchips im Betrieb und um eine
ausreichend große Haftung des Halbleiterchips am
Bestimmungsort sicherzustellen, die Kontaktstellen an der Montageseite des Halbleiterchips eine möglichst große Fläche aufweisen müssen. Andererseits kann der Abstand zwischen den Kontaktstellen nicht beliebig reduziert werden, da ansonsten Kurzschlüsse drohen oder eine Montage auf standardisierte Leiterplatten nicht möglich ist. Es ist daher nicht möglich, von einer einzigen Seite kontaktierte Halbleiterchips bereitzustellen, die Seitenflächen von mit einer lateralen Erstreckung von weniger als 300 ym aufweisen.
Den hier beschriebenen Halbleiterchips sowie den hier
beschriebenen Verfahren liegt nun die Idee zugrunde, dass ein Teil der Kontaktfläche an den Flanken, also den
Seitenflächen, des Halbleiterchips ausgebildet werden kann. Auf diese Weise kann die Kontaktfläche des Halbleiterchips vergrößert werden, ohne dass der Abstand zwischen den
Kontaktstellen an der Bodenfläche des Halbleiterchips verringert werden muss. Das heißt, der Abstand zwischen den Kontaktstellen an der Bodenfläche des Halbleiterchips kann maximiert werden oder es können Halbleiterchips mit kleinerem Chipraster realisiert werden, sodass hier beschriebene
Halbleiterchips Kantenlängen von weniger als 300 ym,
insbesondere Kantenlängen von weniger 250 ym aufweisen können .
Aufgrund der Tatsache, dass die Kontaktstellen stellenweise eine Seitenfläche des Halbleiterchips ausbilden und sich nicht nur an der Bodenfläche des Halbleiterchips erstrecken, weisen die Kontaktstellen eine vergrößerte
Kontaktierungsfläche auf, was die Entwärmung des Chips verbessert und die Fläche, an der ein Kontaktmaterial die Kontaktstellen benetzen kann, vergrößert.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weisen die erste Kontaktstelle und die zweite Kontaktstelle an ihrer dem Träger abgewandten Außenfläche im Bereich der Seitenfläche des Halbleiterchips, welche die Kontaktstellen stellenweise ausbilden, Spuren eines Trennprozesses auf. Die Kontaktstellen können, wie in Verbindung mit dem Verfahren beschrieben, beispielsweise durch das Trennen durch das elektrisch leitende Material in den Ausnehmungen erzeugt sein. Durch dieses Trennen, das beispielsweise über Sägen, Schneiden oder Lasertrennen erfolgen kann, werden an den Kontaktstellen im Bereich der Seitenflächen des
Halbleiterchips, dort, wo die Kontaktstellen durch den
Trennprozess erzeugt sind, charakteristische Spuren des
Trennprozesses erzeugt. Bei diesen Spuren kann es sich beispielsweise um Rillen, Aufrauungen oder Ähnliches handeln. Vorteilhafterweise können die Spuren des Trennprozesses die Fläche der Kontaktstellen an den Seitenflächen des Chips zumindest auf mikroskopischer Ebene erhöhen, was zum Beispiel die Haftung eines Anschlussmaterials, wie beispielsweise eines Lots oder eines elektrisch leitfähigen Klebstoffs, an den Kontaktstellen in diesem Bereich verbessert. Dadurch kann es beispielsweise zu einer verbesserten Benetzung der
Kontaktstellen im Bereich der Seitenflächen des Chips kommen, was die Haftkraft zwischen dem Halbleiterchip und dem
Bestimmungsort erhöht.
Gemäß zumindest einer Ausführungsform des Halbleiterchips schließen die erste Kontaktstelle und die zweite
Kontaktstelle an den Seitenflächen, welche die Kontaktstellen stellenweise ausbilden, bündig mit dem Träger ab. Dadurch, dass die Kontaktstellen an den Seitenflächen des
Halbleiterchips durch den gleichen Trennprozess ausgebildet werden können, mit dem auch der Träger und der
Halbleiterkörper erzeugt werden, ist es möglich, dass die Kontaktstellen an den Seitenflächen im Rahmen der
Herstellungstoleranz bündig mit den weiteren Komponenten des Halbleiterchips abschließen. Auf diese Weise stehen die zum Beispiel metallischen Kontaktstellen an den Seitenflächen des Halbleiterkörpers nicht über den Träger und/oder den
Halbleiterkörper über, sondern bilden mit diesen eine
gemeinsame Fläche aus. Das heißt, die lateralen Abmessungen des Halbleiterchips sind durch die seitlich angeordneten Kontaktstellen nicht erhöht, was insbesondere besonders kompakte Halbleiterchips ermöglicht.
Gemäß zumindest einer Ausführungsform des Halbleiterchips sind zumindest zwei Durchkontaktierungen, die sich
stellenweise durch den Halbleiterkörper erstrecken, im Halbleiterchip ausgebildet, wobei die Durchkontaktierungen elektrisch leitend mit dem elektrisch leitenden
Kontaktmaterial verbunden sind. Das heißt, bei einem über die Kontaktstellen elektrisch kontaktierten Halbleiterchip erfolgt eine Stromeinprägung zunächst über die Kontaktstellen zu den Durchkontaktierungen und von dort beispielsweise zu einer aktiven Schicht des Halbleiterchips. Dabei ist es möglich, dass sich die Durchkontaktierungen vollständig durch den Träger erstrecken, wobei in diesem Fall die Bodenfläche des Halbleiterchips an der dem Halbleiterkörper abgewandten Seite des Trägers angeordnet ist.
Es wird darüber hinaus ein Modul angegeben. Das Modul kann insbesondere einen hier beschriebenen Halbleiterchip
umfassen. Das heißt, sämtliche für den Halbleiterchip
offenbarten Merkmale sind auch für das Modul offenbart und umgekehrt .
Gemäß zumindest einer Ausführungsform des Moduls umfasst das Modul einen hier beschriebenen Halbleiterchip sowie einen Anschlussträger, der erste Anschlussstellen und zweite
Anschlussstellen aufweist. Der Halbleiterchip ist mittels eines Anschlussmaterials, das stellenweise zwischen dem
Halbleiterchip und dem Anschlussträger angeordnet ist, mechanisch und elektrisch leitend mit dem Anschlussträger verbunden. Dazu ist es möglich, dass das Anschlussmaterial eine mechanische und elektrisch leitende Verbindung zwischen den Kontaktstellen des Halbleiterchips und den
Anschlussstellen des Anschlussträgers vermittelt. Bei dem Anschlussmaterial handelt es sich zum Beispiel um ein
Lotmaterial oder einen elektrisch leitfähigen Klebstoff. Gemäß zumindest einer Ausführungsform des Moduls befindet sich das Anschlussmaterial mit den Kontaktstellen an einer dem Anschlussträger zugewandten Unterseite der Kontaktstellen und an den Seitenflächen, welche die Kontaktstellen
stellenweise ausbilden, in direktem Kontakt. Das heißt, der Halbleiterchip ist nicht nur an seiner Bodenfläche mit dem Anschlussträger befestigt, sondern das Anschlussmaterial, bei dem es sich beispielsweise um ein Lotmaterial oder einen elektrisch leitenden Klebstoff handeln kann, benetzt die Kontaktstellen sowohl an ihrer dem Anschlussträger
zugewandten Unterseite als auch an den Seitenflächen des Halbleiterchips. Auf diese Weise ergibt sich eine besonders starke Haftung zwischen dem Halbleiterchip und dem
Anschlussträger .
Gemäß zumindest einer Ausführungsform des Moduls umfasst das Modul eine Umhüllung, die den Halbleiterchip stellenweise an seinen Seitenflächen, das Anschlussmaterial an seiner dem Halbleiterchip und dem Anschlussträger abgewandten
Außenfläche und den Anschlussträger an seiner dem
Halbleiterchip zugewandten Deckfläche zumindest teilweise bedeckt. Bei der Umhüllung kann es sich beispielsweise um ein Kunststoffmaterial wie ein Silikon oder ein Epoxidharz handeln. Ferner kann die Umhüllung Strahlung absorbierende, Strahlung streuende oder Strahlung reflektierende
Zusatzstoffe, beispielsweise Partikel, umfassen, welche der Umhüllung gewünschte mechanische und optische Eigenschaften verleihen. So kann die Umhüllung beispielsweise farbig, schwarz oder weiß reflektierend ausgebildet sein.
Die Umhüllung kann an ihrer dem Anschlussträger abgewandten Oberseite bündig mit der dem Anschlussträger abgewandten Oberseite des Halbleiterchips abschließen oder diese seitlich überragen. Die dem Anschlussträger abgewandte Oberseite des Halbleiterchips ist vorzugsweise frei von der Umhüllung.
Aufgrund der Tatsache, dass die Umhüllung nicht nur den Chip, sondern auch das Anschlussmaterial seitlich umgibt, stellt die Umhüllung neben ihren optischen Eigenschaften und ihren Schutzeigenschaften für den Halbleiterchip auch einen
mechanischen und chemischen Schutz für das Anschlussmaterial dar. Die Umhüllung kann daher insbesondere auch die
mechanische Verbindung zwischen Halbleiterchip und
Anschlussträger stabilisieren und vor äußeren Einflüssen schützen .
Gemäß zumindest einer Ausführungsform des Moduls umfasst das Modul eine Vielzahl von Halbleiterchips, wobei der
Anschlussträger wenigstens zwei Verschaltungselemente
umfasst, die durch zumindest eine Isolationsschicht
elektrisch von den Anschlussstellen des Anschlussträgers isoliert sind. Dabei können zumindest zwei der
Halbleiterchips über zumindest eines der
Verschaltungselemente in Reihe geschaltet sein. Ferner können die Verschaltungselemente in einer anderen Ebene des
Anschlussträgers als die Anschlussstellen angeordnet sein. Mit anderen Worten kann es sich bei dem Anschlussträger insbesondere um einen mehrlagigen Anschlussträger handeln, bei dem Verschaltungselemente in einer anderen Ebene als die Anschlussstellen des Anschlussträgers angeordnet sind. Die Anschlussstellen können beispielsweise über
Durchkontaktierungen im Anschlussträger mit den
Verschaltungselementen verbunden sein.
Auf diese Weise ist es beispielsweise möglich, einen Strang von Halbleiterchips durch Verschaltungselemente in Reihe zu schalten, welche in einer Lage oder Ebene des Anschlussträgers unterhalb der Lage oder Ebene der Anschlussstellen angeordnet sind. Zwischen den
Anschlussstellen und dem Verschaltungselement befindet sich dann zumindest eine Isolationsschicht, die mit einem
elektrisch isolierenden Material gebildet ist. Die Ebenen können hierbei zum Beispiel parallel oder im Rahmen der
Herstellungstoleranz parallel zur Haupterstreckungsebene des Anschlussträgers verlaufen. Auf diese Weise können in besonders kompakter Weise Module mit einer Vielzahl von Halbleiterchips realisiert werden, in denen die Halbleiterchips im Sinne eines Passiv-Matrix- Displays angesteuert werden können. Aufgrund der Tatsache, dass die hier beschriebenen Halbleiterchips besonders klein ausgebildet werden können, können mit diesen Halbleiterchips besonders kompakte Module realisiert werden.
Im Folgenden werden das hier beschriebene Verfahren, der hier beschriebene Halbleiterchip sowie das hier beschriebene Modul anhand von Ausführungsbeispielen und den dazugehörigen
Figuren näher erläutert.
Anhand der schematischen Schnittdarstellungen der Figuren 1A,
1B, IC, 1D, IE, 1F, IG, 1H, 2A, 2B, 2C, 2D, 2E, 2F, 2G sind Ausführungsbeispiele des hier beschriebenen
Verfahrens näher erläutert.
Anhand der schematischen Schnittdarstellung der Figur 3 ist ein Ausführungsbeispiel eines hier beschriebenen Halbleiterchips näher erläutert. Anhand der schematischen Darstellungen der Figuren 4, 5, 6A, 6B sind Ausführungsbeispiel von hier beschriebenen Modulen näher erläutert. Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit den gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren
dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder für eine bessere
Verständlichkeit übertrieben groß dargestellt sein.
Die Figuren 1A bis 1H zeigen Verfahrensschritte eines ersten Ausführungsbeispiels eines hier beschriebenen Verfahrens in schematischen Schnittdarstellungen. Die Figur IG zeigt eine schematische Schnittdarstellung eines Ausführungsbeispiels eines hier beschriebenen Halbleiterchips.
Bei dem Verfahren wird zunächst eine Anordnung 12, umfassend einen Träger 1 und einen Halbleiterkörper 2, zur Verfügung gestellt. Der Halbleiterkörper 2 ist dabei beispielsweise epitaktisch auf den Träger 1 aufgewachsen. Bei dem Träger 1 handelt es sich dann beispielsweise um ein im Spektralbereich von sichtbarem Licht transparentes Saphirsubstrat. Der
Halbleiterkörper 2 kann beispielsweise eine aktive Schicht 21 umfassen. Die aktive Schicht 21 ist im Betrieb des
herzustellen Halbleiterchips zur Erzeugung von
elektromagnetischer Strahlung vorgesehen und ausgebildet. Sie kann dazu zum Beispiel eine Quantentrogstruktur mit einer Vielzahl von Barrieren und Quantentöpfen umfassen. Neben der aktiven Schicht 21 kann der Halbleiterkörper 2 eine erste dotierte Schicht 22, die beispielsweise n-dotiert ist, und eine zweite dotierte Schicht 23, die beispielsweise p-dotiert ist, umfassen. Der Halbleiterkörper 2 kann zum Beispiel auf einem III-V-Verbindungs-Halbleitermaterial basieren.
Das in Verbindung mit Figur 1A gezeigte Bereitstellen der Anordnung 12 kann durch epitaktisches Abscheiden des
Halbleiterkörpers auf den Träger erfolgen.
In Verbindung mit der Figur 1B ist ein Verfahrensschritt gezeigt, bei dem erste Durchkontaktierungen 24 zur
Kontaktierung der ersten dotierten Schicht 22 und zweite Durchkontaktierungen 25 zur Kontaktierung der zweiten
dotierten Schicht 23 im Halbleiterkörper 2 erzeugt werden. Zur Erzeugung der Durchkontaktierungen 24, 25 können
beispielsweise Öffnungen im Halbleiterkörper 2 erzeugt werden, die stellenweise mit einem elektrisch isolierenden Passivierungsmaterial und einem elektrisch leitenden
Kontaktmaterial zur Bildung der Durchkontaktierungen
(englisch: vias) befüllt werden. Im sich anschließenden Verfahrensschritt, Figur IC, werden im Bereich von Trennlinien 11, entlang derer später ein
Zerteilen in einzelne Halbleiterchips erfolgt, Ausnehmungen 4 durch Materialabtrag erzeugt. Vorliegend werden die
Ausnehmungen von der dem Träger abgewandten Seite der
Anordnung 12 her erzeugt. Das heißt, die Ausnehmungen
erstrecken sich vollständig durch den Halbleiterkörper 2 und teilweise in den Träger 1 hinein.
In der schematischen Draufsicht der Figur 1D ist gezeigt, dass sich die Ausnehmungen 4 entlang der Trennlinien 11 als
Gräben erstrecken können. Die Ausnehmungen 4 können sich dann entlang von Geraden über die gesamte Hauptfläche der
Anordnung 12 erstrecken, an der sie erzeugt werden. Alternativ ist es, wie in Figur IE dargestellt, möglich, dass die Ausnehmungen beispielsweise an den Schnittpunkten der Trennlinien 11 und damit an den Gitterpunkten eines
regelmäßigen quadratischen Gitters erzeugt werden. Durch die Ausbildung der Ausnehmungen 4 an den Schnittpunkten der
Trennlinien 11 können die Ausnehmungen mit einem besonders großen Durchmesser ausgebildet werden, ohne dass zum Beispiel zu viel Material des Halbleiterkörpers pro Halbleiterchip entfernt werden muss. Nach dem Vereinzeln wird jede
Ausnehmung mit dem darin befindlichen Kontaktmaterial 6 zu einem Viertel von jedem Chip verwendet, sodass pro
Halbleiterchip auch bei einer Ausnehmung mit großem
Durchmesser nicht zu viel Chipfläche verlorengeht. Auch eine Passivierung und Metallisierung der Ausnehmungen ist bei groß ausgebildeten Ausnehmungen besonders einfach möglich.
Im Fall der Figur 1D erstrecken sich die Ausnehmungen also jeweils über die gesamte Länge einer Seitenfläche, für den Fall der Figur IE sind die Ausnehmungen lediglich an den Ecken der herzustellenden Halbleiterchips ausgebildet.
Im nächsten Verfahrensschritt, Figur 1F, wird eine
Passivierung 5 an den Innenflächen der Ausnehmung erzeugt, welche sich auf die dem Träger 1 abgewandte Oberfläche des Halbleiterkörpers 2 bis zu den Durchkontaktierungen 24, 25 erstreckt. Die Passivierung kann beispielsweise mit einem elektrisch isolierendem Material wie Siliziumdioxid oder Siliziumnitrid gebildet werden.
Im nächsten Verfahrensschritt, Figur IG, werden die
verbleibenden Ausnehmungen 4 mit dem elektrisch leitenden Kontaktmaterial 6 befüllt. Die Passivierung wird vorher im Bereich der Durchkontaktierungen 24, 25 geöffnet oder weist dort eine Öffnung auf, sodass eine elektrisch leitende
Verbindung zwischen dem Kontaktmaterial 6 und den
Durchkontaktierungen 24, 25 besteht.
Im nachfolgenden Verfahrensschritt erfolgt ein Vereinzeln entlang der Trennlinien 11 durch das elektrisch leitende Kontaktmaterial 6 hindurch. Es resultieren Halbleiterchips, wie beispielsweise in der Figur 1H dargestellt. Durch das Trennen entlang der Trennlinien 11 durch das elektrisch leitende Kontaktmaterial 6 werden erste Kontaktstellen 61 und zweite Kontaktstellen 62 erzeugt, wobei jede der
Kontaktstellen 61, 62 stellenweise eine Seitenfläche 10c des Halbleiterchips ausbildet. Ein weiterer Bereich der
Seitenfläche 10c des Halbleiterchips 10 wird beispielsweise durch einen Teil des Trägers 1 ausgebildet. Auf diese Weise erstrecken sich die Kontaktstellen 61, 62 entlang von
Seitenflächen zur Bodenfläche 10b des Halbleiterchips 10, wo sie mit den Durchkontaktierungen 24, 25 elektrisch leitend verbunden sind. Die Kontaktstellen 61, 62 schließen an der
Seitenfläche 10c des Halbleiterchips 10 bündig mit dem Träger 1 ab .
Sind die Ausnehmungen dabei, wie in Verbindung mit Figur 1D gezeigt, entlang von Gräben ausgebildet, die sich entlang von Trennlinien 11 erstrecken, so erstreckt sich jede der
Kontaktstellen 61, 62 entlang gegenüberliegender
Seitenflächen 10c des Halbleiterchips 10. Sind die
Kontaktstellen lediglich an den Schnittpunkten der
Trennlinien 11 ausgebildet, so sind insbesondere die Ecken des Halbleiterchips 10 stellenweise durch die Kontaktstellen 61, 62 gebildet. Wie aus Figur 1H ersichtlich ist, kann der Abstand B zwischen den Kontaktstellen 61, 62 bei einem hier beschriebenen
Halbleiterchip besonders groß gewählt werden, ohne dass die Gesamtkontaktfläche AI + A2 der Kontaktstellen verringert wird. Dies ist dadurch erreicht, dass ein Teil der
Außenfläche der Kontaktfläche an der Seitenfläche des Chips angeordnet ist und daher an der Bodenfläche 10b des Chips ein Bereich größerer Fläche zur Bildung des Abstands zwischen den Kontaktstellen zur Verfügung steht, ohne dass die Entwärmung des Halbleiterchips oder die Haftung der Kontaktstellen an einem Anschlussmaterial dadurch verschlechtert wird.
In Verbindung mit den schematischen Schnittdarstellungen der Figuren 2A bis 2G ist ein weiteres Ausführungsbeispiel eines hier beschriebenen Verfahrens näher erläutert. Die
schematische Schnittdarstellung der Figur 2G zeigt ein zweites Ausführungsbeispiel eines hier beschriebenen
Halbleiterchips . Auch beim Ausführungsbeispiel der Figuren 2A bis 2G wird zunächst eine Anordnung 12 aus dem Träger 1 und dem
Halbleiterkörper 2 bereitgestellt. Wiederum kann
beispielsweise der Halbleiterkörper 2 epitaktisch auf dem Träger 1 abgeschieden sein.
Im nächsten Verfahrensschritt, Figur 2B, werden im
Unterschied zum vorherigen Ausführungsbeispiel die
Durchkontaktierungen 24, 25 von der dem Halbleiterkörper 2 abgewandten Seite der Anordnung 12 her erzeugt. Das heißt, die Durchkontaktierungen 24, 25 erstrecken sich durch den kompletten Träger 1 hindurch in den Halbleiterkörper 2 hinein . Im nachfolgenden Verfahrensschritt, Figur 2C, werden die Ausnehmungen 4 im Bereich der späteren Trennlinien 11 erzeugt, wobei die Ausnehmungen 4 ausschließlich durch
Materialabtrag im Träger erzeugt werden und sich in diesem Ausführungsbeispiel nicht in den Halbleiterkörper 2
erstrecken .
In Verbindung mit den schematischen Draufsichten der Figuren 2D und 2E ist wiederum gezeigt, dass sich die Ausnehmungen 4 als Gräben entlang der Trennlinien 11 erstrecken können oder an Schnittpunkten der Trennlinien 11, beispielsweise mit rundem Querschnitt, ausgebildet werden. Durch die Ausbildung der Ausnehmungen 4 an den Schnittpunkten der Trennlinien 11 können die Ausnehmungen mit einem besonders großen
Durchmesser ausgebildet werden. Nach dem Vereinzeln wird jede Ausnehmung mit dem darin befindlichen Kontaktmaterial 6 zu einem Viertel von jedem Chip verwendet, sodass pro Chip auch bei einer Ausnehmung mit großem Durchmesser nicht zu viel Chipfläche verlorengeht. Auch eine Passivierung und
Metallisierung der Ausnehmungen ist bei groß ausgebildeten Ausnehmungen besonders einfach möglich.
Ist der Träger mit einem elektrisch isolierenden Material, wie beispielsweise Saphir, gebildet, so kann im nächsten Verfahrensschritt das Aufbringen einer Passivierung 5 entfallen. Dies ist in Verbindung mit der Figur 2F gezeigt, wonach die Ausnehmungen 4 mit dem elektrisch leitenden
Kontaktmaterial 6 befüllt werden und dies an der dem
Halbleiterkörper 2 abgewandten Unterseite des Trägers 1 direkt zu den Durchkontaktierungen 24, 25 geführt wird, sodass eine elektrisch leitende Verbindung zwischen dem elektrisch leitenden Kontaktmaterial 6 und den
Durchkontaktierungen 24, 25 hergestellt wird. Nach dem Trennen entlang der Trennlinien 11 resultiert der in Verbindung mit der Figur 2G schematisch dargestellte
Halbleiterchip 10, der wiederum erste und zweite
Kontaktstellen 61, 62 aufweist, welche sich stellenweise entlang der Bodenfläche 10b sowie entlang der Seitenfläche 10c des Halbleiterchips 10 erstrecken. Auch für diesen
Halbleiterchip kann der Abstand zwischen den Kontaktstellen 61, 62 besonders groß gewählt werden, ohne dass die
Gesamtfläche AI plus A2 der Kontaktstellen 61, 62 reduziert sein muss .
In Verbindung mit Figur 3 ist ein weiteres
Ausführungsbeispiel eines hier beschriebenen Halbleiterchips beschrieben. In diesem Ausführungsbeispiel sind die
Ausnehmungen 4 derart ausgebildet, dass sie sich durch die gesamte Anordnung 12 aus Träger 1 und Halbleiterkörper 2 erstrecken. Dadurch erstrecken sich die Kontaktstellen 61, 62 vom Träger 1 zum Halbleiterkörper 2 entlang der gesamten Seitenfläche 10c des Halbleiterchips 10. Zwischen dem
Kontaktmaterial 6 und der Anordnung 12 ist die Passivierung 5 angeordnet. Vorteilhaft ist es möglich, den Halbleiterchip 10 mit dem Halbleiterkörper 2 nach oben gerichtet zu montieren, ohne dass sich die Durchkontaktierungen 24, 25 durch den gesamten Träger erstrecken. Die Durchkontaktierungen 24, 25 sind lediglich im Halbleiterkörper 2 ausgebildet.
In Verbindung mit der schematischen Schnittdarstellung der Figur 4 ist ein erstes Ausführungsbeispiel eines hier
beschriebenen Moduls näher erläutert. Das Modul umfasst den Halbleiterchip 10, wie er beispielsweise in Verbindung mit den Figuren 1H, 2G oder 3 näher erläutert ist. Ferner umfasst das Modul 100 einen Anschlussträger 7, der eine Isolationsschicht 74 aus einem elektrisch isolierenden
Material sowie erste Anschlussstellen 71 und zweite
Anschlussstellen 72 aufweist. Zwischen dem Anschlussträger 7 und dem Halbleiterchip 10 ist das Anschlussmaterial 8 angeordnet, bei dem es sich beispielsweise um ein Lotmaterial handeln kann. Wie aus Figur 4 ersichtlich ist, benetzt das Anschlussmaterial 8 die Kontaktstellen 61, 62 sowohl im
Bereich der Bodenfläche 10b des Halbleiterchips 10 als auch im Bereich der Seitenflächen 10c des Halbleiterchips. Dadurch ist eine besonders gute thermische, elektrische und
mechanische Kontaktierung des Halbleiterchips 10 am
Anschlussträger 7 realisiert.
In Verbindung mit der Figur 5 ist ein weiteres
Ausführungsbeispiel eines hier beschriebenen Moduls näher erläutert. In Ergänzung zum in Verbindung mit Figur 4
beschriebenen Modul umfasst das Modul eine Umhüllung 9. Die Umhüllung 9 umhüllt den Halbleiterchip 10 an seinen
Seitenflächen 10c, das Anschlussmaterial 8 an seinen
freiliegenden Außenflächen und den Anschlussträger 7 an seiner vom Halbleiterchip 10 unbedeckten, dem Halbleiterchip 10 zugewandten Oberseite. Das Umhüllungsmaterial 9 kann beispielsweise ein mit reflektierenden Titandioxidpartikeln gefülltes Silikonmaterial sein. Die Umhüllung 9 schließt bündig mit der dem Träger 1 abgewandten Außenfläche des
Halbleiterkörpers 2 ab. Als Halbleiterchip 10 kann jeder der hier beschriebenen Halbleiterchips Verwendung finden.
Der Anschlussträger 7 des in Verbindung mit Figur 5
beschriebenen Moduls umfasst Isolationsschichten 74, 78, durch welche unterschiedliche Verschaltungsebenen des Moduls gebildet sind. Die Isolationsschicht 74 trennt die ersten und zweiten Anschlussstellen 71, 72 von den Verschaltungselementen 73a und 73b. Die Isolationsschicht 78 trennt die Verschaltungselemente 73a, 73b von den
Anschlussstellen 76a, 76b, mit denen das Modul von außen kontaktiert werden kann. Die Verbindung zwischen den
einzelnen leitenden Elementen des Anschlussträgers 7 werden durch Durchkontaktierungen 75a, b und 79a, b hergestellt.
Der mehrlagig ausgebildete Anschlussträger kann dabei beispielsweise keramische Isolationsschichten 74, 78
umfassen, in welche die Durchkontaktierungen sowie die
Verschaltungselemente monolithisch integriert sind. Ferner ist es möglich, dass es sich bei dem Anschlussträger 7 um eine mehrlagige Leiterplatte handelt, bei der die
Isolationsschichten 74, 78 durch Kunststoffmaterialien gebildet sind. In einem Modul, wie es in Verbindung mit der Figur 5 beschrieben ist, können beispielsweise rotes, grünes und blaues Licht emittierende Halbleiterchips miteinander verschaltet werden, wodurch eine besonders kostengünstige und kompakte RGB-Leuchtdiode angegeben werden kann
Mit einem mehrlagigen Anschlussträger 7, wie er in Verbindung mit Figur 5 näher beschrieben ist, können auch
Matrixverschaltungen von Halbleiterchips realisiert werden. Dies ist beispielsweise in Verbindung mit den Figuren 6A und 6B näher erläutert.
Figur 6A zeigt ein Modul mit einer Vielzahl von
Halbleiterchips 10 in der schematischen Draufsicht; Figur 6B zeigt eine schematische Schnittdarstellung. Ein derart ausgebildetes Modul kann beispielsweise als Teil eines
Großbild-Displays Verwendung finden. Wie in Verbindung mit Figur 6B erläutert, können Halbleiterchips 10 beispielsweise über das
Verschaltungselemente 73b in Reihe geschaltet werden, wobei das Verschaltungselement 73b durch die Isolationsschicht 74 von den ersten Anschlussstellen 71 und den zweiten
Anschlussstellen 72 des Anschlussträgers 7 isoliert ist. Im Ausführungsbeispiel der Figur 6 sind beispielsweise die zweiten Anschlussstellen 72 über das Verschaltungselement 73a in der Ebene, die durch die Isolationsschicht 74 von den ersten Anschlussstellen 71 und den zweiten Anschlussstellen
72 getrennt ist, miteinander verbunden. Diese Ebene kann über die Anschlussstelle 76b, welche über die Durchkontaktierung 79b durch die Isolationsschicht 78 hindurch mit dem
Verschaltungselement 73b verbunden ist, kontaktiert werden. Dazu sind sämtliche zweite Anschlussstellen 72 über die
Durchkontaktierungen 75b mit dem Verschaltungselement 73b elektrisch leitend verbunden.
Über Durchkontaktierungen 75a können die ersten
Anschlussstellen 71 der Halbleiterchips 10 über ein nicht gezeigtes Verschaltungselement 73a mit der Anschlussstelle 76a verbunden werden.
Die Halbleiterchips 10 des Moduls 100 können auf diese Weise im Sinne eines Passiv-Matrix-Displays angesteuert werden.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist. Bezugs zeichenliste
1 Träger
10 Halbleiterchips
10c Seitenfläche
10b Bodenfläche
11 Trennlinie
12 Anordnung
2 Halbleiterkörper
21 aktive Schicht
22 erste dotierte Schicht
23 zweite dotierte Schicht
24 erste Durchkontaktierung
25 zweite Durchkontaktierung
4 Ausnehmung
5 Passivierung
6 Kontaktmaterial
61 erste Kontaktstelle
62 zweite Kontaktstelle
7 Anschlussträger
7a Deckfläche
71 erste Anschlussstelle
72 zweite Anschlussstelle
73a, b Verschaltungselemente
74,78 IsolationsSchicht
75a, b Durchkontaktierung
76a, b Anschlussstelle
79a, b Durchkontaktierung
8 Anschlussmaterial
8c Außenfläche
9 Umhüllung 100 Modul
B Abstand
AI Kontaktfläche
A2 Kontaktfläche

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Vielzahl von
Halbleiterchips (10) mit den folgenden Schritten:
- Bereitstellen einer Anordnung (12) umfassend einen Träger (1) und einen Halbleiterkörper (2),
- Ausbilden einer Vielzahl von Ausnehmungen (4) in der
Anordnung (12), wobei im Bereich der Ausnehmungen (4) ein Teil des Trägers (1) entfernt wird,
- zumindest teilweises Befüllen der Ausnehmungen (4) mit einem elektrisch leitenden Kontaktmaterial (6), und
- Trennen der Anordnung (12) entlang einer Vielzahl von
Trennlinien (11) in die Vielzahl von Halbleiterchips (10), wobei
- das Trennen stellenweise durch das elektrisch leitende Kontaktmaterial (6) erfolgt.
2. Verfahren nach dem vorherigen Anspruch, wobei
- an zumindest einem der Vielzahl von Halbleiterchips (10) eine erste Kontaktstelle (61) und eine zweite Kontaktstelle
(62), die das elektrisch leitende Kontaktmaterial (6) umfassen, erzeugt wird,
- jede Kontaktstelle (61, 62) stellenweise eine Seitenfläche (10c) des Halbleiterchips (10) ausbildet,
- jede Kontaktstelle (61, 62) sich stellenweise an einer Bodenfläche (10b) des Halbleiterchips (10) erstreckt, und
- die Kontaktstellen (61, 62) zur elektrischen Kontaktierung des Halbleiterchips (10) ausgebildet sind.
3. Verfahren nach einem der vorherigen Ansprüche, wobei
- beim Ausbilden der Vielzahl von Ausnehmungen (4) die
Ausnehmungen (4) von der dem Träger (1) abgewandten Seite des Halbleiterkörpers (2) her erzeugt werden, und - der Halbleiterkörper (2) im Bereich der Ausnehmungen (4) vollständig entfernt wird.
4. Verfahren nach einem der Ansprüche 1 bis 2, wobei
- beim Ausbilden der Vielzahl von Ausnehmungen (4) die
Ausnehmungen (4) von der dem Halbleiterkörper (2) abgewandten Seite des Trägers (1) her erzeugt werden, und
- sich die Ausnehmungen (4) in den Träger (1) erstrecken, ohne den Träger (1) vollständig zu durchdringen.
5. Verfahren nach einem der vorherigen Ansprüche,
- wobei eine Vielzahl von Durchkontaktierungen (24, 25) erzeugt wird,
- sich die Durchkontaktierungen (24, 25) stellenweise durch den Halbleiterkörper (2) erstrecken, und
- die Durchkontaktierungen (24, 25) elektrisch leitend mit dem elektrisch leitenden Kontaktmaterial (6) verbunden werden .
6. Verfahren nach dem vorherigen Anspruch, wobei
- sich die Durchkontaktierungen (24, 25) vollständig durch den Träger (1) erstrecken.
7. Verfahren nach einem der vorherigen Ansprüche, wobei - beim Bereitstellen der Anordnung (12) der Halbleiterkörper (2) epitaktisch auf den Träger (1) abgeschieden wird.
8. Halbleiterchip (10) mit
- einem Träger (1) und einem Halbleiterkörper (2), und
- einer ersten Kontaktstelle (61) und einer zweiten
Kontaktstelle (62), die zur elektrischen Kontaktierung des Halbleiterchips (10) ausgebildet sind, wobei - die erste Kontaktstelle (61) und die zweite Kontaktstelle (62) ein elektrisch leitendes Kontaktmaterial (6) umfassen,
- jede Kontaktstelle (61, 62) stellenweise eine Seitenfläche (10c) des Halbleiterchips (10) ausbildet, und
- jede Kontaktstelle (61, 62) sich stellenweise an einer Bodenfläche (10b) des Halbleiterchips (10) erstreckt.
9. Halbleiterchip nach dem vorherigen Anspruch,
bei dem die erste Kontaktstelle (61) und die zweite
Kontaktstelle (62) an ihrer dem Träger (1) abgewandten
Außenfläche im Bereich der Seitenfläche (10c) des
Halbleiterchips (10), die die Kontaktstellen (61, 62) stellenweise ausbilden, Spuren eines Trennprozesses
aufweisen .
10. Halbleiterchip nach einem der beiden vorherigen
Ansprüche,
bei dem die erste Kontaktstelle (61) und die zweite
Kontaktstelle (62) an den Seitenflächen (10c), die die
Kontaktstellen (61, 62) stellenweise ausbilden, bündig mit dem Träger (1) abschließen.
11. Halbleiterchip nach einem der drei vorherigen Ansprüche, bei dem
- zumindest zwei Durchkontaktierungen (24, 25) ausgebildet sind, die sich stellenweise durch den Halbleiterkörper (2) erstrecken, und
- die Durchkontaktierungen (24, 25) elektrisch leitend mit dem elektrisch leitenden Kontaktmaterial (6) verbunden sind.
12. Halbleiterchip nach dem vorherigen Anspruch,
bei dem - sich die Durchkontaktierungen (24, 25) vollständig durch den Träger (1) erstrecken.
13. Modul mit
- zumindest einen Halbleiterchip (10) nach einem der fünf vorherigen Ansprüche, und
- einem Anschlussträger (7), der erste Anschlussstellen (71) und zweite Anschlussstellen (72) aufweist, und
- einem Anschlussmaterial (8), dass stellenweise zwischen dem Halbleiterchip (10) und dem Anschlussträger (7) angeordnet ist, wobei
- das Anschlussmaterial (8) eine mechanische und elektrisch leitende Verbindung zwischen den Kontaktstellen (61, 62) des Halbleiterchips (10) und den Anschlussstellen (71, 72) des Anschlussträgers (7) vermittelt, und
- das Anschlussmaterial (8) sich mit den Kontaktstellen (61, 62) an einer dem Anschlussträger (7) zugewandten Unterseite der Kontaktstellen (61, 62) und an den Seitenflächen (10c), die die Kontaktstellen (61, 62) stellenweise ausbilden, in direktem Kontakt befindet.
14. Modul nach dem vorherigen Anspruch mit
- einer Umhüllung (9), die den Halbleiterchip (10)
stellenweise an seinen Seitenflächen (10c), das
Anschlussmaterial (8) an seiner dem Halbleiterchip (10) und dem Anschlussträger (7) abgewandten Außenfläche (8c), und den Anschlussträger (7) an seiner dem Halbleiterchip (10) zugewandten Deckfläche (7a) zumindest stellenweise bedeckt.
15. Modul nach einem der vorherigen Ansprüche mit
- einer Vielzahl der Halbleiterchips (10), wobei
- der Anschlussträger (7) wenigstens zwei
Verschaltungselemente (73a, b) umfasst, die durch zumindest eine Isolationsschicht (74, 78) elektrisch von den
Anschlussstellen (71, 72) isoliert sind,
- zumindest zwei der Halbleiterchips (10) über zumindest eines der Verschaltungselemente (73a, b) in Reihe geschaltet sind, und
- die Verschalungselemente (73a, b) in einer anderen Ebene des Anschlussträgers (7) als die Anschlussstellen (71, 72) angeordnet sind.
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