WO2017145209A1 - 通信装置及び通信方法 - Google Patents

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WO2017145209A1
WO2017145209A1 PCT/JP2016/005209 JP2016005209W WO2017145209A1 WO 2017145209 A1 WO2017145209 A1 WO 2017145209A1 JP 2016005209 W JP2016005209 W JP 2016005209W WO 2017145209 A1 WO2017145209 A1 WO 2017145209A1
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WO
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signal
phase difference
phase
communication device
circuit
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PCT/JP2016/005209
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English (en)
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誠 米倉
池田　浩二
茂聖 野阪
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パナソニックＩｐマネジメント株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/54—Systems for transmission via power distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J11/00—Orthogonal multiplex systems, e.g. using WALSH codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Definitions

  • the present disclosure relates to a communication device and a communication method.
  • the following distribution line carrier transfer shift modulation signal demodulation circuit is known (see Patent Document 1).
  • the commercial frequency is used as a phase reference signal, and the receiving side uses the phase reference signal as a synchronization signal.
  • This demodulation circuit stores the in-phase component and the quadrature component of the synchronization signal at a specific timing and uses them as a 0-degree phase reference signal and a 90-degree phase reference signal.
  • This demodulation circuit grasps the phase difference between the phase reference signal and the carrier signal by comparing the in-phase component and the quadrature component of the carrier signal with the 0-degree phase reference signal and the 90-degree phase reference signal.
  • the demodulation circuit corrects the phase difference by multiplying the in-phase component and the quadrature component of the carrier signal by a conjugate complex number.
  • the demodulator circuit of Patent Document 1 does not consider the influence of noise. Therefore, for example, when noise with a large signal level (for example, impulse noise) occurs on the transmission path, the synchronization accuracy between the transmission side and the reception side may be reduced.
  • noise with a large signal level for example, impulse noise
  • the present disclosure has been made in view of the above circumstances, and provides a communication device and a communication method capable of suppressing a decrease in synchronization accuracy between a transmission side and a reception side even when noise having a large signal level occurs on a transmission line. To do.
  • a communication device is a communication device that can be connected to a transmission path to which another communication device is connected, and receives a signal transmitted from the other communication device and a signal point related to the signal
  • An arithmetic circuit that calculates a first phase difference from a reference point according to the modulation method of the apparatus, a correction circuit that corrects the phase of the signal based on the first phase difference, and noise on the transmission path received by the signal
  • a control circuit for determining whether the correction circuit corrects the phase of the signal using the first phase difference based on the influence of noise.
  • the communication method of the present disclosure receives a signal transmitted from another communication device via a transmission line, measures the influence of noise on the transmission line received by the signal, and modulates the signal point related to the signal and the communication device modulation method A first phase difference with a reference point corresponding to the first phase difference is calculated, whether to correct the phase of the signal is determined based on the influence of noise and the first phase difference, and based on the first phase difference , Correct the phase of the signal.
  • FIG. 1 is a schematic diagram illustrating a configuration example of a communication system 5 according to the first embodiment.
  • a plurality of PLC (Power Line Communication) devices 10 are connected to the power line 1A.
  • the PLC device 10 performs power line communication in conformity with, for example, the standard of IEEE (The Institute of Electrical and Electronics Engineers) 1901.
  • the PLC device 10 is an example of a communication device.
  • the PLC device 10 may be, for example, a PLC modem or an electric device incorporating a PLC modem.
  • This electrical apparatus may include, for example, home appliances such as a television, a telephone, a video deck, and a set top box, and office equipment such as a PC (Personal Computer), a facsimile, and a printer.
  • the PLC device 10 may include infrastructure equipment such as a smart meter, and IoT (Internet of Things) equipment such as a security camera and sensor equipment.
  • FIG. 2 is a block diagram illustrating a hardware configuration example of the PLC device 10.
  • the PLC device 10 includes a circuit module 30 and a switching power supply 20.
  • the switching power supply 20 supplies various voltages (for example, +1.2 V, +3.3 V, and +12 V) to the circuit module 30.
  • the switching power supply 20 includes, for example, a switching transformer and a DC-DC converter (both not shown). Power to the switching power supply 20 is supplied from the power connector 21 via the impedance upper 27 and the AC / DC converter 24.
  • the power connector 21 is provided on the back surface of the casing 100 included in the PLC device 10, for example.
  • the circuit module 30 includes a main IC (Integrated Circuit) 11 and an AFE / IC (Analog Front END / Integrated Circuit) 12.
  • the circuit module 30 includes a low-pass filter (LPF: Low Pass Filter) 13, a driver IC 15, a coupler 16, a band-pass filter (BPF: Band Pass Filter) 17, and a memory 18.
  • the circuit module 30 includes an Ethernet (registered trademark) PHY IC (Physical layer Integrated Circuit) 19 and an AC cycle detector 60.
  • the coupler 16 is connected to the power connector 21 and further connected to the power line 1A via the power cable 1B, the power plug 25, and the outlet 2.
  • the LED 23 operates as a display unit and is connected to the main IC 11.
  • Connected to the modular jack 22 is a LAN cable 26 for connection to various devices (for example, a PC).
  • the modular jack 22 is provided on the back surface of the housing 100, for example.
  • LED23 is provided in the front surface of the housing
  • the main IC 11 includes a CPU (Central Processing Unit) 11A and a PLC / MAC (Power Line Communication / Media Access Control layer) block 11C1, 11C2.
  • the main IC 11 includes PLC / PHY (Power Line Communication / Physical layer) blocks 11B1 and 11B2.
  • the CPU 11A is equipped with a 32-bit RISC (Reduced Instruction Set Computer) processor.
  • the PLC / MAC block 11C2 manages the MAC layer (Media Access Control layer) of the transmission signal.
  • the PLC / MAC block 11C1 manages the MAC layer of the received signal.
  • the PLC / PHY block 11B2 manages the PHY layer (Physical layer) of the transmission signal.
  • the PLC / PHY block 11B1 manages the PHY layer of the received signal.
  • the AFE / IC 12 includes a DA converter (DAC: Digital to Analog Converter) 12A, an AD converter (ADC: Analog to Digital Converter) 12D, and a variable amplifier (VGA: Variable Gain Amplifier) 12B, 12C.
  • DAC Digital to Analog Converter
  • AD converter Analog to Digital Converter
  • VGA Variable Gain Amplifier
  • the coupler 16 includes a coil transformer 16A and coupling capacitors 16B and 16C.
  • the CPU 11A uses the data stored in the memory 18 to control the operation of the PLC / MAC blocks 11C1 and 11C2 and the PLC / PHY blocks 11B1 and 11B2, and controls the entire PLC device 10.
  • FIG. 2 illustrates that the PLC device 10 includes the PLC / MAC blocks 11C1 and 11C2 and the PLC / PHY blocks 11B1 and 11B2, which are used for transmission and reception, respectively.
  • the PLC device 10 may include a PLC / MAC block 11C and a PLC / PHY block 11B (not shown), and may be used for both transmission and reception.
  • the PLC / MAC blocks 11C1 and 11C2 are also simply referred to as a PLC / MAC block 11C.
  • the PLC / PHY blocks 11B1 and 11B2 are also simply referred to as a PLC / PHY block 11B.
  • the main IC 11 is an electric circuit (LSI: Large Scale Integration) that performs signal processing including basic control or modulation / demodulation for data communication, for example, as with a general modem.
  • the main IC 11 modulates reception data output from a communication terminal (for example, a PC) via the modular jack 22 and outputs the data to the AFE / IC 12 as a transmission signal (data).
  • the main IC 11 demodulates a signal input from the power line 1A side via the AFE / IC 12 as a received signal (data), and outputs it to the communication terminal (for example, PC) via the modular jack 22.
  • the AC cycle detector 60 generates a synchronization signal necessary for each PLC device 10 to control at a common timing.
  • the AC cycle detector 60 includes a diode bridge 60a, resistors 60b and 60c, a DC (Direct Current) power supply unit 60e, and an operational amplifier 60d.
  • the diode bridge 60a is connected to the resistor 60b.
  • the resistor 60b is connected in series with the resistor 60c.
  • the resistors 60b and 60c are connected in parallel to one terminal of the operational amplifier 60d.
  • the DC power supply unit 60e is connected to the other terminal of the operational amplifier 60d.
  • the generation of the synchronization signal by the AC cycle detector 60 is specifically performed as follows. That is, the zero cross point of the voltage of the AC power waveform AC (AC waveform consisting of a sine wave of 50 Hz or 60 Hz) of the commercial power supplied to the power line 1A is detected, and a synchronization signal is generated with reference to the timing of the zero cross point.
  • the synchronization signal a rectangular wave composed of a plurality of pulses synchronized with the zero cross point of the AC power waveform can be cited.
  • the AC cycle detector 60 is not essential.
  • the synchronization between the PLC devices 10 uses, for example, a synchronization signal included in the communication signal.
  • Communication by the PLC device 10 is performed as follows. Data input from the modular jack 22 is sent to the main IC 11 via the Ethernet (registered trademark) PHY IC 19 and digital signal processing is performed to generate a digital signal. The generated digital signal is converted into an analog signal by the DA converter 12A of the AFE / IC 12. The converted analog signal is output to the power line 1A via the low-pass filter 13, the driver IC 15, the coupler 16, the power connector 21, the power cable 1B, the power plug 25, and the outlet 2.
  • the signal received from the power line 1A is sent to the bandpass filter 17 via the coupler 16, and after gain adjustment by the variable amplifier 12C of the AFE / IC 12, it is converted to a digital signal by the AD converter 12D. .
  • the converted digital signal is sent to the main IC 11 and converted into digital data by performing digital signal processing.
  • the converted digital data is output from the modular jack 22 via the Ethernet (registered trademark) PHY IC 19.
  • FIG. 3 is a block diagram showing a hardware configuration example of the PLC / PHY block 11B1.
  • the PLC / PHY block 11B1 includes a conversion circuit 51, a counter 52, an FEQ (Frequency Domain Equalizer) 53, a clock error estimation circuit 54, a selector 55, a clock error correction circuit 56, and a timing control circuit 57.
  • FEQ Frequency Domain Equalizer
  • the conversion circuit 51 converts time axis data of a signal (received signal) received via a transmission path (for example, the power line 1A) into frequency axis data in a period according to the timing control result.
  • a transmission path for example, the power line 1A
  • frequency axis data in a period according to the timing control result.
  • this transformation for example, Fourier transformation or wavelet transformation is performed.
  • the counter 52 counts the number of overflows in a period according to the timing control result.
  • the overflow number is the number of times that the signal level of the time axis data output from the AD converter 12D is equal to or higher than the threshold value tha.
  • the receiving circuit includes, for example, a band-pass filter 17, a variable amplifier 12C, an AD converter 12D, a PLC / PHY block 11B1, and a PLC / MAC block 11C1.
  • FIG. 4 is a schematic diagram for explaining the overflow number.
  • the horizontal axis indicates the time, and the vertical axis indicates the signal level.
  • the signal level threshold value tha is set at a position of ⁇ 512.
  • the signal level is about ⁇ 700, the signal level (absolute value) exceeds the threshold value tha, and overflow occurs. That is, impulse noise is generated at time t1.
  • the counter 52 outputs the overflow number “1” to the selector 55 as the count result in the time interval of FIG.
  • the FEQ 53 performs equalization using the equalization coefficient.
  • the equalization process is performed by a known method, for example.
  • the FEQ 53 compares the complex information of the frequency axis data with the known data to obtain an equalization coefficient, and equalizes the complex information.
  • the FEQ 53 estimates the state (transmission path state) of the power line 1A as a transmission path, multiplies the estimated reverse characteristics of the transmission path state, and cancels the influence of communication on the transmission path.
  • the FEQ 53 sequentially acquires the frequency axis data from the conversion circuit 51, and acquires a clock error estimated value E2 described later from the selector 55.
  • the FEQ 53 operates as an equalizer and performs correction to remove transmission path distortion.
  • the FEQ 53 corrects the equalization coefficient based on the clock error estimated value E2. That is, the FEQ 53 updates the equalization coefficient based on the previous clock error estimation result.
  • the reverse rotation amount of the phase rotation amount indicated by the clock error estimated value E2 is applied to the equalization coefficient.
  • the equalization coefficient of FEQ is A * exp (j * B) when expressed as a complex number.
  • A represents an amplitude correction value
  • B represents a phase correction value
  • j represents an imaginary unit
  • an asterisk “*” represents a multiplication code.
  • the FEQ 53 is updated by setting the equalization coefficient to A * exp (j * (BC)).
  • the FEQ 53 takes into consideration the state of the power line 1A and the phase rotation corresponding to the estimated value of the clock error, and derives its inverse characteristics.
  • the calculation result by the FEQ 53 is output to the clock error estimation circuit 54 and the clock error correction circuit 56 as frequency axis data after equalization processing.
  • the clock error estimation circuit 54 acquires the frequency axis data after the equivalent process.
  • the clock error estimation circuit 54 estimates a clock error based on the frequency axis data, and obtains a clock error estimated value E1.
  • the clock error estimation is performed for each symbol, for example.
  • the clock error estimated value is an estimated value of a clock difference generated by a crystal oscillator or the like between the transmitting-side PLC device 10 and the receiving-side PLC device 10.
  • the clock error is, for example, 15 ppm (parts per million) to 50 ppm.
  • the clock error is indicated by, for example, the difference between each signal point of the symbol as frequency axis data and the reference point. This difference is shown as the amount of phase rotation between the two points, and means a time shift. In other words, the signal point related to the received signal actually received may deviate from the reference point (ideal point) due to the clock error, but this deviation is indicated as the phase rotation amount.
  • the clock error estimation circuit 54 estimates the amount of phase rotation for each subcarrier.
  • the clock error estimation circuit 54 selects a reference point for estimating a phase rotation amount from one or more reference points from signal points in each subcarrier.
  • the clock error estimation circuit 54 derives the phase rotation amount of the signal point with respect to the selected reference point on the complex coordinate plane.
  • the one or more reference points are one or more points on the circumference in the constellation according to the communication modulation method employed by the PLC device 10.
  • Modulation methods include BPSK (Binary Phse Shift Keying), QPSK (Quadrature PSK), 8PSK, QAM (Quadrature Amplitude Mulation), and the like.
  • each point on the complex coordinate plane of “00”, “01”, “10”, and “11” is a reference point.
  • the comparison between the signal point and the reference point is performed for each subcarrier.
  • the clock error estimation circuit 54 selects a reference point closest to the signal point, for example, when selecting the reference point.
  • the clock error estimation circuit 54 calculates the phase rotation amount from the selected signal point. For example, in the case of QPSK, the clock error estimation circuit 54 calculates the amount of phase rotation from the reference point “10” when the signal point is close to the reference point “10”.
  • the signal point and the selected reference point may exist in different quadrants on the complex coordinate plane.
  • the clock error estimation circuit 54 calculates an average value of the phase rotation amount with respect to the reference point of the signal point for each subcarrier, and sets this average value as the clock error estimated value E1.
  • This average value indicates an error in how much the received signal symbol is shifted with respect to the ideal signal symbol (for example, a transmission signal symbol that does not take transmission path conditions into account). Note that other statistical values may be used instead of the average value.
  • the clock error estimation circuit 54 sends a clock error estimated value E1 to the selector 55 as a clock estimation result.
  • the selector 55 acquires information on the overflow number from the counter 52 as a count result.
  • the selector 55 compares the overflow number with the threshold thb.
  • the threshold thb is “1”, for example, but may be other values.
  • the threshold thb is set to “1” in an environment with little thermal noise, and the threshold thb is set to a value of 2 or more in an environment with much thermal noise.
  • the selector 55 selects the clock error estimated value E1 as the clock error estimated value E2 when the overflow number is less than the threshold thb. When the overflow number is greater than or equal to the threshold thb, the selector 55 selects the clock error estimated value E0 held in the memory (not shown) as the clock error estimated value E2. The selector 55 sends the clock error estimated value E2 to the FEQ 53, the clock error correction circuit 56, and the timing control circuit 57.
  • the clock error estimated value E0 is the clock error estimated value E2 selected at the time of the previous clock error estimation, and is held in the memory (not shown) by the selector 55 when the previous clock error estimated value E2 is selected.
  • the memory includes, for example, the PLC / PHY block 11B1, and includes, for example, the selector 55.
  • the clock error correction circuit 56 acquires the clock error estimated value E2 from the selector 55.
  • the clock error correction circuit 56 corrects the phase rotation of the frequency axis data after the equivalent processing using a clock correction value corresponding to the clock error estimated value E2. That is, the clock error correction circuit 56 corrects the phase of the received signal based on the clock error estimated value E2.
  • the clock error correction circuit 56 multiplies the symbol of the frequency axis data after the equalization processing by the reverse rotation amount of the phase rotation amount indicated by the clock error estimated value E2, reversely rotates the symbol, and generates a clock error. Cancels the amount of phase rotation.
  • the clock error correction circuit 56 derives a clock correction value for each symbol and applies it to the symbol.
  • the clock error correction circuit 56 sends the frequency axis data after phase correction to the decoder.
  • the decoder performs demodulation and error correction using the frequency axis data after phase correction.
  • the timing control circuit 57 designates a predetermined period (timing) (corresponding to symbol timing) in the time axis data, and sends information on the period to the conversion circuit 51 and the counter 52. The period used for clock error estimation using the next received signal is changed. The timing control circuit 57 notifies information related to this change.
  • the timing control circuit 57 updates the timing designation value (that is, the designation period) for timing designation for the symbol (n + 1) based on the clock error estimated value E2 after the timing designation for the symbol n is completed.
  • the timing control circuit 57 takes into account the clock error correction, a period corresponding to the reverse rotation amount of the phase rotation amount indicated by the clock error estimated value E2 is applied to the timing designation value.
  • FIG. 5 is a flowchart showing an operation procedure of the PLC / PHY block 11B1.
  • the conversion circuit 51 acquires time axis data from the AD converter 12D, and converts the time axis data into frequency axis data (S11).
  • the counter 52 acquires time axis data from the AD converter 12D and counts the number of overflows of time axis data (S11).
  • the clock error estimation circuit 54 calculates a clock error estimated value E1 based on the frequency axis data after the equalization processing (S12).
  • the selector 55 determines whether or not the overflow number counted by the counter 52 is the threshold value thb (S13). When the overflow number is less than the threshold thb, the selector 55 selects the clock error estimated value E1 as the clock error estimated value E2 (S14). When the overflow number is equal to or greater than the threshold thb, the selector 55 selects the clock error estimated value E0 as the clock error estimated value E2 (S15).
  • the clock error correction circuit 56 corrects the clock error based on the clock error estimated value E2 (S16).
  • the FEQ 53 controls the equalization coefficient based on the clock error estimated value E2 (S16).
  • the timing control circuit 57 controls the symbol timing based on the clock error estimated value E2 (S16).
  • Each PLC device 10 connected to the power line 1A is individually equipped with a clock oscillator (for example, a crystal oscillator). Since there is a difference in the clock of each PLC device 10, if the clock difference is not corrected on the reception side, synchronization between the PLC devices 10 cannot be established, and the restoration accuracy on the reception side is lowered. In particular, if the phase of the received signal is corrected using the phase difference of the signal that is greatly affected by the impulse noise, the restoration accuracy of the received signal tends to decrease.
  • Impulse noise is likely to occur in, for example, an inverter or the switching power supply 20.
  • the PLC device 10 of this embodiment is a period in which it is estimated that a signal having a signal level such as impulse noise of a predetermined level or higher is not superimposed, and the clock error estimation value E1 based on the frequency axis data obtained in that period is obtained. Use to correct clock error.
  • the PLC device 10 does not use the clock error estimated value E1 during the period in which it is estimated that a signal such as impulse noise is superimposed, but the clock error estimated value obtained in the past (for example, the clock error estimated value E0). To correct the clock error.
  • the PLC device 10 determines a method for correcting the phase rotation of the received signal depending on the clock error between the transmission side and the reception side based on the influence of noise on the transmission path. Thereby, the PLC apparatus 10 can suppress performing the phase correction of a received signal using the phase difference of the signal which received the influence of the noise greatly.
  • the PLC device 10 can suppress a decrease in the correction accuracy of the clock error correction due to an overflow occurring in the AD converter 12D due to noise and a loss of linearity of the signal. Therefore, the PLC device 10 can suppress a decrease in synchronization accuracy between the transmission side and the reception side, and can suppress the occurrence of a communication error.
  • the communication device can be connected to a transmission path to which another communication device is connected.
  • the communication device calculates a first phase difference that is a phase difference between a receiving circuit that receives a signal transmitted from another communication device and a signal point related to the signal and a reference point according to a modulation method of the PLC device 10
  • a correction circuit that corrects the phase of the signal based on the first phase difference, a measurement circuit that measures the influence of noise on the transmission path received by the signal, and a correction circuit based on the influence of noise Includes a control circuit that determines whether or not to correct the phase of the signal using the first phase difference.
  • the communication device is, for example, the PLC device 10.
  • the phase difference is, for example, a phase rotation amount.
  • the arithmetic circuit is, for example, a clock error estimation circuit 54.
  • the correction circuit is a clock error correction circuit 56.
  • the measurement circuit is, for example, a counter 52.
  • the control circuit is, for example, a selector 55.
  • the communication apparatus can correct the clock error between the transmission side and the reception side while suppressing the influence of noise (for example, impulse noise), that is, the phase of the reception signal.
  • the communication apparatus can reduce the phase rotation of the received signal due to the clock error, suppress the occurrence of the communication error, and improve the communication performance. Even if there is a signal with a high signal level that causes an overflow during the transmission of one signal, the communication device can properly correct the phase when receiving this signal, so that signal reception after this signal continues normally. it can.
  • the communication apparatus can absorb the phase difference between the signal point and the reference point, pilot symbols inserted into the signal can be reduced. Therefore, the communication apparatus can improve the signal correction performance while suppressing a decrease in signal transmission efficiency, and can suppress the deterioration of communication performance such as a burst error.
  • the measurement circuit may count the number of times that the signal has exceeded a predetermined signal level for a predetermined period.
  • the arithmetic circuit may calculate the first phase difference in a predetermined period.
  • the control circuit may determine whether or not the correction circuit corrects the phase of the signal based on the first phase difference based on the counted number of times.
  • the communication apparatus can determine whether to use the received signal for derivation of the phase difference in consideration of the signal level. Therefore, the communication apparatus can suppress a phase difference being derived using a signal having a large signal level and linearity not being maintained, and performing phase correction of the signal.
  • the correction circuit may stop correcting the phase difference of the signal based on the first phase difference when the counted number is equal to or greater than a predetermined number under the control of the control circuit.
  • the communication apparatus can suppress the phase difference being derived using a signal having a large signal level such as impulse noise, and can suppress the occurrence of a communication error.
  • the correction circuit may correct the phase of the signal using the first phase difference when the counted number is less than a predetermined number under the control of the control circuit.
  • the communication device can derive a phase difference using a signal with an appropriate signal level, and improve the accuracy of signal phase correction.
  • the arithmetic circuit calculates a second phase difference that is a phase difference between the signal point and the reference point in a period before the predetermined period, and the correction circuit controls the second phase difference under the control of the control circuit.
  • the phase of the signal may be corrected based on the phase difference.
  • the communication apparatus can derive a phase difference using a signal in a period different from the period in which a signal having a high signal level is acquired, and can suppress the occurrence of a communication error. Further, the communication device can derive a phase difference using a signal of an appropriate level, and can improve the accuracy of signal phase correction. Some periods may overlap between the predetermined period and the period before the predetermined period.
  • the signal may include a multicarrier signal.
  • the arithmetic circuit may calculate the first phase difference for each subcarrier.
  • the correction circuit may correct the phase of the signal based on the statistical value of the first phase difference of each subcarrier.
  • the communication apparatus can correct the phase of the multicarrier signal in consideration of the phase difference for each subcarrier.
  • the communication apparatus can reduce the phase correction value in each subcarrier by correcting the phase of the multicarrier signal using the statistical value (for example, average value) of the phase difference of each subcarrier, and the phase correction can be performed. Processing load can be reduced.
  • the transmission line may be the power line 1A.
  • power line communication data with as high redundancy as possible is transmitted after the header, and attempts to suppress poor communication characteristics. Therefore, for example, even if the decoding accuracy of one signal corresponding to impulse noise becomes insufficient, the communication device can maintain the decoding accuracy of other signals.
  • the first embodiment has been described as an example of the technique in the present disclosure.
  • the technology in the present disclosure is not limited to this, and can also be applied to embodiments in which changes, replacements, additions, omissions, and the like are performed.
  • the communication apparatus is applied to the PLC apparatus 10 that performs power line communication.
  • the communication apparatus is not limited to power line communication, and is applied to various communication apparatuses that perform communication and the like via a LAN. Also good.
  • each circuit may be configured by hardware of a dedicated electric circuit or electronic circuit, or may be realized by a processor executing a predetermined program.
  • the present disclosure is useful for a communication device and a communication method that can suppress a decrease in synchronization accuracy between a transmission side and a reception side even when noise with a large signal level occurs on a transmission line.

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  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

伝送路上に信号レベルの大きなノイズが発生しても、送信側と受信側との同期精度の低下を抑制できる通信装置を提供する。通信装置は、受信された信号に係る信号点と通信装置の変調方式に応じた基準点との第１の位相差を算出する演算回路と、第１の位相差に基づいて、信号の位相を補正する補正回路と、信号が受けた伝送路上のノイズの影響を測定する測定回路と、ノイズの影響に基づいて、補正回路が第１の位相差を用いて信号の位相を補正するか否かを判定する制御回路と、を備える。

Description

通信装置及び通信方法
　本開示は、通信装置及び通信方法に関する。
　従来の電力線通信装置として、以下の配電線搬送移送偏移変調信号復調回路が知られている（特許文献１参照）。この復調回路は、商用周波を位相基準信号として用いて、受信側が位相基準信号を同期信号として用いている。この復調回路は、特定のタイミングで同期信号の同相成分および直交成分を記憶して、０度位相基準信号及び９０度位相基準信号として用いている。この復調回路は、０度位相基準信号及び９０度位相基準信号と搬送波信号の同相成分と直交成分を比較することによって、位相基準信号と搬送波信号との間の位相差を把握する。この復調回路は、搬送波信号の同相成分と直交成分について、共役複素数を乗算して位相差を補正する。
特開平７－２９７７６６号公報
　特許文献１の復調回路では、ノイズによる影響を考慮していない。そのため、例えば伝送路上に信号レベルの大きなノイズ（例えばインパルスノイズ）が発生すると、送信側と受信側との同期精度が低下する可能性がある。
　本開示は、上記事情に鑑みてなされたものであり、伝送路上に信号レベルの大きなノイズが発生しても、送信側と受信側との同期精度の低下を抑制できる通信装置及び通信方法を提供する。
　本開示の通信装置は、他の通信装置が接続される伝送路に接続可能な通信装置であって、他の通信装置から送信された信号を受信する受信回路と、信号に係る信号点と通信装置の変調方式に応じた基準点との第１の位相差を算出する演算回路と、第１の位相差に基づいて、信号の位相を補正する補正回路と、信号が受けた伝送路上のノイズの影響を測定する測定回路と、ノイズの影響に基づいて、補正回路が第１の位相差を用いて信号の位相を補正するか否かを判定する制御回路と、を備える。
　本開示の通信方法は、伝送路を介して他の通信装置から送信された信号を受信し、信号が受けた伝送路上のノイズの影響を測定し、信号に係る信号点と通信装置の変調方式に応じた基準点との第１の位相差を算出し、ノイズの影響及び第１の位相差に基づいて、信号の位相を補正するか否かを判定し、第１の位相差に基づいて、信号の位相を補正する。
　本開示によれば、伝送路上に信号レベルの大きなノイズが発生しても、送信側と受信側との同期精度の低下を抑制できる。
第１の実施形態における通信システムの構成例を示す模式図 ＰＬＣ装置のハードウェア構成例を示すブロック図 ＰＬＣ・ＰＨＹブロックのハードウェア構成例を示すブロック図 カウンタがカウントするオーバーフロー数を説明するための模式図 ＰＬＣ装置の動作手順の一例を示すフローチャート
　以下、適宜図面を参照しながら、実施形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。尚、添付図面及び以下の説明は、当業者が本開示を十分に理解するために提供されるものであり、これらにより請求の範囲に記載の主題を限定することは意図されていない。
　（本開示の一形態を得るに至った経緯）
　従来の電力線通信では、電力線上でインパルスノイズが発生すると、位相基準信号はインパルスノイズの影響を大きく受ける。ノイズの影響を受けた信号の位相差は、ノイズの影響を受けていない信号の位相差と異なる。そのため、ノイズの影響を受けた信号の位相差は、適切なクロック誤差を意味しない。従って、ノイズの影響を受けた信号の位相差に基づいて受信側のクロック誤差を補正すると、却って送信側と受信側とのクロック誤差が拡大して、送信側と受信側での同期が不十分となる。よって、通信エラーが多発する虞がある。
　以下、伝送路上に信号レベルの大きなノイズが発生しても、送信側と受信側との同期精度の低下を抑制できる通信装置及び通信方法について説明する。
　（第１の実施形態）
　［構成等］
　図１は第１の実施形態における通信システム５の構成例を示す模式図である。通信システム５では、電力線１Ａに、複数のＰＬＣ（Ｐｏｗｅｒ　Ｌｉｎｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：電力線通信）装置１０が接続される。ＰＬＣ装置１０は、例えば、ＩＥＥＥ（Ｔｈｅ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒｓ）１９０１の規格に準拠して、電力線通信する。ＰＬＣ装置１０は、通信装置の一例である。
　ＰＬＣ装置１０は、例えば、ＰＬＣモデム、ＰＬＣモデムを内蔵した電気機器でもよい。この電気機器は、例えば、テレビ、電話、ビデオデッキ、セットトップボックスなどの家電機器や、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）、ファクシミリ、プリンタなどの事務機器、を含んでもよい。また、ＰＬＣ装置１０は、スマートメータなどのインフラ機器、セキュリティカメラ、センサ機器などのＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）機器、を含んでもよい。
　図２は、ＰＬＣ装置１０のハードウェア構成例を示すブロック図である。ＰＬＣ装置１０は、回路モジュール３０及びスイッチング電源２０を有する。
　スイッチング電源２０は、各種の電圧（例えば、＋１．２Ｖ、＋３．３Ｖ、＋１２Ｖ）を回路モジュール３０に供給する。スイッチング電源２０は、例えば、スイッチングトランス、ＤＣ－ＤＣコンバータ（いずれも図示せず）を含む。スイッチング電源２０への電源は、電源コネクタ２１からインピーダンスアッパー２７、交流直流変換器２４を介して供給される。電源コネクタ２１は、例えば、ＰＬＣ装置１０が有する筐体１００の背面に設けられる。
　回路モジュール３０は、メインＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）１１、及びＡＦＥ・ＩＣ（Ａｎａｌｏｇ　Ｆｒｏｎｔ　ＥＮＤ・Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ)１２、を含む。また、回路モジュール３０は、ローパスフィルタ（ＬＰＦ：Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）１３、ドライバＩＣ１５、カプラ１６、バンドパスフィルタ（ＢＰＦ：Ｂａｎｄ　Ｐａｓｓ　Ｆｉｌｔｅｒ）１７、及びメモリ１８を含む。また、回路モジュール３０は、イーサネット（登録商標）ＰＨＹ・ＩＣ（Ｐｈｙｓｉｃａｌ　ｌａｙｅｒ・Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）１９、及びＡＣサイクル検出器６０を含む。
　カプラ１６は、電源コネクタ２１に接続され、更に電源ケーブル１Ｂ、電源プラグ２５、コンセント２を介して電力線１Ａに接続される。ＬＥＤ２３は、表示部として動作し、メインＩＣ１１に接続される。モジュラージャック２２には、各種機器（例えばＰＣ）に接続するためのＬＡＮケーブル２６が接続される。モジュラージャック２２は、例えば筐体１００の背面に設けられる。ＬＥＤ２３は、例えば筐体１００の前面に設けられる。
　メインＩＣ１１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１１Ａ、及びＰＬＣ・ＭＡＣ（Ｐｏｗｅｒ　Ｌｉｎｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ・Ｍｅｄｉａ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌ　ｌａｙｅｒ）ブロック１１Ｃ１，１１Ｃ２を含む。また、メインＩＣ１１は、ＰＬＣ・ＰＨＹ（Ｐｏｗｅｒ　Ｌｉｎｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ・Ｐｈｙｓｉｃａｌ　ｌａｙｅｒ）ブロック１１Ｂ１，１１Ｂ２を含む。
　ＣＰＵ１１Ａは、３２ビットのＲＩＳＣ（Ｒｅｄｕｃｅｄ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ）プロセッサを実装する。ＰＬＣ・ＭＡＣブロック１１Ｃ２は、送信信号のＭＡＣ層（Ｍｅｄｉａ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌ　ｌａｙｅｒ）を管理する。ＰＬＣ・ＭＡＣブロック１１Ｃ１は、受信信号のＭＡＣ層を管理する。
　ＰＬＣ・ＰＨＹブロック１１Ｂ２は、送信信号のＰＨＹ層（Ｐｈｙｓｉｃａｌ　ｌａｙｅｒ）を管理する。ＰＬＣ・ＰＨＹブロック１１Ｂ１は、受信信号のＰＨＹ層を管理する。
　ＡＦＥ・ＩＣ１２は、ＤＡ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）１２Ａ、ＡＤ変換器（ＡＤＣ：Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）１２Ｄ、及び可変増幅器（ＶＧＡ：Ｖａｒｉａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ）１２Ｂ，１２Ｃを含む。
　カプラ１６は、コイルトランス１６Ａ、及びカップリング用コンデンサ１６Ｂ，１６Ｃを含む。なお、ＣＰＵ１１Ａは、メモリ１８に記憶されたデータを利用して、ＰＬＣ・ＭＡＣブロック１１Ｃ１，１１Ｃ２、及びＰＬＣ・ＰＨＹブロック１１Ｂ１，１１Ｂ２の動作を制御し、ＰＬＣ装置１０の全体を制御する。
　図２では、ＰＬＣ装置１０が、ＰＬＣ・ＭＡＣブロック１１Ｃ１，１１Ｃ２と、ＰＬＣ・ＰＨＹブロック１１Ｂ１，１１Ｂ２と、を含み、それぞれ送信用と受信用として用いることを例示した。この代わりに、ＰＬＣ装置１０が、ＰＬＣ・ＭＡＣブロック１１Ｃ及びＰＬＣ・ＰＨＹブロック１１Ｂ（図示せず）を含み、送信及び受信共通に使用してもよい。
　尚、ＰＬＣ・ＭＡＣブロック１１Ｃ１，１１Ｃ２を単にＰＬＣ・ＭＡＣブロック１１Ｃとも称する。ＰＬＣ・ＰＨＹブロック１１Ｂ１，１１Ｂ２を単にＰＬＣ・ＰＨＹブロック１１Ｂとも称する。
　メインＩＣ１１は、一般的なモデムと同様に、例えばデータ通信のための基本的な制御又は変復調を含む信号処理を行う電気回路（ＬＳＩ：Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）である。例えば、メインＩＣ１１は、モジュラージャック２２を介して通信端末（例えばＰＣ）から出力される受信データを変調し、送信信号（データ）としてＡＦＥ・ＩＣ１２に出力する。また、メインＩＣ１１は、電力線１Ａ側からＡＦＥ・ＩＣ１２を介して入力される信号を、受信信号（データ）として復調し、モジュラージャック２２を介して通信端末（例えばＰＣ）に出力する。
　ＡＣサイクル検出器６０は、各々のＰＬＣ装置１０が共通のタイミングにおいて制御するために必要な同期信号を生成する。ＡＣサイクル検出器６０は、ダイオードブリッジ６０ａ、抵抗６０ｂ，６０ｃ、ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）電源供給部６０ｅ、及びオペアンプ６０ｄを含む。
　ダイオードブリッジ６０ａは、抵抗６０ｂに接続される。抵抗６０ｂは、抵抗６０ｃと直列に接続される。抵抗６０ｂ，６０ｃは、オペアンプ６０ｄの一方の端子に並列に接続される。ＤＣ電源供給部６０ｅは、オペアンプ６０ｄの他方の端子に接続される。
　ＡＣサイクル検出器６０による同期信号の生成は、具体的には、次のように行う。即ち、電力線１Ａに供給される商用電源の交流電力波形ＡＣ（５０Ｈｚ又は６０Ｈｚの正弦波からなる交流波形）の電圧のゼロクロス点を検出し、ゼロクロス点のタイミングを基準とする同期信号を生成する。同期信号の一例としては、交流電力波形のゼロクロス点に同期した複数のパルスからなる矩形波が挙げられる。
　なお、ＡＣサイクル検出器６０は必須ではない。この場合、ＰＬＣ装置１０間の同期は、例えば通信信号に含まれる同期信号を用いる。
　ＰＬＣ装置１０による通信は、概略次のように行われる。モジュラージャック２２から入力されたデータは、イーサネット（登録商標）ＰＨＹ・ＩＣ１９を介してメインＩＣ１１に送られ、デジタル信号処理を施すことによってデジタル信号が生成される。生成されたデジタル信号は、ＡＦＥ・ＩＣ１２のＤＡ変換器１２Ａによってアナログ信号に変換される。変換されたアナログ信号は、ローパスフィルタ１３、ドライバＩＣ１５、カプラ１６、電源コネクタ２１、電源ケーブル１Ｂ、電源プラグ２５、コンセント２を介して電力線１Ａに出力される。
　また、電力線１Ａから受信された信号は、カプラ１６を経由してバンドパスフィルタ１７に送られ、ＡＦＥ・ＩＣ１２の可変増幅器１２Ｃによりゲイン調整された後、ＡＤ変換器１２Ｄによりデジタル信号に変換される。変換されたデジタル信号は、メインＩＣ１１に送られ、デジタル信号処理を施すことによって、デジタルデータに変換される。変換されたデジタルデータは、イーサネット（登録商標）ＰＨＹ・ＩＣ１９を介してモジュラージャック２２から出力される。
　図３は、ＰＬＣ・ＰＨＹブロック１１Ｂ１のハードウェア構成例を示すブロック図である。
　ＰＬＣ・ＰＨＹブロック１１Ｂ１は、変換回路５１、カウンタ５２、ＦＥＱ（Ｆｒｅｑｕｅｎｃｙ　Ｄｏｍａｉｎ　Ｅｑｕａｌｉｚｅｒ：等化器）５３、クロック誤差推定回路５４、セレクタ５５、クロック誤差補正回路５６、及びタイミング制御回路５７を有する。
　変換回路５１は、タイミング制御結果に応じた期間で、伝送路（例えば電力線１Ａ）を経由して受信した信号（受信信号）の時間軸データを、周波数軸データに変換する。この変換では、例えば、フーリエ変換やウェーブレット変換が行われる。
　カウンタ５２は、タイミング制御結果に応じた期間で、オーバーフロー数をカウントする。オーバーフロー数は、ＡＤ変換器１２Ｄから出力された時間軸データの信号レベルが閾値ｔｈａ以上となった回数である。受信回路は、例えば、バンドパスフィルタ１７、可変増幅器１２Ｃ、ＡＤ変換器１２Ｄ、ＰＬＣ・ＰＨＹブロック１１Ｂ１、及びＰＬＣ・ＭＡＣブロック１１Ｃ１を含む。
　図４は、オーバーフロー数を説明するための模式図である。図４では、横軸は時刻を示し、縦軸は信号レベルを示す。図４では、信号レベルの閾値ｔｈａが±５１２の位置に設定されている。
　図４では、時刻ｔ１において、信号レベルが－７００程度となっており、信号レベル（絶対値）が閾値ｔｈａを超え、オーバーフローが発生している。つまり、時刻ｔ１において、インパルスノイズが発生している。カウンタ５２は、図４の時間区間では、カウント結果として、オーバーフロー数「１」をセレクタ５５へ出力する。
　ＦＥＱ５３は、等化係数を用いて等化処理を行う。等化処理は、例えば、公知の方法により行われる。ＦＥＱ５３は、等化処理では、周波数軸データの複素情報と既知データとを比較して等化係数を求め、複素情報を等化する。言い換えると、ＦＥＱ５３は、伝送路としての電力線１Ａの状態（伝送路状態）を推定し、推定された伝送路状態の逆特性を掛け合わせ、伝送路による通信に係る影響を相殺する。
　ＦＥＱ５３は、変換回路５１から周波数軸データを順次取得し、セレクタ５５から後述するクロック誤差推定値Ｅ２を取得する。ＦＥＱ５３は、イコライザとして動作し、伝送路歪を除去する補正を行う。
　また、ＦＥＱ５３は、クロック誤差推定値Ｅ２に基づいて、等化係数を補正する。つまり、ＦＥＱ５３は、前回のクロック誤差推定結果に基づいて、等化係数を更新する。ここでは、ＦＥＱ５３は、クロック誤差に対する補正を加味するので、クロック誤差推定値Ｅ２で示される位相回転量の逆回転量を、等化係数に作用させる。例えば、ＦＥＱの等化係数は、複素数で示すとＡ＊ｅｘｐ（ｊ＊Ｂ）となる。尚、Ａは、振幅の補正値を示し、Ｂは位相の補正値を示し、ｊは虚数単位を示し、アスタリスク「＊」は乗算符号を示す。ＦＥＱ５３は、クロック誤差による位相回転量がＣである場合、等化係数を、Ａ＊ｅｘｐ（ｊ＊（Ｂ－Ｃ））とすることで更新する。
　このように、ＦＥＱ５３は、電力線１Ａの状態と、クロック誤差の推定値に相当する分の位相回転と、を考慮し、その逆特性を導出する。ＦＥＱ５３による演算結果は、等化処理後の周波数軸データとして、クロック誤差推定回路５４及びクロック誤差補正回路５６へ出力される。
　クロック誤差推定回路５４は、等価処理後の周波数軸データを取得する。クロック誤差推定回路５４は、周波数軸データに基づいてクロック誤差を推定し、クロック誤差推定値Ｅ１を得る。クロック誤差推定は、例えば、１シンボル毎に行われる。
　クロック誤差推定値とは、送信側のＰＬＣ装置１０と受信側のＰＬＣ装置１０との間の水晶発振器等により発生するクロックの差分の推定値である。クロック誤差は、例えば、１５ｐｐｍ（ｐａｒｔｓ　ｐｅｒ　ｍｉｌｌｉｏｎ）～５０ｐｐｍである。
　クロック誤差は、例えば、周波数軸データとしてのシンボルの各信号点と、基準点と、の差異で示される。この差異は、２つの点の位相回転量として示され、時間的なずれを意味する。つまり、実際に受信された受信信号に係る信号点は、クロック誤差により基準点（理想点）からずれることがあるが、そのずれが位相回転量として示される。
　クロック誤差推定回路５４は、サブキャリア毎に、位相回転量を推定する。クロック誤差推定回路５４は、各サブキャリアにおける信号点から、１つ以上の基準点のうち、位相回転量を推定するための基準点を選定する。クロック誤差推定回路５４は、複素座標平面上での選定された基準点に対する信号点の位相回転量を導出する。
　１つ以上の基準点は、ＰＬＣ装置１０が採用する通信の変調方式に従ったコンスタレーションにおける１つ以上の円周上の点である。変調方式は、ＢＰＳＫ（Ｂｉｎａｒｙ　Ｐｈｓｅ　Ｓｈｉｆｔ　Ｋｅｙｉｎｇ）、ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ　ＰＳＫ）、８ＰＳＫ、ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ　Ａｍｐｌｉｔｕｄｅ　Ｍｐｄｕｌａｔｉｏｎ）、等を含む。
　例えば、ＱＰＳＫの場合、ＱＰＳＫは１シンボル４ビットであるので、「００」、「０１」、「１０」、「１１」の複素座標平面上の各点が、基準点となる。信号点と基準点との比較は、サブキャリア毎に行われる。
　クロック誤差推定回路５４は、基準点を選定する際、例えば、信号点に最も近い基準点を選定する。クロック誤差推定回路５４は、選定された信号点からの位相回転量を算出する。例えば、クロック誤差推定回路５４は、ＱＰＳＫの場合、信号点が「１０」の基準点に近い場合、「１０」の基準点からの位相回転量を算出する。尚、信号点と選定される基準点とが、複素座標平面上の異なる象限に存在してもよい。
　また、クロック誤差推定回路５４は、サブキャリア毎の信号点の基準点に対する位相回転量の平均値を算出し、この平均値をクロック誤差推定値Ｅ１とする。この平均値は、受信信号のシンボルが、理想信号のシンボル（例えば伝送路状況を加味しない送信信号のシンボル）に対して、どの程度時間的にずれているかという誤差を示す。尚、平均値でなくても、他の統計値が用いられてもよい。
　クロック誤差推定回路５４は、クロック推定結果としてクロック誤差推定値Ｅ１をセレクタ５５へ送る。
　セレクタ５５は、カウンタ５２からカウント結果としてオーバーフロー数の情報を取得する。セレクタ５５は、オーバーフロー数と閾値ｔｈｂとを比較する。閾値ｔｈｂは、例えば「１」であるが、その他の値でもよい。例えば、熱雑音が少ない環境では、閾値ｔｈｂは「１」に設定され、熱雑音が多い環境では、閾値ｔｈｂは２以上の値に設定される。
　セレクタ５５は、オーバーフロー数が閾値ｔｈｂ未満である場合、クロック誤差推定値Ｅ２として、クロック誤差推定値Ｅ１を選択する。セレクタ５５は、オーバーフロー数が閾値ｔｈｂ以上である場合、クロック誤差推定値Ｅ２として、メモリ（不図示）に保持されたクロック誤差推定値Ｅ０を選択する。セレクタ５５は、クロック誤差推定値Ｅ２を、ＦＥＱ５３とクロック誤差補正回路５６とタイミング制御回路５７とへ送る。
　クロック誤差推定値Ｅ０は、前回のクロック誤差推定時に選択されたクロック誤差推定値Ｅ２であり、前回のクロック誤差推定値Ｅ２の選択時にセレクタ５５によりメモリ（不図示）に保持される。メモリは、例えば、ＰＬＣ・ＰＨＹブロック１１Ｂ１が有し、例えばセレクタ５５が有する。
　クロック誤差補正回路５６は、セレクタ５５からのクロック誤差推定値Ｅ２を取得する。クロック誤差補正回路５６は、クロック誤差推定値Ｅ２に応じたクロック補正値を用いて、等価処理後の周波数軸データの位相回転を補正する。つまり、クロック誤差補正回路５６は、クロック誤差推定値Ｅ２に基づいて、受信信号の位相を補正する。
　クロック誤差補正回路５６は、例えば、等化処理後の周波数軸データのシンボルに対して、クロック誤差推定値Ｅ２が示す位相回転量の逆回転量を乗算し、シンボルを逆回転させ、クロック誤差による位相回転量を相殺する。クロック誤差補正回路５６は、１シンボル毎に、クロック補正値を導出し、シンボルに作用させる。クロック誤差補正回路５６は、位相補正後の周波数軸データを、デコーダへ送る。デコーダは、位相補正後の周波数軸データを用いて復調や誤り訂正を行う。
　タイミング制御回路５７は、時間軸データにおける所定の期間（タイミング）（シンボルタイミングに相当）を指定し、その期間の情報を変換回路５１及びカウンタ５２へ送る。次回の受信信号を用いたクロック誤差推定に用いられる期間が変更になる。タイミング制御回路５７は、この変更に係る情報を通知する。
　タイミング制御回路５７は、シンボルｎに対するタイミング指定が終了した後、クロック誤差推定値Ｅ２に基づいて、シンボル（ｎ＋１）に対するタイミング指定のために、タイミング指定値（つまり指定期間）を更新する。ここでは、タイミング制御回路５７は、クロック誤差補正を加味するので、クロック誤差推定値Ｅ２で示される位相回転量の逆回転量に応じた期間を、タイミング指定値に作用させる。
　［動作等］
　次に、ＰＬＣ装置１０の動作例を示す。
　図５は、ＰＬＣ・ＰＨＹブロック１１Ｂ１の動作手順を示すフローチャートである。
　まず、変換回路５１は、ＡＤ変換器１２Ｄから時間軸データを取得し、時間軸データを周波数軸データに変換する（Ｓ１１）。カウンタ５２は、ＡＤ変換器１２Ｄから時間軸データを取得し、時間軸データのオーバーフロー数をカウントする（Ｓ１１）。
　ＦＥＱ５３は、等化係数を用いて等化処理する。これにより、伝送路特性による周波数軸データへの影響が相殺される。クロック誤差推定回路５４は、等化処理後の周波数軸データに基づいて、クロック誤差推定値Ｅ１を計算する（Ｓ１２）。
　セレクタ５５は、カウンタ５２によりカウントされたオーバーフロー数が閾値ｔｈｂであるか否かを判定する（Ｓ１３）。オーバーフロー数が閾値ｔｈｂ未満であるか場合、セレクタ５５は、クロック誤差推定値Ｅ２として、クロック誤差推定値Ｅ１を選択する（Ｓ１４）。オーバーフロー数が閾値ｔｈｂ以上である場合、セレクタ５５は、クロック誤差推定値Ｅ２として、クロック誤差推定値Ｅ０を選択する（Ｓ１５）。
　クロック誤差補正回路５６は、クロック誤差推定値Ｅ２に基づいて、クロック誤差を補正する（Ｓ１６）。ＦＥＱ５３は、クロック誤差推定値Ｅ２に基づいて、等化係数を制御する（Ｓ１６）。タイミング制御回路５７は、クロック誤差推定値Ｅ２に基づいて、シンボルタイミングを制御する（Ｓ１６）。
　［効果等］
　電力線１Ａに接続された各ＰＬＣ装置１０は、個々にクロック発振器（例えば水晶発振器）を搭載している。各ＰＬＣ装置１０のクロックには差があるので、クロックの差分を受信側で補正しないと、各ＰＬＣ装置１０間で同期がとれず、受信側での復元精度が低下する。特に、インパルスノイズの影響を大きく受けた信号の位相差を利用して、受信信号の位相補正を行うと、受信信号の復元精度が低下し易い。インパルスノイズは、例えばインバータやスイッチング電源２０において発生し易い。
　本実施形態のＰＬＣ装置１０は、インパルスノイズ等の信号レベルが所定レベル以上の信号が重畳されていないと推定される期間で、その期間に得られた周波数軸データに基づくクロック誤差推定値Ｅ１を用いて、クロック誤差を補正する。また、ＰＬＣ装置１０は、インパルスノイズ等の信号が重畳されていると推定される期間では、クロック誤差推定値Ｅ１を用いず、過去に得られたクロック誤差推定値（例えばクロック誤差推定値Ｅ０）を用いて、クロック誤差を補正する。
　即ち、ＰＬＣ装置１０は、伝送路上のノイズの影響に基づいて、送信側と受信側とのクロック誤差に依存する受信信号の位相回転を補正する方法を判定する。これにより、ＰＬＣ装置１０は、ノイズの影響を大きく受けた信号の位相差を利用して、受信信号の位相補正を行うことを抑制できる。
　つまり、ＰＬＣ装置１０は、ノイズによりＡＤ変換器１２Ｄにおいてオーバーフローが発生し、信号の線形性が崩れることによって、クロック誤差補正の補正精度が低下することを抑制できる。従って、ＰＬＣ装置１０は、送信側と受信側での同期精度の低下を抑制でき、通信エラーの発生を抑制できる。
　このように、通信装置は、他の通信装置が接続される伝送路に接続可能である。通信装置は、他の通信装置から送信された信号を受信する受信回路と、信号に係る信号点とＰＬＣ装置１０の変調方式に応じた基準点との位相差である第１の位相差を算出する演算回路と、第１の位相差に基づいて、信号の位相を補正する補正回路と、信号が受けた伝送路上のノイズの影響を測定する測定回路と、ノイズの影響に基づいて、補正回路が第１の位相差を用いて信号の位相を補正するか否かを判定する制御回路と、を備える。
　通信装置は、例えばＰＬＣ装置１０である。位相差は、例えば位相回転量である。演算回路は、例えばクロック誤差推定回路５４である。補正回路は、クロック誤差補正回路５６である。測定回路は、例えばカウンタ５２である。制御回路は、例えばセレクタ５５である。
　これにより、通信装置は、ノイズ（例えばインパルスノイズ）の影響を抑制して、送信側と受信側とのクロック誤差を補正でき、つまり受信信号の位相を補正できる。これにより、通信装置は、クロック誤差に起因する受信信号の位相回転が低減し、通信エラーの発生等を抑制し、通信性能を向上できる。また、１つの信号の送信途中にオーバーフローが発生する信号レベルの高い信号が存在しても、通信装置は、この信号の受信時に適切に位相補正できるので、この信号以降の信号受信を正常に継続できる。
　また、通信装置は、信号点と基準点との位相差を吸収できるので、信号に挿入されるパイロットシンボルを低減できる。よって、通信装置は、信号の伝送効率の低下を抑制しながら、信号の補正性能を向上でき、バーストエラー等の通信性能の劣化を抑制できる。
　また、測定回路は、所定の期間、信号が所定の信号レベルを超えた回数をカウントしてもよい。演算回路は、所定の期間に第１の位相差を算出してもよい。制御回路は、カウントされた回数に基づいて、補正回路が第１の位相差に基づいて信号の位相を補正するか否かを判定してもよい。
　これにより、通信装置は、信号レベルを加味して、受信された信号を位相差の導出に用いるか否かを決定できる。よって、通信装置は、信号レベルが大きく、線形性が維持されない信号を用いて位相差が導出され、信号の位相補正が行われることを抑制できる。
　また、補正回路は、制御回路の制御により、カウントされた回数が所定数以上である場合、第１の位相差に基づく信号の位相差の補正を停止してもよい。
　これにより、通信装置は、インパルスノイズ等の信号レベルの大きな信号を用いて位相差が導出されることを抑制でき、通信エラーの発生を抑制できる。
　また、補正回路は、制御回路の制御により、カウントされた回数が所定数未満である場合、第１の位相差を用いて信号の位相を補正してもよい。
　これにより、通信装置は、信号レベルが適正な信号を用いて位相差を導出でき、信号の位相の補正精度を向上できる。
　また、演算回路は、所定の期間よりも前の期間に、信号点と基準点との位相差である第２の位相差を算出し、補正回路は、制御回路の制御により、第２の位相差に基づいて信号の位相を補正してもよい。
　これにより、通信装置は、信号レベルが大きな信号が取得された期間とは異なる期間の信号を用いて位相差を導出でき、通信エラーの発生を抑制できる。また、通信装置は、適正なレベルの信号を用いて位相差を導出でき、信号の位相の補正精度を向上できる。所定の期間と、所定の期間よりも前の期間とは、一部の期間が重複してもよい。
　また、信号は、マルチキャリア信号を含んでもよい。演算回路は、サブキャリア毎に第１の位相差を算出してもよい。補正回路は、各サブキャリアの第１の位相差の統計値に基づいて、信号の位相を補正してもよい。
　これにより、通信装置は、サブキャリア毎の位相差を加味してマルチキャリア信号の位相を補正できる。また、通信装置は、各サブキャリアの位相差の統計値（例えば平均値）を用いてマルチキャリア信号の位相を補正することで、各サブキャリアでの位相補正値を小さくでき、位相補正に係る処理負荷を低減できる。
　また、伝送路は、電力線１Ａでもよい。電力線通信では、ヘッダの後になるべく冗長度の高いデータが伝送され、通信特性の悪さを抑制しようとされる。従って、通信装置は、例えばインパルスノイズに相当する１つの信号の復号精度が不十分となっても、他の信号の復号精度を維持できる。
　（他の実施形態）
　以上のように、本開示における技術の例示として、第１の実施形態を説明した。しかし、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施形態にも適用できる。
　第１の実施形態では、通信装置は、電力線通信を行うＰＬＣ装置１０に適用される場合を示したが、電力線通信に限らず、ＬＡＮを介した通信等を行う各種の通信装置に適用されてもよい。
　第１の実施形態では、各回路は、専用の電気回路又は電子回路のハードウェアで構成されてもよいし、プロセッサが所定のプログラムを実行することにより実現されてもよい。
　本開示は、伝送路上に信号レベルの大きなノイズが発生しても、送信側と受信側との同期精度の低下を抑制できる通信装置及び通信方法等に有用である。
１Ａ　電力線
１Ｂ　電源ケーブル
２　コンセント
５　通信システム
１０　ＰＬＣ装置
１１　メインＩＣ
１１Ａ　ＣＰＵ
１１Ｂ１，１１Ｂ２　ＰＬＣ・ＰＨＹブロック
１１Ｃ１，１１Ｃ２　ＰＬＣ・ＭＡＣブロック
１２　ＡＦＥ・ＩＣ
１２Ａ　ＤＡ変換器（ＤＡＣ）
１２Ｂ，１２Ｃ　可変増幅器（ＶＧＡ）
１２Ｄ　ＡＤ変換器（ＡＤＣ）
１３　ローパスフィルタ
１５　ドライバＩＣ
１６　カプラ
１６Ａ　コイルトランス
１６Ｂ，１６Ｃ　カップリング用コンデンサ
１７　バンドパスフィルタ
１８　メモリ
１９　イーサネット（登録商標）ＰＨＹ・ＩＣ
２０　スイッチング電源
２１　電源コネクタ
２２　モジュラージャック
２３　ＬＥＤ
２４　交流直流変換器
２５　電源プラグ
２６　ＬＡＮケーブル
２７　インピーダンスアッパー
２７Ａ，２７Ｂ　コイル
３０　回路モジュール
５１　変換回路
５２　カウンタ
５３　ＦＥＱ
５４　クロック誤差推定回路
５５　セレクタ（ＳＥＬ）
５６　クロック誤差補正回路
５７　タイミング制御回路
６０　ＡＣサイクル検出器
６０ａ　ダイオードブリッジ
６０ｂ，６０ｃ　抵抗
６０ｄ　オペアンプ
６０ｅ　ＤＣ電源供給部
１００　筐体

Claims (14)

  1. 　他の通信装置が接続される伝送路に接続可能な通信装置であって、
    　前記他の通信装置から送信された信号を受信する受信回路と、
    　前記信号に係る信号点と前記通信装置の変調方式に応じた基準点との第１の位相差を算出する演算回路と、
    　前記第１の位相差に基づいて、前記信号の位相を補正する補正回路と、
    　前記信号が受けた伝送路上のノイズの影響を測定する測定回路と、
    　前記ノイズの影響に基づいて、前記補正回路が前記第１の位相差を用いて前記信号の位相を補正するか否かを判定する制御回路と、
    　を備える通信装置。
  2. 　請求項１に記載の通信装置であって、
    　前記測定回路は、所定の期間、前記信号が所定の信号レベルを超えた回数をカウントし、
    　前記演算回路は、前記所定の期間に前記第１の位相差を算出し、
    　前記制御回路は、カウントされた前記回数に基づいて、前記補正回路が前記第１の位相差に基づいて前記信号の位相を補正するか否かを判定する、通信装置。
  3. 　請求項２に記載の通信装置であって、
    　前記補正回路は、前記制御回路の制御により、カウントされた前記回数が所定数以上である場合、前記第１の位相差に基づく前記信号の位相差の補正を停止する、通信装置。
  4. 　請求項２に記載の通信装置であって、
    　前記補正回路は、前記制御回路の制御により、カウントされた前記回数が所定数未満である場合、前記第１の位相差を用いて前記信号の位相を補正する、通信装置。
  5. 　請求項３に記載の通信装置であって、
    　前記演算回路は、前記所定の期間よりも前の期間に、前記信号点と前記基準点との第２の位相差を算出し、
    　前記補正回路は、前記制御回路の制御により、前記第２の位相差に基づいて前記信号の位相を補正する、通信装置。
  6. 　請求項１～５のいずれか１項に記載の通信装置であって、
    　前記信号は、マルチキャリア信号を含み、
    　前記演算回路は、サブキャリア毎に前記第１の位相差を算出し、
    　前記補正回路は、各サブキャリアの前記第１の位相差の統計値に基づいて、前記信号の位相を補正する、通信装置。
  7. 　請求項１～６のいずれか１項に記載の通信装置であって、
    　前記伝送路は、電力線である、通信装置。
  8. 　他の通信装置が接続される伝送路に接続可能な通信装置における通信方法であって、
    　前記他の通信装置から送信された信号を受信し、
    　前記信号が受けた伝送路上のノイズの影響を測定し、
    　前記信号に係る信号点と前記通信装置の変調方式に応じた基準点との第１の位相差を算出し、
    　前記ノイズの影響及び前記第１の位相差に基づいて、前記信号の位相を補正するか否かを判定し、
    　前記第１の位相差に基づいて、前記信号の位相を補正する、通信方法。
  9. 　請求項８に記載の通信方法であって、
    　所定の期間、前記信号が所定の信号レベルを超えた回数をカウントし、
    　前記所定の期間に前記第１の位相差を算出し、
    　カウントされた前記回数に基づいて、前記第１の位相差に基づいて前記信号の位相を補正するか否かを判定する、通信方法。
  10. 　請求項９に記載の通信方法であって、
    　カウントされた前記回数が所定数以上である場合、前記第１の位相差に基づく前記信号の位相差の補正を停止する、通信方法。
  11. 　請求項９に記載の通信方法であって、
    　カウントされた前記回数が所定数未満である場合、前記第１の位相差を用いて前記信号の位相を補正する、通信方法。
  12. 　請求項１０に記載の通信方法であって、
    　前記所定の期間よりも前の期間に、前記信号点と前記基準点との第２の位相差を算出し、
    　前記第２の位相差に基づいて前記信号の位相を補正する、通信方法。
  13. 　請求項８～１２のいずれか１項に記載の通信方法であって、
    　前記信号は、マルチキャリア信号を含み、
    　サブキャリア毎に前記第１の位相差を算出し、
    　各サブキャリアの前記第１の位相差の統計値に基づいて、前記信号の位相を補正する、通信方法。
  14. 　請求項８～１３のいずれか１項に記載の通信方法であって、
    　前記伝送路は、電力線である、通信方法。
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