WO2017111411A1 - 위상 180도로 정렬한 2차 측파대 필터들로 처리한 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로 - Google Patents

위상 180도로 정렬한 2차 측파대 필터들로 처리한 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로 Download PDF

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WO2017111411A1
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피 월커슨벤자민
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피 월커슨벤자민
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0278—Band edge detection

Definitions

  • the phase difference between the output signal of the secondary sideband filter passing the lower sideband of the BPSK modulated signal and the output signal of the secondary sideband filter passing the upper sideband is aligned with the phase 180 ° of the carrier so that
  • the present invention relates to a method for demodulating an ultra low power high speed broadband asynchronous BPSK demodulation and a circuit thereof.
  • Binary Phase Shift Keying (BPSK) modulated signal is a bilateral band signal that suppresses carrier and cannot use carrier signal as its own signal, so it uses synchronous BPSK demodulation method to make carrier by internal oscillator.
  • BPSK Binary Phase Shift Keying
  • the BPSK demodulation has a COSTAS loop as a basic method.
  • the circuit is complicated and the feedback loop including the internal oscillator is used, which consumes a lot of power and limits transmission speed.
  • Asynchronous DPSK demodulation circuit using Analog Integrator and Switched-Capacitor Units has high power consumption, complicated circuit, large area of chip including circuit due to internal oscillation circuit and analog integrator, and the whole area even if only one error occurs in the packet. There is a serious problem of discarding.
  • Korean Patent No. 10-0365982 describes a modulation and demodulation circuit device that is stably performed through a synchronization signal generation unit in a demodulation device.
  • Korean Patent No. 10-1414289 discloses a demodulation method performed asynchronously without an internal oscillator.
  • a phase difference of secondary sideband filters is aligned with a phase of 180 ° of a carrier.
  • the present invention provides a BPSK demodulation circuit and a method thereof.
  • the present invention provides an asynchronous BPSK demodulation circuit and a method thereof, which transmit broadband digital data at high speed and are extremely low in power, and have a simple circuit.
  • the BPSK modulated signal is separated into sideband analog signals through a second low pass filter and a second high pass filter whose cutoff frequency is a carrier frequency, and the lower band analog signal and the upper band analog signal are separated.
  • a sideband processing and phase detection clock generation unit for generating a phase detection clock signal generated at a phase change part by adding the signal, converting the lower band analog signal into a digital signal, and outputting a lower band digital signal;
  • a data demodulation unit which demodulates the data by latching the phase detection clock signal;
  • a data clock recovery unit for generating a data clock using the lower band digital signal and the demodulated data signal.
  • the sideband processing and phase detection clock generation unit a second order low pass filter (2nd Order LPF) for separating the BPSK modulated signal into a lower band analog signal;
  • a second order high pass filter (2nd Order HPF) for separating the upper band analog signal;
  • the lower band analog signal is delayed by 1 ⁇ 4 period of a carrier frequency than the modulated signal and the upper band analog signal is 1 ⁇ 4 cycle of a carrier frequency faster than the modulated signal, so that the phase difference of the side band signals is aligned to the phase of carrier 180 ° .
  • An adder for generating a signal generated by summing two analog signals, that is, a phase sensing clock signal having positive and negative pulses appearing in the phase change portion;
  • a comparator for converting the lower band analog signal into a lower band digital signal.
  • the data demodulator may include a Schmitt-Trigger having hysteresis characteristics for demodulating the data by latching the phase detection clock signal.
  • the data clock recovery unit may include an Exclusive-NOR for restoring a data clock signal by comparing the lower band digital signal with the demodulated data signal.
  • a BPSK modulated signal is separated into sideband analog signals through a second low pass filter and a second high pass filter whose cutoff frequency is a carrier frequency, wherein the lower band analog signal is 1 ⁇ 4 of a carrier frequency than the modulated signal.
  • An ultra-low power fast broadband asynchronous phase shift demodulation method may include providing a data clock recovery through Exclusive-NOR comparing the lower band digital signal with the demodulated data signal.
  • an asynchronous BPSK demodulation circuit and a method thereof in which broadband digital data is transmitted at high speed and is extremely low in power while having a simple circuit.
  • SoC System on Chip
  • FIG. 1 is a circuit diagram illustrating a configuration of an ultra low power high speed broadband asynchronous BPSK demodulation circuit according to an exemplary embodiment of the present invention.
  • FIG. 2 is a graph illustrating a signal of a transmitter having BPSK modulated random data on a carrier of 32 MHz frequency and signals appearing in a BPSK demodulation process of a receiver according to an embodiment of the present invention.
  • FIG. 3 is a flowchart illustrating a demodulation scheme performed in an ultra low power high speed broadband asynchronous BPSK demodulation circuit according to an embodiment of the present invention.
  • the BPSK demodulation circuit includes a sideband processing and phase detection clock generation unit 110, a data demodulation unit 120, and a data clock recovery unit 130. Can be.
  • the sideband processing and phase detection clock generator 110 separates a signal input into a circuit for demodulation, that is, a BPSK modulated signal into a lower sideband (LSB) and an upper sideband (USB), respectively, into sideband analog signals.
  • the separation of the sidebands is performed through a secondary filter having a cutoff frequency of a carrier frequency, a second order low-pass filter separating the lower band analog signals; And a second order high-pass filter separating the upper band analog signal.
  • Each of these separated signals comes from the outputs of the secondary filters, wherein the lower band analog signal is delayed by 1 ⁇ 4 period of the carrier frequency than the modulated signal and the upper band analog signal is 1 ⁇ 4 period faster than the modulated signal by The phase difference of the sideband analog signals is aligned with the 180 ° phase of the carrier, so that the phase change portion can be found.
  • An adder for generating a signal generated by summing the sideband signals, that is, a phase sensing clock signal having positive and negative pulses appearing in the phase change portion of the modulated signal; And a comparator for converting the lower band analog signal into a digital signal.
  • the data demodulator 120 may include a hysteresis circuit such as a Schmitt-Trigger that demodulates data by latching the phase detection clock signal through a hysteresis characteristic.
  • a hysteresis circuit such as a Schmitt-Trigger that demodulates data by latching the phase detection clock signal through a hysteresis characteristic.
  • the data clock recovery unit 130 may include an Exclusive-NOR gate as shown.
  • the data clock can be restored by performing an exclusive-NOR calculation on the lower band digital signal and the demodulated data signal.
  • FIG. 2 is a diagram illustrating a random data signal having a 32 Mbps transmission rate, a signal at a transmitter having BPSK modulated with the 32 MHz frequency carrier, and a BPSK demodulation at a receiving side according to an embodiment of the present invention. It is a graph showing the signals.
  • the graph (a) shows an embodiment of a random data signal to be modulated at the transmitting side
  • the graph (b) shows a phase shift modulation measured at the transmitting side.
  • the signal is shown
  • graph (c) shows the BPSK signal of which the band is limited through the receiving side resonant circuit.
  • graph (d) shows the analog output signal of the second order low pass filter (2nd Order LPF)
  • graph (e) shows the analog output signal of the second order high pass filter (2nd Order HPF)
  • Graph (f) shows a phase sensing clock signal including positive and negative pulses generated by adding the analog output signal of the second order low pass filter and the analog output signal of the second order high pass filter and for data demodulation.
  • the graph (g) shows the demodulated data signal generated by latching the phase detection clock signal with a Schmitt-Trigger having hysteresis characteristics
  • the graph (h) shows the restored data clock. The signal is shown.
  • Each signal shown is generally represented as a clean signal, and it can be seen that the demodulated signal is demodulated to a clear signal.
  • a technique is a 0.18 ⁇ m technique, for example, can be realized even in high-speed operation of 3 Gbps or more, and is a demodulation method that can operate even beyond.
  • FIG. 3 is a flowchart illustrating a demodulation scheme performed in an ultra low power high speed broadband asynchronous BPSK demodulation circuit according to an exemplary embodiment of the present invention. Each step is illustrated through the configuration of the BPSK demodulation circuit described with reference to FIG. 1. Can be performed.
  • step 210 the lower band and the upper band are separated from the BPSK modulated signal, and the cutoff frequency can be separated into the sideband analog signals, respectively, the lower band and the upper band through the secondary LPF and the secondary HPF. have.
  • the lower band analog signal is delayed by 1 ⁇ 4 period of a carrier frequency than the modulated signal, and the upper band analog signal is faster by 1 ⁇ 4 period of a carrier frequency than the modulated signal, so that the phase difference of the side band analog signals is phase 180 of the carrier. This is to find the phase change by aligning with o .
  • An adder that sums the sideband signals may generate a phase sense clock signal having both positive and negative pulses appearing in the phase change portion of the modulated signal, while the lowerband analog signal is converted into a digital signal through a comparator. Can be output as
  • the phase detection clock signal generated in operation 210 may be demodulated by latching a Schmitt-Trigger having hysteresis characteristics.
  • step 230 a data clock can be restored through an Exclusive-NOR gate from the lower band digital signal output in step 210 and the data demodulated in step 220. have.
  • SoC System on Chip
  • the asynchronous BPSK demodulation method according to the embodiment may be implemented in the form of program instructions that may be executed by various computer means, and may be recorded in a computer readable medium.
  • the computer readable medium may include a data structure, a data file, a program instruction, or the like in combination or singly.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as floppy disks, hard disks and magnetic tape, optical media such as DVDs and CD-ROMs, and magnetic disks such as floppy disks.
  • Magneto-optical media and hardware devices specifically configured to store and execute program instructions such as RAM, ROM, flash memory, and the like.
  • program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

BPSK 복조 회로의 구성에 있어서, BPSK 변조신호를 차단 주파수가 캐리어 주파수인 2차 저역 필터와 2차 고역 필터로 하측파대와 상측파대의 아날로그 신호들로 분리되는데, 상기 하측파대 아날로그 신호를 비교기에 의해 하측파대 디지털 신호로 출력하고, 상기 하측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 늦어지고 상기 상측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 빨라져서, 상기 측파대 아날로그 신호들의 위상차가 캐리어의 위상 180o로 정렬 되었으므로 상기 측파대 아날로그 신호들의 합산에 의하여 생성되는 신호, 즉 BPSK 변조신호의 위상 변화부분에 맞추어 나타나는 양펄스와 부펄스가 포함된 위상감지클럭을 생성하는 측파대 처리 및 위상감지클럭 생성부; 상기 위상감지클럭 신호를 슈미트 트리거(Schmitt-Trigger)와 같은 히스테리시스 회로를 통해 래치(Latch) 시킴으로써 데이터를 복조하는 데이터 복조부; 복조된 상기 데이터 신호와 상기 하측파대 디지털 신호를 이용하여 데이터클럭을 발생하는 데이터클럭 복원부를 포함하는 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로가 제공될 수 있다.

Description

위상 180도로 정렬한 2차 측파대 필터들로 처리한 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로
본 발명의 실시예는 BPSK 변조신호의 하측파대를 통과시키는 2차 측파대 필터의 출력 신호와 상측파대를 통과시키는 2차 측파대 필터의 출력 신호의 위상차가 캐리어의 위상 180o로 정렬되어 데이터를 복조하는 초저전력 고속 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다.
BPSK(Binary Phase Shift Keying, 이산 위상 편이) 변조신호는 캐리어를 억압한 양측파대 신호로써 캐리어 신호를 자체신호로 추출할 수 없는 문제로 내부 발진기로 캐리어를 만들어 동기화 시키는 동기식 BPSK 복조 방법을 사용한다.
BPSK 복조는 기본적 방식으로 COSTAS loop가 있는데 회로가 복잡하고 내부 발진기를 포함한 귀환루프를 사용함으로써 전력소모가 많고 전송속도에 한계가 있다. Analog Integrator와 Switched-Capacitor Units을 사용한 비동기식 DPSK 복조 회로는 내부 발진회로와 Analog integrator로 인해 전력소모가 많고 회로가 복잡하며 회로를 포함하는 칩의 면적이 커지며 패킷(Packet)중에 오류 한 개만 생겨도 전체를 버리는 심각한 문제가 있다.
BPSK 복조 회로와 관련하여 한국등록특허 제10-0365982호에서는 복조 장치에서의 동기 신호 생성부를 통해 안정적으로 실시하는 변조 및 복조 회로 장치에 대해서 기재하고 있다. PSK 복조 회로와 관련하여 한국등록특허 제10-1414289호에서는 내부 발진기 없이 비동기식으로 실시하는 복조 방법에 대해서 기재하고 있다.
본 발명의 실시예는 기존 BPSK 변조신호의 복조 방식에 있어서, 전송 속도와 회로의 복잡도, 또한 전력 소모에 대한 문제점을 해결하기 위해 2차 측파대 필터들의 위상차가 캐리어의 위상 180o로 정렬시킴을 이용한 BPSK 복조 회로와 그 방법을 제공하고자 한다.
이에, 광대역 디지털 데이터를 고속 전송하며 초저전력인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공한다.
BPSK 복조 회로의 구성에 있어서, BPSK 변조신호를 차단 주파수가 캐리어 주파수인 2차 저역 필터와 2차 고역 필터를 통하여 측파대 아날로그 신호들로 분리되는데, 상기 하측파대 아날로그 신호와 상기 상측파대 아날로그 신호를 합산하여 위상 변화부분에서 발생하는 위상감지클럭 신호를 생성하고, 상기 하측파대 아날로그 신호를 디지털로 변환하여 하측파대 디지털 신호를 출력하는 측파대 처리 및 위상감지클럭 생성부; 상기 위상감지클럭 신호를 래치(Latch) 시킴으로써 데이터로 복조하는 데이터 복조부; 및 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터클럭을 발생하는 데이터클럭 복원부를 포함하는 초저전력 고속 광대역 비동기식 위상 편이 복조 회로가 제공될 수 있다.
일측에 있어서, 측파대 처리 및 위상감지클럭 생성부는 BPSK 변조신호를 하측파대 아날로그 신호로 분리하는 2차 저역 필터(2nd Order LPF); 상측파대 아날로그 신호로 분리하는 2차 고역 필터(2nd Order HPF); 상기 하측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 늦어지고 상기 상측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 빨라져서, 상기 측파대 신호들의 위상차가 캐리어의 위상 180o로 정렬 되었으므로 두 아날로그 신호들의 합산에 의하여 생성되는 신호, 즉 위상 변화부분에서 나타나는 양펄스와 부펄스를 가진 위상감지클럭 신호를 생성하는 가산기; 및 상기 하측파대 아날로그 신호를 하측파대 디지털 신호로 변환하는 비교기를 포함할 수 있다.
또 다른 측면에 있어서, 데이터 복조부는 상기 위상감지클럭 신호를 래치(Latch)하여 데이터를 복조하는 히스테리시스 특성이 있는 슈미트 트리거(Schmitt-Trigger)를 포함할 수 있다.
또 다른 측면에 있어서, 데이터클럭 복원부는 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 비교하여 데이터클럭 신호를 복원하는 Exclusive-NOR를 포함할 수 있다.
BPSK 복조 방법에 있어서, BPSK 변조신호를 차단 주파수가 캐리어 주파수인 2차 저역 필터와 2차 고역 필터를 통하여 측파대 아날로그 신호들로 분리되는데, 상기 하측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 늦어지고 상기 상측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 빨라져서, 상기 측파대 신호들의 위상차가 캐리어의 위상 180o로 정렬 되었으므로 두 아날로그 신호들의 합산에 의하여 생성되는 신호, 즉 위상 변화부분에서 나타나는 양펄스와 부펄스를 가진 위상감지클럭 신호를 생성하고, 상기 하측파대 아날로그 신호를 디지털로 변환하여 하측파대 디지털 신호를 생성하는 측파대 처리 및 위상감지클럭 생성 단계; 상기 위상감지클럭 신호를 히스테리시스 특성이 있는 슈미트 트리거(Schmitt-Trigger)를 통해서 래치(Latch) 시킴으로써 데이터를 복조하는 단계; 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 비교하는 Exclusive-NOR(배타적 부정 논리합)를 통해 데이터클럭 복원하는 단계를 포함하는 초저전력 고속 광대역 비동기식 위상 편이 복조 방법이 제공될 수 있다.
본 발명의 실시예를 통해서, 광대역 디지털 데이터를 고속 전송하며 초저전력인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다.
이에 더불어 초저전력 소모가 필요한 고속 디지털 통신기기와 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 안정적인 위상 감지로써 수율이 높아져 경제성이 높다.
도 1은 본 발명의 일실시예에 있어서, 초저전력 고속 광대역 비동기식 BPSK 복조 회로 구성을 설명하기 위한 회로도이다.
도 2는 본 발명의 일실시예에 있어서, 랜덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
도 3는 본 발명의 일실시예에 있어서, 초저전력 고속 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도이다.
[부호의 설명]
110: 측파대 처리 및 위상감지클럭 생성부
120: 데이터 복조부
130: 데이터클럭 복원부
210: 측파대 처리 및 위상감지클럭 생성 단계
220: 데이터 복조 단계
230: 데이터클럭 복원 단계
이하, BPSK 복조 회로의 구성과 복조 방법에 대해서 첨부된 도면을 참조하여 자세히 설명한다.
도 1은 본 발명의 일실시예에 있어서, 초저전력 고속 광대역 비동기식 BPSK 복조 회로의 구성을 설명하기 위한 회로도를 도시한 것이다. 도 1과 같은 회로의 구성에 대해 설명하면, 상기 BPSK 복조 회로는 측파대 처리 및 위상감지클럭 생성부(110), 데이터 복조부(120), 그리고 데이터클럭 복원부(130)를 포함하여 구성될 수 있다.
먼저, 측파대 처리 및 위상감지클럭 생성부(110)는 복조를 위해 회로에 입력되는 신호, 즉 BPSK 변조신호를 하측파대(LSB)와 상측파대(USB)를 각각 측파대 아날로그 신호들로 분리하는데, 상기 측파대의 분리는 차단 주파수가 캐리어 주파수인 2차 필터를 통해 이루어지는데, 하측파대 아날로그 신호를 분리하는 2차 저역 통과 필터(2nd order low-pass filter); 및 상측파대 아날로그 신호를 분리하는 2차 고역 통과 필터(2nd order high-pass filter)를 포함할 수 있다.
이렇게 분리된 각각의 신호는 2차 필터들의 출력으로부터 나오는데, 상기 하측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 늦어지고 상기 상측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 빨라져서, 상기 측파대 아날로그 신호들의 위상차가 캐리어의 위상 180o로 정렬 되었으므로써, 위상 변화부분을 찾을 수 있도록 하기 위함이다.
상기 측파대 신호들을 합산에 의하여 생성되는 신호, 즉 상기 변조신호의 위상 변화부분에서 나타나는 양펄스와 부펄스를 가진 위상감지클럭 신호를 생성하는 가산기; 및 상기 하측파대 아날로그 신호를 디지털 신호로 변환하는 비교기를 더 포함하여 구성될 수 있다.
데이터 복조부(120)는 상기 위상감지클럭 신호를 히스테리시스 특성을 통하여 래치(Latch) 시킴으로써 데이터를 복조하는 슈미트 트리거(Schmitt-Trigger)와 같은 히스테리시스 회로를 포함할 수 있다.
데이터클럭 복원부(130)는 도시한 바와 같이 Exclusive-NOR(배타적 부정 논리합) 게이트를 포함하여 구성될 수 있다.
여기서, 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호에 대해서 Exclusive-NOR 계산함으로써 데이터클럭(Data-Clock)을 복원할 수 있다.
도 2는 본 발명의 일실시예에 있어서, 32Mbps 전송속도의 랜덤 데이터(Random data) 신호와 이 랜덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 랜덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.
또한, 그래프 (d)는 2차 저역 통과 필터(2nd Order LPF)의 아날로그 출력 신호를 도시한 것이고, 그래프 (e)는 2차 고역 통과 필터(2nd Order HPF)의 아날로그 출력 신호를 도시한 것이며, 그래프 (f)는 2차 저역 통과 필터의 아날로그 출력 신호와 2차 고역 통과 필터의 아날로그 출력 신호를 가산하여 발생한 양펄스와 부펄스가 포함된 위상감지클럭 신호를 도시한 것이고 데이터 복조를 위한 것이다.
그리고, 그래프 (g)는 상기 위상감지클럭 신호를 히스테리시스 특성을 가진 슈미트 트리거(Schmitt-Trigger)로 래치(Latch) 시킴으로써 발생한 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (h)는 복원된 데이터클럭 신호를 도시한 것이다.
도시된 각 신호는 대체적으로 깨끗한 신호로 나타나며, 복조 신호는 명확한 신호로 복조됨을 확인할 수 있다. 이와 같은 기술은 0.18?㎛ 기술로서, 예컨대 3Gbps 이상의 고속동작에도 실현될 수 있으며, 그 이상에서도 동작할 수 있는 복조 방식이다.
도 3은 본 발명의 일실시예에 있어서, 초저전력 고속 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도를 도시한 것으로서, 도 1을 통해 설명한 BPSK 복조 회로의 구성을 통해서 각 단계가 수행될 수 있다.
단계(210)에서는 BPSK 변조신호로부터 하측파대와 상측파대가 분리되며, 이때 차단 주파수가 캐리어 주파수인 2차 LPF와 2차 HPF를 통하여 하측파대와 상측파대인 각각 측파대 아날로그 신호들로 분리될 수 있다.
먼저, 상기 하측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 늦어지고 상기 상측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 빨라져서, 상기 측파대 아날로그 신호들의 위상차가 캐리어의 위상 180o로 정렬시켜 위상 변화부분을 찾을 수 있도록 하기 위함이다.
상기 측파대 신호들을 합산하는 가산기를 통해서 상기 변조신호의 위상 변화부분에서 나타나는 양펄스와 부펄스를 가진 위상감지클럭 신호가 생성될 수 있고, 한편으로는 비교기를 통해서 상기 하측파대 아날로그 신호가 디지털 신호로 출력될 수 있다.
단계(220)에서는 단계(210)에서 생성된 위상감지클럭 신호를 히스테리시스 특성이 있는 슈미트 트리거(Schmitt-Trigger)를 통해서 래치(Latch) 시킴으로써 데이터를 복조 시킬 수 있다.
마지막으로 단계(230)에서는 단계(210)에서 출력된 하측파대 디지털 신호와 단계(220)에서 복조된 데이터로부터 Exclusive-NOR(배타적 부정 논리합) 게이트를 통해서 데이터클럭(Data-Clock)을 복원할 수 있다.
이와 같은 본 발명의 실시예를 통해서, 광대역 디지털 데이터를 고속 전송하며 초저전력인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다.
이에 더불어 초저전력 소모가 필요한 소자의 디지털 통신에도 사용할 수 있고, 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 안정적인 위상 감지로써 수율이 높아져 경제성이 높다.
실시예에 따른 비동기식의 BPSK 복조 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 데이터 구조, 데이터 파일, 프로그램 명령 등을 조합하여 또는 단독으로 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 플로피 디스크, 하드 디스크 및 자기 테이프와 같은 자기 매체(Magnetic media), DVD, CD-ROM와 같은 광기록 매체(Optical media), 플롭티컬 디스크(Floptical disk)와 같은 자기-광 매체(Magneto-optical media), 및 램(RAM), 롬(ROM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등한 것들에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 위상 180도로 정렬한 2차 측파대 필터들을 이용한 초저전력 고속 광대역 비동기식 BPSK 복조 회로 구성에 있어서,
    BPSK 변조신호를 차단 주파수가 캐리어 주파수인 2차 필터들을 통하여 하측파대와 상측파대의 아날로그 신호들로 분리하는데, 상기 하측파대 아날로그 신호를 디지털로 변환하여 하측파대 디지털를 출력하고, 상기 하측파대 아날로그 신호와 상기 상측파대 아날로그 신호를 합산에 의하여 생성되는 신호, 즉 위상 변화부분에서 발생하는 위상감지클럭 신호를 생성하는 측파대 처리 및 위상감지클럭 생성부;
    상기 위상감지클럭 신호를 래치(Latch) 시킴으로써 데이터를 복조하는 데이터 복조부; 및
    상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터클럭을 복원하는 데이터클럭 복원부
    를 포함하고,
    상기 측파대 처리 및 위상감지클럭 생성부는,
    상기 변조신호를 상측파대로 분리하는 차단 주파수가 캐리어 주파수인 2차 고역 통과 필터(2nd Order HPF);
    상기 변조신호를 하측파대로 분리하는 차단 주파수가 캐리어 주파수인 2차 저역 통과 필터(2nd Order LPF);
    상기 하측파대 아날로그 신호와 상기 상측파대 아날로그 신호의 위상차가 캐리어의 위상 180o로 정렬이 되었으므로, 상기 아날로그 신호들의 합산에 의한 신호, 즉 BPSK 변조신호의 위상 변화부분에서 나타나는 위상감지클럭 신호를 생성하는 가산기; 및
    상기 하측파대 아날로그 신호를 디지털화 하는 비교기
    를 포함하고,
    상기 데이터 복조부는,
    상기 위상감지클럭 신호를 래치(Latch) 시킴으로써 데이터를 복조하는 히스테리시스 특성을 가진 회로, 즉 슈미트 트리거(Schmitt-Trigger)
    를 포함하고,
    상기 데이터클럭 복원부는,
    상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 비교하는 배타적 부정 논리합(Exclusive-NOR) 게이트
    를 포함하고,
    상기 2차 LPF로 분리된 하측파대 아날로그 신호가 상기 2차 HPF로 분리된 상측파대 아날로그 신호보다 캐리어 주파수의 ½주기만큼 늦어 지는데 캐리어 주파수를 중심으로 상측파대부터 하측파대까지 위상차가 캐리어의 ½주기로 일정하게 됨으로써, 캐리어의 위상 180o로 정렬된 상기 측파대 아날로그 신호들의 합산에 의하여 생성되는 신호, 즉 양펄스와 부펄스가 포함된 위상감지클럭 신호를 히스테리시스 특성을 가진 회로를 통해서 래치(Latch) 시킴으로써 데이터 복조를 비동기식으로 용이하게 하는 것
    을 특징으로 하는 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로.
  2. 제1항에 있어서,
    상기 측파대 처리 및 위상감지클럭 생성부는 하측파대를 분리하는 2차 LPF(Low Pass Filter); 상측파대를 분리하는 2차 HPF(High Pass Filter); 각각 분리된 측파대 아날로그 신호들을 합산하는 가산기; 및 하측파대 아날로그 신호를 디지털화 하는 비교기를 포함하여 구성되며,
    캐리어 주파수가 차단 주파수인 상기 2차 LPF의 아날로그 출력이 변조된 BPSK 신호보다 캐리어 위상의 π/2, 즉 1/4주기만큼 늦어지게 되는 것과 캐리어 주파수가 차단 주파수인 상기 2차 HPF의 아날로그 출력이 변조된 BPSK 신호보다 캐리어 위상의 π/2, 즉 1/4주기만큼 빨라지게 되는 것;
    상기 2차 LPF로 분리된 하측파대 아날로그 신호와 상기 2차 HPF로 분리된 상측파대 아날로그 신호의 위상차가 180o로 정렬된 위상감지클럭 신호를 생성하여 BPSK 변조신호의 위상 변화를 찾는 클럭으로 사용하는 것;
    상기 비교기를 통해 하측파대 디지털 신호를 출력하여 데이터클럭를 복원하는데 필요한 신호로 사용하는 것; 및
    상기 2차 LPF 출력 신호와 상기 2차 HPF 출력 신호의 위상차이는 캐리어 주파수를 중심으로 하측파대부터 상측파대까지 π로 일정하게 되어 변조된 BPSK 신호의 위상 변환시점을 안정적으로 찾게 하는 것
    을 특징으로 하는 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로.
  3. 제1항에 있어서,
    상기 데이터 복조부는 슈미트 트리거(Schmitt-Trigger), 즉 히스테리시스 특성을 가진 회로를 포함하며,
    180o로 정렬된 상기 하측파대 아날로그 신호와 상기 상측파대 아날로그 신호들의 합산에 의하여 생성되는 신호, 즉 BPSK 변조신호의 위상 변화부분에서 나타나는 양펄스와 부펄스가 포함된 아날로그 펄스신호를 슈미트 트리거를 통해서 래치(Latch) 시킴으로써 데이터를 복조하는 것
    을 특징으로 하는 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로.
  4. 제1항에 있어서,
    상기 데이터클럭 복원부는 배타적 부정 논리합(Exclusive-NOR) 게이트를 포함하여 구성되며,
    상기 데이터 신호와 상기 하측파대 디지털 신호를 상기 Exclusive-NOR 게이트로 계산하여 데이터클럭을 복원하는 것
    을 특징으로 하는 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로.
  5. 위상 180도로 정렬한 2차 측파대 필터들을 이용한 초저전력 고속 광대역 비동기식 BPSK 복조 방법에 있어서,
    BPSK 변조신호를 차단 주파수가 캐리어 주파수인 2차 LPF와 2차 HPF를 통하여 하측파대와 상측파대의 신호들로 분리하는데, 상기 하측파대 아날로그 신호를 디지털로 변환하여 하측파대 디지털를 출력하고, 상기 하측파대 아날로그 신호와 상기 상측파대 아날로그 신호를 합산에 의하여 생성되는 신호, 즉 위상 변화부분에서 발생하는 위상감지클럭 신호를 생성하는 측파대 처리 및 위상감지클럭 생성 단계;
    상기 위상감지클럭 신호를 래치(Latch) 시킴으로써 데이터를 복조하는 데이터 복조 단계; 및
    상기 하측파대 아날로그 신호를 디지털화한 신호와 상기 복조된 데이터 신호를 이용하여 데이터클럭을 복원하는 데이터클럭 복원 단계
    를 포함하고,
    상기 측파대 처리 및 위상감지클럭 생성 단계는,
    상기 변조신호를 차단 주파수가 캐리어 주파수인 2차 고역 통과 필터(2nd Order HPF)에 의해 상측파대 아날로그 신호로 분리하는 단계;
    상기 변조신호를 차단 주파수가 캐리어 주파수인 2차 저역 통과 필터(2nd Order LPF)에 의해 하측파대 아날로그 신호로 분리하는 단계;
    상기 상측파대 아날로그 신호와 하측파대 아날로그 신호의 위상차가 캐리어의 위상 180o로 정렬 되었으므로, 상기 아날로그 신호들을 가산기에 의해 위상감지클럭 신호로 합산하여 생성하는 단계; 및
    상기 하측파대 아날로그 신호로부터 비교기를 통하여 디지털화 하는 단계
    를 포함하고,
    상기 데이터 복조 단계는,
    히스테리시스 특성을 가진 회로, 즉 슈미트 트리거(Schmitt-Trigger)에 의해 아날로그 펄스신호를 래치(Latch) 시킴으로써 데이터를 복조하는 단계
    를 포함하고,
    상기 데이터클럭 복원 단계는,
    Exclusive-NOR 게이트에 의해 상기 하측파대 디지털 신호와 상기 복조된 데이터 신호를 비교하여 데이터클럭을 복원하는 단계
    를 포함하고,
    상기 2차 LPF로 분리된 하측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 늦어지고 상기 2차 HPF로 분리된 상측파대 아날로그 신호는 상기 변조신호보다 캐리어 주파수의 ¼주기만큼 빨라져서, 상기 측파대 신호들의 위상차가 캐리어 주파수의 ½주기만큼 늦어 지는데 캐리어 주파수를 중심으로 상측파대부터 하측파대까지 위상차가 캐리어의 ½주기로 일정하게 됨으로써, 캐리어의 위상 180o로 정렬된 상기 측파대 아날로그 신호들의 합산에 의하여 생성되는 신호, 즉 양펄스와 부펄스가 포함된 위상감지클럭 신호를 히스테리시스 특성을 가진 회로를 통해서 래치(Latch) 시킴으로써 데이터 복조를 비동기식으로 용이하게 하는 것
    을 특징으로 하는 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 방법.
PCT/KR2016/014876 2015-12-26 2016-12-19 위상 180도로 정렬한 2차 측파대 필터들로 처리한 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로 WO2017111411A1 (ko)

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KR101414342B1 (ko) * 2013-01-24 2014-07-28 인하대학교 산학협력단 아날로그 글리치 제거 회로를 사용한 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로
KR101414285B1 (ko) * 2013-02-18 2014-07-28 인하대학교 산학협력단 양측파 대역을 차동 출력 비교기를 통해 상보적 신호들로 분리한 후 편이하여 글리치 제거하고 래치로 복구할 클럭의 지터를 줄여 수율을 높인 생체 이식용 저전력 비동기식 고속 이산 위상 편이 복조 회로 및 그 방법

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