KR101332161B1

KR101332161B1 - 디지털 글리치 제거회로를 사용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로

Info

Publication number: KR101332161B1
Application number: KR1020120021707A
Authority: KR
Inventors: 강진구; 윌커슨벤자민
Original assignee: 인하대학교 산학협력단
Priority date: 2012-03-02
Filing date: 2012-03-02
Publication date: 2013-11-21
Also published as: KR20130100482A

Abstract

광대역 디지털 데이터 전송에 있어 초저전력용인 동시에 회로가 간단한 비동기식 위상 편이 복조를 CMOS 비교기 회로로 디지털화하여 능동필터로 글리치를 제거하는 디지털 회로를 구현하는 저전력용 비동기식 고속 위상 편이 복조 회로를 개시한다.
본 발명의 일실시예에 따르면, 광대역 데이터를 전송하는 동시에 저전력 소모가 필요한 생체이식용 소자의 디지털 통신에 사용할 수 있고 휴대용 통신기기에 사용할 수 있는 저전력 변조방식으로 시스템 온 칩(System on Chip: SoC)을 구현하기에 아주 적합하여 편리함과 경제성이 높다.

Description

디지털 글리치 제거회로를 사용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로{LOW POWER NONCOHERENT PHASE-SHIFT KEYING(PSK) DEMODULATOR USING DIGITAL DEGLITCH CIRCUIT}

본 발명의 실시예들은 위상 편이 변조신호를 상측대역과 하측대역으로 분리 및 결합을 통해 광대역 디지털 데이터를 복조하는 저전력용 비동기식 고속 위상 편이 복조 회로에 관한 것이다.

위상 편이(PSK) 신호는 캐리어가 없는 양측파대 신호이다. 위상 편이 신호에서 캐리어신호를 추출할 수 없는 문제로 VCO를 만들어 동기화시키는 동기식 위상 편이(PSK) 복조의 대표적 방식으로 코스타스 루프(COSTAS loop)가 있다.

코스타스 루프는 전력소모가 많고 회로가 복잡하고 VCO를 통한 귀환루프를 사용하므로 전송속도에 한계가 있다. 아날로그 적분회로(Analog integrator)와 스위칭 캐패시터 유닛(Switched-capacitor units)을 사용한 비동기식 위상 편이(PSK) 복조회로는 내부발진회로와 아날로그 적분회로(Analog integrator)로 인해 전력소모가 많고 회로가 복잡하며 칩 면적이 커진다.

본 발명의 일실시예는 광대역 디지털 데이터 전송에 있어 초저전력용인 동시에 회로가 간단한 비동기식 위상 편이 복조를 CMOS 비교기 회로로 디지털화하여 능동필터로 글리치를 제거하는 디지털 회로를 구현하는 저전력용 비동기식 고속 위상 편이 복조 회로를 제공한다.

상기 일실시예를 달성하기 위한 장치로서, 저전력용 비동기식 고속 위상 편이 복조 회로는 차동신호로부터 상측대역 신호를 분리하는 고역 통과 필터; 상기 분리된 상측대역 차동신호를 디지털신호로 변환하는 비교기; 차동신호로부터 하측대역 신호를 분리하는 저역 통과 필터; 상기 분리된 하측대역 차동신호를 디지털신호로 변환하는 비교기; 상기 상측대역 디지털신호를 기준지연시간만큼 지연시켜 상기 하측대역 디지털신호와 비교하여 위상 변화를 감지하는 감지부; 및 디지털 디글리치 필터에 의해 상기 감지된 위상 변화의 각 시점에서 발생하는 펄스신호를 필터링해서 심볼엣지 신호를 만들어 데이터를 검출하는 클럭을 생성하는 클럭 생성부를 포함한다.

본 발명의 일실시예에 따르면, 광대역 데이터를 전송하는 동시에 저전력 소모가 필요한 생체이식용 소자의 디지털 통신에 사용할 수 있고 휴대용 통신기기에 사용할 수 있는 저전력 변조방식으로 시스템 온 칩(System on Chip: SoC)을 구현하기에 아주 적합하여 편리함과 경제성이 높다.

도 1은 본 발명의 일실시예에 따른 저전력용 비동기식 고속 위상 편이 복조 회로의 구성을 도시한 예시도이다.
도 2는 본 발명의 일실시예에 따른 복조 회로에서 송신측 신호, 수신측 신호, 프리 필터를 통과한 신호를 보인 예시도이다.
도 3은 본 발명의 일실시예에 따른 복조 회로에서 프리 필터의 주파수 및 위상 특성을 보인 예시도이다.
도 4는 본 발명의 일실시예에 따른 저역 통과 프리 필터 신호, 비교기를 통과한 저역신호, 고역 통과 프리 필터 신호, 비교기를 통과한 고역신호, 지연시킨 고역신호, 두 디지털 신호에서 글리치가 포함된 심볼엣지 신호, 디글리치 필터를 통과한 심볼엣지 신호, 디지털 데이터 신호를 보인 예시도이다.
도 5는 본 발명의 일실시예에 따른 송신측 위상 편이 변조신호, 수신측 공진회로를 통과한 신호, 저역 통과 프리 필터 출력신호, 고역 통과 프리 필터 출력신호, 저역 통과 프리 필터의 비교기 출력, 고역 통과 프리 필터의 비교기 출력, 두 비교기 출력을 배타적 논리합한 글리치가 섞인 신호, 디글리치 필터를 통과한 심볼 엣지 신호, 데이터 클럭 신호, 복조된 디지털 데이터 신호를 보인 예시도이다.

이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 저전력용 비동기식 고속 위상 편이 복조 회로의 구성을 도시한 예시도이다.

도 1을 참조하면, 저전력용 비동기식 고속 위상 편이 복조 회로의 구성을 도시하고, 위상 편이로 변조된 차동신호를 입력으로 하여 복조된 디지털 데이터와 데이터 클럭을 출력하는 구성은 다음과 같다.

필터(110)는 위상 편이(PSK)로 변조된 차동신호를 저역 통과 프리 필터(Low-pass Pre-filter)(111)로 하측대역(LSB: Lower-Side-Band) 신호를 고역 통과 프리 필터(High-pass Pre-filter)(112)로 상측대역(USB: Upper-Side-Band) 신호를 각각 분리하고 하측대역 신호와 상측대역 신호를 2개의 비교기(comparator)(113, 114)를 통하여 디지털신호로 변환한다(110).

비교기(114)의 출력으로 생성된 상측대역(USB) 영역의 디지털신호는 하측대역(LSB) 영역의 디지털신호보다 위상이 90도 정도 빠르므로 감지부(120)는 지연회로(121)로 지연시간 θ만큼 상측대역 영역의 디지털신호를 지연시키고 배타적 논리합(Exclusive-OR)(122)을 통해 위상 편이(PSK)로 변조된 차동신호의 위상의 변화를 감지한다.

클럭 생성부(130)는 배타적 논리합(Exclusive-OR)(122)을 통해 위상의 변화한 각각의 시점에서 펄스신호를 발생하는데 약 10도정도 위상의 변화인 지터(Jitter) 때문에 생긴 글리치(Glitch)가 섞여 있으므로 디지털 방식의 디글리치 필터(Deglitch Filter)(131)를 통해 심볼엣지(Phase Changing Edge) 신호를 만들어 데이터를 검출하는 클럭으로 사용한다.

신호 생성부(140)는 하측대역(LSB) 영역의 디지털신호를 지연회로(141)로 얼마간의 지연시간 Δ만큼 지연시켜서 제1 디 플립플롭(D Flip-Flop)(142)의 데이터 입력에 가하고 심볼엣지 신호를 클럭에 가하여 1차 동기된 디지털 데이터 신호를 만든다.

복원부(150)는 한편 하측대역(LSB) 영역의 신호를 지연회로(141)로 지연시킨 디지털신호와 제1 디 플립플롭(D Flip-Flop)(142)을 통과한 디지털 데이터 신호를 배타적 논리합(Exclusive-OR)(151)에 통과시켜 캐리어 주파수 성분을 복원시킨다.

클럭 발생부(160)는 연속적인 "1"이나 "0"으로 인한 데이터를 구분하기 위하여 복원된 캐리어 주파수 성분의 신호를 클럭으로 사용하고 심볼엣지 신호마다 리셋되는 카운터(161)를 써서 데이터를 동기시키는 데이터 클럭을 발생한다.

출력부(170)는 1차 동기된 디지털 데이터 신호를 데이터 클럭으로 제2 디 플립플롭(D Flip-Flop)(171)을 통해서 동기시켜서 복조된 디지털 데이터를 신호를 만들어 출력한다.

도 2는 본 발명의 일실시예에 따른 복조 회로에서 송신측 신호, 수신측 신호, 프리 필터를 통과한 신호를 보인 예시도이다.

도 2를 참조하면, 2MHz 캐리어를 중심으로 한 변조된 송신측의 신호와 광대역 공진회로를 통한 수신측의 신호와 2개의 프리 필터(Pre-filter)의 출력이며 비교기의 차동입력단의 신호들의 주파수 스펙트럼이다.

도 3은 본 발명의 일실시예에 따른 복조 회로에서 프리 필터의 주파수 및 위상 특성을 보인 예시도이다.

도 3을 참조하면, 저역 통과 프리 필터(LPPF: Low-pass Pre-filter)와 고역 통과 프리 필터(HPPF: High-pass Pre-filter)의 캐리어 주파수의 위상과 주파수의 특성이며 두 프리 필터(Pre-filter)들을 통과한 신호들의 위상의 차이와 지터(Jitter)의 영역을 표시한 것이다.

도 4는 본 발명의 일실시예에 따른 저역 통과 프리 필터 신호, 비교기를 통과한 저역신호, 고역 통과 프리 필터 신호, 비교기를 통과한 고역신호, 지연시킨 고역신호, 두 디지털 신호에서 글리치가 포함된 심볼엣지 신호, 디글리치 필터를 통과한 심볼엣지 신호, 디지털 데이터 신호를 보인 예시도이다.

도 4를 참조하면, 각 단의 신호를 시간영역은 왼쪽에 주파수영역은 오른쪽에 도시하며 첫번째 줄은 저역 통과 프리 필터(LPPF) 신호를 보이고, 두번째 줄은 비교기를 통과시킨 신호를 표현하고, 세번째 줄은 고역 통과 프리 필터(HPPF) 신호를 보이고, 네번째 줄은 다른 비교기를 통과시키고 지연시간 θ만큼 지연시킨 신호를 표현하고, 다섯번째 줄은 두 디지털 신호를 배타적 논리합(Exclusive-OR)을 통과한 글리치(Glitch)가 포함된 심볼엣지 신호를 표현하고, 여섯번째 줄은 심볼엣지 신호를 디글리치 필터(Deglitch Filter)를 통과 시킨 깨끗한 심볼엣지 신호를 보이고 일곱번째 줄은 1차 동기된 디지털 데이터 신호를 보인다.

도 5는 본 발명의 일실시예에 따른 송신측 위상 편이 변조신호, 수신측 공진회로를 통과한 신호, 저역 통과 프리 필터 출력신호, 고역 통과 프리 필터 출력신호, 저역 통과 프리 필터의 비교기 출력, 고역 통과 프리 필터의 비교기 출력, 두 비교기 출력을 배타적 논리합한 글리치가 섞인 신호, 디글리치 필터를 통과한 심볼 엣지 신호, 데이터 클럭 신호, 복조된 디지털 데이터 신호를 보인 예시도이다.

도 5를 참조하면, 순서대로 송신측 위상 편이(PSK) 변조신호, 수신측 공진회로 통한 신호, 저역 통과 프리 필터(LPPF) 출력신호, 고역 통과 프리 필터(HPPF) 출력신호, 저역 통과 프리 필터(LPPF)측의 비교기 출력, 고역 통과 프리 필터(HPPF)측의 비교기 출력, 두 비교기 출력을 배타적 논리합(Exclusive-OR)한 글리치(Glitch)가 섞인 신호, 디글리치 필터(Deglitch Filter)를 통과한 깨끗한 심볼엣지 신호, 데이터 클럭 신호, 복조된 디지털 데이터를 보인다. 0.35㎛ 기술(Technology)로 100Mbps 이상의 고속동작에도 실현되었고 그 이상에도 동작할 수 있는 복조방식이다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 구성들은 본 발명 사상의 범주에 속한다고 할 것이다.

110 : 필터
120 : 감지부
130 : 클럭 생성부
140 : 신호 생성부
150 : 복원부
160 : 클럭 발생부
170 : 출력부

Claims

차동신호로부터 상측대역 신호를 분리하는 고역 통과 필터;
상기 분리된 상측대역 차동신호를 디지털신호로 변환하는 제1 비교기;
상기 상측대역 디지털신호를 기준지연시간만큼 지연시켜 위상 변화를 감지하는 감지부; 및
상기 감지된 위상 변화의 각 시점에서 발생하는 펄스신호를, 디지털 디글리치 필터에 의해 필터링해서 심볼엣지 신호를 만들어 클럭을 생성하는 클럭 생성부
를 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.
제1항에 있어서,
상기 차동신호로부터 상기 상측대역 신호와 쌍을 이루는 하측대역 신호를 분리하는 저역 통과 필터; 및
기준신호와의 비교를 통해, 상기 상측대역 신호 또는 상기 하측대역신호를 디지털화하는 제2 비교기;
를 더 포함하고,
상기 감지부는 상기 상측대역 디지털신호를 기준지연시간만큼 지연시켜 상기 하측대역 디지털신호와 비교하여 위상 변화를 감지하는, 저전력용 비동기식 고속 위상 편이 복조 회로.
제1항에 있어서,
상기 차동신호로부터 상기 상측대역 신호와 쌍을 이루는 하측대역 신호를 분리하는 저역 통과 필터;
상기 하측대역 신호를 지연시켜 캐리어 주파수를 복원하는 복원부; 및
상기 복원된 캐리어 주파수와 상기 심볼엣지 신호를 이용하여 데이터 클럭을 발생하는 클럭 발생부
를 더 포함하는, 저전력용 비동기식 고속 위상 편이 복조 회로.
제3항에 있어서,
상기 하측대역 신호와 상기 심볼엣지 신호를 이용하여 디지털 데이터 신호를 만드는 신호 생성부; 및
상기 디지털 데이터 신호와 상기 데이터 클럭을 동기시켜 복조된 디지털 신호를 출력하는 출력부
를 더 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.
제4항에 있어서,
상기 신호 생성부는,
상기 하측대역 신호를 데이터 입력에 가하고, 상기 심볼엣지 신호를 클럭에 가하여 상기 디지털 데이터 신호를 만드는 제1 디 플립플롭
을 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.
제4항에 있어서,
상기 출력부는,
상기 디지털 데이터 신호를 데이터 입력에 가하고, 상기 데이터 클럭을 클럭에 가하여 상기 복조된 디지털 신호를 출력하는 제2 디 플립플롭
을 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.
제3항에 있어서,
상기 복원부는,
상기 하측대역 영역의 디지털신호와 상기 신호 생성부의 출력을, 배타적 논리합을 통해 상기 캐리어 주파수를 복원하는 배타적 논리회로
를 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.
제3항에 있어서,
상기 클럭 발생부는,
상기 복원된 캐리어 주파수를 클럭으로 사용하고, 상기 심볼엣지 신호마다 리셋되어 상기 데이터 클럭을 발생하는 카운터
를 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.
제2항 또는 제3항에 있어서,
상기 감지부는,
상기 상측대역 신호를 기준지연시간만큼 지연시키는 지연회로; 및
상기 지연회로의 출력과 상기 하측대역 신호를, 배타적 논리합을 통해 상기 차동신호의 위상 변화를 감지하는 배타적 논리회로
를 포함하는 저전력용 비동기식 고속 위상 편이 복조 회로.