WO2016060497A1 - 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로 - Google Patents

위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로 Download PDF

Info

Publication number
WO2016060497A1
WO2016060497A1 PCT/KR2015/010904 KR2015010904W WO2016060497A1 WO 2016060497 A1 WO2016060497 A1 WO 2016060497A1 KR 2015010904 W KR2015010904 W KR 2015010904W WO 2016060497 A1 WO2016060497 A1 WO 2016060497A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
digital signal
phase
lower band
delayed
Prior art date
Application number
PCT/KR2015/010904
Other languages
English (en)
French (fr)
Inventor
윌커슨벤자민피
Original Assignee
윌커슨벤자민피
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌커슨벤자민피 filed Critical 윌커슨벤자민피
Priority to JP2017540534A priority Critical patent/JP2017536063A/ja
Priority to CN201580056104.7A priority patent/CN107078983A/zh
Priority to US15/519,573 priority patent/US10419256B2/en
Priority to EP15850547.9A priority patent/EP3208984A4/en
Publication of WO2016060497A1 publication Critical patent/WO2016060497A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H04L27/2331—Demodulator circuits; Receiver circuits using non-coherent demodulation wherein the received signal is demodulated using one or more delayed versions of itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H04L27/2334—Demodulator circuits; Receiver circuits using non-coherent demodulation using filters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
    • H04L27/2335—Demodulator circuits; Receiver circuits using non-coherent demodulation using temporal properties of the received signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H04L7/0278—Band edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W4/00—Services specially adapted for wireless communication networks; Facilities therefor
    • H04W4/80—Services using short range communication, e.g. near-field communication [NFC], radio-frequency identification [RFID] or low energy communication

Definitions

  • the embodiment of the present invention digitizes the output of the primary sideband filter that has passed the lower band of the BPSK modulated signal with a differential output comparator, delays it by ⁇ / 2 of the carrier frequency and the primary side that has passed the upper band.
  • a pair of digital signals and a lower band on the lower band top phase and the upper band area that align the signals digitized with the differential output comparator to a phase 180 o while aligning the phases of the side band differential output comparators to minimize glitches.
  • the present invention relates to a low power broadband asynchronous BPSK demodulation method for demodulating data using another pair of digital signals having a portion phase and a sideband top phase, and a circuit configuration thereof.
  • Binary Phase Shift Keying (BPSK) signal is a bilateral band signal that suppresses carrier and cannot use carrier signal as its own signal. Therefore, it uses synchronous BPSK demodulation method to make carrier by internal oscillator.
  • BPSK Binary Phase Shift Keying
  • the BPSK demodulation has a COSTAS loop as a basic method.
  • the circuit is complicated and the feedback loop including an internal oscillator is used, which consumes a lot of power and limits transmission speed.
  • Asynchronous DPSK demodulation circuit using Analog Integrator and Switched-Capacitor Units has high power consumption, complicated circuit, large area of chip including circuit due to internal oscillation circuit and analog integrator, and the whole area even if only one error occurs in the packet. There is a problem.
  • yield reduction occurs due to a difference in characteristics of the CMOS FET according to a semiconductor manufacturing process and a signal distortion problem caused by a comparator input offset.
  • Korean Patent No. 10-0365982 describes a modulation and demodulation circuit device that is stably performed through a synchronization signal generation unit in a demodulation device.
  • Korean Patent No. 10-1417593 describes a demodulation method performed asynchronously without an internal oscillator.
  • the phase difference of the first-order sideband filters is aligned at 180 o and the symbol edge is simultaneously aligned.
  • the present invention aims to provide a BPSK demodulation circuit and a method for improving the circuit yield by increasing the stability of the circuit.
  • asynchronous asynchronous BPSK demodulation circuit and its method which transmits wideband digital data and is low power, while the output duty cycle of sideband differential output comparators is different in CMOS FET characteristics and comparator input offset problem according to semiconductor manufacturing process.
  • the circuit is complemented by complementary circuits in which the phases of the lower band differential output comparator and the upper band differential output comparator are phased to improve the stability of the circuit and improve the yield.
  • the phase difference of the side band differential output comparators becomes the carrier.
  • Digital signals that appear at a period of ⁇ / 2 or 1/4 of the frequency appear, and the upper band is converted into two pairs of a phase-phase signal and a part-phase signal, respectively, with the phase of the upper band digital signal being the opposite phase of the lower band digital signal.
  • a sideband separation and lowerband signal delay unit for directly outputting digital signals and delaying and outputting the lowerband sideband digital signals by ⁇ / 2, that is, 1/4 periods, of the carrier frequency; Since the phase difference between the delayed lower band positive phase digital signal and the upper band area digital signal is aligned by ⁇ , that is, 180, the first symbol edge signal generated by the difference in the signals in the phase shift portion and the delayed lower band area phase Since the phase difference between the digital signal and the upper band digital signal of the upper band is ⁇ , that is, 180 o , the second symbol edge signal generated by the difference of the signals in the phase change portion is overlapped through the AND gate to reduce the glitch and deglitch.
  • a data demodulator for generating a symbol edge signal from which glitches have been removed by a filter, applying the clock signal to a D-flip-flop, and demodulating the data by adding the delayed lower band digital signal to a data input;
  • a low power broadband asynchronous phase shift demodulation circuit may be provided that includes a data clock recovery unit configured to generate a data clock using the delayed lower band digital signal and the demodulated data signal.
  • the sideband separation and the lowerband signal delay unit is a first order high pass filter (1st Order HPF) that separates the BPSK modulated differential signal into an upperband signal and a first order low pass filter (1st Order LPF) that separates the lowerband signal. ); And a pair of digital signals in which the glitch is minimized when aligning the lower and upper bands to 180 o , i.e., the lower band top phase and the upper band region, and the other pair of digital signals on the lower band region and the upper band phase. It may include a differential output comparator for converting into a signal, and may include respective delay circuits for delaying the lower band positive phase digital signal and the lower band partial digital signal by a predetermined phase.
  • 1st Order HPF first order high pass filter
  • 1st Order LPF first order low pass filter
  • a data demodulator of claim 1 that because the alignment of the phase difference between the delayed lower-sideband in-phase digital signal and the upper sideband portion the digital signal into an 180 o, detecting a phase change portion by the difference of the digital signal may comprise an Exclusive-OR gate, a that because the alignment of the phase difference between the delayed lower sideband portion the digital signal and the upper band in-phase digital signal to 180 o, detecting a phase change portion by the difference of the digital signal Can include 2 Exclusive-OR gates,
  • an AND gate configured to overlap the first symbol edge signal with the second symbol edge signal to generate a third symbol edge signal having reduced jitter, and to remove the glitches of the third symbol edge signal to form a phase detection clock. It may further include a Deglitch filter for generating an edge signal, and a D-flip-flop,
  • the demodulated data signal may be generated by inputting the delayed lower band digital signal to the data D of the D flip-flop and inputting a symbol edge signal from which glitches are removed to the clock C.
  • the data clock recovery unit may restore and synchronize the delayed lower band positive phase digital signal and the demodulated data signal through an exclusive-NOR.
  • the phase difference of the sideband differential output comparators becomes the carrier frequency.
  • the pair of digital signals and the lower band region on the lower band and the upper band are aligned with the phases of the sideband differential output comparators to minimize the glitches.
  • Sideband separation by converting into another pair of digital signals that are in wavefront phase and directly outputting the upperband digital signals and delaying the lowerband sideband digital signals by ⁇ / 2, or 1/4 cycles, of the carrier frequency.
  • a lower band signal delay step Since the phase difference between the delayed lower band positive phase digital signal and the upper band digital signal is aligned by ⁇ , that is, 180 ° , the first symbol edge signal and the delayed lower band region caused by the difference in the signals in the phase change part are arranged. Since the phase difference between the phase digital signal and the upper band digital signal is aligned with ⁇ , that is, 180 o , the second symbol edge signal generated by the difference of the signals in the phase change portion is overlapped through the AND gate to reduce the glitches.
  • a low power wideband asynchronous phase shift demodulation method may be provided that includes a data clock recovery step of recovering a data clock of the delayed lower band positive phase digital signal and the demodulated data signal through an exclusive-OR.
  • an asynchronous BPSK demodulation circuit and a method for transmitting broadband digital data, which is low power, and whose circuit is simple.
  • the output duty cycle of the sideband differential output comparators changes due to differences in the characteristics of the CMOS FET and the comparator input offset problem according to the semiconductor manufacturing process, so that the lower band differential output comparator and the upper band differential output are reduced to minimize jitter.
  • Complementary circuits with phased comparators can be complemented to increase circuit stability and yields.
  • SoC System on Chip
  • FIG. 1 is a circuit diagram for explaining a low power broadband asynchronous BPSK demodulation circuit configuration considering the stability and yield of a circuit to the maximum in an embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a low power broadband asynchronous BPSK demodulation circuit structure having low stability but low circuit stability by eliminating one delay circuit, an AND gate, and a second Exclusive-OR gate according to an embodiment of the present invention. .
  • FIG. 3 is a diagram illustrating a signal of a transmitter and a signal demodulated in a demodulation process of a transmitter having BPSK-modulated random data into a carrier of 32 MHz frequency according to an embodiment of the present invention in consideration of stability of a circuit.
  • This is a graph showing a phase detection signal with a large glitches as a filter input.
  • FIG. 4 is a diagram illustrating a signal of a transmitter and a receiver demodulating a BPSK modulated random data into a carrier of 32 MHz frequency according to an embodiment of the present invention considering maximum stability of a circuit, and This is a graph showing a phase sensing signal having a small glitch, which is a diglych circuit input.
  • FIG. 5 illustrates a signal of a transmitter on a BPSK modulated basis of random data in a 32 MHz frequency carrier and signals appearing in a demodulation process on a receiver side in a simple but simple circuit of the present invention.
  • This is a graph showing a phase detection signal having a large glitch, which is a glitch filter input.
  • FIG. 6 is a diagram illustrating a signal on a transmitting side and a signal demodulating on a receiving side performing BPSK modulation of random data on a 32 MHz frequency carrier in an embodiment of the present invention in which stability and simplicity of a circuit are compromised.
  • This is a graph showing a phase sensing signal having a small glitch, which is a diglych circuit input.
  • FIG. 7 is a flowchart illustrating a demodulation method performed in a low power broadband asynchronous BPSK demodulation circuit considering maximum stability and yield of a circuit according to an embodiment of the present invention.
  • FIG. 8 illustrates a demodulation scheme performed in a low power, wide bandwidth asynchronous BPSK demodulation circuit having low circuit stability by eliminating one delay circuit, an AND gate, and a second Exclusive-OR gate according to an embodiment of the present invention. It is a flowchart for doing so.
  • the BPSK demodulation circuit includes a sideband separation and a lower band signal delay unit 110, a data demodulator 120, and a data clock recovery unit 130. Can be.
  • the sideband separation and the lowerband signal delay unit 110 is a first order lowpass filter (1st order LPF) passing through the lowerband analog signal as shown, the first order highpass filter passing the upperband analog signal ( 1st order HPF), a pair of digital signals in which the glitches are minimized when aligning the lower and upper bands to 180 o , that is, the upper and lower bands and the upper and lower bands
  • Differential output comparators for converting into another pair of digital signals that are in phase of < RTI ID 0.0 > of, < / RTI > and delay circuits for delaying the lower band digital signals by a predetermined phase and being input to the circuit for demodulation.
  • the upper-band digital signal among the digital signals converted through the comparators to separate the modulated signal that is, the modulated signal from the upper band (USB) and the lower band (LSB), respectively.
  • the signals are output directly, and the lower band digital signals output the delayed lower band digital signals through respective delay circuits.
  • This sideband separation is achieved through a first-order filter with a cutoff frequency of carrier frequency, with the upper band being the first order high-pass filter and the lower band being the first order low-pass filter. ) Can be separated.
  • the lower band signal output from the output of the primary filter has a phase of ⁇ / 2 or 1/4 cycles later than the upper band signal, and the lower band signal is shifted further by ⁇ / 2 to the delay circuit. 1/4 cycles as more delayed the upper sideband and the lower sideband ⁇ phase difference, i.e. 180 o the The phase where the glitch is minimized when aligned so that the pair of the upper band positive phase signal and the delayed lower band subphase signal among the upper band digital signals and the delayed lower band digital signals, and the upper band local signal and the delayed lower band.
  • the data demodulator 120 may include a first Exclusive-OR gate, a second Exclusive-OR gate, an AND gate, a diglit filter, and a D-flip-flop.
  • first Exclusive-OR By comparing the delayed lower band portion phase digital signal and the upper band portion digital signal to the first Exclusive-OR, and comparing the delayed lower band portion digital signal and the upper band band phase digital signal to the second Exclusive-OR,
  • the first symbol edge signal and the second symbol edge signal which are pulse signals generated according to a phase change for detecting data, may be overlapped with an AND gate to reduce glitches, and a symbol edge signal may be generated by completely eliminating glitches through a deglitch filter. .
  • the pulses generated in accordance with the phase change for detecting data are compared by using the exclusive-ORs of the respective signals.
  • the first symbol edge signal and the second symbol edge signal, which are signals, may be generated including glitches generated by jitter.
  • a pulse signal of ⁇ / 2 or less is generated, and the rising delay of the input offset and the output driver (tPLH) in the comparator of the sideband separation and the lowerband signal delay Since the jitter of about ⁇ / 36 caused by the difference between the dPHL and the dPHL was removed by matching the comparator phase, the first mixed glitches caused by jitter, which is the remaining about ⁇ / 36 phase shift, were mixed. A symbol edge signal and a second symbol edge signal may be generated. Since the glitches of the first symbol edge signal and the second symbol edge signal may have little or no overlapping portions, a signal with minimum glitches may be generated by the AND gate.
  • the glitch-free signal may generate a glitch-free signal, that is, a symbol edge signal, from the pulse signal including the glitch.
  • the delayed lower band digital signal may be used as the data input of the D-flip-flop, and the glitch-free symbol edge signal may be used as a detection clock for data demodulation, demodulating data synchronized to the falling edge of this clock. Can be.
  • the demodulated data through the D-flip flop.
  • a signal can be generated.
  • the data clock recovery unit 130 may include an Exclusive-NOR gate.
  • the data clock can be restored by performing an exclusive-NOR calculation on the delayed lower band digital signal and the demodulated data signal.
  • FIG. 2 is a circuit diagram illustrating a low power broadband asynchronous BPSK demodulation circuit structure having low stability but low circuit stability by eliminating one delay circuit, AND gate, and one Exclusive-OR gate according to an embodiment of the present invention.
  • the BPSK circuit may include a sideband separation and lower band signal delay unit 210, a data demodulator 220, and a data clock recovery unit 230. .
  • FIG. 3 is a diagram illustrating a random data signal having a 32 Mbps transmission rate, a signal at the transmitting side in which the random data is BPSK modulated with a 32 MHz frequency carrier, and a receiving side according to an embodiment of the present invention in consideration of stability of a circuit.
  • the graph (a) shows an embodiment of a random data signal to be modulated at the transmitter side
  • the graph (b) is a phase shift modulation measured at the transmitter side.
  • the signal is shown
  • graph (c) shows the BPSK signal of which the band is limited through the receiving side resonant circuit.
  • graph (d) shows a positive phase signal passing through the low pass prefilter (LPPF)
  • graph (e) shows a positive phase signal passing through the high pass prefilter (HPPF).
  • the positive phase digital signal is shown in graph (f)
  • the part-phase digital signal is shown in graph (h)
  • the positive phase signal is shown in the graph (g)
  • the part-phase signal is shown in the graph (i).
  • graph (j) shows a first symbol edge signal including a large glitch obtained by calculating a delayed lower band positive phase digital signal and an upper band positive phase digital signal by using a first exclusive-NOR.
  • graph (l) shows the glitches with an AND gate. The reduced third symbol edge signal is shown.
  • the graph (m) shows the symbol edge signal passing through the deglitch filter
  • the graph (n) shows the demodulated data signal through the D-flip flop
  • the graph (o) shows the restored data clock. The signal is shown.
  • FIG. 4 is a diagram illustrating a random data signal having a 32 Mbps transmission rate, a signal at the transmitter having BPSK-modulated this random data on a carrier having a 32 MHz frequency, and receiving according to an embodiment of the present invention considering maximum stability of a circuit. It is a graph showing the signals appearing in the BPSK demodulation process on the side.
  • the graph (a) shows an embodiment of a random data signal to be modulated at the transmitter side
  • the graph (b) is a phase shift modulation measured at the transmitter side.
  • the signal is shown
  • graph (c) shows the BPSK signal of which the band is limited through the receiving side resonant circuit.
  • graph (d) shows the positive phase signal passing through the first order low pass filter (1st Order LPF)
  • graph (e) shows the partial phase signal passing through the first order high pass filter (1st Order HPF).
  • a digital signal of the first order LPF is delayed by 1/4 period of carrier frequency, i.e., ⁇ / 2.
  • Partial phase digital signal is shown in graph (h)
  • Partial phase signal is shown in graph (g) among the digital signals of 1st order high pass filter (1st Order HPF)
  • positive phase signal is shown in graph (i) It is shown.
  • graph (j) shows a first symbol edge signal including a small glitch obtained by calculating a delayed lower band positive phase digital signal and an upper band region digital signal with a first exclusive-OR.
  • graph (l) shows the glitches with an AND gate. The reduced third symbol edge signal is shown.
  • the graph (m) shows the symbol edge signal passing through the deglitch filter
  • the graph (n) shows the demodulated data signal through the D-flip flop
  • the graph (o) shows the restored data clock. The signal is shown.
  • FIG. 5 is a schematic diagram of a simplified and simplified circuit according to an embodiment of the present invention.
  • a random data signal having a 32 Mbps transmission rate and a signal of a transmitter having BPSK-modulated the random data on a carrier having a 32 MHz frequency, and receiving It is a graph showing the signals appearing in the BPSK demodulation process on the side.
  • the graph (a) shows an embodiment of a random data signal to be modulated at the transmitter side
  • the graph (b) is a phase shift modulation measured at the transmitter side.
  • the signal is shown
  • graph (c) shows the BPSK signal of which the band is limited through the receiving side resonant circuit.
  • graph (d) shows a phase signal passing through the low pass prefilter (LPPF)
  • graph (e) shows a phase signal passing through the high pass prefilter (HPPF).
  • f) shows a positive phase digital signal in which LPPF digital signal is delayed by 1/4 period of carrier frequency, i.e., ⁇ / 2
  • graph (g) shows a positive phase digital signal of HPPF. .
  • graph (h) is a signal including a large glitch obtained by calculating the delayed lower band positive phase digital signal and the upper band positive phase digital signal by Exclusive-NOR. The symbol edge signal is shown.
  • graph (j) shows the demodulated data signal through the D-flip flop, and finally graph (k) shows the recovered data clock signal.
  • FIG. 6 is a diagram illustrating a random data signal having a 32 Mbps transmission rate, a signal at the transmitter having BPSK-modulated this random data on a carrier having a 32 MHz frequency, and a reception according to an embodiment of the present invention in which circuit stability and simplicity are compromised. It is a graph showing the signals appearing in the BPSK demodulation process on the side.
  • the graph (a) shows an embodiment of a random data signal to be modulated at the transmitter side
  • the graph (b) is a phase shift modulation measured at the transmitter side.
  • the signal is shown
  • graph (c) shows the BPSK signal of which the band is limited through the receiving side resonant circuit.
  • graph (d) shows a positive phase signal passing through the first order low pass filter (1st Order LPF)
  • graph (e) shows a partial phase signal passing through the first order high pass filter (1st Order HPF).
  • the graph (f) shows a positive-phase digital signal in which the digital signal of the first-order low pass filter is delayed by one quarter of the carrier frequency, i.e., ⁇ / 2, and the graph (g) A digital signal is shown on the part of a first order high pass filter.
  • graph (h) is a signal including a small glitch obtained by calculating the delayed lower band positive phase digital signal and the upper band area digital signal by Exclusive-OR. The symbol edge signal is shown.
  • graph (j) shows a demodulated data signal through the D-flip flop, and finally, graph (k) shows a restored data clock signal.
  • 5 shows less glitches of the graph (h) shown in FIG. 6, which is an embodiment of the present invention, which compromises the stability and simplicity of the circuit than the glitches of the graph (h) shown in FIG. 5, and the graph (i) shown in FIG. Since the pulse width of the symbol edge signal shown in Fig. 1 becomes large, the circuit is markedly improved and stable.
  • Each signal shown is generally represented as a clean signal, and it can be seen that the demodulated signal is demodulated to a clear signal.
  • a technique is a 0.18 ⁇ ⁇ technique, and can be realized, for example, at a high speed operation of 1 Gbps or more, and is a demodulation method capable of operating even beyond that.
  • FIG. 7 is a flowchart illustrating a demodulation method performed in a low power broadband asynchronous BPSK demodulation circuit considering maximum stability and yield of a circuit in accordance with an embodiment of the present invention, and the BPSK demodulation described with reference to FIG. 1. Each step can be performed through the configuration of the circuit.
  • the modulated signal is separated into an upper band and a lower band and converted into a digital signal, respectively, wherein the cutoff frequency is separated into an upper band and a lower band by a primary frequency of the carrier frequency and a primary LPF. It can be converted into a digital signal through the differential output comparator of and outputs the delayed lower band digital signal by delaying the lower band digital signal by ⁇ / 2 of the carrier frequency through the delay circuit.
  • a signal having a pair of digital signals on a band portion, and a delayed lower band portion digital signal and an upper side band digital signal may be output as a pair.
  • step 320 the phase difference between the delayed lower band digital signal and the upper band digital signal, which are the digital signals output in step 310, is 180 ° so that the phase change part can be found. Since the phase difference between the delayed lower band positive phase digital signal and the upper band local digital signal is 180 ° among the signals output in step 310, the first symbol edge is compared through the first exclusive-OR by comparing these signals. A signal can be generated.
  • the phase difference between the delayed lower band portion digital signal and the upper band digital wave phase signal is aligned at 180 o , so that the second symbol edge is compared through the second exclusive-OR by comparing the signals.
  • a signal may be generated, and a third symbol edge signal may be generated by overlapping the first symbol edge signal and the second symbol edge signal through an AND gate, thereby reducing jitter caused by changes in the output of the differential output comparator.
  • the signal can be generated with a glitch-free symbol edge signal
  • the delayed lower band positive phase digital signal may be inputted with data D, and the data may be demodulated through a D-Flip-Flop having the symbol edge signal inputted to the clock C.
  • step 330 the signal output in step 310, that is, the delayed lower band positive phase digital signal and the demodulated data of step 320 may be restored through the exclusive-NOR gate.
  • FIG. 8 illustrates a demodulation scheme performed in a low power, wide bandwidth asynchronous BPSK demodulation circuit having low circuit stability by eliminating one delay circuit, an AND gate, and a second Exclusive-OR gate according to an embodiment of the present invention.
  • the sideband separation and lowerband signal delay step 410, the data demodulation step 420, and the data clock recovery step 430 may be performed, and each step may be performed. .
  • an asynchronous BPSK demodulation circuit and a method thereof for transmitting wideband digital data and having low power and a simple circuit.
  • it can be used for digital communication of devices requiring low power consumption, provides a demodulation method that can be applied to mobile communication devices, and is suitable for implementing a System on Chip (SoC), which is convenient and economical.
  • SoC System on Chip
  • the asynchronous BPSK demodulation method according to the embodiment may be implemented in the form of program instructions that may be executed by various computer means, and may be recorded in a computer readable medium.
  • the computer readable medium may include a data structure, a data file, a program instruction, or the like in combination or singly.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as floppy disks, hard disks and magnetic tape, optical media such as DVDs and CD-ROMs, and magnetic disks such as floppy disks.
  • Magneto-optical media and hardware devices specifically configured to store and execute program instructions such as RAM, ROM, flash memory, and the like.
  • program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명의 실시예는 저전력용 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다. BPSK 복조 회로의 구성에 있어서, 변조된 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대와 하측파대로 분리하여 정위상과 부위상으로 디지털화하는데 하측파대 비교기의 디지털 출력을 상측파대 비교기의 디지털 출력과 정반대 위상인 신호들이 심볼엣지와 심볼엣지 사이에서 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 수율을 높이면서 하측파대 디지털 신호들을 캐리어 주파수의 1/4 주기만큼 지연시킨 하측파대 디지털 신호들과 상측파대 디지털 신호들을 출력하는 측파대 분리 및 하측파대 신호지연부; 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호의 위상차이를 180o로 정렬시켜 검출한 제1 심볼엣지 신호를 생성하고, 상기 지연된 하측파대 부위상 디지털 신호와 상측파대 정위상 디지털 신호의 위상차이를 180o로 정렬시켜 검출한 제2 심볼엣지 신호를 생성하고, AND 게이트를 통해 제1 심볼엣지 신호와 제2 심볼엣지 신호를 겹치게 함으로써 글리치를 줄이고 디글리치 필터를 통해 글리치가 없는 심볼엣지 클럭을 생성하고, 상기 지연된 하측파대 정위상 디지털 신호를 상기 심볼엣지 신호의 하강 엣지에 동기함으로써 데이터를 복조하는 데이터 복조부; 및 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 발생하는 데이터 클럭 복원부를 포함하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로가 제공될 수 있다.

Description

위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로
본 발명의 실시예는 BPSK 변조신호의 하측파대를 통과한 1차 측파대 필터의 출력을 차동출력 비교기로 디지털화 하고, 이를 캐리어 주파수의 π/2만큼 지연시킨 신호와 상측파대를 통과한 1차 측파대 필터의 출력을 차동출력 비교기로 디지털화 한 신호를 위상 180o로 정렬하면서, 글리치가 최소화되게 측파대 차동출력 비교기들의 위상을 맞추는 하측파대 정위상과 상측파대 부위상인 한 쌍의 디지털 신호와 하측파대 부위상과 상측파대 정위상인 또 다른 한 쌍의 디지털 신호를 이용하여 데이터를 복조하는 저전력용 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다.
BPSK(Binary Phase Shift Keying, 이산 위상 편이) 신호는 캐리어를 억압한 양측파대 신호로써 캐리어 신호를 자체신호로 추출할 수 없는 문제로 내부 발진기로 캐리어를 만들어 동기화 시키는 동기식 BPSK 복조 방법을 사용한다.
BPSK의 복조는 기본적 방식으로 COSTAS loop가 있는데 회로가 복잡하고 내부 발진기를 포함한 귀환루프를 사용함으로써 전력소모가 많고 전송속도에 한계가 있다. Analog Integrator와 Switched-Capacitor Units을 사용한 비동기식 DPSK 복조 회로는 내부 발진회로와 Analog integrator로 인해 전력소모가 많고 회로가 복잡하며 회로를 포함하는 칩의 면적이 커지며 패킷(Packet)중에 오류 한 개만 생겨도 전체를 버리는 문제가 있다. 또한, 반도체 제조 공정에 따른 CMOS FET의 특성 차이와 비교기 입력 옵셋(Off-set)에 의한 신호 왜곡 문제로 수율(Yield) 감소가 생기고 있다.
BPSK 복조 회로와 관련하여 한국등록특허 제10-0365982호에서는 복조 장치에서의 동기 신호 생성부를 통해 안정적으로 실시하는 변조 및 복조 회로 장치에 대해서 기재하고 있다. PSK 복조 회로와 관련하여 한국등록특허 제10-1417593호에서는 내부 발진기 없이 비동기식으로 실시하는 복조 방법에 대해서 기재하고 있다.
본 발명의 실시예는 기존 BPSK 신호의 복조 방식에 있어서, 전송 속도와 회로의 복잡도, 또한 전력소모에 대한 문제점을 해결하기 위해 1차 측파대 필터들의 위상차이를 180o로 정렬시킴과 동시에 심볼엣지 신호의 글리치가 최소화 되도록 측파대 차동출력 비교기들의 신호 위상을 맞춰 지터를 줄이므로써 회로의 안정성을 높여 집적회로의 수율을 높인 BPSK 복조 회로와 그 방법을 제공하고자 한다.
광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공하는데, 측파대 차동출력 비교기들의 출력 듀티사이클이 반도체 제조공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변화하는데, 지터를 줄여 글리치가 최소화하도록 하측파대 차동출력 비교기와 상측파대 차동출력 비교기의 위상을 맞춘 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 개선하는 회로로 구현하고자 한다.
BPSK 복조 회로의 구성에 있어서, 변조된 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대 아날로그 신호와 하측파대 아날로그 신호로 분리하면 측파대 차동출력 비교기들의 위상차이가 캐리어 주파수의 π/2, 즉 1/4 주기로 맞춘 디지털 신호들이 나타나는데, 상측파대 디지털 신호의 위상을 하측파대 디지털 신호의 정반대 위상으로 하는 각각 정위상 신호와 부위상 신호의 두 쌍으로 변환하여, 상측파대 디지털 신호들을 직접 출력하고 하측파대 측파대 디지털 신호들을 캐리어 주파수의 π/2, 즉 1/4 주기만큼 각각 지연시켜 출력하는 측파대 분리 및 하측파대 신호지연부; 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호의 위상차이가 π, 즉 180로 정렬 되었으므로 위상 변화부분에서 신호들의 차이에 의하여 발생하는 제1 심볼엣지 신호와 상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호의 위상차이가 π, 즉 180o로 정렬 되었으므로 위상 변화부분에서 신호들의 차이에 의하여 발생하는 제2 심볼엣지 신호를 AND 게이트를 통해 겹치므로써 글리치를 줄이고 디글리치 필터에 의해 글리치를 제거된 심볼엣지 신호를 생성하여 D-플립플롭의 클럭으로 가하고 상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 가하여 데이터를 복조하는 데이터 복조부; 상기 지연된 하측파대 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 발생하는 데이터 클럭 복원부를 포함하는 저전력용 광대역 비동기식 위상 편이 복조 회로가 제공될 수 있다.
일측에 있어서, 측파대 분리 및 하측파대 신호지연부는 BPSK로 변조된 차동 신호를 상측파대 신호로 분리하는 1차 고역 필터 (1st Order HPF)와 하측파대 신호로 분리하는 1차 저역 필터(1st Order LPF); 및 하측파대와 상측파대를 180o로 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 하측파대 정위상과 상측파대 부위상인 한 쌍의 디지털 신호와 하측파대 부위상과 상측파대 정위상인 또 다른 한 쌍의 디지털 신호로 변환하는 차동출력 비교기(Comparator)를 포함할 수 있고, 하측파대 정위상 디지털 신호와 하측파대 부위상 디지털 신호를 기설정된 위상만큼 지연시키는 각각의 지연회로들을 포함할 수 있다.
또 다른 측면에 있어서, 데이터 복조부는 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호의 위상차이를 180o로 정렬 되었으므로, 이 디지털 신호들의 차이에 의한 위상 변화부분을 감지하는 제1 Exclusive-OR 게이트를 포함할 수 있고, 상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호의 위상차이를 180o로 정렬 되었으므로, 이 디지털 신호들의 차이에 의한 위상 변화부분을 감지하는 제2 Exclusive-OR 게이트를 포함할 수 있고,
상기 제1 심볼엣지 신호와 상기 제2 심볼엣지 신호를 겹쳐서 지터를 줄인 제3 심볼엣지 신호를 생성하는 AND 게이트를 포함할 수 있고, 이 제3 심볼엣지 신호의 글리치를 제거하여 위상 감지클럭인 심볼엣지 신호를 생성하는 디글리치(Deglitch) 필터, 및 D-플립플롭을 더 포함할 수 있는데,
상기 D-플립플롭의 데이터(D) 입력에 상기 지연된 하측파대 정위상 디지털 신호를 입력하고, 클럭(C)에 글리치가 제거된 심볼엣지 신호를 입력함으로써 복조된 데이터 신호가 생성될 수 있다.
또 다른 측면에 있어서, 데이터 클럭 복원부는 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 Exclusive-NOR를 통해 데이터 클럭 신호를 복원하여 동기화할 수 있다.
BPSK 복조 방법에 있어서, 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대 아날로그 신호와 하측파대 아날로그 신호로 분리하면 측파대 차동출력 비교기들의 위상차이가 캐리어 주파수의 π/2, 즉 1/4 주기로 맞춘 디지털 신호들이 나타나는데, 글리치가 최소화하도록 측파대 차동출력 비교기들의 위상을 맞추어 하측파대 정위상과 상측파대 부위상인 한 쌍의 디지털 신호와 하측파대 부위상과 상측파대 정위상인 또 다른 한 쌍의 디지털 신호로 변환하여, 상측파대 디지털 신호들을 직접 출력하고 하측파대 측파대 디지털 신호들을 캐리어 주파수의 π/2, 즉 1/4 주기만큼 각각 지연시켜 출력하는 측파대 분리 및 하측파대 신호지연 단계; 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호의 위상차이가 π, 즉 180o로 정렬 되었으므로 위상 변화부분에서 신호들의 차이에 의하여 발생하는 제1 심볼엣지 신호와 상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호의 위상차이가 π, 즉 180o로 정렬 되었으므로 위상 변화부분에서 신호들의 차이에 의하여 발생하는 제2 심볼엣지 신호를 AND 게이트를 통해 겹치므로써 글리치를 줄이고 디글리치 필터로 글리치가 완전히 제거된 심볼엣지 신호를 클럭(C) 입력으로 하고, 상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하는 D-플립플롭을 통하여 데이터를 복조하는 단계; 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 Exclusive-NOR(배타적 부정 논리합)를 통해 데이터 클럭을 복원하는 데이터 클럭 복원 단계를 포함하는 저전력용 광대역 비동기식 위상 편이 복조 방법이 제공될 수 있다.
본 발명의 실시예를 통해서, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다.
또한, 측파대 차동출력 비교기들의 출력 듀티사이클이 반도체 제조공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변화하는데, 지터를 줄여 글리치가 최소화하도록 하측파대 차동출력 비교기와 상측파대 차동출력 비교기의 위상을 맞춘 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 높일 수 있다.
더불어, 저전력 소모가 필요한 고속 디지털 통신기기와 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 경제성이 높다.
도 1은 본 발명의 일실시예에 있어서, 회로의 안정성과 수율을 최대로 고려한저전력용 광대역 비동기식 BPSK 복조 회로 구성을 설명하기 위한 회로도이다.
도 2은 본 발명의 일실시예에 있어서, 한개의 지연회로와 AND 게이트와 제2 Exclusive-OR 게이트를 삭제하여 회로의 안정성은 낮으나 간편화한 저전력용 광대역 비동기식 BPSK 복조 회로 구성을 설명하기 위한 회로도이다.
도 3는 회로의 안정성을 고려한 기존 발명의 일실시예에 있어서, 램덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호와 수신측의 복조 과정에서 나타나는 신호들, 및 디글리치 필터 입력인 글리치가 큰 위상감지 신호를 도시한 그래프이다.
도 4는 회로의 안정성을 최대로 고려한 본 발명의 일실시예에 있어서, 램덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호와 수신측의 복조 과정에서 나타나는 신호들, 및 디글리치 회로 입력인 글리치가 작은 위상감지 신호를 도시한 그래프이다.
도 5는 회로의 안정성은 낮으나 간편화한 기존 발명의 일실시예에 있어서, 램덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호와 수신측의 복조 과정에서 나타나는 신호들, 및 디글리치 필터 입력인 글리치가 큰 위상감지 신호를 도시한 그래프이다.
도 6는 회로의 안정성과 간편화을 절충한 본 발명의 일실시예에 있어서, 램덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호와 수신측의 복조 과정에서 나타나는 신호들, 및 디글리치 회로 입력인 글리치가 작은 위상감지 신호를 도시한 그래프이다.
도 7는 본 발명의 일실시예에 있어서, 회로의 안정성과 수율을 최대로 고려한 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도이다.
도 8는 본 발명의 일실시예에 있어서, 한개의 지연회로와 AND 게이트와 제2 Exclusive-OR 게이트를 삭제하여 회로의 안정성은 낮으나 간편화한 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도이다.
이하, BPSK 복조 회로의 구성과 복조 방법에 대해서 첨부된 도면을 참조하여 자세히 설명한다.
도 1은 본 발명의 일실시예에 있어서, 회로의 안정성과 수율을 최대로 고려한 저전력용 광대역 비동기식 BPSK 복조 회로의 구성을 설명하기 위한 회로도를 도시한 것이다. 도 1과 같은 회로의 구성에 대해 설명하면, 상기 BPSK 복조 회로는 측파대 분리 및 하측파대 신호지연부(110), 데이터 복조부(120), 그리고 데이터 클럭 복원부(130)를 포함하여 구성될 수 있다.
먼저, 측파대 분리 및 하측파대 신호지연부(110)는 도시한 바와 같이 하측파대 아날로그 신호를 통과하는 1차 저역통과 필터(1st order LPF), 상측파대 아날로그 신호를 통과하는 1차 고역통과 필터(1st order HPF), 하측파대와 상측파대를 180o로 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 하측파대의 정위상과 상측파대의 부위상인 한 쌍의 디지털 신호들과 하측파대의 부위상과 상측파대의 정위상인 또 다른 한 쌍의 디지털 신호들로 변환하는 차동출력 비교기들(Differential Output Comparators), 및 하측파대 디지털 신호들을 기설정된 위상만큼 지연시키는 지연회로들을 포함할 수 있고, 복조를 위해 회로에 입력되는 신호, 즉 변조된 신호를 상측파대(USB)와 하측파대(LSB)를 각각 측파대로 분리하는데 비교기들을 통해 변환한 디지털 신호들중에서 상측파대 디지털 신호들은 직접 출력하고, 하측파대 디지털 신호들은 각각의 지연회로들을 통해 지연된 하측파대 디지털 신호들을 출력한다. 이 측파대의 분리는 차단 주파수가 캐리어 주파수인 1차 필터를 통해 이루어지는데, 상측파대는 1차 고역 필터(1st order high-pass filter)로 하측파대는 1차 저역 필터(1st order low-pass filter)로 분리될 수 있다.
이중, 1차 필터의 출력으로 나온 하측파대 신호는 상측파대 신호보다 그 위상이 π/2, 즉 1/4 주기만큼 늦게 나타나는데, 하측파대 신호를 상기 지연회로에 통해 위상을 더 π/2, 즉 1/4 주기만큼 더 늦추어 상측파대와 하측파대의 위상차이가 π, 즉 180o가 되도록 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 상측파대 디지털 신호들과 지연된 하측파대 디지털 신호들 중에서 상측파대 정위상 신호와 지연된 하측파대 부위상 신호가 한 쌍인 신호와 상측파대 부위상 신호와 지연된 하측파대 정위상 신호가 다른 한 쌍인 신호로 지터를 최소화 함으로써 회로를 안정하게 하여 집적회로의 수율을 높이게 한다.
데이터 복조부(120)는 도시한 바와 같이 제1 Exclusive-OR 게이트, 제2 Exclusive-OR 게이트, AND 게이트, 디글리치 필터, 및 D-플립플롭(Flip-Flop)을 포함하여 구성될 수 있고, 상기 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호를 제1 Exclusive-OR로 비교하고, 상기 지연된 하측파대 부위상 디지털 신호와 상측파대 정위상 디지털 신호를 제2 Exclusive-OR로 비교함으로써, 데이터를 검출하기 위한 위상 변화에 따라 발생하는 펄스 신호인 제1 심볼엣지 신호와 제2 심볼엣지 신호를 AND 게이트로 겹쳐서 글리치를 줄이고 디글리치 필터를 통해 글리치를 완전히 없앤 심볼엣지 신호를 생성할 수 있다.
상기 지연된 하측파대 디지털 차동출력 신호와 상측파대 디지털 차동출력 신호의 위상차이가 180o로 정렬 되었으므로, 이 신호들 각각의 Exclusive-OR들로 비교함으로써, 데이터를 검출하기 위한 위상 변화에 따라 발생하는 펄스 신호인 제1 심볼엣지 신호와 제2 심볼엣지 신호가 지터에 의해 발생한 글리치를 포함해서 생성할 수 있다.
상기 Exclusive-OR들을 통해 변조 신호의 위상이 변화한 각각의 시점에서 π/2 이하의 펄스 신호가 발생하는데, 상기 측파대 분리 및 하측파대 신호지연부의 비교기에서 입력 오프셋과 출력 드라이버의 상승지연(tPLH)와 하강지연(tPHL)의 차이에 의해 생긴 약 π/36 정도의 지터를 비교기 위상을 맞추어 제거 하였으므로, 나머지 약 π/36 정도 위상 변화인 지터(Jitter) 때문에 생긴 글리치(Glitch)가 섞인 제1 심볼엣지 신호와 제2 심볼엣지 신호를 생성할 수 있다. 이 제1 심볼엣지 신호와 제2 심볼엣지 신호의 글리치는 겹치는 부분이 적거나 없을 수 있으므로 AND 게이트로 글리치(Glitch) 가 최소한된 신호를 생성할 수 있다.
상기 디글리치 필터를 통해서 상기 글리치가 포함된 펄스 신호로부터 글리치 없는 신호, 즉 심볼엣지 신호를 생성할 수 있다.
상기 지연된 하측파대 디지털 신호는 상기 D-플립플롭의 데이터 입력으로 사용될 수 있고, 상기 글리치 없는 심볼엣지 신호는 데이터 복조를 위한 검출 클럭으로 사용될 수 있는데, 이 클럭의 하강 엣지에 동기된 데이터를 복조할 수 있다.
여기서, D-플립플롭의 데이터(D) 입력에 상기 지연된 하측파대 정위상 디지털 신호를 입력하고, 설명한 바와 같이 심볼엣지 신호를 클럭(C)에 입력하게 되면, D-플립플롭을 통해 복조된 데이터 신호가 생성될 수 있다.
데이터 클럭 복원부(130)는 도시한 바와 같이 Exclusive-NOR(배타적 부정 논리합) 게이트를 포함하여 구성될 수 있다.
여기서, 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호에 대해서 Exclusive-NOR 계산함으로써 데이터 클럭을 복원할 수 있다.
도 2은 본 발명의 일실시예에 있어서, 한개의 지연회로와 AND 게이트와 한개의 Exclusive-OR 게이트를 삭제하여 회로의 안정성은 낮으나 간편화한 저전력용 광대역 비동기식 BPSK 복조 회로 구성을 설명하기 위한 회로도이다. 도 2과 같은 회로의 구성에 대해 설명하면, BPSK 회로는 측파대 분리 및 하측파대 신호지연부(210), 데이터 복조부(220), 그리고 데이터 클럭 복원부(230)를 포함하여 구성될 수 있다.
도 3는 회로의 안정성을 고려한 기존 발명의 일실시예에 있어서, 32Mbps 전송속도의 램덤 데이터(Random data) 신호와 이 램덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 램덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조 신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.
또한, 그래프 (d)는 저역통과 프리 필터(LPPF)를 통과한 정위상 신호를 도시한 것이고, 그래프 (e)는 고역통과 프리 필터(HPPF)를 통과한 정위상 신호를 도시한 것이며, LPPF의 디지털 신호를 캐리어(Carrier) 주파수의 1/4주기, 즉 π/2 만큼 지연 시킨 신호 중에서 정위상 디지털 신호를 그래프 (f)에 도시한 것이며 부위상 디지털 신호를 그래프 (h)에 도시한 것이고, HPPF의 디지털 신호 중에서 정위상 신호를 그래프 (g)에 도시한 것이며, 부위상 신호를 그래프 (i)에 도시한 것이다.
또한, 그래프 (j)는 지연된 하측파대 정위상 디지털 신호와 상측파대 정위상 디지털 신호를 제1 Exclusive-NOR로 계산한 큰 글리치(Glitch)가 포함된 제1 심볼엣지 신호를 도시한 것이며 그래프 (k)는 지연된 하측파대 부정위상 디지털 신호와 상측파대 부위상 디지털 신호를 제2 Exclusive-NOR로 계산한 큰 글리치가 포함된 제2 심볼엣지 신호를 도시한 것이고, 그래프 (l)는 AND 게이트로 글리치를 줄인 제3 심볼엣지 신호를 도시한 것이다.
그리고, 그래프 (m)는 디글리치 필터를 통과한 심볼엣지 신호를 나타낸 것이며, 그래프 (n)는 D-플립플롭을 통해서 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (o)는 복원된 데이터 클럭 신호를 도시한 것이다.
도 4는 회로의 안정성을 최대로 고려한 본 발명의 일실시예에 있어서, 32Mbps 전송속도의 램덤 데이터(Random data) 신호와 이 램덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 램덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조 신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.
또한, 그래프 (d)는 1차 저역통과 필터(1st Order LPF)를 통과한 정위상 신호를 도시한 것이고, 그래프 (e)는 1차 고역통과 필터(1st Order HPF)를 통과한 부위상 신호를 도시한 것이며, 1차 저역통과 필터(1st Order LPF)의 디지털 신호를 캐리어(Carrier) 주파수의 1/4주기, 즉 π/2 만큼 지연 시킨 신호 중에서 정위상 디지털 신호를 그래프 (f)에 도시한 것이며 부위상 디지털 신호를 그래프 (h)에 도시한 것이고, 1차 고역통과 필터(1st Order HPF)의 디지털 신호 중에서 부위상 신호를 그래프 (g)에 도시한 것이며 정위상 신호를 그래프 (i)에 도시한 것이다.
또한, 그래프 (j)는 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호를 제1 Exclusive-OR로 계산한 작은 글리치(Glitch)가 포함된 제1 심볼엣지 신호를 도시한 것이며 그래프 (k)는 지연된 하측파대 부정위상 디지털 신호와 상측파대 정위상 디지털 신호를 제2 Exclusive-NOR로 계산한 작은 글리치가 포함된 제2 심볼엣지 신호를 도시한 것이고, 그래프 (l)는 AND 게이트로 글리치를 줄인 제3 심볼엣지 신호를 도시한 것이다.
그리고, 그래프 (m)는 디글리치 필터를 통과한 심볼엣지 신호를 나타낸 것이며, 그래프 (n)는 D-플립플롭을 통해서 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (o)는 복원된 데이터 클럭 신호를 도시한 것이다.
도 5는 회로의 안정성은 낮으나 간편화한 기존 발명의 일실시예에 있어서, 32Mbps 전송속도의 램덤 데이터(Random data) 신호와 이 램덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 램덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조 신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.
또한, 그래프 (d)는 저역 통과 프리 필터(LPPF)를 통과한 정위상 신호를 도시한 것이고, 그래프 (e)는 고역 통과 프리 필터(HPPF)를 통과한 정위상 신호를 도시한 것이며, 그래프 (f)는 LPPF의 디지털 신호를 캐리어(Carrier) 주파수의 1/4 주기, 즉 π/2 만큼 지연 시킨 정위상 디지털 신호를 도시한 것이고, 그래프 (g)는 HPPF의 정위상 디지털 신호를 도시한 것이다.
그리고, 그래프 (h)는 지연된 하측파대 정위상 디지털 신호와 상측파대 정위상 디지털 신호를 Exclusive-NOR로 계산한 큰 글리치(Glitch)가 포함된 신호이고, 그래프 (i)는 디글리치 필터를 통과한 심볼엣지 신호를 나타낸 것이다. 그리고, 그래프 (j)는 D-플립플롭을 통해서 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (k)는 복원된 데이터 클럭 신호를 도시한 것이다.
도 6는 회로의 안정성과 간편화을 절충한 본 발명의 일실시예에 있어서, 32Mbps 전송속도의 램덤 데이터(Random data) 신호와 이 램덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 램덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조 신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.
또한, 그래프 (d)는 1차 저역 통과 필터(1st Order LPF)를 통과한 정위상 신호를 도시한 것이고, 그래프 (e)는 1차 고역 통과 필터(1st Order HPF)를 통과한 부위상 신호를 도시한 것이며, 그래프 (f)는 1차 저역 통과 필터의 디지털 신호를 캐리어(Carrier) 주파수의 1/4 주기, 즉 π/2 만큼 지연 시킨 정위상 디지털 신호를 도시한 것이고, 그래프 (g)는 1차 고역 통과 필터의 부위상 디지털 신호를 도시한 것이다.
그리고, 그래프 (h)는 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호를 Exclusive-OR로 계산한 적은 글리치(Glitch)가 포함된 신호이고, 그래프 (i)는 디글리치 필터를 통과한 심볼엣지 신호를 나타낸 것이다. 그리고, 그래프 (j)는 D-플립플롭을 통해서 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (k)는 복원된 데이터 클럭 신호를 도시한 것으로, 회로의 안정성은 낮으나 간편화한 기존 발명의 실시예로 보인 도 5에 표기된 그래프 (h)의 글리치보다 회로의 안정성과 간편화을 절충한 본 발명의 실시예로 보인 도 6에 표기된 그래프 (h)의 글리치가 적어졌고, 상기 도 6에 표기된 그래프 (i)에 보인 심볼엣지 신호의 펄스폭은 커지므로 회로가 현저히 개선되어 안정되는 특징을 보이는 것이다.
도시된 각 신호는 대체적으로 깨끗한 신호로 나타나며, 복조 신호는 명확한 신호로 복조됨을 확인할 수 있다. 이와 같은 기술은 0.18㎛ 기술로서, 예컨대 1Gbps 이상의 고속동작에도 실현될 수 있으며, 그 이상에서도 동작할 수 있는 복조 방식이다.
도 7은 본 발명의 일실시예에 있어서, 회로의 안정성과 수율을 최대로 고려한 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도를 도시한 것으로서, 도 1을 통해 설명한 BPSK 복조 회로의 구성을 통해서 각 단계가 수행될 수 있다.
단계(310)에서는 변조된 신호를 상측파대와 하측파대로 분리되어 디지털 신호로 각각 변환될 수 있으며, 이때 차단 주파수가 캐리어 주파수인 1차 HPF와 1차 LPF로 상측파대와 하측파대로 분리되며 각각의 차동출력 비교기를 통해서 디지털 신호로 변환될 수 있고, 지연회로를 통해 하측파대 디지털 신호를 캐리어 주파수의 π/2만큼 지연시켜 지연된 하측파대 디지털 신호를 출력하는데, 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호가 한 쌍인 신호와, 지연된 하측파대 부위상 디지털 신호와 상측파대 정위상 디지털 신호가 다른 한 쌍인 신호로 출력될 수 있다.
단계(320)에서는 단계(310)에서 출력된 디지털 신호들인 지연된 하측파대 디지털 신호와 상측파대 디지털 신호의 위상차이를 180o로 정렬시켜 위상 변화부분을 찾을 수 있도록 하기 위함이다. 단계(310)에서 출력된 신호 중, 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호의 위상차이가 180o로 정렬 되었으므로, 이 신호들을 비교함으로써 제1 Exclusive-OR를 통해서 제1 심볼엣지 신호가 생성될 수 있다.
단계(310)에서 출력된 신호 중, 지연된 하측파대 부위상 디지털 신호와 상측파대 정위상 디지털 신호의 위상차이가 180o로 정렬 되었으므로, 이 신호들을 비교함으로써 제2 Exclusive-OR를 통해서 제2 심볼엣지 신호가 생성될 수 있고, AND 게이트를 통해 제1 심볼엣지 신호와 제2 심볼엣지 신호를 겹치게 함으로써 차동출력 비교기의 출력이 반도체 공정에 따른 변화로 생긴 지터를 줄여 제3 심볼엣지 신호가 생성될 수 있고, 이 신호를 디글리치 필터로 완전히 글리치가 제거된 심볼엣지 신호가 생성될 수 있고,
상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력하고, 상기 심볼엣지 신호를 클럭(C)에 입력한 D-플립플롭(D-Flip-Flop)을 통해서 데이터를 복조 시킬 수 있다.
마지막으로 단계(330)에서 단계(310)에서 출력된 신호, 즉 지연된 하측파대 정위상 디지털 신호와 단계(320)의 복조된 데이터를 Exclusive-NOR 게이트를 통해서 디지털 클럭을 복원할 수 있다.
도 8는 본 발명의 일실시예에 있어서, 한개의 지연회로와 AND 게이트와 제2 Exclusive-OR 게이트를 삭제하여 회로의 안정성은 낮으나 간편화한 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도를 도시한 것으로 측파대 분리 및 하측파대 신호지연 단계(410), 데이터 복조 단계(420), 그리고 데이터 클럭 복원 단계(430)를 포함하여 구성될 수 있고, 각 단계가 수행될 수 있다.
이와 같은 본 발명의 실시예를 통해서, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다. 이에 더불어 저전력 소모가 필요한 소자의 디지털 통신에도 사용할 수 있고, 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 경제성이 높다.
실시예에 따른 비동기식의 BPSK 복조 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 데이터 구조, 데이터 파일, 프로그램 명령 등을 조합하여 또는 단독으로 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 플로피 디스크, 하드 디스크 및 자기 테이프와 같은 자기 매체(Magnetic media), DVD, CD-ROM와 같은 광기록 매체(Optical media), 플롭티컬 디스크(Floptical disk)와 같은 자기-광 매체(Magneto-optical media), 및 램(RAM), 롬(ROM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등한 것들에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (7)

  1. 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 BPSK 복조 회로 구성에 있어서,
    변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 필터들로 하측파대와 상측파대로 분리한 아날로그 신호들을 각각 차동출력 비교기를 통해서 정위상 신호와 부위상 신호를 디지털화하고, 하측파대 디지털 신호를 기설정된 위상만큼 지연시킨 디지털 신호와 상측파대 디지털 신호를 출력하는 측파대 분리 및 하측파대 신호지연부;
    상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용할 글리치가 포함된 제1 심볼엣지 신호를 생성하고, 상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용할 글리치가 포함된 제2 심볼엣지 신호를 생성하여, 이 제1 심볼엣지 신호와 제2 심볼엣지 신호를 겹치게 함으로써 글리치를 줄인 제3 심볼엣지 신호를 생성하고, 이 신호로부터 디글리치 필터를 통해 완전히 글리치를 없앤 심볼엣지 신호를 생성하여, 상기 심볼엣지 신호와 상기 지연된 하측파대 정위상 디지털 신호를 이용하여 데이터 복조하는 데이터 복조부; 및
    상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 복원하는 데이터 클럭 복원부
    를 포함하고,
    상기 측파대 분리 및 하측파대 신호지연부는,
    상기 변조된 차동 신호를 하측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 저역통과 필터(1st Order LPF);
    상기 1차 LPF로 분리된 하측파대 아날로그 신호를 정위상과 부위상의 디지털 신호들로 변환하는 제1 차동출력 비교기(Differential Output Comparator);
    상기 하측파대 정위상 디지털 신호를 기설정된 위상만큼 지연시키는 제1 지연회로;
    상기 하측파대 부위상 디지털 신호를 기설정된 위상만큼 지연시키는 제2 지연회로;
    상기 변조된 차동 신호를 상측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 고역통과 필터(1st Order HPF); 및
    상기 1차 HPF로 분리된 상측파대 아날로그 신호를 정위상과 부위상의 디지털 신호들로 변환하는 제2 차동출력 비교기(Differential Output Comparator)
    를 포함하고,
    상기 데이터 복조부는,
    상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 비교하는 제1 Exclusive-OR 게이트;
    상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호를 비교하는 제2 Exclusive-OR 게이트;
    상기 제1 심볼엣지 신호와 상기 제2 심볼엣지 신호가 겹치는 부분인 상기 제3 심볼엣지 신호를 생성하는 AND 게이트;
    상기 글리치 제거회로, 즉 글리치를 제거하는 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter); 및
    상기 심볼엣지 신호를 클럭(C)으로 하고 상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하는 D-플립플롭(D-Flip-Flop)
    을 포함하고,
    상기 데이터 클럭 복원부는,
    상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 비교하는 Exclusive-NOR 게이트
    를 포함하고,
    상기 1차 HPF와 제2 차동출력 비교기로 분리된 상측파대 디지털 신호보다 상기 1차 LPF와 제1 차동출력 비교기로 분리된 하측파대 디지털 신호가 캐리어 주파수의 1/4 주기만큼 늦어 지는데, 지연회로로 캐리어 주파수의 1/4 주기만큼 더 늦게 하여 위상차이를 180o로 정렬한 두 쌍의 신호들을 이용하는데. 상기 제1 Exclusive-OR 게이트를 통해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호들의 차이에 의해 나타나는 상기 제1 심볼엣지 신호와, 상기 제2 Exclusive-OR 게이트를 통해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호들의 차이에 의해 나타나는 상기 제2 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
    상기 지연된 하측파대 디지털 신호와 상기 상측파대 디지털 신호의 위상을 180o로 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 지연된 하측파대는 정위상이며 상측파대는 부위상인 디지털 신호들과 지연된 하측파대는 부위상이며 상측파대는 정위상인 디지털 신호들의 두 쌍이 각각 정반대 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 지연된 하측파대와 상측파대 디지털 신호들이 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 글리치를 줄이며,
    상기 제1 심볼엣지 신호와, 상기 제2 심볼엣지 신호를 겹쳐서 생성된 글리치가 최소화된 상기 제3 심볼엣지 신호를 생성함으로써 글리치를 더 줄이는 동시에, 반도체 제조공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변하는 것을 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 향상 시키는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  2. 제1항에 있어서,
    상기 측파대 분리 및 하측파대 신호지연부는 하측파대를 분리하는 1차 LPF; 상측파대를 분리하는 1차 HPF; 및 각각 분리된 측파대를 디지털화 하는 각각의 차동출력 비교기들과 지연회로들을 포함하며,
    캐리어 주파수가 차단 주파수인 상기 1차 LPF의 아날로그 출력이 변조된 BPSK 신호보다 캐리어 주파수의 π/4, 즉 1/8 주기만큼 늦어지는 하측파대 아날로그 신호를 제1 차동출력 비교기로 디지털화한 하측파대 디지털 신호들을 생성하고,
    캐리어 주파수가 차단 주파수인 상기 1차 HPF의 아날로그 출력이 변조된 BPSK 신호보다 캐리어 주파수의 π/4, 즉 1/8 주기만큼 빨라지는 상측파대 아날로그 신호를 제2 비교기로 디지털화한 상측파대 디지털 신호들을 생성하고,
    상기 1차 LPF 출력 신호와 상기 1차 HPF 출력 신호의 위상차이는 캐리어 주파수를 중심으로 하측파대부터 상측파대까지 π/2로 일정하게 되어 변조된 BPSK 신호의 위상 변환시점을 안정적으로 찾게 하며,
    상기 하측파대 신호를 상기 제1 차동출력 비교기로 디지털화한 하측파대 디지털 신호들을 상기 지연회로들을 통해 지연된 하측파대 디지털 신호들과 상기 상측파대 신호를 상기 제2 차동출력 비교기로 디지털화한 상측파대 디지털 신호들의 위상이 정반대 위상이 되게 하여, 상기 지연된 하측파대 디지털 신호와 상기 상측파대 디지털 신호들이 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 글리치가 최소화 되게 하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  3. 제1항에 있어서,
    상기 데이터 복조부는 D-플립플롭을 포함하며,
    상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하고, 상기 글리치가 없는 심볼엣지 신호를 클럭(C)에 입력한 D-플립플롭(D-Flip-Flop)을 통해서 클럭의 하강 엣지에 동기된 데이터를 복조하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  4. 제1항에 있어서,
    상기 데이터 클럭 복원부는 배타적 부정 논리합(Exclusive-NOR) 게이트를 포함하며,
    상기 Exclusive-NOR 게이트의 입력으로 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 사용하며,
    상기 Exclusive-NOR 게이트의 출력을 통해 데이터 클럭 신호를 복원 하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  5. 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 BPSK 복조 회로의 안정성은 낮으나 간편화한 구성에 있어서,
    변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 필터들로 하측파대와 상측파대로 분리한 아날로그 신호들을 각각 비교기를 통해서 디지털화하고, 하측파대 디지털 신호를 기설정된 위상만큼 지연시킨 디지털 신호와 상측파대 디지털 신호를 출력하는 측파대 분리 및 하측파대 신호지연부;
    상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용할 글리치가 포함된 심볼엣지 신호를 생성하고, 이 신호로부터 디글리치 필터를 통해 완전히 글리치를 없앤 심볼엣지 신호를 생성하여, 상기 심볼엣지 신호와 상기 지연된 하측파대 정위상 디지털 신호를 이용하여 데이터 복조하는 데이터 복조부; 및
    상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 복원하는 데이터 클럭 복원부
    를 포함하고,
    상기 측파대 분리 및 하측파대 신호지연부는,
    상기 변조된 차동 신호를 하측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 저역통과 필터(1st Order LPF);
    상기 1차 LPF로 분리된 하측파대 아날로그 신호를 정위상의 디지털 신호로 변환하는 제1 비교기(Comparator);
    상기 하측파대 정위상 디지털 신호를 기설정된 위상만큼 지연시키는 지연회로;
    상기 변조된 차동 신호를 상측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 고역통과 필터(1st Order HPF); 및
    상기 1차 HPF로 분리된 상측파대 아날로그 신호를 부위상의 디지털 신호로 변환하는 제2 비교기(Comparator)
    를 포함하고,
    상기 데이터 복조부는,
    상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 비교하는 Exclusive-OR 게이트;
    상기 글리치 제거회로, 즉 글리치를 제거하는 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter); 및
    상기 심볼엣지 신호를 클럭(C)으로 하고 상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하는 D-플립플롭(D-Flip-Flop)
    을 포함하고,
    상기 데이터 클럭 복원부는,
    상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 비교하는 Exclusive-NOR 게이트
    를 포함하고,
    상기 1차 HPF와 제2 비교기로 분리된 상측파대 디지털 신호보다 상기 1차 LPF와 제1 비교기로 분리된 하측파대 디지털 신호가 캐리어 주파수의 1/4 주기만큼 늦어 지는데, 지연회로로 캐리어 주파수의 1/4 주기만큼 더 늦게 하여 위상차이를 180o로 정렬한 한 쌍의 신호들을 이용하는데. 상기 Exclusive-OR 게이트를 통해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호들의 차이에 의해 나타나는 상기 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
    상기 지연된 하측파대 디지털 신호와 상기 상측파대 디지털 신호의 위상을 180o로 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 지연된 하측파대는 정위상이며 상측파대는 부위상인 디지털 신호들의 한 쌍이 정반대 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 지연된 하측파대와 상측파대 디지털 신호들이 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 글리치를 줄이는 동시에, 반도체 제조공정에 따른 CMOS FET의 특성 차이와 비교기 입력 옵셋문제로 인해 변하는 것을 상보적으로 보완하여 회로의 안정성을 높여 수율을 향상 시키는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  6. 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 BPSK 복조 방법에 있어서,
    변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 필터들과 차동출력 비교기들로 하측파대와 상측파대의 정위상 및 부위상 디지털 신호들을 생성하고, 하측파대의 정위상 및 부위상 디지털 신호들을 기설정된 위상만큼 지연시킨 디지털 신호들과 상측파대의 정위상 및 부위상 디지털 신호들을 출력하는 측파대 분리 및 하측파대 신호지연 단계;
    상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 제1 심볼엣지 신호를 생성하고, 상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 제2 심볼엣지 신호를 생성하여, 이 제1 심볼엣지 신호와 제2 심볼엣지 신호를 겹치게 함으로써 글리치를 줄인 제3 심볼엣지 신호를 생성하고, 이 신호로부터 글리치 제거회로를 통해 완전히 글리치를 없앤 심볼엣지 신호를 생성하여, 상기 심볼엣지 신호와 상기 지연된 하측파대 정위상 디지털 신호를 이용하여 데이터 복조하는 단계; 및
    상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 복원하는 단계
    를 포함하고,
    상기 측파대 분리 및 하측파대 신호지연 단계는,
    상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 저역 통과 필터(1st Order LPF)에 의해 하측파대로 분리하는 단계;
    상기 1차 LPF로 분리된 하측파대 아날로그 신호를 제1 차동출력 비교기에 의해 디지털 차동신호들로 변환하는 단계;
    상기 하측파대 디지털 차동신호들을 기설정된 위상만큼 지연시키는 지연 단계;
    상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 통과 필터(1st Order HPF)에 의해 상측파대로 분리하는 단계; 및
    상기 1차 HPF로 분리된 상측파대 아날로그 신호를 제2 차동출력 비교기에 의해 디지털 신호로 변환하는 단계
    를 포함하고,
    상기 데이터 복조하는 단계는,
    상기 제1 Exclusive-OR 게이트에 의해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 비교하는 단계;
    상기 제2 Exclusive-OR 게이트에 의해 상기 지연된 하측파대 부위상 디지털 신호와 상기 상측파대 정위상 디지털 신호를 비교하는 단계;
    상기 AND 게이트에 의해 상기 제1 심볼엣지 신호와 제2 심볼엣지 신호의 겹치는 부분인 글리치가 적은 제3 심볼엣지 신호를 생성하는 단계;
    상기 제3 심볼엣지 신호로부터 상기 글리치 제거회로, 즉 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter)를 통해 글리치 없는 심볼엣지 신호를 생성하는 단계; 및
    상기 D-플립플롭을 통해서 상기 심볼엣지 신호를 클럭(C)으로 하고 상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하여 데이터 복조하는 단계
    를 포함하고,
    상기 데이터 클럭을 복원하는 단계는,
    상기 Exclusive-NOR 게이트에 의해 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 비교하여 데이터 클럭을 복원하는 단계
    를 포함하고,
    상기 1차 HPF와 제2 차동출력 비교기로 분리된 상측파대 디지털 신호보다 상기 1차 LPF와 제1 차동출력 비교기로 분리된 하측파대 디지털 신호가 캐리어 주파수의 1/4 주기만큼 늦어 지는데, 지연회로로 캐리어 주파수의 1/4 주기만큼 더 늦게 하여 180o로 정렬한 두 쌍의 신호들을 이용하는데. 상기 제1 Exclusive-OR 게이트를 통해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호들의 차이에 의해 나타나는 상기 제1 심볼엣지 신호와, 상기 제2 Exclusive-OR 게이트를 통해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호들의 차이에 의해 나타나는 상기 제2 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
    상기 지연된 하측파대 디지털 신호와 상기 상측파대 디지털 신호의 위상을 180o로 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 지연된 하측파대는 정위상이며 상측파대는 부위상인 디지털 신호들과 지연된 하측파대는 부위상이며 상측파대는 정위상인 디지털 신호들의 두 쌍이 각각 정반대 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 지연된 하측파대와 상측파대 디지털 신호들이 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 글리치를 줄이며,
    상기 제1 심볼엣지 신호와, 상기 제2 심볼엣지 신호를 겹쳐서 생성된 글리치가 최소화된 상기 제3 심볼엣지 신호를 생성함으로써 글리치를 더 줄이는 동시에, 반도체 제조공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변하는 것을 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 향상 시키는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 방법.
  7. 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 BPSK 복조 방법의 안정성은 낮으나 간편화한 구성에 있어서,
    변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 필터들과 비교기들로 하측파대와 상측파대의 디지털 신호들을 생성하고, 하측파대의 디지털 신호를 기설정된 위상만큼 지연시킨 디지털 신호와 상측파대의 디지털 신호를 출력하는 측파대 분리 및 하측파대 신호지연 단계;
    상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 심볼엣지 신호를 생성하고, 이 신호로부터 글리치 제거회로를 통해 완전히 글리치를 없앤 심볼엣지 신호를 생성하여, 상기 심볼엣지 신호와 상기 지연된 하측파대 정위상 디지털 신호를 이용하여 데이터 복조하는 단계; 및
    상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 복원하는 단계
    를 포함하고,
    상기 측파대 분리 및 하측파대 신호지연 단계는,
    상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 저역 통과 필터(1st Order LPF)에 의해 하측파대로 분리하는 단계;
    상기 1차 LPF로 분리된 하측파대 아날로그 신호를 제1 비교기에 의해 디지털 차동신호들로 변환하는 단계;
    상기 하측파대 디지털 신호를 기설정된 위상만큼 지연시키는 지연 단계;
    상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 통과 필터(1st Order HPF)에 의해 상측파대로 분리하는 단계; 및
    상기 1차 HPF로 분리된 상측파대 아날로그 신호를 제2 차동출력 비교기에 의해 디지털 신호로 변환하는 단계
    를 포함하고,
    상기 데이터 복조하는 단계는,
    상기 Exclusive-OR 게이트에 의해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호를 비교하는 단계;
    상기 글리치 제거회로, 즉 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter)를 통해 글리치 없는 심볼엣지 신호를 생성하는 단계; 및
    상기 D-플립플롭을 통해서 상기 심볼엣지 신호를 클럭(C)으로 하고 상기 지연된 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하여 데이터 복조하는 단계
    를 포함하고,
    상기 데이터 클럭을 복원하는 단계는,
    상기 Exclusive-NOR 게이트에 의해 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 비교하여 데이터 클럭을 복원하는 단계
    를 포함하고,
    상기 1차 HPF와 제2 비교기로 분리된 상측파대 디지털 신호보다 상기 1차 LPF와 제1 비교기로 분리된 하측파대 디지털 신호가 캐리어 주파수의 1/4 주기만큼 늦어 지는데, 지연회로로 캐리어 주파수의 1/4 주기만큼 더 늦게 하여 180o로 정렬한 한 쌍의 신호들을 이용하는데. 상기 Exclusive-OR 게이트를 통해 상기 지연된 하측파대 정위상 디지털 신호와 상기 상측파대 부위상 디지털 신호들의 차이에 의해 나타나는 상기 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
    상기 지연된 하측파대 디지털 신호와 상기 상측파대 디지털 신호의 위상을 180o로 정렬 시킬 때에 글리치가 최소화 되는 위상, 즉 지연된 하측파대는 정위상이며 상측파대는 부위상인 디지털 신호들의 한 쌍이 정반대 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 지연된 하측파대와 상측파대 디지털 신호들이 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 글리치를 줄이는 동시에, 반도체 제조공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변하는 것을 상보적으로 보완하여 회로의 안정성을 높여 수율을 향상 시키는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 방법.
PCT/KR2015/010904 2014-10-15 2015-10-15 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로 WO2016060497A1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017540534A JP2017536063A (ja) 2014-10-15 2015-10-15 位相１８０度に整列した１次側波帯フィルタを利用して側波帯差動出力比較器の位相を合わせてジッタを減らした、低電力用の広帯域非同期式位相偏移変調復調回路
CN201580056104.7A CN107078983A (zh) 2014-10-15 2015-10-15 相位以180度对齐的一阶边带滤波器，校准边带差动输出比较器的相位以减少抖动的低功率用宽带异步式二进制相移解调电路
US15/519,573 US10419256B2 (en) 2014-10-15 2015-10-15 Low power wideband non-coherent binary phase shift keying demodulator to align the phase of sideband differential output comparators for reducing jitter, using first order sideband filters with phase 180 degree alignment
EP15850547.9A EP3208984A4 (en) 2014-10-15 2015-10-15 Low-power wideband asynchronous binary phase shift keying demodulation circuit using primary sideband filters aligned with phase of 180° and having reduced jitter according to phase of sideband differential output comparators

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140139396A KR101624739B1 (ko) 2014-10-15 2014-10-15 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로
KR10-2014-0139396 2014-10-15

Publications (1)

Publication Number Publication Date
WO2016060497A1 true WO2016060497A1 (ko) 2016-04-21

Family

ID=55746955

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2015/010904 WO2016060497A1 (ko) 2014-10-15 2015-10-15 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로

Country Status (6)

Country Link
US (1) US10419256B2 (ko)
EP (1) EP3208984A4 (ko)
JP (1) JP2017536063A (ko)
KR (1) KR101624739B1 (ko)
CN (1) CN107078983A (ko)
WO (1) WO2016060497A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107171780B (zh) * 2017-05-26 2018-07-06 北京理工大学 时钟恢复相位模糊判定、补偿的装置及方法
CN109960252B (zh) * 2017-12-25 2022-05-06 深圳市优必选科技有限公司 机器人及其数据处理方法
CN110048697B (zh) * 2019-03-28 2023-08-01 深圳创维数字技术有限公司 一种滤除按键抖动的方法和相关设备
JP7113139B2 (ja) * 2019-05-10 2022-08-04 株式会社ワコム センサコントローラからペンに対して送信データを送信する方法、及び、ペン
CN109995356A (zh) * 2019-05-20 2019-07-09 上海客益电子有限公司 一种基于电容的信号隔离传输电路
US11340673B1 (en) * 2020-04-30 2022-05-24 Marvell Asia Pte Ltd System and method to manage power throttling
US11368277B1 (en) * 2021-04-21 2022-06-21 Apple Inc. Accurate sign change for radio frequency transmitters
TWI787034B (zh) * 2022-01-04 2022-12-11 新唐科技股份有限公司 無短時脈衝波的低通濾波電路與使用其的系統電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2931454B2 (ja) * 1991-09-24 1999-08-09 ユニデン株式会社 ディジタル位相変調信号復調回路
KR20040109971A (ko) * 2003-06-19 2004-12-29 삼성전자주식회사 선형 위상 검출기를 이용한 클럭 및 데이터 복원 장치 및그 방법
KR101306489B1 (ko) * 2012-03-26 2013-09-09 인하대학교 산학협력단 양측파 대역을 차동 출력 비교기들을 통해 상보적 신호를 분리하고 ｒｓ 래치로 복구할 클럭의 지터를 제거하는 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101415497B1 (ko) * 2013-02-08 2014-07-28 인하대학교 산학협력단 양측파 대역으로 2쌍의 비교기의 상보적 신호들을 분리한 후 편이하여 글리치 제거하고 수율 높인 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로 및 그 방법
KR101414288B1 (ko) * 2013-01-28 2014-07-28 인하대학교 산학협력단 디지털 글리치 제거 회로를 사용한 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375475C (zh) 1997-09-19 2008-03-12 松下电器产业株式会社 调制、解调装置及其方法
KR100913023B1 (ko) * 2007-09-14 2009-08-20 주식회사 동부하이텍 위상 클럭 발생기
US20110158352A1 (en) * 2009-12-30 2011-06-30 Nxp B.V. Apparatus and method of multi-stage high bit per symbol analog demodulation
CN102368689B (zh) * 2011-10-17 2014-08-06 北京正唐科技有限责任公司 基于无线扩频通信的多点数据传输系统
US8542779B2 (en) * 2012-01-31 2013-09-24 Innophase Inc. Receiver architecture and methods for demodulating binary phase shift keying signals
KR101332161B1 (ko) * 2012-03-02 2013-11-21 인하대학교 산학협력단 디지털 글리치 제거회로를 사용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101326439B1 (ko) * 2012-03-16 2013-11-07 인하대학교 산학협력단 양측파 대역을 차동 출력 비교기들을 통해 상보적 신호를 분리 및 결합을 이용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101414289B1 (ko) * 2013-01-21 2014-07-28 인하대학교 산학협력단 이산 위상 편이 변조 신호를 상측대역과 하측대역으로 분리하고 편이하여 결합한 저전력용 비동기식 고속 bpsk 복조 방법 및 그 회로
KR101417593B1 (ko) 2013-02-13 2014-07-28 인하대학교 산학협력단 양측파 대역을 차동 출력 비교기로서 상보적 신호들로 분리한 후 편이하여 글리치 제거하고 수율 높인 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로 및 그 방법
CN104065603B (zh) * 2014-06-14 2018-07-10 温州大学 升余弦发送成型及多径环境下的正交相移键控信号自动识别方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2931454B2 (ja) * 1991-09-24 1999-08-09 ユニデン株式会社 ディジタル位相変調信号復調回路
KR20040109971A (ko) * 2003-06-19 2004-12-29 삼성전자주식회사 선형 위상 검출기를 이용한 클럭 및 데이터 복원 장치 및그 방법
KR101306489B1 (ko) * 2012-03-26 2013-09-09 인하대학교 산학협력단 양측파 대역을 차동 출력 비교기들을 통해 상보적 신호를 분리하고 ｒｓ 래치로 복구할 클럭의 지터를 제거하는 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101414288B1 (ko) * 2013-01-28 2014-07-28 인하대학교 산학협력단 디지털 글리치 제거 회로를 사용한 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로
KR101415497B1 (ko) * 2013-02-08 2014-07-28 인하대학교 산학협력단 양측파 대역으로 2쌍의 비교기의 상보적 신호들을 분리한 후 편이하여 글리치 제거하고 수율 높인 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로 및 그 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3208984A4 *

Also Published As

Publication number Publication date
KR101624739B1 (ko) 2016-05-26
EP3208984A4 (en) 2017-10-11
US20170257241A1 (en) 2017-09-07
CN107078983A (zh) 2017-08-18
EP3208984A1 (en) 2017-08-23
US10419256B2 (en) 2019-09-17
JP2017536063A (ja) 2017-11-30
KR20160044388A (ko) 2016-04-25

Similar Documents

Publication Publication Date Title
WO2016060497A1 (ko) 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로
KR101167023B1 (ko) 저전력용 비동기식 고속 위상 편이 복조 방법
US9860098B2 (en) Ultra low power wideband non-coherent binary phase shift keying demodulator using first order sideband filters with phase zero alignment
KR101414289B1 (ko) 이산 위상 편이 변조 신호를 상측대역과 하측대역으로 분리하고 편이하여 결합한 저전력용 비동기식 고속 bpsk 복조 방법 및 그 회로
KR101414342B1 (ko) 아날로그 글리치 제거 회로를 사용한 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로
WO2016068614A1 (ko) 위상 １８０도로 정렬한 １차 측파대 필터들을 이용한 초저전력용 광대역 비동기식 이산 위상 편이 복조 회로
KR101306489B1 (ko) 양측파 대역을 차동 출력 비교기들을 통해 상보적 신호를 분리하고 ｒｓ 래치로 복구할 클럭의 지터를 제거하는 생체 이식용 저전력 비동기식 위상 편이 복조 회로
WO2017111410A1 (ko) 위상 180도로 정렬한 2차 측파대 필터들을 이용한 측파대 비교기들에 의해 2쌍의 상보위상들을 맞춘 초저전력 광대역 비동기식 이산 위상 편이 복조 회로
KR101415497B1 (ko) 양측파 대역으로 2쌍의 비교기의 상보적 신호들을 분리한 후 편이하여 글리치 제거하고 수율 높인 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로 및 그 방법
KR20130086494A (ko) 아날로그 글리치 제거회로를 사용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101417593B1 (ko) 양측파 대역을 차동 출력 비교기로서 상보적 신호들로 분리한 후 편이하여 글리치 제거하고 수율 높인 생체 이식용 저전력 비동기식 이산 위상 편이 복조 회로 및 그 방법
WO2016093651A1 (ko) 위상 180도로 정렬한 2차 측파대 필터들을 이용하고 측파대 비교기들의 위상을 맞춘 초저전력 광대역 비동기식 이산 위상 편이 복조 회로
KR101414285B1 (ko) 양측파 대역을 차동 출력 비교기를 통해 상보적 신호들로 분리한 후 편이하여 글리치 제거하고 래치로 복구할 클럭의 지터를 줄여 수율을 높인 생체 이식용 저전력 비동기식 고속 이산 위상 편이 복조 회로 및 그 방법
KR101638187B1 (ko) 위상 0도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로
KR101624738B1 (ko) 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 비교기들의 위상을 맞춘 저전력용 광대역 비동기식 이산 위상 편이 복조 회로
WO2017111411A1 (ko) 위상 180도로 정렬한 2차 측파대 필터들로 처리한 초저전력 고속 광대역 비동기식 이산 위상 편이 복조 회로
KR101332161B1 (ko) 디지털 글리치 제거회로를 사용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101269749B1 (ko) 양측파 대역에서 2쌍의 비교기의 상보적 신호를 이용한 생체 이식용 저전력 비동기식 위상 편이 복조 회로
KR101638185B1 (ko) 위상 영도로 정렬한 1차 측파대 필터들을 이용하고 측파대 비교기들의 위상을 맞춘 저전력용 광대역 비동기식 이산 위상 편이 복조 회로
CN211352227U (zh) Dpsk解调电路
CN109067679B (zh) 一种抵消频偏的dsb解调方法
CN110971552A (zh) Dpsk解调电路
JP2010252326A (ja) ビット検出及び同期のための方法及びシステム
Thesling Digital Cross-Polar Interference Canceller
JPS62181556A (ja) デイジタル変復調回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15850547

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017540534

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15519573

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2015850547

Country of ref document: EP